JP7459703B2 - 半導体装置 - Google Patents

Description

この発明は、半導体装置に関する。

従来、半導体装置のオン／オフ（スイッチング）のための制御信号（制御電圧）は、半導体基板（半導体チップ）のおもて面上の電極パッドから配線層を介して半導体装置の各単位セル（半導体装置の機能単位）に伝達される。配線層は、半導体基板のおもて面上に、活性領域の周囲を囲む略矩形状に配置される。配線層の一部は、アルミニウム（Ａｌ）等の低抵抗な金属材料で形成される。活性領域は、半導体装置のオン時に電流が流れる領域であり、複数の単位セルが並列に接続される。

例えば、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属－酸化膜－半導体の３層構造からなる絶縁ゲートを備えたＭＯＳ型電界効果トランジスタ）やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）等のＭＯＳ型半導体装置では、ゲートパッドに供給されたゲート信号（ゲート電圧）をゲート電極に伝達するゲート配線層が半導体基板のおもて面に配置される。

従来の半導体装置の構造について、ＩＧＢＴが作製（製造）された半導体基板を例に説明する。図１４は、従来の半導体装置を半導体基板のおもて面側から見た状態を示す平面図である。図１５，１６は、図１４のゲート配線層の断面構造を示す断面図である。図１５には、ゲート配線層１３３と直交する方向（図１４では第１方向Ｘ）に平行な切断線ＡＡ－ＡＡ’における断面構造を示す。図１６には、ゲート配線層１３３が延在する方向（図１４では第２方向Ｙ）に平行な切断線ＢＢ－ＢＢ’における断面構造を示す。

図１４に示す従来の半導体装置１２０は、活性領域１２１において半導体基板（半導体チップ）１１０にＩＧＢＴの並列接続された複数の単位セルを備え、半導体基板１１０のおもて面上にエミッタパッド１１１、ゲートパッド１１２および第１，２ゲート配線層１３３，１３４を備える。活性領域１２１は、半導体基板１１０の略中央に配置される。活性領域１２１と半導体基板１１０の端部（チップ端部）との間は、エッジ耐圧構造領域１２２である。エッジ耐圧構造領域１２２は、活性領域１２１の周囲を囲む。

エミッタパッド１１１、ゲートパッド１１２および第２ゲート配線層１３４は、活性領域１２１に互いに離れて配置されている。エミッタパッド１１１およびゲートパッド１１２は、アルミニウムを含む金属層である。第２ゲート配線層１３４は、単層のポリシリコン（ｐｏｌｙ－Ｓｉ）配線層である。第１ゲート配線層１３３は、エッジ耐圧構造領域１２２に配置されている。第１ゲート配線層１３３は、ポリシリコン配線層１３１と、アルミニウムを含む金属配線層１３２と、を順に積層した２層構造である（図１５，１６）。

ポリシリコン配線層１３１は、半導体基板１１０のおもて面上に、ＳｉＯ₂のフィールド酸化膜１３０を介して設けられ、活性領域１２１の周囲を略矩形状に囲む。ポリシリコン配線層１３１は、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃｏｎ Ｇｌａｓｓ）又はＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃｏｎ Ｇｌａｓｓ）からなる層間絶縁膜１０９に覆われている。層間絶縁膜１０９には、活性領域１２１の周囲を略矩形状にポリシリコン配線層１３１から露出するコンタクトホール１０９ａが設けられている。金属配線層１３２は、層間絶縁膜１０９のコンタクトホール１０９ａにおいて、ポリシリコン配線層１３１の全周に接する略矩形状に設けられている。

第１ゲート配線層１３３は、ゲートパッド１１２に直接接続されるか、またはゲート抵抗体１３５を介してゲートパッド１１２に電気的に接続されている。第２ゲート配線層１３４は、ポリシリコン配線層１３１に連結されている。ＩＧＢＴの各単位セルのゲート電極（不図示）は、第１，２ゲート配線層１３３，１３４に電気的に接続され、第１，２ゲート配線層１３３，１３４を介して、またはさらにゲート抵抗体１３５を介して、ゲートパッド１１２からゲート電圧が供給され、ゲート電位に固定されている。

従来の半導体装置として、活性領域において、ゲート電極と、ゲート電極上のポリシリコン配線層と、の間に、ゲート電極の材料であるポリシリコンよりも高抵抗の高抵抗層を設けた装置が提案されている（例えば、下記特許文献１参照。）。下記特許文献１では、ゲート電極とゲート配線層との間の高抵抗層により、各単位セルに対して個別にゲート抵抗を接続した構成とすることで、ゲート電圧の発振や、同じゲート配線層に接続された単位セル間でのゲート電流のアンバランスを抑制している。

また、従来の別の半導体装置として、活性領域の周囲を囲むように配置されたゲート電位のポリシリコン層上に、アルミニウム等の導電性材料からなるゲート配線層を２層積層した装置が提案されている（例えば、下記特許文献２参照。）。下記特許文献２では、下層のゲート配線層を所定のゲート信号の伝達に必要な幅とし、上層のゲート配線層の幅を下層のゲート配線層の幅よりも広くしてゲート抵抗値を調整することで、ＩＧＢＴの単位セルの面積（活性領域の表面積）を増やすとともに、動作ばらつきを抑制している。

特開２０１８－１５７０４３号公報 特開２０１２－１３４１９８号公報

しかしながら、上述した従来の半導体装置１２０（図１４～１６参照）では、チップ面積（半導体基板１１０の表面積）を増大した場合や、配線基板（不図示）上でリードフレーム（不図示）とゲートパッド１１２とを接続した場合、逆導通型ＩＧＢＴ（ＲＣ－ＩＧＢＴ：Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ ＩＧＢＴ）である場合又は高速スイッチング化を図った場合に、並列接続された単位セル間でゲート電位差が生じ、半導体基板１１０の面内で通電電流のアンバランスが生じる（偏って流れる）。これによって、半導体基板１１０の温度が局所的に上昇し、破壊や耐量低下が生じる虞がある。

この発明は、上述した従来技術による課題を解消するため、半導体基板の面内での通電電流のアンバランスを抑制することができる半導体装置を提供することを目的とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体基板の活性領域に、金属－酸化膜－半導体からなる絶縁ゲートを有する複数の単位セルが設けられている。前記半導体基板の第１主面に、絶縁層を介してゲート配線層が設けられている。前記ゲート配線層は、前記活性領域の周囲を囲む。前記ゲート配線層には、すべての前記単位セルの前記絶縁ゲートが電気的に接続されている。

前記ゲート配線層は、層間絶縁膜と交互に積層され、前記層間絶縁膜のコンタクトホールを介して互いに接触する抵抗値の異なる導電層を２層以上積層した多層構造である。前記導電層同士は、深さ方向に前記導電層に対向して前記層間絶縁膜の１つ以上の所定箇所にそれぞれ配置された前記コンタクトホールを介して互いに接触する。前記ゲート配線層の抵抗値は、前記所定箇所で相対的に低く、かつ前記所定箇所を除く箇所で相対的に高い。

また、この発明にかかる半導体装置は、上述した発明において、前記ゲート配線層の抵抗値に基づいて、並列接続されたすべての前記単位セルの間のゲート電圧差を小さくしたことを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板の第１主面に、前記ゲート配線層が電気的に接続されたゲートパッドを備え、前記コンタクトホールは、前記ゲートパッドから離れた箇所に配置されていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記コンタクトホールの、前記ゲート配線層が延在する方向と直交する方向の開口幅を、前記ゲートパッドに相対的に近い箇所に配置される前記コンタクトホールほど相対的に狭くしたことを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記コンタクトホールの、前記ゲート配線層が延在する方向の開口長さを、前記ゲートパッドに相対的に近い箇所に配置される前記コンタクトホールほど相対的に短くしたことを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記コンタクトホールの内部に、前記コンタクトホールを、前記ゲート配線層が延在する方向に点在する複数の開口部に分離する分離絶縁膜をさらに備える。同一の前記コンタクトホールの内部で前記分離絶縁膜によって分離された複数の前記開口部の開口長さを、前記ゲートパッドに相対的に近い前記開口部ほど相対的に短くしたことを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記活性領域は、前記絶縁ゲートを有する絶縁ゲート型バイポーラトランジスタの前記単位セルが配置された第１素子領域と、前記第１素子領域に隣接し、前記絶縁ゲート型バイポーラトランジスタに逆並列に接続されたダイオードの前記単位セルが配置された第２素子領域と、を有する。前記ゲート配線層の、前記第１素子領域に対向する区間において、前記ゲート配線層の抵抗値を前記所定箇所で相対的に低くし、前記所定箇所を除く箇所で相対的に高くしたことを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記ゲート配線層の、前記第１素子領域に対向する区間は、前記半導体基板の第１主面に平行でかつ前記第１素子領域と前記第２素子領域とが並ぶ第１方向に直線状に延在する。前記ゲート配線層の、前記第１素子領域に対向する区間に、前記半導体基板の第１主面に平行でかつ前記第１方向と直交する第２方向にストライプ状に延在する複数の前記絶縁ゲートの各端部が連結されている。前記ゲート配線層の、前記第１素子領域に対向する区間の前記第１方向の中央の抵抗値を相対的に高くしたことを特徴とする。

上述した発明によれば、並列接続された複数の単位セル間でのゲート配線層による寄生のゲート抵抗値を調整することができる。このため、ターンオフ時にゲート電圧が略均一化され、ゲート電圧がゲート閾値電圧程度に低下した状態ですべての単位セルをオフすることができる。これにより、ターンオフ時に、ゲート電圧がゲート閾値電圧程度に低下した状態で一部の単位セルがオンしている状態にならない。

本発明にかかる半導体装置によれば、半導体基板の面内での通電電流のアンバランスを抑制することができるという効果を奏する。

実施の形態１にかかる半導体装置を半導体基板のおもて面側から見た状態を示す平面図である。 図１の切断線Ａ－Ａ’における断面構造を示す断面図である。 図１のゲート配線層の断面構造を示す断面図である。 図１のゲート配線層の断面構造を示す断面図である。 図１のゲート配線層の断面構造を示す断面図である。 図１のゲート配線層の断面構造を示す断面図である。 実施の形態２にかかる半導体装置を半導体基板のおもて面側から見た状態を示す平面図である。 図７のゲート配線層の断面構造を示す断面図である。 図７の切断線Ｄ１－Ｄ１’における断面構造の別例を示す断面図である。 図７のゲート配線層の断面構造を示す断面図である。 図７のゲート配線層の断面構造を示す断面図である。 実施の形態３にかかる半導体装置を半導体基板のおもて面側から見た状態を示す平面図である。 図１２の一部を拡大して示す平面図である。 従来の半導体装置を半導体基板のおもて面側から見た状態を示す平面図である。 図１４のゲート配線層の断面構造を示す断面図である。 図１４のゲート配線層の断面構造を示す断面図である。

以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

（実施の形態１）
実施の形態１にかかる半導体装置の構造について、ＩＧＢＴと当該ＩＧＢＴに逆並列に接続されたＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ：還流ダイオード）とを同一の半導体基板（半導体チップ）に内蔵したＲＣ－ＩＧＢＴを例に説明する。図１は、実施の形態１にかかる半導体装置を半導体基板のおもて面側から見た状態を示す平面図である。図２は、図１の切断線Ａ－Ａ’における断面構造を示す断面図である。

図３～６は、図１のゲート配線層の断面構造を示す断面図である。図３，４には、それぞれ第１ゲート配線層３３と直交する方向（図１では第１方向Ｘ）に平行な切断線Ｂ１－Ｂ１’および切断線Ｂ２－Ｂ２’における断面構造を示す。図５，６には、それぞれ半導体基板１０のおもて面に平行に第１ゲート配線層３３が延在する周方向（図１では第２方向Ｙ）に平行な切断線Ｃ１－Ｃ１’および切断線Ｃ２－Ｃ２’における断面構造を示す。

第１ゲート配線層３３と直交する方向とは、半導体基板１０のおもて面側から見た活性領域２１とエッジ耐圧構造領域２２との略矩形状の境界の法線方向（第１ゲート配線層３３の短手方向）である。第１ゲート配線層３３が延在する周方向とは、半導体基板１０のおもて面側から見た活性領域２１とエッジ耐圧構造領域２２との略矩形状の境界に沿った周方向（第１ゲート配線層３３の周方向（長手方向））である。

図１に示す実施の形態１にかかる半導体装置２０は、半導体基板（半導体チップ）１０の活性領域２１に、ＩＧＢＴの動作領域となるＩＧＢＴ領域（第１素子領域）２３と、ＦＷＤの動作領域となるＦＷＤ領域（第２素子領域）２４と、が隣接して設けられたＲＣ－ＩＧＢＴであり（図２，１２参照）、半導体基板１０のおもて面上にエミッタパッド１１、ゲートパッド１２および第１，２ゲート配線層３３，３４を備える。

活性領域２１は、オン状態のときに電流が流れる領域であり、例えば半導体基板１０の略中央に配置される。活性領域２１は、例えば、略矩形状の平面形状を有する。活性領域２１と半導体基板１０の端部（チップ端部）との間は、エッジ耐圧構造領域２２である。エッジ耐圧構造領域２２は、活性領域２１に隣接して、活性領域２１の周囲を囲む。エッジ耐圧構造領域２２は、半導体基板１０のおもて面側の電界を緩和し耐圧を保持する機能を有する。

エッジ耐圧構造領域２２には、ガードリングや、フィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）、接合終端拡張（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造又はフィールドプレート（ＦＰ：Ｆｉｅｌｄ Ｐｌａｔｅ）などの耐圧構造が配置される。耐圧とは、素子（ＲＣ－ＩＧＢＴの各単位セル）が誤動作や絶縁破壊を起こさない最大の電圧である。

ＩＧＢＴ領域２３には、ＲＣ－ＩＧＢＴを構成するＩＧＢＴの複数の単位セルが並列に配置されている。ＩＧＢＴ領域２３のＩＧＢＴの複数の単位セルは並列接続されている。ＦＷＤ領域２４には、ＲＣ－ＩＧＢＴを構成するＦＷＤの複数の単位セルが並列に配置されている。ＦＷＤ領域２４のＦＷＤの複数の単位セルは並列接続されている。ＩＧＢＴ領域２３のＩＧＢＴとＦＷＤ領域２４のＦＷＤとは、逆並列に接続されている。

ＩＧＢＴ領域２３およびＦＷＤ領域２４は、深さ方向Ｚにエミッタパッド１１に対向し、深さ方向Ｚに第２ゲート配線層３４（ゲートフィンガー）に対向しない。ＩＧＢＴ領域２３およびＦＷＤ領域２４は、例えば、略矩形状の平面形状を有する。ＩＧＢＴ領域２３とＦＷＤ領域２４とは、例えば、半導体基板１０のおもて面に平行な方向に略矩形状の平面形状の１辺を共有して隣接し、交互に繰り返し配置されている（図１２参照）。

エミッタパッド１１、ゲートパッド１２および第２ゲート配線層３４は、活性領域２１に互いに離れて配置されている。エミッタパッド１１およびゲートパッド１２は、アルミニウム（Ａｌ）等の導電性の高い材料を含む金属層である。エミッタパッド１１は、例えば、第２ゲート配線層３４が配置された部分で内側（半導体基板１０の中央側）に凹んだ略矩形状の平面形状を有し、活性領域２１のほぼ全面を覆う。

ゲートパッド１２は、例えば略矩形状の平面形状を有し、例えば活性領域２１とエッジ耐圧構造領域２２との境界付近に配置されている。第２ゲート配線層３４は、第１ゲート配線層３３（ゲートランナー）の後述するポリシリコン（ｐｏｌｙ－Ｓｉ）配線層（導電層）３１と同じ階層の単層のポリシリコン配線層であり、ポリシリコン配線層３１に連結され、第１ゲート配線層３３を介してゲートパッド１２に電気的に接続されている。

第２ゲート配線層３４を単層のポリシリコン配線層とすることで、第２ゲート配線層３４は、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃｏｎ Ｇｌａｓｓ）又はＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃｏｎ Ｇｌａｓｓ）からなる層間絶縁膜９（図２参照）を介してエミッタパッド１１およびゲートパッド１２の下層に配置され、層間絶縁膜９によってエミッタパッド１１と電気的に絶縁される。このため、エミッタパッド１１に接合されるリードフレーム等の配線端子によって、エミッタパッド１１と第２ゲート配線層３４とが短絡することを防止することができる。

第２ゲート配線層３４は、例えば、活性領域２１とエッジ耐圧構造領域２２との境界付近で第１ゲート配線層３３のポリシリコン配線層３１に連結され、当該連結箇所で第１ゲート配線層３３と直交する直線状の平面形状を有する。例えば、複数（図１では４つ）の第２ゲート配線層３４が活性領域２１とエッジ耐圧構造領域２２との境界付近の異なる箇所からそれぞれ半導体基板１０のおもて面に平行に内側へ延在する櫛歯状に配置されてもよい。

第１ゲート配線層３３は、エッジ耐圧構造領域２２に配置され、活性領域２１の周囲を略矩形状に囲む。第１ゲート配線層３３は、ゲートパッド１２に直接接するか、または例えばゲート抵抗体（不図示：図１４の符号１３５に相当）を介してゲートパッド１２に電気的に接続されている。ゲート抵抗体は、例えば第１ゲート配線層３３と同じポリシリコン配線層と金属配線層とを順に積層した２層構造を有する。

第１ゲート配線層３３は、ポリシリコン配線層３１と、アルミニウムを含む金属配線層（導電層）３２と、を順に積層した２層構造である（図３～６参照）。第１ゲート配線層３３は、エミッタパッド１１に接合されるリードフレーム等の配線端子の接合箇所から離れた位置に配置される。このため、第１ゲート配線層３３は、エミッタパッド１１と同じ階層に金属配線層３２を有していても、エミッタパッド１１と短絡されない。

ポリシリコン配線層３１および金属配線層３２ともに、活性領域２１の周囲を略矩形状に囲む。ポリシリコン配線層３１と金属配線層３２とは、第１ゲート配線層３３の周の一部で層間絶縁膜９のコンタクトホール９ａを介して接触し、周の残りの部分で層間絶縁膜９により電気的に絶縁される（図３～６参照）。第１ゲート配線層３３の単位面積当たりの抵抗値（配線抵抗の抵抗値）は、ポリシリコン配線層３１と金属配線層３２との電気的な絶縁箇所で相対的に低く、ポリシリコン配線層３１の単位面積当たりの抵抗値となる。

第１ゲート配線層３３の単位面積当たりの抵抗値は、ポリシリコン配線層３１と金属配線層３２との接触箇所で相対的に高くなる。具体的には、ポリシリコン配線層３１と金属配線層３２との接触箇所での第１ゲート配線層３３の単位面積当たりの抵抗値は、金属配線層３２の単位面積当たりの抵抗値から、ポリシリコン配線層３１と金属配線層３２との単位面積当たりのコンタクト抵抗値を減算した抵抗値分だけ、ポリシリコン配線層３１の単位面積当たりの抵抗値よりも高い。

コンタクトホール９ａはゲートパッド１２から離れた箇所に配置され、ポリシリコン配線層３１と金属配線層３２との接触面積はゲートパッド１２から離れた箇所で相対的に大きくなっている。このため、第１ゲート配線層３３は、ゲートパッド１２から離れた箇所で、ポリシリコン配線層３１よりも低抵抗な金属配線層３２を相対的に多く含む構成となっている。このようにして、第１ゲート配線層３３の抵抗値は、ゲートパッド１２から離れた箇所と比べて、ゲートパッド１２に近い箇所で相対的に高くなるように調整される。

従来構造（図１４～１６参照）では、第１ゲート配線層１３３の全周でポリシリコン配線層１３１と金属配線層１３２とが接触するため、ＩＧＢＴの並列接続された単位セル間でゲート電位差が生じ、半導体基板１１０の面内で通電電流のアンバランスが生じる。そこで、本実施の形態１においては、ＩＧＢＴの並列接続された単位セル間でゲート電位差が生じないように、複数のＩＧＢＴ領域２３間および同一のＩＧＢＴ領域２３内の単位セル間での第１ゲート配線層３３による寄生のゲート抵抗値を調整する。

具体的には、ターンオフ時にＩＧＢＴのゲート電圧がゲート閾値電圧未満に低下するまでの速度は、ゲートパッド１２に近い単位セルで相対的に早く、ゲートパッド１２から離れた単位セルほど相対的に遅くなる。また、ターンオフ時にＩＧＢＴのゲート電圧がゲート閾値電圧未満に低下するまでの速度は、第１ゲート配線層３３付近の単位セルで相対的に早く、第１ゲート配線層３３から離れた単位セルほど相対的に遅くなる。

ターンオフ（遮断）が遅れた単位セルでは、ｄＶ／ｄｔ（微小時間でのコレクタ－エミッタ間電圧の変化）が大きくなり、かつ遮断電流が流れ続ける。このため、ターンオフが遅れた単位セルに遮断電流が集中して電流密度が高くなる。遮断電流とは、半導体基板１０の内部に蓄積された正孔がＩＧＢＴのターンオフ時にエミッタパッド１１に引き抜かれる際に流れる正孔電流である。

そこで、本実施の形態においては、ＩＧＢＴのすべての単位セルのゲート電圧を略均一にして、ＩＧＢＴのすべての単位セルが略同じタイミングでターンオフするように、第１ゲート配線層３３の抵抗値を部分的に調整する。電圧が略均一とは、ＩＧＢＴのすべての単位セルのゲート電圧の電圧波形が経過時間（電圧印加時間）に対して所定の許容誤差を含む範囲で同じになることを意味する。

例えば、エミッタパッド１１にリードフレームが接合されたＲＣ－ＩＧＢＴチップ（半導体基板１０）では、半導体基板１０の中央付近で、熱ストレス（熱負荷）が最も高く、かつＩＧＢＴのターンオフ時のｄＶ／ｄｔが最も高いことが発明者により確認されている。半導体基板１０の熱ストレスやｄＶ／ｄｔの高い箇所に結晶欠陥等の脆弱な箇所が存在すると、当該脆弱な箇所で電流密度が大きくなり、熱ストレス差や電流密度差により破壊しやすい。

したがって、ＩＧＢＴのターンオフ時の半導体基板１０の面内の電流密度を略均一になるように、ポリシリコン配線層３１と金属配線層３２とを部分的に電気的に絶縁し、当該絶縁した部分で第１ゲート配線層３３の抵抗値を高くする。これによって、複数のＩＧＢＴ領域２３間および同一のＩＧＢＴ領域２３内の単位セル間での第１ゲート配線層３３による寄生のゲート抵抗値を部分的に調整することができ、並列接続された単位セル間でのゲート電位差を小さくすることができる。

例えば、半導体基板１０の面内で、熱ストレスが相対的に高くなる箇所や、ＩＧＢＴのターンオフ時のｄＶ／ｄｔや電流密度等の電気ストレス（電気負荷）が相対的に大きくなる箇所などを予め特定する。これらのストレスが半導体基板１０の面内で略均一になるように、第１ゲート配線層３３の抵抗値を部分的に調整すればよい。このとき、チップ面積（半導体基板１０の表面積）や、活性領域２１の面積（表面積）、ＩＧＢＴ領域２３の面積および配置等を考慮して、第１ゲート配線層３３の抵抗値を調整することがよい。

具体的には、例えば、半導体装置２０の動特性（スイッチング損失、逆バイアス安全動作領域（ＲＢＳＯＡ：Ｒｅｖｅｒｓｅ Ｂｉａｓ Ｓａｆｅ Ｏｐｅｒａｔｉｎｇ Ａｒｅａ）、ターンオフ耐量）や、半導体装置２０の製造ばらつき等の様々な要因が重なって最も破壊耐量が低い箇所で半導体基板１０が破壊する。このため、同じ設計条件の半導体基板１０の破壊箇所を確認し、この箇所でｄＶ／ｄｔや電流密度が大きくならないように、ポリシリコン配線層３１と金属配線層３２との電気的な絶縁箇所を決定すればよい。

次に、実施の形態１にかかる半導体装置２０の断面構造について説明する。図２に示すように、活性領域２１（図１参照）において半導体基板１０には、ＩＧＢＴ領域２３とＦＷＤ領域２４とが隣接して配置されている。図２には、隣接するＩＧＢＴ領域２３とＦＷＤ領域２４との１つの境界付近を示す。半導体基板１０の内部には、ｎ^-型ドリフト領域１が設けられている。ｎ^-型ドリフト領域１は、半導体基板１０のおもて面に平行な方向に活性領域２１から半導体基板１０の端部まで達する。

半導体基板１０のおもて面とｎ^-型ドリフト領域１との間に、ｐ型ベース領域２が設けられている。ｐ型ベース領域２は、ＩＧＢＴ領域２３からＦＷＤ領域２４にわたって活性領域２１の全域に設けられている。ｐ型ベース領域２は、ＦＷＤ領域２４においてｐ型アノード領域として機能する。ＩＧＢＴ領域２３において半導体基板１０のおもて面とｐ型ベース領域２との間に、ｎ⁺型エミッタ領域３およびｐ⁺型コンタクト領域４がそれぞれ選択的に設けられている。ｐ⁺型コンタクト領域４は設けられていなくてもよい。

ＩＧＢＴ領域２３において、ｎ^-型ドリフト領域１とｐ型ベース領域２との間に、ｎ型蓄積層５が設けられていてもよい。ｎ型蓄積層５は、互いに隣り合う後述するトレンチ６間に配置される。ｎ型蓄積層５は、ＩＧＢＴのターンオン時にｎ^-型ドリフト領域１の少数キャリア（ホール）の障壁となり、ｎ^-型ドリフト領域１に少数キャリアを蓄積する機能を有する。活性領域２１の全域に、半導体基板１０のおもて面に平行な方向に延在するストライプ状に複数のトレンチ６が設けられている。

トレンチ６の端部は、深さ方向Ｚに第１ゲート配線層３３（図３～６参照）または第２ゲート配線層３４（図１参照）に対向する位置で終端している。トレンチ６は、ＩＧＢＴ領域２３のＩＧＢＴのセル数と、ＦＷＤ領域２４のＦＷＤのセル数と、を加算した個数（総数）だけ存在する。トレンチ６は、ＩＧＢＴ領域２３において、ｎ⁺型エミッタ領域３およびｐ型ベース領域２を貫通してｎ^-型ドリフト領域１に達する。トレンチ６は、ＦＷＤ領域２４において、ｐ型ベース領域２を貫通してｎ^-型ドリフト領域１に達する。

トレンチ６と第２ゲート配線層３４とは、活性領域２１において、例えば半導体基板１０のおもて面側から見て互いに直交するように配置される（図１３参照）。このため、トレンチ６は、端部以外の部分で、深さ方向Ｚに第２ゲート配線層３４に対向していてもよい。トレンチ６の内部に、ゲート絶縁膜７を介して、ポリシリコンからなるゲート電極８が設けられている。ゲート電極８は、トレンチ６の内部において、トレンチ６が直線状に延在する長手方向（図２では第２方向Ｙ）と同じ方向に直線状に延在する。

ゲート電極８は、深さ方向Ｚにトレンチ６が第１ゲート配線層３３または第２ゲート配線層３４と対向する部分で、深さ方向Ｚに第１ゲート配線層３３または第２ゲート配線層３４に接する。すべてのゲート電極８は、第１ゲート配線層３３を介して、または第１，２ゲート配線層３３，３４の両方を介して、ゲートパッド１２（図１参照）に電気的に接続されている。ゲート電極８は、第１，２ゲート配線層３３，３４を介してゲートパッド１２からゲート電圧が供給され、ゲート電位に固定される。

ＩＧＢＴ領域２３において互いに隣り合うトレンチ６間のｐ型ベース領域２、ｎ⁺型エミッタ領域３およびｐ⁺型コンタクト領域４と、当該トレンチ６の内部のゲート絶縁膜７およびゲート電極８と、でＩＧＢＴ領域２３のＩＧＢＴの単位セルのトレンチゲート構造のＭＯＳゲート（金属－酸化膜－半導体からなる絶縁ゲート）が構成される。ＦＷＤ領域２４において互いに隣り合うトレンチ６間のｐ型ベース領域２で、ＦＷＤ領域２４のＦＷＤの単位セルのｐ型アノード領域が構成される。

エッジ耐圧構造領域２２において半導体基板１０の内部には、ゲートランナーとなる第１ゲート配線層３３よりも外側（半導体基板１０の端部側）に、ガードリングやＦＬＲなどの耐圧構造が設けられている。例えば、耐圧構造として、第１ゲート配線層３３よりも外側において半導体基板１０のおもて面とｎ^-型ドリフト領域１との間に、ＦＬＲまたはガードリングを構成するｐ型領域（不図示）や、半導体基板１０の端部（側面）に露出するｎ型又はｐ型のストッパ領域（不図示）が選択的に設けられていてもよい。

半導体基板１０のおもて面上には、活性領域２１に、フィールド酸化膜（絶縁層）３０（図３～６参照）を介して、ゲートフィンガーとなる第２ゲート配線層３４が設けられている。フィールド酸化膜３０は、エッジ耐圧構造領域２２において半導体基板１０のおもて面の全面を覆い、活性領域２１において半導体基板１０のおもて面と第２ゲート配線層３４との間に延在する。また、半導体基板１０のおもて面上には、エッジ耐圧構造領域２２に、フィールド酸化膜３０を介して、ポリシリコン配線層３１が設けられている。

ポリシリコン配線層３１は、第１ゲート配線層３３を構成する。フィールド酸化膜３０の内周付近（不図示）において、深さ方向Ｚにポリシリコン配線層３１または第２ゲート配線層３４にゲート電極８が接する。フィールド酸化膜３０の内周の平面形状（活性領域２１を露出する開口部の平面形状）は、エミッタパッド１１の平面形状と同じである。ゲート電極８、ポリシリコン配線層３１または第２ゲート配線層３４は、１層のポリシリコン層を部分的に除去して同時に形成されてもよい。

ＢＰＳＧからなる層間絶縁膜９は、半導体基板１０のおもて面の全面に設けられ、ゲート電極８、第２ゲート配線層３４およびポリシリコン配線層３１を覆う。深さ方向Ｚに層間絶縁膜９を貫通するコンタクトホール９ａ～９ｃが設けられている。コンタクトホール９ｂは、ＩＧＢＴ領域２３において互いに隣り合う各トレンチ６間にｎ⁺型エミッタ領域３およびｐ⁺型コンタクト領域４を露出する。ｐ⁺型コンタクト領域４が設けられていない場合、コンタクトホール９ｂに、ｐ⁺型コンタクト領域４に代えてｐ型ベース領域２が露出される。

コンタクトホール９ｃは、ＦＷＤ領域２４においてｐ型ベース領域２を露出する。コンタクトホール９ａは、エッジ耐圧構造領域２２においてポリシリコン配線層３１を部分的に露出する。１つ以上のコンタクトホール９ａが所定箇所に設けられている。複数のコンタクトホール９ａを設ける場合、活性領域２１とエッジ耐圧構造領域２２との境界の法線方向および周方向の幅（以下、それぞれ開口幅および開口長さとする）ｄ１，ｄ２を、すべてのコンタクトホール９ａで同じにしてもよいし、コンタクトホール９ａごとに変えてもよい。

複数のコンタクトホール９ａごとに開口幅ｄ１および開口長さｄ２を変える場合、第１ゲート配線層３３の抵抗値を部分的に低くしたい箇所で、コンタクトホール９ａの開口幅ｄ１を相対的に広くするか、または開口長さｄ２を相対的に長くするか、その両方を満たせばよい。第１ゲート配線層３３の抵抗値を部分的に高くしたい箇所で、コンタクトホール９ａの開口幅ｄ１を相対的に狭くするか、または開口長さｄ２を相対的に短くするか、その両方を満たせばよい。

所定箇所にコンタクトホール９ａを配置し、後述するようにコンタクトホール９ａ内でポリシリコン配線層３１と金属配線層３２とを電気的に接続し、それ以外の箇所でポリシリコン配線層３１と金属配線層３２とを電気的に絶縁する。このようにポリシリコン配線層３１と金属配線層３２とを電気的な絶縁箇所を形成して、第１ゲート配線層３３の抵抗値を部分的に調整し、上述したように複数のＩＧＢＴ領域２３間および同一のＩＧＢＴ領域２３内の単位セル間での第１ゲート配線層３３による寄生のゲート抵抗値を調整する。

エミッタパッド１１は、活性領域２１において層間絶縁膜９上に、コンタクトホール９ｂ，９ｃを埋め込むように設けられている。エミッタパッド１１は、ＩＧＢＴ領域２３のコンタクトホール９ｂにおいて、ｐ型ベース領域２、ｎ⁺型エミッタ領域３およびｐ⁺型コンタクト領域４に電気的に接続され、エミッタ電極として機能する。エミッタパッド１１は、ＦＷＤ領域２４のコンタクトホール９ｃにおいてｐ型ベース領域２に電気的に接続され、アノード電極として機能する。

ゲートパッド１２（図１参照）は、活性領域２１において、エミッタパッド１１と離れて層間絶縁膜９上に設けられている。ゲートパッド１２には、第１，２ゲート配線層３３，３４を介してすべてのゲート電極８が電気的に接続されている。エミッタパッド１１およびゲートパッド１２の表面は、それぞれはんだとの密着性の高いニッケル等のめっき膜で覆われている。エミッタパッド１１およびゲートパッド１２には、それぞれリードフレーム等の配線端子（不図示）が接続される。

第１ゲート配線層３３を構成する金属配線層３２は、深さ方向Ｚにポリシリコン配線層３１に対向する位置において層間絶縁膜９上に、コンタクトホール９ａを埋め込むように設けられている。金属配線層３２は、コンタクトホール９ａにおいて周の一部がポリシリコン配線層３１に接し（図３，５）、周の残りの部分が層間絶縁膜９によりポリシリコン配線層３１と電気的に絶縁される（図４，６）。上述したようにポリシリコン配線層３１と金属配線層３２との電気的な絶縁箇所で第１ゲート配線層３３の抵抗値が相対的に高くなっている。

半導体基板１０の裏面とｎ^-型ドリフト領域１との間に、ｎ型フィールドストップ（ＦＳ：Ｆｉｅｌｄ Ｓｔｏｐ）層１３、ｐ⁺型コレクタ領域１４およびｎ⁺型カソード領域１５がそれぞれ設けられている。ｎ型フィールドストップ層１３は、活性領域２１の全域にわたって設けられている。ｐ⁺型コレクタ領域１４およびｎ⁺型カソード領域１５は、半導体基板１０の裏面とｎ型フィールドストップ層１３との間に、ＩＧＢＴ領域２３とＦＷＤ領域２４とが並ぶ方向（図２では第１方向Ｘ）に隣接して設けられている。

ｐ⁺型コレクタ領域１４は、複数のＩＧＢＴ領域２３それぞれに、ＩＧＢＴ領域２３の全域にわたって設けられている。ｎ⁺型カソード領域１５は、複数のＦＷＤ領域２４それぞれに、ＦＷＤ領域２４の全域にわたって設けられている。半導体基板１０の裏面の全面に、裏面電極１６が設けられている。裏面電極１６は、ｐ⁺型コレクタ領域１４に電気的に接続されてコレクタ電極として機能するとともに、ｎ⁺型カソード領域１５に電気的に接続されてカソード電極として機能する。

以上、説明したように、実施の形態１によれば、第１ゲート配線層を構成する下層のポリシリコン配線層と上層の金属配線層とを部分的に絶縁し、ＩＧＢＴの並列接続された単位セル間でゲート電位差が生じないように、複数のＩＧＢＴ領域間および同一のＩＧＢＴ領域内の単位セル間での第１ゲート配線層による寄生のゲート抵抗値を調整する。これにより、ＩＧＢＴのターンオフ時にゲート電圧が略均一化され、ゲート電圧がゲート閾値電圧程度に低下した状態でＩＧＢＴのすべての単位セルをオフすることができる。

ＩＧＢＴのターンオフ時に、ゲート電圧がゲート閾値電圧程度に低下した状態でＩＧＢＴの一部の単位セルがオンしている状態にならないため、半導体チップ（半導体基板）面内で通電電流のアンバランスが生じることが抑制され、半導体チップ面内で電流密度を略均一にすることができる。これによって、ＩＧＢＴのターンオフ時に半導体基板の破壊しやすい箇所で電流密度が大きくなることを抑制することができるため、半導体装置の動特性（スイッチング損失、ＲＢＳＯＡ、ターンオフ耐量など）が向上させることができる。

また、実施の形態１によれば、第１ゲート配線層を構成するポリシリコン配線層と金属配線層との間の層間絶縁膜の所定箇所にコンタクトホールを配置することで、ポリシリコン配線層と金属配線層とを部分的に絶縁することができる。このため、ＩＧＢＴの並列接続された単位セル間でゲート電位差が生じないようにするための追加部品や追加構成を半導体基板に配置する必要がなく、半導体装置が大型化することを防止することができ、かつコストを増大させることなく、既存の半導体装置に容易に適用可能である。

また、一般的に、モジュールに組み込んだ半導体チップが不良となると、モジュールに組み込まれた他部品の数だけ損失コストが増大するため、モジュールに組み込む前に半導体チップ単品で半導体装置の電気的特性を評価する信頼性評価試験を行う。信頼性評価試験では、プローブ針が細く、半導体チップの電極パッドとの接触面積が小さい。このため、プローブ針と電極パッドとの接触箇所から半導体チップの主面に平行な方向（横方向）に半導体チップ内に電流が流れ、半導体チップの面内の電流密度が均一にならない。

半導体チップの脆弱な箇所がプローブ針と電極パッドとの接触箇所から離れていると、当該脆弱な箇所に流れる電流が電極パッドの抵抗成分により低減され、測定条件よりも小さい電気ストレスで当該脆弱な箇所の電気的特性が評価される。モジュール組み込み後のリードフレームが接合された半導体チップには、半導体チップの面内に均一に半導体チップの主面と直交する方向（縦方向）に電流が流れるため、半導体チップの脆弱な箇所に流れる電流が信頼性評価試験時よりも大きく、当該脆弱な箇所で破壊が生じる虞がある。

一方、実施の形態１によれば、上述したように半導体チップ面内で通電電流のアンバランスが生じることを抑制することができるため、信頼性評価試験時に、電極パッドとの接触面積が小さいプローブ針からの電圧印加であっても、半導体チップの面内の電流密度を略均一にすることができる。このため、信頼性評価試験により半導体チップの不良を検出することができ、モジュール組み込み後に半導体チップが不良となることを抑制することができるため、モジュールのコストの増大や歩留まりの低減を抑制することができる。

また、従来構造では、ｎ^-型ドリフト領域の厚さが耐圧に応じた一般的な厚さである場合、ｎ^-型ドリフト領域の比抵抗を高くすると、耐圧が高くなるが、半導体チップ内の電界強度が上がるため、アバランシェ耐量が低下する。また、ｎ^-型ドリフト領域の比抵抗を高くし、かつｎ^-型ドリフト領域の厚さを厚くすると、半導体チップ面内で通電電流のアンバランスが生じることを抑制することができるが、半導体装置の電気的特性が悪くなり、半導体装置が要求される仕様を満たさなくなる。

一方、実施の形態１によれば、半導体装置が要求される仕様を満たす（ｎ^-型ドリフト領域の比抵抗が低く、ｎ^-型ドリフト領域の厚さが薄い）場合においても、半導体チップ面内で通電電流のアンバランスが生じることを抑制することができる。例えば耐圧１２００ＶクラスのＲＣ－ＩＧＢＴであって、ｎ^-型ドリフト領域の厚さが１２０μｍ程度である場合、ｎ^-型ドリフト領域の比抵抗が６５Ω・ｃｍであると数％オーダーでＲＢＳＯＡを超える半導体チップが出現するが、ｎ^-型ドリフト領域の比抵抗が５７ΩであるとＲＢＳＯＡを超える半導体チップはほぼ出現しない。例えば、ｎ^-型ドリフト領域の比抵抗が６０Ω以下程度であれば、良品率低下が抑制され、かつ製品出荷後の半導体チップの破壊が抑制される。

（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図７は、実施の形態２にかかる半導体装置を半導体基板のおもて面側から見た状態を示す平面図である。図８，１０，１１は、図７のゲート配線層の断面構造を示す断面図である。図８，１０，１１には、それぞれ第１ゲート配線層４３が延在する周方向に平行な切断線Ｄ１－Ｄ１’、切断線Ｄ２－Ｄ２’および切断線Ｄ３－Ｄ３’における断面構造を示す。図９は、図７の切断線Ｄ１－Ｄ１’における断面構造の別例を示す断面図である。

ここでは、図８～１１に示す断面構造をそれぞれ図７の第１方向Ｘ、第１方向Ｘ、第２方向Ｙおよび第１方向Ｘに平行な切断線Ｄ１－Ｄ１’、切断線Ｄ１－Ｄ１’、切断線Ｄ２－Ｄ２’および切断線Ｄ３－Ｄ３’における断面構造としているが、これに限らない。第１ゲート配線層４３を図８～１１に示す断面構造とする箇所の配置は、実施の形態１と同様に複数のＩＧＢＴ領域２３間および同一のＩＧＢＴ領域２３内の単位セル間での第１ゲート配線層４３による寄生のゲート抵抗値を調整するにあたって種々変更される。

実施の形態２にかかる半導体装置４０が実施の形態１にかかる半導体装置２０（図１～６参照）と異なる点は、第１ゲート配線層４３を構成するポリシリコン配線層４１と金属配線層４２とをさらに部分的に電気的に絶縁する絶縁膜１９を配置した点である。１つ以上のコンタクトホール９ａ内に、コンタクトホール９ａを複数の開口部９ｂに分離する絶縁膜（以下、分離絶縁膜とする）１９が配置される。分離絶縁膜１９は、ゲートパッド１２から最も離れた箇所のコンタクトホール９ａ内に配置されなくてもよい（図８）。

分離絶縁膜１９は、ゲートパッド１２に相対的に近い箇所のコンタクトホール９ａ内に配置される（図１０，１１）。分離絶縁膜１９は、例えば層間絶縁膜９の一部である。分離絶縁膜１９は、第１ゲート配線層４３の周方向に点在する複数（ここでは２つ）の開口部９ｂでコンタクトホール９ａが構成されるように、コンタクトホール９ａを分離する。ゲートパッド１２に近い分離絶縁膜１９ほど、分離絶縁膜１９の、第１ゲート配線層４３の周方向に延在する長さ（以下、単に長さとする）ｄ１１が長い。

例えば、１つのコンタクトホール９ａ内に配置された複数の分離絶縁膜１９の各長さｄ１１、もしくは異なるコンタクトホール９ａ内にそれぞれ配置された分離絶縁膜１９の各長さｄ１１、をゲートパッド１２に近い分離絶縁膜１９ほど長くするか、またはその両方を満たすように分離絶縁膜１９の長さｄ１１を設定する。例えば、図１０，１１には、分離絶縁膜１９を配置したコンタクトホール９ａ内にそれぞれ１つずつ分離絶縁膜１９が配置され、図１０に示す箇所よりもゲートパッド１２に近い箇所を図１１に示している。

図１１に示すゲートパッド１２に相対的に近いコンタクトホール９ａ内の分離絶縁膜１９の長さｄ１１ａは、図１０に示すゲートパッド１２から相対的に離れたコンタクトホール９ａ内の分離絶縁膜１９の長さｄ１１よりも長くなっている。また、同一のコンタクトホール９ａ内で分離絶縁膜１９によって分離された複数（ここでは２つ）の開口部９ｂの開口長さｄ２１，ｄ２２を、ゲートパッド１２に相対的に近い開口部９ｂほど相対的に短くしてもよい（ｄ２２＜ｄ２１）。

ゲートパッド１２に相対的に近いコンタクトホール９ａを構成する開口部９ｂの開口長さｄ２１ａ，ｄ２２ａ（図１１）を、ゲートパッド１２から相対的に離れたコンタクトホール９ａを構成する開口部９ｂの開口長さｄ２１，ｄ２２（図１０）よりも短くしてもよい（ｄ２２ａ＜ｄ２１ａ＜ｄ２２＜ｄ２１）。図１０，１１には、コンタクトホール９ａの各開口部９ｂ内でそれぞれポリシリコン配線層４１に接する金属配線層４２を互いに離れて図示するが、これら金属配線層４２は分離絶縁膜１９上で連続していてもよい。

このように分離絶縁膜１９を配置することで、第１ゲート配線層４３の単位体積当たりの抵抗値は、ゲートパッド１２から相対的に離れたコンタクトホール９ａで相対的に低くなり（図８）、ゲートパッド１２に相対的に近いコンタクトホール９ａで相対的に高くなる（図１１）。また、第１ゲート配線層４３の単位体積当たりの抵抗値は、ゲートパッド１２から相対的に離れたコンタクトホール９ａと、ゲートパッド１２に相対的に近いコンタクトホール９ａと、の間のコンタクトホール９ａで相対的に高抵抗な箇所と相対的に低抵抗な箇所との略中間の抵抗値となる（図１０）。

また、図９の別例に示すように、分離絶縁膜１９を配置しないコンタクトホール９ａにおいて金属配線層４２上に、さらに金属配線層４２ａが設けられていてもよい。この場合、第１ゲート配線層４３は、分離絶縁膜１９を配置しないコンタクトホール９ａにおいてのみ、ポリシリコン配線層４１、金属配線層４２および金属配線層４２ａを順に積層した３層構造となる。金属配線層４２ａは金属配線層４２と同じ材料で形成されてもよい。第１ゲート配線層４３は、金属配線層４２ａを配置した部分で相対的に低抵抗になる。

以上、説明したように、実施の形態２によれば、第１ゲート配線層を構成するポリシリコン配線層と金属配線層との間の層間絶縁膜に形成されたコンタクトホール内において、ポリシリコン配線層と金属配線層とを分離絶縁膜によって部分的に絶縁することで、第１ゲート配線層の抵抗値をさらに細かく調整することができる。これにより、実施の形態１と同様の効果をさらに得ることができる。

（実施の形態３）
次に、実施の形態３として、実施の形態１にかかる半導体装置２０の同一のＩＧＢＴ領域２３内の単位セル間での第１ゲート配線層３３による寄生のゲート抵抗値の調整するための構成について説明する。図１２は、実施の形態３にかかる半導体装置を半導体基板のおもて面側から見た状態を示す平面図である。図１３は、図１２の一部を拡大して示す平面図である。図１３には、図１２の１つのＩＧＢＴ領域２３を示す。

図１２に示すように、半導体基板１０の活性領域２１に、例えば、ＩＧＢＴ領域２３（斜線のハッチング部分）とＦＷＤ領域２４（ドットのハッチング部分）とを半導体基板１０のおもて面に平行な第１方向Ｘに交互に繰り返し配置した一組が、半導体基板１０のおもて面に平行でかつ第１方向Ｘと直交する第２方向Ｙに同一領域同士が第２ゲート配線層３４を挟んで互いに対向するように複数（ここでは３つ）配置されている。

第１方向Ｘに隣接する１つずつのＩＧＢＴ領域２３およびＦＷＤ領域２４でＲＣ－ＩＧＢＴの単位セルが構成される。おおかたのＩＧＢＴ領域２３およびＦＷＤ領域２４は、それぞれ第１方向Ｘに平行に延在して第２方向Ｙに互いに隣り合うゲート配線層間（第１，２ゲート配線層３３，３４間、第１ゲート配線層３３間、または第２ゲート配線層３４間）に挟まれた位置に配置される。

例えば、図１３には、図１２の活性領域２１の上側コーナー付近のＩＧＢＴ領域２３（矩形）のレイアウトを図示しており、当該ＩＧＢＴ領域２３は第２方向Ｙに互いに隣り合う第１，２ゲート配線層３３，３４（横線）間に挟まれた位置に配置されている。図１３において第１，２ゲート配線層３３，３４を入れ替えた状態が図１２の活性領域２１の下側コーナー付近のＩＧＢＴ領域２３のレイアウトとなる。

図１３においてＩＧＢＴ領域２３の上側のゲート配線層および下側のゲート配線層の両方ともを第２ゲート配線層３４とした状態が図１２の活性領域２１のコーナーを除く箇所でかつ第１方向Ｘにエッジ耐圧構造領域２２寄りのＩＧＢＴ領域２３のレイアウトとなる。図１２の活性領域２１の中央付近のＩＧＢＴ領域２３は、第２方向Ｙに第２ゲート配線層３４を挟まずに他のＩＧＢＴ領域２３に対向する。

図１３においてＩＧＢＴ領域２３の上側または下側にのみゲート配線層を配置し、かつ当該ゲート配線層を第１ゲート配線層３３とした状態が図１２の活性領域２１のコーナーを除く箇所でかつ第２方向Ｙにエッジ耐圧構造領域２２寄りのＩＧＢＴ領域２３のレイアウトとなる。これらＩＧＢＴ領域２３のレイアウトにおいて、ＩＧＢＴ領域２３をＦＷＤ領域２４に代えた状態がＦＷＤ領域２４のレイアウトとなる。

すべてのＩＧＢＴ領域２３およびすべてのＦＷＤ領域２４に、それぞれ複数のトレンチ６（縦線）が第２方向Ｙにストライプ状に配置されている。トレンチ６の内部には上述したようにゲート絶縁膜７（図１３には不図示、図２参照）を介してゲート電極８が設けられている。ゲート電極８の端部は、自身が配置された領域（ＩＧＢＴ領域２３、ＦＷＤ領域２４）の第２方向Ｙに隣り合う第１，２ゲート配線層３３，３４に連結される。

活性領域２１の中央付近のＩＧＢＴ領域２３およびＦＷＤ領域２４のゲート電極８は、それぞれ、第２方向Ｙに第２ゲート配線層３４を挟まずに対向する他のＩＧＢＴ領域２３およびＦＷＤ領域２４のゲート電極８に連結される。活性領域２１のコーナーを除く箇所でかつ第２方向Ｙにエッジ耐圧構造領域２２寄りのＩＧＢＴ領域２３およびＦＷＤ領域２４のゲート電極８は、一方の端部が第１ゲート配線層３３に連結される。

第１ゲート配線層３３の、第２方向ＹにＩＧＢＴ領域２３に対向する区間で、ポリシリコン配線層３１と金属配線層３２との間に層間絶縁膜９のコンタクトホール９ａ（図３～６参照）を部分的に配置し、第１ゲート配線層３３の抵抗値を部分的に調整する。これにより、第２方向Ｙに第１ゲート配線層３３に対向するＩＧＢＴ領域２３内の単位セル間での第１ゲート配線層３３による寄生のゲート抵抗値を調整可能である。

例えば、同一のＩＧＢＴ領域２３内の各単位セルのうち、当該ＩＧＢＴ領域２３の中央付近を通るゲート電極８を備えた単位セルで熱ストレスやＩＧＢＴのターンオフ時のｄＶ／ｄｔが相対的に高くなる。このため、第１ゲート配線層３３の抵抗値（配線抵抗の抵抗値）を、ＩＧＢＴ領域２３の中央付近を通るゲート電極８が連結された箇所で高くし、当該箇所から離れるほど低くする（図１３）。

この場合、第１ゲート配線層３３の、ＩＧＢＴ領域２３の中央付近を通るゲート電極８が連結された箇所でポリシリコン配線層３１と金属配線層３２との接触面積が少なくなるように、層間絶縁膜９にコンタクトホール９ａを配置すればよい。第１ゲート配線層３３の、第２方向ＹにＩＧＢＴ領域２３に対向する区間での層間絶縁膜９のコンタクトホール９ａ内に、実施の形態２の分離絶縁膜１９（図１０，１１参照）を配置してもよい。

以上、説明したように、実施の形態３によれば、実施の形態１，２と同様の効果を得ることができる。また、実施の形態３によれば、第１ゲート配線層の、第２方向にＩＧＢＴ領域に対向する区間の抵抗値を部分的に高くすることで、同一のＩＧＢＴ領域内の単位セル間での第１ゲート配線層による寄生のゲート抵抗値を調整する。これにより、同一のＩＧＢＴ領域内の単位セル間のゲート電位差を小さくすることができる。

以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、第１ゲート配線層は、ポリシリコン配線層よりも低抵抗な金属配線層を所定箇所で相対的に多く含む構成となっていればよく、金属配線層上にポリシリコン配線層を積層した積層構造となっていてもよい。また、第１ゲート配線層は、ポリシリコン配線層およびアルミニウムを含む金属配線層を順に積層した２層構造に限らず、抵抗値の異なる導電層を２層以上積層した多層構造であればよい。

また、ポリシリコン配線層と金属配線層とが接触するコンタクトホールの開口幅（法線方向の幅）を、ゲートパッドから離れた箇所で相対的に広くし、ゲートパッドに近い箇所で相対的に狭くすることで、第１ゲート配線層の抵抗値を調整してもよい。この場合、第１ゲート配線層の全周でポリシリコン配線層と金属配線層とが接触するコンタクトホールを形成し、当該コンタクトホールの開口幅をゲートパッドから離れるにしたがって広くしてもよい。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。

以上のように、本発明にかかる半導体装置は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用である。

１ ｎ^-型ドリフト領域
２ ｐ型ベース領域
３ ｎ⁺型エミッタ領域
４ ｐ⁺型コンタクト領域
５ ｎ型蓄積層
６ トレンチ
７ ゲート絶縁膜
８ ゲート電極
９ 層間絶縁膜
９ａ，９ｂ，９ｃ 層間絶縁膜のコンタクトホール
９ｂ 層間絶縁膜のコンタクトホールを構成する開口部
１０ 半導体基板
１１ エミッタパッド
１２ ゲートパッド
１３ ｎ型フィールドストップ層
１４ ｐ⁺型コレクタ領域
１５ ｎ⁺型カソード領域
１６ 裏面電極
１９ 分離絶縁膜
２０，４０ 半導体装置
２１ 活性領域
２２ エッジ耐圧構造領域
２３ ＩＧＢＴ領域
２４ ＦＷＤ領域
３０ フィールド酸化膜
３１，４１ 第１ゲート配線層のポリシリコン配線層
３２，４２，４２ａ 第１ゲート配線層の金属配線層
３３，４３ 第１ゲート配線層（ゲートランナー）
３４ 第２ゲート配線層（ゲートフィンガ）
Ｘ 半導体基板のおもて面に平行な第１方向
Ｙ 半導体基板のおもて面に平行で第１方向と直交する第２方向
Ｚ 深さ方向
ｄ１ 層間絶縁膜のコンタクトホールの開口幅
ｄ２ 層間絶縁膜のコンタクトホールの開口長さ
ｄ１１ 分離絶縁膜の長さ
ｄ２１，ｄ２１ａ，ｄ２２，ｄ２２ａ 層間絶縁膜のコンタクトホールを構成する開口部の開口長さ

Claims (8)

1. 半導体基板の活性領域に設けられた金属－酸化膜－半導体からなる絶縁ゲートを有する複数の単位セルと、
   前記半導体基板の第１主面に絶縁層を介して設けられ、前記活性領域の周囲を囲み、すべての前記単位セルの前記絶縁ゲートが電気的に接続されたゲート配線層と、
   を備え、
   前記ゲート配線層は、層間絶縁膜と交互に積層され、前記層間絶縁膜のコンタクトホールを介して互いに接触する抵抗値の異なる導電層を２層以上積層した多層構造であり、
   前記導電層同士は、深さ方向に前記導電層に対向して前記層間絶縁膜の１つ以上の所定箇所にそれぞれ配置された前記コンタクトホールを介して互いに接触し、
   前記ゲート配線層の抵抗値は、前記所定箇所で相対的に低く、かつ前記所定箇所を除く箇所で相対的に高いことを特徴とする半導体装置。
2. 前記ゲート配線層の抵抗値に基づいて、並列接続されたすべての前記単位セルの間のゲート電圧差を小さくしたことを特徴とする請求項１に記載の半導体装置。
3. 前記半導体基板の第１主面に、前記ゲート配線層が電気的に接続されたゲートパッドを備え、
   前記コンタクトホールは、前記ゲートパッドから離れた箇所に配置されていることを特徴とする請求項１または２に記載の半導体装置。
4. 前記コンタクトホールの、前記ゲート配線層が延在する方向と直交する方向の開口幅を、前記ゲートパッドに相対的に近い箇所に配置される前記コンタクトホールほど相対的に狭くしたことを特徴とする請求項３に記載の半導体装置。
5. 前記コンタクトホールの、前記ゲート配線層が延在する方向の開口長さを、前記ゲートパッドに相対的に近い箇所に配置される前記コンタクトホールほど相対的に短くしたことを特徴とする請求項３または４に記載の半導体装置。
6. 前記コンタクトホールの内部に、前記コンタクトホールを、前記ゲート配線層が延在する方向に点在する複数の開口部に分離する分離絶縁膜をさらに備え、
   同一の前記コンタクトホールの内部で前記分離絶縁膜によって分離された複数の前記開口部の開口長さを、前記ゲートパッドに相対的に近い前記開口部ほど相対的に短くしたことを特徴とする請求項３～５のいずれか一つに記載の半導体装置。
7. 前記活性領域は、
   前記絶縁ゲートを有する絶縁ゲート型バイポーラトランジスタの前記単位セルが配置された第１素子領域と、
   前記第１素子領域に隣接し、前記絶縁ゲート型バイポーラトランジスタに逆並列に接続されたダイオードの前記単位セルが配置された第２素子領域と、を有し、
   前記ゲート配線層の、前記第１素子領域に対向する区間において、前記ゲート配線層の抵抗値を前記所定箇所で相対的に低くし、前記所定箇所を除く箇所で相対的に高くしたことを特徴とする請求項１～６のいずれか一つに記載の半導体装置。
8. 前記ゲート配線層の、前記第１素子領域に対向する区間は、前記半導体基板の第１主面に平行でかつ前記第１素子領域と前記第２素子領域とが並ぶ第１方向に直線状に延在し、
   前記ゲート配線層の、前記第１素子領域に対向する区間に、前記半導体基板の第１主面に平行でかつ前記第１方向と直交する第２方向にストライプ状に延在する複数の前記絶縁ゲートの各端部が連結され、
   前記ゲート配線層の、前記第１素子領域に対向する区間の前記第１方向の中央の抵抗値を相対的に高くしたことを特徴とする請求項７に記載の半導体装置。

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