JP3550294B2 - 半導体コンデンサおよびこれを備えた半導体装置並びにその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特に、平行平板コンデンサおよびこれを備えた半導体装置並びにその製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路装置は、ますます小型化・高集積度化が進んでおり、これに用いられるコンデンサにおいても、優れた周波数特性および高い信頼性が求められている。
【０００３】
ここで、従来の技術による半導体コンデンサについて図面を参照しながら説明する。なお、以下の各図において、同一の部分には同一の参照番号を付してその説明は適宜省略する。
【０００４】
図１１は、従来技術による半導体コンデンサの第１の例を示す略示断面図である。
【０００５】
同図に示すとおり、シリコン基板１上に形成された素子分離用酸化膜２の上に、下部電極となる多結晶シリコン層４３が形成されている。
【０００６】
多結晶シリコン層４３上の領域のうち、電荷蓄積領域５２には、誘電体としての窒化シリコン膜４が形成され、その周辺部は、絶縁膜４９の側面に沿ってその上面の周辺部に達するまで延在している。また、誘電体膜４の上には、この誘電体膜４の全面を覆うように、導電性材料であるアルミニウムが堆積され、上部電極となる金属電極４５が形成されている。
【０００７】
この多結晶シリコン層４３の他の領域上には、電荷蓄積部からわずかに離隔してアルミニウムからなる金属引出電極６が形成され、その下端は、下部電極となる多結晶シリコン層４３に接続されることにより電荷蓄積部に接続され、その上端は、図示しない第１層配線と接続されることにより、外部の回路に接続されている。
【０００８】
図１２は、図１１に示す半導体コンデンサ１００における電荷蓄積部と金属引出し電極６との位置関係を示す説明図である。
【０００９】
同図において、半導体コンデンサ１００の下部電極となる多結晶シリコン層４３の主要部に点線で示す領域が電荷蓄積部となる電荷蓄積領域５２であり、また、この電荷蓄積領域５２からわずかに離隔して多結晶シリコン層４３の周辺部に金属引出電極７の形成予定領域７’が示されている。
【００１０】
図１１に示す半導体コンデンサ１００では、下部電極における抵抗値が比較的大きいため、信号伝播時のＲＣ遅延により、高周波数帯域における周波数特性が劣るという欠点があった。
【００１１】
また、大容量のコンデンサが必要な場合は、この抵抗値の増大を避けるため、複数のコンデンサを並列接続することになるが、各コンデンサの引出電極の数量が多くなり、このため、微細化を妨げるという欠点もあった。
【００１２】
図１３は、従来の技術による半導体コンデンサの第２の例を示す説明図であり、複数の電荷蓄積部を備えた半導体コンデンサ１２０の各構成部分の位置関係を示すものである。。
【００１３】
図１３に示す半導体コンデンサ１２０は、下部電極となる多結晶シリコン層２３の上に４つの電荷蓄積領域５３を有し、各電荷蓄積部は、同図において上下に２個ずつ配設されている。
【００１４】
各電荷蓄積領域５３の周辺には、多数の金属引出電極の形成予定領域となる電極コンタクト領域２６が形成され、これにより、各電荷蓄積部５３の中心までの距離を小さくして抵抗値の増大を防止している。
【００１５】
このように、従来の技術では、下部電極における抵抗値が大きいため、電荷蓄積部を多数設けるためには、多数の電極コンタクトを形成する必要が生じるので、その分コンデンサ全体の面積が大きくなり、集積度を向上させるには限界があるという欠点があった。
【００１６】
以上の欠点を解消するため、下部電極の表面の全面に高融点金属シリサイド膜を形成した後、誘電体膜を形成する半導体コンデンサが考案されている。
【００１７】
シリサイド膜を形成する高融点金属としては、チタン、コバルト、ニッケル、タングステン、白金等がある。しかし、一般に高融点金属には、幅の狭いシリサイド膜を形成すると抵抗値が高くなるという細線効果を有するものが多い一方、コバルトについては、この細線効果がないため、金属シリサイド膜の形成には、コバルトを用いる場合が多い。
【００１８】
図１４は、このようなコバルトシリサイド膜を備えた従来技術の第３の例としての半導体コンデンサ１１０の略示断面図である。
【００１９】
図１１との対比において明確に分るように、図１４に示す半導体コンデンサ１１０においては、下部電極である多結晶シリコン５３の表面部の全面にコバルトシリサイド膜６０が形成されている。
【００２０】
この半導体コンデンサ１１０によれば、コバルトシリサイド膜６０があるために、下部電極の抵抗が大幅に低減され、高周波特性が改善されるという利点があった。
【００２１】
【発明が解決しようとする課題】
しかしながら、上述の半導体コンデンサ１１０においては、以下のような問題点があった。
【００２２】
即ち、コバルトシリサイド膜には、細線効果がないという利点があるが、熱に弱いため、シリサイド膜形成時の高温処理により、表面形状が悪くなるという欠点がある。これにより、高電圧でコンデンサを使用すると、電流のリークが生じる場合がある。また、この熱処理の工程でコバルト原子が誘電体膜である窒化膜の内部に拡散し、回路の誤動作を引き起す場合もある。
【００２３】
このように、従来の技術では、信頼性の高い半導体コンデンサの提供が困難であるという問題点があった。
【００２４】
本発明は、上記事情に鑑みてなされたものであり、その目的は、集積度および信頼性が高く、高周波数特性の優れた半導体コンデンサおよびこれを備えた半導体装置並びにその製造方法を提供することにある。
【００２５】
【課題を解決するための手段】
本発明は以下の手段により上記課題の解決を図る。
【００２６】
即ち、本発明によれば、
半導体基板上に形成されたシリコン酸化膜上に形成された下部電極となるシリコン成長層と、
前記シリコン成長層上の電荷蓄積部形成予定領域に形成された誘電体膜としての窒化膜と、
前記シリコン成長層上の他の一部の領域に形成された引出電極と、
前記シリコン成長層の表面領域のうち、前記窒化膜と前記引出電極との間の領域の表面部のみに形成された高融点金属シリサイド膜と、
前記窒化膜上に形成された上部電極となる導電金属層とを備えた半導体コンデンサが提供される。
【００２７】
前記高融点金属シリサイド膜は、前記電荷蓄積部の周辺領域の前記シリコン成長層の表面部の少なくとも一部に延在して形成されていると良い。
【００２８】
また、前記高融点金属シリサイド膜は、前記電荷蓄積部を周回するように、前記シリコン成長層の表面部のうち、前記電荷蓄積部の周辺領域の全面に形成されているとさらに良い。
【００２９】
また、本発明によれば、
半導体基板上に形成されたシリコン酸化膜上に形成された下部電極となるシリコン成長層と、
前記シリコン成長層上の電荷蓄積部となる領域に形成された誘電体膜となる複数の窒化膜と、
前記シリコン成長層上の他の領域上に形成された引出電極と、
前記窒化膜上に形成された上部電極となる金属層と、
前記シリコン成長膜の表面部であって、前記電荷蓄積部の周辺の領域を除く領域の表面部のみに形成された高融点金属シリサイド膜とを備えた半導体コンデンサが提供される。
【００３０】
前記シリコン成長層は、非晶質シリコンでなるものでも良い。
【００３１】
また、本発明によれば、
第１導電型の半導体基板の能動素子形成領域の周辺の表面に形成された素子分離絶縁膜と、
前記能動素子形成領域上の一部に形成された第１の酸化膜上に形成されたゲートとなる第２導電型の第１のポリシリコン膜と、前記ポリシリコン膜の側面に形成された側壁保護膜となる第１の窒化膜と、前記ポリシリコン膜の幅分隔離して前記半導体基板の表面部に形成されたソースまたはドレインとなる第２導電型の不純物拡散領域を備え、前記不純物拡散領域の表面部に高融点金属シリサイド膜を有する第２導電型チャネルのＭＯＳ型電界効果トランジスタと、
前記素子分離絶縁膜の一部の領域上に形成された第２導電型の第２のポリシリコン膜と、前記第２のポリシリコン膜上の中心部に形成された第２の窒化膜とを備え、前記第２のポリシリコン膜の電極コンタクト部の表面部に高融点金属シリサイド膜を有する抵抗体と、
前記素子分離絶縁膜の他の領域上に形成された下部電極となる第２導電型の第３のポリシリコン膜と、前記第３のポリシリコン膜上の中心部に形成された誘電体膜としての第３の窒化膜と、前記第３の窒化膜上に形成された上部電極となる金属層とを備え、前記下部電極の周辺部の表面部のみに高融点金属シリサイド膜を有する半導体コンデンサとを備え、
前記第１ないし第３のポリシリコン膜は、同一の膜厚と同一の不純物拡散濃度を有し、
前記高融点金属シリサイド膜は、同一の高融点金属のシリサイド膜であることを特徴とする半導体装置が提供される。
【００３２】
また、本発明によれば、
第１導電型の半導体基板の表面に素子分離絶縁膜を形成して能動素子形成領域を画定する工程と、
前記能動素子形成領域の上に酸化膜を形成する工程と、
全面に第２導電型の不純物をドープしつつ多結晶シリコン膜を成長させる工程と、
第１のレジストパターンを形成した後、異方性エッチングにより、ＭＯＳ型電界効果トランジスタのゲートを形成するとともに、前記素子分離絶縁膜上に抵抗体の抵抗と半導体コンデンサの下部電極とを同時に形成する工程と、
前記ゲートをマスクとする第２導電型の不純物イオンの注入および拡散により、ＭＯＳ型電界効果トランジスタのソースまたはドレインとなる第１の不純物拡散領域を形成する工程と、
前記第１のレジストパターンを除去した後、全面に窒化膜を形成する工程と、第２のレジストパターンを形成し、これをマスクとして異方性エッチングにより、前記ゲートの側壁保護膜と前記抵抗上の窒化膜と前記下部電極上の誘電体膜とを形成する工程と、
前記第２のレジストパターンをマスクとして第２導電型の不純物イオンを注入し、前記ゲート、ソースおよびドレイン、並びに前記抵抗及び前記誘電体膜の周辺の電極コンタクト領域の各表面部に高濃度の第２の不純物拡散領域を同時に形成する工程と、
高融点金属をスパッタリングした後、熱処理により前記第２の不純物拡散領域の各々の表面部に高融点金属シリサイド膜を同時に形成する工程とを含む半導体装置の製造方法が提供される。
【００３３】
上記高融点金属は、コバルトであることが望ましい。
【００３４】
【発明の実施の形態】
以下、本発明の実施の形態のいくつかについて図面を参照しながら説明する。
【００３５】
図１は、本発明にかかる半導体コンデンサの第１の実施の形態を示す略示断面図である。本実施形態の特徴は、同図に示すように金属シリサイド１０の形状にあり、下部電極の表面部のうち、電荷蓄積領域を除く領域に形成されている点にある。
【００３６】
同図に示すように、半導体基板１上に形成された素子分離用シリコン酸化膜２の上に、燐をドープした多結晶シリコン層３が形成され、この多結晶シリコン層３が半導体コンデンサ２０の下部電極となっている。
【００３７】
この多結晶シリコン層３の上には、図１１および図１４に示した従来技術による半導体装置と略同一の位置および形状で、電荷蓄積部および引出電極が形成されている。
【００３８】
即ち、多結晶シリコン層３の電荷蓄積領域５２の上には、誘電体膜としての窒化シリコン膜４が０．０５μｍの膜厚で形成され、その周辺部は、窒化シリコン膜４の周囲に形成された絶縁膜としての酸化シリコン膜９の側面に沿って酸化シリコン膜９の上面の周縁部に達するまで延在している。さらに、この窒化シリコン膜４の上には、アルミニウム金属層５がこの窒化シリコン膜４の全面を覆うように堆積され、コンデンサの上部電極となっている。
【００３９】
また、電荷蓄積部からわずかに離隔した多結晶シリコン膜３の周辺部には、アルミニウム引出電極６が形成され、その下端は、下部電極となる多結晶シリコン層３に接続されることにより電荷蓄積部に接続され、その上端は、図示しない第１層配線と接続されることにより、外部の回路に接続されている。
【００４０】
多結晶シリコン層３上の表面部のうち、周縁部３および電荷蓄積部５２の領域を除く領域の全面は、本発明において特徴的なコバルトシリサイド膜１０が形成されている。
【００４１】
図２は、図１に示す半導体装置２０の電荷蓄積部とコバルトシリサイド膜１０との位置関係を示す説明図である。
【００４２】
同図に示すように、多結晶シリコン層３の周縁部および電荷蓄積領域５２を除いて多結晶シリコン層３の表面部の全面にコバルトシリサイド膜１０が形成されている。なお、同図において電荷蓄積領域５２からわずかに離隔し、点線で示す領域は、アルミニウム引出電極６の形成予定領域７’である。
【００４３】
図１および図２に示したように、本実施形態における半導体コンデンサ２０では、コバルトシリサイド膜１０が下部電極の表面部のうち電荷蓄積領域５２を除く領域に形成され、電荷蓄積領域５２の表面部には、形成されていない。このため、電流は、抵抗値の低いコバルトシリサイド膜１０を通って電荷蓄積領域の下部電極に流れるので、信号伝播時のＲＣの値が小さくなることにより、優れた高周波数特性を有することができる。
【００４４】
この一方、下部電極３の表面部のうち、電荷蓄積領域５２の表面部には、コバルトシリサイド膜が形成されていないため、窒化シリコン膜４と下部電極との接触面の密着性が良く、また、コバルト原子が窒化シリコン膜４に拡散するおそれもなくなる。これにより、半導体コンデンサの信頼性が維持される。
【００４５】
次に、本発明の第２の実施の形態について図面を参照しながら説明する。
【００４６】
本実施形態は、複数の電荷蓄積部を備えた半導体コンデンサに本発明を適用した形態である。
【００４７】
図３は、本発明にかかる半導体コンデンサの第２の実施の形態を示す略示断面図である。
【００４８】
本実施形態にかかる半導体コンデンサ４０の特徴は、並列に接続された複数の電荷蓄積部と、下部電極を第１層配線と接続する単一の引出電極とを備えた点にある。
【００４９】
図３に示すように、半導体基板１上に形成されたシリコン酸化膜２の上に燐をドープした多結晶シリコン層２３が形成され、下部電極を構成している。
【００５０】
多結晶シリコン層２３の電荷蓄積領域３３ａ，３３ｂの上には、誘電体膜である窒化シリコン膜１４が形成され、その周辺部は、多結晶シリコン層２３上に形成された酸化シリコン膜９の側面に沿ってその上面に達するまで延在し、また、電荷蓄積領域３３ａ，３３ｂの間の領域では、酸化シリコン膜９の上面で接合して形成されている。
【００５１】
窒化シリコン膜１４の上には、アルミニウム金属層１５が窒化シリコン膜１４の全体を覆うように堆積され、コンデンサ４０の上部電極となっている。
【００５２】
また、電荷蓄積部からわずかに離隔した多結晶シリコン膜の周辺部には、アルミニウム引出電極２６が形成され、その下端は、多結晶シリコン層２３に接続されることにより電荷蓄積部に接続され、その上端は、図示しない第１層配線と接続されることにより、外部の回路に接続されている。
【００５３】
さらに、下部電極２３の領域のうち、電荷蓄積領域３３ａと３３ｂとの間およびこれらの周辺部の領域の表面部には、コバルトシリサイド膜３０が形成され、これにより下部電極の抵抗値が低減されている。
【００５４】
図４は、図３に示す半導体装置４０の下部電極と電荷蓄積部との関係を示す説明図である。
【００５５】
図４に示すように、本実施形態の半導体コンデンサ４０は、格子状に配設された４つの電荷蓄積領域３３ａ〜３３ｄを有し、これにより、電荷蓄積部が並列に接続されている。
【００５６】
これらの電荷蓄積領域３３ａ〜３３ｄの間およびその周辺の領域の下部電極２３の表面部には、コバルトシリサイド膜３０が形成されている。
【００５７】
また、電荷蓄積領域３３ａおよび３３ｃの境界部分の紙面左端部に近接して、単一のアルミニウム引出電極２６が形成されている。
【００５８】
このように、本実施形態における半導体コンデンサ４０では、複数の電荷蓄積部が並列に接続するよう配設し、さらに、各電荷蓄積部の間およびその周辺の領域の下部電極の表面部にコバルトシリサイド膜３０を形成することにより、コンデンサの全体の電荷蓄積容量を高めるとともに、コバルトシリサイド膜３０が形成された領域から各電荷蓄積部の中心までの距離を短縮した構造としている。
【００５９】
これにより、面積の大きな大容量のコンデンサにおいても、抵抗値が低く、ＲＣの値が小さいため、高周波数特性の優れた半導体コンデンサが提供される。
【００６０】
この一方、図３および図４に示すように、下部電極の表面部のうち、電荷蓄積領域３３ａ〜３３ｄの表面部には、コバルトシリサイド膜が形成されていないため、窒化シリコン膜１４と下部電極２３との接触面での密着性が良く、また、コバルト原子が窒化シリコン膜１４に拡散するおそれもなくなる。これにより、信頼性の高い半導体コンデンサが提供される。
【００６１】
さらに、従来技術による半導体コンデンサ１２０を示す図１３との対比において明らかなように、本実施形態における半導体コンデンサ４０においては、抵抗値が低いことにより、アルミニウム引出電極を１個にすることができる。これにより、コンデンサ全体の面積を小さくすることができ、集積度の高い半導体コンデンサが提供される。
【００６２】
次に、以上の効果を有する半導体コンデンサを備えた半導体装置を本発明にかかる半導体装置の実施の１形態として説明する。
【００６３】
図１０は、本実施形態にかかる半導体装置８０の略示断面図である。
【００６４】
同図に示す半導体装置８０は、同一のｐ型シリコン基板上にＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄ Ｄｒａｉｎ）構造のｎチャネルＭＯＳ型電界効果トランジスタ（以下、単にＭＯＳトランジスタという）５０と、抵抗体６０と、本発明にかかる半導体コンデンサ７０とを備えている。
【００６５】
ＭＯＳトランジスタ５０は、ｐ型シリコン半導体基板１上に形成された酸化膜２５の上に形成されｎ型の不純物である燐がドープされたポリシリコン膜２４でなるゲートと、このゲートの幅分離隔して半導体基板１の表面部に形成されたｎ− 不純物拡散層３７，３８と、ゲートの側壁に形成された側壁保護膜２７をマスクとしてｎ型の不純物が高濃度にイオン注入されたｎ＋不純物拡散層１３，１４でなるソースまたはドレインとを備えている。
【００６６】
ポリシリコン膜２４と不純物拡散領域３７，３８の各表面部には、コバルトシリサイド膜１０が形成され、ソース、ドレインおよびゲートの各電極は、層間絶縁膜であるシリコン酸化膜５６内にそれぞれ設けられた金属引出電極４１，４２を介してシリコン酸化膜５６上の第１層配線と接続されている。
【００６７】
このＭＯＳトランジスタ５０の周囲の半導体基板１の表面には、フィールド酸化膜２が形成され、これによりＭＯＳトランジスタ５０が素子分離されている。
【００６８】
抵抗体６０および半導体コンデンサ７０は、このフィールド酸化膜２の上に形成されている。
【００６９】
抵抗体６０は、フィールド酸化膜２の上に形成されポリシリコン膜２４と同一の不純物が同一の濃度でドープされた抵抗２２と、抵抗２２上の中央の領域に形成されたシリコン窒化膜１７とを備えている。
【００７０】
また、抵抗２２の電極コンタクト部の表面部には、コバルトシリサイド膜１０が形成され、その上に形成された金属引出電極４３を介してシリコン酸化膜５６上の第１層配線と接続されている。
【００７１】
また、半導体コンデンサ７０は、フィールド酸化膜２の上に形成されポリシリコン膜２４と同一の不純物が同一の濃度でドープされた下部電極となるポリシリコン膜２３と、このポリシリコン膜２３の中央部の領域上に形成された誘電体膜としてのシリコン窒化膜１６と、このシリコン窒化膜１６上に形成された上部電極となる金属電極１５とを備えている。
【００７２】
また、ポリシリコン膜２３の周辺部の表面部には、コバルトシリサイド膜１０が形成され、その上に形成された引出電極４３を介してシリコン酸化膜５６上の第１層配線と接続されている。
【００７３】
本実施形態の半導体装置８０は、本発明にかかる半導体コンデンサ７０を備えているので、高周波特性に優れ、信頼性の高いコンデンサを備えた半導体装置が提供される。
【００７４】
また、ＭＯＳトランジスタ５０および抵抗体６０についても、各電極コンタクト領域にコバルトシリサイド膜１０が形成されているので、電極コンタクト部におけるオーミックコンタクトを実現した半導体装置が提供される。
【００７５】
次に、本発明にかかる半導体コンデンサの製造方法の実施の形態について図５ないし図１０を参照しながら説明する。
【００７６】
本実施形態は、ＭＯＳトランジスタと、抵抗体と、前述の効果を有する半導体コンデンサとを少ない工程数で同時に形成する点に特徴がある。
【００７７】
先ず、図５に示すように、Ｐ型のシリコン基板１の表面に約７００ｎｍの厚みのシリコン酸化膜を選択的に形成し、素子分離酸化膜２とするとともに、ＭＯＳトランジスタ形成領域を画定する。その後、ＭＯＳトランジスタ形成領域に約８ｎｍの膜厚のシリコン酸化膜２５を形成する。
【００７８】
次に、図６に示すように、シリコン基板１上の全面に８×１０２０ｃｍ−３の高濃度の燐を含んだ多結晶シリコンを約２００ｎｍ堆積し、レジストを用いたパターニングにより、選択的にエッチングを行い、ＭＯＳトランジスタのゲートとなる多結晶シリコン膜２４と抵抗２２とコンデンサの下部電極となる多結晶シリコン膜２３とを同時に形成する。
【００７９】
次に、多結晶シリコン膜２４をマスクとして、燐をドーズ量６．０×１０１３ｃｍ−２、加速エネルギー６０ｋｅｖ、でイオン注入し、熱処理を経て低濃度のｎ− 不純物拡散領域３７，３８を形成する。
【００８０】
次に、図７に示すように、シリコン基板１上の全面にシリコン窒化膜４６を約１００ｎｍ堆積した後、抵抗体とコンデンサを形成する領域の上にレジストパターン４７，４８を形成する。
【００８１】
次に、図８に示すように、上記レジストパターン４７，４８をマスクとしてＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法により異方性エッチングを行い、ポリシリコン膜２４の側壁保護膜２７、抵抗上の窒化膜１７およびコンデンサの誘電体膜１６を同時に形成する。
【００８２】
その後、上記レジストパターン４７，４８を残した状態で、燐を加速エネルギー３０ｋｅｖ、ドーズ量５×１０１５ｃｍ−２でイオン注入し、熱処理を行って、ＭＯＳトランジスタのソースまたはドレインとなるｎ＋ 不純物拡散領域３７，３８を形成すると同時に、抵抗およびコンデンサ下部電極の電極コンタクト領域に不純物拡散領域を形成する。
【００８３】
次に、図９に示すように、レジストパターン４７，４８を除去した後、シリコン基板１上の全面にスパッタリングによりコバルトを約２０ｎｍの厚みになるまで堆積させ、約６００℃、約８０秒の高温短時間アニールを行うことにより、多結晶シリコンと接しているコバルトのみをシリコンと反応させ、コバルトシリサイド膜１０を形成する。未反応のコバルトは、硫酸と過酸化水素水の混合液により、選択的にエッチングして除去する。
【００８４】
その後は、図１０に示すように、シリコン酸化膜５６を約８００ｎｍの膜厚で堆積させ、異方性エッチングにより、コンタクトホール３１，３２，３９を形成する。その後、スパッタリングにより、上記コンタクトホール３１，３２，３９内にアルミニウムを堆積させ、各素子の引出電極４１〜４３を形成した後、シリコン酸化膜５６上に配線層を形成して半導体装置８０を完成させる。
【００８５】
このように、本実施形態にかかる半導体装置の製造方法によれば、少ない工程数でＭＯＳトランジスタ、抵抗体および本発明にかかる半導体コンデンサを備えた半導体装置を製造することができる。
【００８６】
また、上述の各デバイスに金属シリサイド膜を形成する場合は、ＭＯＳトランジスタの側壁、抵抗の素子領域およびコンデンサの電荷蓄積部がシリサイド膜化されないように、絶縁膜を形成してこれらの領域をカバーする必要がある。本実施形態によれば、単一のシリコン窒化膜４６のみでこれらの絶縁膜カバーを形成するので、製造工程を大幅に簡略化することができる。
【００８７】
なお、本実施形態では、ＬＤＤ構造を有するＭＯＳトランジスタを備えた半導体装置の製造方法について説明したが、ＬＤＤ構造を有しないＭＯＳトランジスタであれば、ゲートの側壁保護膜を薄く形成し、この側壁保護膜をマスクとしてボロンイオンを注入し熱処理を行うこととすれば、１回だけのイオン注入工程でソース・ドレインの不純物拡散領域と、抵抗体およびコンデンサの各電極コンタクト領域の不純物拡散領域を同時に形成することができ、工程数をさらに減少させることができる。
【００８８】
以上、本発明の実施の形態について説明したが、本発明は、上記実施の形態に限るものではなく、その要旨を逸脱しない範囲で種々変形して適用することができる。また、材料、形状等は、仕様に応じて適宜変更することができる。例えば、上述の実施の形態では、金属シリサイド膜としてコバルトシリサイド膜を使用したが、高融点金属であれば、コバルトに限らず、チタン、ニッケル、タングステンまたは白金でも良い。また、半導体コンデンサの下部電極についても、多結晶シリコンに限らず、非晶質シリコンを用いても良い。
【００８９】
【発明の効果】
以上詳述したとおり、本発明は以下の効果を奏する。
【００９０】
即ち、本発明によれば、シリコン成長膜の表面部のうち、電荷蓄積部を除く領域の表面部に高融点金属シリサイド膜が形成されているので、下部電極の抵抗を低減することができる。これにより、高周波特性の優れた半導体コンデンサが提供される。
【００９１】
また、上記シリコン成長膜の表面部のうち、電荷蓄積部の領域の表面部には、金属シリサイド膜が形成されていないので、窒化シリコン膜と下部電極との接触面における密着性が良く、また、コバルトシリサイド膜を用いる場合には、コバルト原子が窒化シリコン膜４に拡散するおそれもなくなる。これにより、信頼性の高い半導体コンデンサを提供することができる。
【００９２】
また、本発明によれば、面積の大きな大容量のコンデンサにおいて、並列に接続された複数の電荷蓄積部の間およびその周辺の領域の下部電極の表面部にコバルトシリサイド膜を形成しているので、抵抗値が低く、信号伝播時のＲＣの値が小さいため、高周波数特性の優れた半導体コンデンサを提供することができる。
【００９３】
また、抵抗値が低いため、アルミニウム引出電極を１個にすることができるので、コンデンサ全体の面積を小さくすることができ、集積度の高い半導体コンデンサを提供することができる。
【００９４】
また、本発明によれば、ＭＯＳトランジスタと、抵抗体と、上記効果を有する半導体コンデンサとを備え、かつ、各素子の各電極は、各電極コンタクト領域に形成された高融点金属シリサイド膜を介して各引出電極と接続されているので、各素子の電極コンタクト部においてオーミックコンタクトを実現した半導体装置を提供することができる。
【００９５】
さらに、本発明によれば、ＭＯＳトランジスタのゲートと抵抗体の抵抗とコンデンサの下部電極とを同時に形成し、また、ゲートの側壁保護膜と抵抗上の窒化膜とコンデンサの誘電体膜をマスクとして自己整合的にイオン注入と金属シリサイド膜の形成ができるので、上記効果を有する半導体コンデンサを備えた半導体装置を少ない工程数で容易に製造することができる半導体装置の製造方法を提供することができる。
【００９６】
また、各素子の各電極は、各電極コンタクト領域に形成された高融点金属シリサイド膜を介して各引出電極と接続されているので、各素子の電極コンタクト部においてオーミックコンタクトを実現した半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態である半導体装置を示す略示断面図である。
【図２】図１に示す半導体装置の電荷蓄積部とコバルトシリサイド膜との位置関係を示す説明図である。
【図３】本発明の第２の実施の形態である半導体装置を示す略示断面図である。
【図４】図３に示す半導体装置の下部電極と電荷蓄積部との関係を示す説明図である。
【図５】本発明にかかる半導体装置の製造方法の実施の形態を説明する略示断面図である。
【図６】本発明にかかる半導体装置の製造方法の実施の形態を説明する略示断面図である。
【図７】本発明にかかる半導体装置の製造方法の実施の形態を説明する略示断面図である。
【図８】本発明にかかる半導体装置の製造方法の実施の形態を説明する略示断面図である。
【図９】本発明にかかる半導体装置の製造方法の実施の形態を説明する略示断面図である。
【図１０】本発明にかかる半導体装置の第３の実施の形態の略示断面図である。
【図１１】従来の技術における半導体コンデンサの第１の例を示す略示平面図である。
【図１２】図１１に示す半導体コンデンサにおける電荷蓄積部と金属引出し電極との位置関係を示す説明図である。
【図１３】従来の技術における半導体コンデンサの第２の例を示す説明図である。
【図１４】従来の技術における半導体コンデンサの第３の例を示す断面図である。
【符号の説明】
１ シリコン半導体基板
２ フィールド酸化膜
３，２３，４３，５３ 下部電極となる多結晶シリコン層
４，１６ 誘電体膜としての窒化シリコン膜
５，１５ 上部電極となるアルミニウム金属層
６，２６，４１〜４３ 金属引出電極
７，３１，３２，３９ コンタクトホール
９ 酸化シリコン膜
１０，３０，６０ コバルトシリサイド膜
１３，１４，３７，３８ 不純物拡散領域
１６，１７，４６ シリコン窒化膜
２０，４０，７０ 本発明にかかる半導体コンデンサ
２２ 抵抗
２５ 酸化膜
２７ 側壁保護膜
３３，５２，５３ 電荷蓄積領域
４７，４８ レジストパターン
４９ 絶縁膜
５０ ＭＯＳトランジスタ
６０ 抵抗体
８０ 本発明にかかる半導体装置
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特に、平行平板コンデンサおよびこれを備えた半導体装置並びにその製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路装置は、ますます小型化・高集積度化が進んでおり、これに用いられるコンデンサにおいても、優れた周波数特性および高い信頼性が求められている。
【０００３】
ここで、従来の技術による半導体コンデンサについて図面を参照しながら説明する。なお、以下の各図において、同一の部分には同一の参照番号を付してその説明は適宜省略する。
【０００４】
図１１は、従来技術による半導体コンデンサの第１の例を示す略示断面図である。
【０００５】
同図に示すとおり、シリコン基板１上に形成された素子分離用酸化膜２の上に、下部電極となる多結晶シリコン層４３が形成されている。
【０００６】
多結晶シリコン層４３上の領域のうち、電荷蓄積領域５２には、誘電体としての窒化シリコン膜４が形成され、その周辺部は、絶縁膜４９の側面に沿ってその上面の周辺部に達するまで延在している。また、誘電体膜４の上には、この誘電体膜４の全面を覆うように、導電性材料であるアルミニウムが堆積され、上部電極となる金属電極４５が形成されている。
【０００７】
この多結晶シリコン層４３の他の領域上には、電荷蓄積部からわずかに離隔してアルミニウムからなる金属引出電極６が形成され、その下端は、下部電極となる多結晶シリコン層４３に接続されることにより電荷蓄積部に接続され、その上端は、図示しない第１層配線と接続されることにより、外部の回路に接続されている。
【０００８】
図１２は、図１１に示す半導体コンデンサ１００における電荷蓄積部と金属引出し電極６との位置関係を示す説明図である。
【０００９】
同図において、半導体コンデンサ１００の下部電極となる多結晶シリコン層４３の主要部に点線で示す領域が電荷蓄積部となる電荷蓄積領域５２であり、また、この電荷蓄積領域５２からわずかに離隔して多結晶シリコン層４３の周辺部に金属引出電極７の形成予定領域７’が示されている。
【００１０】
図１１に示す半導体コンデンサ１００では、下部電極における抵抗値が比較的大きいため、信号伝播時のＲＣ遅延により、高周波数帯域における周波数特性が劣るという欠点があった。
【００１１】
また、大容量のコンデンサが必要な場合は、この抵抗値の増大を避けるため、複数のコンデンサを並列接続することになるが、各コンデンサの引出電極の数量が多くなり、このため、微細化を妨げるという欠点もあった。
【００１２】
図１３は、従来の技術による半導体コンデンサの第２の例を示す説明図であり、複数の電荷蓄積部を備えた半導体コンデンサ１２０の各構成部分の位置関係を示すものである。。
【００１３】
図１３に示す半導体コンデンサ１２０は、下部電極となる多結晶シリコン層２３の上に４つの電荷蓄積領域５３を有し、各電荷蓄積部は、同図において上下に２個ずつ配設されている。
【００１４】
各電荷蓄積領域５３の周辺には、多数の金属引出電極の形成予定領域となる電極コンタクト領域２６が形成され、これにより、各電荷蓄積部５３の中心までの距離を小さくして抵抗値の増大を防止している。
【００１５】
このように、従来の技術では、下部電極における抵抗値が大きいため、電荷蓄積部を多数設けるためには、多数の電極コンタクトを形成する必要が生じるので、その分コンデンサ全体の面積が大きくなり、集積度を向上させるには限界があるという欠点があった。
【００１６】
以上の欠点を解消するため、下部電極の表面の全面に高融点金属シリサイド膜を形成した後、誘電体膜を形成する半導体コンデンサが考案されている。
【００１７】
シリサイド膜を形成する高融点金属としては、チタン、コバルト、ニッケル、タングステン、白金等がある。しかし、一般に高融点金属には、幅の狭いシリサイド膜を形成すると抵抗値が高くなるという細線効果を有するものが多い一方、コバルトについては、この細線効果がないため、金属シリサイド膜の形成には、コバルトを用いる場合が多い。
【００１８】
図１４は、このようなコバルトシリサイド膜を備えた従来技術の第３の例としての半導体コンデンサ１１０の略示断面図である。
【００１９】
図１１との対比において明確に分るように、図１４に示す半導体コンデンサ１１０においては、下部電極である多結晶シリコン５３の表面部の全面にコバルトシリサイド膜６０が形成されている。
【００２０】
この半導体コンデンサ１１０によれば、コバルトシリサイド膜６０があるために、下部電極の抵抗が大幅に低減され、高周波特性が改善されるという利点があった。
【００２１】
【発明が解決しようとする課題】
しかしながら、上述の半導体コンデンサ１１０においては、以下のような問題点があった。
【００２２】
即ち、コバルトシリサイド膜には、細線効果がないという利点があるが、熱に弱いため、シリサイド膜形成時の高温処理により、表面形状が悪くなるという欠点がある。これにより、高電圧でコンデンサを使用すると、電流のリークが生じる場合がある。また、この熱処理の工程でコバルト原子が誘電体膜である窒化膜の内部に拡散し、回路の誤動作を引き起す場合もある。
【００２３】
このように、従来の技術では、信頼性の高い半導体コンデンサの提供が困難であるという問題点があった。
【００２４】
本発明は、上記事情に鑑みてなされたものであり、その目的は、集積度および信頼性が高く、高周波数特性の優れた半導体コンデンサおよびこれを備えた半導体装置並びにその製造方法を提供することにある。
【００２５】
【課題を解決するための手段】
本発明は以下の手段により上記課題の解決を図る。
【００２６】
即ち、本発明によれば、
半導体基板上に形成されたシリコン酸化膜上に形成された下部電極となるシリコン成長層と、
前記シリコン成長層上の電荷蓄積部形成予定領域に形成された誘電体膜としての窒化膜と、
前記シリコン成長層上の他の一部の領域に形成された引出電極と、
前記シリコン成長層の表面領域のうち、前記窒化膜と前記引出電極との間の領域の表面部のみに形成された高融点金属シリサイド膜と、
前記窒化膜上に形成された上部電極となる導電金属層とを備えた半導体コンデンサが提供される。
【００２７】
前記高融点金属シリサイド膜は、前記電荷蓄積部の周辺領域の前記シリコン成長層の表面部の少なくとも一部に延在して形成されていると良い。
【００２８】
また、前記高融点金属シリサイド膜は、前記電荷蓄積部を周回するように、前記シリコン成長層の表面部のうち、前記電荷蓄積部の周辺領域の全面に形成されているとさらに良い。
【００２９】
また、本発明によれば、
半導体基板上に形成されたシリコン酸化膜上に形成された下部電極となるシリコン成長層と、
前記シリコン成長層上の電荷蓄積部となる領域に形成された誘電体膜となる複数の窒化膜と、
前記シリコン成長層上の他の領域上に形成された引出電極と、
前記窒化膜上に形成された上部電極となる金属層と、
前記シリコン成長膜の表面部であって、前記電荷蓄積部の周辺の領域を除く領域の表面部のみに形成された高融点金属シリサイド膜とを備えた半導体コンデンサが提供される。
【００３０】
前記シリコン成長層は、非晶質シリコンでなるものでも良い。
【００３１】
また、本発明によれば、
第１導電型の半導体基板の能動素子形成領域の周辺の表面に形成された素子分離絶縁膜と、
前記能動素子形成領域上の一部に形成された第１の酸化膜上に形成されたゲートとなる第２導電型の第１のポリシリコン膜と、前記ポリシリコン膜の側面に形成された側壁保護膜となる第１の窒化膜と、前記ポリシリコン膜の幅分隔離して前記半導体基板の表面部に形成されたソースまたはドレインとなる第２導電型の不純物拡散領域を備え、前記不純物拡散領域の表面部に高融点金属シリサイド膜を有する第２導電型チャネルのＭＯＳ型電界効果トランジスタと、
前記素子分離絶縁膜の一部の領域上に形成された第２導電型の第２のポリシリコン膜と、前記第２のポリシリコン膜上の中心部に形成された第２の窒化膜とを備え、前記第２のポリシリコン膜の電極コンタクト部の表面部に高融点金属シリサイド膜を有する抵抗体と、
前記素子分離絶縁膜の他の領域上に形成された下部電極となる第２導電型の第３のポリシリコン膜と、前記第３のポリシリコン膜上の中心部に形成された誘電体膜としての第３の窒化膜と、前記第３の窒化膜上に形成された上部電極となる金属層とを備え、前記下部電極の周辺部の表面部のみに高融点金属シリサイド膜を有する半導体コンデンサとを備え、
前記第１ないし第３のポリシリコン膜は、同一の膜厚と同一の不純物拡散濃度を有し、
前記高融点金属シリサイド膜は、同一の高融点金属のシリサイド膜であることを特徴とする半導体装置が提供される。
【００３２】
また、本発明によれば、
第１導電型の半導体基板の表面に素子分離絶縁膜を形成して能動素子形成領域を画定する工程と、
前記能動素子形成領域の上に酸化膜を形成する工程と、
全面に第２導電型の不純物をドープしつつ多結晶シリコン膜を成長させる工程と、
第１のレジストパターンを形成した後、異方性エッチングにより、ＭＯＳ型電界効果トランジスタのゲートを形成するとともに、前記素子分離絶縁膜上に抵抗体の抵抗と半導体コンデンサの下部電極とを同時に形成する工程と、
前記ゲートをマスクとする第２導電型の不純物イオンの注入および拡散により、ＭＯＳ型電界効果トランジスタのソースまたはドレインとなる第１の不純物拡散領域を形成する工程と、
前記第１のレジストパターンを除去した後、全面に窒化膜を形成する工程と、第２のレジストパターンを形成し、これをマスクとして異方性エッチングにより、前記ゲートの側壁保護膜と前記抵抗上の窒化膜と前記下部電極上の誘電体膜とを形成する工程と、
前記第２のレジストパターンをマスクとして第２導電型の不純物イオンを注入し、前記ゲート、ソースおよびドレイン、並びに前記抵抗及び前記誘電体膜の周辺の電極コンタクト領域の各表面部に高濃度の第２の不純物拡散領域を同時に形成する工程と、
高融点金属をスパッタリングした後、熱処理により前記第２の不純物拡散領域の各々の表面部に高融点金属シリサイド膜を同時に形成する工程とを含む半導体装置の製造方法が提供される。
【００３３】
上記高融点金属は、コバルトであることが望ましい。
【００３４】
【発明の実施の形態】
以下、本発明の実施の形態のいくつかについて図面を参照しながら説明する。
【００３５】
図１は、本発明にかかる半導体コンデンサの第１の実施の形態を示す略示断面図である。本実施形態の特徴は、同図に示すように金属シリサイド１０の形状にあり、下部電極の表面部のうち、電荷蓄積領域を除く領域に形成されている点にある。
【００３６】
同図に示すように、半導体基板１上に形成された素子分離用シリコン酸化膜２の上に、燐をドープした多結晶シリコン層３が形成され、この多結晶シリコン層３が半導体コンデンサ２０の下部電極となっている。
【００３７】
この多結晶シリコン層３の上には、図１１および図１４に示した従来技術による半導体装置と略同一の位置および形状で、電荷蓄積部および引出電極が形成されている。
【００３８】
即ち、多結晶シリコン層３の電荷蓄積領域５２の上には、誘電体膜としての窒化シリコン膜４が０．０５μｍの膜厚で形成され、その周辺部は、窒化シリコン膜４の周囲に形成された絶縁膜としての酸化シリコン膜９の側面に沿って酸化シリコン膜９の上面の周縁部に達するまで延在している。さらに、この窒化シリコン膜４の上には、アルミニウム金属層５がこの窒化シリコン膜４の全面を覆うように堆積され、コンデンサの上部電極となっている。
【００３９】
また、電荷蓄積部からわずかに離隔した多結晶シリコン膜３の周辺部には、アルミニウム引出電極６が形成され、その下端は、下部電極となる多結晶シリコン層３に接続されることにより電荷蓄積部に接続され、その上端は、図示しない第１層配線と接続されることにより、外部の回路に接続されている。
【００４０】
多結晶シリコン層３上の表面部のうち、周縁部３および電荷蓄積部５２の領域を除く領域の全面は、本発明において特徴的なコバルトシリサイド膜１０が形成されている。
【００４１】
図２は、図１に示す半導体装置２０の電荷蓄積部とコバルトシリサイド膜１０との位置関係を示す説明図である。
【００４２】
同図に示すように、多結晶シリコン層３の周縁部および電荷蓄積領域５２を除いて多結晶シリコン層３の表面部の全面にコバルトシリサイド膜１０が形成されている。なお、同図において電荷蓄積領域５２からわずかに離隔し、点線で示す領域は、アルミニウム引出電極６の形成予定領域７’である。
【００４３】
図１および図２に示したように、本実施形態における半導体コンデンサ２０では、コバルトシリサイド膜１０が下部電極の表面部のうち電荷蓄積領域５２を除く領域に形成され、電荷蓄積領域５２の表面部には、形成されていない。このため、電流は、抵抗値の低いコバルトシリサイド膜１０を通って電荷蓄積領域の下部電極に流れるので、信号伝播時のＲＣの値が小さくなることにより、優れた高周波数特性を有することができる。
【００４４】
この一方、下部電極３の表面部のうち、電荷蓄積領域５２の表面部には、コバルトシリサイド膜が形成されていないため、窒化シリコン膜４と下部電極との接触面の密着性が良く、また、コバルト原子が窒化シリコン膜４に拡散するおそれもなくなる。これにより、半導体コンデンサの信頼性が維持される。
【００４５】
次に、本発明の第２の実施の形態について図面を参照しながら説明する。
【００４６】
本実施形態は、複数の電荷蓄積部を備えた半導体コンデンサに本発明を適用した形態である。
【００４７】
図３は、本発明にかかる半導体コンデンサの第２の実施の形態を示す略示断面図である。
【００４８】
本実施形態にかかる半導体コンデンサ４０の特徴は、並列に接続された複数の電荷蓄積部と、下部電極を第１層配線と接続する単一の引出電極とを備えた点にある。
【００４９】
図３に示すように、半導体基板１上に形成されたシリコン酸化膜２の上に燐をドープした多結晶シリコン層２３が形成され、下部電極を構成している。
【００５０】
多結晶シリコン層２３の電荷蓄積領域３３ａ，３３ｂの上には、誘電体膜である窒化シリコン膜１４が形成され、その周辺部は、多結晶シリコン層２３上に形成された酸化シリコン膜９の側面に沿ってその上面に達するまで延在し、また、電荷蓄積領域３３ａ，３３ｂの間の領域では、酸化シリコン膜９の上面で接合して形成されている。
【００５１】
窒化シリコン膜１４の上には、アルミニウム金属層１５が窒化シリコン膜１４の全体を覆うように堆積され、コンデンサ４０の上部電極となっている。
【００５２】
また、電荷蓄積部からわずかに離隔した多結晶シリコン膜の周辺部には、アルミニウム引出電極２６が形成され、その下端は、多結晶シリコン層２３に接続されることにより電荷蓄積部に接続され、その上端は、図示しない第１層配線と接続されることにより、外部の回路に接続されている。
【００５３】
さらに、下部電極２３の領域のうち、電荷蓄積領域３３ａと３３ｂとの間およびこれらの周辺部の領域の表面部には、コバルトシリサイド膜３０が形成され、これにより下部電極の抵抗値が低減されている。
【００５４】
図４は、図３に示す半導体装置４０の下部電極と電荷蓄積部との関係を示す説明図である。
【００５５】
図４に示すように、本実施形態の半導体コンデンサ４０は、格子状に配設された４つの電荷蓄積領域３３ａ〜３３ｄを有し、これにより、電荷蓄積部が並列に接続されている。
【００５６】
これらの電荷蓄積領域３３ａ〜３３ｄの間およびその周辺の領域の下部電極２３の表面部には、コバルトシリサイド膜３０が形成されている。
【００５７】
また、電荷蓄積領域３３ａおよび３３ｃの境界部分の紙面左端部に近接して、単一のアルミニウム引出電極２６が形成されている。
【００５８】
このように、本実施形態における半導体コンデンサ４０では、複数の電荷蓄積部が並列に接続するよう配設し、さらに、各電荷蓄積部の間およびその周辺の領域の下部電極の表面部にコバルトシリサイド膜３０を形成することにより、コンデンサの全体の電荷蓄積容量を高めるとともに、コバルトシリサイド膜３０が形成された領域から各電荷蓄積部の中心までの距離を短縮した構造としている。
【００５９】
これにより、面積の大きな大容量のコンデンサにおいても、抵抗値が低く、ＲＣの値が小さいため、高周波数特性の優れた半導体コンデンサが提供される。
【００６０】
この一方、図３および図４に示すように、下部電極の表面部のうち、電荷蓄積領域３３ａ〜３３ｄの表面部には、コバルトシリサイド膜が形成されていないため、窒化シリコン膜１４と下部電極２３との接触面での密着性が良く、また、コバルト原子が窒化シリコン膜１４に拡散するおそれもなくなる。これにより、信頼性の高い半導体コンデンサが提供される。
【００６１】
さらに、従来技術による半導体コンデンサ１２０を示す図１３との対比において明らかなように、本実施形態における半導体コンデンサ４０においては、抵抗値が低いことにより、アルミニウム引出電極を１個にすることができる。これにより、コンデンサ全体の面積を小さくすることができ、集積度の高い半導体コンデンサが提供される。
【００６２】
次に、以上の効果を有する半導体コンデンサを備えた半導体装置を本発明にかかる半導体装置の実施の１形態として説明する。
【００６３】
図１０は、本実施形態にかかる半導体装置８０の略示断面図である。
【００６４】
同図に示す半導体装置８０は、同一のｐ型シリコン基板上にＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄ Ｄｒａｉｎ）構造のｎチャネルＭＯＳ型電界効果トランジスタ（以下、単にＭＯＳトランジスタという）５０と、抵抗体６０と、本発明にかかる半導体コンデンサ７０とを備えている。
【００６５】
ＭＯＳトランジスタ５０は、ｐ型シリコン半導体基板１上に形成された酸化膜２５の上に形成されｎ型の不純物である燐がドープされたポリシリコン膜２４でなるゲートと、このゲートの幅分離隔して半導体基板１の表面部に形成されたｎ− 不純物拡散層３７，３８と、ゲートの側壁に形成された側壁保護膜２７をマスクとしてｎ型の不純物が高濃度にイオン注入されたｎ＋不純物拡散層１３，１４でなるソースまたはドレインとを備えている。
【００６６】
ポリシリコン膜２４と不純物拡散領域３７，３８の各表面部には、コバルトシリサイド膜１０が形成され、ソース、ドレインおよびゲートの各電極は、層間絶縁膜であるシリコン酸化膜５６内にそれぞれ設けられた金属引出電極４１，４２を介してシリコン酸化膜５６上の第１層配線と接続されている。
【００６７】
このＭＯＳトランジスタ５０の周囲の半導体基板１の表面には、フィールド酸化膜２が形成され、これによりＭＯＳトランジスタ５０が素子分離されている。
【００６８】
抵抗体６０および半導体コンデンサ７０は、このフィールド酸化膜２の上に形成されている。
【００６９】
抵抗体６０は、フィールド酸化膜２の上に形成されポリシリコン膜２４と同一の不純物が同一の濃度でドープされた抵抗２２と、抵抗２２上の中央の領域に形成されたシリコン窒化膜１７とを備えている。
【００７０】
また、抵抗２２の電極コンタクト部の表面部には、コバルトシリサイド膜１０が形成され、その上に形成された金属引出電極４３を介してシリコン酸化膜５６上の第１層配線と接続されている。
【００７１】
また、半導体コンデンサ７０は、フィールド酸化膜２の上に形成されポリシリコン膜２４と同一の不純物が同一の濃度でドープされた下部電極となるポリシリコン膜２３と、このポリシリコン膜２３の中央部の領域上に形成された誘電体膜としてのシリコン窒化膜１６と、このシリコン窒化膜１６上に形成された上部電極となる金属電極１５とを備えている。
【００７２】
また、ポリシリコン膜２３の周辺部の表面部には、コバルトシリサイド膜１０が形成され、その上に形成された引出電極４３を介してシリコン酸化膜５６上の第１層配線と接続されている。
【００７３】
本実施形態の半導体装置８０は、本発明にかかる半導体コンデンサ７０を備えているので、高周波特性に優れ、信頼性の高いコンデンサを備えた半導体装置が提供される。
【００７４】
また、ＭＯＳトランジスタ５０および抵抗体６０についても、各電極コンタクト領域にコバルトシリサイド膜１０が形成されているので、電極コンタクト部におけるオーミックコンタクトを実現した半導体装置が提供される。
【００７５】
次に、本発明にかかる半導体コンデンサの製造方法の実施の形態について図５ないし図１０を参照しながら説明する。
【００７６】
本実施形態は、ＭＯＳトランジスタと、抵抗体と、前述の効果を有する半導体コンデンサとを少ない工程数で同時に形成する点に特徴がある。
【００７７】
先ず、図５に示すように、Ｐ型のシリコン基板１の表面に約７００ｎｍの厚みのシリコン酸化膜を選択的に形成し、素子分離酸化膜２とするとともに、ＭＯＳトランジスタ形成領域を画定する。その後、ＭＯＳトランジスタ形成領域に約８ｎｍの膜厚のシリコン酸化膜２５を形成する。
【００７８】
次に、図６に示すように、シリコン基板１上の全面に８×１０２０ｃｍ−３の高濃度の燐を含んだ多結晶シリコンを約２００ｎｍ堆積し、レジストを用いたパターニングにより、選択的にエッチングを行い、ＭＯＳトランジスタのゲートとなる多結晶シリコン膜２４と抵抗２２とコンデンサの下部電極となる多結晶シリコン膜２３とを同時に形成する。
【００７９】
次に、多結晶シリコン膜２４をマスクとして、燐をドーズ量６．０×１０１３ｃｍ−２、加速エネルギー６０ｋｅｖ、でイオン注入し、熱処理を経て低濃度のｎ− 不純物拡散領域３７，３８を形成する。
【００８０】
次に、図７に示すように、シリコン基板１上の全面にシリコン窒化膜４６を約１００ｎｍ堆積した後、抵抗体とコンデンサを形成する領域の上にレジストパターン４７，４８を形成する。
【００８１】
次に、図８に示すように、上記レジストパターン４７，４８をマスクとしてＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法により異方性エッチングを行い、ポリシリコン膜２４の側壁保護膜２７、抵抗上の窒化膜１７およびコンデンサの誘電体膜１６を同時に形成する。
【００８２】
その後、上記レジストパターン４７，４８を残した状態で、燐を加速エネルギー３０ｋｅｖ、ドーズ量５×１０１５ｃｍ−２でイオン注入し、熱処理を行って、ＭＯＳトランジスタのソースまたはドレインとなるｎ＋ 不純物拡散領域３７，３８を形成すると同時に、抵抗およびコンデンサ下部電極の電極コンタクト領域に不純物拡散領域を形成する。
【００８３】
次に、図９に示すように、レジストパターン４７，４８を除去した後、シリコン基板１上の全面にスパッタリングによりコバルトを約２０ｎｍの厚みになるまで堆積させ、約６００℃、約８０秒の高温短時間アニールを行うことにより、多結晶シリコンと接しているコバルトのみをシリコンと反応させ、コバルトシリサイド膜１０を形成する。未反応のコバルトは、硫酸と過酸化水素水の混合液により、選択的にエッチングして除去する。
【００８４】
その後は、図１０に示すように、シリコン酸化膜５６を約８００ｎｍの膜厚で堆積させ、異方性エッチングにより、コンタクトホール３１，３２，３９を形成する。その後、スパッタリングにより、上記コンタクトホール３１，３２，３９内にアルミニウムを堆積させ、各素子の引出電極４１〜４３を形成した後、シリコン酸化膜５６上に配線層を形成して半導体装置８０を完成させる。
【００８５】
このように、本実施形態にかかる半導体装置の製造方法によれば、少ない工程数でＭＯＳトランジスタ、抵抗体および本発明にかかる半導体コンデンサを備えた半導体装置を製造することができる。
【００８６】
また、上述の各デバイスに金属シリサイド膜を形成する場合は、ＭＯＳトランジスタの側壁、抵抗の素子領域およびコンデンサの電荷蓄積部がシリサイド膜化されないように、絶縁膜を形成してこれらの領域をカバーする必要がある。本実施形態によれば、単一のシリコン窒化膜４６のみでこれらの絶縁膜カバーを形成するので、製造工程を大幅に簡略化することができる。
【００８７】
なお、本実施形態では、ＬＤＤ構造を有するＭＯＳトランジスタを備えた半導体装置の製造方法について説明したが、ＬＤＤ構造を有しないＭＯＳトランジスタであれば、ゲートの側壁保護膜を薄く形成し、この側壁保護膜をマスクとしてボロンイオンを注入し熱処理を行うこととすれば、１回だけのイオン注入工程でソース・ドレインの不純物拡散領域と、抵抗体およびコンデンサの各電極コンタクト領域の不純物拡散領域を同時に形成することができ、工程数をさらに減少させることができる。
【００８８】
以上、本発明の実施の形態について説明したが、本発明は、上記実施の形態に限るものではなく、その要旨を逸脱しない範囲で種々変形して適用することができる。また、材料、形状等は、仕様に応じて適宜変更することができる。例えば、上述の実施の形態では、金属シリサイド膜としてコバルトシリサイド膜を使用したが、高融点金属であれば、コバルトに限らず、チタン、ニッケル、タングステンまたは白金でも良い。また、半導体コンデンサの下部電極についても、多結晶シリコンに限らず、非晶質シリコンを用いても良い。
【００８９】
【発明の効果】
以上詳述したとおり、本発明は以下の効果を奏する。
【００９０】
即ち、本発明によれば、シリコン成長膜の表面部のうち、電荷蓄積部を除く領域の表面部に高融点金属シリサイド膜が形成されているので、下部電極の抵抗を低減することができる。これにより、高周波特性の優れた半導体コンデンサが提供される。
【００９１】
また、上記シリコン成長膜の表面部のうち、電荷蓄積部の領域の表面部には、金属シリサイド膜が形成されていないので、窒化シリコン膜と下部電極との接触面における密着性が良く、また、コバルトシリサイド膜を用いる場合には、コバルト原子が窒化シリコン膜４に拡散するおそれもなくなる。これにより、信頼性の高い半導体コンデンサを提供することができる。
【００９２】
また、本発明によれば、面積の大きな大容量のコンデンサにおいて、並列に接続された複数の電荷蓄積部の間およびその周辺の領域の下部電極の表面部にコバルトシリサイド膜を形成しているので、抵抗値が低く、信号伝播時のＲＣの値が小さいため、高周波数特性の優れた半導体コンデンサを提供することができる。
【００９３】
また、抵抗値が低いため、アルミニウム引出電極を１個にすることができるので、コンデンサ全体の面積を小さくすることができ、集積度の高い半導体コンデンサを提供することができる。
【００９４】
また、本発明によれば、ＭＯＳトランジスタと、抵抗体と、上記効果を有する半導体コンデンサとを備え、かつ、各素子の各電極は、各電極コンタクト領域に形成された高融点金属シリサイド膜を介して各引出電極と接続されているので、各素子の電極コンタクト部においてオーミックコンタクトを実現した半導体装置を提供することができる。
【００９５】
さらに、本発明によれば、ＭＯＳトランジスタのゲートと抵抗体の抵抗とコンデンサの下部電極とを同時に形成し、また、ゲートの側壁保護膜と抵抗上の窒化膜とコンデンサの誘電体膜をマスクとして自己整合的にイオン注入と金属シリサイド膜の形成ができるので、上記効果を有する半導体コンデンサを備えた半導体装置を少ない工程数で容易に製造することができる半導体装置の製造方法を提供することができる。
【００９６】
また、各素子の各電極は、各電極コンタクト領域に形成された高融点金属シリサイド膜を介して各引出電極と接続されているので、各素子の電極コンタクト部においてオーミックコンタクトを実現した半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態である半導体装置を示す略示断面図である。
【図２】図１に示す半導体装置の電荷蓄積部とコバルトシリサイド膜との位置関係を示す説明図である。
【図３】本発明の第２の実施の形態である半導体装置を示す略示断面図である。
【図４】図３に示す半導体装置の下部電極と電荷蓄積部との関係を示す説明図である。
【図５】本発明にかかる半導体装置の製造方法の実施の形態を説明する略示断面図である。
【図６】本発明にかかる半導体装置の製造方法の実施の形態を説明する略示断面図である。
【図７】本発明にかかる半導体装置の製造方法の実施の形態を説明する略示断面図である。
【図８】本発明にかかる半導体装置の製造方法の実施の形態を説明する略示断面図である。
【図９】本発明にかかる半導体装置の製造方法の実施の形態を説明する略示断面図である。
【図１０】本発明にかかる半導体装置の第３の実施の形態の略示断面図である。
【図１１】従来の技術における半導体コンデンサの第１の例を示す略示平面図である。
【図１２】図１１に示す半導体コンデンサにおける電荷蓄積部と金属引出し電極との位置関係を示す説明図である。
【図１３】従来の技術における半導体コンデンサの第２の例を示す説明図である。
【図１４】従来の技術における半導体コンデンサの第３の例を示す断面図である。
【符号の説明】
１ シリコン半導体基板
２ フィールド酸化膜
３，２３，４３，５３ 下部電極となる多結晶シリコン層
４，１６ 誘電体膜としての窒化シリコン膜
５，１５ 上部電極となるアルミニウム金属層
６，２６，４１〜４３ 金属引出電極
７，３１，３２，３９ コンタクトホール
９ 酸化シリコン膜
１０，３０，６０ コバルトシリサイド膜
１３，１４，３７，３８ 不純物拡散領域
１６，１７，４６ シリコン窒化膜
２０，４０，７０ 本発明にかかる半導体コンデンサ
２２ 抵抗
２５ 酸化膜
２７ 側壁保護膜
３３，５２，５３ 電荷蓄積領域
４７，４８ レジストパターン
４９ 絶縁膜
５０ ＭＯＳトランジスタ
６０ 抵抗体
８０ 本発明にかかる半導体装置
Claims (9)
- 半導体基板上に形成されたシリコン酸化膜上に形成された下部電極となるシリコン成長層と、
前記シリコン成長層上の電荷蓄積部形成予定領域に形成された誘電体膜としての窒化膜と、
前記シリコン成長層上の他の一部の領域に形成された引出電極と、
前記シリコン成長層の表面領域のうち、前記窒化膜と前記引出電極との間の領域の表面部のみに形成された高融点金属シリサイド膜と、
前記窒化膜上に形成された上部電極となる導電金属層とを備えた半導体コンデンサ。 - 前記高融点金属シリサイド膜は、前記電荷蓄積部の周辺領域の前記シリコン成長層の表面部の少なくとも一部に延在して形成されていることを特徴とする請求項１に記載の半導体コンデンサ。
- 前記高融点金属シリサイド膜は、前記電荷蓄積部を周回するように、前記シリコン成長層の表面部のうち、前記電荷蓄積部の周辺領域の全面に形成されていることを特徴とする請求項１または２に記載の半導体コンデンサ。
- 半導体基板上に形成されたシリコン酸化膜上に形成された下部電極となるシリコン成長層と、
前記シリコン成長層上の電荷蓄積部となる領域に形成された誘電体膜となる複数の窒化膜と、
前記シリコン成長層上の他の領域上に形成された引出電極と、
前記窒化膜上に形成された上部電極となる金属層と、
前記シリコン成長膜の表面部であって、前記電荷蓄積部の周辺の領域を除く領域の表面部のみに形成された高融点金属シリサイド膜とを備えた半導体コンデンサ。 - 前記高融点金属は、コバルトであることを特徴とする請求項１ないし４のいずれかに記載の半導体コンデンサ。
- 前記シリコン成長層は、非晶質シリコンでなることを特徴とする請求項１ないし５のいずれかに記載の半導体コンデンサ。
- 第１導電型の半導体基板の能動素子形成領域の周辺の表面に形成された素子分離絶縁膜と、
前記能動素子形成領域上の一部に形成された第１の酸化膜上に形成されたゲートとなる第２導電型の第１のポリシリコン膜と、前記ポリシリコン膜の側面に形成された側壁保護膜となる第１の窒化膜と、前記ポリシリコン膜の幅分隔離して前記半導体基板の表面部に形成されたソースまたはドレインとなる第２導電型の不純物拡散領域を備え、前記不純物拡散領域の表面部に高融点金属シリサイド膜を有する第２導電型チャネルのＭＯＳ型電界効果トランジスタと、
前記素子分離絶縁膜の一部の領域上に形成された第２導電型の第２のポリシリコン膜と、前記第２のポリシリコン膜上の中心部に形成された第２の窒化膜とを備え、前記第２のポリシリコン膜の電極コンタクト部の表面部に高融点金属シリサイド膜を有する抵抗体と、
前記素子分離絶縁膜の他の領域上に形成された下部電極となる第２導電型の第３のポリシリコン膜と、前記第３のポリシリコン膜上の中心部に形成された誘電体膜としての第３の窒化膜と、前記第３の窒化膜上に形成された上部電極となる金属層とを備え、前記下部電極の周辺部の表面部のみに高融点金属シリサイド膜を有する半導体コンデンサとを備え、
前記第１ないし第３のポリシリコン膜は、同一の膜厚と同一の不純物拡散濃度を有し、
前記高融点金属シリサイド膜は、同一の高融点金属のシリサイド膜であることを特徴とする半導体装置。 - 第１導電型の半導体基板の表面に素子分離絶縁膜を形成して能動素子形成領域を画定する工程と、
前記能動素子形成領域の上に酸化膜を形成する工程と、
全面に第２導電型の不純物をドープしつつ多結晶シリコン膜を成長させる工程と、
第１のレジストパターンを形成した後、異方性エッチングにより、ＭＯＳ型電界効果トランジスタのゲートを形成するとともに、前記素子分離絶縁膜上に抵抗体の抵抗と半導体コンデンサの下部電極とを同時に形成する工程と、
前記ゲートをマスクとする第２導電型の不純物イオンの注入および拡散により、ＭＯＳ型電界効果トランジスタのソースまたはドレインとなる第１の不純物拡散領域を形成する工程と、
前記第１のレジストパターンを除去した後、全面に窒化膜を形成する工程と、第２のレジストパターンを形成し、これをマスクとして異方性エッチングにより、前記ゲートの側壁保護膜と前記抵抗上の窒化膜と前記下部電極上の誘電体膜とを形成する工程と、
前記第２のレジストパターンをマスクとして第２導電型の不純物イオンを注入し、前記ゲート、ソースおよびドレイン、並びに前記抵抗及び前記誘電体膜の周辺の電極コンタクト領域の各表面部に高濃度の第２の不純物拡散領域を同時に形成する工程と、
高融点金属をスパッタリングした後、熱処理により前記第２の不純物拡散領域の各々の表面部に高融点金属シリサイド膜を同時に形成する工程とを含む半導体装置の製造方法。 - 前記高融点金属は、コバルトであることを特徴とする請求項８に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01154498A JP3550294B2 (ja) | 1998-01-23 | 1998-01-23 | 半導体コンデンサおよびこれを備えた半導体装置並びにその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01154498A JP3550294B2 (ja) | 1998-01-23 | 1998-01-23 | 半導体コンデンサおよびこれを備えた半導体装置並びにその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11214620A JPH11214620A (ja) | 1999-08-06 |
| JP3550294B2 true JP3550294B2 (ja) | 2004-08-04 |
Family
ID=11780914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01154498A Expired - Fee Related JP3550294B2 (ja) | 1998-01-23 | 1998-01-23 | 半導体コンデンサおよびこれを備えた半導体装置並びにその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3550294B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4786126B2 (ja) * | 2003-06-04 | 2011-10-05 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP4636785B2 (ja) * | 2003-08-28 | 2011-02-23 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| JP4707330B2 (ja) * | 2004-03-30 | 2011-06-22 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| WO2017216837A1 (ja) * | 2016-06-13 | 2017-12-21 | 日産自動車株式会社 | 電力変換装置 |
-
1998
- 1998-01-23 JP JP01154498A patent/JP3550294B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH11214620A (ja) | 1999-08-06 |
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