【０００１】
【発明の属する技術分野】
本発明は可変遅延回路に関する。
【０００２】
【従来の技術】
従来から可変遅延回路は、アナログ方式の可変遅延回路が多用されている。例えば、社団法人電子情報通信学会の信学技報ＳＤＭ９４−３２，ＩＣＤ９４− ４３（１９９４年５月）の“ＰＬＬによるクロック比例タイミング発生回路を搭載した２２０ＭＨｚパイプライン動作の１６Ｍｂ ＢｉＣＭＯＳ ＳＲＡＭ”と題する論文に記載されているＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）はその代表的な回路である。
【０００３】
図１にこの可変遅延回路の回路図を示す。この図で、ｎチャネル電界効果トランジスタＮ２１，Ｎ１１で構成されるのが電流源であり、ｐチャネル電界効果トランジスタＰ１，Ｐ２〜Ｐｍとｎチャネル電界効果トランジスタＮ１，Ｎ２〜 ＮｍとインバータＩＶ１，ＩＶ２〜ＩＶｍ及び出力回路ＩＶＯとで構成されるのが遅延回路である。また、Ｐ１１，Ｐ１２，Ｎ１２はカレントミラー回路を構成しており、電流源の発生する電流を遅延回路に供給するための一種のインターフェイス回路である。
【０００４】
以下この可変遅延回路の動作を簡単に説明する。本回路は、入力信号ＩＮを入力し、この信号をある遅延時間だけ遅延させて、出力信号ＯＵＴとして出力する。この遅延時間は、遅延時間コントロール信号ＶＩＮのレベルによって制御される。
【０００５】
Ｎ２１，Ｎ１１は電流源を構成しており、Ｎ１１のゲートには一定電圧が印加されているので、Ｎ１１は一定電流を発生している。また、Ｎ２１のゲートには遅延時間コントロール信号ＶＩＮが印加されており、ＶＩＮが低レベルの時、 Ｎ２１は小さな電流を、またＶＩＮが高レベルの時、Ｎ２１は大きな電流を発生する。これらＮ１１，Ｎ２１で発生した電流は、カレントミラー回路Ｐ１１， Ｐ１２，Ｎ１２によって、遅延回路を構成するＰ１，Ｐ２〜Ｐｍ及びＮ１，Ｎ２〜Ｎｍに供給される。
【０００６】
ところで、遅延回路を構成するインバータＩＶ１，ＩＶ２〜ＩＶｍの遅延時間は、Ｐ１，Ｐ２〜Ｐｍ及びＮ１，Ｎ２〜Ｎｍに流れる電流値に略反比例するので、入力信号ＩＮが入力されてから出力信号ＯＵＴが出力されるまでの遅延時間も電流値に略反比例する。以上の動作により、遅延時間コントロール信号ＶＩＮのレベルによって、遅延回路の遅延時間を制御することが可能となる。
【０００７】
遅延時間コントロール信号ＶＩＮはアナログ信号であり、そのレベルの高低によって電流値を制御する。従って、ＶＩＮにノイズが発生すると、電流値が変動し、その結果遅延回路の遅延時間が変動してしまうという問題があった。
【０００８】
【発明が解決しようとする課題】
そこで本発明者らは、電流値の制御をアナログ信号でなく、デジタル信号で行えばよいと考え、図２に示すような可変遅延回路について検討した。この図の遅延回路及びカレントミラー回路の構成は図１と全く同じである。また、図２には電流源を制御するカウンタＣＮＴも示してある。
【０００９】
カウンタＣＮＴはカウントアップ信号ＵＰまたはカウントダウン信号ＤＮを入力し、これらの信号に応じてクロック信号ＣＫが入力される毎にカウント数を増加または減少し、このカウント数を２進数のカウンタ出力値Ｓ１〜Ｓｎとして出力する。
【００１０】
また、図２の電流源は、ｎチャネル電界効果トランジスタＮ２１，Ｎ２２〜 Ｎ２ｎとＮ１１で構成されている。Ｎ１１のゲートには一定電圧が印加されているので、Ｎ１１は一定電流を発生している。また、Ｎ２１〜Ｎ２ｎのゲートにはカウンタ出力値Ｓ１〜Ｓｎが印加されており、Ｓｉ（ｉ＝１〜ｎの整数）が０ （Ｌレベル）の時は、Ｎ２ｉがオフし、Ｎ２ｉは電流を発生しない。また、Ｓｉが１（Ｈレベル）の時は、Ｎ２ｉがオンし、Ｎ２ｉは電流を発生する。なお、 Ｎ２ｉが発生する電流はＮ２ｉゲート幅に比例するので、Ｎ２ｉのゲート幅を２の（ｉ−１）乗（以下２＾（ｉ−１）と表現する）に比例するように設定すると、Ｎ２１〜Ｎ２ｎとＮ１１で構成される電流源全体の電流値は上記カウンタのカウント数に比例した値となる。
【００１１】
このように、電流値の制御をアナログ信号でなくデジタル信号で行うと、前記ノイズ発生による遅延時間の変動という問題を解決することができる。
【００１２】
しかし、図２の回路をさらに詳細に検討した結果、可変遅延回路の遅延時間の最大可変範囲をほぼ一定に保ったまま、最小可変幅を縮小するのが困難であるという別の問題が存在することがわかった。以下この問題点について述べる。
【００１３】
今、図２のＮ１１の電流値を０．１［ｍＡ］，Ｎ２１〜Ｎ２ｎ がオンしている時のそれぞれＮ２ｉの電流値を０．０５×２＾（ｉ−１）［ｍＡ］に設定すると、電流源全体の電流値Ｉは、Ｉ［ｍＡ］＝０．１＋０．０５×ｐとなる。ここで、ｐ（１０進数）はカウンタのカウント数であり、ｐ＝Ｓ１×２＾０＋Ｓ２×２＾１＋Ｓ３×２＾２＋………という関係が成立している。
【００１４】
ところで、既に述べたように遅延回路の遅延時間ｔｐｄはこの電流値Ｉに略反比例する。今、ｔｐｄが、ｔｐｄ［ｐｓ］＝５００＋５０／Ｉ［ｍＡ］と表されるとすると、結局、ｔｐｄ［ｐｓ］＝５００＋５０／（０．１＋０．０５×ｐ）となる。すなわち、このカウント数ｐと遅延時間ｔｐｄとの関係は図３に示すように反比例の関係になる。
【００１５】
一般に可変遅延回路の性能は、遅延時間をどれくらい大きな範囲まで変化できるかを表す最大可変範囲と、その範囲内でどれくらい小さな幅で遅延時間を変えることができるか、すなわち分解能を表す最小可変幅とによって評価される。通常、この最大可変範囲は大きく、かつ最小可変幅は小さい方が、すなわち大きな範囲を細かく変えられる方がよい。図３より、カウント数ｐが０〜１５まで変化する場合、この可変遅延回路の遅延時間の最大可変範囲は１０００−５５９＝ ４４１［ｐｓ］であることがわかる。一方、可変幅はカウント数が小さい時は大きく、カウント数が大きい時は小さくなっていることがわかる。最小可変幅（分解能）は可変幅が最も大きい所で律則（制限）されるので、この可変遅延回路の遅延時間の最小可変幅は、１０００−８３３＝１６７［ｐｓ］となる。
【００１６】
以上の説明から、図３のようにカウント数ｐと遅延時間ｔｐｄとが反比例の関係にある図２のような可変遅延回路では、遅延時間の最大可変範囲をほぼ一定に保ったまま、最小可変幅を縮小するのが困難であることがわかる。すなわち、上述したように、遅延時間の最小可変幅（分解能）は可変幅が最も大きい所で律則（制限）されるので、図３においては、最小可変幅はカウント数が小さい時の特性に律則されてしまう。
【００１７】
本発明の目的は、デジタル方式の可変遅延回路の、遅延時間の最大可変範囲をほぼ一定に保ちながら、最小可変幅を縮小することにある。
【００１８】
【課題を解決するための手段】
上記目的は、基本的には、可変遅延回路の遅延時間の可変幅をカウント数によらずほぼ一定にすることにより達成される。
【００１９】
これを実現するために本発明が採用した手段は、カウントアップ信号またはカウントダウン信号を入力し、上記信号に応じてカウント数を増加または減少し、カウント数に対応するカウンタ出力値を出力するカウンタと、上記カウンタ出力値を入力し、上記カウンタ出力値によって電流値が制御される電流源と、上記電流源に駆動され、遅延時間が上記電流源の電流値に略反比例する遅延回路とで構成され、上記カウントアップ信号またはカウントダウン信号でカウンタ出力値及び電流源の電流値を制御することにより、上記遅延回路の遅延時間を制御する可変遅延回路において、上記カウンタはカウント数（またはその補数）に略反比例するカウンタ出力値を出力するカウンタとし、上記電流源はカウンタ出力値に略比例する電流を発生する電流源とする手段、または、上記カウンタはカウント数（またはその補数）に略比例するカウンタ出力値を出力するカウンタとし、上記電流源はカウンタ出力値に略反比例する電流を発生する電流源とする手段である。
【００２０】
【発明の実施の形態】
図４は本発明の第１の実施例を示す図である。本実施例では本発明に従って、カウントアップ信号ＵＰまたはカウントダウン信号ＤＮを入力し、カウント信号に応じてカウント数を増加または減少し、カウント数に対応するカウンタ出力値を出力するカウンタＮＬＣＮＴと、カウンタ出力値を入力し、カウンタ出力値によって電流値が制御される電流源（Ｎ１１，Ｎ２１〜Ｎ２ｎ）と、電流源に駆動され、遅延時間が電流源の電流値に略反比例する遅延回路（Ｐ１，Ｐ２〜ＰｍとＮ１，Ｎ２〜ＮｍとＩＶ１，ＩＶ２〜ＩＶｍ及びＩＶＯ）とで構成され、カウントアップ信号またはカウントダウン信号でカウンタ出力値及び電流源の電流値を制御することにより、遅延回路の遅延時間を制御する可変遅延回路において、カウンタＮＬＣＮＴはカウント数（またはその補数）に略反比例するカウンタ出力値を出力するカウンタとし、電流源はカウンタ出力値に略比例する電流を発生する電流源としている。
【００２１】
すなわち、本実施例の電流源と遅延回路は図２と同じであり、カウンタのみが異なっている。図２のカウンタＣＮＴは、カウント数を２進数のカウンタ出力値Ｓ１〜Ｓｎとして出力しており、言い換えるとカウント数に比例するカウンタ出力値を出力していた。一方、本実施例のカウンタＮＬＣＮＴはカウント数（またはその補数）に略反比例するカウンタ出力値を出力するようにしている。このようなカウンタの具体的な構成例については後述する。さて、このようにカウント数（またはその補数）に略反比例するカウンタ出力値を出力するカウンタを使用すると、可変遅延回路の遅延時間の最大可変範囲をほぼ一定に保ちながら、最小可変幅を縮小できることを以下に示す。
【００２２】
今、カウンタのカウント数をｐ（１０進数），カウンタ出力値をｑ（１０進数）とする。既に述べたように、本発明の目的は、可変遅延回路の遅延時間の可変幅をカウント数によらずほぼ一定にすることにより達成される。すなわち、遅延時間ｔｐｄがカウント数ｐ（またはその補数）に比例するようにすればよい。今、カウント数ｐが図３と同様に０〜１５の範囲で変化するとし、遅延時間の最大可変範囲を図３とほぼ同じにするために、ｔｐｄの最大値を１０００［ｐｓ］， ｔｐｄの最小値を５５０［ｐｓ］とするには、ｔｐｄ［ｐｓ］＝５５０＋３０×（１５−ｐ）が成立するようにすればよい。ここで、（１５−ｐ）はｐの補数であり、ｔｐｄはｐの補数に比例している。
【００２３】
一方、図４の電流源はカウンタ出力値ｑに略比例する電流を発生する電流源なので、その電流値ＩをＩ＝Ｉ０＋ｑ×Ｉ１と書き表す。既に述べたように、遅延回路の遅延時間ｔｐｄは電流源の電流値Ｉに略反比例し、例えば、ｔｐｄ［ｐｓ］＝５００＋５０／Ｉ［ｍＡ］と表される。今、遅延時間の最大可変範囲を図３とほぼ同じにするために、ｔｐｄの最大値が１０００［ｐｓ］，ｔｐｄの最小値が５５０［ｐｓ］となるように、Ｉ０とＩ１を設定する。ｔｐｄが最大になるのは、ｑ＝０の時なので、上式よりＩ０＝０．１［ｍＡ］となる。また、ｔｐｄが最小になるのは、ｑが最大の時なので、例えばｑの最大値を１００程度に設定すると、上式よりＩ１＝０．０１［ｍＡ］となる。
【００２４】
以上より、ｔｐｄをｐの関数及びｑの関数として書き表せたので、両者を等しいと置くと、ｐとｑの関係がｑ＝５００／｛５＋３×（１５−ｐ）｝−１０のように求まる。この式より、カウント数ｐが０，１，２，３，４〜１５のように変化した時、カウンタ出力値ｑが０，１，２，３，４，５，６，７，９，１２，１５，２０，２６，３５，５３，９０のように変化するカウンタを用いると、カウント数ｐと遅延時間ｔｐｄとの関係は図５のようになる。図５より、カウント数ｐが０〜１５まで変化する場合、この可変遅延回路の遅延時間の最大可変範囲は １０００−５５０＝４５０［ｐｓ］であることがわかる。一方、可変幅はカウント数によらずほぼ一定になっており、可変幅が最も大きい所でもその値は１０００−９５５＝４５［ｐｓ］となっている。すなわち、この可変遅延回路の遅延時間の最小可変幅は、４５［ｐｓ］となり、図３の最大可変範囲をほぼ一定に保ちながら、最小可変幅を図３の１６７［ｐｓ］から４５［ｐｓ］に、すなわち２７％に縮小できる。
【００２５】
以上より、カウント数（またはその補数）に略反比例するカウンタ出力値を出力するカウンタを使用すると、遅延時間ｔｐｄがカウント数（またはその補数）に略比例し、可変遅延回路の遅延時間の最大可変範囲をほぼ一定に保ちながら、最小可変幅を縮小できることがわかる。
【００２６】
図７はカウンタの従来例を示す図である。このカウンタは、例えば図２に示したカウンタＣＮＴに適用できる。本カウンタは５個のフリップフロップ回路ＦＦで構成される。フリップフロップ回路ＦＦの具体的な構成例については後述する。このカウンタはカウントアップ信号ＵＰまたはカウントダウン信号ＤＮを入力し、これらの信号に応じてクロック信号ＣＫが入力される毎にカウント数を増加または減少し、このカウント数を２進数のカウンタ出力値Ｓ１〜Ｓ５として出力する。なお、本図のＴＣはクロック信号ＣＫのディスエイブル信号であり、通常ＴＣはＨレベルになっている。このＴＣをＬレベルにすると、クロック信号ＣＫが入力されてもカウント数の増加または減少が行われないように制御することが可能になる。また本図のＲＳはリセット信号であり、ＲＳをＬレベルにすると、カウンタ出力値Ｓ１〜Ｓ５は全て０にリセットされる。また、本図のＳ１〜Ｓ５をＵＰまたはＤＮが入力されるゲートにフィードバックしているのは、カウンタ出力値が０の時ＤＮ信号をディスエイブルするため、及びカウンタ出力値が１５の時ＵＰ信号をディスエイブルするためである。
【００２７】
図８は本発明の第２の実施例を示す図であり、図４に示したカウンタＮＬＣＮＴ の構成例を示している。本カウンタはカウントアップ信号ＵＰまたはカウントダウン信号ＤＮを入力し、これらの信号に応じてクロック信号ＣＫが入力される毎にカウント数を増加または減少し、このカウント数に対応する２進数のカウンタ出力値Ｓ１〜Ｓ５を出力する。本図が図７と異なるのは、Ｓ４，Ｓ５を用いて ／Ｃ１，／Ｃ２，／Ｃ４を発生し、（Ｓ５，Ｓ４）＝（０，０）の時は、図７と同様ＵＰ及びＤＮ信号がＳ１を出力するフリップフロップ回路に入力されるようにし、（Ｓ５，Ｓ４）＝（０，１）の時は、ＵＰ及びＤＮ信号がＳ２を出力するフリップフロップ回路に入力されるようにし、（Ｓ５，Ｓ４）＝（１，０）または（１，１）の時は、ＵＰ及びＤＮ信号がＳ３を出力するフリップフロップ回路に入力されるようにしている点である。カウンタをこのように構成すると、カウント数ｐが０，１，２，３，４〜１５のように変化した時、カウンタ出力値ｑは０，１，２，３，４，５，６，７，８，１０，１２，１４，１６，２０，２４，２８のように変化する。
【００２８】
同様の原理で、多少複雑にはなるものの、図４の説明で述べたような、カウント数ｐが０，１，２，３，４〜１５のように変化した時、カウンタ出力値ｑが０，１，２，３，４，５，６，７，９，１２，１５，２０，２６，３５，５３， ９０のように変化するカウンタを構成できるのは明らかである。しかし、実際にはこのように複雑にしなくても、本図に示したカウンタでも十分本発明の効果は得られる。
【００２９】
図６は、図８のカウンタを図４のカウンタＮＬＣＮＴに適用した場合の、カウント数ｐと遅延時間ｔｐｄとの関係を示している。ただし、この場合ではｑの最大値が２８なので、遅延時間の最大可変範囲を図３とほぼ同じにするために、図４の説明で述べたＩ１ の値をＩ１＝０．０３［ｍＡ］に設定している。図６より、カウント数ｐが０〜１５まで変化する場合、この可変遅延回路の遅延時間の最大可変範囲は１０００−５５３＝４４７［ｐｓ］であることがわかる。一方、可変幅が最も大きい所でもその値は１０００−８８５＝１１５［ｐｓ］となっている。すなわち、この可変遅延回路の遅延時間の最小可変幅は、１１５［ｐｓ］となり、図３の最大可変範囲をほぼ一定に保ちながら、最小可変幅を図３の１６７ ［ｐｓ］から１１５［ｐｓ］に、すなわち６９％に縮小できる。
【００３０】
図９は本発明の第３の実施例を示す図であり、図８に示したカウンタを構成するフリップフロップ回路ＦＦの具体的な構成例を示している。本回路は、よく知られた２個のＮＡＮＤ回路の入出力を互いにクロスカップルしたラッチ回路を２組設けたフリップフロップ回路を基本構成としている。従って、本フリップフロップ回路の動作については、当業者にとって明らかなので、ここでの説明は省略する。なお、本回路は図７に示したカウンタを構成するフリップフロップ回路 ＦＦにも使用できる。
【００３１】
図１０は本発明の第４の実施例を示す図であり、図８に示したカウンタを構成するフリップフロップ回路ＦＦの他の具体的な構成例を示している。本回路も、よく知られた２個のＮＡＮＤ回路の入出力を互いにクロスカップルしたラッチ回路を２組設けたフリップフロップ回路を基本構成としている。従って、本フリップフロップ回路の動作については、当業者にとって明らかなので、ここでの説明は省略する。なお、本回路は図７に示したカウンタを構成するフリップフロップ回路ＦＦにも使用できる。
【００３２】
図１１は本発明の第５の実施例を示す図である。本実施例では本発明に従って、カウントアップ信号ＵＰまたはカウントダウン信号ＤＮを入力し、信号に応じてカウント数を増加または減少し、カウント数に対応するカウンタ出力値を出力するカウンタＣＮＴと、カウンタ出力値を入力し、カウンタ出力値によって電流値が制御される電流源（ＳＷ１，ＳＷ２〜ＳＷｎ及びＲ０，Ｒ１，Ｒ２ 〜Ｒｎ）と、電流源に駆動され、遅延時間が電流源の電流値に略反比例する遅延回路（Ｐ１，Ｐ２〜ＰｍとＮ１，Ｎ２〜ＮｍとＩＶ１，ＩＶ２〜ＩＶｍ及びＩＶＯ）とで構成され、カウントアップ信号またはカウントダウン信号でカウンタ出力値及び電流源の電流値を制御することにより、遅延回路の遅延時間を制御する可変遅延回路において、カウンタＣＮＴはカウント数（またはその補数）に略比例するカウンタ出力値を出力するカウンタとし、電流源はカウンタ出力値に略反比例する電流を発生する電流源としている。
【００３３】
すなわち、本実施例のカウンタと遅延回路は図２と同じであり、電流源のみが異なっている。既に述べたように、図２の電流源はｎチャネル電界効果トランジスタＮ２１，Ｎ２２〜Ｎ２ｎとＮ１１で構成されており、この電流源の電流値はカウンタのカウンタ出力値に比例した値となっている。
【００３４】
一方、本実施例の電流源は、カウンタ出力値に略反比例する電流を発生する電流源になっている。すなわち、本実施例の電流源は、抵抗ＲｉとスイッチＳＷｉ（ｉ＝１〜ｎの整数）を並列接続した回路を複数個直列接続した回路ブロックを含んで構成され、カウンタの出力値Ｓｉでスイッチのオンとオフを制御することで回路ブロックの抵抗を変化させ、回路ブロックの抵抗に略反比例する電流値を発生する電流源になっている。
【００３５】
図１１のスイッチＳＷｉはカウンタ出力値Ｓｉで制御されており、Ｓｉが０ （Ｌレベル）の時は、ＳＷｉがオフし、抵抗ＲｉとスイッチＳＷｉを並列接続した回路の抵抗値はＲｉ［Ω］となる。また、Ｓｉが１（Ｈレベル）の時は、ＳＷｉがオンし、抵抗ＲｉとスイッチＳＷｉを並列接続した回路の抵抗値は０［Ω］となる。今、抵抗値Ｒｉを２＾（ｉ−１）に比例するようにＲｉ＝２＾（ｉ−１）×Ｒ１に設定すると、抵抗Ｒ０と抵抗Ｒｉ及びスイッチＳＷｉで構成される回路ブロック全体の抵抗ＲＴは、ＲＴ＝Ｒ０＋Ｓ１×２＾０×Ｒ１＋Ｓ２×２＾１×Ｒ１ ＋………＋Ｓｎ×２＾（ｎ−１）×Ｒ１＝Ｒ０＋ｑ×Ｒ１（ｑはカウンタ出力値であり、ｑ＝Ｓ１×２＾０＋Ｓ２×２＾１＋Ｓ３×２＾２＋………という関係が成立している）となり、電流源の電流値Ｉは、Ｉ＝ＶＴ／ＲＴ（ＶＴは回路ブロック全体にかかる電圧）となる。すなわち、回路ブロック全体の抵抗ＲＴはカウンタのカウンタ出力値ｑに比例した値となり、電流源の電流値Ｉはカウンタ出力値ｑに反比例した値となる。
【００３６】
このようにカウンタ出力値に反比例する電流を発生する電流源を使用すると、可変遅延回路の遅延時間の最大可変範囲をほぼ一定に保ちながら、最小可変幅を縮小できることを以下に示す。
【００３７】
今、カウンタのカウント数をｐ，カウンタ出力値をｑとし、カウンタ出力値ｑがカウント数ｐの補数（１５−ｐ）に比例するカウンタを使用するとする。この時、抵抗ＲＴは、ＲＴ＝Ｒ０＋（１５−ｐ）×Ｒ１、電流源の電流値Ｉは、Ｉ［ｍＡ］＝１／ＲＴ［ｋΩ］（ＶＴ＝１［Ｖ］に設定するとした。）と書ける。
【００３８】
既に述べたように、遅延回路の遅延時間ｔｐｄは電流源の電流値Ｉに略反比例し、例えば、ｔｐｄ［ｐｓ］＝５００＋５０／Ｉ［ｍＡ］と表される。今、遅延時間の最大可変範囲を図３とほぼ同じにするために、ｔｐｄの最大値が１０００［ｐｓ］，ｔｐｄの最小値が５５０［ｐｓ］となるように、Ｒ０とＲ１を設定する。ｔｐｄが最小になるのは、ｐ＝１５の時なので、上式よりＲ０ ＝１［ｋΩ］となる。また、ｔｐｄが最大になるのは、ｐ＝０の時なので、上式よりＲ１＝０．６［ｋΩ］となる。
【００３９】
以上より、ｔｐｄは、ｔｐｄ［ｐｓ］＝５００＋５０×ＲＴ［ｋΩ］＝５００＋５０×｛１＋（１５−ｐ）×０．６｝となる。このカウント数ｐと遅延時間ｔｐｄとの関係は図１２のようになる。図１２より、カウント数ｐが０〜１５まで変化する場合、この可変遅延回路の遅延時間の最大可変範囲は１０００−５５０＝ ４５０［ｐｓ］であることがわかる。一方、可変幅はカウント数によらず常に一定になっており、その値は３０［ｐｓ］となっている。すなわち、この可変遅延回路の遅延時間の最小可変幅は、３０［ｐｓ］となり、図３の最大可変範囲をほぼ一定に保ちながら、最小可変幅を図３の１６７［ｐｓ］から３０［ｐｓ］に、すなわち１８％に縮小できる。
【００４０】
以上より、カウンタ出力値に略反比例する電流を発生する電流源を使用すると、可変遅延回路の遅延時間の最大可変範囲をほぼ一定に保ちながら、最小可変幅を縮小できることがわかる。
【００４１】
図１３は本発明の第６の実施例を示す図である。本図が図１１と異なるのは、電流源の構成のみである。図１１では電流源をスイッチＳＷ１，ＳＷ２〜ＳＷｎ及び抵抗Ｒ０，Ｒ１，Ｒ２〜Ｒｎ とで構成していた。これに対し、本図ではスイッチＳＷｉをｎチャネル電界効果トランジスタＮ２ｉ，抵抗Ｒｉをｎチャネル電界効果トランジスタＮ３ｉで構成している。このように、スイッチ及び抵抗を全て電界効果トランジスタで構成すると、本回路を構成するために余分な素子を導入する必要がなくなり好都合である。また、抵抗として使用するｎチャネル電界効果トランジスタＮ３ｉの抵抗値は、トランジスタのゲート幅、またはゲート長、またはゲート電圧を変化させることによって任意の値に設定できる。従って本回路の特性も図１１の回路の特性とほぼ同じにすることができ、可変遅延回路の遅延時間の最大可変範囲をほぼ一定に保ちながら、最小可変幅を縮小できるという同様の効果が得られる。
【００４２】
【発明の効果】
本発明を用いると、デジタル方式の可変遅延回路の、遅延時間の最大可変範囲をほぼ一定に保ちながら、最小可変幅を、例えば２７％，６９％または１８％に縮小することができる。
【図面の簡単な説明】
【図１】従来例を示す回路図。
【図２】発明の一実施例の回路図。
【図３】図２の回路の特性図。
【図４】本発明の第１の実施例を示す回路図。
【図５】図４の回路の特性図。
【図６】図４のＮＬＣＮＴに図８の回路を適用した場合の特性図。
【図７】カウンタの従来例を示す回路図。
【図８】本発明の第２の実施例に用いたカウンタの例を示す回路図。
【図９】本発明の第３の実施例のフリップフロップを用いたカウンタの例を示す回路図。
【図１０】本発明の第４の実施例のフリップフロップを用いたカウンタの例を示す回路図。
【図１１】本発明の第５の実施例を示す回路図。
【図１２】図１１の回路の特性図。
【図１３】本発明の第６の実施例を示す回路図。
【符号の説明】
ＣＮＴ…カウンタ、ＵＰ…カウントアップ信号、ＤＮ…カウントダウン信号、ＣＫ…クロック信号、ＳＷｉ…スイッチ、Ｒｉ…抵抗、Ｎｉ…ｎチャネル電界効果トランジスタ、Ｐｉ…ｐチャネル電界効果トランジスタ、ＩＶ１，ＩＶ２〜 ＩＶｍ及びＩＶＯ…インバータ。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a variable delay circuit.
[0002]
[Prior art]
Conventionally, analog variable delay circuits have been frequently used as variable delay circuits. For example, a paper entitled "16 Mb BiCMOS SRAM with 220 MHz Pipeline Operation Equipped with a Clock Proportional Timing Generator Using PLL" in IEICE Technical Report SDM94-32, ICD94-43 (May 1994) of the Institute of Electronics, Information and Communication Engineers. VCO (Voltage Controlled Oscillator) is a typical circuit thereof.
[0003]
FIG. 1 shows a circuit diagram of the variable delay circuit. In this figure, the current source is composed of n-channel field-effect transistors N21 and N11, and p-channel field-effect transistors P1, P2-Pm, n-channel field-effect transistors N1, N2-Nm, and inverters IV1, IV2- The delay circuit is composed of IVm and the output circuit IVO. P11, P12 and N12 constitute a current mirror circuit, and are a kind of interface circuit for supplying a current generated by a current source to a delay circuit.
[0004]
Hereinafter, the operation of the variable delay circuit will be briefly described. This circuit receives an input signal IN, delays this signal by a certain delay time, and outputs it as an output signal OUT. This delay time is controlled by the level of the delay time control signal VIN.
[0005]
N21 and N11 constitute a current source, and since a constant voltage is applied to the gate of N11, N11 generates a constant current. The delay time control signal VIN is applied to the gate of N21. When VIN is at a low level, N21 generates a small current, and when VIN is at a high level, N21 generates a large current. The currents generated in N11 and N21 are supplied to P1, P2 to Pm and N1, N2 to Nm constituting the delay circuit by current mirror circuits P11, P12 and N12.
[0006]
Incidentally, the delay time of the inverters IV1, IV2 to IVm constituting the delay circuit is substantially inversely proportional to the current flowing through P1, P2 to Pm and N1, N2 to Nm. Is also substantially inversely proportional to the current value. With the above operation, the delay time of the delay circuit can be controlled by the level of the delay time control signal VIN.
[0007]
The delay time control signal VIN is an analog signal, and controls the current value according to the level of the signal. Therefore, when noise occurs at VIN, the current value fluctuates, and as a result, the delay time of the delay circuit fluctuates.
[0008]
[Problems to be solved by the invention]
Therefore, the present inventors have considered that the control of the current value should be performed not by an analog signal but by a digital signal, and studied a variable delay circuit as shown in FIG. The configurations of the delay circuit and the current mirror circuit in this figure are exactly the same as those in FIG. FIG. 2 also shows a counter CNT for controlling the current source.
[0009]
The counter CNT receives the count-up signal UP or the count-down signal DN, and increases or decreases the count every time the clock signal CK is input according to these signals, and counts this count into the binary counter output value S1 to S1. Output as Sn.
[0010]
The current source in FIG. 2 includes n-channel field-effect transistors N21, N22 to N2n and N11. Since a constant voltage is applied to the gate of N11, N11 generates a constant current. Counter output values S1 to Sn are applied to the gates of N21 to N2n. When Si (i = 1 to n) is 0 (L level), N2i is turned off, and N2i outputs a current. Does not occur. When Si is 1 (H level), N2i turns on and N2i generates a current. Since the current generated by N2i is proportional to the N2i gate width, if the gate width of N2i is set to be proportional to 2 (i-1) (hereinafter expressed as 2 ＾ (i-1)), The current value of the entire current source composed of N21 to N2n and N11 is a value proportional to the count number of the counter.
[0011]
As described above, when the current value is controlled by a digital signal instead of an analog signal, it is possible to solve the problem of the fluctuation of the delay time due to the noise.
[0012]
However, as a result of examining the circuit of FIG. 2 in more detail, there is another problem that it is difficult to reduce the minimum variable width while keeping the maximum variable range of the delay time of the variable delay circuit almost constant. I understand. Hereinafter, this problem will be described.
[0013]
Now, if the current value of N11 in FIG. 2 is set to 0.1 [mA], and the current value of N2i is set to 0.05 × 2 ＾ (i−1) [mA] when N21 to N2n are turned on. , The current value I of the entire current source is I [mA] = 0.1 + 0.05 × p. Here, p (decimal number) is the count number of the counter, and the relationship of p = S1 × 2 ＾ 0 + S2 × 2 ＾ 1 + S3 × 2 ＾ 2 +... Is established.
[0014]
As described above, the delay time tpd of the delay circuit is substantially inversely proportional to the current value I. Assuming that tpd is expressed as tpd [ps] = 500 + 50 / I [mA], tpd [ps] = 500 + 50 / (0.1 + 0.05 × p) is eventually obtained. That is, the relationship between the count number p and the delay time tpd is inversely proportional as shown in FIG.
[0015]
In general, the performance of a variable delay circuit includes a maximum variable range that indicates how large the delay time can be changed, and a minimum variable width that can change the delay time within that range, that is, a minimum variable width that indicates the resolution. Is evaluated by In general, it is better that the maximum variable range is large and the minimum variable width is small, that is, the large range is finely changed. FIG. 3 shows that when the count number p changes from 0 to 15, the maximum variable range of the delay time of this variable delay circuit is 1000-559 = 441 [ps]. On the other hand, it can be seen that the variable width is large when the count number is small and small when the count number is large. Since the minimum variable width (resolution) is governed (restricted) where the variable width is the largest, the minimum variable width of the delay time of this variable delay circuit is 1000-833 = 167 [ps].
[0016]
From the above description, in the variable delay circuit as shown in FIG. 2 in which the count number p and the delay time tpd are in inverse proportion as shown in FIG. 3, the maximum variable range of the delay time is kept almost constant while the minimum variable It turns out that it is difficult to reduce the width. That is, as described above, the minimum variable width (resolution) of the delay time is governed (restricted) at the position where the variable width is the largest. Therefore, in FIG. 3, the minimum variable width is a characteristic when the count number is small. It will be ruled.
[0017]
An object of the present invention is to reduce a minimum variable width of a digital variable delay circuit while keeping a maximum variable range of delay time substantially constant.
[0018]
[Means for Solving the Problems]
The above object is basically achieved by making the variable width of the delay time of the variable delay circuit substantially constant regardless of the count number.
[0019]
Means adopted by the present invention for realizing this is a counter that receives a count-up signal or a count-down signal, increases or decreases the count number according to the signal, and outputs a counter output value corresponding to the count number. A current source that receives the counter output value and controls the current value by the counter output value, and a delay circuit that is driven by the current source and has a delay time that is approximately inversely proportional to the current value of the current source. In a variable delay circuit that controls a delay time of the delay circuit by controlling a counter output value and a current value of a current source by the count-up signal or the count-down signal, the counter is substantially equivalent to a count number (or its complement). The current source generates a current that is substantially proportional to the counter output value. Means as a current source, or the counter is a counter that outputs a counter output value substantially proportional to the count number (or its complement), and the current source is a current source that generates a current substantially inversely proportional to the counter output value. Means.
[0020]
BEST MODE FOR CARRYING OUT THE INVENTION
FIG. 4 is a diagram showing a first embodiment of the present invention. In this embodiment, according to the present invention, a counter NLCNT that receives a count-up signal UP or a count-down signal DN, increases or decreases the count in accordance with the count signal, and outputs a counter output value corresponding to the count, and a counter output A current source (N11, N21 to N2n) whose value is input and the current value is controlled by the counter output value, and a delay circuit (P1, P2) driven by the current source and having a delay time substantially inversely proportional to the current value of the current source. To Pm, N1, N2 to Nm, IV1, IV2 to IVm, and IVO), and controls the counter output value and the current value of the current source by the count-up signal or the count-down signal, thereby reducing the delay time of the delay circuit. In the variable delay circuit to be controlled, the counter NLCNT has a function substantially inversely proportional to the count number (or its complement). And a counter for outputting a printer output value, the current source is a current source for generating a current which is substantially proportional to the counter output value.
[0021]
That is, the current source and the delay circuit of the present embodiment are the same as those in FIG. 2, and only the counter is different. The counter CNT of FIG. 2 outputs the count number as binary counter output values S1 to Sn, in other words, outputs a counter output value proportional to the count number. On the other hand, the counter NLCNT of this embodiment outputs a counter output value that is substantially inversely proportional to the count number (or its complement). A specific configuration example of such a counter will be described later. By using a counter that outputs a counter output value that is substantially inversely proportional to the count number (or its complement), it is possible to reduce the minimum variable width while keeping the maximum variable range of the delay time of the variable delay circuit substantially constant. Is shown below.
[0022]
Now, it is assumed that the count number of the counter is p (decimal number) and the counter output value is q (decimal number). As described above, the object of the present invention is achieved by making the variable width of the delay time of the variable delay circuit substantially constant regardless of the count number. That is, the delay time tpd may be proportional to the count number p (or its complement). Now, assuming that the count number p changes in the range of 0 to 15 as in FIG. 3, the maximum value of tpd is set to 1000 [ps] and tpd in order to make the maximum variable range of the delay time almost the same as in FIG. In order to set the minimum value to 550 [ps], tpd [ps] = 550 + 30 x (15-p) may be satisfied. Here, (15-p) is the complement of p, and tpd is proportional to the complement of p.
[0023]
On the other hand, since the current source in FIG. 4 generates a current substantially proportional to the counter output value q, its current value I is represented as I = I 0 + q × I 1 . As described above, the delay time tpd of the delay circuit is substantially inversely proportional to the current value I of the current source, and is expressed as, for example, tpd [ps] = 500 + 50 / I [mA]. Now, in order to make the maximum variable range of the delay time almost the same as in FIG. 3, I 0 and I 1 are set so that the maximum value of tpd is 1000 [ps] and the minimum value of tpd is 550 [ps]. I do. Since tpd becomes maximum when q = 0, I 0 = 0.1 [mA] from the above equation. Further, since tpd becomes minimum when q is maximum, for example, when the maximum value of q is set to about 100, I 1 = 0.01 [mA] from the above equation.
[0024]
From the above, tpd can be expressed as a function of p and a function of q. If the two are assumed to be equal, the relationship between p and q is obtained as q = 500 / {5 + 3 × (15-p)}-10. . From this equation, when the count number p changes from 0, 1, 2, 3, 4 to 15, the counter output value q becomes 0, 1, 2, 3, 4, 5, 6, 7, 9, 12, , 15, 20, 26, 35, 53, and 90, the relationship between the count p and the delay time tpd is as shown in FIG. FIG. 5 shows that when the count number p changes from 0 to 15, the maximum variable range of the delay time of this variable delay circuit is 1000-550 = 450 [ps]. On the other hand, the variable width is almost constant irrespective of the count number, and the value is 1000-955 = 45 [ps] even at the place where the variable width is the largest. That is, the minimum variable width of the delay time of this variable delay circuit is 45 [ps], and the minimum variable width is changed from 167 [ps] to 45 [ps] in FIG. 3 while keeping the maximum variable range in FIG. 3 almost constant. , Ie, 27%.
[0025]
As described above, when a counter that outputs a counter output value that is substantially inversely proportional to the count number (or its complement) is used, the delay time tpd is substantially proportional to the count number (or its complement), and the maximum delay time of the variable delay circuit is variable. It can be seen that the minimum variable width can be reduced while keeping the range almost constant.
[0026]
FIG. 7 is a diagram showing a conventional example of a counter. This counter can be applied to the counter CNT shown in FIG. 2, for example. This counter is composed of five flip-flop circuits FF. A specific configuration example of the flip-flop circuit FF will be described later. This counter receives a count-up signal UP or a count-down signal DN and increases or decreases the count every time the clock signal CK is input according to these signals, and counts this count to a binary counter output value S1 to S1. Output as S5. Note that TC in the figure is a disable signal of the clock signal CK, and normally TC is at H level. When this TC is set to L level, control can be performed so that the count number is not increased or decreased even when the clock signal CK is input. Further, RS in the figure is a reset signal, and when RS is set to L level, the counter output values S1 to S5 are all reset to 0. The reason why S1 to S5 in this figure are fed back to the gate to which the UP or DN is input is that the DN signal is disabled when the counter output value is 0, and that the UP signal is 15 when the counter output value is 15. Is to disable.
[0027]
FIG. 8 is a diagram showing a second embodiment of the present invention, and shows a configuration example of the counter NLCNT shown in FIG. This counter receives a count-up signal UP or a count-down signal DN, and increases or decreases the count every time a clock signal CK is input according to these signals, and outputs a binary counter output value corresponding to the count. S1 to S5 are output. This drawing differs from FIG. 7 in that / C1, / C2, / C4 are generated using S4 and S5, and when (S5, S4) = (0, 0), UP and DN are the same as in FIG. The signal is input to the flip-flop circuit that outputs S1, and when (S5, S4) = (0, 1), the UP and DN signals are input to the flip-flop circuit that outputs S2. When (S5, S4) = (1, 0) or (1, 1), the point is that the UP and DN signals are input to the flip-flop circuit that outputs S3. With this configuration of the counter, when the count number p changes from 0, 1, 2, 3, 4 to 15, the counter output value q becomes 0, 1, 2, 3, 4, 5, 6, 7 , 8,10,12,14,16,20,24,28.
[0028]
According to the same principle, although somewhat complicated, when the count number p changes as 0, 1, 2, 3, 4 to 15 as described in the description of FIG. , 1, 2, 3, 4, 5, 6, 7, 9, 12, 15, 20, 26, 35, 53, 90. However, the effect of the present invention can be sufficiently obtained with the counter shown in FIG.
[0029]
FIG. 6 shows the relationship between the count number p and the delay time tpd when the counter of FIG. 8 is applied to the counter NLCNT of FIG. However, since the maximum value of q is in this case 28, to the substantially the same as FIG. 3 the maximum variable range of the delay time, I 1 = 0.03 [mA values of I 1 mentioned in the description of FIG. 4 ] Is set. FIG. 6 shows that when the count number p changes from 0 to 15, the maximum variable range of the delay time of this variable delay circuit is 1000-553 = 447 [ps]. On the other hand, even at the place where the variable width is the largest, the value is 1000-885 = 115 [ps]. That is, the minimum variable width of the delay time of this variable delay circuit is 115 [ps], and the minimum variable width is changed from 167 [ps] to 115 [ps] in FIG. 3 while keeping the maximum variable range in FIG. 3 almost constant. , That is, 69%.
[0030]
FIG. 9 is a diagram showing a third embodiment of the present invention, and shows a specific configuration example of the flip-flop circuit FF constituting the counter shown in FIG. The basic configuration of this circuit is a flip-flop circuit provided with two sets of latch circuits in which the inputs and outputs of two well-known NAND circuits are cross-coupled to each other. Therefore, the operation of the present flip-flop circuit will be apparent to those skilled in the art, and a description thereof will not be repeated. This circuit can also be used for the flip-flop circuit FF constituting the counter shown in FIG.
[0031]
FIG. 10 is a diagram showing a fourth embodiment of the present invention, and shows another specific configuration example of the flip-flop circuit FF constituting the counter shown in FIG. This circuit also has a basic configuration of a flip-flop circuit provided with two sets of latch circuits in which inputs and outputs of two well-known NAND circuits are cross-coupled to each other. Therefore, the operation of the present flip-flop circuit will be apparent to those skilled in the art, and a description thereof will not be repeated. This circuit can also be used for the flip-flop circuit FF forming the counter shown in FIG.
[0032]
FIG. 11 is a view showing a fifth embodiment of the present invention. In this embodiment, according to the present invention, a counter CNT that receives a count-up signal UP or a count-down signal DN, increases or decreases the count number according to the signal, and outputs a counter output value corresponding to the count number, enter the current source the current value is controlled by the counter output value (SW1, SW2 to SWn and R 0, R 1, R 2 ~Rn) and is driven to a current source, the current value of the delay time is a current source And a delay circuit (P1, P2 to Pm and N1, N2 to Nm and IV1, IV2 to IVm, and IVO) which are substantially in inverse proportion to the control of the counter output value and the current value of the current source by a count-up signal or count-down signal. By doing so, in the variable delay circuit that controls the delay time of the delay circuit, the counter CNT sets the count number (or its complement) to And a counter for outputting a proportional counter output value, the current source is a current source for generating a current which is substantially inversely proportional to the counter output value.
[0033]
That is, the counter and the delay circuit of the present embodiment are the same as those in FIG. 2, and only the current source is different. As described above, the current source in FIG. 2 includes n-channel field effect transistors N21, N22 to N2n and N11, and the current value of this current source is a value proportional to the counter output value of the counter. .
[0034]
On the other hand, the current source of the present embodiment is a current source that generates a current that is substantially inversely proportional to the counter output value. That is, the current source of the present embodiment is configured to include a circuit block in which a plurality of circuits in which a resistor Ri and a switch SWi (i = 1 to an integer of n) are connected in parallel are connected in series. Is a current source that changes the resistance of the circuit block by controlling the on and off of the circuit block and generates a current value that is substantially inversely proportional to the resistance of the circuit block.
[0035]
The switch SWi in FIG. 11 is controlled by the counter output value Si. When Si is 0 (L level), the switch SWi is turned off, and the resistance value of the circuit in which the resistor Ri and the switch SWi are connected in parallel is Ri [Ω]. It becomes. When Si is 1 (H level), SWi turns on, and the resistance value of the circuit in which the resistor Ri and the switch SWi are connected in parallel becomes 0 [Ω]. Now, the resistance value Ri of 2 ^ (i-1) to be proportional to Ri = 2 ^ (i-1 ) is set to × R 1, resistor R 0 and the resistor Ri and the entire circuit block composed of switches SWi RT = R 0 + S1 × 2 ＾ 0 × R 1 + S2 × 2 ＾ 1 × R 1 +... + Sn × 2 ＾ (n−1) × R 1 = R 0 + q × R 1 (q Is a counter output value, and the relation of q = S1 × 2 ＾ 0 + S2 × 2 ＾ 1 + S3 × 2 ＾ 2 +... Is established), and the current value I of the current source is I = VT / RT (VT Is the voltage applied to the entire circuit block). That is, the resistance RT of the entire circuit block becomes a value proportional to the counter output value q of the counter, and the current value I of the current source becomes a value inversely proportional to the counter output value q.
[0036]
The following shows that the use of the current source that generates a current inversely proportional to the counter output value can reduce the minimum variable width while keeping the maximum variable range of the delay time of the variable delay circuit almost constant.
[0037]
Now, suppose that the count number of the counter is p and the counter output value is q, and that the counter output value q is proportional to the complement (15-p) of the count number p. At this time, when the resistance RT is set to RT = R 0 + (15−p) × R 1 , and the current value I of the current source is set to I [mA] = 1 / RT [kΩ] (VT = 1 [V] You can write.
[0038]
As described above, the delay time tpd of the delay circuit is substantially inversely proportional to the current value I of the current source, and is expressed as, for example, tpd [ps] = 500 + 50 / I [mA]. Now, in order to make the maximum variable range of the delay time almost the same as in FIG. 3, R 0 and R 1 are set so that the maximum value of tpd is 1000 [ps] and the minimum value of tpd is 550 [ps]. I do. Since tpd is minimized when p = 15, R 0 = 1 [kΩ] from the above equation. Further, since tpd becomes maximum when p = 0, R 1 = 0.6 [kΩ] from the above equation.
[0039]
From the above, tpd becomes tpd [ps] = 500 + 50 × RT [kΩ] = 500 + 50 × {1+ (15−p) × 0.6}. The relationship between the count number p and the delay time tpd is as shown in FIG. FIG. 12 shows that when the count number p changes from 0 to 15, the maximum variable range of the delay time of this variable delay circuit is 1000-550 = 450 [ps]. On the other hand, the variable width is always constant regardless of the count number, and its value is 30 [ps]. That is, the minimum variable width of the delay time of the variable delay circuit is 30 [ps], and the minimum variable width is changed from 167 [ps] to 30 [ps] in FIG. 3 while keeping the maximum variable range in FIG. 3 almost constant. , That is, 18%.
[0040]
From the above, it can be seen that the use of a current source that generates a current substantially inversely proportional to the counter output value can reduce the minimum variable width while keeping the maximum variable range of the delay time of the variable delay circuit almost constant.
[0041]
FIG. 13 is a view showing a sixth embodiment of the present invention. This figure differs from FIG. 11 only in the configuration of the current source. Switch SW1 current source 11, it has been constituted by the SW2~SWn and resistor R 0, R 1, R 2 ~Rn. On the other hand, in this figure, the switch SWi is configured by an n-channel field effect transistor N2i, and the resistor Ri is configured by an n-channel field effect transistor N3i. As described above, when the switches and the resistors are all configured by field effect transistors, it is not necessary to introduce an extra element for configuring the present circuit, which is advantageous. The resistance value of the n-channel field effect transistor N3i used as a resistor can be set to an arbitrary value by changing the gate width, the gate length, or the gate voltage of the transistor. Therefore, the characteristics of this circuit can be made almost the same as the characteristics of the circuit of FIG. 11, and the same effect that the minimum variable width can be reduced while the maximum variable range of the delay time of the variable delay circuit is kept almost constant is obtained. Can be
[0042]
【The invention's effect】
According to the present invention, the minimum variable width of the digital variable delay circuit can be reduced to, for example, 27%, 69% or 18% while keeping the maximum variable range of the delay time almost constant.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a conventional example.
FIG. 2 is a circuit diagram of one embodiment of the present invention.
FIG. 3 is a characteristic diagram of the circuit of FIG. 2;
FIG. 4 is a circuit diagram showing a first embodiment of the present invention.
FIG. 5 is a characteristic diagram of the circuit of FIG. 4;
FIG. 6 is a characteristic diagram when the circuit in FIG. 8 is applied to the NLCNT in FIG. 4;
FIG. 7 is a circuit diagram showing a conventional example of a counter.
FIG. 8 is a circuit diagram showing an example of a counter used in a second embodiment of the present invention.
FIG. 9 is a circuit diagram showing an example of a counter using a flip-flop according to a third embodiment of the present invention.
FIG. 10 is a circuit diagram showing an example of a counter using a flip-flop according to a fourth embodiment of the present invention.
FIG. 11 is a circuit diagram showing a fifth embodiment of the present invention.
FIG. 12 is a characteristic diagram of the circuit in FIG. 11;
FIG. 13 is a circuit diagram showing a sixth embodiment of the present invention.
[Explanation of symbols]
CNT: counter, UP: count-up signal, DN: count-down signal, CK: clock signal, SWi: switch, Ri: resistor, Ni: n-channel field-effect transistor, Pi: p-channel field-effect transistor, IV1, IV2 to IVm and IVO: Inverter.