JP3555680B2

JP3555680B2 - Semiconductor device

Info

Publication number: JP3555680B2
Application number: JP2001150294A
Authority: JP
Inventors: 洋柳川
Original assignee: 関西日本電気株式会社
Priority date: 2000-11-29
Filing date: 2001-05-21
Publication date: 2004-08-18
Anticipated expiration: 2021-05-21
Also published as: JP2002231949A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に出力用ＭＯＳトランジスタと、出力用ＭＯＳトランジスタのゲート・ソース間電圧をクランプして出力用ＭＯＳトランジスタの過電流時の電流を制限するクランプ回路とを有した半導体装置に関する。
【０００２】
【従来の技術】
従来のＭＯＳトランジスタ出力回路１０は、図６に示すように、電源端子１に一端が接続された負荷２の他端と、接地端子３と、入力端子４とに接続されて使用される。ＭＯＳトランジスタ出力回路１０は、負荷２の他端にドレインが接続されるとともに接地端子３にソースが接続されるＮチャネル型出力用ＭＯＳトランジスタ１１と、入力端子４に一端が接続されるとともに他端が出力用ＭＯＳトランジスタ１１のゲートに接続された抵抗１２と、出力用ＭＯＳトランジスタ１１のゲートとソース間に接続されたクランプ回路１３とを有している。クランプ回路１３は、出力用ＭＯＳトランジスタ１１のドレインとソース間に分圧抵抗１４，１５が直列接続され、出力用ＭＯＳトランジスタ１１のゲートと抵抗１２との接続点と、出力用ＭＯＳトランジスタ１１のソース間に、Ｎチャネル型スイッチング用ＭＯＳトランジスタ１６と複数個の、図では、３個の順方向に配置したダイオード１７とが直列接続され、抵抗１４と抵抗１５の接続点がスイッチング用ＭＯＳトランジスタ１６のゲートに接続されて構成されている。
【０００３】
上記構成のＭＯＳトランジスタ出力回路１０の動作を説明する。電源端子１と接地端子３間に電源電圧Ｖｃｃが供給された状態で、入力端子４に“Ｈ（ハイ）”レベルの入力信号Ｖｉが供給されると、出力用ＭＯＳトランジスタ１１が導通する。この状態のとき、例えば負荷２が短絡して出力用ＭＯＳトランジスタ１１に過電流が流れると、出力用ＭＯＳトランジスタ１１のドレイン・ソース間電圧が上昇し、抵抗１４と抵抗１５の接続点の電位も上昇して、スイッチング用ＭＯＳトランジスタ１６が導通する。スイッチング用ＭＯＳトランジスタ１６が導通すると、出力用ＭＯＳトランジスタ１１のゲート・ソース間電圧は３個のダイオード１７の順方向電圧の和とスイッチング用ＭＯＳトランジスタ１６のオン電圧の総和の一定電圧にクランプされ、出力用ＭＯＳトランジスタ１１はオン動作時のゲート・ソース間電圧に比べて低いゲート・ソース間電圧による飽和領域での動作となってドレイン・ソース間に流れる電流値を一定に制限することができる。
【０００４】
ところで、ＭＯＳトランジスタ出力回路１０は、出力用ＭＯＳトランジスタ１１のゲート・ソース間に印加されるクランプ電圧が上述したように一定電圧であるため、そのクランプ電圧により制限される出力用ＭＯＳトランジスタ１１のドレイン・ソース間に流れる電流の値（以下、電流制限値という）は、図７に示すように、出力用ＭＯＳトランジスタ１１の閾値電圧ＶＴが設計値どおりの場合、所望の値となる。しかし、出力用ＭＯＳトランジスタ１１の閾値電圧ＶＴに製造ばらつきがあると、閾値電圧ＶＴが設計値より低いと電流制限値は所望値より大きくなり、閾値電圧ＶＴが設計値より高いと電流制限値は所望値より小さくなって、電流制限値もばらつくという問題がある。この閾値電圧ＶＴのばらつきによる電流制限値のばらつきは、出力用ＭＯＳトランジスタの相互コンダクタンスｇ_ｍが大きくなるほど大きくなる。
【０００５】
上述の問題を解決すると考えられる発明が特公平７−２００２６号公報に記載されている。この発明は、出力用縦型ＭＯＳトランジスタの過電流を制限するためのゲート・ソース間クランプ電圧を出力用縦型ＭＯＳトランジスタと同じ特性を有するクランプ用縦型ＭＯＳトランジスタとそのゲートの印加電位を抵抗の分圧電位で与える定電圧回路により設定する構成としている。
【０００６】
【発明が解決しようとする課題】
ところで、上述の問題を解決するためにＭＯＳトランジスタ出力回路に特公平７−２００２６号公報に記載の上述の構成を用いた場合、以下のような問題点がある。クランプ用縦型ＭＯＳトランジスタは、定電圧のクランプ電圧を得るために、そのゲートの印加電位を抵抗の分圧電位で与える構成としているため、相互コンダクタンスｇ_ｍの大きなトランジスタが必要であり、トランジスタの面積が大きく、チップサイズを小さくできない。また、クランプ用縦型ＭＯＳトランジスタは、出力用縦型ＭＯＳトランジスタと同じ特性を得るために同一半導体基板上に同じ工程で形成することが望ましいが、ドレイン電位を出力用縦型ＭＯＳトランジスタのドレイン電位とは別電位にする必要があり、両トランジスタのドレインを基板内で分離しなければならず、製造工程が複雑となる。
本発明は上記問題点に鑑み、出力用ＭＯＳトランジスタの閾値電圧ＶＴに製造ばらつきがあっても、チップサイズを大きくせず、また複雑な工程を用いずに、クランプ電圧をその閾値電圧ＶＴの製造ばらつきに連動させた値とすることにより、電流制限値のばらつきが少ない半導体装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明の半導体装置は、出力用ＭＯＳトランジスタと、出力用ＭＯＳトランジスタのゲート・ソース間電圧をクランプして出力用ＭＯＳトランジスタの過電流時の電流を制限するクランプ回路とを有した半導体装置において、出力用ＭＯＳトランジスタが縦型ＭＯＳトランジスタであり、クランプ回路にドレイン・ゲート間が短絡されたクランプ用の横型ＭＯＳトランジスタを用い、縦型ＭＯＳトランジスタおよび横型ＭＯＳトランジスタは、低濃度一導電型の同一半導体基板に形成されると共に、それぞれのゲートを半導体基板の表面層に形成された溝の内部に形成した構造であり、縦型ＭＯＳトランジスタは、溝に接して半導体基板の表面層に他導電型ベース領域を形成するとともに、この溝に接してベース領域の表面層に高濃度一導電型ソース領域を形成し、横型ＭＯＳトランジスタは、半導体基板の表面層に低濃度他導電型ウェル領域を形成し、溝がこのウェル領域の表面層に形成されるとともに、この溝に接してウェル領域の表面層に縦型ＭＯＳトランジスタのベース領域と同時に他導電型ベース領域を形成し、この溝に接して縦型ＭＯＳトランジスタのソース領域と同時にベース領域の表面層に高濃度一導電型ソース領域を形成するとともに、ウェル領域の表面層に高濃度一導電型ドレイン領域を形成したことを特徴とする半導体装置である。
【０００８】
【発明の実施の形態】
以下、この発明の第１実施例について、図１を参照して説明する。図において、２０は半導体装置としてのＭＯＳトランジスタ出力回路で、電源端子１に一端が接続された負荷２の他端と、接地端子３と、入力端子４とに接続されて使用される。ＭＯＳトランジスタ出力回路２０は、負荷２の他端にドレインが接続されるとともに接地端子３にソースが接続されるＮチャネル型出力用ＭＯＳトランジスタ２１と、入力端子４に一端が接続されるとともに他端が出力用ＭＯＳトランジスタ２１のゲートに接続された抵抗２２と、出力用ＭＯＳトランジスタ２１のゲートとソース間に接続されたクランプ回路２３とを有している。クランプ回路２３は、出力用ＭＯＳトランジスタ２１のドレインとソース間に分圧抵抗２４，２５が直列接続され、出力用ＭＯＳトランジスタ２１のゲートと抵抗２２との接続点と、出力用ＭＯＳトランジスタ２１のソース間に、Ｎチャネル型スイッチング用ＭＯＳトランジスタ２６と、出力用ＭＯＳトランジスタ２１の閾値電圧ＶＴの製造ばらつきに連動した閾値電圧ＶＴを有しドレイン・ゲート間を短絡した複数個の、図では、２個のＮチャネル型クランプ用ＭＯＳトランジスタ２７とが直列接続され、抵抗２４と抵抗２５の接続点がスイッチング用ＭＯＳトランジスタ２６のゲートに接続されて構成されている。
【０００９】
次に、クランプ用ＭＯＳトランジスタ２７の閾値電圧ＶＴの製造ばらつきを出力用ＭＯＳトランジスタ２１の閾値電圧ＶＴの製造ばらつきと連動させるための、出力用ＭＯＳトランジスタ２１とクランプ用ＭＯＳトランジスタ２７との半導体基板上での構成を、出力用ＭＯＳトランジスタ２１がゲートプレーナ構造の縦型である場合について、図２（ａ）、（ｂ）を参照して説明する。出力用ＭＯＳトランジスタ２１は、図２（ａ）に示す出力用ＭＯＳトランジスタ１２１を１ユニットセルとして、多数のユニットセルが例えばマトリックス状に配置され並列接続されて構成される。クランプ用ＭＯＳトランジスタ２７は、図２（ｂ）に示すクランプ用ＭＯＳトランジスタ１２７が１個で構成される。クランプ用ＭＯＳトランジスタ１２７は、ゲートプレーナ構造の横型であり、出力用ＭＯＳトランジスタ１２１と同一の低濃度一導電型であるＮ− 型半導体基板４０に形成されている。出力用ＭＯＳトランジスタ１２１は、図２（ａ）に示すように、半導体基板４０をドレイン領域４１とし、半導体基板４０の表面層に他導電型であるＰ型ベース領域４２を配置し、ベース領域４２の表面層に高濃度一導電型であるＮ＋型ソース領域４３を配置し、ドレイン領域４１とソース領域４３間のベース領域４２表面にゲート酸化膜４４を介してポリシリコンからなるゲート電極４５を配置して構成されている。クランプ用ＭＯＳトランジスタ１２７は、図２（ｂ）に示すように、半導体基板４０の表面層にＰ− 型ウェル領域４６を配置し、ウェル領域４６の表面層にＰ型ベース領域４７を配置し、ベース領域４７の表面層とウェル領域４６の表面層にＮ＋型ソース領域４８とＮ＋型ドレイン領域４９をそれぞれ配置し、ドレイン領域４９とソース領域４８間のベース領域４７およびウェル領域４６表面にゲート酸化膜５０を介してポリシリコンからなるゲート電極５１を配置して構成されている。ゲート酸化膜４４とゲート酸化膜５０とは同一酸化膜をパターニングして形成され、ゲート電極４５とゲート電極５１とは、同一ポリシリコン膜をパターニングして形成される。ベース領域４２とベース領域４７とが同時に、ソース領域４３とソース領域４８およびドレイン領域４９とが同時に、ゲート電極４５とゲート電極５１とをそれぞれマスクに自己整合的に形成される。従って、ベース領域４２およびベース領域４７のチャネル領域となる領域の濃度分布はほぼ同一となり、クランプ用ＭＯＳトランジスタ１２７の閾値電圧ＶＴは、出力用ＭＯＳトランジスタ１２１の閾値電圧ＶＴとほぼ同じ値となり、出力用ＭＯＳトランジスタ１２１の閾値電圧ＶＴが製造上でばらついた場合、クランプ用ＭＯＳトランジスタ１２７の閾値電圧ＶＴも連動してほぼ同様にばらつく。
【００１０】
次に、出力用ＭＯＳトランジスタ２１とクランプ用ＭＯＳトランジスタ２７との半導体基板上での構成を、出力用ＭＯＳトランジスタ２１がゲートを溝の内部に形成したＵＭＯＳ構造の縦型である場合について、図３（ａ）、（ｂ）を参照して説明する。出力用ＭＯＳトランジスタ２１は、図３（ａ）に示す出力用ＭＯＳトランジスタ２２１を１ユニットセルとして、多数のユニットセルが例えばマトリックス状に配置され並列接続されて構成される。クランプ用ＭＯＳトランジスタ２７は、図３（ｂ）に示すクランプ用ＭＯＳトランジスタ２２７が１個で構成される。クランプ用ＭＯＳトランジスタ２２７は、ＵＭＯＳ構造の横型であり、出力用ＭＯＳトランジスタ２２１と同一の低濃度一導電型であるＮ- 型半導体基板６０に形成されている。出力用ＭＯＳトランジスタ２２１は、図３（ａ）に示すように、半導体基板６０をドレイン領域６１とし、半導体基板６０の表面に断面がＵ字型の溝（以下、Ｕ字型溝という）６２が形成され、このＵ字型溝６２内にゲート酸化膜６３を介してポリシリコンからなるゲート電極６４を配置し、Ｕ字型溝６２に接してＮ型シリコン基板６０の表面層にＵ字型溝６２より浅く他導電型であるＰ型ベース領域６５を配置し、Ｕ字型溝６２に接してベース領域６５の表面層に高濃度一導電型であるＮ+ 型ソース領域６６を配置して構成されている。クランプ用ＭＯＳトランジスタ２２７は、図３（ｂ）に示すように、半導体基板６０の表面層にＰ- 型ウェル領域６７を配置し、ウェル領域６７の表面にＵ字型溝６８が形成され、このＵ字型溝６８内にゲート酸化膜６９を介してポリシリコンからなるゲート電極７０を配置し、Ｕ字型溝６８の片側（図示左側）に接してウェル領域６７の表面層にＵ字型溝６８より浅くＰ型ベース領域７１を配置し、Ｕ字型溝６８に接してベース領域７１の表面層とウェル領域６７の表面層にＮ+ 型ソース領域７２とＮ+ 型ドレイン領域７３をそれぞれ配置して構成されている。ゲート酸化膜６３とゲート酸化膜６９とは同時に形成され、ゲート電極６４とゲート電極７０とは、同一ポリシリコン膜から同時に形成される。ベース領域６５とベース領域７１とが同時に、ソース領域６６とソース領域７２およびドレイン領域７３とが同時に形成される。従って、ベース領域６５およびベース領域７１のチャネル領域となる領域の濃度分布はほぼ同一となり、クランプ用ＭＯＳトランジスタ２２７の閾値電圧ＶＴは、出力用ＭＯＳトランジスタ２２１の閾値電圧ＶＴとほぼ同じ値となり、出力用ＭＯＳトランジスタ２２１の閾値電圧ＶＴが製造上でばらついた場合、クランプ用ＭＯＳトランジスタ２２７の閾値電圧ＶＴも連動してほぼ同様にばらつく。
【００１１】
上記構成のＭＯＳトランジスタ出力回路２０の動作を説明する。電源端子１と接地端子３間に電源電圧Ｖｃｃが供給された状態で、入力端子４に“Ｈ（ハイ）”レベルの入力信号Ｖｉが供給されると、出力用ＭＯＳトランジスタ２１が導通する。この状態のとき、例えば負荷２が短絡して出力用ＭＯＳトランジスタ２１に過電流が流れると、出力用ＭＯＳトランジスタ２１のドレイン・ソース間電圧が上昇し、抵抗２４と抵抗２５の接続点の電位も上昇して、スイッチング用ＭＯＳトランジスタ２６が導通する。スイッチング用ＭＯＳトランジスタ２６が導通すると、出力用ＭＯＳトランジスタ２１のゲート・ソース間電圧は２個のクランプ用ＭＯＳトランジスタ２７の閾値電圧ＶＴの和とスイッチング用ＭＯＳトランジスタ２６のオン電圧との総和の電圧にクランプされ、出力用ＭＯＳトランジスタ２１はオン動作時のゲート・ソース間電圧に比べて低いゲート・ソース間電圧による飽和領域での動作となってドレイン・ソース間に流れる電流値を一定に制限することができる。
【００１２】
このとき、電流制限値は、図４に示すように、出力用ＭＯＳトランジスタ２１の閾値電圧ＶＴが設計値どおりの場合、所望の値となる。また、出力用ＭＯＳトランジスタ２１の閾値電圧ＶＴに製造ばらつきがある場合でも、出力用ＭＯＳトランジスタ２１の閾値電圧ＶＴが設計値より低いと、クランプ用ＭＯＳトランジスタ２７の閾値電圧ＶＴも連動して低くなり、クランプ電圧も連動して低くなり、出力用ＭＯＳトランジスタ２１の閾値電圧ＶＴが設計値より高いと、クランプ用ＭＯＳトランジスタ２７の閾値電圧ＶＴも連動して高くなり、クランプ電圧も連動して高くなるため、電流制限値は、閾値電圧ＶＴが設計値の場合とほぼ同じ値となり、電流制限値のばらつきは小さくなる。
【００１３】
次に、本発明の第２実施例について、図５を参照して説明する。図において、３０はＭＯＳトランジスタ出力回路で、電源端子１と、一端が接地端子３に接続された負荷２の他端と、入力端子４とに接続されて使用される。ＭＯＳトランジスタ出力回路３０は、電源端子１にドレインが接続されるとともに負荷２の他端にソースが接続されるＮチャネル型出力用ＭＯＳトランジスタ３１と、入力端子４に一端が接続されるとともに他端が出力用ＭＯＳトランジスタ３１のゲートに接続された抵抗３２と、出力用ＭＯＳトランジスタ３１のゲートとソース間に接続されたクランプ回路３３とを有している。クランプ回路３３は、出力用ＭＯＳトランジスタ３１のドレインとソース間に分圧抵抗３４,３５が直列接続され、出力用ＭＯＳトランジスタ３１のゲートと抵抗３２との接続点と、出力用ＭＯＳトランジスタ３１のソース間に、Ｎチャネル型スイッチング用ＭＯＳトランジスタ３６と、出力用ＭＯＳトランジスタ３１の閾値電圧ＶＴの製造ばらつきに連動した閾値電圧ＶＴを有し、ドレイン・ゲート間を短絡した複数個の、図では、２個のＮチャネル型クランプ用ＭＯＳトランジスタ３７とが直列接続され、抵抗３４と抵抗３５の接続点がスイッチング用ＭＯＳトランジスタ３６のゲートに接続されて構成されている。出力用ＭＯＳトランジスタ３１とクランプ用ＭＯＳトランジスタ３７との半導体基板上での構成、およびＭＯＳトランジスタ出力回路３０の動作は、ＭＯＳトランジスタ出力回路２０と同様であるので、この説明を省略する。尚、上記実施例１および２では、出力用ＭＯＳトランジスタ２１，３１のゲート・ソース間に、スイッチング用ＭＯＳトランジスタ２６，３６をゲート側に、クランプ用ＭＯＳトランジスタ２７，３７をソース側にして直列接続しているが、スイッチング用ＭＯＳトランジスタ２６，３６をソース側に、クランプ用ＭＯＳトランジスタ２７，３７をゲート側にしてもよい。
【００１４】
【発明の効果】
以上のように、この発明のＭＯＳトランジスタ出力回路は、クランプ回路を出力用ＭＯＳトランジスタの閾値電圧ＶＴの製造ばらつきと連動させた閾値電圧ＶＴの製造ばらつきを有するＭＯＳトランジスタで構成しているので、出力用ＭＯＳトランジスタの閾値電圧ＶＴに製造ばらつきがある場合でも、設計値に対してばらつきの少ない電流制限値を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１実施例のＭＯＳトランジスタ出力回路の回路図。
【図２】図１に示すＭＯＳトランジスタ出力回路に含まれる出力用ＭＯＳトランジスタとクランプ用ＭＯＳトランジスタとの半導体基板上での構成の一例を示す断面図。
【図３】図１に示すＭＯＳトランジスタ出力回路に含まれる出力用ＭＯＳトランジスタとクランプ用ＭＯＳトランジスタとの半導体基板上での構成の他の例を示す断面図。
【図４】図１に示すＭＯＳトランジスタ出力回路の動作を説明するための特性図。
【図５】本発明の第２実施例のＭＯＳトランジスタ出力回路の回路図。
【図６】従来のＭＯＳトランジスタ出力回路の回路図。
【図７】図６に示すＭＯＳトランジスタ出力回路の動作を説明するための特性図。
【符号の説明】
２１、３１Ｎチャネル型出力用ＭＯＳトランジスタ
２３、３３クランプ回路
２４、２５、３４、３５分圧抵抗
２６、３６Ｎチャネル型スイッチング用ＭＯＳトランジスタ
２７、３７Ｎチャネル型クランプ用ＭＯＳトランジスタ
４０、６０半導体基板
４１、６１ドレイン領域
４２、７１Ｐ型ベース領域
４３、７２Ｎ+ 型ソース領域
４４、６３、６９ゲート酸化膜
４５、６４、７０ゲート電極
４６、６７Ｐ- 型ウェル領域
４７、６５Ｐ型ベース領域
４８、６６Ｎ+ 型ソース領域
４９、７３Ｎ + 型ドレイン領域
５１ゲート電極
６２、６８Ｕ字型溝
１２１、２２１出力用ＭＯＳトランジスタ
１２７、２２７クランプ用ＭＯＳトランジスタ [0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device, and more particularly to a semiconductor device having an output MOS transistor and a clamp circuit that clamps a voltage between a gate and a source of the output MOS transistor to limit an overcurrent of the output MOS transistor. About.
[0002]
[Prior art]
As shown in FIG. 6, a conventional MOS transistor output circuit 10 is used by being connected to the other end of a load 2 having one end connected to a power supply terminal 1, a ground terminal 3, and an input terminal 4. The MOS transistor output circuit 10 includes an N-channel output MOS transistor 11 having a drain connected to the other end of the load 2 and a source connected to the ground terminal 3, an input terminal 4 having one end connected to the other end, Has a resistor 12 connected to the gate of the output MOS transistor 11, and a clamp circuit 13 connected between the gate and the source of the output MOS transistor 11. The clamp circuit 13 includes voltage dividing resistors 14 and 15 connected in series between the drain and the source of the output MOS transistor 11, a connection point between the gate of the output MOS transistor 11 and the resistor 12, and a source of the output MOS transistor 11. An N-channel type switching MOS transistor 16 and a plurality of, in the figure, three diodes 17 arranged in the forward direction are connected in series, and a connection point between the resistors 14 and 15 is connected to the switching MOS transistor 16. It is configured to be connected to a gate.
[0003]
The operation of the MOS transistor output circuit 10 having the above configuration will be described. When an input signal Vi of “H (high)” level is supplied to the input terminal 4 in a state where the power supply voltage Vcc is supplied between the power supply terminal 1 and the ground terminal 3, the output MOS transistor 11 becomes conductive. In this state, for example, when the load 2 is short-circuited and an overcurrent flows through the output MOS transistor 11, the voltage between the drain and the source of the output MOS transistor 11 increases, and the potential at the connection point between the resistors 14 and 15 also increases. As a result, the switching MOS transistor 16 becomes conductive. When the switching MOS transistor 16 conducts, the gate-source voltage of the output MOS transistor 11 is clamped to a fixed voltage of the sum of the forward voltages of the three diodes 17 and the sum of the ON voltages of the switching MOS transistors 16, The output MOS transistor 11 operates in a saturation region due to the gate-source voltage lower than the gate-source voltage at the time of the ON operation, and can limit the current value flowing between the drain and source to a constant value.
[0004]
By the way, in the MOS transistor output circuit 10, since the clamp voltage applied between the gate and the source of the output MOS transistor 11 is constant as described above, the drain of the output MOS transistor 11 is limited by the clamp voltage. The value of the current flowing between the sources (hereinafter, referred to as the current limit value) becomes a desired value when the threshold voltage VT of the output MOS transistor 11 is as designed, as shown in FIG. However, if the threshold voltage VT of the output MOS transistor 11 has manufacturing variations, the current limit value becomes larger than a desired value if the threshold voltage VT is lower than the design value, and the current limit value becomes larger if the threshold voltage VT is higher than the design value. There is a problem in that the current limit value varies from the desired value. Variations in the current limit value due to variation in the threshold voltage VT increases as the transconductance g _m of the output MOS transistor is increased.
[0005]
An invention which is considered to solve the above problem is described in Japanese Patent Publication No. Hei 7-20026. According to the present invention, a clamp vertical MOS transistor having the same characteristics as a vertical MOS transistor for output and a gate-source clamp voltage for limiting an overcurrent of the vertical MOS transistor for output, The voltage is set by a constant voltage circuit given by the divided potential.
[0006]
[Problems to be solved by the invention]
By the way, when the above-described configuration described in Japanese Patent Publication No. 7-20026 is used for a MOS transistor output circuit in order to solve the above-mentioned problem, there are the following problems. Vertical MOS transistors for clamping, in order to obtain the clamping voltage of the constant voltage, since a configuration to provide an applied potential of the gate in the divided potential of the resistors, requires large transistors of the transconductance g _m, of the transistor The area is large and the chip size cannot be reduced. The vertical MOS transistor for clamping is desirably formed in the same step on the same semiconductor substrate in order to obtain the same characteristics as the vertical MOS transistor for output, but the drain potential is changed to the drain potential of the vertical MOS transistor for output. It is necessary to set the potential to be different from that of the transistor, and the drains of both transistors must be separated in the substrate, which complicates the manufacturing process.
SUMMARY OF THE INVENTION In view of the above problems, the present invention does not increase the chip size and does not use complicated processes to reduce the clamp voltage even if the threshold voltage VT of the output MOS transistor has manufacturing variations. It is an object of the present invention to provide a semiconductor device in which a variation in a current limit value is small by setting a value linked to the variation.
[0007]
[Means for Solving the Problems]
The semiconductor device according to the present invention is a semiconductor device having an output MOS transistor and a clamp circuit that clamps a voltage between a gate and a source of the output MOS transistor to limit a current at the time of overcurrent of the output MOS transistor. The output MOS transistor is a vertical type MOS transistor, and a clamp type horizontal MOS transistor having a drain and a gate short-circuited is used for the clamp circuit. The vertical type MOS transistor and the horizontal type MOS transistor are the same low-concentration one conductivity type semiconductors. is formed on the substrate Rutotomoni a structure formed in the interior of each of the gates formed on the surface layer of the semiconductor substrate groove, the vertical MOS transistor, the other conductivity type base in the surface layer of the semiconductor substrate in contact with the groove to form a region, a high concentration first conductivity in the surface layer of the base region in contact with the groove Forming a source region, a lateral MOS transistor, a low concentration opposite conductivity type well region formed in the surface layer of the semiconductor substrate, together with the grooves are formed in the surface layer of the well region, the well region adjacent to the groove A base region of another conductivity type is formed on the surface layer at the same time as the base region of the vertical MOS transistor, and a high concentration one conductivity type source region is formed on the surface layer of the base region simultaneously with the source region of the vertical MOS transistor in contact with the groove. as well as, Ru semiconductor device der, characterized in that the formation of the high concentration first conductivity type drain region in the surface layer of the well region.
[0008]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, a first embodiment of the present invention will be described with reference to FIG. In the figure, reference numeral 20 denotes a MOS transistor output circuit as a semiconductor device, which is connected to the other end of a load 2 having one end connected to a power supply terminal 1, a ground terminal 3, and an input terminal 4. The MOS transistor output circuit 20 includes an N-channel output MOS transistor 21 having a drain connected to the other end of the load 2 and a source connected to the ground terminal 3, an input terminal 4 having one end connected to the other end, Have a resistor 22 connected to the gate of the output MOS transistor 21 and a clamp circuit 23 connected between the gate and the source of the output MOS transistor 21. The clamp circuit 23 includes voltage dividing resistors 24 and 25 connected in series between the drain and the source of the output MOS transistor 21, a connection point between the gate of the output MOS transistor 21 and the resistor 22, and a source of the output MOS transistor 21. A plurality of N-channel type switching MOS transistors 26 and a plurality of short-circuited drain-gate gates having a threshold voltage VT interlocking with the manufacturing variation of the threshold voltage VT of the output MOS transistor 21 are shown. Is connected in series with the N-channel type clamping MOS transistor 27, and the connection point of the resistors 24 and 25 is connected to the gate of the switching MOS transistor 26.
[0009]
Next, on the semiconductor substrate of the output MOS transistor 21 and the clamping MOS transistor 27, the manufacturing variation of the threshold voltage VT of the clamping MOS transistor 27 is linked with the manufacturing variation of the threshold voltage VT of the output MOS transistor 21. Will be described with reference to FIGS. 2A and 2B in the case where the output MOS transistor 21 is a vertical type having a gate planar structure. The output MOS transistor 21 is configured by using the output MOS transistor 121 shown in FIG. 2A as one unit cell, and a number of unit cells are arranged in a matrix, for example, and connected in parallel. The clamping MOS transistor 27 includes one clamping MOS transistor 127 shown in FIG. The clamping MOS transistor 127 is a lateral type having a gate planar structure, and is formed on the same low-concentration one-conductivity N- type semiconductor substrate 40 as the output MOS transistor 121. As shown in FIG. 2A, the output MOS transistor 121 has a semiconductor substrate 40 as a drain region 41, a P-type base region 42 of another conductivity type arranged on a surface layer of the semiconductor substrate 40, and a base region 42. A gate electrode 45 made of polysilicon is disposed on a surface of a base region 42 between the drain region 41 and the source region 43 with a gate oxide film 44 interposed therebetween. It is configured. As shown in FIG. 2B, the clamp MOS transistor 127 has a P − -type well region 46 disposed on the surface layer of the semiconductor substrate 40 and a P-type base region 47 disposed on the surface layer of the well region 46. An N + type source region 48 and an N + type drain region 49 are arranged on the surface layer of the base region 47 and the surface layer of the well region 46, respectively, and the gate oxide is formed on the surface of the base region 47 and the well region 46 between the drain region 49 and the source region 48. A gate electrode 51 made of polysilicon is arranged via a film 50. Gate oxide film 44 and gate oxide film 50 are formed by patterning the same oxide film, and gate electrode 45 and gate electrode 51 are formed by patterning the same polysilicon film. The base region 42 and the base region 47 are formed at the same time, and the source region 43 and the source region 48 and the drain region 49 are formed at the same time in a self-aligned manner using the gate electrode 45 and the gate electrode 51 as masks. Therefore, the concentration distributions of the channel regions of the base region 42 and the base region 47 become substantially the same, and the threshold voltage VT of the clamping MOS transistor 127 becomes substantially the same as the threshold voltage VT of the output MOS transistor 121. When the threshold voltage VT of the MOS transistor 121 for manufacturing varies in manufacturing, the threshold voltage VT of the MOS transistor 127 for clamping also varies in a similar manner in conjunction with it.
[0010]
Next, the configuration of the output MOS transistor 21 and the clamp MOS transistor 27 on the semiconductor substrate will be described with reference to the case where the output MOS transistor 21 is of a vertical type having a UMOS structure in which a gate is formed inside a groove. Description will be made with reference to (a) and (b). The output MOS transistor 21 is configured by using the output MOS transistor 221 shown in FIG. 3A as one unit cell and arranging a large number of unit cells in a matrix, for example, and connecting them in parallel. The clamp MOS transistor 27 includes one clamp MOS transistor 227 shown in FIG. The clamping MOS transistor 227 has a UMOS structure and is formed on the same low-concentration one-conductivity N- type semiconductor substrate 60 as the output MOS transistor 221. As shown in FIG. 3A, the output MOS transistor 221 has a semiconductor substrate 60 as a drain region 61 and a groove 62 having a U-shaped cross section (hereinafter referred to as a U-shaped groove) 62 on the surface of the semiconductor substrate 60. A gate electrode 64 made of polysilicon is arranged in the U-shaped groove 62 with a gate oxide film 63 interposed therebetween, and the U-shaped groove is formed on the surface layer of the N-type silicon substrate 60 in contact with the U-shaped groove 62. A P-type base region 65 shallower than 62 and of another conductivity type is arranged, and an N + type source region 66 of high-concentration one conductivity type is arranged on the surface layer of the base region 65 in contact with the U-shaped groove 62. Have been. In the clamping MOS transistor 227, as shown in FIG. 3B, a P-type well region 67 is arranged on the surface layer of the semiconductor substrate 60, and a U-shaped groove 68 is formed on the surface of the well region 67. A gate electrode 70 made of polysilicon is arranged in the U-shaped groove 68 with a gate oxide film 69 interposed therebetween. The gate electrode 70 is in contact with one side (the left side in the drawing) of the U-shaped groove 68 and is formed on the surface layer of the well region 67. A P-type base region 71 shallower than 68 is arranged, and an N + -type source region 72 and an N + -type drain region 73 are arranged on the surface layer of the base region 71 and the well region 67 in contact with the U-shaped groove 68, respectively. It is configured. Gate oxide film 63 and gate oxide film 69 are formed simultaneously, and gate electrode 64 and gate electrode 70 are formed simultaneously from the same polysilicon film. The base region 65 and the base region 71 are formed simultaneously, and the source region 66, the source region 72, and the drain region 73 are formed simultaneously. Therefore, the concentration distribution of the channel region of the base region 65 and the base region 71 becomes substantially the same, and the threshold voltage VT of the clamping MOS transistor 227 becomes substantially equal to the threshold voltage VT of the output MOS transistor 221. When the threshold voltage VT of the MOS transistor 221 for manufacturing varies in manufacturing, the threshold voltage VT of the MOS transistor 227 for clamping also varies in a similar manner.
[0011]
The operation of the MOS transistor output circuit 20 having the above configuration will be described. When an input signal Vi of “H (high)” level is supplied to the input terminal 4 in a state where the power supply voltage Vcc is supplied between the power supply terminal 1 and the ground terminal 3, the output MOS transistor 21 becomes conductive. In this state, for example, if the load 2 is short-circuited and an overcurrent flows through the output MOS transistor 21, the voltage between the drain and source of the output MOS transistor 21 increases, and the potential at the connection point between the resistors 24 and 25 also increases. As a result, the switching MOS transistor 26 becomes conductive. When the switching MOS transistor 26 conducts, the gate-source voltage of the output MOS transistor 21 becomes the sum of the threshold voltages VT of the two clamping MOS transistors 27 and the ON voltage of the switching MOS transistor 26. The output MOS transistor 21 is clamped and operates in a saturation region due to a gate-source voltage lower than the gate-source voltage at the time of the ON operation, so that the current value flowing between the drain and the source is limited to a constant value. Can be.
[0012]
At this time, the current limit value becomes a desired value when the threshold voltage VT of the output MOS transistor 21 is as designed, as shown in FIG. Further, even when the threshold voltage VT of the output MOS transistor 21 has a manufacturing variation, if the threshold voltage VT of the output MOS transistor 21 is lower than the design value, the threshold voltage VT of the clamp MOS transistor 27 also decreases accordingly. When the threshold voltage VT of the output MOS transistor 21 is higher than the design value, the threshold voltage VT of the clamp MOS transistor 27 also increases and the clamp voltage also increases. Therefore, the current limit value is substantially the same as the case where the threshold voltage VT is a design value, and the variation of the current limit value is reduced.
[0013]
Next, a second embodiment of the present invention will be described with reference to FIG. In the figure, reference numeral 30 denotes a MOS transistor output circuit, which is used by being connected to a power supply terminal 1, the other end of the load 2 having one end connected to the ground terminal 3, and the input terminal 4. The MOS transistor output circuit 30 includes an N-channel output MOS transistor 31 having a drain connected to the power supply terminal 1 and a source connected to the other end of the load 2, and one end connected to the input terminal 4 and the other end. Have a resistor 32 connected to the gate of the output MOS transistor 31, and a clamp circuit 33 connected between the gate and the source of the output MOS transistor 31. The clamp circuit 33 includes voltage dividing resistors 34 and 35 connected in series between the drain and the source of the output MOS transistor 31, a connection point between the gate of the output MOS transistor 31 and the resistor 32, and a source of the output MOS transistor 31. A plurality of N-channel switching MOS transistors 36 and a plurality of short-circuited drain-gate gates having a threshold voltage VT interlocked with manufacturing variation of the threshold voltage VT of the output MOS transistor 31 are shown in FIG. A plurality of N-channel clamp MOS transistors 37 are connected in series, and a connection point between the resistors 34 and 35 is connected to the gate of the switching MOS transistor 36. The configuration of the output MOS transistor 31 and the clamping MOS transistor 37 on the semiconductor substrate, and the operation of the MOS transistor output circuit 30 are the same as those of the MOS transistor output circuit 20, and thus the description thereof is omitted. In the first and second embodiments, the switching MOS transistors 26 and 36 are connected on the gate side and the clamping MOS transistors 27 and 37 are connected in series between the gates and sources of the output MOS transistors 21 and 31. However, the switching MOS transistors 26 and 36 may be on the source side, and the clamping MOS transistors 27 and 37 may be on the gate side.
[0014]
【The invention's effect】
As described above, in the MOS transistor output circuit according to the present invention, the clamp circuit is constituted by the MOS transistor having the manufacturing variation of the threshold voltage VT linked with the manufacturing variation of the threshold voltage VT of the output MOS transistor. Even when there is a manufacturing variation in the threshold voltage VT of the MOS transistor for use, a current limit value with a small variation with respect to the design value can be obtained.
[Brief description of the drawings]
FIG. 1 is a circuit diagram of a MOS transistor output circuit according to a first embodiment of the present invention.
FIG. 2 is a sectional view showing an example of a configuration on a semiconductor substrate of an output MOS transistor and a clamp MOS transistor included in the MOS transistor output circuit shown in FIG. 1;
FIG. 3 is a sectional view showing another example of the configuration on the semiconductor substrate of the output MOS transistor and the clamp MOS transistor included in the MOS transistor output circuit shown in FIG. 1;
FIG. 4 is a characteristic diagram for explaining the operation of the MOS transistor output circuit shown in FIG. 1;
FIG. 5 is a circuit diagram of a MOS transistor output circuit according to a second embodiment of the present invention.
FIG. 6 is a circuit diagram of a conventional MOS transistor output circuit.
FIG. 7 is a characteristic diagram for explaining the operation of the MOS transistor output circuit shown in FIG. 6;
[Explanation of symbols]
21 and 31 N-channel type output MOS transistor 23 and 33 clamp circuit 24,25,34,35 divider resistor 26, 36 N-channel type switching MOS transistor 27, 37 N-channel type clamping MOS transistors 40, 60 semi-conductor substrate 41, 61 drain region 42, 71 P-type base region 43, 72 N + -type source region
44, 63, 69 Gate oxide film
45, 64, 70 Gate electrodes 46 , 67 P− well region 47 , 65 P base region 48 , 66 N + source region
49, 73 N + type drain region
51 Gate electrode
62, 68 U-shaped groove
121, 221 Output MOS transistor
127, 227 MOS transistor for clamping

Claims

A semiconductor device comprising: an output MOS transistor; and a clamp circuit that clamps a voltage between a gate and a source of the output MOS transistor to limit a current at an overcurrent of the output MOS transistor.
The output MOS transistor is a vertical MOS transistor, and the clamp circuit uses a clamping horizontal MOS transistor in which a drain and a gate are short-circuited,
The vertical MOS transistors and lateral MOS transistor are formed on the same semiconductor substrate of low concentration first conductivity type Rutotomoni a structure forming a respective gate in the trench formed in the surface layer of the semiconductor substrate,
The vertical MOS transistor, the other conductivity type base region is formed in the surface layer of the semiconductor substrate in contact with said groove Rutotomoni, high concentration first conductivity type source region is formed in the surface layer of the base region in contact with the groove ,
In the lateral MOS transistor, a low concentration other conductivity type well region is formed in a surface layer of a semiconductor substrate, and the groove is formed in a surface layer of the well region.
A base region of another conductivity type is formed simultaneously with the base region of the vertical MOS transistor on the surface layer of the well region in contact with the trench ,
A high concentration one conductivity type source region is formed in the surface layer of the base region simultaneously with the source region of the vertical MOS transistor in contact with the trench, and a high concentration one conductivity type drain region is formed in the surface layer of the well region. A semiconductor device characterized by the above-mentioned .