JP3558868B2 - 増幅回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、バイポーラトランジスタの構造の改良に関し、特に、バイポーラトランジスタの電気的特性を改良するために行うバイポーラトランジスタの構造の改良に関する。
【０００２】
【従来の技術】
従来より、ＮＰＮ型及びＰＮＰ型のバイポーラトランジスタが知られている。このバイポーラトランジスタは、ｎ型又はｐ型の半導体よりなるコレクタと、コレクタに接合され、コレクタと異なる型（すなわち、コレクタがｎ型ならばｐ型、ｐ型ならばｎ型）の半導体よりなるベースと、ベースに接合され、コレクタと同じ型の半導体よりなるエミッタとより構成される。
【０００３】
このバイポーラトランジスタは、外部の信号源とベースの間にベース電流を流すと、ベース電流に実質的に比例する量の電流をコレクタ−エミッタ間に流すよう、コレクタ−エミッタ間を含む電流路を制御する。
【０００４】
【発明が解決しようとする課題】
このバイポーラトランジスタにおいて実質的な量のベース電流を流すためには、通常、０．６ボルト程度のベース−エミッタ間電圧を要する。このため、ベースに供給される信号の電圧の遷移とバイポーラトランジスタのオン／オフ状態の遷移との間に時間的なずれが生じ、これが信号伝搬の遅れの原因となる。
【０００５】
例えば、０．６ボルト未満であるロー状態から０．６ボルトを超えるハイ状態までを有限の一定時間で立ち上がるデジタル入力に対しては、入力がロー状態から０．６ボルトに達するまでの時間、出力の立ち上がりが開始されず、これが伝搬の遅れとなって表れる。
【０００６】
また、このバイポーラトランジスタが非飽和状態において流しうるベース電流の量はベース−エミッタ間電圧の関数となるが、一定のベース−エミッタ間電圧の下で流れるベース電流の値は、温度にも依存する。そして、ベース電流の温度に対する変化率は、ベース−エミッタ間電圧が大きいほど大きい。
【０００７】
このため、用途によっては、差動増幅器など、ベース電流の温度に対する変動を補償するための構成を用いる必要が生じ、用途を達成するために必要なバイポーラトランジスタの数が増大して、装置の複雑化、大型化を招き、消費電力も増大する。
【０００８】
この発明は上記実状に鑑みてなされたもので、信号を入力する端子の電圧が実質的に接地電位に等しい状態で信号の増幅を行う増幅回路と、そのような増幅回路の製造を容易にする半導体素子とを提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、この発明の第１の観点にかかる半導体素子は、
第１導電型の第１の半導体層と、
前記第１の半導体層に接合された第２導電型の第２の半導体層と、
前記第２の半導体層に接合された第１導電型の第３の半導体層と、
前記第２の半導体層に接合された第１導電型の第４の半導体層と、
前記第４の半導体層に接合された第２導電型の第５の半導体層と、を備え、
前記第１、第２及び第３の半導体層は、前記第２の半導体層がベースとして機能し、前記第１及び第３の半導体層のうち一方がコレクタとして、他方がエミッタとして機能する第１のバイポーラトランジスタをなし、
前記第２、第４及び第５の半導体層は、前記第４の半導体層がベースとして機能し、前記第２及び第５の半導体層のうち一方がコレクタとして、他方がエミッタとして機能する第２のバイポーラトランジスタをなす、
ことを特徴とする。
【００１０】
このような半導体素子によれば、例えば第１のバイポーラトランジスタをエミッタ接地モードで動作させ、第２の半導体層を第２のバイポーラトランジスタのエミッタとし、第５の半導体層をコレクタとして動作させることにより、第４の半導体層の電位が、接地電位に実質的に等しくなる。
また、例えば第１のバイポーラトランジスタをエミッタ接地モードで動作させ、第５の半導体層を第２のバイポーラトランジスタのエミッタとし、第２の半導体層をコレクタとして動作させ、第２のバイポーラトランジスタを飽和させても、第４の半導体層の電位は、接地電位に実質的に等しくなる。
従って、このような半導体素子によれば、信号を入力する端子の電圧が実質的に接地電位に等しい状態で信号の増幅を行う増幅回路の製造が容易となる。
【００１１】
前記第１のバイポーラトランジスタの前記ベース及び前記エミッタの接合面の面積は、前記第１のバイポーラトランジスタの前記コレクタ及び前記ベースの接合面の面積より小さいものであってもよい。
【００１２】
これにより、第１及び第２のバイポーラトランジスタのエミッタからコレクタに注入されるキャリアの量は、各バイポーラトランジスタのベースに流れるわずかなベース電流により制御することができる。すなわち、第１及び第２のバイポーラトランジスタのベースの入力インピーダンスは大きくなり、また、第１及び第２のバイポーラトランジスタの電流増幅率が大きくなる。
【００１３】
また、第１及び第２のバイポーラトランジスタのベース−エミッタ間の接合面の面積が小さくなることにより、該接合面が形成するコンデンサの接合容量も小さくなり、第１及び第２のバイポーラトランジスタの周波数特性が改善される。
【００１４】
また、この発明の第２の観点にかかる半導体素子は、
第１導電型の第１の半導体層と、
前記第１の半導体層に接合された第２導電型の第２の半導体層と、
前記第２の半導体層に接合された第１導電型の第３の半導体層と、
前記第２の半導体層に接合された第１導電型の第４の半導体層と、
前記第４の半導体層に接合された第２導電型の第５の半導体層と、を備え、
前記第１、第２及び第３の半導体層は、外部の電源の一方の極から順に、前記第１、第２及び第３の半導体層を経て前記電源の他方の極に至る第１の電流路を形成し、
前記第２、第４及び第５の半導体層は、前記電源の一方の極から順に、前記第５、第４及び第２の半導体層を経て前記電源の他方の極に至る第２の電流路を形成する、
ことを特徴とする。
【００１５】
このような半導体素子の第１、第２及び第３の半導体層は、例えばそれぞれコレクタ、ベース及びエミッタとして機能することにより第１のバイポーラトランジスタを形成し、第２、第４及び第５の半導体層は、例えばエミッタ、ベース及びコレクタとして機能することにより第２のバイポーラトランジスタを形成する。
そして、例えば第１のバイポーラトランジスタをエミッタ接地モードで動作させることにより、第４の半導体層の電位が、接地電位に実質的に等しくなる。
従って、このような半導体素子によれば、信号を入力する端子の電圧が実質的に接地電位に等しい状態で信号の増幅を行う増幅回路の製造が容易となる。
【００１６】
また、この発明の第３の観点にかかる半導体素子は、
第１導電型の第１の半導体層と、
前記第１の半導体層に接合された第２導電型の第２の半導体層と、
前記第２の半導体層に接合された第１導電型の第３の半導体層と、
前記第２の半導体層に接合された第１導電型の第４の半導体層と、
前記第４の半導体層に接合された第２導電型の第５の半導体層と、を備え、
前記第１、第２及び第３の半導体層は、外部の電源の一方の極から順に、前記第１、第２及び第３の半導体層を経て前記電源の他方の極に至る第１の電流路を形成し、
前記第２、第４及び第５の半導体層は、前記電源の一方の極から順に、前記第２、第４及び第５の半導体層を経て前記電源の他方の極に至る第２の電流路を形成する、
ことを特徴とする。
【００１７】
このような半導体素子の第１、第２及び第３の半導体層は、例えばそれぞれコレクタ、ベース及びエミッタとして機能することにより第１のバイポーラトランジスタを形成し、第２、第４及び第５の半導体層は、例えばコレクタ、ベース及びエミッタとして機能することにより第２のバイポーラトランジスタを形成する。
そして、例えば第１のバイポーラトランジスタをエミッタ接地モードで動作させ、第２のバイポーラトランジスタを飽和させると、第４の半導体層の電位は、接地電位に実質的に等しくなる。
従って、このような半導体素子によれば、信号を入力する端子の電圧が実質的に接地電位に等しい状態で信号の増幅を行う増幅回路の製造が容易となる。
【００１８】
また、この発明の第４の観点にかかる増幅回路は、
第１導電型の第１の半導体層と、前記第１の半導体層に接合された第２導電型の第２の半導体層と、前記第２の半導体層に接合された第１導電型の第３の半導体層と、前記第２の半導体層に接合された第１導電型の第４の半導体層と、前記第４の半導体層に接合された第２導電型の第５の半導体層と、を備え、前記第１、第２および第３の半導体層は、前記第１の半導体層がコレクタとして機能し、前記第２の半導体層がベースとして機能し、前記第３の半導体層がエミッタとして機能する第１のバイポーラトランジスタをなし、前記第２、第４および第５の半導体層は、前記第２の半導体層がエミッタとして機能し、前記第４の半導体層がベースとして機能し、前記第５の半導体層がコレクタとして機能する第２のバイポーラトランジスタをなす半導体素子と、
前記第２のバイポーラトランジスタの前記エミッタに、前記第１のバイポーラトランジスタの前記コレクタおよび前記エミッタを含む電流路を導通させるためのバイアス電流を供給し、前記第２のバイポーラトランジスタの前記ベースに、前記第２のバイポーラトランジスタの前記コレクタおよび前記エミッタを含む電流路を導通させるためのバイアス電流を供給するバイアス手段と、
前記第２のバイポーラトランジスタの前記ベースに入力信号を供給する入力手段と、
前記第２のバイポーラトランジスタの前記エミッタが発生する電圧を前記第１のバイポーラトランジスタの前記ベースに印加する手段と、
前記第１のバイポーラトランジスタの前記コレクタおよび前記エミッタを含む電流路にカスケードに接続される負荷に流れる電流の大きさを表す出力信号を外部に供給する出力手段と、
を備えることを特徴とする。
【００１９】
このような増幅回路によれば、第１のバイポーラトランジスタのベース−エミッタ間の電圧は、第２のバイポーラトランジスタのベース−エミッタ間の電圧により実質的に相殺され、第２のバイポーラトランジスタのベースの電位は、第１のバイポーラトランジスタのエミッタの電位にほぼ等しくなる。
このため、例えば第１のバイポーラトランジスタのエミッタが接地されていれば、この増幅回路は、入力信号の入力端である第２のバイポーラトランジスタのベースの電位が実質的に接地電位に等しい状態で入力信号の増幅を行う。
【００２０】
また、この発明の第５の観点にかかる増幅回路は、
第１導電型の第１の半導体層と、前記第１の半導体層に接合された第２導電型の第２の半導体層と、前記第２の半導体層に接合された第１導電型の第３の半導体層と、前記第２の半導体層に接合された第１導電型の第４の半導体層と、前記第４の半導体層に接合された第２導電型の第５の半導体層と、を備え、前記第１、第２および第３の半導体層は、前記第１の半導体層がコレクタとして機能し、前記第２の半導体層がベースとして機能し、前記第３の半導体層がエミッタとして機能する第１のバイポーラトランジスタをなし、前記第２、第４および第５の半導体層は、前記第２の半導体層がエミッタとして機能し、前記第４の半導体層がベースとして機能し、前記第５の半導体層がコレクタとして機能する第２のバイポーラトランジスタをなす半導体素子と、
前記第２のバイポーラトランジスタの前記エミッタに、前記第１のバイポーラトランジスタの前記コレクタおよび前記エミッタを含む電流路を導通させるためのバイアス電流を供給し、前記第２のバイポーラトランジスタの前記ベースに、前記第２のバイポーラトランジスタの前記コレクタおよび前記エミッタを含む電流路を飽和させるためのバイアス電流を供給するバイアス手段と、
前記第２のバイポーラトランジスタの前記ベースに入力信号を供給する入力手段と、
前記第２のバイポーラトランジスタの前記コレクタおよび前記エミッタを含む電流路に流れる電流を前記第１のバイポーラトランジスタの前記ベースに供給する手段と、
前記第１のバイポーラトランジスタの前記コレクタおよび前記エミッタを含む電流路にカスケードに接続される負荷に流れる電流の大きさを表す出力信号を外部に供給する出力手段と、
を備えることを特徴とする。
【００２１】
このような増幅回路によれば、第１のバイポーラトランジスタのベース−エミッタ間の電圧は、第２のバイポーラトランジスタのコレクタ−ベース間の電圧により実質的に相殺され、第２のバイポーラトランジスタのベースの電位は、第１のバイポーラトランジスタのエミッタの電位にほぼ等しくなる。
このため、例えば第１のバイポーラトランジスタがエミッタ接地モードで動作していれば、この増幅回路は、入力信号の入力端である第２のバイポーラトランジスタのベースの電位が実質的に接地電位に等しい状態で入力信号の増幅を行う。
【００２２】
また、この発明の第６の観点にかかる増幅回路は、
第１導電型の第１の半導体層と、前記第１の半導体層に接合された第２導電型の第２の半導体層と、前記第２の半導体層に接合された第１導電型の第３の半導体層と、前記第２の半導体層に接合された第１導電型の第４の半導体層と、前記第４の半導体層に接合された第２導電型の第５の半導体層と、を備え、前記第１、第２および第３の半導体層は、前記第１の半導体層がコレクタとして機能し、前記第２の半導体層がベースとして機能し、前記第３の半導体層がエミッタとして機能する第１のバイポーラトランジスタをなし、前記第２、第４および第５の半導体層は、前記第２の半導体層がエミッタとして機能し、前記第４の半導体層がベースとして機能し、前記第５の半導体層がコレクタとして機能する第２のバイポーラトランジスタをなす半導体素子と、
前記第２のバイポーラトランジスタの前記エミッタに、前記第１のバイポーラトランジスタの前記コレクタおよび前記エミッタを含む電流路を導通させるためのバイアス電流を供給し、前記第２のバイポーラトランジスタの前記ベースに、前記第２のバイポーラトランジスタの前記コレクタおよび前記エミッタを含む電流路を能動領域で導通させるためのバイアス電流を供給するバイアス手段と、
入力端と、前記入力端に印加された入力信号を表す電流を前記第２のバイポーラトランジスタの前記ベースに供給する手段と、を備える入力手段と、
前記入力端の電位が前記第１のバイポーラトランジスタの前記エミッタの電位にほぼ等しくなるように、前記入力端と前記第２のバイポーラトランジスタの前記ベースとの間の電圧を制御する電位固定手段と、
前記第２のバイポーラトランジスタの前記コレクタおよび前記エミッタを含む電流路に流れる電流を前記第１のバイポーラトランジスタの前記ベースに供給する手段と、
前記第１のバイポーラトランジスタの前記コレクタおよび前記エミッタを含む電流路にカスケードに接続される負荷に流れる電流の大きさを表す出力信号を外部に供給する出力手段と、
を備えることを特徴とする。
【００２３】
このような増幅回路によれば、第２のバイポーラトランジスタが能動領域で動作する一方、電位規制手段により、入力端の電位は第１のバイポーラトランジスタのエミッタの電位にほぼ等しくなる。
このため、例えば第１のバイポーラトランジスタがエミッタ接地モードで動作し、第１のバイポーラトランジスタのエミッタが接地されていれば、この増幅回路は、入力端の電位が実質的に接地電位に等しい状態で入力信号の増幅を行う。
【００２４】
また、このような増幅回路では、第１のバイポーラトランジスタのコレクタ−エミッタ間の電流は、入力信号の電圧の変化とは実質的に逆相で変化する。このため、例えば第１のバイポーラトランジスタがエミッタ接地で動作している場合、第１のバイポーラトランジスタのコレクタの電圧を出力信号とすれば、出力信号は、入力信号と同相で変化する。
【００２５】
前記バイアス手段は、前記第２のバイポーラトランジスタの前記ベースに供給する前記バイアス電流の大きさを、前記負荷に流れる電流の増加量に実質的に比例して減少させる負帰還手段を備えるものであってもよい。
これにより、第１のバイポーラトランジスタは、例えば実質的に自己バイアスされ、周囲の温度変化に対して安定に動作する。また、この増幅回路の周波数特性も改善される。
【００２６】
【発明の実施の形態】
以下、図１〜図８を参照して、この発明の実施の形態を説明する。
【００２７】
（トランジスタ）
図１は、この発明の実施の形態にかかるトランジスタの構成を模式的に示す図である。図示するように、このトランジスタは、第１〜第５の半導体層１〜５を備えている。
【００２８】
第１の半導体層１は、ｎ型半導体領域（以下、ｎ型領域と呼ぶ）からなり、第２の半導体層２に接合されている。第１の半導体層１には、外部接続用のコレクタ端子ｔＣが接続されている。
【００２９】
第２の半導体層２は、ｐ型半導体領域（以下、ｐ型領域と呼ぶ）からなる。第２の半導体層２には、外部接続用のバイアス端子ｔＢＩＡＳが接続されている。
【００３０】
第３の半導体層３はｎ型領域からなり、第２の半導体層２に接合されていて、外部接続用の第１エミッタ端子ｔＥ１が接続されている。
【００３１】
第４の半導体層４は、ｎ型領域からなり、第３の半導体層３と互いに接することなく、第２の半導体層２に接合されている。第４の半導体層４には、外部接続用のベース端子ｔＢが接続されている。
【００３２】
第５の半導体層５はｐ型領域からなり、第４の半導体層４に接合されていて、外部接続用の第２エミッタ端子ｔＥ２に接続されている。
【００３３】
図１に示すように、このトランジスタにおいては、第１〜第３の半導体層１〜３がＮＰＮ型の第１のバイポーラトランジスタを形成し、第２、第４及び第５の半導体層２、４及び５がＰＮＰ型の第２のバイポーラトランジスタを形成する。
【００３４】
第１の半導体層１は第１のバイポーラトランジスタのコレクタとして機能する。
第２の半導体層２は第１のバイポーラトランジスタのベース及び第２のバイポーラトランジスタのエミッタとして機能する。第３の半導体層３は第１のバイポーラトランジスタのエミッタとして機能する。
第４の半導体層４は第２のバイポーラトランジスタのベースとして機能する。第５の半導体層５は第２のバイポーラトランジスタのコレクタとして機能する。
【００３５】
ただし、後述するように、第２の半導体層２は第２のバイポーラトランジスタのエミッタの機能を行ってもよい。第２の半導体層２が第２のバイポーラトランジスタのエミッタの機能を行う場合、第５の半導体層５は第２のバイポーラトランジスタのコレクタの機能を行う。
【００３６】
（増幅回路）
次に、この発明の実施の形態にかかる増幅回路を説明する。
図２は、この増幅回路の構成を示す回路図である。
図示するように、この増幅回路は、トランジスタＱと、抵抗器Ｒ１〜Ｒ３と、入力端ＩＮと、出力端ＯＵＴとからなる。
【００３７】
トランジスタＱは、図１に示すトランジスタと実質的に同一のものである。ただし、この増幅回路のトランジスタＱにおいては、第２のバイポーラトランジスタのコレクタの機能を行うのは第５の半導体層５であり、第２のバイポーラトランジスタのエミッタの機能を行うのは第２の半導体層２である。
【００３８】
トランジスタＱのコレクタ端子ｔＣと外部の直流電源の正極との間には抵抗器Ｒ１が接続され、また、コレクタ端子ｔＣには、出力端ＯＵＴが接続されている。第１エミッタ端子ｔＥ１及び第２エミッタ端子ｔＥ２はいずれも接地され、直流電源の負極も接地されている。バイアス端子ｔＢＩＡＳと直流電源の正極との間には抵抗器Ｒ２が接続されている。ベース端子ｔＢには入力端ＩＮが接続され、また、ベース端子ｔＢには抵抗器Ｒ３の一端が接続され、抵抗器Ｒ３の他端は接地されている。
【００３９】
抵抗器Ｒ１〜Ｒ３の抵抗値は、トランジスタＱに含まれる上述の第１及び第２のバイポーラトランジスタが実質的にＡ級動作をするような値に選ばれている。すなわち、抵抗器Ｒ１〜Ｒ３の抵抗値は、入力端ＩＮから実質的に信号が供給されていない場合において、第１及び第２のバイポーラトランジスタのコレクタ−エミッタ間に、これらの各バイポーラトランジスタがほぼ完全にオンしたときに流れる電流のほぼ半分の電流が流れるよう設定されている。
【００４０】
そして、図２の回路において、直流電源の両極より電源電圧を印加すると、第１及び第２のバイポーラトランジスタのコレクタ−エミッタ間に、これらの各バイポーラトランジスタがほぼ完全にオンしたときに流れる電流のほぼ半分の電流が流れる。
【００４１】
そして、第２及び第３の半導体層２及び３の間には、第２及び第３の半導体層２及び３が形成するダイオードの順方向特性に従って順方向電圧が発生する。具体的には、第１のバイポーラトランジスタのエミッタ（すなわち、第３の半導体層３）に対する第１のバイポーラトランジスタのベース（すなわち、第２の半導体層２）の電圧は、例えば約０．６ボルトとなる。
【００４２】
また、第２及び第４の半導体層２及び４の間にも、第２及び第４の半導体層２及び４が形成するダイオードの順方向特性に従って順方向電圧が発生する。従って、第２のバイポーラトランジスタのエミッタ（すなわち、第２の半導体層２）に対する第２のバイポーラトランジスタのベース（すなわち、第４の半導体層４）の電圧も、例えば約０．６ボルトとなる。
【００４３】
従って、第２及び第３の半導体層２及び３が形成するダイオードの順方向電圧の絶対値と、第２及び第４の半導体層２及び４が形成するダイオードの順方向電圧の絶対値とが互いにほぼ等しければ、第３及び第４の半導体層３及び４の間の電圧はほぼ０となる。すなわち、第４の半導体層４に接続されている入力端ＩＮの電圧は、接地電位にほぼ等しくなる。
【００４４】
そして、入力端ＩＮに、増幅の対象となる入力信号を印加すると、第２のバイポーラトランジスタのコレクタ−エミッタ間を流れる電流は、入力信号が正極性のとき、入力信号の振幅に実質的に比例して減少し、入力信号が負極性のとき、入力信号の振幅に実質的に比例して増加する。
【００４５】
従って、第２のバイポーラトランジスタのベースの機能を行う第２の半導体層２の電圧は、接地電位に対し、入力信号が正極性のとき入力信号の振幅に比例して上昇し、入力信号が負極性のとき入力信号の振幅に比例して降下する。
【００４６】
第１のバイポーラトランジスタのコレクタ−エミッタ間を流れる電流は、第２の半導体層２の電圧が上昇すれば増加し、降下すれば減少する。
このため、第１のバイポーラトランジスタのコレクタ−エミッタ間を流れる電流は、入力端ＩＮに印加された入力信号の電圧が上昇すれば増加し、降下すれば減少する。
【００４７】
この結果、第１の半導体層１に接続されている出力端ＯＵＴの電圧は、入力端ＩＮに印加された入力信号の電圧が上昇すれば降下し、入力信号の電圧が降下すれば上昇する。すなわち、出力端ＯＵＴの電圧は、入力端ＩＮの電圧の極性を反転した信号を表す。
【００４８】
図２に示す増幅回路の入力端ＩＮに、接地電位を挟んで瞬時値が振動する正弦波を供給した場合の出力端ＯＵＴの電位の波形の一例を図３に示す。図示するように、入力端ＩＮの電位が接地電位を挟んで上下しても、出力端ＯＵＴからは、入力端ＩＮの電位の変化を逆相で増幅したものに相当する電位が供給される。
【００４９】
なお、図２の増幅回路において、トランジスタＱに含まれる第１及び第２のバイポーラトランジスタは、いずれも実質的にＡ級動作をする必要はなく、いずれも、入力端ＩＮから信号が実質的に供給されていない状態において実質的に能動領域にあればよい。すなわち、第１及び第２のバイポーラトランジスタは、入力端ＩＮから信号が新たに供給されたとき、各々のコレクタ−エミッタ間に流れる電流の変化分が、各々のベース電流の変化分を増幅したものに相当する電流が流れる状態にあればよい。
【００５０】
この発明の実施の形態にかかる増幅回路は、例えば、図４に示す構成をとってもよい。図示するように、この増幅回路は、トランジスタＱと、抵抗器Ｒ１〜Ｒ３と、入力端ＩＮと、出力端ＯＵＴとからなる。
【００５１】
図４の増幅回路において、トランジスタＱは、図１に示すトランジスタと実質的に同一のものである。ただし、この増幅回路のトランジスタＱにおいては、第２のバイポーラトランジスタのコレクタの機能を行うのは第２の半導体層２であり、第２のバイポーラトランジスタのエミッタの機能を行うのは第５の半導体層５である。
【００５２】
また、図４の増幅回路においては、図２に示す増幅回路と同様、トランジスタＱのコレクタ端子ｔＣと外部の直流電源の正極との間には抵抗器Ｒ１が接続され、また、コレクタ端子ｔＣには出力端ＯＵＴが接続されている。また、ベース端子ｔＢに入力端ＩＮ及び抵抗器Ｒ３の一端が接続され、抵抗器Ｒ３の他端は接地されている。第１エミッタ端子ｔＥ１及び直流電源の負極も接地されている。
【００５３】
一方、図４の増幅回路において、抵抗器Ｒ２は、トランジスタＱの第２エミッタ端子ｔＥ２と直流電源の正極との間に接続されている。また、バイアス端子ｔＢＩＡＳは開放されている。
【００５４】
図４の増幅回路において、抵抗器Ｒ１〜Ｒ３の抵抗値は、トランジスタＱの第１のバイポーラトランジスタが実質的にＡ級動作をし、且つ、トランジスタＱの第２のバイポーラトランジスタが実質的に飽和するような値に選ばれている。
【００５５】
図４の増幅回路において、直流電源の両極より電源電圧を印加すると、第２のバイポーラトランジスタは飽和し、第２のバイポーラトランジスタのエミッタからコレクタに（すなわち、第５の半導体層５から第２の半導体層２に）流れる飽和電流は、第１のバイポーラトランジスタのベースに流れ込む。
【００５６】
この飽和電流により第１のバイポーラトランジスタは駆動され、第１のバイポーラトランジスタのコレクタからエミッタに（すなわち、第１の半導体層１から第３の半導体層３に）、第１のバイポーラトランジスタがほぼ完全にオンしたときに流れる電流のほぼ半分の電流が流れる。
【００５７】
そして、第２及び第３の半導体層２及び３の間には、第２及び第３の半導体層２及び３が形成するダイオードの順方向特性に従って順方向電圧が発生し、また、第２及び第４の半導体層２及び４の間にも、第２及び第４の半導体層２及び４が形成するダイオードの順方向特性に従って順方向電圧が発生する。
従って、図２の増幅回路と同様、第３及び第４の半導体層３及び４の間の電圧はほぼ０となり、入力端ＩＮの電圧は、接地電位にほぼ等しくなる。
【００５８】
直流電源より電源電圧を印加した状態で、入力端ＩＮに、増幅の対象となる入力信号が供給されたとする。
この場合、第２のバイポーラトランジスタは飽和しているので、第２及び第５の半導体層２及び５の間の電圧は実質的に０であり、抵抗器Ｒ２の両端に印加される電圧は、直流電源の電圧から、第２及び第３の半導体層２及び３が形成するダイオードの順方向電圧を差し引いたものに実質的に等しい。従って、抵抗器Ｒ２に流れる電流の大きさは実質的に一定である。
【００５９】
このため、入力端ＩＮに供給された入力信号により第２のバイポーラトランジスタのベース（すなわち、第４の半導体層４）に流れる電流のほぼすべてが、第１のバイポーラトランジスタのベースである第２の半導体層２にベース電流として流れる。
【００６０】
そして、入力端ＩＮから第２の半導体層２に流れる電流は、第１のバイポーラトランジスタにより増幅される。従って、第１のバイポーラトランジスタのコレクタ（すなわち、第１の半導体層１）と第１のバイポーラトランジスタのエミッタ（すなわち、第３の半導体層３）との間には、入力信号の振幅に実質的に比例して増減する電流が流れる。
【００６１】
この結果、第１の半導体層１に接続されている出力端ＯＵＴの電圧は、入力端ＩＮに印加された入力信号の電圧が上昇すれば、入力信号の上昇量に実質的に比例して降下し、入力信号の電圧が降下すれば、入力信号の降下量に実質的に比例して上昇する。すなわち、出力端ＯＵＴの電圧は、入力端ＩＮの電圧の極性を反転した信号の大きさに実質的に比例する。
【００６２】
図４に示す増幅回路の入力端ＩＮに、接地電位を挟んで瞬時値が振動する正弦波を供給した場合の出力端ＯＵＴの電圧の波形の一例を図５に示す。図示するように、図４の増幅回路においても、出力端ＯＵＴからは、接地電位を挟んで上下する入力端ＩＮの電圧を逆相で増幅したものに実質的に等しい電圧が出力される。
【００６３】
なお、既に説明した図２の増幅回路では、第１のバイポーラトランジスタのベース−エミッタ間の電圧の変化量が、入力信号の電圧の変化量に実質的に比例する。バイポーラトランジスタのベース電流の大きさは、そのバイポーラトランジスタのベース−エミッタ間の電圧の変化量の指数関数に実質的に比例する。このため、図２の増幅回路では、出力端ＯＵＴの電圧の変化量が入力端ＩＮの電圧の変化量に比例しているとみなせず、歪みが無視できなくなる場合が生じる。
【００６４】
具体的には、例えば図３に示すように、出力波形のうち電位が高い部分において、第１のバイポーラトランジスタが実質的にオフすることによって、理想的な出力波形（図３において破線で示す波形）が表す電位より高い電位が出力端ＯＵＴに発生し、非直線歪みが大きくなる。
【００６５】
これに対し、図４に示す増幅回路では、上述の通り、第１のバイポーラトランジスタのベース電流の変化量は、入力信号の電圧の変化量に実質的に比例する。このため、図４の増幅回路は、図２の増幅回路に比べて入力信号に対する出力信号の直線性が優れ、例えば図５に示すように、図３に示す出力波形に比べ非直線歪みが少ない出力波形が得られる。
【００６６】
なお、図４の増幅回路において、トランジスタＱの第１のバイポーラトランジスタは実質的にＡ級動作をする必要はなく、入力端ＩＮから信号が実質的に供給されていない状態において実質的に能動領域にあればよい。
【００６７】
この発明の実施の形態にかかる増幅回路は、例えば、図６に示す構成をとってもよい。
図６の増幅回路は、図示するように、抵抗器Ｒ２がトランジスタＱの第２エミッタ端子ｔＥ２とコレクタ端子ｔＣとの間に接続されている点を除いて、図４に示す増幅回路と実質的に同一である。
【００６８】
また、抵抗器Ｒ２及びＲ３の抵抗値は、図４の増幅回路と同様、トランジスタＱの第１のバイポーラトランジスタが実質的にＡ級動作をし、且つ、トランジスタＱの第２のバイポーラトランジスタが実質的に飽和するような値に選ばれている。
【００６９】
図６の増幅回路においても、直流電源の両極より電源電圧を印加すると、第２のバイポーラトランジスタは飽和し、第１のバイポーラトランジスタのコレクタからエミッタには、第１のバイポーラトランジスタがほぼ完全にオンしたときに流れる電流のほぼ半分の電流が流れる。
【００７０】
従って、入力端ＩＮの電圧は、第２及び第３の半導体層２及び３が形成するダイオードの順方向電圧と、第２及び第４の半導体層２及び４が形成するダイオードの順方向電圧との差にほぼ等しくなる。すなわち、入力端ＩＮの電圧は、接地電位にほぼ等しくなる。
【００７１】
直流電源より電源電圧を印加した状態で、入力端ＩＮに、増幅の対象となる入力信号が供給されたとする。
この場合、第２のバイポーラトランジスタは飽和しているので、第２及び第５の半導体層２及び５の間の電圧は実質的に０である。また、抵抗器Ｒ２の両端に印加される電圧は、直流電源の電圧から、抵抗器Ｒ１の両端の電圧を差し引き、更に、第２及び第３の半導体層２及び３が形成するダイオードの順方向電圧を差し引いたものに実質的に等しい。
そして、抵抗器Ｒ１の両端の電圧降下は、第１のバイポーラトランジスタのコレクタ−エミッタ間に流れる電流が抵抗器Ｒ１に流れることにより発生するものである。
【００７２】
従って、第１のバイポーラトランジスタに流れるベース電流の大きさは、抵抗器Ｒ１に流れる電流が増加するとその増加量に実質的に比例して減少し、抵抗器Ｒ１に流れる電流が減少するとその減少量に実質的に比例して増加する。すなわち、第１のバイポーラトランジスタは実質的に自己バイアスされ、第１のバイポーラトランジスタのコレクタ−エミッタ間の電流の変化はベースに負帰還される。
【００７３】
そして、入力端ＩＮから供給される入力信号により第２のバイポーラトランジスタのベースに流れる電流のほぼすべてが第１のバイポーラトランジスタのベースに流れ、この電流は第１のバイポーラトランジスタにより増幅される。
【００７４】
この結果、出力端ＯＵＴの電圧は、入力端ＩＮの電圧の極性を反転した信号の大きさに実質的に比例する。入力端ＩＮの電圧の変化に対する出力端ＯＵＴの電圧の変化率は、第１のバイポーラトランジスタの電流増幅率と、第１のバイポーラトランジスタのコレクタ−エミッタ間の電流の変化がベース電流に負帰還される帰還率（すなわち、抵抗器Ｒ１に流れる電流の変化量に対するベース電流の変化量の割合）とにより決定される。
【００７５】
図６の増幅回路では、第１のバイポーラトランジスタが実質的に自己バイアスされる結果、第１のバイポーラトランジスタの動作点は、トランジスタＱの周囲の温度に対して安定となる。
また、エミッタ接地モードでのバイポーラトランジスタの電圧増幅率は一般に、増幅の対象の信号の周波数が増大するにつれミラー効果に従って減少する。しかし、図６の増幅回路では、第１のバイポーラトランジスタに上述の通り負帰還がかかるため、図６の増幅回路のカットオフ周波数は、例えば図４の増幅回路に比べ高くなる。すなわち周波数特性が改善される。
【００７６】
なお、図６の増幅回路においても、トランジスタＱの第１のバイポーラトランジスタは実質的にＡ級動作をする必要はなく、入力端ＩＮから信号が実質的に供給されていない状態において実質的に能動領域にあればよい。
【００７７】
この発明の実施の形態にかかる増幅回路は、例えば、図７に示す構成をとってもよい。
図示するように、この増幅回路は、トランジスタＱと、ダイオードＤと、抵抗器Ｒ４〜Ｒ８と、入力端ＩＮと、出力端ＯＵＴとからなる。
【００７８】
トランジスタＱは、図１に示すトランジスタと実質的に同一のものである。ただし、この増幅回路のトランジスタＱにおいては、第２のバイポーラトランジスタのコレクタの機能を行うのは第２の半導体層２であり、第２のバイポーラトランジスタのエミッタの機能を行うのは第５の半導体層５である。
【００７９】
トランジスタＱのコレクタ端子ｔＣと外部の直流電源の正極との間には抵抗器Ｒ４が接続され、また、コレクタ端子ｔＣには、出力端ＯＵＴが接続されている。コレクタ端子ｔＣと第２エミッタ端子ｔＥ２との間には抵抗器Ｒ５が接続され、第１エミッタ端子ｔＥ１と第２エミッタ端子ｔＥ２との間には抵抗器Ｒ６が接続されている。第１エミッタ端子ｔＥ１及び直流電源の負極は接地されている。直流電源の正極とベース端子ｔＢとの間には抵抗器Ｒ７が接続され、ベース端子ｔＢにはダイオードＤのアノードが接続され、ダイオードＤのカソードは入力端ＩＮに接続されている。入力端ＩＮと第１エミッタ端子ｔＥ１との間には抵抗器Ｒ８が接続されている。
【００８０】
抵抗器Ｒ４〜Ｒ８の抵抗値は、トランジスタＱの第１のバイポーラトランジスタが実質的にＡ級動作を行い、入力端ＩＮの電位が接地電位にほぼ等しくなるような値に選ばれている。
【００８１】
例えば、第２のバイポーラトランジスタのエミッタ（すなわち、第５の半導体層５）に対する第２のバイポーラトランジスタのベース（すなわち、第４の半導体層４）の電圧が約−０．７ボルトであるとする。また、直流電源の正極から抵抗器Ｒ７、ダイオードＤ及び抵抗器Ｒ８を経て直流電源の負極に至る電流によりダイオードＤの両端（すなわち、アノード及びカソード）の間に発生する順方向電圧が、グラウンドに対して約＋０．５ボルトであるとする。
この場合、抵抗器Ｒ４〜Ｒ８の抵抗値は、第２のバイポーラトランジスタのエミッタの電圧が、グラウンドに対して約＋１．２ボルトとなるような値に選ばれる。
【００８２】
図７の増幅回路においては、直流電源の両極より電源電圧を印加すると、第１のバイポーラトランジスタのコレクタからエミッタには、第１のバイポーラトランジスタがほぼ完全にオンしたときに流れる電流のほぼ半分の電流が流れる。
【００８３】
また、第２のバイポーラトランジスタのコレクタ（すなわち、第２の半導体層２）には、第２の半導体層２及び第３の半導体層３により形成されるダイオードの順方向電圧が印加される。
そして、第２のバイポーラトランジスタのエミッタには、第４の半導体層４及び第５の半導体層５が形成するダイオードの両端間に発生する順方向電圧と、ダイオードＤの両端間に発生する順方向電圧との和に実質的に等しい電圧が印加される。
【００８４】
従って、第２のバイポーラトランジスタのコレクタの電位はエミッタの電位より０．６ボルト程度低くなり、第２のバイポーラトランジスタは、能動領域での動作を行う。なお、入力端ＩＮの電圧は、抵抗器Ｒ４〜Ｒ８の抵抗値が上述した通りに選ばれている結果、ほぼ０となる。
【００８５】
直流電源より電源電圧を印加した状態で、入力端ＩＮに、増幅の対象となる入力信号が供給されたとする。この場合、第２のバイポーラトランジスタのベースである第４の半導体層４に供給される電流の大きさは、入力信号の電圧の増加量に実質的に比例して減少し、また、入力信号の電圧の減少量に実質的に比例して増加する。
【００８６】
そして、第２のバイポーラトランジスタのエミッタからコレクタに流れる電流の大きさは、第２のバイポーラトランジスタのベースに供給される電流の増減の量に実質的に比例して増減する。
【００８７】
第２のバイポーラトランジスタのエミッタ−コレクタ間に流れる電流は、第１のバイポーラトランジスタのベース電流として、第２及び第３の半導体層２及び３の間にも流れ、第１のバイポーラトランジスタは、このベース電流を増幅した電流を、第１のバイポーラトランジスタのエミッタ−コレクタ間に流す。
【００８８】
そして、抵抗器Ｒ４の両端に発生する電圧は、第１のバイポーラトランジスタのエミッタ−コレクタ間に流れる電流の大きさに比例し、第１のバイポーラトランジスタのエミッタ−コレクタ間の電圧は、電源電圧から抵抗器Ｒ４の両端間の電圧を差し引いたものに実質的に等しい。
【００８９】
この結果、出力端ＯＵＴの電圧は、入力端ＩＮの電圧の上昇量に実質的に比例して上昇し、また、入力端ＩＮの電圧の降下量に実質的に比例して降下する。すなわち、図７に示す増幅回路は、入力端ＩＮに印加された電圧を実質的に同相で増幅した電圧を、出力端ＯＵＴに発生させる。
【００９０】
そして、図７の増幅回路では、第１のバイポーラトランジスタのコレクタ−エミッタ間に流れる電流が増加すると、第１のバイポーラトランジスタのコレクタの電圧が降下し、従って、抵抗器Ｒ５及びＲ６の接続点に接続されている、第２のバイポーラトランジスタのエミッタの電位も降下する。
このため、第２のバイポーラトランジスタのベース−エミッタ間の電位差が縮小し、第２のバイポーラトランジスタのエミッタ−コレクタ間を流れる電流（すなわち、第１のバイポーラトランジスタのベース電流）が減少して、第１のバイポーラトランジスタのコレクタ−エミッタ間に流れる電流も減少する。
【００９１】
従って、第１のバイポーラトランジスタは、図６の増幅回路における第１のバイポーラトランジスタと同様、実質的に自己バイアスされ、第１のバイポーラトランジスタのコレクタ−エミッタ間の電流の変化はベースに負帰還される。
これにより、図７の増幅回路においても、第１のバイポーラトランジスタの動作点はトランジスタＱの周囲の温度に対して安定となり、また、増幅回路全体の周波数特性も改善される。
【００９２】
なお、図７の増幅回路では、入力端ＩＮの電圧の変化に対する出力端ＯＵＴの電圧の変化率は、第１及び第２のバイポーラトランジスタの電流増幅率と、第１のバイポーラトランジスタのコレクタ−エミッタ間の電流の変化がベース電流に負帰還される帰還率とにより決定される。
【００９３】
また、図７の増幅回路においては、トランジスタＱに含まれる第１のバイポーラトランジスタは実質的にＡ級動作をする必要はなく、第２のバイポーラトランジスタと同様に、入力端ＩＮから信号が実質的に供給されていない状態において実質的に能動領域にあればよい。
【００９４】
なお、この発明の実施の形態にかかるトランジスタの構成は上述のものに限られない。
例えば、第１の半導体層１、第３の半導体層３及び第４の半導体層４の導電型（不純物型）はｎ型である必要はなく、ｐ型としてもよい。第１の半導体層１、第３の半導体層３及び第４の半導体層４がｐ型である場合、第２の半導体層２及び第５の半導体層５はｎ型であればよい。
【００９５】
第１の半導体層１、第３の半導体層３及び第４の半導体層４がｐ型で、第２の半導体層２及び第５の半導体層５がｎ型である場合におけるこのトランジスタの動作は、このトランジスタ各部に流れる電流の向きが逆になる点を除き、第１の半導体層１、第３の半導体層３及び第４の半導体層４がｎ型で、第２の半導体層２及び第５の半導体層５がｐ型である場合のこのトランジスタの動作と実質的に同一である。
【００９６】
また、第１の半導体層１及びコレクタ端子ｔＣが第３の半導体層３及び第１エミッタ端子ｔＥ１の機能を行うようにし、且つ、第３の半導体層３及び第１エミッタ端子ｔＥ１が第１の半導体層１及びコレクタ端子ｔＣの機能を行うようにしてもよい。
【００９７】
また、この発明の実施の形態のトランジスタは、例えば図８（ａ）及び図８（ｂ）に示すように、第２の半導体層２及び第３の半導体層３の接合面の面積が、第２の半導体層２及び第４の半導体層４の接合面の面積より小さくなっていてもよい。
また、図８（ａ）に示すように、第４の半導体層４及び第５の半導体層５の接合面の面積が、第２の半導体層２及び第４の半導体層４の接合面の面積より小さくなっていてもよい。また、図８（ｂ）に示すように、第２の半導体層２及び第４の半導体層４の接合面の面積が、第４の半導体層４及び第５の半導体層５の接合面の面積より小さくなっていてもよい。
【００９８】
これにより、このトランジスタに含まれる上述の第１及び第２のバイポーラトランジスタのエミッタからコレクタに注入されるキャリアの量は、各バイポーラトランジスタのベースに流れるわずかなベース電流により制御することができる。すなわち、第１及び第２のバイポーラトランジスタのベースの入力インピーダンスは大きくなり、また、第１及び第２のバイポーラトランジスタの電流増幅率が大きくなる。
【００９９】
なお、各バイポーラトランジスタのエミッタからベースに流れ込んだ少数キャリアはベースに幅広く拡散し、各バイポーラトランジスタのコレクタに流れるコレクタ電流として吸収される。
【０１００】
また、各バイポーラトランジスタのベース−エミッタ間の接合面の面積を小さくすることにより、これらの接合部が形成するコンデンサの接合容量も小さくなる。このため、このトランジスタでは、良好な周波数特性を得ること（すなわち、このトランジスタに含まれる第１及び第２のバイポーラトランジスタのトランジション周波数を高くすること）もできる。
【０１０１】
従来の大電力用トランジスタは、電流増幅率が小さく周波数特性も悪いという欠点があった。これに対し、図８（ａ）及び図８（ｂ）に示すトランジスタは、大電力用であっても小電力用並に制御が容易であるので、電力制御用として幅広く使用することができる。
【０１０２】
【発明の効果】
以上説明したように、この発明によれば、信号を入力する端子の電圧が実質的に接地電位に等しい状態で信号の増幅を行う増幅回路と、そのような増幅回路の製造を容易にする半導体素子とが実現される。
【図面の簡単な説明】
【図１】この発明の実施の形態にかかるトランジスタの構成を示す模式的断面図である。
【図２】この発明の実施の形態にかかる増幅回路の構成を示す回路図である。
【図３】図２の増幅回路の入力端及び出力端の電圧の波形を示すグラフである。
【図４】図２の増幅回路の変形例の構成を示す回路図である。
【図５】図４の増幅回路の入力端及び出力端の電圧の波形を示すグラフである。
【図６】図２の増幅回路の変形例の構成を示す回路図である。
【図７】図２の増幅回路の変形例の構成を示す回路図である。
【図８】（ａ）及び（ｂ）は、図１のトランジスタの変形例の構成を示す模式的断面図である。
【符号の説明】
１ 第１の半導体層
２ 第２の半導体層
３ 第３の半導体層
４ 第４の半導体層
５ 第５の半導体層
Ｄ ダイオード
Ｑ トランジスタ
ｔＢ ベース端子
ｔＢＩＡＳ バイアス端子
ｔＣ コレクタ端子
ｔＥ１ 第１エミッタ端子
ｔＥ２ 第２エミッタ端子
Ｒ１〜Ｒ８ 抵抗器

Claims (6)

1. 第１導電型の第１の半導体層と、
   前記第１の半導体層に接合された第２導電型の第２の半導体層と、
   前記第２の半導体層に接合された第１導電型の第３の半導体層と、
   前記第２の半導体層に接合された第１導電型の第４の半導体層と、
   前記第４の半導体層に接合された第２導電型の第５の半導体層と、
   を備え、
   前記第１、第２および第３の半導体層は、前記第１の半導体層がコレクタとして機能し、前記第２の半導体層がベースとして機能し、前記第３の半導体層がエミッタとして機能する第１のバイポーラトランジスタをなし、前記第２、第４および第５の半導体層は、前記第２の半導体層がエミッタとして機能し、前記第４の半導体層がベースとして機能し、前記第５の半導体層がコレクタとして機能する第２のバイポーラトランジスタをなす半導体素子と、
   前記第２のバイポーラトランジスタの前記エミッタに、前記第１のバイポーラトランジスタの前記コレクタおよび前記エミッタを含む電流路を導通させるためのバイアス電流を供給し、前記第２のバイポーラトランジスタの前記ベースに、前記第２のバイポーラトランジスタの前記コレクタおよび前記エミッタを含む電流路を導通させるためのバイアス電流を供給するバイアス手段と、
   前記第２のバイポーラトランジスタの前記ベースに入力信号を供給する入力手段と、
   前記第２のバイポーラトランジスタの前記エミッタが発生する電圧を前記第１のバイポーラトランジスタの前記ベースに印加する手段と、
   前記第１のバイポーラトランジスタの前記コレクタおよび前記エミッタを含む電流路にカスケードに接続される負荷に流れる電流の大きさを表す出力信号を外部に供給する出力手段と、
   を備えることを特徴とする増幅回路。
2. 第２導電型の第１の半導体層と、
   前記第１の半導体層に接合された第１導電型の第２の半導体層と、
   前記第２の半導体層に接合された第２導電型の第３の半導体層と、
   前記第２の半導体層に接合された第２導電型の第４の半導体層と、
   前記第４の半導体層に接合された第１導電型の第５の半導体層と、
   を備え、
   前記第１、第２および第３の半導体層は、前記第１の半導体層がエミッタとして機能し、前記第２の半導体層がベースとして機能し、前記第３の半導体層がコレクタとして機能する第１のバイポーラトランジスタをなし、前記第２、第４および第５の半導体層は、前記第２の半導体層がコレクタとして機能し、前記第４の半導体層がベースとして機能し、前記第５の半導体層がエミッタとして機能する第２のバイポーラトランジスタをなす半導体素子と、
   前記第２のバイポーラトランジスタの前記コレクタに、前記第１のバイポーラトランジスタの前記エミッタおよび前記コレクタを含む電流路を導通させるためのバイアス電流を供給し、前記第２のバイポーラトランジスタの前記ベースに、前記第２のバイポーラトランジスタの前記エミッタおよび前記コレクタを含む電流路を導通させるためのバイアス電流を供給するバイアス手段と、
   前記第２のバイポーラトランジスタの前記ベースに入力信号を供給する入力手段と、
   前記第２のバイポーラトランジスタの前記コレクタが発生する電圧を前記第１のバイポーラトランジスタの前記ベースに印加する手段と、
   前記第１のバイポーラトランジスタの前記エミッタおよび前記コレクタを含む電流路にカスケードに接続される負荷に流れる電流の大きさを表す出力信号を外部に供給する出力手段と、
   を備えることを特徴とする増幅回路。
3. 第１導電型の第１の半導体層と、
   前記第１の半導体層に接合された第２導電型の第２の半導体層と、
   前記第２の半導体層に接合された第１導電型の第３の半導体層と、
   前記第２の半導体層に接合された第１導電型の第４の半導体層と、
   前記第４の半導体層に接合された第２導電型の第５の半導体層と、
   を備え、
   前記第１、第２および第３の半導体層は、前記第１の半導体層がコレクタとして機能し、前記第２の半導体層がベースとして機能し、前記第３の半導体層がエミッタとして機能する第１のバイポーラトランジスタをなし、前記第２、第４および第５の半導体層は、前記第２の半導体層がエミッタとして機能し、前記第４の半導体層がベースとして機能し、前記第５の半導体層がコレクタとして機能する第２のバイポーラトランジスタをなす半導体素子と、
   前記第２のバイポーラトランジスタの前記エミッタに、前記第１のバイポーラトランジスタの前記コレクタおよび前記エミッタを含む電流路を導通させるためのバイアス電流を供給し、前記第２のバイポーラトランジスタの前記ベースに、前記第２のバイポーラトランジスタの前記コレクタおよび前記エミッタを含む電流路を飽和させるためのバイアス電流を供給するバイアス手段と、
   前記第２のバイポーラトランジスタの前記ベースに入力信号を供給する入力手段と、
   前記第２のバイポーラトランジスタの前記コレクタおよび前記エミッタを含む電流路に流れる電流を前記第１のバイポーラトランジスタの前記ベースに供給する手段と、
   前記第１のバイポーラトランジスタの前記コレクタおよび前記エミッタを含む電流路にカスケードに接続される負荷に流れる電流の大きさを表す出力信号を外部に供給する出力手段と、
   を備えることを特徴とする増幅回路。
4. 第２導電型の第１の半導体層と、
   前記第１の半導体層に接合された第１導電型の第２の半導体層と、
   前記第２の半導体層に接合された第２導電型の第３の半導体層と、
   前記第２の半導体層に接合された第２導電型の第４の半導体層と、
   前記第４の半導体層に接合された第１導電型の第５の半導体層と、
   を備え、
   前記第１、第２および第３の半導体層は、前記第１の半導体層がエミッタとして機能し、前記第２の半導体層がベースとして機能し、前記第３の半導体層がコレクタとして機能する第１のバイポーラトランジスタをなし、前記第２、第４および第５の半導体層は、前記第２の半導体層がコレクタとして機能し、前記第４の半導体層がベースとして機能し、前記第５の半導体層がエミッタとして機能する第２のバイポーラトランジスタをなす半導体素子と、
   前記第２のバイポーラトランジスタの前記コレクタに、前記第１のバイポーラトランジスタの前記エミッタおよび前記コレクタを含む電流路を導通させるためのバイアス電流を供給し、前記第２のバイポーラトランジスタの前記ベースに、前記第２のバイポーラトランジスタの前記エミッタおよび前記コレクタを含む電流路を飽和させるためのバイアス電流を供給するバイアス手段と、
   前記第２のバイポーラトランジスタの前記ベースに入力信号を供給する入力手段と、
   前記第２のバイポーラトランジスタの前記エミッタおよび前記コレクタを含む電流路に流れる電流を前記第１のバイポーラトランジスタの前記ベースに供給する手段と、
   前記第１のバイポーラトランジスタの前記エミッタおよび前記コレクタを含む電流路にカスケードに接続される負荷に流れる電流の大きさを表す出力信号を外部に供給する出力手段と、
   を備えることを特徴とする増幅回路。
5. 第１導電型の第１の半導体層と、
   前記第１の半導体層に接合された第２導電型の第２の半導体層と、
   前記第２の半導体層に接合された第１導電型の第３の半導体層と、
   前記第２の半導体層に接合された第１導電型の第４の半導体層と、
   前記第４の半導体層に接合された第２導電型の第５の半導体層と、
   を備え、
   前記第１、第２および第３の半導体層は、前記第１の半導体層がコレクタとして機能し、前記第２の半導体層がベースとして機能し、前記第３の半導体層がエミッタとして機能する第１のバイポーラトランジスタをなし、前記第２、第４および第５の半導体層は、前記第２の半導体層がエミッタとして機能し、前記第４の半導体層がベースとして機能し、前記第５の半導体層がコレクタとして機能する第２のバイポーラトランジスタをなす半導体素子と、
   前記第２のバイポーラトランジスタの前記エミッタに、前記第１のバイポーラトランジスタの前記コレクタおよび前記エミッタを含む電流路を導通させるためのバイアス電流を供給し、前記第２のバイポーラトランジスタの前記ベースに、前記第２のバイポーラトランジスタの前記コレクタおよび前記エミッタを含む電流路を能動領域で導通させるためのバイアス電流を供給するバイアス手段と、
   入力端と、前記入力端に印加された入力信号を表す電流を前記第２のバイポーラトランジスタの前記ベースに供給する手段と、を備える入力手段と、
   前記入力端の電位が前記第１のバイポーラトランジスタの前記エミッタの電位にほぼ等しくなるように、前記入力端と前記第２のバイポーラトランジスタの前記ベースとの間の電圧を制御する電位固定手段と、
   前記第２のバイポーラトランジスタの前記コレクタおよび前記エミッタを含む電流路に流れる電流を前記第１のバイポーラトランジスタの前記ベースに供給する手段と、
   前記第１のバイポーラトランジスタの前記コレクタおよび前記エミッタを含む電流路にカスケードに接続される負荷に流れる電流の大きさを表す出力信号を外部に供給する出力手段と、
   を備えることを特徴とする増幅回路。
6. 第２導電型の第１の半導体層と、
   前記第１の半導体層に接合された第１導電型の第２の半導体層と、
   前記第２の半導体層に接合された第２導電型の第３の半導体層と、
   前記第２の半導体層に接合された第２導電型の第４の半導体層と、
   前記第４の半導体層に接合された第１導電型の第５の半導体層と、
   を備え、
   前記第１、第２および第３の半導体層は、前記第１の半導体層がエミッタとして機能し、前記第２の半導体層がベースとして機能し、前記第３の半導体層がコレクタとして機能する第１のバイポーラトランジスタをなし、前記第２、第４および第５の半導体層は、前記第２の半導体層がコレクタとして機能し、前記第４の半導体層がベースとして機能し、前記第５の半導体層がエミッタとして機能する第２のバイポーラトランジスタをなす半導体素子と、
   前記第２のバイポーラトランジスタの前記コレクタに、前記第１のバイポーラトランジスタの前記エミッタおよび前記コレクタを含む電流路を導通させるためのバイアス電流を供給し、前記第２のバイポーラトランジスタの前記ベースに、前記第２のバイポーラトランジスタの前記エミッタおよび前記コレクタを含む電流路を能動領域で導通させるためのバイアス電流を供給するバイアス手段と、
   入力端と、前記入力端に印加された入力信号を表す電流を前記第２のバイポーラトランジスタの前記ベースに供給する手段と、を備える入力手段と、
   前記入力端の電位が前記第１のバイポーラトランジスタの前記コレクタの電位にほぼ等しくなるように、前記入力端と前記第２のバイポーラトランジスタの前記ベースとの間の電圧を制御する電位固定手段と、
   前記第２のバイポーラトランジスタの前記コレクタおよび前記エミッタを含む電流路に流れる電流を前記第１のバイポーラトランジスタの前記ベースに供給する手段と、
   前記第１のバイポーラトランジスタの前記コレクタおよび前記エミッタを含む電流路にカスケードに接続される負荷に流れる電流の大きさを表す出力信号を外部に供給する出力手段と、
   を備えることを特徴とする増幅回路。

Images