JP3560166B2 - 半導体記憶装置 - Google Patents

Description

【０００１】
【産業上の利用分野】
本発明は、ビット長Ｎでワード数Ｍのデータを記憶するメモリマトリックスを構成する各メモリセル毎に設けた照合回路によるディスチャージが、プリチャージされていたマッチ線になされたか否かを検出することで、ビット線に入力されるビットパターンの検索ワードデータと、メモリマトリックスのワード行に記憶されるビットパターンの記憶ワードデータとの照合結果を得るようにした半導体記憶装置に係り、特に、検索動作時の消費電力を低減し、又、電源線に流れるピーク最大電流をより小さくすることで、大電流による電源線への負担を軽減したり、電源ノイズの強度を減少することができる半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、その集積度の向上や組み込む論理回路の設計等、様々な設計技術の進歩等によって、様々な分野でデジタル回路技術が用いられるようになっている。このようなデジタル回路技術では、ＣＰＵ（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ ）等の演算やデータ処理等を行うものだけでなく、ＲＡＭ（ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）等の半導体記憶装置やハードディスク装置等の外部記憶装置についても、例えば集積度等の面で飛躍的な進歩が見られ、又様々な分野で用いられるようになっている。
【０００３】
例えば、データベースにおけるデータ処理、又様々な信号処理や画像処理では、その処理中に多量のデータを取り扱うことが多く、又、処理中のデータに対するアクセス回数も多くなる傾向がある。例えば、データベースにおけるデータ処理では、半導体記憶装置に記憶されているデータに対して、頻繁にデータ検索が行われるものである。従って、このような処理を行うデジタル処理装置では、用いる記憶装置自体の構成や性能、該記憶装置の利用方法は、当該デジタル処理装置全体の性能に大きな影響を与えるものとなっている。
【０００４】
このため、半導体記憶装置自体に、データベースにおけるデータ処理において頻繁に行われる、データ検索機能を備えるようにしたものが、近年多く用いられるようになっている。この半導体記憶装置は、ビット長Ｎでワード数Ｍのデータを記憶するメモリマトリックスを構成する各メモリセル毎に設けた照合回路によるディスチャージが、プリチャージされたマッチ線になされたか否かを検出することで、ビット線に入力されるビットパターンの検索ワードデータと、メモリマトリックスのワード行に記憶されるビットパターンの記憶ワードデータとの照合結果を得るようにしたものである。以降、このような半導体記憶装置を、検索機能付半導体記憶装置と称する。
【０００５】
図１２は、従来から用いられている前記検索機能付半導体記憶装置のメモリマトリックスの回路図である。
【０００６】
この図１２に示される検索機能付半導体記憶装置のメモリマトリックスは、ビット長Ｎでワード数Ｍのデータを記憶するものである。従って、１ビットのビットデータを記憶するメモリセルＭ１１〜ＭＭＮは、合計（Ｍ×Ｎ）個用いられている。又、これらメモリセルＭ１１〜ＭＭＮそれぞれは、ビット線対Ｂｎ 及び（Ｂｎ バー）と、ワード線Ｗｍ と、検索イネーブル線ＥＮｍ と、マッチ線ＭＣＨｍ を入力あるいは出力する。
【０００７】
又、このようなメモリセルＭ１１〜ＭＭＮは、図示される如く、マトリックス状に配列され、合計Ｎ個の同一ワード行のものは、前記ワード線Ｗｍ 及び前記検索イネーブル線ＥＮｍ 及び前記マッチ線ＭＣＨｍ が共通となっている。又、合計Ｍ個の同一ビット列のものについては、前記ビット線対Ｂｎ 及び（Ｂｎ バー）が共通となっている。
【０００８】
図１３は、前記従来の検索機能付半導体記憶装置に用いられるメモリセルの回路図である。
【０００９】
この図１３に示されるメモリセルは、前記図１２に示した検索機能付半導体記憶装置に用いられる前記メモリセルＭ１１〜ＭＭＮの１つ（以降、メモリセルＭと称する）である。該メモリセルＭは、合計２個のインバータゲートＩ１及びＩ２と、合計６個のＮチャネルＭＯＳトランジスタＴ１〜Ｔ６によって構成されている。
【００１０】
まず、前記インバータゲートＩ１及びＩ２は、互いに、一方の出力が他方の出力へと接続され、ビットデータが保持されるようになっている。又、前記ＮチャネルＭＯＳトランジスタＴ１及びＴ２のそれぞれのゲートは、前記ワード線Ｗｍ に接続されている。前記ＮチャネルＭＯＳトランジスタＴ４及びＴ６のそれぞれのゲートは、前記検索イネーブル線ＥＮｍ に接続されている。前記ＮチャネルＭＯＳトランジスタＴ３のゲートは、前記インバータゲートＩ１の入力側に接続されている。前記ＮチャネルＭＯＳトランジスタＴ５のゲートは、前記インバータゲートＩ１の出力に接続されている。
【００１１】
このような前記メモリセルＭにおいて、まず、ビットデータ書込みに際しては、前記ワード線Ｗｍ をＨ状態とする。これによって、前記ＮチャネルＭＯＳトランジスタＴ１及びＴ２はいずれもオンとなる。これと共に、前記ビット線対Ｂｎ 及び（Ｂｎ バー）から書き込むビットデータを入力することで、これを前記インバータゲートＩ１及びＩ２にて保持することができる。
【００１２】
又、前記メモリセルＭにおいて、これに保持されているビットデータの読出しに際しては、前記ワード線Ｗｍ をＨ状態とする。これによって、前記ＮチャネルＭＯＳトランジスタＴ１及びＴ２がいずれもオン状態となり、保持されているビットデータは前記ビット線対Ｂｎ 及び（Ｂｎ バー）から読み出すことができる。
【００１３】
なお、この図１３に示されるようなメモリセルの前記インバータゲートＩ１及びＩ２に関して、前記ビット線Ｂn側、即ち前記インバータゲートＩ１の入力がＨ状態に保持され、又、前記ビット線（Ｂnバー）側、即ち前記インバータゲートＩ１の出力がＬ状態に保持されている場合、このような状態を、以降、「メモリセルＭにＨ状態（“１”）が保持されている」と称する。一方、これらインバータゲートＩ１及びＩ２について、前記ビット線Ｂn側がＬ状態に保持され、且つ前記ビット線（Ｂnバー）側がＨ状態に保持されている場合、このような状態を、以降、「メモリセルＭにＬ状態（“０”）が保持されている」と称する。
【００１４】
又、前記ビット線対Ｂn及び（Ｂnバー）に関しては、前記ビット線ＢnがＨ状態で、且つ、前記ビット線（Ｂnバー）がＬ状態となる状態を、以降、「前記ビット線対Ｂn及び（Ｂnバー）がＨ状態」と称する。一方、前記ビット線対Ｂn及び（Ｂnバー）に関して、前記ビット線ＢnがＬ状態で且つ前記ビット線（Ｂnバー）がＨ状態の場合、このような状態を、以降、「前記ビット線対Ｂn及び（Ｂnバー）がＬ状態」と称する。
【００１５】
この図１３において、このようなメモリセルＭにおけるビットデータの検索、即ち、メモリセルＭによって保持されているビットデータと、前記ビット線対Ｂn及び（Ｂnバー）から入力されるビットデータとの照合は、次のように行われる。
【００１６】
即ち、該照合にあたって、まず、前記ワード線Ｗｍ 及び前記検索イネーブル線ＥＮｍ はＬ状態のままとしておき、前記マッチ線ＭＣＨｍ をＨ状態にプリチャージする。このプリチャージは、前記マッチ線ＭＣＨｍ を電源線へと接続した後、フローティング状態とするというものである。このようなプリチャージによって、該マッチ線ＭＣＨｍ の論理状態は、該マッチ線ＭＣＨｍ に蓄積された電荷によって、Ｈ状態に保持される。
【００１７】
このようなプリチャージに対して、一方、前記ビット線対Ｂn及び（Ｂnバー）に対しては、照合されるビットデータが入力される。このようなビットデータ入力に際して、前記ワード線ＷmはＬ状態のままであり、前記検索イネーブル線ＥＮmもＬ状態のままであるため、入力されたビットデータは、メモリセルＭに保持されるビットデータや、プリチャージされている前記マッチ線ＭＣＨmに対して影響を与えない。
【００１８】
前記プリチャージが完了し、且つ、前記ビット線対Ｂn及び（Ｂnバー）へとビットデータを入力した後に、前記検索イネーブル線ＥＮmをＨ状態とする。該検索イネーブル線ＥＮmをＨ状態とすることで、前記ＮチャネルＭＯＳトランジスタＴ４及びＴ６がいずれもオン状態となる。又、前記ＮチャネルＭＯＳトランジスタＴ３あるいはＴ５のいずれか一方は、メモリセルＭに保持されているビットデータに従ってオン状態となる。即ち、メモリセルＭにＨ状態（“１”）のビットデータが保持されている場合、前記ＮチャネルＭＯＳトランジスタＴ３がオン状態となる。一方、メモリセルＭにＬ状態（“０”）のビットデータが保持されている場合、前記ＮチャネルＭＯＳトランジスタＴ５がオン状態となる。
【００１９】
従って、このように前記検索イネーブル線ＥＮmがＨ状態となると、メモリセルＭに保持されるビットデータと、前記ビット線対Ｂn及び（Ｂnバー）にて入力されるビットデータとが一致する場合、前記マッチ線ＭＣＨmはＨ状態のままとなる。
【００２０】
例えば、メモリセルＭにＨ状態（“１”）が保持されており、前記ビット線対Ｂn及び（Ｂnバー）からＨ状態が入力された場合、前記ＮチャネルＭＯＳトランジスタＴ３及びＴ４がいずれもオンとなり、前記マッチ線ＭＣＨmはＨ状態の前記ビット線Ｂnへと接続されるので、該マッチ線ＭＣＨmはＨ状態のままとなる。一方、メモリセルＭにＬ状態（“０”）が保持されており、且つ、前記ビット線対Ｂn及び（Ｂnバー）からＬ状態が入力された場合には、前記ＮチャネルＭＯＳトランジスタＴ５及びＴ６がいずれもオン状態となり、前記マッチ線ＭＣＨmはＨ状態となっている前記ビット線（Ｂnバー）へと接続され、該マッチ線ＭＣＨmはＨ状態のままとなる。
【００２１】
一方、メモリセルＭに保持されているビットデータと、前記ビット線対Ｂn及び（Ｂnバー）から入力されるビットデータとが不一致の場合、前記マッチ線ＭＣＨmはディスチャージされ、Ｌ状態となる。
【００２２】
例えば、メモリセルＭにＬ状態が保持されており、前記ビット線対Ｂn及び（Ｂnバー）からＨ状態が入力された場合には、前記ＮチャネルＭＯＳトランジスタＴ５及びＴ６がいずれもオン状態となり、前記マッチ線ＭＣＨmはＬ状態の前記ビット線（Ｂnバー）へと接続され、該マッチ線ＭＣＨmはＬ状態にディスチャージされる。又、メモリセルＭにＨ状態が保持されており、前記ビット線対Ｂn及び（Ｂnバー）にＬ状態が入力された場合には、前記ＮチャネルＭＯＳトランジスタＴ３及びＴ４がいずれもオン状態となり、前記マッチ線ＭＣＨmはＬ状態の前記ビット線Ｂnに接続され、該マッチ線ＭＣＨmはＬ状態にディスチャージされる。
【００２３】
以上説明したような検索機能付半導体記憶装置によれば、ビット線に入力されるビットパターンの検索ワードデータと、メモリマトリックスのワード行に記憶されるビットパターンの記憶ワードデータとの照合を、多数のワードについて並行照合することができる。
【００２４】
例えば、前記図１２に示した検索機能付半導体記憶装置では、ビット線対（Ｂ１−（Ｂ１バー））〜（Ｂn−（Ｂnバー））へと検索ワードデータを入力し、全ての前記検索イネーブル線ＥＮ１〜ＥＮＭを同時にＨ状態とすることで、合計Ｍ個の全てのワードそれぞれに記憶されているワードデータを、入力される前記検索ワードデータと一斉に照合することができる。又、この照合結果は、前記マッチ線ＭＣＨ１〜ＭＣＨmから得ることができる。
【００２５】
【発明が達成しようとする課題】
しかしながら、前述の従来の検索機能付半導体記憶装置においては、入力される検索ワードデータとの照合が不一致となったワード行の、マッチ線のディスチャージが一斉に行われるため、このようなディスチャージに要する電流が、一時期に集中して電源線に流れてしまっていた。このため、電源線には、ほぼ瞬間的に、大きな電流が流れることとなってしまっていた。
【００２６】
このように電源線に流れる電流が一時期に集中してしまうと、大電流によって電源線に負担がかかってしまう。例えば、電源線がその大電流によるジュール熱によって発熱し、断線等の損傷を受けてしまう恐れがある。又、このような損傷を防ぐために、従来は電源線の断面積を大きくするようにしていたが、このように電源線を太くしてしまうと、その半導体記憶装置の集積度を低下させてしまうという問題がある。更に、このように電流が電源線に一時期に集中して流れると、電源ノイズの強度が増大してしまうという問題もある。
【００２７】
本発明は、前記従来の問題点を解決するべくなされたもので、検索機能付半導体記憶装置における検索動作時の消費電力を低減し、又、電源線に流れるピーク最大電流をより小さくすることで、大電流による電源線への負担を軽減したり、電源ノイズの強度を減少することができる半導体記憶装置を提供することを目的とする。
【００２８】
【課題を達成するための手段】
本発明は、ビット長Ｎでワード数Ｍのデータを記憶するメモリマトリックスを構成する各メモリセル毎に設けた照合回路によるディスチャージが、プリチャージされていたマッチ線になされたか否かを検出することで、ビット線に入力されるビットパターンの検索ワードデータと、メモリマトリックスのワード行に記憶されるビットパターンの記憶ワードデータとの照合結果を得るようにした半導体記憶装置において、各ビット列毎にビット線が設けられた、それぞれ照合回路を有するメモリセルで成る合計Ｐブロックの複数の分割メモリマトリックスブロックを、ビット列方向に並べることで、ビット長Ｎでワード数Ｍのデータを記憶するようにしたメモリマトリックスと、検索イネーブル信号を入力する、前記分割メモリマトリックスブロック毎に独立し、又前記メモリマトリックスのワード行毎に独立した、少なくとも合計（Ｍ×（Ｐ−１）＋１）本の複数の検索イネーブル線と、検索実行前にプリチャージしておき、検索中の照合結果が不一致となるワードについては、不一致となっているメモリセルの前記照合回路にてディスチャージされる、前記分割メモリマトリックスブロック毎に独立し、又前記メモリマトリックスのワード行毎に独立した、プリチャージ状態に対応する照合一致補助信号を伝達する、少なくとも合計（Ｍ×Ｐ）本の複数のマッチ線と、第ｐ 番目に前記検索イネーブル信号が入力される前記分割メモリマトリックスブロックの第ｍ ワード目のワードに対応する前記検索イネーブル線にて伝達される前記検索イネーブル信号と、該ワードに対応する前記マッチ線から出力される前記照合一致補助信号との、これら２つの信号の論理積にて得られた信号を遅延させた照合一致信号を、第（ｐ ＋１）番目に前記検索イネーブル信号がその前記検出イネーブル線にて入力される前記分割メモリマトリックスブロックの第ｍ ワード目へと、該検索イネーブル信号として入力する検索イネーブルタイミング回路とを備えたことにより、前記課題を達成したものである。
【００２９】
又、前記半導体記憶装置において、前記検索イネーブルタイミング回路が、カスケード接続され、その接続点及び最終段出力から、順次、第２番目〜第Ｐ番目に生成される前記検索イネーブル信号のそれぞれの生成時のタイミング制御に用いられる第２イネーブルタイミング信号〜第Ｐイネーブルタイミング信号が引き出される、合計（Ｐ−１）個のブロック毎遅延回路と、第p番目に前記検索イネーブル信号が入力される前記分割メモリマトリックスブロックの第mワード目のワードに対応する前記検索イネーブル線にて伝達される前記検索イネーブル信号と、該ワードに対応する前記マッチ線から出力される前記照合一致補助信号と、カスケード接続された前記ブロック毎遅延回路の第p番目の接続点乃至は最終段出力から引き出される第p＋１イネーブルタイミング信号との、これら３つの信号の論理積から、第（p＋１）番目に前記検索イネーブル信号がその前記検索イネーブル線にて入力される前記分割メモリマトリックスブロックの第mワード目へと該検索イネーブル信号として入力する、照合一致信号を生成する検索イネーブル信号生成回路とを備えたことにより、前記課題を達成したものである。
【００３０】
又、前記半導体記憶装置において、第１番目に前記検索イネーブル信号が入力される前記分割メモリマトリックスブロックの第mワード目のワードについては、前記検索イネーブル信号生成回路が、該ワードに対応する前記マッチ線から出力される前記照合一致補助信号と、カスケード接続された前記ブロック毎遅延回路の第１番目の接続点から引き出される第２イネーブルタイミング信号との、これら２つの信号の論理積から前記照合一致信号を生成するものであることにより、前記課題を達成すると共に、用いる素子数を低減したものである。
【００３１】
又、前記半導体記憶装置において、前記検索イネーブルタイミング回路が、第ｐ 番目に前記検索イネーブル信号が入力される前記分割メモリマトリックスブロックの第ｍ ワード目のワードに対応する前記検索イネーブル線にて伝達される前記検索イネーブル信号を入力し、該検索イネーブル信号を遅延させたイネーブル遅延信号を出力するワード毎遅延回路と、該ワード毎遅延回路が出力する前記イネーブル遅延信号と、該イネーブル遅延信号に対応するワードへと対応する前記照合一致補助信号との、これら２つの信号の論理積から、第（ｐ ＋１）番目に前記検索イネーブル信号がその前記検索イネーブル線にて入力される前記第ｍ ワード目へと該検索イネーブル信号として入力する、照合一致信号を生成する検索イネーブル信号生成回路とを備えたことにより、前記課題を達成したものである。
【００３２】
【作用】
本発明の検索機能付半導体記憶装置に用いられているメモリマトリックスは、各ビット列毎にビット線が設けられた、それぞれ照合回路を有するメモリセルでなる合計Ｐブロックの複数の分割メモリマトリックスブロックを、ビット列方向に並べることで、ビット長Ｎでワード数Ｍのデータを記憶するようにしたものである。従って、本発明の該メモリマトリックスは、例えばビット列方向にＰブロックに分割されたものであるとも言うこともできる。
【００３３】
例えば、ビット長が６４ビットでワード数が１２８ワードのメモリマトリックスの場合、例えば後述する実施例の如く、合計４ブロック設けた、ビット長が１６ビットでワード数が１２８ワードの前記分割メモリマトリックスブロックを、ビット列方向に並べて用いるようにしてもよい。あるいは、更に分割して、合計８ブロック設けた、ビット長が８ビットでワード数が１２８ワードの前記分割メモリマトリックスブロックをビット列方向に並べて、前記メモリマトリックスに用いるようにしてもよい。
【００３４】
本発明においては、前記メモリマトリックスを前述のように合計Ｐブロックに分割すると共に、それぞれで行われる前記検索ワードデータと前記記憶ワードデータとの照合を、このような分割メモリマトリックスブロック間で相互にずらすようにしている。
【００３５】
これは、分割された前記分割メモリマトリックスブロック毎に備えた独立した検索イネーブル線へと、相互にタイミングがずらされた検索イネーブル信号を入力することによって行われる。このように相互にタイミングがずらされた前記検索イネーブル信号は、例えば後述する実施例の如く遅延回路等を用いながら、検索イネーブルタイミング回路にて生成することができる。
【００３６】
このように本発明においては、用いるメモリマトリックスを複数の前記分割メモリマトリックスブロックに分割し、これら分割メモリマトリックスブロック毎に順次検索することで、検索中の照合の不一致によるディスチャージによる電流が分散され、検索動作時の電源線に流れるピーク最大電流が低減される。例えば、前記メモリマトリックスを合計２個の前記分割メモリマトリックスブロックへと分割した場合には、そのピーク最大電流をほぼ半減することも可能である。このようにピーク最大電流が低減されることで、例えば電源線から輻射される電源ノイズについても低減される。又、例えばピーク最大電流が半減する場合、用いる電源線の太さを例えば半分にすることも可能であり、半導体記憶装置の集積度の向上を図ることも可能である。
【００３７】
更に、本発明においては、前述のように前記メモリマトリックスが分割された前記分割メモリマトリックスブロック毎に順次検索する際、前段の前記分割メモリマトリックスブロックでの照合で不一致となったワード行については、これ以降に検索される前記分割メモリマトリックスブロックの対応するワード行での照合を行わないようにしている。
【００３８】
これは、既に前段の前記分割メモリマトリックスブロックでの照合で不一致となったワード行につていは、それ以降に照合される前記分割メモリマトリックスブロックで照合が一致したとしても、結局、そのワード行の照合は不一致とされるためである。
【００３９】
又、このように前段に検索される前記分割メモリマトリックスブロックでの照合で不一致となったワード行については、これ以降の前記分割メモリマトリックスブロックでの照合を行わないことで、不必要な照合による不一致でのディスチャージによる電源電流が流れてしまうことを防止することができる。これによって、本発明においては、前記分割メモリマトリックスブロック毎に順次検索することで検索動作時の電源電流に流れるピーク電流を分散できるだけでなく、後段の前記分割メモリマトリックスブロックでの照合時には既に照合不一致となったワード行に関する照合は行われないため、より消費電流を低減することが可能である。
【００４０】
このように、前段の前記分割メモリマトリックスブロックでの照合結果に基づいて、次段での前記分割メモリマトリックスブロックでの各ワード行での照合を行うか否かは、前段でのワード行毎の照合結果、即ち、前段の各ワード行毎の前記照合一致補助信号を、前記検索イネーブルタイミング回路へと入力すると共に、入力された前段の前記照合一致補助信号に従って次段の前記検索イネーブル信号を生成することによって行っている。
【００４１】
なお、該検索イネーブルタイミング回路においては、前記分割メモリマトリックスブロック毎に順次検索する必要上、何等かの信号遅延回路を備えるものである。しかしながら、本発明はこのような信号遅延回路等、該検索イネーブルタイミング回路について具体的に限定するものではない。
【００４２】
例えば、該イネーブルタイミング回路に用いられる遅延回路は、後述する第１実施例の如く、前記分割メモリマトリックスブロック毎に設けられたブロック毎遅延回路であってもよい。あるいは、後述する第２実施例の如く、前記分割メモリマトリックスブロック毎、又それぞれの該分割メモリマトリックスブロックの各ワード上毎に設けられた、ワード毎遅延回路であってもよい。
【００４３】
【実施例】
以下、図を用いて本発明の実施例を詳細に説明する。
【００４４】
図１は、本発明が適用された検索機能付半導体記憶装置の実施例の主要部の回路図である。
【００４５】
この図１に示される前記半導体記憶装置は、ビット長が６４ビットで、ワード数が１２８ワードとなっており、これに対応する合計（６４×１２８＝８１９２）個のメモリセルを備えたメモリマトリックスを備える。又、該メモリマトリックスは、合計４ブロックの前記分割メモリマトリックスブロックにて構成される。即ち、第１分割メモリマトリックスブロック〜第４分割メモリマリトックスブロックにて構成される。
【００４６】
これら合計４ブロックの前記分割メモリマトリックスブロックは、それぞれ、ビット長が１６ビットであり、又、ワード数が１２８ワードとなっている。又、前記メモリマトリックスは、合計５１２個のワードメモリＭＷ１ａ 〜ＭＷ１２８ａ 、ＭＷ１ｂ 〜ＭＷ１２８ｂ 、ＭＷ１ｃ 〜ＭＷ１２８ｃ 及びＭＷ１ｄ 〜ＭＷ１２８ｄ によって構成されている。即ち、前記第１分割メモリマトリックスブロックは、前記ワードメモリＭＷ１ａ 〜ＭＷ１２８ａ によって構成されている。前記第２分割メモリマリトックスブロックは、前記ワードメモリＭＷ１ｂ 〜ＭＷ１２８ｂ によって構成されている。前記第３分割メモリマトリックスブロックは、前記ワードメモリＭＷ１ｃ 〜ＭＷ１２８ｃ によって構成されている。前記第４分割メモリマリトックスブロックは、前記ワードメモリＭＷ１ｄ 〜ＭＷ１２８ｄ によって構成されている。
【００４７】
これらワードメモリＭＷ１ａ 〜ＭＷ１２８ａ 、ＭＷ１ｂ 〜ＭＷ１２８ｂ 、ＭＷ１ｃ 〜ＭＷ１２８ｃ 及びＭＷ１ｄ 〜ＭＷ１２８ｄ は、それぞれ、前記図１３に示した、前述のような照合回路を備えたメモリセルＭを、それぞれ合計１６個用いて構成されている。従って、これら第１分割メモリマトリックスブロック〜第４分割メモリマトリックスブロックは、それぞれ、前記図１２に示されるメモリマトリックスのような構成であり、該図１２のビット長Ｎを１６ビットとし、ワード数Ｍを１２８ワードとしたものである。
【００４８】
又、このような前記第１分割メモリマトリックスブロック〜前記第４分割メモリマリトックスブロックにあって、それぞれのワード線Ｗ１〜Ｗ１２８は、互いに接続され、共通となっている。前記第１分割メモリマトリックスブロックの全ての前記検索イネーブル線ＥＮ１〜ＥＮ１２８は、互いに接続され、検索イネーブル信号ＥＮａ が入力されている。なお、該検索イネーブル信号ＥＮａ は、イネーブルタイミング信号ＳＥａ と同一となっている。
【００４９】
又、該第１分割メモリマトリックスブロックの各ワードメモリＭＷ１ａ 〜ＭＷ１２８ａ それぞれの前記マッチ線ＭＣＨ１〜ＭＣＨ１２８が出力する前記照合一致補助信号ＭＣＨ１ａ 〜ＭＣＨ１２８ａ は、ＡＮＤ論理ゲートＧ１ａ 〜Ｇ１２８ａ のそれぞれの一方の入力へと入力されている。又、これらＡＮＤ論理ゲートそれぞれの他方の入力には、イネーブルタイミング信号ＳＥｂ が入力されている。
【００５０】
これらＡＮＤ論理ゲートＧ１a〜Ｇ１２８aの出力は、それぞれ、前記第２分割メモリマトリックスブロックの各ワードメモリＭＷ１b〜ＭＷ１２８bの、それぞれの検索イネーブル線ＥＮ１〜ＥＮ１２８へと、検索イネーブル信号ＥＮ１b〜ＥＮ１２８bとして入力されている。又、これら検索イネーブル信号ＥＮ１b〜ＥＮ１２８bそれぞれは、ＡＮＤ論理ゲートＧ１b〜Ｇ１２８bのそれぞれの１つの入力にもそれぞれ入力されている。
【００５１】
前記第２分割メモリマトリックスブロックにおいて、それぞれの前記ワードメモリＭＷ１ｂ 〜ＭＷ１２８ｂ のそれぞれのマッチ線ＭＣＨ１〜ＭＣＨ１２８から出力される前記照合一致補助信号ＭＣＨ１ｂ 〜ＭＣＨ１２８ｂ は、それぞれ、前記ＡＮＤ論理ゲートＧ１ｂ 〜Ｇ１２８ｂ のそれぞれの１つの入力へと入力されている。又、これらＡＮＤ論理ゲートＧ１ｂ 〜Ｇ１２８ｂ のそれぞれの１つの入力には、イネーブルタイミング信号ＳＥｃ が入力されている。
【００５２】
又、これらＡＮＤ論理ゲートＧ１ｂ 〜Ｇ１２８ｂ が出力する検索イネーブル信号ＥＮ１ｃ 〜ＥＮ１２８ｃ は、前記第３分割メモリマトリックスブロックの前記ワードメモリＭＷ１ｃ 〜ＭＷ１２８ｃ それぞれの前記検索イネーブル線ＥＮ１〜ＥＮ１２８へと入力されている。又、これら検索イネーブル信号ＥＮ１ｃ 〜ＥＮ１２８ｃ は、それぞれ、ＡＮＤ論理ゲートＧ１ｃ 〜Ｇ１２８ｃ の１つの入力へも入力されている。
【００５３】
前記第３分割メモリマトリックスブロックにおいて、そのそれぞれの前記ワードメモリＭＷ１ｃ 〜ＭＷ１２８ｃ の前記マッチ線ＭＣＨ１〜ＭＣＨ１２８から出力される照合一致補助信号ＭＣＨ１ｃ 〜ＭＣＨ１２８ｃ は、前記ＡＮＤ論理ゲートＧ１ｃ 〜Ｇ１２８ｃ のそれぞれの１つの入力へと入力されている。これらＡＮＤ論理ゲートＧ１ｃ 〜Ｇ１２８ｃ の１つの入力には、イネーブルタイミング信号ＳＥｄ も入力されている。
【００５４】
又、これらＡＮＤ論理ゲートＧ１c〜Ｇ１２８cそれぞれが出力する検索イネーブル信号ＥＮ１d〜ＥＮ１２８dは、前記第４分割メモリマトリックスブロックの前記ワードメモリＭＷ１d〜ＭＷ１２８dそれぞれの前記検索イネーブル線ＥＮ１〜ＥＮ１２８へと、入力されている。又、これら検索イネーブル信号ＥＮ１ d〜ＥＮ１２８dは、それぞれ、ＡＮＤ論理ゲートＧ１d〜Ｇ１２８dのそれぞれの１つの入力へも入力されている。
【００５５】
前記第４分割メモリマトリックスブロックにおいて、それぞれの前記ワードメモリＭＷ１ｄ 〜ＭＷ１２８ｄ それぞれの前記マッチ線ＭＣＨ１〜ＭＣＨ１２８から出力される照合一致補助信号ＭＣＨ１ｄ 〜ＭＣＨ１２８ｄ は、それぞれ、前記ＡＮＤ論理ゲートＧ１ｄ 〜Ｇ１２８ｄ の１つの入力へと入力されている。
【００５６】
なお、これらＡＮＤ論理ゲートＧ１d〜Ｇ１２８dそれぞれは、本第１実施例の検索機能付半導体記憶装置の最終的な照合結果、即ち照合一致信号ＭＣ１〜ＭＣ１２８を出力する。
【００５７】
又、本実施例においては、入力されるイネーブルタイミング信号ＳＥaに従って、その検索が開始される。又、該イネーブルタイミング信号ＳＥaは、ブロック毎遅延回路Ｄaに入力される。
【００５８】
該ブロック毎遅延回路Ｄaは、前記イネーブルタイミング信号ＳＥaを所定時間遅延させ、イネーブルタイミング信号ＳＥbとして出力する。該イネーブルタイミング信号ＳＥbは、前記ＡＮＤ論理ゲートＧ１a〜Ｇ１２８aのそれぞれの１つの入力へと入力されていると共に、ブロック毎遅延回路Ｄbにも入力されている。
【００５９】
該ブロック毎遅延回路Ｄｂ は、入力された前記イネーブルタイミング信号ＳＥｂ を所定時間だけ遅延させ、前記イネーブルタイミング信号ＳＥｃ として出力する。該イネーブルタイミング信号ＳＥｃ は、前記ＡＮＤ論理ゲートＧ１ｂ 〜Ｇ１２８ｂ のそれぞれの１つの入力へと入力されていると共に、ブロック毎遅延回路Ｄｃ へも入力されている。
【００６０】
該ブロック毎遅延回路Ｄｃ は、入力された前記イネーブルタイミング信号ＳＥｃ を所定時間だけ遅延させ、前記イネーブルタイミング信号ＳＥｄ として出力する。
【００６１】
なお、前記ブロック毎遅延回路Ｄa〜Ｄc（以降、ブロック毎遅延回路Ｄxと称する）は、図２に示す如く、合計６個のバッファゲートＢによって構成されている。即ち、該ブロック毎遅延回路Ｄxは、カスケード接続されたこれらバッファゲートＢを信号が伝達する際の信号遅延によって、所定の遅延時間を得ている。該ブロック毎遅延回路Ｄxが出力するイネーブルタイミング信号ＳＥ（x＋１）は、このような所定遅延時間だけ、入力されるイネーブルタイミング信号ＳＥxを遅延させたものとなっている。
【００６２】
なお、本第１実施例において、本発明の検索イネーブルタイミング回路は、主として、前記ブロック毎遅延回路Ｄa〜Ｄcと、前記ＡＮＤ論理ゲートＧ１a〜Ｇ１２８a、Ｇ１b〜Ｇ１２８b、Ｇ１c〜Ｇ１２８c、Ｇ１d〜Ｇ１２８d、及び、これらを接続する配線にて構成されている。
【００６３】
図３は、本第１実施例の動作を示すタイムチャートである。
【００６４】
この図３のタイムチャートにおいては、前記イネーブルタイミング信号ＳＥａ 〜ＳＥｂ と、前記検索イネーブル信号ＥＮｍａ〜ＥＮｍｄと、前記照合一致補助信号ＭＣＨｍａ〜ＭＣＨｍｄと、前記照合一致信号ＭＣｍ とが示されている。なお、これらの信号の符号名称において、「ｍ 」は、第ｍ 行のワード行の信号であることを示す。
【００６５】
このタイムチャートにおいて、該第ｍ 行のワード行では、該ワード行に記憶されるビットパターンの前記記憶ワードデータと、ビット線に入力されるビットパターンの検索ワードデータとが一致した場合が示されている。以下、このタイムチャートに基づいて、又経過時間に従って、本実施例の動作を説明する。
【００６６】
まず、前記イネーブルタイミング信号ＳＥａ が立上がると、前記第１分割メモリマトリックスブロックの全ての前記ワードメモリＭＷ１ａ 〜ＭＷ１２８ａ での検索が行われる。即ち、該イネーブルタイミング信号ＳＥａ と同一の、このタイムチャートに示される前記検索イネーブル信号ＥＮｍａを入力する前記ワードメモリＭＷｍａでも検索が行われる。
【００６７】
一方、前記イネーブルタイミング信号ＳＥａ の立上がりは、前記ブロック毎遅延回路Ｄａ にて遅延され、前記イネーブルタイミング信号ＳＥｂ が、所定時間後に立上がる。該イネーブルタイミング信号ＳＥｂ の立上がりの時期には、前記ワードメモリＭＷｍａでの照合が完了し、これに従った前記照合一致補助信号ＭＣＨｍａが確定している。
【００６８】
前記ＡＮＤ論理ゲートＧｍａは、該照合一致補助信号ＭＣＨｍａと前記イネーブルタイミング信号ＳＥｂ とを入力し、これら信号の論理積を前記検索イネーブル信号ＥＮｍｂとして出力する。前記照合一致補助信号ＭＣＨｍａがＨ状態であって、即ち、前記ワードメモリＭＷｍａでの照合結果が照合一致であると、前記イネーブルタイミング信号ＳＥｂ の立上がり時に、該ＡＮＤ論理ゲートＧｍａが出力する前記検索イネーブル信号ＥＮｍｂが立上がる。
【００６９】
該検索イネーブル信号ＥＮｍｂが立上がると、前記第２分割メモリマトリックスブロックの前記ワードメモリＭＷｍｂでの検索が行われる。該第２分割メモリマトリックスブロックの各ワードメモリＭＷ１ｂ 〜ＭＷ１２８ｂ での検索は、それぞれの、前記第１分割メモリマトリックスブロックの前記ワードメモリＭＷ１ａ 〜ＭＷ１２８ａ の照合結果が照合一致の場合のワードについてのみ行われる。
【００７０】
該第２分割メモリマトリックスブロックの前記ワードメモリＭＷmbにおいて、前記検索イネーブル信号ＥＮmbが立上がって検索がなされると、所定時間後であって、前記イネーブルタイミング信号ＳＥcの立上がる以前に、前記照合一致補助信号ＭＣＨmbが確定する。照合一致であって、前記照合一致補助信号ＭＣＨmbがＨ状態のとき、前記イネーブルタイミング信号ＳＥcが立上がると、前記ＡＮＤ論理ゲートＧmbが出力する前記検索イネーブル信号ＥＮmcも立上がる。
【００７１】
該検索イネーブル信号ＥＮｍｃが立上がると、前記第３分割メモリマトリックスブロックの前記ワードメモリＭＷｍｃでの検索も行われ、該検索の検索結果が照合一致の場合には、前記イネーブルタイミング信号ＥＮｍｄの立上がりに従って、前記第４分割メモリマトリックスブロックの前記ワードメモリＭＷｍｄでの検索も行われる。又、最終的なワード行ｍ の検索結果は、照合一致信号ＭＣｍ として、前記ＡＮＤ論理ゲートＧｍｄから出力される。
【００７２】
図４は、本実施例での照合不一致時の動作を示すタイムチャートである。
【００７３】
この図４においては、ある分割メモリマトリックスブロックｘ （ｘ は、ａ 〜ｄ のいずれか）のあるワード行ｍ にて、そのワードメモリＭＷｍｘ（ｍ はそのワードのワード行）での照合結果が照合不一致のときのタイムチャートが示されている。
【００７４】
このタイムチャートにおいて、前記ワードメモリＭＷmxに入力される前記検索イネーブル信号ＥＮmxが立上がると、該ワードメモリＭＷ mxでの検索が行われる。この検索結果が照合不一致の場合、所定時間後に該ワードメモリＭＷmxが出力する前記照合一致補助信号ＭＣＨmxはディスチャージされ、Ｌ状態となる。
【００７５】
該照合一致補助信号ＭＣＨｍｘがＬ状態となると、該照合一致補助信号ＭＣＨｍｘと、前記検索イネーブル信号ＥＭｍｘと、前記イネーブルタイミング信号ＳＥ（ｘ ＋１）とを入力する前記ＡＮＤ論理ゲートＧｍｘが出力する前記検索イネーブル信号ＥＮｍ（ｘ ＋１）もＬ状態のままとなる。従って、該ワードメモリＭＷｍｘの次段のワードメモリＭＷｍ （ｘ ＋１）が出力する前記照合一致補助信号ＭＣＨｍ（ｘ ＋１）は、ディスチャージされない。
【００７６】
図５は、本第１実施例の最終段ブロックの前記第４分割メモリマトリックスブロックのあるワード行にて照合不一致となったときのタイムチャートである。
【００７７】
この図５のタイムチャートにおいては、前記第４分割メモリマトリックスブロックの第ｍ 行のワード行のワードメモリＭＷｍｄにて、検索が行われ、且つ、該検索結果が照合不一致となったときのものである。
【００７８】
該ワードメモリＭＷｍｄにおいて、入力される検索イネーブル信号ＥＮｍｄがＨ状態となり検索が開始され、その検索が照合不一致であると、所定時間後に、該ワードメモリＭＷｍｄが出力する前記照合一致補助信号ＭＣＨｍｄはディスチャージされ、Ｌ状態となる。該照合一致補助信号ＭＣＨｍｄがＬ状態となると、前記ＡＮＤ論理ゲートＧｍｄが出力する照合一致信号ＭＣｍ もＬ状態となる。従って、前記検索イネーブル信号ＥＮｍｄの立上がりから所定時間後のタイミングで、前記照合一致信号ＭＣｍ の論理状態を判定することで、このような照合不一致を確認することができる。
【００７９】
なお、本実施例において、前記ＡＮＤ論理ゲートＧ１ｂ 〜Ｇ１２８ｂ 及びＧ１ｃ 〜Ｇ１２８ｃ が、３入力ＡＮＤ論理ゲートであるのは、対応するワードメモリにて検索動作が行われ（即ち、該ワードメモリでの前段での照合結果が照合一致）、且つ、該ワードメモリの検索結果が照合一致であり、且つ、対応する前記イネーブルタイミング信号ＳＥｘ が立上がることを検出するためである。
【００８０】
これと比較して、前記ＡＮＤ論理ゲートＧ１a〜Ｇ１２８aについては、２入力ＡＮＤ論理ゲートとなっている。これは、前記第１分割メモリマトリックスブロックの全てのワードメモリＭＷ１a〜ＭＷ１２８aについては、該第１分割メモリマトリックスブロックが初段であるため、必ず検索動作が行われるためである。即ち、前記ＭＷ１a〜ＭＷ１２８aについては、前記ＡＮＤ論理ゲートＧ１a〜Ｇ１２８aでの、例えば前記第１メモリマトリックスブロックでの検索イネーブル信号として用いられている前記イネーブルタイミング信号との論理積によって、検索動作が行われたか判定するまでもないためである。このように、本実施例においては、３入力ＡＮＤ論理ゲートとしてもよい前記ＡＮＤ論理ゲートＧ１a〜Ｇ１２８aを２入力ＡＮＤ論理ゲートとすることで、必要とする素子数を減少することができている。
【００８１】
一方、前記ＡＮＤ論理ゲートＧ１d〜Ｇ１２８dについても、２入力ＡＮＤ論理ゲートとなっている。これは、前記検索イネーブル信号ＥＮ１ c 〜ＥＮ１２８ c と、前記照合一致補助信号ＭＣＨ１ d 〜ＭＣＨ１２８ d との、それぞれの論理積の演算のみでよいためである。
【００８２】
以上説明した通り、本第１実施例によれば、前記第１分割メモリマトリックスブロック〜第４分割メモリマトリックスブロックでの検索動作のタイミングをずらすことで、検索動作時の電源線に流れるピーク電流を分散することができている。特に、本実施例においては、照合不一致となったワードメモリにおいては、これ以降のワードメモリでの照合を行なわないようにしている。これによって、ワードメモリでの検索時の照合不一致時になされる前記マッチ線のディスチャージによる電源電流が流れることを減らすことができ、消費電力低減が図られている。
【００８３】
図６は、本発明が適用された検索機能付半導体記憶装置の第２実施例の主要部の回路図である。
【００８４】
この図６において、前記半導体記憶装置は、前記第１実施例と同様に、ビット長が６４ビットで、ワード数が１２８ワードとなっており、これに対応する合計（６４×１２８＝８１９２）個のメモリセルでなるメモリマトリックスを備える。又、該メモリマトリックスは、合計４ブロックの第１分割メモリマトリックスブロック〜第４分割メモリマトリックスブロックにて構成されている。
【００８５】
本第２実施例においても、これら４つの前記分割メモリマトリックスブロックは、それぞれ、ビット長が１６ビットでワード数が１２８ワードとなっている。本第２実施例のこれら第１分割メモリマトリックスブロック〜第４分割メモリマトリックスブロックの構成は、前記第１実施例と同様の構成になっている。又、これら分割メモリマトリックスブロックは、それぞれ図１２に示されるメモリマトリックスのような構成であり、図１３に示されるメモリセルＭを用いて構成されている。又、これら第１分割メモリマトリックスブロック〜第４分割メモリマトリックスブロックそれぞれのワード線Ｗ１〜Ｗ１２８は、互いに接続され、共通となっている。
【００８６】
本第２実施例においては、前記第１分割メモリマトリックスブロックの前記検索イネーブル線ＥＮ１〜ＥＮ１２８は互いに接続され、検索イネーブル信号ＥＮが入力されている。又、該検索イネーブル信号ＥＮは、ＡＮＤ論理ゲートＨ１ａ 〜Ｈ１２８ａ のそれぞれの１つの入力へと、それぞれワード毎遅延回路Ｄ１ａ 〜Ｄ１２８ａ を経由して入力されている。
【００８７】
又、前記ワードメモリＭＷ１ａ 〜ＭＷ１２８ａ それぞれの前記マッチ線ＭＣＨ１〜ＭＣＨ１２８それぞれから出力される照合一致補助信号ＭＣＨ１ａ 〜ＭＣＨ１２８ａ は、それぞれ、前記ＡＮＤ論理ゲートＨ１ａ 〜Ｈ１２８ａ の１つの入力へと入力されている。これらＡＮＤ論理ゲートＨ１ａ 〜Ｈ１２８ａ は、前記ワード毎遅延回路Ｄ１ａ 〜Ｄ１２８ａ それぞれが出力するイネーブル遅延信号ＥＮＤ１ａ 〜ＥＮＤ１２８ａ と、前記照合一致補助信号ＭＣＨ１ａ 〜ＭＣＨ１２８ａ それぞれとの論理積を求め、これを検索イネーブル信号ＥＮ１ｂ 〜ＥＮ１２８ｂ として、それぞれ、前記ワードメモリＭＷ１ｂ 〜ＭＷ１２８ｂ へと出力する。
【００８８】
以降の前記第２分割メモリマトリックスブロック〜第４分割メモリマトリックスブロックについても、それぞれのワード毎遅延回路Ｄ１ｂ 〜Ｄ１２８ｂ 及びＤ１ｃ 〜Ｄ１２８ｃ や、ＡＮＤ論理ゲートＨ１ｂ 〜Ｈ１２８ｂ 及びＨ１ｃ 〜Ｈ１２８ｃ を用いて、前記第１分割メモリマトリックスブロックと同様な動作を行う。前記第４分割メモリマトリックスブロックの出力側については、特に前述のようなワード毎遅延回路は設けられておらず、ワードメモリＭＷ１ｄ 〜ＭＷ１２８ｄ へと入力されている検索イネーブル信号ＥＮ１ｄ 〜ＥＮ１２８ｄ それぞれと、これらワードメモリＭＷ１ｄ それぞれから出力される前記照合一致補助信号ＭＣＨ１ｄ 〜ＭＣＨ１２８ｄ それぞれとの論理積が、前記ＡＮＤ論理ゲートＨ１ｄ 〜Ｈ１２８ｄ にて求められ、全体的な検索結果として、照合一致信号ＭＣ１〜ＭＣ１２８が出力されている。
【００８９】
図７は、前記第２実施例に用いられる前記ワードメモリの１つに着目した回路図である。
【００９０】
この図７に示される如く、前記第２実施例のいずれか１つのワードメモリＭＷmx（xは、a〜cのいずれか）の前記検索イネーブル線ＥＮmには、検索イネーブル信号ＥＮmxが入力されている。又、該ワードメモリＭＷmx１つに対してワード毎遅延回路Ｄmxが１つ設けられ、前記検索イネーブル信号ＥＮmxが入力されている。該ワード毎遅延回路Ｄmxは、前記検索イネーブル信号ＥＮmxを所定時間だけ遅延された信号として、イネーブル遅延信号ＥＮＤmxを出力する。
【００９１】
一方、前記ワードメモリＭＷｍｘは、そのマッチ線ＭＣＨｍ から、前記照合一致補助信号ＭＣＨｍｘを出力する。
【００９２】
又、該ワードメモリＭＷmx１つに対して１つのＡＮＤ論理ゲートＨmxが設けられている。該ＡＮＤ論理ゲートＨmxは、前記イネーブル遅延信号ＥＮＤmxと前記照合一致補助信号ＭＣＨmxとの論理積を求め、この結果を、検索イネーブル信号ＥＮm（x＋１）として出力する。該検索イネーブル信号ＥＮm（x＋１）は、次段の同一ワード行のワードメモリＭＷm（x＋１）の検索イネーブル線ＥＮmへと入力される。
【００９３】
図８は、前記第２実施例の前記ワード毎遅延回路の回路図である。
【００９４】
この図８に示される如く、前記ワード毎遅延回路Ｄ１a〜Ｄ１２８a、Ｄ１b〜Ｄ１２８b及びＤ１c〜Ｄ１２８c（以降、Ｄmxと総称する）は、合計６個のバッファゲートＢにて構成されている。即ち、該ワード毎遅延回路Ｄmxは、カスケード接続されたこれらバッファゲートＢにより、該検索イネーブル信号ＥＮmxが所定時間だけ遅延された前記イネーブル遅延信号ＥＮＤmxを生成出力するというものである。
【００９５】
なお、本第２実施例においては、本発明の前記検索イネーブルタイミング回路は、主として、前記ワード毎遅延回路Ｄ１a〜Ｄ１２８a、Ｄ１b〜Ｄ１２８b及びＤ１c〜Ｄ１２８cと、前記ＡＮＤ論理ゲートＨ１a〜Ｈ１２８a、Ｈ１b〜Ｈ１２８b、Ｈ１c〜Ｈ１２８c、Ｈ１d〜Ｈ１２８d、及び、これらを接続する配線にて構成されている。
【００９６】
図９は、前記第２実施例の動作を示すタイムチャートである。
【００９７】
この図９のタイムチャートにおいては、前記第２実施例のあるワードメモリＭＷｍｘ及び該ワードメモリの次段のワードメモリＭＷｍ （ｘ ＋１）に着目して示されている。このタイムチャートにおいては、これらワードメモリＭＷｍｘ及びＭＷｍ （ｘ ＋１）に係り、前記イネーブル信号ＥＮｍｘと、前記照合一致補助信号ＭＣＨｍｘと、前記イネーブル遅延信号ＥＮＤｍｘと、前記イネーブル信号ＥＮｍ （ｘ ＋１）とが示されている。
【００９８】
この図９のタイムチャートにおいて、まず前記イネーブル信号ＥＮｍｘが立ち上がると、前記ワードメモリＭＷｍｘ中の合計１６個の各メモリセルＭｍ １〜Ｍｍ それぞれが内蔵する照合回路等が動作し、該ワードメモリＭＷｍｘに係る検索動作が行われる。該検索結果は、照合一致あるいは照合不一致の、前記照合一致補助信号ＭＣＨｍｘとして出力される。なお、このタイムチャートにおいては、照合一致は１点鎖線で示されており、照合不一致は破線で示されている。
【００９９】
一方、前記イネーブル信号ＥＮｍｘは、前記ワード毎遅延回路Ｄｍｘにて所定時間だけ遅延され、イネーブル遅延信号ＥＮＤｍｘとして出力される。該遅延時間は、前記ワードメモリＭＷｍｘにてなされる検索動作が完了されるまでの時間に対応しており、該検索動作に要する時間よりやや長い時間となっている。従って、該イネーブル遅延信号ＥＮＤｍｘの立ち上がりにて、前記照合一致補助信号ＭＣＨｍｘが照合一致となっているか、あるいは照合不一致となっているか判定し、これに基づいて前記イネーブル信号ＥＮｍ （ｘ ＋１）を前記ＡＮＤ論理ゲートＨｍｘにて生成する。
【０１００】
以上説明した通り、本第２実施例においても、前記第１実施例と同様に、前記第１分割メモリマトリックスブロック〜第４分割メモリマトリックスブロックそれぞれで行われる検索動作の時期をずらすことで、検索動作時の電源線に流れるピーク電流を分散することができる。又、本第２実施例においても、前記第２分割メモリマトリックスブロック以降でなされる各ワード行での検索の実行の有無は、その前段の検索結果に基づいてなされるものとなっている。従って、前段のワードメモリにおいて照合不一致となった場合、次段の対応するワード行のワードメモリでの検索は行われないため、全体的な消費電力の低減をも図ることが可能である。
【０１０１】
なお、前記第１実施例と前記第２実施例とを比較した場合、遅延回路の部分、即ち前記第１実施例では前記ブロック毎遅延回路Ｄｘ の部分、又前記第２実施例では前記ワード毎遅延回路Ｄｍｘの部分、又、前記第１実施例や前記第２実施例の論理ゲートＧｍｘの部分やその付近の回路は一部異なっている。例えば、前記第１実施例では前記ブロック毎遅延回路Ｄｘ として、少数のブロック毎の遅延回路が集中して設けられており、この点で優れている。一方、前記第２実施例においては、各ワードメモリＭＷｍｘ付近へと前記ワード毎遅延回路Ｄｍｘが配置されているため、該ワード毎遅延回路Ｄｍｘに係る配線が短くされ、この点で優れている。これら第１実施例あるいは第２実施例は、設ける回路状態に応じて選択的に決定すればよい。
【０１０２】
なお、図１０は、従来の検索機能付半導体記憶装置における検索動作時の電源電流のグラフである。一方、図１１は、前記第１実施例又前記第２実施例における検索動作時の電源電流を示すグラフである。
【０１０３】
まず、従来においては、前記図１０に示す如く、検索動作時の電源電流は時刻ｔ_１ に集中している。これに比べて、前記第１実施例又前記第２実施例においては、前記図１１に示される如く、検索動作時のピーク電流が分散されている。即ち、前記図１１の時刻 ｔ_２ 〜 ｔ_５ に示される如く分散され、そのピーク最大電流が従来よりより小さくされている。
【０１０４】
特に、前記時刻 ｔ_２ は前記第１分割メモリマトリックスブロックでの検索動作に対応するものであり、前記時刻 ｔ_３ は前記第２分割メモリマトリックスブロックでの検索動作に対応するものであり、前記時刻 ｔ_４ は前記第３分割メモリマトリックスブロックでの検索動作に対応するものであり、前記時刻 ｔ_５ は、前記第４分割メモリマトリックスブロックでの検索動作に対応するものである。
【０１０５】
前述の如く、それぞれのワードメモリの対応する前段での検索動作が照合不一致の場合、該ワードメモリの後段での検索は行われないようにされており、その消費電力の低減が図られている。この点は、この図１１において、前記時刻 ｔ_２ 〜 ｔ_５ と、経過時間に従ってそのピーク電流が、破線に対して順次減少している様子で示されている。
【０１０６】
このように、これら図１０及び図１１を比較して明らかなように、前記第１実施例あるいは前記第２実施例によれば、従来に比べ、検索動作時の電源線に流れるピーク最大電流をほぼ１／４近くまで減少することができている。更に、これら第１実施例及び第２実施例では、従来に比べ、検索動作時の全体的な消費電力については、従来に比べ１／４以下まで減少することができている。
【０１０７】
【発明の効果】
以上説明した通り、本発明によれば、検索機能付半導体記憶装置における検索動作時の消費電力を低減し、又、電源線に流れるピーク最大電流をより小さくすることで、大電流による電源線への負担を軽減したり、電源ノイズの強度を減少することができるという優れた効果を得ることができる。
【図面の簡単な説明】
【図１】本発明が適用された検索機能付半導体記憶装置の第１実施例の主要部の回路図
【図２】前記第１実施例に用いられるブロック毎遅延回路の回路図
【図３】前記第１実施例の照合一致時の動作を示すタイムチャート
【図４】前記第１実施例の照合不一致時の動作を示すタイムチャート
【図５】前記第１実施例の照合不一致時の最終段の第４分割メモリマトリックスブロックの動作を示すタイムチャート
【図６】本発明が適用された検索機能付半導体記憶装置の第２実施例の主要部の回路図
【図７】前記第２実施例の１つのワードメモリに着目した回路図
【図８】前記第２実施例に用いられるワード毎遅延回路の回路図
【図９】前記第２実施例の動作を示すタイムチャート
【図１０】従来の検索機能付半導体記憶装置における検索動作時の電源電流のグラフ
【図１１】前記第１実施例あるいは前記第２実施例における検索動作時の電源電流を示すグラフ
【図１２】従来の検索機能付半導体記憶装置のメモリマトリックスの回路図
【図１３】前記従来の検索機能付半導体記憶装置の前記メモリマトリックスに用いられるメモリセルの回路図
【符号の説明】
ＭＷｍｘ、ＭＷ１ａ 〜ＭＷ１２８ａ 、ＭＷ１ｂ 〜ＭＷ１２８ｂ 、ＭＷ１ｃ 〜ＭＷ１２８ｃ 、ＭＷ１ｄ 〜ＭＷ１２８ｄ … ワードメモリ
Ｇ１ａ 〜Ｇ１２８ａ 、Ｇ１ｂ 〜Ｇ１２８ｂ 、Ｇ１ｃ 〜Ｇ１２８ｃ 、Ｇ１ｄ 〜Ｇ１２８ｄ 、Ｈ１ａ 〜Ｈ１２８ａ 、Ｈ１ｂ 〜Ｈ１２８ｂ 、Ｈ１ｃ 〜Ｈ１２８ｃ 、Ｈ１ｄ 〜Ｈ１２８ｄ …ＡＮＤ論理ゲート
Ｄａ 〜Ｄｃ …ブロック毎遅延回路
Ｄ１ａ 〜Ｄ１２８ａ 、Ｄ１ｂ 〜Ｄ１２８ｂ 、Ｄ１ｃ 〜Ｄ１２８ｃ …ワード毎遅延回路
Ｍ１１〜ＭＭＮ…メモリセル
Ｔ１〜Ｔ６…ＮチャネルＭＯＳトランジスタ
Ｉ１、Ｉ２…インバータゲート
Ｂ…バッファゲート
Ｂｎ （Ｂｎ バー）、Ｂ１〜Ｂｎ 、（Ｂ１バー）〜（Ｂｎ バー）…ビット線
Ｗｍ 、Ｗ１〜Ｗ１２８〜Ｗｍ （あるいはＷ１〜ＷＮ〜Ｗ１２８）…ワード線
ＥＮｎ 、ＥＮ１〜ＥＮＮ…検索イネーブル線（又は検索イネーブル信号）
ＥＮｍｘ…検索イネーブル信号
ＥＮＤｍｘ、ＥＮＤ１ａ 〜ＥＮＤ１２８ａ 、ＥＮＤ１ｂ 〜ＥＮＤ１２８ｂ 、ＥＮＤ１ｃ 〜ＥＮＤ１２８ｃ 、ＥＮＤ１ｄ 〜ＥＮＤ１２８ｄ …イネーブル遅延信号
ＳＥａ 〜ＳＥｄ …イネーブルタイミング信号
ＭＣＨｍ 、ＭＣＨ１〜ＭＣＨＭ…マッチ線（又は照合一致保持信号）
ＭＣＨｍａ…照合一致補助信号
ＭＣ１〜ＭＣ１２８…照合一致出力（又は照合一致信号）
ｔ_１ 〜 ｔ_５ …時刻

Claims (4)

1. ビット長Ｎでワード数Ｍのデータを記憶するメモリマトリックスを構成する各メモリセル毎に設けた照合回路によるディスチャージが、プリチャージされていたマッチ線になされたか否かを検出することで、ビット線に入力されるビットパターンの検索ワードデータと、メモリマトリックスのワード行に記憶されるビットパターンの記憶ワードデータとの照合結果を得るようにした半導体記憶装置において、
   各ビット列毎にビット線が設けられた、それぞれ照合回路を有するメモリセルで成る合計Ｐブロックの複数の分割メモリマトリックスブロックを、ビット列方向に並べることで、ビット長Ｎでワード数Ｍのデータを記憶するようにしたメモリマトリックスと、
   検索イネーブル信号を入力する、前記分割メモリマトリックスブロック毎に独立し、又前記メモリマトリックスのワード行毎に独立した、少なくとも合計（Ｍ×（Ｐ−１）＋１）本の複数の検索イネーブル線と、
   検索実行前にプリチャージしておき、検索中の照合結果が不一致となるワードについては、不一致となっているメモリセルの前記照合回路にてディスチャージされる、前記分割メモリマトリックスブロック毎に独立し、又前記メモリマトリックスのワード行毎に独立した、プリチャージ状態に対応する照合一致補助信号を伝達する、少なくとも合計（Ｍ×Ｐ）本の複数のマッチ線と、
   第p番目に前記検索イネーブル信号が入力される前記分割メモリマトリックスブロックの第mワード目のワードに対応する前記検索イネーブル線にて伝達される前記検索イネーブル信号と、該ワードに対応する前記マッチ線から出力される前記照合一致補助信号との、これら２つの信号の論理積にて得られた信号を遅延させた照合一致信号を、第（p＋１）番目に前記検索イネーブル信号がその前記検出イネーブル線にて入力される前記分割メモリマトリックスブロックの第mワード目へと、該検索イネーブル信号として入力する検索イネーブルタイミング回路とを備えたことを特徴とする半導体記憶装置。
2. 請求項１において、前記検索イネーブルタイミング回路が、
   カスケード接続され、その接続点及び最終段出力から、順次、第２番目〜第Ｐ番目に生成される前記検索イネーブル信号のそれぞれの生成時のタイミング制御に用いられる第２イネーブルタイミング信号〜第Ｐイネーブルタイミング信号が引き出される、合計（Ｐ−１）個のブロック毎遅延回路と、
   第p番目に前記検索イネーブル信号が入力される前記分割メモリマトリックスブロックの第mワード目のワードに対応する前記検索イネーブル線にて伝達される前記検索イネーブル信号と、該ワードに対応する前記マッチ線から出力される前記照合一致補助信号と、カスケード接続された前記ブロック毎遅延回路の第p番目の接続点乃至は最終段出力から引き出される第p＋１イネーブルタイミング信号との、これら３つの信号の論理積から、第（p＋１）番目に前記検索イネーブル信号がその前記検索イネーブル線にて入力される前記分割メモリマトリックスブロックの第mワード目へと該検索イネーブル信号として入力する、照合一致信号を生成する検索イネーブル信号生成回路とを備えたことを特徴とする半導体記憶装置。
3. 請求項２において、
   第１番目に前記検索イネーブル信号が入力される前記分割メモリマトリックスブロックの第mワード目のワードについては、前記検索イネーブル信号生成回路が、該ワードに対応する前記マッチ線から出力される前記照合一致補助信号と、カスケード接続された前記ブロック毎遅延回路の第１番目の接続点から引き出される第２イネーブルタイミング信号との、これら２つの信号の論理積から前記照合一致信号を生成するものであることを特徴とする半導体記憶装置。
4. 請求項１において、前記検索イネーブルタイミング回路が、
   第p番目に前記検索イネーブル信号が入力される前記分割メモリマトリックスブロックの第mワード目のワードに対応する前記検索イネーブル線にて伝達される前記検索イネーブル信号を入力し、該検索イネーブル信号を遅延させたイネーブル遅延信号を出力するワード毎遅延回路と、
   該ワード毎遅延回路が出力する前記イネーブル遅延信号と、該イネーブル遅延信号に対応するワードへと対応する前記照合一致補助信号との、これら２つの信号の論理積から、第（p＋１）番目に前記検索イネーブル信号がその前記検索イネーブル線にて入力される前記第mワード目へと該検索イネーブル信号として入力する、照合一致信号を生成する検索イネーブル信号生成回路とを備えたことを特徴とする半導体記憶装置。

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