JP3564166B2 - ディスク装置 - Google Patents

Description

【０００１】
【産業上の利用分野】
本発明は、ディスク面に記録されたサーボ情報の位相を判定してヘッドの位置を検出するディスク装置に関し、特にサーボ情報読出波形のゼロクロスを検出してヘッド位置を検出するディスク装置に関する。
磁気ディスク装置は、回転する磁気ディスクの半径方向に、ヘッドを移動して目標トラックに位置決めし、磁気ヘッドにより磁気ディスクのトラックにデータをリードし、またトラックのデータをライトする記憶装置である。この磁気ディスク装置では、記憶容量の増加と、小型化を進める上で、記録密度、特にトラック密度の向上は不可欠である。
【０００２】
また高速化の上でヘッドのシーク時間は、１０ミリ前後の性能が要求される。このため、ヘッドの位置決め回路は、高速のプロセッサを用いたデジタル回路が採用されている。このデジタルサーボ回路を用いると、サンプリングタイミングの時だけ位置を検出すれば良く、サーボヘッドの位置検出回路もアナログサーボ位置検出回路とは異なるものが要求されている。
【０００３】
【従来の技術】
一般に、広く使用されてきた２相方式のサーボパターンは、磁気ディスクのトラック密度が高くなるに伴い、位置信号の復調回路の周波数帯域が高くなり、ノイズに弱くなるという問題があった。また２相方式のサーボパターンでは、磁気ディスクのサーボ面に記録されたサーボ情報の読取で得た波形のピーク検出を行い、検出したピークの高さにより位置を検出している。しかし、ピークの高さは連続して得られるが、ノイズの影響や、磁気ディスク媒体面のレベル変動が位置の検出量に直接影響してくるという問題もあった。
【０００４】
このため、サーボパターンを位相情報として記録し、サーボ情報の位相差により位置を検出方法が米国特許第４，５４９，２３２ 号明細書、米国特許第４，６４２，５６２ 号明細書（対応日本国公開特許出願昭和６０年第１０４７２号公報）等により提案されている。
図８９は従来の位相サーボパターンを示す。位相サーボパターンは、磁気ディスクのサーボ面を０番、１番、２番、３番の４シリンダ単位に分け、各シリンダの円周方向において、各々位相の異なるサーボ情報を記録する。即ち、１つの位相サーボパターンは、第１フィールドＥＶＥＮ１、第２フィールドＯＤＤ及び第３フィールドＥＶＥＮ２に分けられる。第１及び第３フィールドＥＶＥＮ１，ＥＶＥＮ２には同位相のサーボパターンを記録し、第２フィールドＯＤＤには逆位相のパターン記録し、移動するヘッドの位置を第２フィールドＯＤＤのセンタ位置で読み取れるようにしている。
【０００５】
図９０は図９１の第１及び第３フィールドＥＶＥＮ１，ＥＶＥＮ２における位相差の検出を示す。ここで、サーボパターンは、基準クロックの４クロックを１周期として記録されており、これにより、０〜３番のシリンダの４つのシリンダ内での位置を検出できる場合を例にとっている。
基準クロックの基準位相を図の太線で示す位相とすると、ヘッドが２番シリンダのセンタとなる位置６００にある時は、クロック基準位相と位相サーボパターンのリードパルスとの位相差は、位相差信号６１０に示すようにサーボパターン周期の１／２となる。またヘッドが第１シリンダのセンタとなる位置６２０にある時は、クロック基準位相とサーボパターンのリードパルスとの位相差は、位相差信号６３０のように１／４周期となる。
【０００６】
またヘッドが第３シリンダのセンタとなる位置６４０にある時は、基準位相とサーボパターンのリードパルスとの位相差は、位相差信号６５０のように３／４周期となる。更に、ヘッドが０番シリンダのセンタにある時は、クロック基準位相とサーボパターンのリードパルスとの位相差はゼロ又は１周期となる。
図９１は第２フィールドＯＤＤでの位相差の検出を示す。例えばヘッドが２番シリンダのセンタとなる位置６６０にある時は、クロック基準位相とサーボパターンのリードパルスとの位相差は、位相差検出信号６７０のように１／２周期となる。またヘッドが３番シリンダのセンタとなる位置６８０にある時は、クロック基準位相とサーボパターンのリードパルスとの位相差は、位相差検出信号６９０のように１／４周期となる。従って、この位相差を検出することにより、磁気ヘッドが、０〜３番シリンダのいずれの位置にあるかを検出できる。
【０００７】
この位相サーボパターンを用いヘッド位置検出によれば、サーボ面からの読出波形のピーク検出をしてクロック基準位相に対する位相差を複数回検出し、その平均位相差を位置信号とする。複数回の位相差検出を行うため、位置信号を連続的に得ることはできないが、平均化によってノイズの影響が受けにくい。
またディスク媒体面のレベル変動が、ピーク検出の変動にならない程度であれば、精度の良い位置検出が可能である。更に、ヘッドのデジタル的な位置決め制御においては、サンプリング周期毎に位置情報が得られれば良いため、連続的な情報が必要なく、位相サーボパターンを用いた位置検出が適している。
【０００８】
従来の装置では、水晶発振器等の固定位相のクロック源を使用しており、このため、ディスクに回転変動があるとサーボパターンとの位相差を正確に検出できず、位置検出精度が低下する。また水晶発振器は、温度により発振周波数が変動し、このためクロック基準の位相が変動してサーボパターンとの位相差を正確に検出できず、位置検出精度が低下する。
【０００９】
また従来装置では、位相差を検出した後の平均値の計算による位置検出処理を専用のプロセッサで行っていたため、シーク速度が早くなるとプロセッサの処理が間に合わなくなり、高速シークが困難であった。更に従来の装置では、ヘッドが０番から３番までの４シリンダの範囲で移動した場合、位相差は０〜１周期（４クロック）の範囲で変化をする。このため、中心の２番シリンダについては、位相差は４クロック分の連続した変化幅があるが、それ以外の０番、１番、３番シリンダでは、位相差の変化幅が少ない。このためコアス制御でのヘッド位置の検出範囲が狭くなり、シーク制御が難しい。
【００１０】
このような問題に対し本願発明者にあっては、特願平５−５４９７７号（対応米国特許出願番号第０８／１９４６６３号）の「ディスク装置のサーボ位置検出装置」を提案している。このディスク装置にあっては、ディスクのサーボ領域の前にタイミング情報を記録したトレーニング領域を設け、クロック発生源であるＰＬＬ回路を位相同期させて、ディスクのサーボパターンに同期した基準クロックを発生している。このため、ディスクの回転変動、環境温度変動にかかわらず、規定の位相の基準クロックを発生でき、サーボパターンとの位相差を正確に検出してヘッド位置の検出精度を高めている。
【００１１】
また位置信号の検出処理を、第１乃至第３フィールドでヘッド位置に応じてデューティ比率が０〜１００％の範囲で変化するデューティパルスに変換し、このデューティーパルスを用いて第１乃至第３フィールドの順番にコンデンサを充電、放電、充電と切替えて積分し、コンデンサの積分電圧としてヘッド位置信号を検出する。
【００１２】
ここで位相サーボ情報は第１及び第３フィールドの和が第２フィールドと略同じとなるようにしている。このため目標シリンダへのオントラック状態で、第１乃至第３フィールドのデューティ比は５０％，５０％，５０％となり、積分電圧は零となる。この積分回路によるアナログ的な位置信号の検出により、プロセッサは積分信号をＡＤ変換して読み込むだけでよく、高速シークに対応した位置検出ができる。
【００１３】
更に、複数の位相の異なる基準クロックから目標シリンダに対応した基準クロックを選択する所謂シリンダ切替を自動的に行うことで、０番から３番シリンダのいずれが目標シリンダとなっても、常に目標シリンダがセンタシリンダとして±２シリンダの範囲で変化する位置信号が得られ、コアス制御およびオントラック制御を確実にする。
【００１４】
【発明が解決しようとする課題】
しかしながら、既に提案したディスク装置にあっては、サーボヘッドから得られた位相サーボ情報の読取信号のピークを検出してヘッドの位置信号を作成しているが、ピーク検出では、ノイズに弱く、ジッタが発生し易いという問題がある。即ち、ピーク検出は、サーボヘッドから得られた読取信号をレベルスライスした後に微分することで作成している。このため、読取波形に混入するノイズにより誤ったタイミングでピーク検出が行われ、位相のゆらぎとなるジッタが発生し易く、結果としてヘッドの位置決め精度が低下する問題がある。
【００１５】
また既に提案したディスク装置にあっては、オントラック中のサーボ情報から得られるデューティ信号は、第１乃至第３フィールドでデューティ比５０％、５０％、５０％が理想であるが、実際には回路の遅延により５０％とはならない。
このためオントラック状態でデューティ比が例えば４０％、４０％、４０％となってデューティパルスが痩せたり、デューティ比が６０％、６０％、６０％となってデューティパルスが太ったりする。
【００１６】
オントラック制御において、ヘッドは、
（偶数フィールド）−（奇数フィールド）＝０
の条件でオントラックするため、デューティ比が常に６０％あるいは４０％でもオントックの精度に問題はない。しかし、シーク動作を行ったとき、オントック時に５０％であれば、−５０％〜＋５０％の範囲でシークできるのに対し、例えばオントラック時に４０％では−４０％〜＋６０％の範囲でしかシークできず、高速シークに対するマージンが減少する問題がある。
【００１７】
またアナログ積分回路を使用しているため、コンデンサの充電電流と放電電流との間に誤差が生じたり、デューティ比５０％でも積分電圧が零にならずに、位置検出精度を低下させる要因となる。
一方、位相サーボパターンにあっては、例えば目標シリンダを中心とした前後２シリンダとなる４シリンダの範囲での位置検出しかできないため、位置検出のサンプリング周期毎の移動シリンダ数で定義されるヘッド移動速度を、４シリンダ以内に抑えなければならず、シーク速度が制限され、高速シークできない問題があった。
【００１８】
またサンプリング周期毎にヘッド位置を検出する場合のコアス制御にあっては、前回と今回のヘッド位置から次のヘッド位置を予測して目標速度を設定している。しかし、コアス制御は加速、定速、減速という目標速度パターンに従って行っていることから、単純な速度に基づく予測だけでは、予測位置と実際の位置とのずれが大きくなり、位置予測に失敗してシークエラーになる恐れが高い。
【００１９】
更に、従来の２相サーボパターンを使用したディスク装置は、サーマルオフセット測定やヨー角オフセット測定を実現するために、データ面の特定シリンダにサーボ情報を記録しているが、位相サーボパターンを使用した場合にも同様にデータ面の特定シリンダに位相サーボパターンを記録する必要がある。
この場合、サーボ面のサーボ情報を読取るサーボヘッドに対し、データ面の読み書きを行なうデータヘッドはライトヘッドとリードヘッドの２つを備えており、特にリードヘッドには磁気抵抗素子を用いた小型のＭＲヘッドを使用している。このためサーボ面と同じ位相サーボパターンをデータ面に記録しても、小型のＭＲヘッドによる読取信号から連続的なヘッド位置信号が得られない問題がある。
【００２０】
これ以外にも、ヨー角オフセットの測定と補正、ボイスコイルモータ（ＶＣＭ）の駆動系統に設けたＤＡコンバータに対するセンタ値の調整、パワーオンスタートに伴う初期化処理としてのリゼロ動作、サーボ系の最適状態への自動調整、イレーズ時のオントラックスライス値の適正化等、ディスク装置の性能を確保するための種々の課題を解決しなければならない。
【００２１】
本発明の目的は、ノイズやジッタに強い位相サーボ情報を用いた位置検出ができるディスク装置を提供する。
本発明の他の目的は、回路遅延があってもオントラック状態でデューティ比５０％のデューティパルスが得られるようにしたディスク装置を提供する。
本発明の目的は、積分動作に関する各種の誤差を除去して積分回路を最適状態に維持するディスク装置を提供する。
【００２２】
本発明の他の目的は、サンプル周期あたり４シリンダを越えるヘッド移動速度の高速シークを可能とするディクス装置を提供する。
本発明の他の目的は、ヘッド移動に伴なう位置予測が正確できるディスク装置を提供する。
本発明の他の目的は、データヘッドに設けている小型のＭＲヘッド（リードヘッド）に適合した位相サーボパターンをデータ面に記録するディスク装置を提供する。
【００２３】
本発明の他の目的は、データ面のユーザ領域の特定シリンダに、位相サーボ情報を使用してデービット０，１をヘッド位置検出回路部を使用して読み書きできるようにしたディスク装置を提供する。
本発明の他の目的は、データヘッドを最インナーと最アウタにヘッドアームで回動して位置決めしたときのリードヘッドのヨー角オフセットを測定して補正可能としたディスク装置を提供する。
【００２４】
【課題を解決するための手段】
図１（Ａ）は本発明の原理説明図である。
まず本発明のディスク装置は、ディスク媒体のサーボ面に位相サーボ情報を記録している。即ち、サーボ面の４シリンダを１単位として各シリンダの円周方向に配置した複数のサーボフレームを配置する。各サーボフレームには、トレーニング領域、マーカー領域、インデックス・ガードバンド領域びサーボ領域が設けられる。
【００２５】
サーボ領域は、図１（Ｂ）に示すように、第１フィールド（ＥＶＥＮ１）、第２フィールド（ＯＤＤ１）、第３フィールド（ＯＤＤ２）、及び第４フィールド（ＥＶＥＮ２）に分けられる。第１及び第４フィールド（ＥＶＥＮ１，２）には位置の位相変化を有するサーボ情報を記録する。第２及び第３フィールド（ＯＤＤ１，２) に逆の位相変化を有するサーボ情報を記録する。
【００２６】
サーボ領域の回転方向前方となるトレーニング領域にはタイミング情報を記録し、マーカー領域にはサーボ領域を確定するマーカー情報を記録する。更に、カードバンド・インデックス領域にはインデックス情報とカードバンド情報を同時に複数組記録する。インデックス・ガードバンド領域については複数組のインデックス情報とカードバンド情報の読取結果の多数決により各情報を検出する。
【００２７】
サーボヘッド手段１８で読取ったサーボフレームの読取信号からは、リードパルス検出手段３によってリードパルスが検出される。リードパルス検出手段３は例えばピーク検出手段１００とゼロクロス検出手段１１２で構成される。ピーク検出手段１００は、トレーニング領域のタイミング信号、マーカー領域のマーカー信号、およびインデックス・カードバンド領域のインデックス信号とガードバンド信号の読取波形のピークタイミングを検出してリードパルス（ピーク検出パルス）を発生する。
【００２８】
ここでリードパルス検出手段３としては、トレーニング領域、マーカー領域、インデックス・カードバンド領域、及びサーボ領域の全ての読取信号についてゼロクロス検出としてもよいし、全ての読取信号についてピーク検出としてもよい。
クロック発生手段１０２は、トレーニング領域のタイミング信号に位相同期した基準位相をもつ基準クロックを発生する。
マスタクロック作成手段１１０は、クロック発生手段１０２からの基準クロックを基準位相として床なる位相をもつ複数のマスタクロックを作成し、その中から、サーボヘッド手段１８がオントラックする目標シリンダに対応した位相のマスタクロックを選択して出力する（シリンダ切替機能）。
【００２９】
ヘッド位置信号の検出は、デューティパルス作成手段１２０でマスタクロックの基準位相からゼロクロス検出パルスまでの位相差に対応したデューティ比をもつデューティパルスを発生する。積分手段１２４は、デューティパルスを積分してサーボヘッド手段１８の位置を示す位置信号を発生する。
更に、電源投入直後の初期化処理において、特定の目標シリンダに対するサーボヘッド手段１８のオントラック状態で、デューティパルスのデューティ比を測定するデューティ測定手段１が設けられる。デューティ測定手段１は、サーボ情報の第２及び第３フィールドに対応したデューティパルスを反転して積分手段１２４に出力することでデューティ比を示す積分信号を得ることができる。
【００３０】
デューティ測定手段１の測定結果は、デューティ調整手段２に与えられ、デューティパルスのデューティ比を目標シリンダのオントラック状態で５０％に調整させる。デューティ調整手段２は、マスタクロックの基準タイミングを遅延させてデューティ比を低下させる第１遅延手段１０８と、ゼロクロス検出パルスのタイミングを遅延させてデューティ比を増加させる第２遅延手段１１４とで構成される。
【００３１】
第１遅延手段１０８は、基準クロックの１周期内で所定時間ずつ段階的にマスタクロックを遅延させるシフト回路を備え、シフト回路のいずれか１つのシフト段出力を選択してマスタクロックに希望する遅延量を与える。
第２遅延手段１１４は、遅延量が決った複数の遅延素子（ディレイライン）を備え、複数の遅延素子を直列に選択接続してゼロクロス検出パルスクロックに希望する遅延量を与える。
【００３２】
このデューティパルスのデューティ比率を５０％とする調整は、データ面に記録されたサーボ情報によるヘッド位置の検出についてもそのまま適用される。即ち、選択手段１１６によってサーボヘッド手段２０からデータヘッド手段１８に切替えた状態で同様にデューティ比率を測定し、デューティ比を５０％に遅延調整する。
【００３３】
積分手段１２４の回路調整のため積分誤差を測定する積分誤差測定手段とその補正手段が設けられる。積分誤差測定手段は、パワーオンスタートの初期化処理の際に、サーボヘッド手段１８をサーボ面の任意の目標シリンダ位置へのオントラック状態に相当するデューティパルスを積分手段１２４に擬似的に供給して積分誤差を測定する。具体的には、サーボ情報の第１フィルド乃至第４フィールドが全てデューティ比５０％となるデューティパルスを擬似的に発生してデューティパルス作成手段１２０にゼロクロス検出パルス（リードパルス）として供給する。積分誤差補正手段は、初期化処理終了後に、積分手段１２４から得られた位置信号を、測定した積分誤差で補正して正しい位置信号を求める。
【００３４】
また１シリンダ当りのヘッド移動量を示すシリンダゲインを測定するため、パワーオンスタートの初期化処理の際に、サーボヘッド手段１８を任意の目標シリンダにオントラックしたと同等なデューティパルスの発生から、一方向に１シリンダ移動したと同等なデューティパルスの発生、または逆方向に１シリンダ移動したと同等なデューティパルスの発生に切替え、それぞれ積分手段１２４で位置変化を測定させる。そして、これらの測定結果に基づき１シリンダ当りの位置変化量を求めて初期化処理後のヘッド位置決め制御に使用するシリンダゲインとして設定する。
【００３５】
具体的には、デューティパルス作成手段１２０に、目標シリンダ位置でサーボ情報の第１フィルド乃至第４フィールドが全てデューティ比５０％となるデューティパルスを発生させ、−１シリンダ移動した位置でデューティ比２５％、７５％、７５％、２５％と変化するデューティパルスを発生させ、また＋１シリンダ移動した位置でデューティ比７５％、２５％、２５％、７５％と変化するデューティパルスを発生させる。
【００３６】
一方、離散的に得られるヘッド位置検出信号を用いたシーク制御を実現するため、シーク時にヘッド移動速度を位置信号が作成されるサンプリング周期毎に検出する速度検出手段と、サンプリング周期毎に次のサンプリング時点におけるヘッド位置を予測し、クロック選択手段１１０に位置予測で得られた目標シリンダに対応した位相の基準クロックを選択させる位置予測手段とを設ける。
【００３７】
シーク制御時に位置予測手段は、ヘッド移動速度に応じてサーボ領域の第１乃至第４フィールドの各々で目標シリンダを切替えて対応する位相のマスタクロックを選択させる。この目標シリンダの切替えは、ヘッド移動速度が高いほど第１乃至第４フィールドでの切替段数と各切替毎の目標シリンダの変化数を増加させる。
【００３８】
位置予測手段は、サンプリング周期の移動シリンダ数で定義されるヘッド移動速度がサーボ情報の繰り返しシリンダ数以内の場合、第１乃至第４フィールドで目標シリンダを切替えずに対応する位相のマスタクロックを選択させる。即ち、サーボ情報の繰り返しシリンダ数が４シリンダの場合、ヘッド移動速度が−４シリンダ乃至＋４シリンダであれば、第１乃至第４フィールドで目標シリンダを切替えずに中心の目標シリンダに対応する位相のマスタクロックを選択させる。
【００３９】
サンプリング周期の移動シリンダ数で定義されるヘッド移動速度がサーボ情報の繰り返しシリンダ数を越えた場合、第１及び第２フィールドと第３及び第４フィールドとに分けて目標シリンダを２段階に切替えて対応する位相のマスタクロックを選択させる。例えば、サーボ情報の繰り返しシリンダ数が４シリンダの場合、ヘッド移動速度が−２シリンダ乃至＋６シリンダであれば、第１及び第２フィールドで中心シリンダに対し１シリンダ少ない目標シリンダに切替え、さらに第３及び第４フィールドでは中心シリンダに対し１シリンダ多い目標シリンダに切替えて各々対応する位相のマスタクロックを選択させる。
【００４０】
更にヘッド移動速度が高速化した場合は、第１乃至第４フィールドの各々に分けて目標シリンダを４段階に切替えて対応する位相のマスタクロックを選択させる。この場合、速度増加に伴い、ヘッド移動方向の切替シリンダ数を１，２，３・・・と増加させればよい。
シーク制御における位置予測の精度を向上するため、位置予測手段は、ヘッド移動の加速度を検出して次のサンプリング時点のヘッド位置を予測する。この加速度を含めた予測は、例えばヘッド駆動電流に基づいてヘッド加速度に依存した移動シリンダ数を現在位置に加算して予測位置を算出する。
【００４１】
本発明は、またデータ面に対するサーボ情報を書込むため、データ面サーボ情報書込手段が設けられる。データ面サーボ情報書込手段は、データ面の特定シリンダの円周方向に配置した複数のサーボフレームの各々に、４フィールドに分割された内の第１及び第４フィールド（ＥＶＥＮ１，２）に位置の位相変化を有するサーボ情報を記録すると共に第２及び第３フィールド（ＯＤＤ１，２）に逆の位相変化を有するサーボ情報を記録してサーボ領域を形成する。
【００４２】
ここでサーボヘッドに対しデータヘッドのリードヘッドには小型のＭＲヘッドを使用しているため、サーボ面と同じサーボ情報を記録してもヘッド移動に伴ってリニアに変化する位置信号は得られない。
そこで、例えばサーボ面に０．５シリンダピッチでサーボ情報を記録している場合、データ面サーボ情報書込手段は、データ面にサーボ面と同じ０．５シリンダピッチでサーボ情報を書込み、且つ、第１フィールド（ＥＶＥＮ１）と第４フィールド（ＥＶＥＮ２）のサーボ情報、及び第２フィールド（ＯＤＤ１）と第３フィールド（ＯＤＤ２）の位相情報の各々を、０．２５シリンダピッチだけずらして書込む。
【００４３】
このようなサーボ面に対するサーボ情報の書込みを可能とするため、基準クロックの立上がりと立下がりに同期した１６位相分の書込パルスを発生し、０．２５シリンダずつシークしながら、各シリンダ位置に対応した第１乃至第４フィールドの位相番号の書込パルスを選択してサーボパターンを書込む。
一般的には、サーボ面に記録したサーボ情報のシリンダ繰り返し数をＮとした場合、データ面サーボ情報書込手段は、基準クロックを１／Ｎに分周した書込パルスを基準クロックに対し１／４Ｎ周期分ずつ位相を異ならせた４Ｎ種類の書込パルスを発生し、書込パルスの中から書込シリンダで特定される所定の位相の書込パルスを選択し、データ面のサーボ領域にサーボ面のサーボ情報に対応したサーボ情報を書込ませる。
【００４４】
データ面に対するサーボ情報は、データ面のユーザ領域を外れた外周シリンダにデータ面のオフトラック測定に使用するために書込む。またヘッド駆動機構のヨー角オフセットの測定に使用するため、更に最後インナのシリンダにもサーボ情報を書込む。
ヨー角オフセット測定は、パワーオンスタートの初期化処理の際に、ライトヘッドとリードヘッドを一体に備えたデータヘッド手段を、サーボ面のサーボ情報に基づいてデータ面の外周シリンダ及び内周シリンダの各々にデータヘッド手段を位置決めし、各シリンダのサーボ情報に基づきヘッドアームの回動に伴うリードヘッドのヨー角オフセットを測定する。
【００４５】
測定した内周と外周の各ヨー角オフセットは、補間計算により各シリンダ位置でのヨー角オフセットを求める補間計算に使用され、リンダアドレスをインデックスとした補正テーブルを作成する。補正テーブルは、所定のシリンダ数単位にヨー角オフセットを格納してもよい。
ヨー角オフセット補正は、例えばデータ面のリードエラー発生時にヨー角オフセットを補正してリトライ動作させる。
【００４６】
本発明は、データ面に位置する位相サーボパターンの書込み読出し機能を使用して、データビット０，１を２種類のサーボパターンに変換して読み書きする。この機能を実現するため、テータ面のユーザ領域を外れた特定シリンダに、サーボ情報を使用してデータを書込むデータ書込手段と、データ書込手段で書込まれたサーボ情報を読出してデータを復元するデータ読出手段が設けられる。
【００４７】
データ書込手段は、書込データビット０，１に対応して第１及び第４フィールドのデューティ比と第２及び第３フィールドのデューティ比の異なるデューティパルスを使用してサーボ情報を書込む。
例えば、書込データビット０に対応して、第１乃至第４フィールドのデューティ比が２５％、７５％、７５％、２５％のデューティパルスを書込む。またデータビット１として第１乃至第４フィールドのデューティ比が７５％、２５％、２５％、７５％のデューティパルスを使用してサーボ情報を書込む。
【００４８】
データ読出手段は、データ面のサーボ情報の読取信号をデューティパルス作成手段１２０に供給してデューティパルスを発生し、更に積分手段１２０でデューティパルスを積分して得た信号からデータビット０又は１を復元する。
また本発明のディスク装置にあっては、ＶＣＭ用のＤＡ変換器の変換信号を、その中点を与える参照電圧に対する極性と大きさに応じてＶＣＭに駆動電流を供給しており、ＤＡ変換したセンタ値と参照電圧との間に誤差がある。そこで、パワーオンスタートの初期化処理の際に、ＤＡ変換器に対するヘッド駆動データをセンタ値から変化させ、ＡＤ変換信号が参照電圧に一致するまでの誤差を求め、初期化処理後にＤＡ変換器に出力するヘッド駆動データから測定センタ誤差を除去するように補正する。
【００４９】
またサーボ系統の自動調整のため、シーク動作によりコアス制御からファイン制御に切替えるまでのコアス時間を、速度制御に使用する目標速度パターンの加減速を決めるゲインを調整値として可変しながら測定する。またシーク動作でフアイン制御に切替えてからオントラックするまでの位置誤差の絶対積分値を、速度制御に使用する目標速度パターンの加減速を決めるゲインを調整値として可変しながら測定する。
【００５０】
そして、測定で得られたコアス時間と位置誤差の絶対積分値の和を評価関数として、最小値となる調整値を最適値として検出してサーボ系を自動調整する。
更に、イレーズ時にオントラック状態を判定するオントラック・スライス値を、リード及びライト時のオントラック・スライス値に対し拡大した値に変更する。
【００５１】
【作用】
このような本発明のディスク装置によれば次の作用が得られる。
サーボ情報の読取信号に対しゼロクロス検出によりサーボリードパルスを検出しているため、ピーク検出のようなノイズによるジッタを起こすことなく、正確にヘッド位置を検出できる。
【００５２】
また基準クロックがピーク検出で同期制御され、サーボ情報がゼロクロスで検出されることで、オントラック時の位相差検出に基づくデューティパルスが５０％から必然的に外れるが、デューティ比を測定して５０％となるように遅延調整することで、オントラック時に積分回路で得られる位置信号のオフセットを除去できる。この遅延調整は同時に回路遅延によるデューティ比のずれを補正する。
【００５３】
また積分回路のバラツキに積分誤差信号を測定してＡＤ変換した位置データから除去する補正を行うことで、より高精度の位置検出ができる。
またシーク時のヘッド速度に応じた第１乃至第４フィールドでのシリンダ切替えにより、位置信号の検出限界である±４シリンダの範囲を越えるヘッド速度であっても正確にヘッド位置を検出して高速シークを実現できる。
【００５４】
また加速度によるヘッド位置の変化を含めることで、より正確な位置予測ができ、位置予測が大きくずれることによるシークエラーを防止できる。
またサーボヘッドに対し小型のリードヘッドを使用しているデータ面に、リードヘッドのコア幅に適合した固有の位相サーボパターンを書込むことで、データ面のオフトラック測定やヨー角オフセット測定を可能にし、各測定結果に基づく補正処理を行うことができる。
【００５５】
またデータビット０，１に対応した２種類のサーボ情報を利用してデータ面のユーザ領域以外の空き領域に、上位装置からのアクセスから独立してデータを読み書きすることで、ディスク装置単体でも装置構成や調整等に最小限必要な情報を読み書きすることができる。
更に、ＶＣＭ用のセンタ値の調整、サーボ系統の調整値の最適化、イレーズ時のオントラック・スライス値の拡大等により、ディスク装置の性能をより一層引き上げることができる。
【００５６】
【実施例】
＜目 次＞
１．ハードウェア構成
２．ディスク装置の機能構成
３．サーボ面の位相サーボパターン
（１）位置信号作成回路
（２）サーボフレーム
（３）位相サーボパターン
（４）位相サーボパターンの書込み
（５）位相サーボパターンの読出しによる位置検出
４．デューティ比の測定と遅延調整
（１）積分回路
（２）オントラック時のデューティ比のずれ
（３）デューティ比測定
（４）デューティ比の遅延調整
５．積分回路の調整
６．加速度成分を含む位置予測
７．シーク速度によるシリンダ切替え
８．データ面の位相サーボパターン
９．データ面への位相サーボパータンによるリード／ライト
１０．ヨー角オフセットの測定と補正
１１．ＶＣＭ用ＤＡコンバータのセンタ値調整
１２．リゼロ動作
１３．サーボ系の自動調整
１４．イレーズ時のオントラックスライス値の拡大
１５．その他
１．ハードウェア構成
図２は本発明のディスク装置の全体的な構成を示す。本発明のディスク装置は、ディスクエンクロージャ１０とドライブコントローラ１２で構成される。ディスクエンクロージャ１０にはディスクを回転するスピンドルモータ１４、ヘッドを移動するボイスコイルモータ（以下、「ＶＣＭ」という）１６が設けられる。また、磁気ディスクのサーボ面の情報を読み出すため、サーボヘッド１８とサーボヘッドＩＣ２２が設けられる。
【００５７】
更に、複数のデータ面の情報を読み書きするため、データヘッド２０−１〜２０−ｎとデータヘッドＩＣ２４が設けられる。データヘッド２０−１〜２０−ｎのそれぞれは、ヘッド部にライトヘッドとリードヘッドを一体に備えている。ライトヘッドとしては磁気ヘッドを使用し、またリードヘッドとしては磁気抵抗素子を用いたＭＲヘッドを使用している。
【００５８】
ここで、サーボヘッド１８、データヘッド２０−１〜２０−ｎに設けているライトヘッドおよびリードヘッドの各コア幅は、サーボヘッド１８が最も大きく、次にライトヘッドのコア幅が大く、リードヘッド（ＭＲヘッド）のコア幅が最も小さい関係にある。例えば、データ面のトラックピッチを７μｍとすると、サーボヘッド１８のコア幅はトラックピッチにほぼ等しい７μｍとなる。これに対し、データヘッドに設けているライトヘッドは６μｍのコア幅であり、更にリードヘッドとしてのＭＲヘッドのコア幅はその半分の３μｍ程度となる。
【００５９】
ドライブコントローラ１２には全体的な制御部として制御プロセッサ２６が設けられる。制御プロセッサ２６はインタフェース回路２８を介して上位のディスクコントロールユニットに結合され、シークコマンド、リードコマンド、ライトコマンドなどの各種のコマンドを受領して、対応する処理を実行する。
制御プロセッサ２６の配下にはヘッド位置決め制御を実行するドライブプロセッサ３０が設けられる。ドライブプロセッサ３０としては、デジタル・シグナルプロセッサを使用している。ドライブプロセッサ３０に対するヘッド位置検出のため、位置信号作成回路３６が設けられる。
【００６０】
位置信号作成回路３６にはサーボヘッド１８の読取信号が入力されている。本発明にあっては、ディスク媒体のデータ面に位相サーボ情報を記録しており、この位相サーボ情報の読取信号に基づき、位置信号作成回路３６はヘッド位置を示す位置検出信号を作成する。位置信号作成回路３６からの位置信号はＡＤコンバータ３８でデジタルデータに変換されてドライブプロセッサ３０に取り込まれる。
【００６１】
ドライブプロセッサ３０はＤＡコンバータ３２およびドライバ３４を介してスピンドルモータ１４を制御する。また、ＤＡコンバータ４０およびドライバ４２を介してＶＣＭ１６を駆動して、ヘッドの位置制御を行う。ドライブプロセッサ３０によるヘッドの位置決め制御は、シークコマンドに基づいてヘッドを目的シリンダに移動させるシーク制御と、目的シリンダへのヘッドの到達でオントラック状態を維持するオントラック制御を行う。
【００６２】
ここで、シーク制御はコアス制御とファイン制御で構成される。コアス制御は目標速度パターンに従ってヘッドを目的シリンダの直前に移動させる制御である。ファイン制御はコアス制御により目的シリンダの直前、例えば０．５シリンダ前に到達したときに、速度制御から位置サーボ制御に切り替えて、目的シリンダにヘッドを引き込む制御である。
【００６３】
一方、ディスク媒体のデータ面に対するデータのリードライトを行うため、符号化／復号化回路４４、復調回路４８およびバイアス電流制御回路４６が設けられる。これらのリードライト系の回路は、公知の回路がそのまま使用できる。
更に本発明にあっては、ディスク媒体のデータ面の特定シリンダ即ちユーザ領域に対し、インナ側の端部に位置するインナガードバンド領域およびアウタ側に位置するアウタガードバンド領域に、サーボ面の位相サーボパターンに対応した同等な位相サーボパターンを記録している。このデータ面の位相サーボパターンを、データヘッドに設けているリードヘッドで読み出してヘッド位置を検出するため、データヘッド２４からのリードヘッドの読取信号を復調回路４８を経由して位置信号作成回路３６に供給している。
【００６４】
図３は図２に示した本発明のディスク装置におけるディスクエンクロージャ１０の装置構造を一部破断して示す。図３において、ディスクエンクロージャ１０のケース５２内には、１１枚の磁気ディスク５０−１〜５０−１１が回転軸５４の支持により回転自在に組み込まれており、下部に設けたスピンドルモータ（図示せず）により回転駆動される。
【００６５】
磁気ディスク５０−１〜５０−１１の右側にはヘッドアクチュエータ５８が設置され、先端に設けているヘッドを磁気ディスク５０−１〜５０−１１の各媒体面の半径方向に一体に移動可能としている。この実施例にあっては、磁気ディスク５０−１〜５０−１１としては５．２５インチの径のものを使用している。
図４は図３のヘッドアクチュエータ５８の縦断面を磁気ディスクと共に示している。ヘッドアクチュエータ５８は固定設置されるシャフト６０に対し上下のベアリング５６−１，５６−２を介してブロック６２を回転自在に装着している。ブロック６２の右側にはＶＣＭ１６のコイル６４が装着される。ブロック６２の左側には、１１本のアーム６６−１〜６６−１１が一体に延在される。アーム６６−１〜６６−１１の先端には、一対のスプリングアームを介して２個のヘッドを支持している。
【００６６】
この実施例にあっては、１１枚の磁気ディスク５０−１〜５０−１１に対し２０個のヘッドを設けている。ヘッドのうち、上側の９つのヘッドがデータヘッド２０−１〜２０−９であり、続いてサーボヘッド１８を設けている。サーボヘッド１８に続く残り１０個のヘッドがデータヘッド２０−１０〜２０−１９である。
【００６７】
データヘッド２０−１〜２０−１９が相対する磁気ディスク５０−１〜５０−１１のディスク面が、データの読み書きに使用されるデータ面となる。これに対し、サーボヘッド１８が位置する磁気ディスク５０−６の上側の媒体面が全トラックにサーボ情報を記録したサーボ面となる。このサーボ面に、本発明にあっては位相サーボパターンが記録されている。
【００６８】
また、磁気ディスク５０−１〜５０−１１の中央の磁気ディスク５０−６のサーボヘッド１８に相対する媒体面をサーボ面とする理由は、サーボ面が中央に位置することで、最も遠い磁気ディスク５０−１，５０−１１までの距離を最小とし、温度変化による機械的な変形によるサーボ面に対する各データ面における位置変動としてのオフセット量を最小にするためである。
２．ディスク装置の機能構成
図５は、図２のドライブコントローラ１２に設けたドライブプロセッサ３０のプロセッサ制御により実現される本発明のディスク装置におけるヘッドの位置決め制御を中心とした各種の制御機能を示している。
【００６９】
尚、図５にあっては、ドライブプロセッサ３０の制御機能に直接関連するハードウェアとして、ＶＣＭ１６、サーボヘッド１８、データヘッド２０、ＶＣＭ１６用のＤＡコンバータ３２、位置信号作成回路３６およびＡＤコンバータ３８を示している。このうち、データヘッドについては、実際には複数のデータヘッドを設けているが、説明を簡単にするため、１つのデータヘッド２０を代表して示している。また、位置信号作成回路３６はサーボ面の位相サーボパターンまたはデータ面の位相サーボパターンから位置信号を作成することから、この切替えを仮想的な切替スイッチ６８により示している。
【００７０】
ドライブコントローラ１２のドライブプロセッサ３０には、本発明の制御機能を実現する処理部として、サーボ系自動調整部７０、データ面位相情報書込部７０、データ面ビットデータ書込読出部７４、ヨー角オフセット測定部７６、ヨー角オフセット補正部７８、ＶＣＭ用ＤＡＣセンタ値調整部８０、リゼロ処理部８２、デューティ遅延調整処理部８４、積分回路調整処理部８６、シーク制御部８８の機能であるシリンダ切替制御部９０、位置予測処理部９２、サーマルオフセット測定部９４、サーマルオフセット補正部９６、更にパディング処理部９８を設けている。このドライブプロセッサ３０に設けられた各処理部の詳細は後の説明で明らかにされるが、概略を説明すると次のようになる。
【００７１】
サーボ系自動調整部７０は、サーボ面にサーボライタなどの専用装置により位相サーボパターンの書込みが終了した生産工程の最終段階で、コアス制御に使用する目標速度パターンにおける加速時と減速時のそれぞれにおける傾き（速度ゲイン）を決める調整値を、シーク制御のシミュレーションを通じて最適値に調整する。
【００７２】
データ面サーボ情報書込手段としてのデータ面位相情報書込部７２は、データヘッド２０に設けているライトヘッド（磁気ヘッド）を使用して、データ面のインナガードバンドおよびアウタガードバンドの特定シリンダに、サーボ面のサーボ情報に対応するデータヘッドのリードヘッド（ＭＲヘッド）の読出しで位置信号を作成可能なデータ面固有の位相サーボパターンを書き込む。このデータ面に対する位相サーボパターンの書込みも、ディスク装置の最終製造工程で行われる。
【００７３】
位相サーボ情報を利用したデータ書込手段およびデータ読出手段としてのデータ面ビットデータ書込読出部は、図２に示したドライブコントローラ１２が上位のディスクコントロールユニットに結合されていない単体状態でディスク装置の各種の設定データや機番などのデータをデータ面のユーザ領域以外の空き領域に位相サーボ情報の書込および読出機能を利用して読み書きする。このデータ面ビットデータ書込読出部７４による機能も、ディスク装置の生産工程における最終段階あるいは設置現場におけるシステム構築時に利用される。
【００７４】
ヨー角オフセット測定手段としてのヨー角オフセット測定部７６は、データ面位相情報書込部７４によりデータ面のインナガードバンド領域およびアウタガードバンド領域に書き込まれた位相サーボパターンを利用して、ＶＣＭ１６の駆動によるヘッドの最インナおよび最アウタ位置でのオフセット即ちヨー角オフセットを測定する。
【００７５】
ヨー角オフセット補正手段としてのヨー角オフセット補正部７８はヨー角オフセット測定部７６の測定結果に基づき、データ面のリードヘッドによる読出しの際にリードヘッドのオフセットを補正する。ヨー角オフセット測定部７６による測定処理は、パワーオンスタートによる初期化処理の際に行われる。
ＶＣＭ用ＤＡＣセンタ値調整部８０は、ＶＣＭ１６に駆動電流を流すために使用するＤＡコンバータ３２のセンタ値をパワーオンスタートの初期化処理の際に調整する。
【００７６】
リゼロ処理部８２は、パワーオンスタートによる初期化処理で、例えば最インナのコンタクト・スタート・ストップ領域に位置していたヘッドを最アウタのリゼロ動作を行う。
デューティ測定手段およびデューティ調整手段を構成するデューティ遅延調整処理部８４は、位相サーボ情報の読取信号の検出をゼロクロス検出としたことに伴う位置信号作成回路３６でオントラック時に発生するデューティパルスのデューティ比が５０％からずれる点を調整して、常にオントラック状態でデューティ比５０％のデューティパルスを作成できるようにする。
【００７７】
積分回路調整処理部８６は、位置信号作成回路３６に設けているデューティパルスに基づく積分動作を行う積分回路の積分誤差の調整（積分誤差調整手段）と、１シリンダ当たりのヘッド位置信号の変化量を示すシリンダゲインの計測を行う（測定手段及びシリンダゲイン設定手段）。
シーク制御部８８の機能として設けたシリンダ切替制御部９０は、位置信号作成回路３６で位置信号を作成するために使用する擬似クロックを決める目的シリンダの切替えをシーク速度に基づいて行う。位置予測手段としての位置予測処理部９２は、位置信号作成回路３６で次のサンプリング時にヘッドが位置する目標シリンダを知って、対応するマスタクロックに切り替える必要があることから、この次のサンプリング時における位置予測につき、速度に加えて加速度を含めて正確な位置予測を行う。
【００７８】
ここで、本発明のシーク制御部８８にあっては、従来の２相位相サーボによるヘッド位置制御のようにトラッククロッシングパルスを使用せず、位置信号作成回路３６の位置信号の作成周期で決まる所定のサンプリング周期ごとに離散的に得られるヘッド位置信号を使用してコアス制御（速度制御）を行っている。
このようなトラッククロッシングパルスを使用しないコアス制御については、同一出願人による平成３年６月２７日付で国際出願した国際出願番号Ｗ０９２／１１６３６による「ディスクドライブのヘッド位置決め制御装置およびその制御方法」の明細書に記載されている。
【００７９】
簡単に説明すると、ドライブプロセッサ３０が今回のヘッド位置と前回のヘッド位置からヘッド移動速度を求め、次のサンプリング時のヘッド位置を予測し、目標シリンダに対する残りシリンダ数を算出する。そして、残りシリンダ数により予め設定された目標速度パターンから目標速度を求め、そのときの実速度と目標速度との差に対応するＶＣＭ１６の電流値を算出し、ＤＡコンバータ３２を介してＶＣＭ１６を駆動する。
【００８０】
サーマルオフセット測定部９４はデータ面のアウタガードバンド領域に書き込まれた位相サーボパターンにデータヘッドをシークし、装置の温度変動に伴うシリンダ１周分のオフセットを例えば均等に１６箇所検出して、各回転位置をアドレスとしたサーマルオフセット補正テーブルを作成する。
サーマルオフセット補正部９６はサーマルオフセット測定部９４により作成された補正テーブルを使用し、オントラック制御の際にＤＡコンバータ３２に出力する位置制御信号を補正する。サーマルオフセット測定部９４による測定処理は、パワーオンスタート時とそれ以降については所定のタイムスケジュールに従って行うようにしてもよいが、本発明にあっては、ディスク装置がコマンドを受領しないアイドル状態を監視し、コマンド受領がないと見做したときにサーマルオフセット処理を実行するようにしている。
【００８１】
パディング処理部９８は上位のディスクコントロールユニットから特定のシリンダに対するイレーズコマンドを受領した際に、イレーズ動作におけるヘッド位置決め信号の許容範囲を示すオントラックスライス値を通常のリード動作やライト動作に対し拡大したオントラックスライス値に変更し、オフトラックが大きい場合にあっても、隣接トラックを消去しない範囲で可能な限りイレーズ動作を継続させる。
【００８２】
図６は図５のドライブプロセッサ３０に示した処理部のうち、製品出荷前の組立工程の最終段階で行う一連の処理を示している。即ち、製品出荷前の生産工程の最終段階にあっては、まずステップＳ１００で、サーボ面に対する位相サーボパターンの書込処理を行う。この位相サーボパターンの書込処理は、専用のサーボライタを使用して通常行われる。サーボ面に対する位相サーボパターンの書込みが済むと、次にステップＳ２００で、サーボ系自動調整部７０を使用してサーボ系の自動調整処理、即ちコアス制御における目標速度パターンの加減速の傾きを決める調整値の最適化調整処理を行う。
【００８３】
サーボ系の自動調整処理が済むと、ステップＳ３００で、データ面位相情報書込部７２を使用してデータ面に対する位相サーボパターンの書込処理を行う。続いてステップＳ４００で、データ面ビットデータ書込読出部７４を使用してデータ面のアウタガードバンド領域（ＯＧＢ１及びインナガードバンド領域（ＩＧＢ１）の空きシリンダに対しディスク装置単体で必要な各種のデータを位相サーボパターンを利用して書き込む書込処理を行う。
【００８４】
続いてステップＳ５００において、位相サーボパターンを書き込んでいるデータ面のインナガードバンド領域（ＩＧＢ１）およびアウタガードバンド領域（ＯＧＢ１）に順次データヘッドをシークし、最インナと最アウタにおけるデータヘッドに設けているリードヘッド（ＭＲヘッド）のヨー角オフセットを測定して、その直線補間により各ユーザシリンダ位置におけるヨー角オフセットを求めて補正テーブルを作成するヨー角オフセット処理を行う。
【００８５】
以上が製品出荷前の組立工程の最終段階における処理であり、これ以外の処理はディスク装置設置後のパワーオンスタートに伴う初期化処理および初期化処理終了後の上位コマンドに基づくシーク制御、リードライトを通じて行われる。
図７は本発明のディスク装置の運用状態における全体的な処理動作を示している。図７において、ディスク装置の電源投入によるパワーオンスタートが行われると、まずステップＳ１で、プログラムロード初期化診断などを含む基本的な初期化処理を行う。続いてステップＳ２で、ＶＣＭ用ＤＡＣセンタ調整部８０によるＶＣＭ用のＤＡコンバータ３２のセンタ調整処理を行う。
【００８６】
次にステップＳ３で、リゼロ処理部８２を起動してヘッドをアウタガードバンド領域（ＯＧＢ１）にシークしてシリンダアドレスの絶対値を求めるリゼロ動作を行う。次にステップＳ４に進み、デューティ遅延調整処理部８４を使用して位置信号作成回路３６におけるオントラック時のデューティパルスのデューティ比を５０％に調整する遅延調整処理を行う。続いてステップＳ５で、積分回路調整処理部８６を起動し、位置信号作成回路３６に設けている積分回路の位置信号がゼロとなるオントラック時の積分誤差の検出による誤差補正値の作成、更にヘッドを１シリンダ移動する際の位置信号の変化量を示すシリンダゲインの測定を含む積分回路の調整処理を行う。以上、ステップＳ１〜Ｓ５の一連のパワーオンスタートに伴う処理が済むと、ディスク装置はレディ状態となり、ステップＳ６で、上位のディスクコントロールユニットからのコマンド待ちとなる。
【００８７】
ステップＳ６において、上位のディスクコントロールユニットにおける入出力命令の実行に伴うコマンドを受領すると、ステップＳ７でコマンドを解読し、通常の入出力要求にあっては、まずシークコマンドを受領することから、ステップＳ８でシーク動作を実行してヘッドを目標シリンダにシーク制御してオントラック状態とする。
【００８８】
シーク動作が完了するとステップＳ９で、続いて得られたリードコマンドまたはライトコマンドに伴うリード動作またはライト動作を行う。リード動作またはライト動作の終了で、もしエラーありがステップＳ１０で判別された場合には、再びステップＳ９に戻って、リード動作またはライト動作のリトライを行う。エラーがなければステップＳ１１で、正常終了のステータス応答を上位のディスクコントロールユニットに返して処理を終了し、再びステップＳ６に戻る。
【００８９】
一方、ステップＳ６のコマンド受領待ちにあっては、ディスク装置はアイドル状態にあり、このアイドル状態にあっては、ステップＳ１２に進み、予め定められた測定処理が可能か否かチェックしている。コマンドを受領しない状態が継続して測定可能と判断された場合には、ステップＳ１３に進み、本発明にあっては、サーマルオフセット測定部９４によるサーマルオフセット測定処理を実行する。
３．サーボ面の位相サーボパターン
（１）位置信号作成回路
図８は図２のドライブコントローラ１２に設けた位置信号作成回路３０の実施例を示す。なお、位置信号作成回路に関連するサーボヘッド１８、データヘッド２０、ドライブ・プロセッサ３０およびＤＡコンバータ３８を併せて示している。
【００９０】
図８において、サーボヘッド１８で読み取られたサーボ面の読取信号は、ピーク検出回路１００に入力され、読取波形のピークタイミングを検出したピーク検出パルス（リードバルス）が出力される。ここで、ディスクのサーボ面およびデータ面に対する磁気記録と読出しは、図９に示すようになる。
図９（Ａ）はライト信号を示し、図９（Ｂ）に示すように、ライト信号の立上がりで媒体の極性がＮ極、ライト信号の立下がりで媒体の極性がＳ極に磁化される。この媒体の磁化状態を読み出したリード信号は、図９（Ｃ）に示すように、媒体のＮ極の磁化部分で正の読取波形が得られ、Ｓ極の磁化部分で負の読取波形が得られる。実際のサーボパターンでは、Ｎ極とＳ極の間隔はごく短いため、図９（Ｃ）の読取波形は、連続したサイン波形となる。
【００９１】
図９（Ｄ）は図９（Ｂ）の媒体の磁化状態を簡略的に表現したもので、Ｎ極の磁化部分を実線２１２で示し、Ｓ極の磁化部分を点線２１４で示している。以下の位相サーボパターンのトラック記録状態は、Ｎ極磁化状態を示す実線２１２とＳ極の磁化状態を示す点線２１４により表現する。
リードパルス検出手段の一部として機能する図８のピーク検出回路１００は、図９（Ｃ）のリード信号の読取波形のピークタイミングを検出し、ピークタイミングで立ち上がるピーク検出パルスを出力することになる。具体的には、読取波形を一定レベルでスライスした後に微分パルスを生成する。
【００９２】
ピーク検出回路１００の出力は、ＰＬＬ回路１０２、マーカー検出回路１０４に与えられている。ＰＬＬ回路１０２は、後の説明で明らかにするサーボフレームの先頭のトレーニング領域に記録しているタイミング信号の読取りに基づくピーク検出パルスに同期して基準クロックを発振する。ＰＬＬ回路１０２の発振周波数としては、この実施例にあっては２０ＭＨｚであり、従って１クロック周期τは５０ｎｓｅｃとなる。マーカー検出回路１０４は、サーボフレームのトレーニング領域に続くマーカー領域のマーカー信号を検出する。
【００９３】
ガードバンド・インデックス検出回路１０５は、マーカー領域に続くガードバンド・インデックス領域のガードバンド信号およびインデックス信号を検出する。マーカー検出回路１０４はマーカーサーチ信号Ｅ１を受けて動作可能状態となる。また、ガードバンド・インデックス検出回路１０５もガードバンド・サーチ信号Ｅ３を受けてガードバンド検出状態となり、インデックス・サーチ信号Ｅ４を受けてインデックス検出状態となる。
【００９４】
マーカー検出回路１０４からはマーカー検出信号Ｅ２が出力される。また、ガードバンド・インデックス検出回路１０５からは第１アウタ・ガードバンド検出信号ＯＧＢ１、第２アウタ・ガードバンドＯＧＢ２、インデックス信号ＩＮＤＥＸが出力される。
ＰＬＬカウンタ１０６は、マーカー検出回路１０４からのマーカー検出信号Ｅ２が得られた時点からＰＬＬ回路１０２のクロックを計数する。したがって、ＰＬＬカウンタ１０６の値はマーカー検出時点を起点とした、それ以降のガードバンド・インデックス部およびサーボパターン部における情報記録位置を示す計数値を提供することになる。
【００９５】
一方、サーボヘッド１８の出力は、選択回路１１６を介してリードパルス検出手段の一部として機能するゼロクロス検出回路１１２に与えられている。本発明にあっては、サーボフレームの最後に設けているサーボパターン部の位相サーボ読取信号については、ピーク検出ではなくゼロクロス検出を行っている。このゼロクロス検出によりノイズが混入しても確実に位相サーボの読取信号を得ることができる。
ゼロクロス検出については、図９（Ｃ）のリード信号におけるＮ極の正の読取波形とＳ極の負の読取波形との間のゼロクロスタイミングを検出することになる。したがって、読取波形のピーク検出に対しゼロクロス検出は必然的に検出タイミングに位相遅れをもつことになる。即ち、ＰＬＬ回路１０２による基準クロックについては、ピーク検出による同期制御が行われており、本来、位相サーボの読取りによるリードパルスもＰＬＬ回路１０２のクロックに同期する必要があるが、ゼロクロスとすることで必然的に基準クロックに対し位相遅れを起こす。
【００９６】
このゼロクロス検出による位相遅れは、可変ディレイ回路１１４およびシフター１０８で調整され、オントラック状態で積分電圧がゼロとなるデューティ比が５０％のデューティパルスの作成を可能とする。ここでシフター１０８は、ＰＬＬカウンタ１０６の第２ビット出力として得られるＰＬＬ回路１０２の基準クロックを４分の１に分周したパルス信号の立上がりを、０〜３τの３段階の範囲でデジタル的に遅延調整する。これに対し、可変ディレイ回路１１４は、ゼロクロス検出回路１１２の立上がりタイミングを複数のアナログ遅延素子の選択接続でアナログ的に遅延させる。シフター１０８および可変ディレイ回路１１４による遅延調整は、後に詳細に説明される。
【００９７】
マスタクロック作成回路１１０は、目標シリンダに対応して定めた位相をもつ基準クロックを４分の１に分周した周期４τのマスタクロックを作成してマスタクロック信号Ｅ１０として出力する。目標シリンダに対応した位相をもつマスタクロックの切替えは、ドライブ・プロセッサ３６からのシリンダ切替信号Ｅ３０により行われる。
【００９８】
シリンダ切替信号Ｅ３０による所謂シリンダ切替えは、オントラック制御にあっては、現在ヘッドが位置している目標シリンダに対応する位相のマスタクロックとなる。一方、シーク制御時にあっては、前回のヘッド位置と今回のヘッド位置で求めた実速度、更には加速度を加えて、予測された次の予測位置における目標シリンダに対応する位相のマスタクロックを作成するように切り替える。
【００９９】
デューティパルス作成回路１２０はセット／リセット回路であり、マスタクロック作成回路１１０からの目標シリンダに対応したマスタクロック信号Ｅ１０の立上がり（基準位相）でセットされ、選択回路１１８を介して得られるゼロクロス検出パルスの立下がり（検出位相）でリセットされる。デューティパルス作成回路１２０からはサーボヘッド１８のオントラック状態で位相サーボパターンの第１フィールド（ＥＶＥＮ１）、第２フィールド（ＯＤＤ１）、第３フィールド（ＯＤＤ２）、第４フィールド（ＥＶＥＮ２）でデューティ比が５０％，５０％，５０％，５０％となるデューティパルスＥ１９が出力される。
【０１００】
デューティパルス作成回路１２０からのデューティパルスＥ１９は、積分回路１２４に与えられる。積分回路１２４は、基本的にはコンデンサ１２６と、コンデンサ１２６に対しブリッジ結合された４つのスイッチ素子１２８，１３０，１３２，１３４で構成される。コンデンサ１２６に対する下側のスイッチ素子１３２，１３４は、デューティパルスＥ１９によりオンオフ制御される。これに対し、コンデンサ１２６の上側のスイッチ素子１２８，１３０は、位相サーボパターンの第１フィールド〜第４フィールドに応じて切替制御される。
【０１０１】
ここで、コンデンサ１２６の両端から取り出す位置信号の極性を、図示のように右側をブラス、左側をマイナスとすると、第１〜第４フィールドにおけるスイッチ素子１２８，１３０，１３２，１３４の切替えによる積分動作は次のようになる。
まず、第１フィールドおよび第４フィールド（ＥＶＥＮ１，２）にあっては、コンデンサ１２６の上側のスイッチ素子１２８がオン、１３０がオフとなり、この状態でデューティパルスＥ１９によりスイッチ素子１３０がオンオフする。このため、実線で示す経路でコンデンサ１２６が充電され、コンデンサ１２６の両端電圧で見た位置信号はマイナス側に増加する。
【０１０２】
一方、第２および第３フィールド（ＯＤＤ１，２）にあっては、コンデンサ１２６の上側のスイッチ素子１３０がオン、１２８がオフとなり、この状態でデューティパルスＥ１９によりスイッチ素子１３２がオンオフする。したがって、コンデンサ１２６は破線で示す経路で充電され、図示の極性で見た位置信号はプラス側に増加する。
【０１０３】
目標シリンダに対するオントラック状態でデューティパルスＥ１９は全フィールドについてデューティ比５０％であり、各フィールドにおけるパルス数は同じであることから、４フィールド分のデューティパルスの積分動作が終了した時点でコンデンサ１２６の積分電圧はゼロとなる。目標シリンダにオントラックしている状態からサーボヘッドがずれるとデューティ比が５０％から外れ、このデューティ比の変化に応じた電圧がコンデンサ１２６に得られる。
【０１０４】
具体的には、目標シリンダに対しサーボヘッド１８がマイナス方向、即ちアウタ側に移動すると、第１および第４フィールド（ＥＶＥＮ１，２）のデューティ比は減少し、逆に第２および第３フィールド（ＯＤＤ１，２）のデューティ比は増加する。これに対し、目標シリンダに対しサーボヘッド１８がプラス方向、即ちインナ側に移動すると、逆に第１および第４フィールド（ＥＶＥＮ１，２）のデューティ比は増加し、第２および第３フィールド（ＯＤＤ１，２）のデューティ比は減少するようになる。
【０１０５】
積分回路１２４におけるコンデンサ１２６の上側のスイッチ素子１２８，１３０の各フィールドごとの切替制御は、一致検出回路１２２からの出力信号Ｅ５，Ｅ６，Ｅ７，Ｅ８により行われる。一致検出回路１２２はＰＬＬカウンタ１０６の計数値と予め定めた所定値との一致を判定して、各一致位置に対応した信号を出力する。
【０１０６】
即ち、マーカー検出回路１０４、ガードバンド・インデックス検出回路１０５に対する各サーチ信号Ｅ１，Ｅ３，Ｅ４に加え、復調モード発生部１２２−１により第１〜第４フィールドを示す復調モード信号Ｅ５を出力する。またハーフモード発生部１２２−２によって第２フィールドと第３フィールドの境界となる位置信号検出時点を示すハーフモード信号Ｅ６を出力する。またデータウィンドウ発生部１２２−３によって第１〜第４フィールド期間で積分回路１２４に対するデューティパルスを有効とするデータウィンドウ信号Ｅ７を出力する。
【０１０７】
更に放電制御部１２２−４によって第１〜第４フィールドに亘るデューティパルス発生期間以外のタイミングでコンデンサ１２６を放電リセットする放電制御信号Ｅ８を出力する。この放電制御信号Ｅ８による放電リセットは、積分回路１２４に設けているスイッチ素子１２８，１３０をオフ、スイッチ素子１３２，１３４をオンすることになる。
【０１０８】
積分回路１２４のコンデンサ１２６の両端電圧として得られた位置信号Ｅ４０は、ＡＤコンバータ３８によりサーボフレームの終了タイミングで得られる割込み信号Ｅ９によりドライブ・プロセッサ３０に取り込まれる。
一方、本発明にあっては、データ面のインナ・ガードバンド領域（ＩＧＢ１）およびアウタ・ガードバンド領域（ＯＧＢ１）にも位相サーボパターンを書き込んでおり、このデータ面の位相サーボパターンによるヘッド位置の検出を可能とするため、データヘッド２０に設けているリードヘッド４１０の読取信号を選択回路１１６を介してゼロクロス検出回路１１２に入力している。選択回路１１６はドライブ・プロセッサ３０からの制御信号Ｅ３１により切り替えられる。即ち、通常のサーボ制御にあっては、選択回路１１６はサーボヘッド１８側に切り替えられている。これに対し、データ面の位相サーボパターンを読み出す際には、シリンダ１回転の中の所定サーボフレーム数単位にデータヘッド２０側に切り替えられる。
【０１０９】
即ち、サーボ面の位相サーボ情報によるオントラック制御に対し離散的にデータヘッド２０に切り替えながらデータ面の位相サーボ情報の読取りを行って、例えばサーマルオフセット測定やヨー角オフセット測定を行う。
更に本発明にあっては、サーボライタによってサーボ面に位相サーボ情報が書かれた後に、ディスク装置自身でデータ面に位相サーボパターンを書き込む機能をもっていることから、この書込用のライト信号をマスタクロック作成回路１１０で作成し、データヘッド２０のライトヘッド４００に供給してデータ面にサーボ情報を書き込むようにしている。
【０１１０】
更に、デューティパルス作成回路１２０により擬似的に任意のデューティ比をもつデューティパルスを作成して積分回路１２４で位置信号を作り出すため、選択回路１１８が設けられている。選択回路１１８は、制御信号Ｅ３２によりドライブ・プロセッサ３０からの擬似的なリードパルスとゼロクロス検出回路１１２より得られるゼロクロス検出パルスとを切り替える。
【０１１１】
ドライブ・プロセッサ３０による擬似的なリードパルスの発生によるデューティパルスの作成は、シフター１０８および可変ディレイ回路１１４で行うデューティ５０％の調整に使用する実際のデューティパルスのデューティ比の測定に使用される。
（２）サーボフレーム
図１０は本発明のディスク装置のサーボ面に記録された１シリンダ分のサーボ情報を直線上に展開して示している。図１０において、ディスク１回転分のサーボ領域１５４は２１６の区間に分割されて２１６個のサーボフレーム１５６を形成している。本発明にあっては、ディスク１回転分のサーボ領域１５４におけるクロック数は固定的に決められている。
【０１１２】
１つのサーボフレーム１５６は、拡大して示すように、トレーニング部１５８、マーカー部１６０、ガードバンド・インデックス部１６２およびサーボパターン部１６４で構成される。各領域はサーボフレーム１５６の開始位置をゼロとすると、２０ＭＨｚの基準クロックの計数値でトレーニング部１５８が０〜１１２８、マーカー部１６０が１１２８〜１１６０、ガードバンド・インデックス部１６２が１１６０〜１２６８、更にサーボパターン部１６４が１２６８〜１５１２のカウント値をもつことになる。
【０１１３】
図１１，図１２，図１３および図１４は、サーボフレーム１５６に設けたトレーニング部１５８、マーカー部１６０、ガードバンド・インデックス部１６２およびサーボパターン部１６４の磁気記録状態を示す。ここで、図１１（Ａ）のトレーニング部１５８、図１１（Ｂ）のマーカー部１６０および図１２のガードバンド・インデックス部１６２については、基準クロック１６６を４クロック周期となる４τのスケールで示している。これに対し、図１３，図１４のサーボパターン部１６４については、基準クロック１６６を１クロック周期となる１τのスケールで示している。
【０１１４】
図１１（Ａ）に示すトレーニング領域１５８は、図８に示したＰＬＬ回路１０２の位相を同期させるタイミング信号を記録している。このトレーニング部１５８のタイミング信号を読み出してピーク検出パルスを４τで得ることで、ＰＬＬ回路１０２は実際のディスク回転に同期した１τ＝５０ｎｓ、即ち２０ＭＨｚの同期発振を行うことができる。
【０１１５】
図１１（Ｂ）はトレーニング部１５８に続くマーカー部１６０を示している。マーカー部１６０はサーボフレームの中での位置を確定する役割を果たし、マーカー検出で図８に設けたＰＬＬカウンタ１０６の計数動作を開始し、一致検出回路１２２による各種の一致判定を行わせる。マーカー部１６０からは「ＬＨＨＨＨＬＨＬＨＬＨ」の読取信号が得られるが、このうち図示の「Ｌ□ＨＨ□Ｌ□Ｌ□Ｌ□」の６ビットパターンの一致検出によりマーカー検出を行っている。
【０１１６】
図１２はガードバンド・インデックス部１６２を示す。本発明にあっては、ガードバンド・インデックス部１６２を第１多数決部１７４、第２多数決部１７６および第３多数決部１７８の３つの領域に分け、それぞれに同じ信号を繰り返し記録している。
図８に示したガードバンド・インデックス検出回路１０５は、ガードバンド・インデックス部１６２の読取信号から得られた３つの第１〜第３多数決部１７４，１７６，１７８のうち、一致情報が２以上得られればガードバンドおよびインデックス検出と判断し、ガードバンドおよびインデックスの検出性能を高めている。
【０１１７】
サーボ面は半径方向にインナ側からインナ・ガードバンド領域（ＩＧＢ１）１８０、ユーザ領域１８２、第１アウタ・ガードバンド領域（ＯＧＢ１）１８４および第２アウタ・ガードバンド領域（ＯＧＢ２）１８６に分けられている。インデックス情報１８８，１９０，１９２は、インナ・ガードバンド領域１８０とユーザ領域１８２に記録されている。インデックス情報は第１および第２アウタ・ガードバンド領域１８４，１８６については設けられておらず、固有の領域を示す情報記録が行われている。
【０１１８】
図１３および図１４は、位相サーボパターンを記録したサーボパターン部１６４の詳細を示す。このサーボパターン部１６４は、図１３に示す第１フィールド２００、第２フィールド２０２、図１４に示す第３フィールド２０４および第４フィールド２０６で構成される。以下の図面中にあっては、（ ）内に示すように、第１フィールド２００を「ＥＶＥＮ１」、第２フィールド２０２を「ＯＤＤ１」、第３フィールド２０４を「ＯＤＤ２」、第４フィールド２０６を「ＥＶＥＮ２」としている。
【０１１９】
第１フィールド〜第４フィールドの各領域の長さは、未使用部１９４，１９６，２０８および２０１を除くと、同じ長さを有する。具体的には、基準クロックの４周期分の４τを基準長さとすると、各フィールドは４τ×１０の長さをもつ。ＥＶＥＮ１，２となる第１および第４フィールド２００，２０６は、シリンダ番号のプラス側の増加方向（インナ方向）に０．５シリンダ移動するごとに１τ、位相をシフトしたパターンを、８τ周期で書き込んでいる。
【０１２０】
これに対し、ＯＤＤ１，２となる第２および第３フィールド２０２，２０４については、逆方向の位相シフトとなるように書き込んでいる。また、各位相サーボパターンは４シリンダごとに繰り返されている。
（３）位相サーボパターンの書込み
図１３，図１４に示した位相サーボパターンの書込みは専用のサーボライタを使用して行うものである。本発明のディスク装置にあっては、サーボ面の位相サーボパターンを書き込んだ後に、ディスク装置自身でデータ面に位相サーボパターンを書き込む機能をもっていることから、データ面に対する位相サーボパターンの前提として、サーボ面に対する位相サーボパターンの書込原理を説明する。
【０１２１】
図１５はサーボ面に対する位相サーボパターンの書込みに使用されるライト信号を示している。図１５（Ａ）は基準となるクロックを示し、これは図８に示したＰＬＬ回路１０２によるクロックと同じものである。図１５（Ｂ）はＰＬＬ回路１０２からのクロックをＰＬＬカウンタ１０６で計数したときのビット２出力であり、ＰＬＬクロックを４分の１に分周したパルス信号となる。このパルス信号が位相番号０のライト信号となる。
【０１２２】
図１５（Ｃ）〜（Ｉ）は位相番号０のライト信号をクロックの周期１τずつ、順次位相シフトして得た信号であり、位相番号２，４，６，８，１０，１２および１４のライト信号となる。サーボ面に対するサーボパターンの書込みについては、図１５（Ｂ）〜（Ｉ）に示す偶数の位相番号をもつ８つのライト信号の組合せを使用する。
【０１２３】
図１６は本発明のディスク装置がデータ面に位相サーボパターンを書き込む際に更に必要となる奇数の位相番号１，３，５，７，９，１１，１３，１５をもつライト信号を示す。即ち、図１６（Ａ）に示すクロックは図６（Ａ）のＰＬＬクロックを反転したクロックであり、反転前のクロックの立下がりタイミングを立上がりタイミングとする。
【０１２４】
この図１６（Ａ）の反転ＰＬＬクロックを使用して図１６（Ｂ）に示すＰＬＬカウンタ１０６のビット２出力の位相シフトを１τずつ行うことで、図１６（Ｃ）〜（Ｊ）に示す奇数の位相番号をもつライト信号を得ることができる。尚、以下の説明にあっては位相番号１０，１１，１２，１３，１４，１５についてはＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆの１６進表示とする。
【０１２５】
図１７は図１５，図１６に示した位相番号０〜１６のライト信号を作成するための回路を示す。この回路は図８のマスタクロック作成回路１１０として実現されている。
図１７において、シフト回路５００にはシフトパルスとしてＰＬＬクロックが供給される。一方、シフト回路５１０には反転回路５２０で反転された反転ＰＬＬクロックがシフトクロックとして入力される。また、シフト回路５００，５１０のそれぞれにはＰＬＬカウンタ１０６のビット２出力が入力される。シフト回路５００はＰＬＬクロックに同期して位相番号０，２，４，６，８，Ａ，Ｃ，Ｅとなる８種類のライト信号を１τごとに順次出力する。
【０１２６】
これに対し、シフト回路５１０はシフト回路５００に対し０．５τの遅れをもって、位相番号１，１３，５，７，９，Ｂ，Ｄ，Ｆとなる奇数の位相番号のライト信号を順次出力する。マルチプレクサ（選択回路）５３０はシフト回路５００，５１０より０．５τの位相ずれをもって出力される１６種類のライト信号の中のいずれか１つを選択する。
【０１２７】
図１８は図１３，図１４に示した位相サーボパターンを、サーボヘッドを０．５シリンダずつシークしながら書き込む際のライト信号位相番号を示している。本発明にあっては、４シリンダ単位に繰り返し同じ位相番号のライト信号の組合せを使用する。
このようなサーボ面に対する位相サーボパターンの書込みはディスク装置自身が行うものではないが、データ面に対する位相サーボパターンの書込みを可能とするため、機能としては外部的にサーボヘッドの位置を位置決めできるが、位相サーボパターンをデータ面にも書き込むことは可能である。
【０１２８】
図１９は、図１８に従ってサーボ面に書き込まれた位相サーボパターンの読出時の目標シリンダに対応したマスタクロックの切替えに使用されるマスタクロック選択用の位相番号を示している。位相サーボパターンの書込みについては０．５シリンダ単位であるが、目標シリンダに対応したマスタクロックについては１シリンダ単位であり、且つ４シリンダごとに繰り返している。
【０１２９】
従って、アウタ側からインナ側へのシリンダ番号を０〜３とすると、各目標シリンダとなるシリンダ番号０〜３に対応して、対応する位相番号のパターンに従ったマスタクロックがマスタクロック作成回路１１０で作成される。具体的には、マスタクロック作成回路１１０には図１７に示す回路が設けられており、ドライブ・プロセッサ３０により、そのときの目標シリンダのシリンダ番号に対応した位相番号の選択信号を、図１９のパターンに従って第１および第４フィールドごとにマルチプレクサ５３０で切替選択すればよい。
【０１３０】
このようにデータサーボ面のサーボ情報の読出しによる位置検出の際には、図１５，図１６に示した１６種類のマスタクロック信号のうち、位相番号０．４，８，１２の４種類の組合せが使用される。
（４）位相サーボパターンの読出しによる位置検出
図２０は、本発明のディスク装置でサーボ面の位相サーボパターンを読み出したときの図８の一致検出回路１２２より出力される各信号のタイミングチャートを１サーボフレームについて示している。図２０において、サーボフレームの読出しで先頭のトレーニング領域から読み出したタイミング信号によるＰＬＬ回路１０２の同期が完了すると、図２０（Ｂ）に示すマーカー検出信号Ｅ２がマーカー領域の検出でマーカー検出回路１０４より出力される。このマーカー検出信号Ｅ２により、図２０（Ｃ）に示すようにＰＬＬカウンタ１０６が動作状態となって、ＰＬＬ回路１０２からのクロック信号Ｅ０の計数を開始する。
【０１３１】
ここで、マーカー検出からフレーム最後の位置信号の読込みまでの期間は、ＰＬＬカウンタ１０６の１６進カウント値で１８０Ｈと定まっている。したがって、１６進計数値１８０Ｈが得られるまでの期間に当たり、カウンタ動作が行われる。また図２０（Ａ）に示すように、マーカー検出回路１０４の検出動作を有効とするマーカーサーチ信号Ｅ１も同じ期間に亘って出力される。
【０１３２】
続いて図２０（Ｄ）に示すガードバンド・インデックス検出信号Ｅ３が１６進計数値で０〜Ｂ０Ｈの期間に亘って得られる。このとき図２０（Ｅ）の有効となっていたガードバンド・インデックスサーチ信号Ｅ４は立ち上がって、ガードバンド・インデックス検出回路１０５の検出動作を禁止する。ガードバンド・インデックスサーチ信号Ｅ４がＨレベルに立ち上がっている１６進計数値でＢ０Ｈ〜１４８Ｈの期間がサーボパターン部１６４の読取期間となる。
【０１３３】
このサーボパターン部１６４の読取期間において、一致検出回路１２２は第１フィールドＥＶＥＮ１、第２，第３フィールドＯＤＤ１，２、および第４フィールドＥＶＥＮ２で変化する図２０（Ｆ）の復調モード信号Ｅ５を出力し、積分回路１２４に設けているコンデンサ１２６の上側のスイッチ素子１２８，１３０を各フィールド期間で選択的にオンオフする。また、図２０（Ｇ）に示すサーボパターン部１６４の中点となる位置検出点を与えるハーフモード信号Ｅ６を出力する。
【０１３４】
サーボパターン部１６４が終了した次のトレーニング部１５８までの間には、図２０（Ｈ）に示す割込信号Ｅ９の発生が行われ、このタイミングでドライブ・プロセッサ３０はＡＤコンバータ３８で変換した積分回路１２４のコンデンサ１２６の両端電圧で決まる位置信号を取り込む。更に、図２０（Ｉ）に示すように、サーボパターン部１６４および割込信号Ｅ９の発生期間以外の期間で有効となる放電制御信号Ｅ８を出力して、積分回路１２４のコンデンサ１２６を放電リセット状態即ちゼロ電圧状態としている。
【０１３５】
図２１は本発明のディスク装置によるサーボ面の位相サーボパターン、マスタクロック、ゼロクロス検出によるリードパルス、デューティパルス、更にデューティパルスに基づく積分回路１２４によるコンデンサ１２６の端子電圧の変化を示している。
図２１において、サーボ面のサーボパターンはシリンダ番号０〜３の４シリンダで繰り返している。いまサーボヘッド１８が中央の２番シリンダにオントラックしていたとする。この状態にあっては、シリンダ番号２に記録した位相サーボパターンに対し４τ進んだ基準位相をもつマスタクロックとして選択されている。
【０１３６】
したがって、図２１（Ｄ）に示すデューティパルスＥ１９は４τごとの基準クロックの立上がりでセットされ、サーボヘッド１８による位相サーボパターンの読出しでリセットされる。そしてオントラック状態であることから、第１〜第４フィールドＥＶＥＮ１，ＯＤＤ１，ＯＤＤ２，ＥＶＥＮ２のいずれについてもデューティ比は５０％となっている。
【０１３７】
このデューティ比５０％の状態にあっては、積分回路１２４のコンデンサ１２６は、まず第１フィールドＥＶＥＮ１でマイナス方向に充電される。続いて第２フィールドＯＤＤ２でプラス方向に充電され、０Ｖを過ぎて第３フィールドＯＤＤ２で更にプラス方向に充電される。最後に第４フィールドＥＶＥＮ２にあっては、第１フィールドＥＶＥＮ１と同様、マイナス方向に充電され、位相サーボパターンの読出しが完了した時点でコンデンサ電圧はオントラックを示す零電圧となっている。
【０１３８】
サーボヘッド１８がマイナス方向にシークしてシリンダ番号１または０にオントラックした場合には、各トラックの位相サーボパターンに対し４τ位相が進んだ基準位相のマスタクロックを選択することで、デューティ比５０％のデューティパルスＥ１９が同様に得られる。この点はプラス方向のシリンダ番号３にサーボヘッド１８をシークした場合についても同様である。そして、オントラックしているシリンダ位置に対し±２シリンダの位置でヘッド位置に応じて直線的に変化するヘッド位置信号を作り出すことができる。
４．デューティ比の測定と遅延調整
（１）積分回路
図２２は図８に示した積分回路１２４の実施例を示す。図２２において、積分回路１２４は第１電源＋Ｖｄｄ１と第２電源＋Ｖｄｄ２で動作する。この実施例にあっては、第１電源＋Ｖｄｄ１から第２電源＋Ｖｄｄ２を抵抗Ｒ２０、トランジスタＱ１、定電流源１３８、トランジスタＱ２でなる回路によって作り出している。
【０１３９】
ここで、トランジスタＱ１，Ｑ２はベース，エミッタ間電圧の保障用ダイオードとして動作する。第２電源電圧Ｖｄｄ２は定電流源１３８の定電流をｉ、トランジスタＱ１，Ｑ２のベース，エミッタ間電圧Ｖ、トランジスタＱ１，Ｑ２によるベース，エミッタ間電圧をＶ_ＢＥとすると、次式で与えられる。
Ｖｄｄ２＝Ｖｄｄ１−｛（Ｒ２０×ｉ）＋Ｖ_ＢＥ｝
即ち、第１の電源電圧Ｖｄｄ１から定電流ｉによる抵抗Ｒ２０の電圧降下とベース，エミッタ間電圧Ｖ_ＢＥを差し引いた電圧となる。
【０１４０】
このような電源電圧に対し並列的に、抵抗Ｒ１，Ｒ２，Ｒ４，Ｒ５，Ｒ６，Ｒ７，Ｒ９，Ｒ１０を介して、カレントスイッチとして動作する８つのトランジスタＱ３，Ｑ４，Ｑ５，Ｑ６，Ｑ７，Ｑ８，Ｑ９，Ｑ１０が接続される。これらのトランジスタＱ３〜Ｑ１０は、トランジスタＱ３とＱ４、Ｑ５とＱ６、Ｑ７とＱ８、Ｑ９とＱ１０で差動回路を構成し、共通エミッタ側に定電流源１４０，１４２，１４４，１４６をそれぞれ接続している。
【０１４１】
各差動回路のトランジスタＱ３，Ｑ６，Ｑ７，Ｑ１０に対しては、図２５に示す積分制御回路部より制御信号Ｅ２０，Ｅ２１，Ｅ２２，Ｅ２３が供給されている。即ち、制御信号Ｅ２０はトランジスタＱ３を制御し、制御信号Ｅ２１はトランジスタＱ７を制御し、制御信号Ｅ２２はトランジスタＱ６を制御し、制御信号Ｅ２３はトランジスタＱ１０を制御する。
【０１４２】
このように制御信号Ｅ２０，Ｅ２１，Ｅ２２，Ｅ２３により制御されるトランジスタＱ３，Ｑ７，Ｑ６，Ｑ１０に対し、差動接続したトランジスタＱ４，Ｑ８，Ｑ５，Ｑ１０のそれぞれは、逆のオンオフ動作を行う。トランジスタＱ６，Ｑ７のそれぞれには直列にトランジスタＱ１１，Ｑ１２が接続され、その間にコンデンサ１２６を接続している。
【０１４３】
したがって、トランジスタＱ１１，Ｑ１２，Ｑ６，Ｑ７によって、図８の積分回路１２４に示したブリッジ型のスイッチング回路が構成されている。コンデンサ１２６の上側に位置するトランジスタＱ１，Ｑ２を制御するサーボトランジスタＱ３，Ｑ４とＱ９，Ｑ１０は、図８に示した一致検出回路１２２に設けた復調モード発生部１２２−１からの復調モード信号Ｅ５により第１〜第４フィールド期間に応じて切替制御される。
【０１４４】
したがって、トランジスタＱ３に対する制御信号Ｅ２０およびトランジスタＱ１０に対する制御信号Ｅ２３は、復調モード信号から作り出されている。これに対し、コンデンサ１２６の下側に位置する２つのトランジスタＱ６，Ｑ７は、図８に示すデューティパルス作成回路１２０からのデューティパルスＥ１９に基づく制御信号Ｅ２１，Ｅ２３によりオンオフ制御される。
【０１４５】
即ち、第１および第４フィールドで制御信号Ｅ２１がデューティパルスに応じて変化し、トランジスタＱ７のオンオフによりトランジスタＱ１１、コンデンサ１２６およびトランジスタＱ７、更に定電流源１４４で定まる経路で定電流によりコンデンサ１２６を充電する。
一方、第２および第３フィールドにあっては、デューティパルスにより制御信号Ｅ２２が変化してトランジスタＱ６をオンオフし、トランジスタＱ１２、コンデンサ１２６、トランジスタＱ６、定電流源１４２となる経路で定電流を流して、コンデンサ１２６を充電する。
【０１４６】
コンデンサ１２６の端子電圧はボルテージフォロワとして動作するオペアンプ１４８，１５０、更に抵抗Ｒ１，Ｒ２を介して差動アンプ１５２に入力される。差動アンプ１５２のゲインは、期間抵抗Ｒ３３と抵抗Ｒ３４を介してドライブ・プロセッサ３６より供給されるセンタ電圧Ｖｃにより決まる。更に、トランジスタＱ４，Ｑ５とＱ８，Ｑ９のベースには基準電圧Ｖｒｅｆが与えられており、電源電圧から見た相対的な充電圧を与える中点としての基準電圧を設定している。したがってコンデンサ１２６の端子電圧は、この基準電圧Ｖｒｅｆを中心にプラス側またはマイナス側に充放電されることになる。
【０１４７】
図２３は、図２２に示した積分回路１２４においてサーボヘッドのオントラック状態で供給される制御信号Ｅ２０，Ｅ２１，Ｅ２２およびＥ２３に基づく積分動作を示している。
図２３（Ａ）は４シリンダの位相サーボパターンを簡略化して示している。このような位相サーボパターンの読出しに対し、図２３（Ｂ）の制御信号Ｅ２０は、第１および第４フィールドＥＶＥＮ１，２のそれぞれでＨレベルとなって、トランジスタＱ３をオン、Ｑ４をオフとすることで、トランジスタＱ１１をオンする。図２３（Ｃ）に示す制御信号Ｅ２３は、第２および第３フィールドＯＤＤ１，２の期間、Ｈレベルとなって、トランジスタＱ１０をオン、トランジスタＱ９をオフとし、これによってトランジスタＱ１２をオンする。
【０１４８】
図２３（Ａ）はシリンダ番号２にサーボヘッド１８がオントラックした状態であり、図２３（Ｄ）に示すクロックパルスがマスタクロックとして選択され、また図２３（Ｅ）に示すリードパルスが得られる。したがって、図２３（Ｆ）に示すデューティパルスＥ１９は第１〜第４フィールドのいずれについても５０％のデューティ比となる。
【０１４９】
このようなデューティパルスＥ１９に対し、図２３（Ｇ）の制御信号Ｅ２１は、第１および第４フィールドＥＶＥＮ１，２でデューティパルスＥ１９に応じて変化し、トランジスタＱ７をオンオフして、このときオン状態にあるトランジスタＱ１１を介してコンデンサ１２６に定電流源１４４による定電流で積分動作を行わせる。
【０１５０】
一方、図２３（Ｈ）に示す制御信号Ｅ２２は、第２および第３フィールドＯＤＤ１，２でデューティパルスＥ１９に応じて変化し、トランジスタＱ６のオンオフにより、このときオン状態にあるトランジスタＱ１２を介して定電流源１４２で定まる定電流をコンデンサ１２６に逆方向から流して、積分動作を行わせる。
更に、実際の積分動作に対しては図２３（Ｉ）に示すデータウィンドウ信号Ｅ７が使用され、データウィンドウ信号Ｅ７がＨレベルとなっている期間についての制御信号Ｅ２１，Ｅ２２によってコンデンサ１２６の１方向および逆方向の充電動作が行われる。このときサーボヘッド１８はシリンダ番号２にオントラックしていることから、第１〜第４フィールドの積分動作が終了したときのコンデンサ両端電圧は０Ｖとなっている。
（２）オントラック時のデューティ比のずれ
図２２に示した積分回路１２４を動作する位相サーボパターンの読取りに基づいて生成されたデューティパルスのデューティ比は、理想的にはオントラック状態で５０％となる。しかしながら、図８の実施例に示したようにＰＬＬ回路１０２の同期については読取信号のピーク検出で行い、一方、位相サーボパターンの読取信号についてはゼロクロス検出で行っているため、必然的に基準位相に対しゼロクロス検出のタイミングがずれ、オントラック状態で５０％のデューティ比をもつデューティパルスが得られなくなる。
【０１５１】
図２４は、位相サーボパターンの読取りをピーク検出した場合と、本発明のようにゼロクロス検出した場合のデューティ比の相違を示している。
図２４（Ａ）に示すように、４シリンダのうちのシリンダ番号２のシリンダにサーボヘッド１８がオントラックしていると、図２４（Ｂ）に示す基準位相となるマスタクロックの選択でデューティパルス作成回路１２０におけるセットタイミングが得られ、従来のピーク検出であれば、図２４（Ｃ）に示すようにサーボパターンの磁気記録に一致するピーク検出タイミングが得られる。この場合、デューティパルスは図２４（Ｄ）に示すように第１〜第４フィールドでデューティ比５０％となる。
【０１５２】
しかしながら本発明のゼロクロス検出にあっては、図２４（Ｅ）に示すようにゼロクロス検出タイミングがピーク検出タイミングに対し遅れをもつ。その結果、オントラック状態で図２４（Ｆ）に示すようにデューティパルスのデューティ比が７５％となってしまう。このように、オントラック状態でデューティ比が５０％とならない理由はゼロクロス検出以外にアナログ回路系における回路遅延によって任意に生じ、ディスク装置ごとにオントラック状態で５０％を外れた様々なデューティ比になってしまう。
【０１５３】
そこで本発明のディスク装置にあっては、まずオントラック状態で得られるデューティパルスのデューティ比を測定し、測定したデューティ比を５０％とするように、図８に示したシフター１０８および可変ディレイ回路１１４に対する遅延量の設定で、デューティ比５０％の調整状態をパワーオンスタートの初期化処理の際に自動的に作り出す。
（３）デューティ比の測定
図２５は、オントラック状態で得られるデューティパルスＥ１９の実際のデューティ比を測定するための機能を組み込んだ図８に示した積分回路１２４の一部を構成する積分制御部の実施例を示す。
【０１５４】
図２５において、積分制御部は反転回路３１２、ＡＮＤ回路３１４，３２２，３２４、ＯＲ回路３１８，３２０，３２６，３２８および排他的論理和回路（ＥＯＲ）３１６で構成される。このうち、デューティ比を測定するために設けられているのはＡＮＤ回路３１４と排他的論理和回路３１６である。
この回路において、ドライブ・プロセッサ３６からのＯＤＤ領域反転信号Ｅ２０に基づき、デューティパルス作成回路１２０より出力されるデューティパルスＥ１９の第２および第３フィールドＯＤＤ１，２のパルスを反転したデューティ信号を作り出す。
【０１５５】
このＯＤＤ領域の反転回路部を除く回路部は、前段に位置する一致検出回路１２２からの復調モード信号Ｅ５、データウィンドウ信号Ｅ７、および放電制御信号Ｅ８を使用して、図２３（Ｂ）（Ｃ）（Ｇ）（Ｈ）に示した制御信号Ｅ２０，Ｅ２３，Ｅ２１およびＥ２２を生成する。
図２６はドライブ・プロセッサ３６からのＯＤＤ領域反転信号Ｅ２０をデセーブルとしたときとイネーブルとしたときのデューティパルスおよびコンデンサの積分動作を示している。
【０１５６】
図２６（Ａ）はデューティ比の非測定状態で得られるデューティパルスＥ１９であり、第１〜第４フィールドの全期間について例えばデューティ比５０％を越えたパルス列となっている。図２６（Ｂ）はデューティ比の非測定時のデューティパルスＥ１９による積分電圧、即ちコンデンサ１２６の両端電圧の変化を示し、デューティ比５０％からずれても最終的な積分電圧は零電圧となっており、オントラックの際の位置制御については基本的には問題はない。
【０１５７】
しかし、オントラック状態で位置信号は±２シリンダの範囲で変化したときに位置検出ができなければならない。このため、もしオントラック時のデューティ比が７５％であったとすると、２シリンダの範囲でデューティ比は−５０％〜＋５０％と変化する。したがって、デューティパルスの変化は＋２５％〜＋１２５％となり、＋１２５％と１００％を越えると位置検出不能となる。
【０１５８】
逆に、デューティ比が５０％より低い例えば２５％であった場合には、４シリンダの範囲でデューティ比は同様に−５０％〜＋５０％の範囲で変化し、結果的に得られるデューティパルスのデューティ比は−２５％〜＋７５％となり、マイナスのデューティとなった場合には位置検出が不能となってしまう。このような理由からオントラック時におけるデューティパルスのデューティ比を５０％に維持する必要がある。
【０１５９】
図２６（Ｃ）は、図２５の放電制御部に対しドライブ・プロセッサ３６からのＯＤＤ領域反転信号Ｅ２０をイネーブル状態としたときの排他的論理和回路３１６より出力される出力信号Ｅ２４と、それに基づくコンデンサ１２６の積分電圧を示している。
この場合、図２６（Ａ）に示すデューティパルスＥ１９が第２および第３フィールドＯＤＤ１，２の期間について反転され、最終的に得られる積分電圧はデューティ比５０％の０電圧に対し、デューティ比が５０％に対し増加した分だけマイナス側に変化したデューティ比測定電圧を得ることができる。
【０１６０】
図２６（Ｃ）（Ｄ）にあっては、デューティ比が増加した場合を例にとっているが、デューティ比が５０％より小さくなっている場合には、最終的に得られる測定電圧はプラス側の測定電圧となる。このような測定機能によってドライブ・プロセッサ３０は、デューティパルス作成回路１２０より出力されているデューティパルスＥ１９のデューティ比が何％かを実際に測定することができる。
（４）デューティ比のディレイ調整
図２７は図８に示したシフター１０８の実施例を示す。シフター１０８はＤ−ＦＦ３００，３０２，３０４と選択回路３０６で構成される。３つのＤ−ＦＦ３００，３０２，３０４は直接接続によりシフトレジスタを構成する。初段のＤ−ＦＦには、前段に設けているＰＬＬカウンタ１０６からのビット１出力、即ち２０ＭＨｚのＰＬＬクロックＥ０を２分の１に分周した分周パルスが入力される。
【０１６１】
Ｄ−ＦＦ３００，３０２，３０４に対しては、シフトクロックとしてＰＬＬクロックＥ０が供給される。このＰＬＬクロックＥ０は発振周波数が２０ＭＨｚの場合、クロック周期１τは５０ｎｓｅｃとなる。選択回路３０６にはＰＬＬカウンタのビット１出力、およびシフトレジスタを構成する各Ｄ−ＦＦ３００，３０２，３０４の出力信号Ｅ１２，Ｅ１３，Ｅ１５が入力される。尚、ＰＬＬカウンタのビット１出力は信号Ｅ１５として示している。
【０１６２】
選択回路３０６は、ドライブ・プロセッサ３０におけるデューティ比の測定結果に基づいて決定された遅延制御のための選択信号Ｅ１１を受けて、入力のいずれか１つを選択してマスタクロック作成回路１１０に基準クロックとして出力する。
図２８は図２７のシフター１０８による遅延調整を示している。図２８（Ａ）はＰＬＬクロックＥ０であり、２０ＭＨｚの場合、１τは５０ｎｓｅｃとなる。図２８（Ｂ）のＰＬＬカウンタビット１出力はＰＬＬクロックＥ０を２分の１に分周したパルスである。このビット１出力は図２８（Ｆ）の信号Ｅ１５に示すように、そのまま選択回路３０６に与えられ、この場合、遅延量は０ｎｓとなる。
【０１６３】
図２８（Ｃ）はＤ−ＦＦ３００の出力信号Ｅ１２であり、ＰＬＬクロックＥ０の周期１τ分即ち５０ｎｓｅｃだけ遅延した信号となる。図２８（Ｄ）は２段目のＤ−ＦＦ３０２の出力信号Ｅ１３であり、１００ｎｓｅｃだけ遅延した信号となる。更に図２８（Ｅ）は３段目のＤ−ＦＦ３０４の出力信号Ｅ１４であり、１５０ｎｓｅｃ遅延した信号となる。
【０１６４】
このように図２７のシフター１０８にあっては、遅延時間０，５０，１００，１５０ｎｓｅｃとなるデジタル的な遅延量をＰＬＬクロックＥ０に与えることになる。ここで、シフター１０８によりデジタル的に設定される遅延量をτｄ１とする。
図２９は図８の可変ディレイ回路１１４の実施例を示す。図２９において、可変ディレイ回路１１４は８つのディレイ素子３０８−１〜３０８−８と、同じく８つの選択回路３１０−１〜３１０−８で構成される。選択回路３１０−１〜３１０−８の入力段に、ディレイ素子３０９−１〜３０８−８のそれぞれは前段からの直接接続とディレイ素子３０８−１〜３０８−８を経由する経路との２つの入力を接続する。
【０１６５】
従って、いずれかの入力を選択回路３１０−１〜３１０−８で選択することで、入力段から出力段に必要な数のディレイ素子を直列接続することができる。選択回路３１０−１〜３１０−８のそれぞれはドライブ・プロセッサ３０からの選択信号Ｅ１７により制御される。ディレイ素子３０８−１〜３０８−８としては、例えばディレイ素子３０８−１〜３０８−６の６つに遅延時間１２ｎｓｅｃのものを使用し、ディレイ素子３０８−７，８の２つに遅延時間５ｎｓｅｃのものを使用している。
【０１６６】
ドライブ・プロセッサ３０からの選択信号Ｅ１７はディレイ素子３０８−１〜３０８−８に対応した８ビットの信号ｂ７〜ｂ０であり、選択回路３１０−１〜３１０−８の順にビット信号ｂ０〜ｂ７を各々入力している。このビット信号ｂ０〜ｂ７の各ビットがＨレベル（ビット１）のとき、選択回路３１０−１〜３１０−８はディレイ素子３０８−１〜３０８−８からのラインを選択する。逆に、ビット信号ｂ０〜ｂ７がＬレベル（ビット０）のときはディレイ素子３０８−１〜３０８−８をバイパスしたラインを選択する。
【０１６７】
ドライブプロセッサ３０からの選択信号Ｅ１７のビットｂ０〜ｂ７に対する選択遅延時間の関係は、図３１のテーブルに示すようになる。このような８ビットの選択信号Ｅ１７によりドライブ・プロセッサ３０は、８ビットをデシマル表現したテーブル番号Ｉで指定される図３２に示すテーブル番号Ｉ＝０〜２５５までの２５６種類の遅延時間τ０〜τ２５５を設定することができる。
【０１６８】
ここで、テーブル番号Ｉ＝０は遅延時間τ０＝０ｎｓｅｃで遅延量がない場合であり、Ｉ＝２５５の遅延時間τ２５５が最大遅延量を与える８２ｎｓｅｃとなる。尚、遅延時間τ０〜τ２５５は遅延時間の大小関係に従って並べられてはおらず、最適遅延時間の選択は遅延時間の設定とデューティ比の測定を繰り返すことで決定される。また、図３１，図３２に示した各遅延時間は、実際にはある程度のばらつきがあり、これはあくまで理想的な設計値を示すにすぎない。
【０１６９】
図３０は図２９に示した可変ディレイ回路１１４による遅延動作を示している。可変ディレイ回路１１４はゼロクロス検出回路１１２より得られたゼロクロス検出信号Ｅ１６を遅延する。このゼロクロス検出信号Ｅ１６はデューティパルス作成回路１２０においてデューティパルスのリセットタイミングを与え、従ってリセットタイミングを遅延することになる。
【０１７０】
即ち、図３０（Ａ）はゼロクロス検出回路１１２から入力するゼロクロス検出信号Ｅ１６であり、ドライブ・プロセッサ３０からの選択信号Ｅ１７により任意の遅延時間τｂ２が設定され、最終段の選択回路３１０−８よりディレイ出力信号Ｅ１８が得られることになる。
図３３は図２７のシフター１０８と図２９の可変ディレイ回路１１４によるデューティパルスの遅延調整動作を示している。図３３（Ａ）はＰＬＬクロックＥ１０の立上がりタイミングを示し、これに対し図３３（Ｂ）の補正前のデューティパルスが４τで５０％となるデューティ比を越えていたとする。このデューティパルスのデューティ比は図２６（Ｃ）に示したように、デューティパルスの第２および第３フィールドＯＤＤ１，２を反転することで、積分回路１２４によるコンデンサ１２６の積分電圧として得られてドライブ・プロセッサ３０に取り込まれ、調整を必要とする遅延量が決まる。例えば、図３３（Ｂ）の場合には、５０％デューティとするために、４τを越えるΔτｄ分のデューティを減らす必要がある。
【０１７１】
この場合、ドライブ・プロセッサ３０は調整を必要とする遅延量Δτｄを実現するため、シフター１０８に対する５０ｎｓｅｃ単位のＰＬＬクロックＥ１０の遅延と、可変ディレイ回路１１４によるゼロクロス検出タイミングの遅延量τｄ２を決定する。即ち、
Δτｄ−τｄ１＋τｄ２＝１００ｎｓｅｃ
となるように設定遅延量τｄ１，τｄ２の値を決める。
【０１７２】
図３３（Ｃ）は、シフター１０８に対するτｄ１＝１００ｎｓｅｃの設定と、図３８（Ｄ）に示す可変ディレイ回路１１４に対するゼロクロス検出タイミングのτｄ２の遅延設定を示す。この結果、デューティパルス作成回路１２０からは図３８（Ｅ）に示す５０％のデューティ比に補正された補正デューティパルスを得ることができる。
【０１７３】
図３４のフローチャートはドライブ・プロセッサ３０によるデューティ調整処理を示している。図３４において、まずステップＳ１で、サーボヘッド１８を適宜の目標シリンダにオントラックした状態で第２および第３フィールドＯＤＤ１，２を反転することでデューティ比を測定する。測定したデューティ比が、ステップＳ２で、５０％であれば調整処理は行わずに終了する。
【０１７４】
デューティ比が５０％に一致していない場合には、測定したデューティ比に基づいて、ステップＳ３で、デューティ比を減らす遅延時間τｄ１の計算とデューティ比を増やす遅延時間τｄ２の計算を行い、それぞれシフター１０８および可変ディレイ回路１１４にステップＳ４，Ｓ５で設定し、再びステップＳ１に戻って、デューティを測定する。
【０１７５】
以上のステップＳ１〜Ｓ５の処理を、ステップＳ２でデューティ比５０％が得られるまで繰り返す。このデューティ比調整処理は、図７のフローチャートのステップＳ４に示したように、パワーオンスタート後の初期化処理の際に行われる。
図３５は図３４のステップＳ４で行われる可変ディレイ回路１１４に対する遅延時間τｄ２の設定処理をサブルーチンとして示している。このサブルーチンにあっては、図３２に示したテーブル情報を使用する。
【０１７６】
図３５において、まずステップＳ１で、図３２に示したテーブルのテーブル選択番号Ｉ、最終的に決定される遅延時間のテーブル番号Ｄｓ、および前回の計算で得られた遅延時間Ｄｍを０に初期化する。次にステップＳ２で、デューティ測定で決定された可変ディレイ回路１１４に対する決定遅延時間τｄ２をＤ_０ として読み込む。
【０１７７】
続いてステップＳ３で、初期化されたテーブル選択番号Ｉ＝０で指定される遅延素子の組合せから遅延時間Ｄｉを計算する。この実施例にあっては、遅延時間は図３２に示すように予めテーブル情報としてもっていることから、テーブル検索だけでよい。テーブルを使用しない場合には、テーブル選択番号Ｉで指定される遅延素子の組合せから遅延時間ＤＩを計算する。
【０１７８】
次にステップＳ４で、計算した遅延時間ＤＩは、前回の計算計算遅延時間Ｄｍより大きく、ステップＳ２で読み込んだ決定遅延時間Ｄ_０ より小さいか否かチェックする。この条件を満たしていれば、現在選択しているテーブル選択番号Ｉで決まる計算遅延時間Ｄｍは有効であることから、ステップＳ５に進んで、計算遅延時間Ｄｍに現在求めた遅延時間ＤＩをセットし、更に決定遅延時間テーブル番号Ｄｓにテーブル番号Ｉをセットする。ステップＳ４の条件を満足しなければステップＳ５の処理は行わず、このテーブル選択番号の遅延時間は無視する。続いてステップＳ６で、テーブル選択番号Ｉを１つインクリメントし、ステップＳ７で最終テーブル番号Ｉ＝２５５に達するまで、ステップＳ３〜Ｓ７の処理が繰り返される。
【０１７９】
このような処理の繰返しにより、ステップＳ２で読み込んだ決定遅延時間Ｄ_０ ＝τｄ２に最も近い遅延時間となるテーブル番号Ｉを決めることができる。そして最終的にステップＳ８で、決定されたテーブル番号Ｉに基づいた選択信号Ｅ１７を可変ディレイ回路１１４に出力して遅延時間τｄ２に最も近い遅延時間を設定する。このときの選択信号Ｅ１７は、図３２に示したテーブル番号Ｉのデシマル値を８ビットで表現したデータであり、ビット対応により一義的に遅延素子の選択が決まることになる。
５．積分回路の調整
図２２に示した積分回路１２４にあっては、定電流源１４２，１４４によってコンデンサ１２６に流す電流量を決定しているが、定電流源１４２，１４４を実現する定電流回路に使用している抵抗、更にはコンデンサ１２６の容量に、製造過程において、ばらつきが発生する。
【０１８０】
このため、オントラック状態のデューティ比５０％のデューティパルスに基づいてコンデンサ１２６に両方向から電流を流して、理想的には端子電圧を０Ｖにしなければならないが、実際にはどちらかに偏った両端電圧が発生してしまう。このコンデンサ１２６のオントラック時の誤差電圧は、位置検出信号におけるシリンダセンタからのずれ量としてドライブ・プロセッサ３０に取り込まれ、位置検出精度が低下する。
【０１８１】
そこで本発明のディスク装置にあっては、ドライブ・プロセッサ３０に設けている積分回路調整処理部８６の機能により、デューティ比５０％のときのコンデンサ１２６の誤差電圧を測定し、ヘッド位置制御の際にはＡＤコンバータ３８から取り込んだ位置信号から誤差を差し引いて正しい位置データを使用する補正を行う。
【０１８２】
このようなオントラック時におけるコンデンサ１２６の誤差電圧の測定は、図８に示したドライブ・プロセッサ３０より制御信号Ｅ３２を選択回路１１８に出力し、選択回路１１８でドライブ・プロセッサ３０からの擬似的なゼロクロス検出パルスに相当するリードパルスをデューティパルス作成回路１２０に供給し、デューティパルスＥ１９のデューティ比をドライブ・プロセッサ３０で制御することで、積分回路１２４におけるデューティ比５０％のときの誤差電圧を測定する。
【０１８３】
更に、選択回路１１８を介して目標シリンダに対し±１シリンダ分シークしたと同等なデューティパルスを擬似的に発生させて積分回路１２４で位置信号を測定し、１シリンダ当たりの位置検出データを示すシリンダゲインを測定する。このため、実際にサーボヘッド１８を動かすことなく、擬似的なデューティパルスの作成のみによって積分回路１２４のコンデンサ誤差電圧および１シリンダのヘッド移動量を示す位置検出データとしてのシリンダゲインを測定できる。
【０１８４】
図３６はドライブ・プロセッサ３０で選択回路１１８を介してデューティパルス作成回路１２０に積分誤差電圧およびシリンダゲインの測定のために出力される３種類のリードパルスを位相サーボパターンと共に示している。
図３６（Ａ）はサーボ面の位相サーボパターンを示し、サーボヘッド１８はシリンダ番号２にオントラックしている。このようなオントラック状態にあっては、図３６（Ｂ）に示すマスタクロックがデューティパルス作成回路１２０に供給されている。マスタクロックは、その立上がりでデューティパルスをセットする。デューティパルスのリセットは選択回路１１８を経由したドライブ・プロセッサ３０からのオントラック・リードパルスで行う。
【０１８５】
このオントラック・リードパルスは図３５（Ｃ）に示すように、マスタクロックの立上がりに対し４τの位相差をもって発生する。これにより、図３５（Ｄ）に示すデューティ比５０％のデューティパルスを擬似的に作成して積分回路１２４を動作させることができる。
図３６（Ｆ）は、図３６（Ａ）に示すシリンダ番号にオントラックしているサーボヘッド１８をプラス方向に１シリンダシークしたときに相当するドライブ・プロセッサ３０から出力される＋１シークリードパルスを示している。この＋１シークリードパルスは図３５（Ａ）でサーボヘッド１８がシリンダ番号３に移動したときのリードパルスに相当し、マスタクロックの立上がりに対し６τの位相遅れをもって発生する。
【０１８６】
この＋１シークリードパルスによって、図３６（Ｇ）に示す第１および第４フィールドＥＶＥＮ１，２でデューティ比７５％、第２および第３フィールドＯＤＤ１，２でデューティ比２５％のデューティパルスを擬似的に発生することができる。
更に、図３６（Ｈ）は、オントラック状態からサーボヘッド１８をマイナス方向に１シリンダシークしてシリンダ番号１に移動した際に得られるリードパルスに相当するパルスを、ドライブ・プロセッサ３０で−１シークリードパルスとして発生している。この−１シークリードパルスは、第１および第４フィールドＥＶＥＮ１，ＥＶＥＮ２では、マスタクロックの立上がりに対し２τ位相シフトし、第２および第３フィールドＯＤＤ１，２については基準クロックに対し６τ位相シフトしたパルスである。
【０１８７】
この結果、−１シークリードパルスによって、図３６（Ｉ）に示す第１および第４フィールドＥＶＥＮ１，２でデューティ比２５％、第２および第３フィールドＯＤＤ１，２でデューティ比７５％のデューティパルスを擬似的に発生することができる。
図３７（Ａ）は、図３６（Ｃ）に示すオントラック・リードパルスをドライブ・プロセッサ３０で発生して擬似的なデューティ比５０％のデューティパルスで積分回路１２４を動作させたときの理想的な電位差の変化を示し、この電位差の変化３３０は最終的に零となる。しかし実際には、抵抗や容量のばらつきによりオントラック・リードパルスに基づくデューティ比５０％のデューティパルスで積分回路１２４を動作させると、図３７（Ｂ）の破線の理想特性３３０に対し実線の特性３３２に示すようにコンデンサ１２６の電位差は変化し、最終的にオフセット電圧ΔＶが誤差電圧として残る。
【０１８８】
そこで、ドライブ・プロセッサ３０はＡＤコンバータ３８によって、このオフセット電圧ΔＶを取り込んで保持し、その後のヘッド位置制御の際にはＡＤコンバータ３８から取り込まれた１データからオフセット電圧ΔＶを除去して正しい位置データを作り出す。
図３８はシリンダゲインを求めるための＋１シリンダリードパルスおよび−１シリンダリードパルスの発生によるコンデンサ１２６の電位差の変化を示している。実線の特性３３４は擬似的に＋１シリンダシークしたときの変化であり、この場合、＋Ｖ１の電位差が得られる。点線の特性３３６は−１シリンダシークしたときの電位差の変化である。この場合には、−Ｖ２の電位差が得られる。
【０１８９】
そこでドライブ・プロセッサ３０は、＋１シリンダシーク時の電位差＋Ｖ１と−１シリンダシーク時の電位差−Ｖ２の変化パワーを（Ｖ１＋Ｖ２）として求め、これを２シリンダで割ることで、１シリンダ当たりの電位差即ち位置信号の変化をシリンダゲインとして求める。
図３９のフローチャートはドライブ・プロセッサ３０による積分回路調整処理を示している。まずステップＳ１で、選択回路１１８を切り替えてサーボヘッド１８を切り離し、ドライブ・プロセッサ３０から擬似的なリードパルスをデューティパルス作成回路１２０に供給可能とする。
【０１９０】
続いてステップＳ２で、位相番号０番のマスタクロックをシリンダ切替信号Ｅ３０により選択し、マスタクロック作成回路１１０よりマスタクロックＥ１０とて出力させる。続いてステップＳ３で、全フィールドで５０％となるデューティパルスを作成するオントラックリードパルスを発生し、擬似的なオントラック制御状態を作り出す。続いてステップＳ４で、オントラックリードパルスの発生により得られた積分電圧を取り込んでオフセット電圧ΔＶを検出する。
【０１９１】
検出後にステップＳ５で積分電圧補正データを作成し、後の補正処理に使用可能とする。次にステップＳ６〜Ｓ１１の処理によりシリンダゲインを測定する。まずステップＳ６で７５％，２５％，２５％，７５％とデューティ比が変化する＋１シリンダシークのデューティパルスを作成するリードパルスを発生し、擬似的な＋１シリンダシーク状態を作り出し、ステップＳ７で、そのときの積分電圧Ｖ１を取り込む。
【０１９２】
続いてステップＳ８で、２５％，７５％，７５％，２５％となるデューティパルスを作成するリードパルスを発生し、擬似的に−１シリンダのシーク状態を作り出し、ステップＳ９で、そのときの積分電圧Ｖ２を取り込む。続いてステップＳ１０で、２シリンダ分シーク時の電圧変化即ち（Ｖ１＋Ｖ２）から１シリンダ当たりの変化電圧を（Ｖ１＋Ｖ２）／２として算出する。最終的にステップＳ１１で、算出電圧をシリンダゲインとして格納し、サーボヘッドの切離しを解除する。
【０１９３】
この積分回路の調整処理も、図７のステップＳ５に示したようにディスク装置のパワーオンスタートに伴う初期化処理の際に実行される。
６．加速度成分を含む位置予測
位相サーボ情報を用いた本発明のディスク装置におけるシーク制御にあっては、従来の２相位相サーボパターンを用いたディスク装置のようにトラッククロッシングパルスを使用しないことから、速度制御において目標速度を得るための目標シリンダまでの残りシリンダ数の算出については、位置検出のサンプリング周期ごとに次のヘッド移動位置を予測する。
【０１９４】
そして、予測したヘッド移動位置から目標シリンダまでの残りシリンダ数を求め、残りシリンダ数に対応する目標速度パターンから目標速度を求めて速度制御を行うようになる。このようなシーク中の速度制御におけるヘッド位置の予測について、従来のディスク装置にあっては速度予測のみを行っている。
図４０は従来の速度成分のみによるヘッド移動位置の予測を示している。いまサンプリング・タイミングｔ_ｎ でヘッドが位置２８４にあったとする。また、前回のサンプリング時点ｔ_ｎ−１ でヘッドは位置２８２にあったものとする。この場合には、現在のヘッド位置２８４と前回のヘッド位置２８２からヘッドの移動速度を求め、次のサンプリング時点ｔ_ｎ＋１ のヘッド位置２８６を予測する。
【０１９５】
予測位置２８６が決まれば目標シリンダまでの残りシリンダ数が求まることから、この残りシリンダ数により目標速度パターンを参照して、対応する目標速度を求め、速度制御部に設定して速度制御を行う。同時に位相サーボ情報はシリンダ番号０〜３の４シリンダごとに繰り返していることから、予測位置２８６に対応するシリンダ番号２を求め、次のサンプリング時点ｔ_ｎ＋１ における位相サーボパターンに基づく位置検出に使用するマスタクロックを選択するシリンダ切替えを行う。
【０１９６】
しかしながら、シーク中のヘッド速度制御にあっては、目標速度パターンが加速，定速，減速となっており、加速時および減速時にあっては、各サンプリング時点での検出速度が変化する加速度成分をもつことになる。例えば図４０が加速中であった場合には、サンプリング時点ｔ_ｎ＋１ における予測位置２８６に対し実際のヘッド位置は位置２８８にあったとする。この実際の移動位置２８８は現在位置２８４に対し４シリンダを越えた位置となっている。
【０１９７】
このため、サンプリング時点ｔ_ｎ＋１ にあっては実際のヘッド位置２８８であっても、予測位置２８６を中心とした±２シリンダの範囲内しかヘッド位置が認識できないため、予測位置２８６の１シリンダ手前の実位置２８８と同じシリンダ番号３の位置２９０にヘッドが移動したと判断する。
したがって、サンプリング時点ｔ_ｎ＋１ における次のサンプリング時点ｔ_ｎ＋２ の予測位置は位置２９４と、実際のヘッド移動位置２９２より大きくずれてしまい、この時点でヘッド位置が判らなくなってシークエラーとなってしまう。そこで本発明にあっては、サンプリング時点ごとの次のヘッド位置の予測に、速度成分に加えて加速度成分を取り込んだことを特徴とする。
【０１９８】
図４１は、速度成分に加えた加速度成分を加えた本発明のディスク装置におけるヘッド位置の予測を示す。なお、サンプリング時点ｔ_ｎ−１ ，ｔ_ｎ については、図４０と同じ位置である。
図４１において、いまサンプリング時点ｔ_ｎ でヘッドが位置２８４にあったとすると、今回のヘッド位置２８４から前回のヘッド位置２８２を差し引くことでサンプリング周期におけるヘッド速度を示すシリンダ数を求める。即ち、ヘッド移動速度は位置検出におけるサンプリング周期当たりの移動シリンダ数として定義される。
【０１９９】
この場合の次のサンプリング時点ｔ_ｎ＋１ における速度成分のみによる予測位置は図４０の場合と同様、位置２８６となる。即ち、速度成分によって次のサンプリング時点ｔ_ｎ＋１ におけるヘッド移動量を示すシリンダ数ＣＬｖが求められる。更に本発明にあっては、現在のサンプリング時点ｔ_ｎ における加速度成分から次のサンプリング時点ｔ_ｎ＋１ における加速度によるヘッド移動量となるシリンダ数ＣＬａを算出する。この加速度成分によるヘッド移動量を示すシリンダ数ＣＬａは、例えばヘッド駆動を行っているＶＣＭ１６に供給する駆動電流に基づいて算出する。
【０２００】
具体的には、加速度成分によるヘッド移動量を示すシリンダ数ＣＬａを
ＣＬａ＝ＶＣＭ指示電流値×加速度補正係数
として求める。ここで加速度補正係数は単位指示電流当たりのサンプリング周期における移動シリンダ数を与えるもので、実験的に決めることができる。
図４２はＶＣＭ指示電流値に加速度補正係数を掛け合わせることで求められる加速度成分による位置補正量ＣＬａの速度制御中における変化を示している。即ち、時刻ｔ１〜ｔ２が加速期間となり、特性２９８−１に示すように、加速度による位置補正量ＣＬａはプラスの変化となる。次の時刻ｔ２〜ｔ３の特性２９８−２に示す区間は定速区間であり、加速度成分による位置補正量ＣＬａはほぼ０である。更に時刻ｔ３〜ｔ４の特性２９８−３示す区間は減速区間であり、減速加速度成分による位置補正量ＣＬａはマイナスの値をもつ。
【０２０１】
この結果、図４１のサンプリング時点ｔ_ｎ＋１ に示すように、ヘッド位置２９６を予測することができ、実際のヘッド位置２８８に対し位置検出可能なシリンダ範囲を正しく予測することができる。勿論、次のサンプリング時点ｔ_ｎ＋１ にあっては、予測位置２９６に対し実位置２８８がずれていることから、予測位置２９６を実位置２８８に変更して次のサンプリング時点ｔ_ｎ＋１ の位置予測を行うことになる。
【０２０２】
図４３のフローチャートは加速度を含めた位置予測を行う本発明のディスク装置におけるシーク制御を示している。
図４３において、まずステップＳ１で、目標シリンダアドレスをセットし、ステップＳ２で、目標速度パターンに基づく速度制御（コアス制御）を開始する。ステップＳ３にあっては、位相サーボパターンに基づく位置検出の有無を監視しており、サンプリング周期ごとに位置検出が行われる。位置検出ができたならば、ステップＳ４で、現在位置から前回位置を引いてヘッド移動速度を求める。
【０２０３】
続いてステップＳ５で、次のヘッド移動位置の検出位置を予測する。この予測処理は速度成分と加速度成分を含めて行われる。次にステップＳ６で、予測位置に基づき目標シリンダのシリンダ番号を認識してマスタクロックの切替条件をセットする。続いてステップＳ７で、残りシリンダ数が目標シリンダの０．５シリンダ手前か否かチェックし、目標シリンダの０．５シリンダ手前に達するまでステップＳ２〜Ｓ７の処理を繰り返す。
【０２０４】
目標シリンダの０．５シリンダ手前へのヘッド移動を判別すると、ステップＳ８に進み、それまでの速度制御からヘッドを目標シリンダを示すヘッド位置に引き込むためのファイン制御に切り替える。ファイン制御に切り替えると、ステップＳ９で、目標シリンダに対し予め定めたオントラックスライス値の範囲内に入るか否か監視し、オントラックスライス値の範囲内に入れば、オントラック信号を上げることで目標シリンダ位置を認識し、一連のシーク処理を終了する。
【０２０５】
図４４は図４３のステップＳ５に示した位置予測の詳細をサブルーチンとして示している。尚、図４４の位置予測にあっては、ヘッド移動速度の最高速度がサンプリング周期ごとに±２シリンダ以内に収まっている場合を例にとっている。図４４において、まずステップＳ１で、現在位置Ｐ_ｎ は前回位置Ｐ_ｎ−１ を中心に±２シリンダ以内か否かチェックする。もし±２シリンダを越えていた場合にはヘッドの暴走であることから、ステップＳ５に進み、エラー検出処理を行う。±２シリンダ以内であった場合にはステップＳ２に進み、既に求めているヘッド移動速度Ｖから次回の検出位置までのシリンダ変化数ＣＬｖを算出する。
【０２０６】
続いてステップＳ３で、加速度による次回の検出位置までのシリンダ変化数ＣＬａを算出する。最終的にステップＳ４で、速度に基づくシリンダ変化数ＣＬｖと加速度に基づくシリンダ変化数ＣＬａを現在位置Ｐ_ｎ に加算して、次回位置Ｐ_ｎ＋１ を求める。
７．シーク速度によるシリンダ切替え
位相サーボパターンを用いてヘッド位置を検出する本発明のディスク装置にあっては、位相サーボパターンが４シリンダごとに繰り返し記録されているため、第１〜第４フィールドＥＶＥＮ１，ＯＤＤ１，ＯＤＤ２，ＥＶＥＮ２で構成された位相サーボ領域を、位置検出が行われる目標シリンダを中心に±２シリンダを越えないヘッド移動速度のときに、初めて位置検出が可能となる。従って位相サーボ領域の通過速度が４シリンダを越えるような速度でヘッド移動を行うことはできず、高速シークを行うことができない。
【０２０７】
図４５は位相サーボ領域の通過速度が±４シリンダに制限されている場合のヘッド移動の様子を示している。尚、この場合のヘッド移動速度は半径方向に見たヘッドの通過シリンダ数を、円周方向に見たサーボ領域の通過時間幅ｓｔで割った値であり、例えば＋４［ＣＬ／ｓｔ］とする単位で表現できる。以下の説明には単にヘッド通過速度をシリンダ数で表現する。
【０２０８】
図４５において、ヘッドが第２および第３フィールドＯＤＤ１，２の境界点を通過するシリンダ位置２１５が位相サーボパターンから検出される。したがって、検出位置２１５がシリンダ番号０にあったとすると、これを中心に±２シリンダとなる斜線の領域２１４を越えない位相サーボ領域の通過速度であれば、ヘッド位置を正確に検出できる。ここで、ヘッドの位置検出が行われる検出点２１５が位置するシリンダを、以下、センタシリンダと定義する。
【０２０９】
図４５の場合には、シリンダアドレスがプラス方向に増加するインナ側へのフォワードシークにあっては、ヘッド移動軌跡２１８に示すように、４シリンダ分の位相サーボ領域２１４を左上コーナから右下コーナに抜けるヘッド移動が最高速の＋４シリンダとなる。逆にシリンダアドレスが減少するマイナス方向、即ちアウタ方向へのリバースシークについては、速度軌跡２２０に示すように４シリンダ分の位相サーボ領域２１４の右上コーナから左下コーナに抜ける最高シーク速度−４シリンダとなる。
【０２１０】
したがって、シーク速度が＋４シリンダ〜−４シリンダの範囲内にあれば、センタシリンダ２１６へのオントラック時と同様に、位置２１５の位置検出をシーク中も行うことができる。シーク中におけるセンタシリンダ２１６の位置検出は図４４に示した位置予測の結果として行われる。この場合の目標シリンダを示すシリンダ番号に対するマスタクロック位相番号は図４６のテーブルに示すようになる。即ち、シーク中にあってもオントラック時と同様に、シリンダ番号に対応したマスタクロックの選択を行うシリンダ切替えが行われる。
【０２１１】
図４７は、図４６に示すように、ヘッド移動速度が±４シリンダに収まっているときの位相サーボ領域の各フィールドにおけるマスタクロック位相番号を示しており、オントラック時と同様、全フィールドで同一のマスタクロックが当然に使用されている。
このようなシーク中のヘッド位置検出が行われるセンタシリンダを中心とした±４シリンダの範囲内にヘッド移動速度が制限されるディスク装置に対して、本発明にあっては、±４シリンダを越えるヘッド移動速度についてもセンタシリンダのヘッド通過位置を検出可能としている。
【０２１２】
図４８はフォワード方向のヘッド移動速度の最高速度を＋６シリンダとした場合のシリンダ切替えを示している。即ち、従来のディスク装置にあっては、１つの位相サーボ領域を構成する４フィールドでは全フィールド同一のマスタクロックを使用しているが、これではシーク速度が±４シリンダに制限されることから、本発明にあっては位相サーボ領域のフィールド内でシリンダ切替えを行うようにしたことを特徴とする。
【０２１３】
図４８は、前半の２フィールドと後半の２フィールドに分けて位相サーボ領域で２段階にマスタクロックを切り替える２段階のシリンダ切替えを示している。図４８において、ヘッド位置検出が行われる検出位置２１５のセンタシリンダ２１６に対し、±１シリンダずれた第１センタシリンダ２２８と第２センタシリンダ２３０を設定して、第１フィールドＥＶＥＮ１と第２フィールドＯＤＤ１については第１センタシリンダ２２８に対応したマスタクロックのシリンダ切替えを行う。また後半の第３フィールドＯＤＤ２と第４フィールドＥＶＥＮ２については第２センタシリンダ２３０に対応したマスタクロックのシリンダ切替えを行う。これによって、シリンダアドレスが増加するフォワードシークについては、速度軌跡２３２に示すように＋６シリンダを最高速度とするヘッド移動を実現できる。
【０２１４】
これに対し、シリンダアドレスが減少するリバース方向のシークについては、ヘッド検出位置２１５を通過する速度軌跡は速度軌跡２３５に示すように±１シリンダの範囲に制約され、−２シリンダが最高速度となる。
図４９は、図４８の＋６シリンダ〜−２シリンダのシーク速度を可能とする場合のヘッド検出位置２１５をもつセンタシリンダ２１６に対するフォワードシーク時のマスタクロック位相番号とリバースシーク時のマスタクロック位相番号を示している。前半の第１および第２フィールドＥＶＥＮ１，ＯＤＤ１と、後半の第３および第４フィールドＯＤＤ２，ＥＶＥＮ２で異なった位相番号のマスタクロックとなるシリンダ切替えが２段階に行われている。
【０２１５】
図５０はフォワード方向の最高速度を＋７シリンダとした場合のシリンダ切替えを示している。この場合には第１〜第４フィールドの各フィールドごとに段階的にシリンダ切替えを行っている。即ち、検出位置２１５をもつセンタシリンダ２１６に対し、第１フィールドから第４フィールドの順番に１シリンダずつずれて、第１センタシリンダ２４６、第２センタシリンダ２４８、第３センタシリンダ２５０および第４センタシリンダ２５２を設定する。尚、第３センタシリンダは２５０はセンタシリンダ２１６と同じになる。
これによって、それぞれのセンタシリンダ２４６，２４８，２５０，２５２について±２シリンダの領域２３８，２４０，２４２，２４４が設定される。このときのシリンダアドレスが増加するフォワード方向のシーク最高速度は、速度軌跡２５４に示すように＋７シリンダとなる。一方、シリンダアドレスが減少するマイナス方向のリバースシークについては、−１シリンダに制約される。
【０２１６】
図５１は、図５６のシリンダ切替えにおける各フィールドでのマスタクロック位相番号をヘッド検出位置２１５をもつセンタシリンダのシリンダ番号に対応して示している。いずれの場合にも、第１〜第４フィールドで段階的に異なったマスタクロックの位相番号が選択されるシリンダ切替えが行われている。
図５２は、フォワード方向の最高速度を＋１０シリンダとした場合のシリンダ切替えを示す。図５２のシリンダ切替えは図５０と同様、各フィールドごとにシリンダ切替えを行っており、更に各フィールドごとのシリンダ切替えは、図５０の場合は１シリンダおきであったものが、図５０にあっては２シリンダに増加している。
【０２１７】
即ち、ヘッド検出位置２１５をもつセンタシリンダ２１６を中心に２シリンダ間隔となるように、第１センタシリンダ２６８、第２センタシリンダ２７０、第３センタシリンダ２７２および第４センタシリンダ２７４を設定している。各センタシリンダ２６８，２７０，２７２および２７４に対しては、±２シリンダの範囲となる領域２６０，２６２，２６４，２６６が設定される。
【０２１８】
このため、フォワード方向の最高速度は速度軌跡２７６に示すように＋１０シリンダとなる。一方、ヘッド最高速度に対しフォワードシークの最低シリンダ速度が規制され、速度軌跡２７８に示すように＋４シリンダとなる。したがって、図５２のシリンダ切替えにあっては、＋４シリンダ〜１０シリンダのシーク速度でヘッド移動ができる。
【０２１９】
図５３は、図５２のシリンダ切替えに使用するマスタクロックの位相番号の組合せをヘッド検出位置２１５が属するセンタシリンダ２１６のセンタシリンダ番号に対応して示している。
図５４は、ヘッド移動速度について図４５のシリンダ切替えを１速（１ＳＴ）、図４８のシリンダ切替えを２速（２ＮＤ）、図５０のシリンダ切替えを３速 （３ＲＤ）、図５２のシリンダ切替えを４速（４ＴＨ）として、一種のシーク速度の変速パターンを示している。
【０２２０】
このようにシリンダ切替えによる変速パターンが実現できることから、ヘッド移動速度を検出して必要な速度レンジを選択したシリンダ切替えを行うことで、任意のシーク速度に対応することができる。これは恰も自動車に採用されている自動変速機に類似した機能といえる。
図５５のフローチャートは図５４に示した１速（１ＳＴ）と２速（２ＮＤ）の２段階の速度切替えを利用したシリンダ切替処理を示している。
【０２２１】
図５５において、まずステップＳ１で速度Ｖを読み込む。この速度Ｖは現在のヘッド位置と前回のヘッド位置の差から求められている。続いてステップＳ２に進み、速度Ｖが±４シリンダの範囲内にあるか否かチェックする。±４シリンダの範囲内にあればステップＳ３に進み、次に検出されるヘッドの予測位置に対応したシリンダ番号に基づき、図４６に示す所謂１速テーブルからマスタクロック位相番号を選択して位相切替パターンを決める。
【０２２２】
一方、ステップＳ２で速度Ｖが±４シリンダを越えていた場合には、ステップＳ４に進み、−２〜＋６シリンダの範囲内にあるか否かチェックし、この範囲内にあればステップＳ５に進み、予測されたシリンダ番号に対応した図４９の所謂２速テーブルから対応するマスタクロック位相番号の組合せでなる位相切替パターンを選択する。
【０２２３】
尚、図５２は＋１０シリンダを最高速としているが、更に各フィールドにおけるセンタシリンダのシリンダ間隔を３シリンダ，４シリンダと広げることで最高速をアップすることができる。
８．データ面の位相サーボパターン
本発明のディスク装置にあっては、データ面の特定シリンダに対してもサーボ面の位相サーボパターンと同等な位相サーボパターンを記録し、データヘッドに設けているリードヘッド（ＭＲヘッド）からヘッド位置を検出できるようにしている。
【０２２４】
図５６はデータ面の特定シリンダに書き込まれている位相サーボパターンのフレーム構成を示す。図５６において、データ面の例えばアウタ・ガードバンド領域ＯＧＢ１内の特定シリンダおよびインナ・ガードバンド領域ＩＧＢ１の特定シリンダには、直線に展開して示すディスク１回転分のサーボ領域３４０が設けられている。
【０２２５】
この１回転分のサーボ領域３４０は、図１０に示したサーボ面と同様、２１６の領域に分割されて２１６個のデータ面サーボフレーム３５０を構成している。データ面サーボフレーム３５０は、拡大して示すように、未使用領域３６０とサーボパターン部３７０で構成される。
サーボパターン部３７０は図１０のデータ面のサーボパターン部１６４と同じ大きさであり、基準クロックのカウント値をサーボフレームの先頭で０としたとき、サーボパターン部３７０はカウント値１２６８から１５１２の範囲となる。サーボパターン部３７０には図５６および図５７に分けて示す位相サーボパターンが記録されている。
【０２２６】
図５６および図５７において、位相サーボパターンは第１フィールド３７２、第２フィールド３７４、第３フィールド３７６および第４フィールド３７８に分けられている。この第１〜第４フィールドは、サーボ面位相サーボ領域と同様、第１フィールド３７２がＥＶＥＮ１、第２フィールド３７４がＯＤＤ１、第３フィールド３７６がＯＤＤ２、第４フィールド３７８がＥＶＥＮ２と呼ばれる。また第１〜第４フィールドは未使用領域を除いて基準クロックの４周期に相当する４τ×１０の長さをもっている。
【０２２７】
位相サーボパターンは、第１フィールドと第４フィールドは同じ位相サーボパターンであり、また第２フィールドと第３フィールドも同じ位相サーボパターンであり、更に第１，第４フィールドと第２，第３フィールドとの間では逆位相のパターンとなっている。この点もサーボ面の位相サーボパターンと同じである。サーボ面位相サーボパターンと相違する点は、図５９に取り出して示すように、第１フィールド３７２（ＥＶＥＮ１）と第４フィールド３７８（ＥＶＥＮ２）の位相パターンの間に０．２５シリンダ分の半径方向の位置ずれをもたせている点である。この点は図６０に示す第２フィールド３７４（ＯＤＤ１）と第３フィールド３７６（ＯＤＤ２）の間についても同様の関係となっている。
【０２２８】
更に、図５７，図５８に示すように、データ面サーボパターンは目標シリンダとなる０シリンダを中心に±２．５シリンダの範囲に記録されており、しかも±１．５シリンダを越える領域についてはヘッド位置検出を行わせないために位相ずれのないパターンを記録している。従ってサーボ面におけるヘッド位置可能範囲となる４シリンダに対し、データ面の場合にはヘッド位置可能範囲となるシリンダ数が３シリンダに制限されている。
【０２２９】
このヘッド位置検出が可能となるシリンダ数が３シリンダに制限されている点は、データ面に記録するサーボ情報は例えば目標シリンダとしてのシリンダ番号０にオントラックした状態でオフセットを測定することを目的としており、従って±１．５シリンダ程度のヘッド検出範囲をもたせれば十分であることによる。この範囲を越えるようなヘッド位置の誤差については、本来、サーボ面の位相サーボ情報に基づくヘッド位置の検出でカバーされるものである。
【０２３０】
図５９，図６０に示したように、第１フィールドと第４フィールド、および第２フィールドと第３フィールドで半径方向に位相サーボパターンを０．２５シリンダずらして記録している理由は、サーボヘッド１８に対しデータヘッド２０に設けているＭＲヘッドを用いたリードヘッドのコア幅が小さく、サーボヘッド１８と同じ位相サーボパターンでは位置検出に不感帯ができてしまうことを防ぐためである。この関係を説明すると次のようになる。
【０２３１】
図６１はサーボ面の位相サーボパターンをサーボヘッドで読み出したときのヘッド移動量に対する検出量の関係を示している。図６１は、サーボ面３８のサーボフレームにおける第２フィールドＯＤＤ１と第３フィールドＯＤＤ２の境界部分を取り出しており、サーボヘッド１８のコア幅Ｗ１はほぼ１シリンダ分ある。例えば、トラックピッチを７．５μｍとすると、サーボヘッド１８のコア幅Ｗ１＝７μｍ程度となる。このようなサーボヘッド１８のコア幅Ｗ１に対し、サーボ面３８０には半径方向に０．５シリンダピッチでサーボパターンが記録されている。サーボヘッド１８は常に２つのサーボパターンに跨がりながら読出信号を得るため、ヘッド移動量に対し検出量は特性３８２に示すように直線的に変化する。
【０２３２】
図６２は、データ面３８４に図６１のサーボ面３８０と全く同じサーボパターンを記録した場合を示す。データ面３８４のサーボ読出しに使用するリードヘッド４１０は、ＭＲヘッドを使用していることから、コア幅Ｗ３はサーボヘッド１８に比べて小さく、例えばＷ３＝３μｍと半分以下になる。
したがって、このようなコア幅Ｗ３の小さいリードヘッド４１０でサーボ面と同じサーボパターンを読み取ると、０．５シリンダ幅をもつサーボパターンの中にリードヘッド４１０が完全に入り込んで、ヘッド位置が変化しても検出量が全く変化しない不感帯３９０，３９２，３９４を生ずる。このため、ヘッドの移動量に対する検出量の関係は特性３８６に示すようになり、破線で示す本来の特性３８２に従ったヘッド位置の検出ができなくなる。
【０２３３】
この問題を解決するため、本発明にあっては、図６３に示すように、例えば第２フィールドＯＤＤ１と第３フィールドＯＤＤ２の位相サーボパターンを半径方向に０．２５シリンダずらして記録する。これによって、コア幅Ｗ３が小さいリードヘット４１０であっても、ヘッド移動によって特定の位相サーボパターンの中に入り続けてしまうような不感帯を生ずることがなく、サーボ面の場合と同様、移動量に対し検出量が直線的な特性３８８で示すように得ることができる。この点は第１フィールドＥＶＥＮ１と第４フィールドＥＶＥＮ２との間についても同様である。
【０２３４】
このように、第１フィールドと第４フィールドＥＶＥＮ１，２、および第２フィールドと第３フィールドＯＤＤ１，２で０．２５シリンダずつずらした位相サーボパターンをデータ面に書き込むためには、１６種類の位相の異なったライト信号が必要となる。即ち、図５７に示すように、前半の第１フィールド３７２ （ＥＶＥＮ１）と第２フィールド３７４（ＯＤＤ１）でサーボパターンは各パターンが半径方向に０．５シリンダの長さをもつことから、サーボ面と同様、１τずつずれた８種類の異なった位相のライト信号が必要となる。更に、図５７の第３フィールド３７６（ＯＤＤ２）と図５８の第４フィールド３７８（ＥＶＥＮ２）については、０．２５シリンダだけ半径方向に位置がずれることから、同じ書込シリンダ位置で更に位相が異なる８種類のライト信号が必要となる。
【０２３５】
具体的には、前半の第１フィールドＥＶＥＮ１、第２フィールドＯＤＤ１については、図１５（Ａ）の基準クロックの立ち上がりに同期した位相番号０，２，４，６，８，１０，１２，１４の８種類のライト信号を使用し、後半の第３フィールドＯＤＤ２と第４フィールドＥＶＥＮ２については、図１６（Ａ）の基準クロックの立ち下がりに同期した位相番号１，３，５，７，９，１１，１３，１５の８種類のライト信号を使用する。
以上の説明はサーボ面に記録したサーボ情報のシリンダ繰り返し数を４とした場合の説明であるが、シリンダ繰り返し数を一般的な表現であるＮで表現すると、データ面サーボ情報書込手段は、基準クロックを１／Ｎに分周し、且つ基準クロックに対して０．２５Ｎ周期分ずつ位相を異ならせた４Ｎ種類の書込パルスを発生し、その書込パルスの中から書込シリンダで特定される所定の位相の書込パルスを選択してデータ面のサーボ領域にサーボ情報として書き込ませることになる。
【０２３６】
これら位相番号０〜１５をもつ１６種類のライト信号は、図１７に示した回路構成をもつマスタクロック作成回路１１０からデータ面に対するサーボ情報の書込モードの際に供給される。
図６４は、図５７，図５８に示したデータ面に位相サーボパターンを書き込む際のライト信号の位相番号を、目標シリンダとなるシリンダ番号０を中心に±２．５シリンダの範囲について０．２５シリンダ単位に示している。このうち、目標シリンダとなるシリンダ位置０．００に対し、±１．５シリンダを越える領域については、同じパターンの繰返しであり、±１．５シリンダの範囲で有効な位相サーボ情報の書込みを与える。
【０２３７】
具体的な書込みは、サーボ面の位相サーボ情報に基づくデータ面の目標シリンダへのオントラック状態で、例えば−２．５シリンダ、オフセットした位置から０．２５シリンダ単位にシークしながら、図６４に示すサーボ書込み信号の位相番号を第１〜第４フィールドごとに選択しながら、各サーボフレームのタイミングでサーボパターンの書込みを行う。
【０２３８】
図６５は、図５７，図５８に示したデータ面の位相サーボパターンをデータヘッドに設けているリードヘッドで読み出して位置検出する際に使用するシリンダ切替えに基づくマスタクロックの選択位相番号を、３シリンダ分示している。勿論、データ面サーボの読取りの際に目標シリンダとなるのはシリンダ相対番号０であり、両側の±１シリンダについてはオントラックさせる必要がないことから、固定的にシリンダ相対番号０のマスタクロック選択位相番号だけであってもよい。
【０２３９】
図６６は本発明のディスク装置によるデータ面に対するサーボパターンの書込処理を示しており、この書込処理は図６に示したように、製品出荷前の生産工程の最終段階でサーボ面への位相サーボ情報の書込みが済み、またサーボ系の自動調整が済んだ後の段階で行われる。
図６６において、まずステップＳ１でデータ面の書込開始シリンダ即ち目的シリンダへのシークをサーボ面の位相情報に基づいて行う。このデータ面の書込開始シリンダとしては、サーマルオフセット測定のためのデータ面への位相サーボ情報の書込みについては、アウタ・ガードバンド領域ＯＧＢ１の特定シリンダとなる。
【０２４０】
また、ヨー角オフセット測定については、インナ側でのオフセット測定も必要とすることから、アウタ・ガードバンド領域ＯＧＢ１の書込みが済むとインナ・ガードバンド領域ＩＧＢ１の特定シリンダが書込シリンダとして指定される。ステップＳ２で書込開始シリンダに対するシークが完了すると、例えば＋２．５シリンダまたは−２．５シリンダ、オフセットシークした状態で、図６４から最初の書込パターンを選択する。
【０２４１】
次にステップＳ４でサーボ面のサーボ状態に同期して、選択した書込パターン位相番号のマスタクロックを選択して、サーボフレーム内の位相サーボ領域ごとに位相サーボパターンを書き込む。続いてステップＳ５で、全パターンの書込終了をチェックし、ステップＳ６で、０．５シリンダ、オフセットシークし、再びステップＳ２に戻り、ステップＳ３で次の書込パターンを選択し、ステップＳ４で同様にサーボパターンの書込みを行う。以上の処理をステップＳ５で全パターンを書き込むまで繰り返す。
９．データ面への位相サーボパターンによるリード／ライト
比較的大型のディスク装置にあっては、図２に示したようにヘッド，モータを含む機構部分からなるディスクエンクロージャ１０と、これを制御するプリント基板からなるドライブ・コントローラ１２で構成され、これを一体化して１つのドライブモジュールを構成している。そして１台のディスクシステムは上位のディスクコントロールユニットに複数のドライブモジュールを組み合わせて１つの装置を構成する。
【０２４２】
このような磁気ディスク記憶装置は、ディスクエンクロージャ１０およびドライブ・コントローラ１２のプリント基板を最小単位として構成するが、同じ機種であってもディスクエンクロージャ１０とドライブ・コントローラ１２に様々なものがあり、適切なディスクエンクロージャ１０とドライブ・コントローラ１２の組合せとしなければならない。
【０２４３】
そこで従来のディスク装置にあっては、ドライブ・コントローラ１２を実装したプリント基板にディップスイッチなどを設け、組み合わせるディスクエンクロージャ１０の変更に対し組合せ動作を正常に行えるようにしている。しかし、これではディスクエンクロージャ１０の基板を人為的に判断してドライブ・コントローラ１２側のディップスイッチを操作する必要があり、誤設定の恐れがあった。
【０２４４】
そこで本発明のディスク装置にあっては、ディスクエンクロージャ１０の組立完了段階において適当なドライブ・コントローラ１２を組み合わせて、データ面の特定シリンダ、例えばシリンダアドレス０番から外側のアウタ・ガードバンド領域ＯＧＢ１までの間の空きシリンダにディスクエンクロージャの基板などの組合せに必要なデータを位相サーボ情報を利用して書き込んでおく。そして、ドライブ・コントローラ１２を組み合わせた際にドライブ・コントローラ１２側でこのディスクエンクロージャの情報を読み出して、組合せに伴う各種の設定を自動的に行えるようにしている。
【０２４５】
データ面の特定シリンダに対する位相サーボパターンを利用したデータ書込みは、図８に示した位置信号作成回路３６の機能を利用してドライブ・プロセッサ３０が実行する。
図６７は、データ面に記録したデータビット０に対応する位相サーボパターンとその読出波形を示す。また図６８は、データビット１に対応したデータ面に対する位相サーボパターンとその読出波形を示している。
【０２４６】
図６７（Ａ）のデータビット０を示す位相サーボパターンは、目標シリンダとなるシリンダ番号０の記録パターンに対し、通常のサーボ面にあっては＋１シリンダ分だけずらしたサーボパターンに相当するサーボパターンを、±１．５シリンダの範囲に共通に記録している。このため、図６７（Ｂ）に示すリードパルスが第１〜第４フィールドＥＶＥＮ１，ＯＤＤ１，ＯＤＤ２，ＥＶＥＮ２について得られる。
【０２４７】
一方、図６７（Ｃ）のマスタクロックは、シリンダ番号０番に対応する基準クロックである。したがって、マスタクロックの立上がりでセットされ、リードパルス立上がりでリセットされることで得られるデューティパルスは、図６７（Ｄ）に示すようになる。
即ち、データビット０の場合、デューティパルスは第１および第４フィールドＥＶＥＮ１，２でデューティ比が２５％、第２および第３フィールドＯＤＤ１．２でデューティ比が７５％となる。このデューティパルスは図６７（Ｅ）によるデータウィンドウ信号で抽出され、積分回路による積分動作で、図６７（Ｆ）に示す−Ｖとなるデータビット０を示す積分電圧が得られる。
【０２４８】
図６８（Ａ）のデータビット１に対応した位相サーボパターンは、図６７のデータビット０の場合と逆に、シリンダ番号０番の目標シリンダに対する本来のサーボパターンの位置に対し−１シリンダシークした場合に相当する１τ、位相遅れした位置に、±０．５シリンダの範囲に亘って同じ位相サーボパターンを記録している。
【０２４９】
このため図６８（Ｂ）に示すリードパルスが得られ、図６８（Ｃ）のマスタクロックはシリンダ番号０を目標シリンダに対応したマスタクロックによるセットとリードパルスによるリセットで、図６８（Ｄ）に示すデューティパルスが得られる。即ち、デューティパルスは第１および第４フィールドＥＶＥＮ１，２でデューティ比が７５％、第２および第３フィールドＯＤＤ１，２でデューティ比が２５％と、データビット０の場合とは逆の関係にある。したがって、図６８（Ｅ）のデータウィンドウ信号により抽出されたデューティパルスによる積分電圧は、図６８（Ｆ）に示すように、最終的に＋Ｖとなる。
【０２５０】
図６９のフローチャートは図６７（Ａ）および図６８（Ａ）に示したデータビット０，１に対応したデータ面に対する位相サーボパターンの書込処理を示している。
ここで、図６９に示したライト処理は、図８に示したように、マスタクロック作成回路１１０からの位相番号のパターンに従ったデータヘッド２０のライトヘッド４００によるライト動作は、サーボヘッド１８の読取信号によるヘッド位置信号に基づくオントラック制御と並行してできることから、データ面の特定シリンダの全サーボフレームにデータビット０または１を示す位相サーボパターン書き込むことができる。しかし、データ面位相サーボパターンのリード処理は、サーボヘッド１８の読取信号に基づくオントラック制御とデータヘッド２０のリードヘッド４１０からの読取信号によるデータビット０，１の復元を、同じ位置信号作成回路３６で時分割処理にしなければならない。
【０２５１】
例えば１２フレーム置きにリードする場合には、１回目は、フレーム０，１３，２６，・・・と読み、２回目は、フレーム２，１３，２７，・・・と読み、同様に１フレームずつずらしながら最後にフレーム１２，２６，３８，・・・と読む。これによって２１６フレームの全てをリードできる。
図７０は、このようなサーボヘッド１８とデータヘッド２０に設けているリードヘッド４１０を切り替えて行うリード処理における１シリンダ当たり２１６点のサーボフレームについての位置信号作成回路３６からの積分電圧に基づくデータビットの復元、即ちリード処理を示している。
【０２５２】
図７０において、まず所定のデータ面サーボフレームに基づく割込みを受けて積分電圧を読み込み、ステップＳ２で、規定値以上のマイナス電圧か否かチェックする。規定値以上のマイナス電圧であれば、ステップＳ３に進み、ビット０を復元する。一方、規定値以上のマイナス電圧でなければ、ステップＳ４に進み、規定値以上のプラス電圧か否かチェックする。
【０２５３】
規定値以上のプラス電圧であれば、ステップＳ５でビット１を復元する。以上の処理を、ステップＳ６で全ビットを読み出すまで繰り返す。尚、上記の実施例は、データ面の１シリンダ当たり１６サーボフレーム分、即ち１６ビットのデータ読み書きを例にとっているが、更にデータ量を増加したい場合には、書き込むシリンダ数を増加させればよい。
１０．ヨー角オフセットの測定と補正
データヘッドのリードヘッドに小型のＭＲヘッドを用いた磁気ディスク装置において、図７１に示すように、データヘッド２０を最インナ側の位置２０´に位置決めした場合と最アウタ側の位置２２´に位置決めした場合とで、ライトヘッド４００のオントラック状態に対し位置ずれを生ずる。これをヨー角オフセットという。即ち、インナ側の端部にデータヘッド２０を移動したときのヘッドアーム４０２の回転中心４３０の中立位置に対するインナ最大ヨー角α１と逆方向のインナ最大ヨー角α２とで、データヘッド２０に設けているライトヘッド４００とリードヘッド４１０との間に位置ずれを起こす。
【０２５４】
図７２はデータヘッド２０を拡大して示したもので、磁気ヘッドを用いたライトヘッド４００とＭＲヘッドを用いたリードヘッド４１０が一体に設けられている。ライトヘッド４００のコア幅Ｗ２は、例えばトラックピッチを７．５μｍとすると６μｍ程度である。これに対し、ＭＲヘッドを用いたリードヘッド４１０のコア幅Ｗ３は、その半分以下となる３μｍ以下となる。設計上はライトヘッド４１０のセンタは一致させるが、実際には位置ずれによる機械的なオフセットΔＷをもっている。
【０２５５】
データ面のユーザ領域におけるデータの書込みは、サーボ面の位相サーボ情報に基づいたライトヘッド４００のオントラック制御で行われる。このため、リードヘッド４１０によるリード動作に切り替えたい場合には、機械的なオフセットΔＷだけトラックセンタからずれた位置でリードすることになる。
このようなデータヘッド２０におけるライトヘッド４００とリードヘッド４１０の機械的なオフセットΔＷに加え、図７１に示したように、ＶＣＭ１６によるヨー角ごとに異なるオフセットがライトヘッド４００とリードヘッド４１０の間に生ずる。
【０２５６】
図７３（Ａ）は図７１のインナ最大ヨー角α１におけるトラックセンタ４６０に対するリードヘッド４１０のヨー角オフセットを示している。また、図７２ （Ｂ）は図７１のアウタ最大ヨー角α２におけるトラックセンタ４８０に対するリードヘッド４１０のヨー角オフセットを示している。
図７２（Ａ）と（Ｂ）を対比して明らかなように、図７１のセンタ位置４０２におけるヨー角オフセット０に対し、最インナ側と最アウタ側では逆向きのヨー角オフセットを生ずる。
【０２５７】
図７４はヨー角オフセットが０°となる中央のシリンダアドレス、例えばシリンダアドレス２０００を原点に、左側にインナ、右側にアウタの最大ヨー角におけるオフセットΔＷ_ｉｎとΔＷ_ｏｕｔ をプロットしている。最インナと最アウタのヘッド位置４２４，４２２が決まれば、その間を結ぶ直線４２８によって、間のオフセットを推定することができる。
【０２５８】
ここで、センタ位置でのヨー角を０°、アウタ側をプラス、インナ側をマイナスとし、ヨー角０°における機械的なオフセットΔＷを減点としてインナ側およびアウタ側のヨー角オフセットの最大値を見ると、アウタ側はプラスのオフセット、インナ側はマイナスのオフセットを相対的に生じている。
そこで本発明のディスク装置にあっては、図５６乃至図５８に示したように、データ面のインナガードバンド領域ＩＧＢ１の特定空きシリンダとアウタガードバンド領域ＯＧＢ１の特定空きシリンダに位相サーボパターンを予め記録していることから、例えば図６に示したように、製品出荷前の組立最終段階でヨー角オフセット処理を行ってヨー角オフセットテーブルの補正テーブルを作成しておく。
【０２５９】
図７５のフローチャートは本発明のディスク装置によるヨー角オフセットの測定処理を示す。
図７５において、まずステップＳ１で、データ面の位相サーボパターンに基づきデータヘッド２０をデータ面の最インナ側のインナガードバンド領域ＩＧＢの特定シリンダにシークする。続いてステップＳ２に進み、一定のサーボフレーム間隔でサーボヘッド１８からデータヘッド２０のリードヘッド４１０に切り替えながら、データ面位相サーボパターンからインナ側のヨー角オフセットΔＷ_ｉｎを測定する。
【０２６０】
このデータ面位相サーボパターンの測定処理は、例えば１シリンダ当たり２１６個のサーボフレームのうちサーボ面サーボフレームを１３フレーム処理するごとに、データ面サーボフレームの読出しに切り替えて、１シリンダにつき１６点、ヨー角オフセットを測定し、最終的には、平均値としてヨー角オフセットΔＷ_ｉｎを決定する。
【０２６１】
ステップＳ２のインナ側のヨー角オフセット処理を、ステップＳ４でデータヘッドを切り替えながら全ヘッドについて行う。ステップＳ１〜Ｓ４のインナ・ヨー角オフセットの測定処理が済むと、ステップＳ５に進み、データ面の位相サーボパターンに基づきデータヘッド２０をデータ面の最アウタに位置するアウタ・ガードバンド領域ＯＧＢ１の位相サーボパターンを書き込んでいる特定シリンダにシークする。
【０２６２】
シーク完了でステップＳ６に進み、ステップＳ２の場合と同様、一定のサーボフレーム間隔でサーボヘッド１８からリードヘッド４１０に切り替えて、例えば１シリンダ当たり１６点のデータ面サーボフレームの位相サーボパターンからアウタ側ヨー角オフセットを測定し、その平均値としてアウタ側ヨー角オフセットΔＷ_ｏｕｔ を決定する。ステップＳ６の処理を、ステップＳ８でヘッドを切り替えながら、ステップＳ７で全ヘッドが終了するまで繰り返す。
【０２６３】
インナ側およびアウタ側のヨー角オフセットの測定が終了すると、ステップＳ９で、各データヘッドごとに出た最インナと最アウタのヨー角オフセットΔＷ_ｉｎ，ΔＷ_ｏｕｔ の線形補間で、図７４に示すように、各シリンダ位置におけるヨー角オフセットを算出して、補正に使用するヨー角オフセットテーブルを作成する。図７６は図７５のヨー角オフセット測定処理により作成されたヨー角オフセットの補正テーブルの一例を示す。この補正テーブルにあっては、例えば５０シリンダアドレスごとに１つのヨー角オフセットを求めたテーブルとしている。
【０２６４】
図７７は、本発明のディスク装置をシステムに組み込んで運用中のリード処理で行われるヨー角オフセット補正を示している。
図７７において、まずステップＳ１で目標シリンダにシークし、ステップＳ２でリード動作を行う。このリード動作において、もしステップＳ３でリードエラーが判定された場合には、ステップＳ５で、図７６に示すヨー角オフセットテーブルを参照して目標シリンダのアドレスに対応するヨー角オフセットを読み出し、このヨー角オフセットを補正するようにデータヘッドを位置決めする。
【０２６５】
即ち、ステップＳ３のリードエラーは、ヨー角によってライトヘッドにより書かれた記録パターンに対しリードヘッドが大きくずれて読取波形が劣化した場合に起きることから、この読取波形の劣化を補障するためにヨー角オフセットを行ってリードヘッドをシリンダセンタ側に位置補正し、リード動作のリトライを行ってリード動作を成功させる。
【０２６６】
ステップＳ３でリードエラーがなければ、ステップＳ４で正常終了応答をステータス応答として返して、メインの処理にリターンする。このように、ヨー角オフセットを予め測定して補正テーブルを作っておくことで、リードエラーが発生した際のヨー角オフセット補正でリードエラーのリカバリを確実に行うことができる。
１１．ＶＣＭ用ＤＡコンバータのセンタ値調整
図７８は本発明のディスク装置のドライブ・コントローラ１２に設けているＶＣＭ１６の駆動回路部を示している。ドライブ・プロセッサ３０からのＶＣＭ１６に対する電流指示データはＤＡコンバータ４０でアナログ信号に変換され、ドライバ回路４２で駆動電流に変換されて供給される。
【０２６７】
ここで、ＶＣＭ１６の電流制御において、ドライブ・プロセッサ３０による電流指示データを数ビットのデジタルデータとして出力する場合、指示データに正負の符号と操作量をもたせるため、ドライバ回路４２に対し参照電圧作成回路４１４を設け、ＤＡコンバータ４０からの変換電圧を参照電圧を中心に見て極性と操作量をもつ駆動電圧を作り出し、０点を中心に正負の駆動電流をもってＶＣＭ１６を駆動するようにしている。
【０２６８】
理想的には、ＤＡコンバータ４０に指示電流０を指示したときの変換電圧と参照電圧作成回路４１４で発生している参照電圧は一致し、ドライバ回路４２の駆動電流は零となる。しかしながら、ＤＡコンバータ４０、参照電圧作成回路４１４の構成部品において、抵抗値や定数などの精度にばらつきがある。このため、ＤＡコンバータ４０が変換出力したセンタ指示電圧と参照電圧作成回路４１４で作成している参照電圧との間に誤差が発生し、ＶＣＭ１６に誤差に応じた不要な電流が流れ、所謂センタオフセットを生じ、サーボ制御に悪影響を与える。
【０２６９】
この問題を解決するため、本発明のディスク装置にあっては、図１７のフローチャートのステップＳ２に示したように、パワーオンスタートにおける初期化処理の段階でＤＡコンバータ４０のセンタ指示電圧と参照電圧作成回路４１４による参照電圧との誤差を測定し、初期化終了後のリードライト処理において、この誤差を補正したサーボ制御を行う。
【０２７０】
このセンタ指示電圧と参照電圧の誤差を測定するため、図７８の実施例にあっては新たにＤＡコンバータ４０の変換電圧と参照電圧作成回路４１４の参照電圧を比較する比較回路４１６を設け、比較回路４１６の比較出力を利用してドライブ・プロセッサ３０の機能として実現されるＤＡＣセンタ値調整部８０により誤差を測定し、通常のリードライト動作において測定誤差に基づいた補正を行うようにしている。
【０２７１】
図７９は図７８のＶＣＭ用ＤＡＣセンタ値調整部８０による測定処理の様子を示している。この測定処理は前半のモード１と後半のモード２に分かれる。モード１の測定処理にあっては、予め決められたＤＡコンバータ４０に対するセンタ指示データに対し所定量低めの下限センタ指示器Ｖ_ＣＬを設定し、段階的に指示値を増加させ、図示のようにＤＡコンバータ４０の出力電圧を上昇させる。
【０２７２】
最初、参照電圧に対しＤＡコンバータ４０の下限センタ指示電圧Ｖ_ＣＬは低いことから、比較回路４１６の出力はＬレベルとなっている。ＤＡコンバータ４０に対する指示値を増加させると、変換電圧が実際の参照電圧を越えた時点で比較回路４１６の出力がＨレベルに反転し、Ｈレベルに反転したときの電圧Ｖ_Ｃ１を測定値として保持する。モード１にあっては同様な処理を例えば４回繰り返し、その平均値として最終的なモード１の第１センタ電圧Ｖ_Ｃ１を求める。
【０２７３】
次にモード２の測定に入る。モード２の測定にあっては、予定しているセンタ指示データより高いセンタ上限指示データをＤＡコンバータ４０にセットし、センタ上限指示電圧Ｖ_ＣＨから徐々に変換電圧を減少させる。最初、センタ上限電圧Ｖ_ＣＨは実際の参照電圧より高いことから、比較回路４１６はＨレベル出力を生じており、変換電圧を下げてくると参照電圧を下回った時点で比較回路４１６の出力がＬレベルに反転する。
【０２７４】
したがって、このときの電圧Ｖ_Ｃ２を第２のセンタ上限電圧として保持する。モード２についてもモード１と同様、４回の測定処理を行い、その平均値として最終的な測定電圧Ｖ_Ｃ２を求める。以上のモード１，２の測定が済んだならば、モード１の測定電圧Ｖ_Ｃ１にモード２の測定電圧Ｖ_Ｃ２を加えて２で割った電圧Ｖ_Ｃ からＤＡコンバータ４０に対するセンタ指示データを求め、補正されたＤＡＣセンタ指示データとしてドライブ・プロセッサ３０に保持する。
【０２７５】
この測定されたＤＡコンバータ４０のセンタ指示データの変換電圧は参照電圧作成回路４１４の参照電圧にほぼ完全に一致し、正確なセンタ電圧の設定ができる。また、ドライブ・プロセッサ３０におけるＶＣＭ１６における電流指示データは、測定されたセンタ指示電圧Ｖ_Ｃ に対応するデータをゼロ点として、符号と操作量に応じたデータを作り出してＤＡコンバータ４０に出力する。
【０２７６】
図８０は図７８におけるＤＡコンバータのセンタ値調整処理を示す。図８０において、ステップＳ１〜Ｓ５が図７９のモード１に示す処理となる。またステップＳ６〜Ｓ１０が図７９のモード２に示す処理となる。そしてステップＳ１１で、最終的なセンタ値Ｖ_Ｃ の平均値を用いた計算を行い、ステップＳ１２で、ドライブ・プロセッサ３０に参照電圧に一致するＤＡコンバータ４０のセンタ指示置をセットする。
【０２７７】
このようなＤＡコンバータ４０に対するセンタ指示データに基づく変換電圧とドライバ回路４２にゼロ点となる動作点を設定する参照電圧作成回路４１４からの参照電圧との誤差を測定して補正することにより、高精度のサーボ制御を行うことができる。
１２．リゼロ動作
本発明のディスク装置にあっては、図７のステップＳ３に示したように、パワーオンスタートにおける初期化処理の段階でヘッドをアウタ・ガードバンド領域ＯＧＢ１に位置付けて、シリンダアドレスを形成しているカウンタの値を初期値としてのゼロアドレスにセットするためのリゼロ動作を行う。しかしながら、リゼロ動作の段階では絶対的なシリンダアドレスが判っていないため、最インナ側のコンタクトスタート・ストップ領域（ＣＳＳ領域）６０にあるヘッドをアウタ・ガードバンド領域にシークするための速度制御に問題がある。
【０２７８】
即ち、位相サーボパターンを用いた本発明のシーク制御にあっては、ヘッド位置検出のサンプリング周期ごとに速度を検出し、次のサンプリング時点でのヘッド位置を予測しながら速度制御を行うが、絶対的なシリンダアドレスが確定していない段階では予測シリンダ位置に基づいたシリンダ切替えのための目標シリンダアドレスに誤りがあり、正常なシーク動作が期待できない。
【０２７９】
そこで本発明のリゼロ動作にあっては、ヘッドを最インナのコンタクトスタート・ストップ領域から加速制御によりアウタ側に突き離し駆動した後、最初に得られる積分電圧零で相対的にシリンダアドレスを０番にするリゼロ動作を行い、このシリンダアドレスに基づいて速度検出による位置予測で目標シリンダまでの残りシリンダ数を求めながら目標速度を決定して速度制御を行う。
【０２８０】
そして、アウタ・ガードバンド領域ＯＧＢ１へのヘッドの到達でガードバンド検出信号が得られた時点でシリンダアドレスの絶対値を０にする絶対的なリゼロ動作を行う。
図８１のフローチャートは本発明のディスク装置におけるリゼロ処理の詳細を示す。まずステップＳ１で、コンタクトスタート・ストップ領域で浮上したヘッドをＶＣＭ１６に対する加速電流の供給でインナ側からアウタ側に突き離し駆動する。この状態でステップＳ２においてシリンダ切替えによるマスタクロックの位相番号は０番に固定している。
【０２８１】
続いてステップＳ３において、積分電圧の変化から４シリンダ分の移動時間Ｔを測定する。具体的には、４シリンダの移動で積分電圧は４段階に変化することから、この４段階の積分電圧の変化を検出することで４シリンダ分の移動時間Ｔを測定できる。続いてステップＳ４で、測定移動時間Ｔによりシリンダ数４を割って単位時間当たりの移動シリンダ数即ち速度Ｖを算出する。
【０２８２】
速度Ｖが算出できたならば、ステップＳ５で、積分電圧が零電圧か否か、即ちマスタクロックの位相番号０に対応したシリンダにヘッドが達したか否かチェックし、積分電圧が零となったタイミングでステップＳ６に進む。ステップＳ６にあっては、ヘッドの絶対位置に対する移動量を示す位置の値Ｌ_ｐｏｓ を相対的に零とする相対的なリゼロ動作を行う。
【０２８３】
続いてステップＳ７で速度制御に切り替える。この速度制御の段階では、ステップＳ６において相対的にヘッド位置が得られていることから、ステップＳ８で、次のサンプリング時点の位置予測が可能となる。尚、位置予測は図４４に示したように加速度成分を含めるようにしてもよい。
ステップＳ８で次のサンプリング時点の位置が予測できたならば、ステップＳ９で、予測位置のシリンダに応じた位相番号のマスタクロックを選択し、また目標シリンダまでの残りシリンダ数から速度制御パターンの目標速度を求め、ステップＳ１０でアウタ・ガードバンドＯＧＢ１を検出するまで速度制御を繰り返す。
【０２８４】
ステップＳ１０でアウタ・ガードバンドＯＧＢ１が検出されると、ステップＳ１１で再度、位置の値を示すＬ_ｐｏｓ を零にする本来のリゼロ動作を行う。これでリゼロ動作が終了し、ステップＳ１２で、アウタ・ガードバンドＯＧＢ１を検出したシリンダアドレスにオントラックするファイン制御に切り替わる。
このように本発明のディスク装置にあっては、ヘッドの絶対位置が確定していないリゼロ動作の状態にあっても、速度検出に基づく次のヘッド位置の予測に従った速度制御を確実に行うことができ、ヘッドをアウタ・ガードバンド領域に確実にシークしてリゼロ動作を正確に行うことができる。
１３．サーボ系の自動調整
磁気ディスク装置でシーク制御の最適化を図るためには、速度制御を行っているコアス制御からファイン制御に切り替えたときのセトリング時間を最小限に抑えることが望ましい。このセトリング時間を最小時間に抑えるサーボ系の調整方法としては、図８２に示すポジション誤差絶対積分値を測定して調整値としての目標速度パターンにおける加減速のゲインを決定する方法がある。
【０２８５】
また他の方法としては、図８３に示すように、評価関数としてコアス時間を最小とするように目標速度パターンの加減速における速度ゲインを調整値Ｋとして調整する調整法がある。図８２で評価関数として採用しているポジション誤差絶対積分値は、図８５（Ａ）の目標速度パターン、（Ｂ）のシーク電流、および （Ｃ）の位置信号について示すように、ヘッドが目標シリンダの０．５シリンダ手前に達して、コアス制御からファイン制御に切り替えた後のオントラックに入るまでの位置信号の誤差を積分して絶対値を求めたものである。
【０２８６】
また図８３に評価関数として採用しているコアス時間Ｔｃは、図８５（Ｃ）に示すように、速度制御の開始からヘッドが目的シリンダの０．５シリンダ手前に達するまでの時間である。これら評価関数として使用するポジション誤差絶対積分値ΔＩおよびコアス時間Ｔｃは、図８５（Ａ）の目標速度パターンにおける加速時および減速時の速度ゲイン、例えば加速時については傾きを示す速度ゲインＫ１，Ｋ２，Ｋ３を切り替えることで変化する。
【０２８７】
即ち、ポジション誤差絶対積分値ΔＩについては、図８２に示すように、速度ゲインとしての調整値Ｋの変化に対し特性４１８となり、得意点４２０，４２２の２つで評価関数ΔＩの最適値が得られる。またコアス時間Ｔｃについては、図８３に示すように、調整値Ｋに対し特性４２４となり、この場合には特異点４２６で最適評価関数Ｔｃとなる。
【０２８８】
しかし、図８２の評価関数としてポジション誤差絶対積分値ΔＩを使用した場合には、評価関数ΔＩは最小値となってもコアス時間が長くなりすぎて全体としてシーク性能が落ちてしまい、必ずしも最適なサーボ系の調整状態は得られない。また図８３のコアス時間Ｔｃを評価関数とした場合にも、コアス時間は最短にできるが、オントラックに入るまでのセトリング時間が長くなり、これについても全体的なシーク性能の最適化は期待できない。
【０２８９】
そこで本発明のサーボ系のセトリング自動調整にあっては、図８２のポジション誤差絶対積分値ΔＩと図８３のコアス時間Ｔｃの両方を評価関数に取り込んで速度ゲインとしての調整値Ｋの最適化を図る。具体的には、調整値Ｋとしての速度ゲインを加減しながらシーク動作を繰り返して各シーク動作ごとにポジション誤差絶対積分値ΔＩとコアス時間Ｔｃを測定し、２つを加算した評価関数（ΔＩ＋Ｔｃ）を評価関数として、図８４に示す調整値Ｋに対する特性４２８を測定する。
【０２９０】
この特性４２８が得られれば、特異点４３０が評価関数（ΔＩ＋Ｔｃ）を最小値とする最適調整値として求まり、特異点４３０の調整値Ｋに図８５（Ａ）に示す目標速度パターンの加減速における速度ゲインを設定すればよい。サーボ系のセトリング自動調整は、図６に示したように、製品出荷段階の最終工程で行われることになる。
【０２９１】
このような本発明のシーク制御におけるセトリング調整によりコアス時間とポジション誤差絶対値を最小とする最適調整値を得ることができ、シーク性能を大幅に向上できる。しかもセトリング自動調整はディスク装置ごとに行われることから、装置固有のばらつきも吸収した最適調整状態を作り出すことができる。
１４．イレーズ時のオントラックスライス値の拡大
本発明のディスク装置にあっては、上位のディスクコントローラユニットよりパディングコマンドを受けると、指定されたシリンダアドレスの任意のレコードからインデックスを検出するまでの区間をライトヘッドを使用して交流イレーズを行っている。
【０２９２】
リード動作，ライト動作と同様、パディング処理におけるイレーズ動作の際にも、サーボヘッドによるオントラック時の位置誤差が予め設定されたオントラックスライス値より大きくなった場合にはエラーと判定している。このエラー判定に対し、リード動作やライト動作にあってはリトライ動作を行うことになる。しかしながら、指定されたレコードからインデックスまでを全てイレーズするパディング処理にあっては、オントラックに対する誤差からエラーとなった場合にはパディング処理を強制的に終了してしまう。
【０２９３】
このため、パディング処理を強制終了した以降のレコードのデータは消去されずにシリンダ上に残ってしまい、上位のディスクコントローラユニットではパディング中に異常終了したことが検出できず、そのまま別の処理に移行する。その結果、上位のディスクコントローラユニットでのデータの管理状態の認識と実際のディスク装置側でのデータ状態との間に相違が発生し、例えば同一シリンダ内に同じ番号をもつＩＤが存在するような異常事態を起こし、装置異常としてエラー終了してしまう問題がある。
【０２９４】
そこで本発明のディスク装置にあっては、パディング処理中にあっては可能な限りオントラックエラーによる異常終了を回避するため、リード動作やライト動作の際に使用しているオントラックスライス値をパディング処理の際に拡大するようにしたことを特徴とする。
図８６は、シリンダ番号１番のシリンダセンタにデータヘッドに設けているライトヘッド４００およびリードヘッド４１０がオントラックされている状態を示す。ここで、隣接するシリンダセンタに対するトラックピッチＴＰを例えば７．５μｍとすると、ライトヘッド４００のコア幅Ｗ１はそれより小さい例えば６μｍにあり、またＭＲヘッドを用いたリードヘッド４１０のコア幅Ｗ３はその半分の３μｍ程度となる。
【０２９５】
パディング処理にあっては、ライトヘッド４００によりシリンダ記録データを交流消去しており、消去する範囲は隣接するシリンダに設けているリードヘッドの読出領域を消さない限り、トラックセンタからずれても構わない。即ち、パディング処理の際のライトヘッド４００は図示のように±Ｗ_Ｓ２の範囲に収まっていればよい。ここで、±Ｗ_Ｓ２＝±３μｍとなる。
【０２９６】
図８７は本発明のディスク装置におけるリードライト時のオントラックスライス値±Ｗ_Ｓ１と図８６に基づいて定めたパディング時のオントラックスライス値±Ｗ_Ｓ２を示している。リードライト時のオントラックスライス値±Ｗ_Ｓ１は、通常、±１μｍ程度である。これに対し、本発明によるパディング時のオントラックスライス値±Ｗ_Ｓ２は最大で３μｍまで拡大することができ、例えば±２μｍとすればよい。
【０２９７】
図８８のフローチャートは本発明のディスク装置におけるパディング処理を示す。このパディング処理は、まずステップＳ１で、上位のディスクコントローラユニットにより指定された目標シリンダにヘッドをシークし、ステップＳ２で、目標シリンダの０．５シリンダ手前に達したときに、ステップＳ３に進んで、ファイン制御に切り替わる。
【０２９８】
このファイン制御にあっては、通常のリードライト時に使用しているオントラックスライス値±Ｗ_Ｓ１を使用してオントラック状態を監視しており、ヘッド位置が目標シリンダの±Ｗ_Ｓ１の範囲に入るとオントラック検出信号を上げ、これがステップＳ４で判別され、シーク制御からオントラック制御に切り替わる。
オントラック制御に切り替わると、ステップＳ５で、拡大されたパディング用のオントラックスライス値±Ｗ_Ｓ２に切り替わり、指定されたデコードからインデックスを検出するまでのイレーズ動作をステップＳ６で行う。イレーズ動作中にあっては、ステップＳ７で、拡大したオントラックスライス値±Ｗ_Ｓ２をヘッド位置信号が越えるか否かチェックしており、もし越えた場合にはステップＳ１０で異常終了となる。
【０２９９】
しかし本発明にあっては、通常のリードライト値に対し十分に大きくオントラックスライス値を拡大していることから、オントラック異常となって異常終了するようなことはほとんどなく、ステップＳ８でイレーズ動作を正常終了することができる。イレーズが終了すると、ステップＳ９で、再びオントラックスライス値を元の±Ｗ_Ｓ１に復旧し、メインの処理にリターンする。
【０３００】
このようにパディング中にあっては、通常のオントラックスライス値に対し拡大したオントラックスライス値を使用することで、パディング処理が途中で異常終了してしまう事態を最小限に抑えることができる。
１５．その他
上記の実施例は、図８に示したように、第１リードパルス検出手段としてピーク検出回路１００を使用し、第２リードパルス検出手段としてゼロクロス検出回路１１２を使用した場合を例にとっている。これに対し本発明の変形として、第２リードパルス検出手段としてゼロクロス検出回路１１２をピークパルス検出回路に置き換えてもよい。
【０３０１】
具体的にはゼロクロス検出回路１１２を除き、選択回路１１６を介してサーボヘッド１８とリードヘッド４１０をピーク検出回路１００に接続し、ピーク検出回路１００の出力を可変ディレイ回路１１４に入力し、ピーク検出回路１００に入力する。
この場合には、サーボフレームのトレーニング領域、インデックス・ガードバンド領域、マーカー領域及びサーボ領域の全ての読取信号のピークタイミングの検出でリードパルスが生成される。この場合のシフター１０８及び可変ディレイ回路１１４によるデューティ比５０％への調整は、回路遅延に起因した位相シフトを保証することになる。
【０３０２】
逆に、本発明の他の変形として、第１リードパルス検出手段としてピーク検出回路１００をゼロクロス検出回路に置き換えてもよい。この場合には、サーボフレームのトレーニング領域、インデックス・ガードバンド領域、マーカー領域及びサーボ領域の全ての読取信号のゼロクロスタイミングの検出でリードパルスが生成される。
【０３０３】
具体的にはピーク検出回路１００を除き、選択回路１１６を介してサーボヘッド１８とリードヘッド４１０をゼロクロス検出回路１１２に接続し、ゼロクロス検出回路１１２の出力を、ＰＬＬ回路１０２、マーカー検出回路０１４、〜ガードバンド・インデックス検出回路１０５、差に可変ディレイ回路１１４に入力する。この場合もシフター１０８及び可変ディレイ回路１１４によるデューティ比５０％への調整は、回路遅延に起因した位相シフトを保証することになる。
【０３０４】
また本発明のディスク装置は上記の実施例に限定されず、実施例に記載した範囲内で種々の組合せや変形が可能である。また本発明は実施例に示した数値による限定は受けない。
【０３０５】
【発明の効果】
以上説明してきたように本発明によれば、次の効果が得られる。
まず位相サーボパターンの読取りをゼロクロス検出により行っていることから、ピーク検出のようなノイズによるジッタを起こすことなく、正確にヘッド位置を検出できる。
【０３０６】
また、ピーク検出で同期制御された基準クロックに対し、位相サーボ情報のゼロクロス検出によりオントラック時の理想的なデューティパルスのデューティ比５０％がずれるようになるが、このオントラック時のデューティ比を測定して５０％となるように遅延調整していることで常にオントラック時に５０％のデューティ比が得られ、目標シリンダ±２シリンダの範囲でのヘッド位置検出を可能とする。
【０３０７】
また、回路部品のばらつきによる様々な遅延が生じても、オントラックのデューティ比が５０％に調整されることで、装置のばらつきによるヘッド位置信号の検出範囲のばらつきを確実に防止できる。
また、位相サーボパターンを用いたシーク時の速度制御にあっては、速度から次のサンプリング時点のヘッド位置を予測しているが、この位置予測に、本発明にあっては速度成分に加えて加速度成分を加えることで、より正確な位置予測ができ、次のサンプリング時点でのシリンダ切替えおよび残りシリンダ数に基づく目標速度の設定を正確に行うことができる。
【０３０８】
更に、シーク中におけるヘッド検出について位相サーボ領域の第１〜第４フィールド内で段階的にシリンダ切替えを行うことで、シーク速度が±４シリンダに限定されていたものがそれ以上のシーク速度に拡大することができ、より高速のシーク制御をヘッド位置の検出を行いながら行うことができ、シーク性能を向上できる。
【０３０９】
また、ディスク装置自体にデータ面の特定シリンダに位相サーボ情報を読み書きする機能をもたせたことで、製品出荷前におけるデータ面に対する位相サーボ情報の書込みが簡単にできる。
このデータ面に対する位相サーボパターンの書込みが、データヘッドのリードヘッドが小さいことからデータ面サーボパターンとは異なったパターンとなるが、これについても簡単なライト信号の発生、即ちサーボ面の位相サーボパターンの書込みに使用する８相のライト信号に加えて、基本的には同じ回路で作り出される８相の位相信号を加えた１６相のライト信号を使うことで、簡単にデータ面に位相サーボ情報を書き込むことができる。
【０３１０】
また、データ面の特定シリンダに記録した位相サーボ情報を読み出してヨー角オフセット補正やサーマルオフセット補正を簡単に行うことができ、サーボ性能を大幅に向上できる。
更に、データ面に対する位相サーボ情報の書込読出機能を利用してデータビット０，１に対応する固有の位相サーボパターンを記録することで、ディスク装置単体でディスクエンクロージャ側とそのディスクコントローラ側の回路基板との組合せに関する各種の情報の読み書きによる組合せ調整ができる。
【０３１１】
これ以外にも、ＶＣＭの電流制限に使用するＤＡコンバータのセンタ値の自動調整、位相サーボ情報を用いたことによる固有のリゼロ動作、またサーボ系のセトリング自動調整、更にはパディング処理におけるイレーズ時のオントラックスライス値の拡大をもって、ディスク装置としての全体的な性能を大幅に引き上げることができる。
【図面の簡単な説明】
【図１】本発明の原理説明図
【図２】本発明のハードウェア構成を示したブロック図
【図３】図２のディスクエンクロージャの構造説明図
【図４】図３のヘッドアクチュエータの側面断面図
【図５】本発明の機能を示したブロック図
【図６】本発明のディスク装置の製品出荷前の処理を示したフローチャート
【図７】本発明のディスク装置の全体的な処理動作を示したフローチャート
【図８】図２の位置信号作成回路の実施例を示したブロック図
【図９】サーボパターンの磁気記録の説明図
【図１０】サーボ面に記録した本発明のサーボフレームの説明図
【図１１】図１０のトレーニング部及びマーカー部における磁気記録パターンの説明図
【図１２】図１０のガードバンド・インデックス部における磁気記録パターンの説明図
【図１３】図１０のサーボパターン部における前半２フィールドの磁気記録パターンの説明図
【図１４】図１０のサーボパターン部における後半２フィールドの磁気記録パターンの説明図
【図１５】サーボパターンの書込み使用する偶数番号をもつ８種類のライト信号のタイミングチャート
【図１６】サーボパターンの書込み使用する奇数番号をもつ８種類のライト信号のタイミングチャート
【図１７】図８のマスタクロック作成回路の実施例を示したブロック図
【図１８】サーボ面の書込に使用するライト信号の位相番号の組合せを示した説明図
【図１９】シリンダ切替に使用するマスタクロックの位相番号の組合せを示した説明図
【図２０】図８の一致判定回路によるサーボフレームの判定状態を示したタイミングチャート
【図２１】オントラック時の位置検出を示した説明図
【図２２】図８の積分回路の実施例を示した回路図
【図２３】図８の積分回路による位置検出動作を示したタイミングチャート
【図２４】ピーク検出とゼロクロス検出によるデューティ比の相違を示したタイミングチャート
【図２５】図２２の積分回路の制御部を示したブロック図
【図２６】図２の積分制御部によるデューティ比の測定動作を示したタイミングチャート
【図２７】図８のシフターの実施例を示したブロック図
【図２８】図２７のシフターの遅延動作を示したタイミングチャート
【図２９】図８の可変ディレイ回路の実施例を示したブロック図
【図３０】図２９の可変ディレイ回路の遅延動作を示したタイミングチャート
【図３１】図２９の可変ディレイ回路で使用する遅延素子の遅延時間を示した説明図
【図３２】図２９の可変ディレイ回路の遅延時間を決めるテーブル情報の説明図
【図３３】図８のシフターと可変ディレイ回路によるデューティ比５０％への遅延調整を示したタイミングチャート
【図３４】本発明のデューティ調整処理を示したフローチャート
【図３５】可変ディレイ回路に対する遅延時間の設定処理を示したフローチャート
【図３６】積分回路の誤差測定に使用するデューティパルス生成を示したタイミングチャート
【図３７】本発明による積分誤差の測定動作を示したタイミングチャート
【図３８】本発明によるシリンダゲインの測定動作を示したタイミングチャート
【図３９】本発明の積分回路調整処理を示したフローチャート
【図４０】速度成分のみによる位置予測を示した説明図
【図４１】本発明の加速度成分を含めた位置予測を示した説明図
【図４２】本発明のＶＣＭ駆動電流を利用した加速度成分の予測を示したタイミングチャート
【図４３】本発明のディスク装置におけるシーク処理を示したフローチャート
【図４４】本発明の位置予測をサブルーチンで示したフローチャート
【図４５】＋４〜−４シリンダの速度範囲をもつヘッド移動速度の説明図
【図４６】シリンダ切替に使用するシリンダ番号とマスタクロック位相番号の関係を示した説明図
【図４７】図４５の各フィールドで使用するマスタクロック位相番号の組合せ説明図
【図４８】＋６〜−２シリンダの速度範囲をもつヘッド移動速度の説明図
【図４９】図４８の各フィールドで使用するマスタクロック位相番号の組合せ説明図
【図５０】＋７〜−１シリンダの速度範囲をもつヘッド移動速度の説明図
【図５１】図５０の各フィールドで使用するマスタクロック位相番号の組合せ説明図
【図５２】＋１０〜＋４シリンダの速度範囲をもつヘッド移動速度の説明図
【図５３】図５２の各フィールドで使用するマスタクロック位相番号の組合せ説明図
【図５４】図４５、図４８、図５０及び図５２によるシーク速度の変速パターンの説明図
【図５５】本発明のシーク速度に応じたシリンダ切替処理を示したフローチャート
【図５６】本発明のデータ面のサーボフレームの説明図
【図５７】図５６のサーボパターン部の第１〜第３フィールドの磁気記録パターンの説明図
【図５８】図５６のサーボパターン部の第４フィールドの磁気記録パターンの説明図
【図５９】図５７と図５８の第１及び第４フィールドを対比して示した説明図
【図６０】図５８の第２及び第３フィールドを対比して示した説明図
【図６１】サーボ面でのサーボヘッドによる位置検出の説明図
【図６２】サーボ面と同じパターンをデータ面に記録してリードヘッドで位置検出した場合の問題を示した説明図
【図６３】本発明のデータ面サーボパターンによる位置検出の説明図
【図６４】本発明のデータ面サーボ書込みに使用するライト信号の位相番号の組合せ説明図
【図６５】本発明のデータ面サーボ読出しに使用するマスタクロック位相番号の組合せ説明図
【図６６】本発明によるデータ面サーボパターンの書込処理を示したフローチャート
【図６７】本発明によるデータビット０の位相サーボパターンと読出動作を示したタイミングチャート
【図６８】本発明によるデータビット１の位相サーボパターンと読出動作を示したタイミングチャート
【図６９】位相サーボパターンを用いた本発明のライト処理を示したフローチャート
【図７０】位相サーボパターンを用いた本発明のリード処理を示したフローチャート
【図７１】ヨー角とデータヘッドの関係を示した説明図
【図７２】データヘッドに設けたライドヘッドとリードヘッドの説明図
【図７３】インナとアウタの最大ヨー角におけるリードヘッドのオフセットを示した説明図
【図７４】ヨー角に対するオフセットの直線補間による変化を示した説明図
【図７５】本発明のヨー角オフセット測定を示したフローチャート
【図７６】図７５のヨー角オフセット測定で作成されるオフセット補正テーブルの説明図
【図７７】ヨー角オフセット補正を伴うリード処理を示したフローチャート
【図７８】本発明におけるＶＣＭの駆動回路系を示したブロック図
【図７９】ＶＣＭ用ＤＡコンバータのセンタ値の測定動作を示した説明図
【図８０】本発明によるＶＣＭ用ＤＡコンバータのセンタ値調整処理を示したフローチャート
【図８１】本発明によるリゼロ処理を示したフローチャート
【図８２】評価関数をポジション誤差絶対積分値とした場合の調整値との関係を示した特性図
【図８３】評価関数をコアス時間とした場合の調整値との関係を示した特性図
【図８４】評価関数をポジション誤差絶対積分値とコアス時間の和として調整値を決める本発明のサーボ系自動調整を示した特性図
【図８５】シーク制御におけるポジション誤差絶対積分値とコアス時間を示したタイミングチャート
【図８６】隣接シリンダに対するデータヘッドに設けたライトヘッドとリードヘッドの関係を示した説明図
【図８７】本発明のパディング処理で拡大するオントラックスライス値の説明図
【図８８】本発明のパディング処理を示したフローチャート
【図８９】従来の位相サーボパターンの説明図
【図９０】図８９でシリンダ番号１，２，３番の各々にオントラックした時の第１及び第３フィールドＥＶＥＮ１，２でのデューティパルスを示したタイミングチャート
【図９１】図８９でシリンダ番号２，３番の各々にオントラックした時の第２フィールドＯＤＤでのデューティパルスを示したタイミングチャート
【符号の説明】
１：デューティ調整手段
２：デューティ測定手段
３：リードパルス検出手段
１０：ディスクエンクロージャ
１２：ドライブコントローラ
１４：スピンドルモータ
１６：ボイスコイルモータ（ＶＣＭ）
１８：サーボヘッド
２０，２０−１〜２０−ｎ：データヘッド
２２：サーボヘッドＩＣ
２４：データヘッドＩＣ
２６：制御プロセッサ（ＭＰＵ）
２８：インタフェース回路
３０：ドライブプロセッサ（ＤＳＰ）
３２，４０：ＤＡコンバータ
３４，４２：ドライバ
３６：位置信号作成回路
３８：ＡＤコンバータ
４４：符号化／復号化回路
４６：バイアス電流制御回路
４８：復調回路
５０，５０−１〜５０−１１：磁気ディスク
５２：ケース
５４：回転軸
５６−１，５６−２：ベアリング
５８：ヘッドアクチュエータ
６０：シャフト
６２：ブロック
６４：コイル
６６−１〜６６−１１：アーム
７０：サーボ系自動調整部
７２：データ面位相情報書込部
７４：データ面ビットデータ書込読出部
７６：ヨー角オフセット測定部
７８：ヨー角オフセット補正部
８０：ＶＣＭ用ＤＡＣセンタ値調整部
８２：リゼロ処理部
８４：デューティ遅延調整処理部
８６：積分回路調整処理部
８８：シーク制御部
９０：シリンダ切替制御部
９２：位置予測処理部
９４：サーマルオフセット測定部
９６：サーマルオフセット補正部
９８：パディング処理部
１００：ピーク検出回路
１０２：ＰＬＬ回路
１０４：マーカー検出回路
１０５：ガードバンド・インデックス検出回路
１０６：ＰＬＬカウンタ
１０８：シフター
１１０：マスタクロック作成回路
１１２：ゼロクロス検出回路
１１４：可変ディレイ回路
１１６，１１８：選択回路
１２０：デューティパルス作成回路
１２２：一致検出回路
１２２−１：復調モード発生部
１２２−２：ハーフモード発生部
１２２−３：データウィンドウ発生部
１２２−４：放電制御部
１２４：積分回路
１２６：コンデンサ
１２８，１３０，１３２，１３４：制御スイッチ
１３８，１４０，１４２，１４４，１４６：定電流源
１４８，１５０：オペアンプ
１５２：差動アンプ
１５６：サーボフレーム
１５８：トレーニング部
１６０：マーカー部
１６２：ガードバンド・インデックス部
１６４：サーボパターン部
１７４：第１多数決部
１７６：第２多数決部
１７８：第３多数決部
２００：第１フィールド（ＥＶＥＮ１）
２０２：第２フィールド（ＯＤＤ１）
２０４：第３フィールド（ＯＤＤ２）
２０６：第４フィールド（ＥＶＥＮ２）
３００，３０２，３０４：Ｄ−ＦＦ
３０６：選択回路
３０８−１〜３０８−８：ディレイ素子
３１０−１〜３１０−８：選択回路
３１２：反転回路
３１４，３２２，３２４：ＡＮＤ回路
３１８，３２０，３２６，３２８：ＯＲ回路
３１６：排他的論理和回路（ＥＯＲ）
３５０：データ面サーボフレーム
３７０：データ面サーボパターン部
４００：ライトヘッド
４１０：リードヘッド（ＭＲヘッド）
４１４：参照電圧作成回路
４１６：比較回路
５００，５１０：シフト回路
５２０：反転回路
５３０：マルチプレクサ

Claims (46)

1. 複数のシリンダを１単位として各シリンダの円周方向に配置した複数のサーボフレームの各々に、４フィールドに分割され、その内の第１及び第４フィールド（ＥＶＥＮ１，２）に位置の位相変化を有するサーボ情報を記録すると共に第２及び第３フィールド（ＯＤＤ１，２）に逆の位相変化を有するサーボ情報を記録したサーボ領域を設け、更にサーボフレームの先頭のトレーニング領域に続くマーカ領域にマーカ信号を記録し、サーボフレームの最後に設けているサーボパターンに位相サーボ信号を記録したディスク媒体のサーボ面と、
   前記ディスク媒体の半径方向に移動して前記サーボ面の記録情報を読み出すサーボヘッド手段（１８）と、
   前記サーボフレーム読取信号のピークタイミングからピーク検出パルスを検出するピーク検出手段（１００）と、
   前記サーボフレーム読取信号のゼロクロスタイミングから位相サーボ信号を検出するゼロクロス検出手段（１１２）と、
   前記ピーク検出手段（１００）により検出されたピーク検出パルスに位相同期した基準クロックを発生するクロック発生手段（１０２）と、
   前記クロック発生手段（１０２）の基準クロックを基準位相として異なる位相をもつ複数のマスタクロックを生成し、前記サーボヘッド手段（１８）がオントラックする目標シリンダに対応した位相のマスタクロックを選択して出力するマスタクロック作成手段（１１０）と、
   前記マスタクロック作成手段（１０２）の出力するマスタクロックの基準位相から前記ゼロクロス検出手段（１１２）による前記サーボ情報の検出タイミングまでの位相差に対応したデューティ比をもつデューティパルスを発生するデューティパルス作成手段（１２０）と、
   前記デューティパルス作成手段（１２０）からのデューティパルスを積分して前記サーボヘッド手段（１８）の位置を示す位置信号を発生する積分手段（１２４）と、
   電源投入直後の初期化処理において、特定の目標シリンダに対する前記サーボヘッド手段（１８）のオントラック状態で、前記デューティパルスのデューティ比を測定するデューティ測定手段（１）と、
   前記デューティ測定手段の測定結果に基づいて前記デューティパルスのデューティ比を目的シリンダのオントラック状態で５０％に保つ調整状態を作り出すデューティ調整手段（２）と、
   を設けたことを特徴とするディスク装置。
2. 請求項１記載のディスク装置に於いて、前記デューティ測定手段（１）は、前記サーボ情報の第２及び第３フィールドに対応した前記デューティパルスの部分を反転して前記積分手段（１２４）で積分させることで、デューティ比を示す積分信号を得ることを特徴とするディスク装置。
3. 請求項１記載のディスク装置に於いて、前記デューティ調整手段（２）は、前記マスタクロックの基準位相を遅延させ前記デューティ比を低下させる第１遅延手段（１０８）と、前記サーボフレーム読取信号のゼロクロス検出タイミングを遅延させてデューティ比を増加させる第２遅延手段（１１４）とを備えたことを特徴とするディスク装置。
4. 請求項３記載のディスク装置に於いて、前記前記第１遅延手段（１０８）は、前記マスタクロックの１周期内で前記基準クロックで決まる所定時間ずつ段階的に遅延させるシフト回路を備え、該シフト回路のいずれか１つのシフト段出力を選択して前記マスタクロックに希望する遅延量を与えることを特徴とするディスク装置。
5. 請求項３載のディスク装置に於いて、前記前記第２遅延手段（１１４）は、遅延量が決った複数の遅延素子を備え、前記複数の遅延素子を直列に選択接続して前記サーボ情報のリードパルスに希望する遅延量を与えることを特徴とするディスク装置。
6. 請求項１記載のディスク装置に於いて、更に、
   ディスク媒体のサーボ面に、特定シリンダの円周方向に配置した複数のサーボフレームの各々に、位置の位相変化を有するサーボ情報を記録すると共に逆の位相変化を有するサーボ情報を記録したサーボ領域を設け、前記サーボヘッド手段（１８）の読出信号とデータヘッド手段（２０）の読出信号を切替えて前記ゼロクロス検出手段（１１２）に入力する切替手段（１１６）を設け、
   前記デューティ測定手段（１）は、前記サーボ面のサーボ情報から得られたデューティパルスのデューティ比を測定し、前記デューティ調整手段（２）は、サーボ面のサーボ情報から得られたデューティパルスのデューティ比を目的シリンダのオントラック状態で５０％に保つ調整状態を作り出すことを特徴とするディスク装置。
7. 請求項１記載のディスク装置に於いて、更に、
   電源投入直後の初期化処理の際に、前記サーボヘッド手段（１８）を前記サーボ面の任意の目標シリンダ位置へのオントラック状態に相当するデューティパルスを前記積分手段（１２４）に供給して積分誤差を測定する積分誤差測定手段と、
   初期化処理終了後に、前記積分手段（１２４）から得られた位置信号を前記積分誤差で補正して正しい位置信号を求める積分誤差補正手段と、
   を備えたことを特徴とするディスク装置。
8. 請求項７記載のディスク装置に於いて、前記積分誤差測定手段は、前記サーボ情報の第１フィルド乃至第４フィールドが全てデューティ比５０％となるデューティパルスを発生させるように前記デューティパルス作成手段（１２０）に対しサーボ情報の擬似的なリードパルスを供給する擬似パルス発生手段を備えたことを特徴とするディスク装置。
9. 請求項１記載のディスク装置に於いて、更に、
   電源投入直後の初期化処理の際に、前記サーボヘッド手段（１８）を前記サーボ面の任意の目標シリンダにオントラックしたと同等なデューティパルスの発生から一方向に１シリンダ移動したと同等なデュティパルスと、逆方向に１シリンダ移動したと同等なデューティパルスの発生に切替えて前記積分手段（１２４）にそれぞれの位置変化を測定させる測定手段と、
   前記測定手段の位置変化に基づき１シリンダ当りの位置変化量をシリンダゲインとして検出するシリンダゲイン検出手段と、
   を備えたことを特徴とするディスク装置。
10. 請求項９記載のディスク装置に於いて、前記測定手段は、前記サーボ情報の第１フィルド乃至第４フィールドで全てデューティ比５０％となるデューティパルスを、第１フィルド乃至第４フィールドでデューティ比２５％、７５％、７５％、２５％と変化するデューティパルスの発生と第１フィルド乃至第４フィールドでデューティ比７５％、２５％、２５％、７５％と変化するデューティパルスの発生を行うように、前記マスタクロック作成手段（１２０）に対し前記サーボ情報の擬似的なリードパルスを供給する擬似パルス発生手段を備えたことを特徴とするディスク装置。
11. 請求項１記載のディスク装置に於いて、更に、
    サンプリング周期毎に得られたヘッド位置の差に基づくシーク時のヘッド移動速度に加速度を加味してヘッド位置を検出する位置予測手段と、
    前記プリング周期毎に得られる次のサンプリング時点におけるヘッド位置に基づき、前記マスタクロック作成手段（１１０）で目標シリンダに対応した位相のマスタクロックを選択させるマスタクロック選択手段と、
    を備えたことを特徴とするディスク装置。
12. 請求項１１記載のディスク装置に於いて、前記マスタクロック選択手段は、ヘッド移動速度に応じて前記サーボ領域の第１乃至第４フィールドの各々で目標シリンダを切替えて対応する位相のマスタクロックを選択させることを特徴とするディスク装置。
13. 請求項１２記載のディスク装置に於いて、前記マスタクロック選択手段は、ヘッド移動速度の上昇範囲に応じて第１乃至第４フィールドでのシリンダ切替段数と該シリンダ切替え毎の目標シリンダの変化数増加量を決めることを特徴とするディスク装置。
14. 請求項１２記載のディスク装置に於いて、前記マスタクロック選択手段に代え、前記サンプリング周期ごとの移動シリンダ数で定義されるヘッド移動速度がサーボ情報の繰り返しシリンダ数以内の場合、第１乃至第４フィールドで目標シリンダを切替えずに対応する位相のマスタクロックを固定的に選択させる第１マスタクロック選択手段としたことを特徴とするディスク装置。
15. 請求項１２記載のディスク装置に於いて、サーボ情報の繰り返しシリンダ数が４シリンダの場合、前記マスタクロック選択手段に代え、前記ヘッド移動速度が−４シリンダ乃至＋４シリンダの時、第１乃至第４フィールドで目標シリンダを切替えずに中心シリンダとなる目標シリンダに対応する位相のマスタクロックを選択させる第２マスタクロック選択手段としたことを特徴とするディスク装置。
16. 請求項１２記載のディスク装置に於いて、前記マスタクロック選択手段に代え、前記サンプリング周期の移動シリンダ数で定義されるヘッド移動速度がサーボ情報の繰り返しシリンダ数を越えた場合、第１及び第２フィールドと第３及び第４フィールドとに分けて目標シリンダを２段階に切替えて対応する位相のマスタクロックを選択させる第３マスタクロック選択手段としたことを特徴とするディスク装置。
17. 請求項１６記載のディスク装置に於いて、サーボ情報の繰り返しシリンダ数が４シリンダの場合、前記第３マスタクロック選択手段は、前記ヘッド移動速度が−２シリンダ乃至＋６シリンダの時、第１及び第２フィールドで中心シリンダに対し１シリンダ少ない目標シリンダに切替え、さらに第３及び第４フィールドでは中心シリンダに対し１シリンダ多い目標シリンダに切替えて各々対応する位相のマスタクロックを選択させることを特徴とするディスク装置。
18. 請求項１２記載のディスク装置に於いて、前記マスタクロック選択手段に代え、サンプリング周期の移動シリンダ数で定義されるヘッド移動速度がサーボ情報の繰り返しシリンダ数を越えた場合、第１乃至第４フィールドの各々に分けて目標シリンダを複数段階に切替えて対応する位相のマスタクロックを選択させることを特徴とする第４マスタクロック選択手段としたことを特徴とするディスク装置。
19. 請求項１８載のディスク装置に於いて、前記位置予測手段は、第１乃至第４フィールドの各々に分けて目標シリンダを１シリンダ単位に複数段階に切替えて対応する位相のマスタクロックを選択させることを特徴とするディスク装置。
20. 請求項１８記載のディスク装置に於いて、サーボ情報の繰り返しシリンダ数が４シリンダの場合、前記位置予測手段は、前記ヘッド移動速度が−１シリンダ乃至＋７シリンダの時、第１フィールドで中心シリンダに対し２シリンダ少ない目標シリンダに切替え、第２フィールドで中心シリンダに対し１シリンダ少ない目標シリンダに切替え、第３フィールドで中心シリンダに対し１シリンダ多い目標シリンダに切替え、さらに第４フィールドで中心シリンダに対し２シリンダ多い目標シリンダに切替えて各々対応する位相のマスタクロックを選択させることを特徴とするディスク装置。
21. 請求項１８記載のディスク装置に於いて、前記位置予測手段は、第１乃至第４フィールドの各々に分けて目標シリンダを複数シリンダ単位に複数段階に切替えて対応する位相のマスタクロックを選択させることを特徴とするディスク装置。
22. 請求項２１記載のディスク装置に於いて、サーボ情報の繰り返しシリンダ数が４シリンダの場合、前記位置予測手段は、前記ヘッド移動速度が＋４シリンダ乃至＋１０シリンダの時、第１フィールドで中心シリンダに対し３シリンダ少ない目標シリンダに切替え、第２フィールドで中心シリンダに対し１シリンダ少ない目標シリンダに切替え、第３フィールドで中心シリンダに対し１シリンダ多い目標シリンダに切替え、さらに第４フィールドで中心シリンダに対し３シリンダ多い目標シリンダに切替えて各々対応する位相のマスタクロックを選択させることを特徴とするディスク装置。
23. 請求項１１乃至２２記載のディスク装置に於いて、前記マスタクロック切換手段は、ヘッド移動の速度およびヘッド移動の加速度を検出して次のサンプリング時点のヘッド位置を予測することを特徴とするディスク装置。
24. 請求項１１乃至２２記載のディスク装置に於いて、前記マスタクロック切換手段は、ヘッド駆動電流に基づいてヘッド加速度に依存した移動シリンダ数を現在位置に加算して予測位置を算出することを特徴とするディスク装置。
25. 請求項１記載のディスク装置に於いて、更に、
    前記サーボ面と一体回転するディスク媒体のデータ面と、
    前記ディスク媒体の半径方向に前記サーボヘッド手段（１８）と一体に移動して前記データ面の記録情報を読み出すデータヘッド手段（２０）と、
    前記データ面の特定シリンダの円周方向に配置した複数のサーボフレームの各々に、位置の位相変化を有するサーボ情報を記録すると共に逆の位相変化を有するサーボ情報を記録してサーボ領域を形成するデータ面サーボ情報書込手段と、
    を設けたことを特徴とするディスク装置。
26. 請求項２５記載のディスク装置に於いて、更に、前記データ面サーボ情報書込手段は、前記データ面のサーボ領域を、４フィールドに分割し、その内の第１及び第４フィールド（ＥＶＥＮ１，２）に位置の位相変化を有するサーボ情報を記録すると共に第２及び第３フィールド（ＯＤＤ１，２） に逆の位相変化を有するサーボ情報を記録したことを特徴とするディスク装置。
27. 請求項２６記載のディスク装置に於いて、前記サーボ面に記録したサーボ情報のシリンダ繰り返し数をＮとした場合、前記データ面サーボ情報書込手段は、
    基準クロックを１／Ｎに分周し、且つ前記基準クロックに対し０．２５Ｎ周期分ずつ位相を異ならせた４Ｎ種類の書込パルスを発生し、該書込パルスの中から書込シリンダで特定される所定の位相の書込パルスを選択して前記データ面のサーボ領域にサーボ情報として書込ませることを特徴とするディスク装置。
28. 請求項２６記載のディスク装置に於いて、前記サーボ面に記録したサーボ情報のシリンダ繰り返し数をＮとした場合、前記データ面サーボ情報書込手段は、前記基準クロック発生手段の基準クロックの立上がりに同期した２Ｎ位相分の偶数位相番号をもつ書込パルスを発生すると共に、基準クロックの立下がりに同期した残り２Ｎ位相分の奇数位相番号をもつ書込パルスを発生することを特徴とするディスク装置。
29. 請求項２８記載のディスク装置に於いて、前記サーボ面に記録したサーボ情報のシリンダ繰り返し数を４シリンダとした場合、前記データ面サーボ情報書込手段は、基準クロックを１／４に分周し、且つ基準クロックの立上がりに同期して８位相分の書込パルスを発生すると共に、基準クロックの立下がりに同期して残り８位相分の書込パルスを発生することを特徴とするディスク装置。
30. 請求項２６記載のディスク装置に於いて、前記データ面サーボ情報書込手段は、前記データ面にサーボ面のサーボ情報と同一シリンダピッチでサーボ情報を記録し、且つ、第１と第４フィールドのサーボ情報と第２と第３フィールドの位相情報の各々を、所定シリンダピッチだけずらして書込むことを特徴とするディスク装置。
31. 請求項３０記載のディスク装置に於いて、前記サーボ面に０．５シリンダピッチでサーボ情報を記録している場合、前記データ面サーボ情報書込手段は、前記データ面にサーボ面と同じ０．５シリンダピッチでサーボ情報を書込み、且つ、第１フィールドと第４フィールドのサーボ情報及び第２フィールドと第３フィールドの位相情報の各々を、０．２５シリンダピッチだけずらして書込むことを特徴とするディスク装置。
32. 請求項２６記載のディスク装置に於いて、前記データ面サーボ情報書込手段は、書込み目標シリンダを中心とした所定オフトラック領域にサーボ情報を書込むことを特徴とするディスク装置。
33. 請求項２６記載のディスク装置に於いて、前記データ面サーボ情報書込手段は、前記データ面のユーザ領域を外れた外周シリンダにデータ面のオフトラック測定に使用するサーボ情報を書込むことを特徴とするディスク装置。
34. 請求項２６記載のディスク装置に於いて、前記データ面サーボ情報書込手段は、前記データ面のユーザ領域を外れた外周シリンダ及び内周シリンダの各々に、ヘッド駆動機構のヨー角オフセットの測定に使用するサーボ情報を書込むことを特徴とするディスク装置。
35. 請求項３４記載のディスク装置に於いて、
    電源投入直後の初期化処理の際に、ライトヘッドとリードヘッドを一体に備えたデータヘッド手段（２０）を、前記サーボ面のサーボ情報に基づいて前記データ面の外周シリンダ及び内周シリンダの各々に位置決めしてヘッドアームの回動に伴う前記リードヘッドのヨー角オフセットを測定するヨー角オフセット測定手段と、
    前記ヨー角オフセット測定手段で測定した内周と外周の各ヨー角オフセットの補間計算により各シリンダ位置でのヨー角オフセットを求め、シリンダアドレスをインデックスとした補正テーブルを作成するテーブル作成手段と、
    を備えたことを特徴とするディスク装置。
36. 請求項３５記載のディスク装置に於いて、前記補正テーブル作成手段は、所定のシリンダ数単位にヨー角オフセットを格納した補正テーブルを作成することを特徴とするディスク装置。
37. 請求項３５記載のディスク装置に於いて、更に、前記データ面のリード時に、前記補正テーブルのヨー角オフセットを読出してヘッド位置を補正するヨー角オフセット補正手段を設けたことを特徴とするディスク装置。
38. 請求項３７記載のディスク装置に於いて、前記ヨー角オフセット補正手段は、データ面のリードエラー発生時にヨー角オフセットを補正してリトライ動作させることを特徴とするディスク装置。
39. 請求項１記載のディスク装置に於いて、
    テータ面のユーザ領域を外れた特定シリンダに、サーボ情報を使用してデータを書込むデータ書込手段と、
    前記データ書込手段で書込まれたサーボ情報を読出してデータを復元するデータ読出手段と、
    を設けたことを特徴とするディスク装置。
40. 請求項３９記載のディスク装置に於いて、前記データ書込手段は、書込データビット０，１に対応して第１及び第４フィールドのデューティ比と第２及び第３フィールドのデューティ比の異なるデューティパルスを使用してサーボ情報を書込むことを特徴とするディスク装置。
41. 請求項４０記載のディスク装置に於いて、
    前記データ書込手段は、第１乃至第４フィールドのデューティ比が２５％、７５％、７５％、２５％のデューティパルスと、第１乃至第４フィールドのデューティ比が７５％、２５％、２５％、７５％のデューティパルスの２種類の何れか一方を使用して書込データビット０，１に対応するサーボ情報を書込むことを特徴とするディスク装置。
42. 請求項３９記載のディスク装置に於いて、前記データ読出手段は、前記データ面のサーボ情報の読取信号を前記マスタクロック作成手段（１２０）に供給してデューティパルスを発生し、更に前記積分手段（１２０）でデューティパルスを積分して得た信号からデータビット０又は１を復元することを特徴とするディスク装置。
43. 請求項１記載のディスク装置に於いて、更に、
    サーボ制御時のヘッド駆動データをアナログ信号に変換するＤＡ変換手段と、前記ＤＡ変換手段のセンタ値の変換中心値を設定する参照電圧を発生する参照電圧発生手段と、
    前記参照電圧に対する前記ＤＡ変換手段の変換信号の極性と大きさに応じてヘッド駆動手段に駆動電流を供給するドライブ手段と、
    電源投入直後の初期化処理の際に、前記ヘッド駆動データをセンタ値から変化させてＤＡ変換信号が前記参照電圧に一致するまでの誤差を求めるセンタ誤差測定手段と、
    前記初期化処理後に、前記ＤＡ変換手段に対するヘッド駆動データを前記センサ誤差を除去するように補正するセンタ誤差補正手段と、
    を設けたこを特徴とするディスク装置。
44. 請求項１記載のディスク装置に於いて、更に、
    シーク動作でコアース制御からファイン制御に切替えるまでのコアース時間を、速度制御に使用する目標速度パターンの加減速を決めるゲインを調整値として可変しながら測定するコアース時間測定手段と、
    シーク動作でフアイン制御に切替えてからオントラックするまでの位置誤差の絶対積分値を、速度制御に使用する目標速度パターンの加減速を決めるゲインを調整値として可変しながら測定する積分測定手段と、
    前記各測定手段で得られたコアス時間と位置誤差の絶対積分値の和を評価関数として最小値となる調整値を最適値として検出してサーボ系を自動調整する調整手段と、
    を備えたことを特徴とするディスク装置。
45. 請求項１記載のディスク装置に於いて、更に、
    イレーズ時にオントラック状態を判定するオントラック・スライス値を、リード及びライト時のオントラック・スライス値に対し拡大した値に変更する手段を設けたことを特徴とするディスク装置。
46. 請求項１記載のディスク装置に於いて、前記マーカー領域とサーボ領域の間にインデックス情報とカードバンド情報を同時に複数組記録したインデックス・ガードバンド領域を設け、前記複数組のインデック情報とカードバンド情報の読取結果の多数決により各情報を検出する検出手段を設けたことを特徴とするディスク装置。

Images