JP3567664B2

JP3567664B2 - Phase locked loop device

Info

Publication number: JP3567664B2
Application number: JP01361197A
Authority: JP
Inventors: 修細井; 邦彦藤井
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1997-01-28
Filing date: 1997-01-28
Publication date: 2004-09-22
Anticipated expiration: 2017-01-28
Also published as: JPH10209860A

Description

【０００１】
【発明の属する技術分野】
本発明は、ビデオテープレコーダー（以下、ＶＴＲと略す）に用いられる位相同期ループ装置（以下、ＰＬＬ回路と略す）に関するものである。
【０００２】
【従来の技術】
近年、民生用のＶＴＲは、信号処理のディジタル化が進んできている。クロマ信号の信号処理に必要な機能である自動周波数制御手段（以下、ＡＦＣと記す）や自動位相制御手段（以下、ＡＰＣと記す）などもディジタル処理化されてきている。そして、ＡＦＣやＡＰＣにはＰＬＬ回路が用いられている。
【０００３】
以下に、ＡＦＣのＰＬＬ回路の基本構成について説明する。図２は、ＡＦＣのＰＬＬ回路のブロック図である。なお、このＰＬＬ回路は、すべてディジタル処理回路である。図２において、１は水平同期信号と後述する数値制御発振器３の出力信号とを位相比較する位相比較器、２はループフィルタ、３は数値制御発振器である。
【０００４】
以上のように構成されたＰＬＬ回路について、以下図２を用いてその動作を説明する。
【０００５】
位相比較器１には、水平同期信号と数値制御発振器３の出力が入力され、位相比較されて位相差信号を出力する。入力される水平同期信号は、１０ＭＨｚ以上のクロックにより２値にディジタル化されて入力されており、水平同期信号部分が「１」で、それ以外の部分が「０」となっている。
【０００６】
位相比較器１から出力される位相差信号はループフィルタ２に入力される。また、ループフィルタ２には時定数制御信号が入力され、ループフィルタ２の定数を変更している。時定数を変更しているのは、以下の理由による。ヘッド切り替え時のヘッド間のスキューへの対応や、垂直同期信号部分がノイズなどで乱れた時にも映像信号部分までにはＡＦＣが収束するように、ヘッドの切り替え点からある一定期間は、ＡＦＣの応答を速くし、それ以外の期間では、ＡＦＣの応答を遅くしてＳ／Ｎを良くしている。また、特殊再生時には、すべての期間でＡＦＣの応答を速くしている。
【０００７】
ループフィルタ２から出力される位相信号は数値制御発振器３に入力され、１クロックごとに、数値制御発振器３の出力位相と、ループフィルタ２の出力信号から得られる位相との和を演算し、その演算結果を数値演算発振器３の出力信号としている。数値制御発振器３の出力信号は、ｎ（ｎは整数）ビットのディジタルデータであり、前記演算によりオーバーフローした部分は無視される。すなわち、前記演算結果から「２」のｎ乗の余りをとっていることになる。数値制御発振器３の出力は、「２」の補数表示で考えると、「−２」の（ｎ−１）乗から「＋２」の（ｎ−１）乗−１までの位相信号となる。
【０００８】
ここで、位相比較器１では、入力される水平同期信号が「０」から「１」に変化した時点の数値制御発振器３の出力信号を位相差信号としている。位相差信号は、水平同期信号に「０」から「１」の変化が起こるまで保持されている。位相比較器１から出力される位相差信号がループフィルタ２に入力され、ループフィルタ２では位相差信号をディジタルフィルタにより平滑化した位相信号を出力する。
【０００９】
次に、上記ＰＬＬ回路の具体回路構成について、図３を用いて説明する。図３に示すように、位相比較器１、ループフィルタ２、数値制御発振器３について、それぞれ点線で囲んだ部分が具体的な回路例である。４はＤフリップフロップ（以下Ｄ−ＦＦと略す）、５は第１の係数器、６は第２の係数器、７は第１の係数器５か第２の係数器６かを切り換えて出力する第１の切換回路、８は第１のＤ−ＦＦ４の出力と第２のＤ−ＦＦ１０の出力を加算する第１の加算器、９はリミッタ、１０は第２のＤ−ＦＦ、１１は第３の係数器、１２は第４の係数器、１３は第３の係数器１１の出力と第４の係数器１２の出力とを切り換える第２の切換回路、１４は第１の切換回路７と第２の切換回路１３との出力を加算する第２の加算器、１５は定数発生器、１６は定数発生器１５の出力と第２の加算器１４の出力とを減算する減算器、１７は減算器１６の出力と第３のＤ−ＦＦ１８の出力とを加算する加算器、１８は第３のＤ−ＦＦ、１９は第４のＤ−ＦＦである。
【００１０】
ただし、上記回路は、ＡＦＣの機能として必要な回路だけで構成しており、実際のＬＳＩ回路では、加算器や減算器などの後にＤ−ＦＦが入る。このＤ−ＦＦの入る数は、ＬＳＩの素子の速さで変わるため省略している。
【００１１】
なお、図３において、接続線の太い部分は信号線が１ビットではなく、複数ビットであることを示している。
【００１２】
以上のように構成された従来の位相同期ループ装置について、以下その動作について説明する。
【００１３】
第１のＤ−ＦＦ４には、クロックに水平同期信号が入力され、Ｄ入力に、数値制御発振器３の出力が入力されている。水平同期信号が０から１に変化した時点でのＤ入力がＱ出力へと、出力される。Ｄ入力は、複数ビットのディジタルデータである。このビット数は、ＡＦＣのＳ／Ｎと回路規模を勘案して決める必要がある。実際の回路では、２３ビットに設定している。第１のＤ−ＦＦ４は、位相比較器であり、水平同期信号の位相を基準にして数値制御発振器の位相のずれを出力している。水平同期信号の位相と数値制御発振器の位相が合えば、出力は０になる。
【００１４】
第１のＤ−ＦＦ４のＱ出力は、ループフィルタ２に入力される。ループフィルタ２は、比例項と積分項の和を出力としている。係数器５の値Ａが時定数が速い時の比例項の係数である。係数器６は、時定数が遅い時の設定であり、時定数の速い時との比の係数にしている。この例では、時定数の比を１／８にしている。切換回路７では、時定数制御入力が第４のＤ−ＦＦ１９から出力されるが、この出力に応じて比例項の係数を切り換えている。時定数制御入力がＨのとき、時定数が速く、比例項の係数はＡとなり、時定数制御入力がＬの時、時定数が遅く、比例項の係数はＡ／８になる。
【００１５】
また、加算器８とリミッタ９および第２のＤ−ＦＦ１０でループフィルタの積分項を演算している。水平同期信号が入力されるごとに位相比較器から位相差が出力されるが、この位相差を水平同期信号ごとに積算している。リミッタ９は積算した結果がオーバーフローしないようにしている。
【００１６】
係数器１１の値Ｂが時定数が速い時の積分項の係数である。係数器１２は、時定数が遅い時の設定であり、時定数の速い時との比の２乗の係数にしている。この例では、時定数の比１／８の２乗の１／６４にしている。切換回路１３では、時定数制御入力が第４のＤ−ＦＦ１９から出力されるが、この出力に応じて積分項の係数を切り換えている。時定数制御入力がＨのとき、時定数が速く、積分項の係数はＢとなり、時定数制御入力がＬの時、時定数が遅く、積分項の係数はＢ／６４になる。
【００１７】
切換回路７の出力と切換回路１３の出力を加算器１４で加算し、加算器１４の出力をループフィルタの出力としている。
【００１８】
数値制御発振器３は、定数発生器１５と減算器１６と加算器１７と第３のＤ−ＦＦ１８とで構成されている。基準発振周波数を示す定数器１５からループフィルタ２の出力を減算器１６で引いている。この出力が、数値制御発振器３の１クロックの位相変化となり、数値制御発振器３のＰＬＬ回路がロックしたときには、水平同期信号の周波数と、この位相変化から得られる周波数とが一致する。この出力を加算器１７と第３のＤ−ＦＦ１８で積算し、その出力を数値制御発振器３の出力としている。
【００１９】
【発明が解決しようとする課題】
しかしながら上記の従来の構成では、通常再生から特殊再生に切り換えた時、ＰＬＬの時定数も遅いものから速いものに切り換えるが、切り換えた時点で積分項の値が従来ロックしていた出力の６４倍の出力が出てしまい、ループフィルタの出力が大きく変化し、この出力変化によって、数値制御発振器３の周波数が、基準周波数から大きくはずれてしまい、ＰＬＬ回路がロックしなくなるという問題点があった。
【００２０】
本発明は上記従来の問題点を解決するもので、ＰＬＬの時定数を変化させたときに、ループフィルタの出力の変化を抑え、数値制御発振器の周波数が、基準の周波数から大きくずれないようにし、ＰＬＬ回路がロックしなくなるのを防ぐ補正回路の入った位相同期ループ装置を提供することを目的とする。
【００２１】
【課題を解決するための手段】
この目的を達成するために本発明の位相同期ループ装置は、２つの入力信号の位相差を検出する位相比較器と、前記位相比較器から出力された位相差信号が入力されるループフィルタと、ループフィルタから出力された信号が入力され、入力された信号に応じた周波数の信号を出力し前記位相比較器に入力する数値制御発振器とから構成された位相同期ループ装置において、ループフィルタに時定数制御入力が入力され、ループフィルタの比例項と積分項のそれぞれに、２種類の係数をもち、前記係数を時定数制御入力により切り換えるとともに、時定数制御入力を切り換える時に、ループフィルタの出力が変化しないように積分項に補正回路を備え、この補正回路が、時定数制御入力により時定数Ａから時定数Ｂへ変化した時点で、積分項にホールドされるデータの値を２つの時定数の比（Ｂ／Ａ）の２乗で割るという構成を有している。
【００２２】
この構成によって、ＰＬＬの時定数を変化させたときに、ループフィルタの出力の変化を抑え、数値制御発振器の周波数が、基準の周波数から大きくずれないようにし、ＰＬＬ回路がロックしなくなるのを防いでいる。
【００２３】
【発明の実施の形態】
本発明の請求項１及び２に記載の発明は、２つの入力信号の位相差を検出する位相比較器と、前記位相比較器から出力された位相差信号が入力されるループフィルタと、ループフィルタから出力された信号が入力され、入力された信号に応じた周波数の信号を出力し前記位相比較器に入力する数値制御発振器とから構成された位相同期ループ装置において、ループフィルタに時定数制御入力が入力され、ループフィルタの比例項と積分項のそれぞれに、２種類の係数をもち、前記係数を時定数制御入力により切り換えるとともに、時定数制御入力を切り換えた時に、ループフィルタの出力が変化しないように積分項に補正回路を備えたものであり、この構成によって、ＰＬＬの時定数を変化させたときに、ループフィルタの出力の変化を抑え、数値制御発振器の周波数が、基準の周波数から大きくずれないようにし、ＰＬＬ回路がロックしなくなるのを防いでいる。
【００２４】
以下、本発明の実施の形態について図面を用いて説明する。
（実施の形態１）
図１は本発明の位相同期ループ装置の実施の形態を示す回路図である。
【００２５】
図１において、従来技術と同様の構成要素については同一番号を付与してその詳細な説明は省略する。２０は第５のＤ−ＦＦ、２１はインバータ回路、２２は第４のＤ−ＦＦ１９のＱ出力とインバータ回路２１の出力とを論理積演算するＡＮＤ回路、２３は係数器、２４は係数器２３を介すか否か切り換える第３の切換回路であり、これらで補正回路を構成している。ただし、上記回路はＡＦＣの機能として必要な回路だけで構成しており、実際のＬＳＩ回路では、加算器や減算器などのあとにＤ−ＦＦが入る。このＤ−ＦＦの入る数は、ＬＳＩの素子のスピードで変わるため省略している。
【００２６】
なお、図２において接続線の太い部分は信号線が１ビットではなく複数ビットであることを示している。
【００２７】
以上のように構成された本実施の形態の位相同期ループ装置について、以下その動作について説明する。
【００２８】
第１のＤ−ＦＦ４には、クロックに水平同期信号が入力され、Ｄ入力に、数値制御発振器３の出力が入力されている。水平同期信号が０から１に変化した時点でのＤ入力がＱ出力へと出力される。Ｄ入力は複数ビットのディジタルデータである。第１のＤ−ＦＦ４は位相比較器であり、水平同期信号の位相を基準にして数値制御発振器３の位相のずれを出力している。水平同期信号の位相と数値制御発振器３の位相が合えば出力は０になる。
【００２９】
第１のＤ−ＦＦ４のＱ出力は、ループフィルタ２に入力される。ループフィルタ２は、比例項と積分項の和を出力としている。係数器５の値Ａが時定数が速い時の比例項の係数である。係数器６は、時定数が遅い時の設定であり、時定数の速い時との比の係数にしている。この例では、時定数の比を１／８にしている。切換回路７では、時定数制御入力が第４のＤ−ＦＦ１９を経て第５のＤ−ＦＦ２０から出力されるが、この出力に応じて比例項の係数を切り換えている。時定数制御入力がＨのとき、時定数が速く、比例項の係数はＡとなり、時定数制御入力がＬの時、時定数が遅く、比例項の係数はＡ／８になる。
【００３０】
また、加算器８とリミッタ９と第２のＤ−ＦＦ１０および係数器２３と第３の切換回路２４とでループフィルタの積分項を演算している。水平同期信号が入力されるごとに位相比較器１から位相差が出力されるが、この位相差を水平同期信号ごとに積算している。リミッタ９は積算した結果がオーバーフローしないようにしている。また、時定数切換入力が、遅いものから速いものへ変化したことを（ＬからＨに変化したことを）第４のＤ−ＦＦ１９と第５のＤ−ＦＦ２０とインバータ回路２１とＡＮＤ回路２２から検出し、その検出結果により、時定数がＬからＨへ切り替わる１水平期間のみ、第３の切換回路２４で係数器２３の出力を選択することにより、積分項の出力が変化しないようにしている。
【００３１】
係数器１１の値Ｂが時定数が速い時の積分項の係数である。係数器１２は、時定数が遅い時の設定であり、時定数の速い時との比の２乗の係数にしている。この例では、時定数の比１／８の２乗の１／６４にしている。第２の切換回路１３では、時定数制御入力が第４のＤ−ＦＦ１９を経て第５のＤ−ＦＦ２０から出力されるが、この出力に応じて積分項の係数を切り換えている。時定数制御入力がＨのとき、時定数が速く、積分項の係数はＢとなり、時定数制御入力がＬの時、時定数が遅く、積分項の係数はＢ／６４になる。
【００３２】
第１の切換回路７の出力と第２の切換回路１３の出力を加算器１４で加算し、加算器１４の出力をループフィルタの出力としている。
【００３３】
数値制御発振器３は、定数発生器１５と減算器１６と加算器１７と第３のＤ−ＦＦ１８で構成されている。基準発振周波数を示す定数１５からループフィルタ２の出力を減算器１６で引いている。この出力が、数値制御発振器３の１クロックの位相変化となり、数値制御発振器３のＰＬＬ回路がロックしたときには、水平同期信号の周波数と、この位相変化から得られる周波数とが一致する。この出力を加算器１７と第３のＤ−ＦＦ１８で積算し、その出力を数値制御発振器３の出力としている。
【００３４】
【発明の効果】
以上のように本発明は、ＰＬＬの時定数を変化させたときに、ループフィルタの出力の変化を抑え、数値制御発振器の周波数が、基準の周波数から大きくずれないようにし、ＰＬＬ回路がロックしなくなるのを防ぐ補正回路の入ったＰＬＬ回路を提供できるという優れた効果が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態における位相同期ループ装置の構成を示す回路図
【図２】位相同期ループ装置のブロック図
【図３】従来の位相同期ループ装置の構成を示す回路図
【符号の説明】
１位相比較器
２ループフィルタ
３数値制御発振器
４第１のＤ−ＦＦ
５係数器
６係数器
７切換回路
８加算器
９リミッタ
１０第２のＤ−ＦＦ
１１係数器
１２係数器
１３切換回路
１４加算器
１５定数
１６減算器
１７加算器
１８第３のＤ−ＦＦ
１９第４のＤ−ＦＦ
２０第５のＤ−ＦＦ
２１インバータ回路
２２ＡＮＤ回路
２３係数器
２４切換回路[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a phase locked loop device (hereinafter, abbreviated as a PLL circuit) used in a video tape recorder (hereinafter, abbreviated as a VTR).
[0002]
[Prior art]
In recent years, digitalization of signal processing of consumer VTRs has been progressing. Automatic frequency control means (hereinafter, referred to as AFC) and automatic phase control means (hereinafter, referred to as APC), which are functions necessary for signal processing of chroma signals, have also been digitally processed. A PLL is used for AFC and APC.
[0003]
The basic configuration of the AFC PLL circuit will be described below. FIG. 2 is a block diagram of a PLL circuit of the AFC. The PLL circuits are all digital processing circuits. In FIG. 2, reference numeral 1 denotes a phase comparator for comparing the phase of a horizontal synchronizing signal with an output signal of a numerically controlled oscillator 3, which will be described later.
[0004]
The operation of the PLL circuit configured as described above will be described below with reference to FIG.
[0005]
The phase comparator 1 receives the horizontal synchronizing signal and the output of the numerically controlled oscillator 3 and compares the phases to output a phase difference signal. The input horizontal synchronizing signal is digitized and input by a clock of 10 MHz or more, and the horizontal synchronizing signal portion is “1” and the other portions are “0”.
[0006]
The phase difference signal output from the phase comparator 1 is input to the loop filter 2. Further, a time constant control signal is input to the loop filter 2 to change the constant of the loop filter 2. The reason for changing the time constant is as follows. During a certain period from the head switching point, the AFC is switched so that the AFC converges to the skew between the heads at the time of head switching and to the video signal part even when the vertical synchronization signal part is disturbed by noise or the like. In the other periods, the response of the AFC is made slow to improve the S / N. At the time of trick play, the AFC response is made faster during all periods.
[0007]
The phase signal output from the loop filter 2 is input to the numerically controlled oscillator 3 and calculates the sum of the output phase of the numerically controlled oscillator 3 and the phase obtained from the output signal of the loop filter 2 every clock. The calculation result is used as the output signal of the numerical calculation oscillator 3. The output signal of the numerically controlled oscillator 3 is digital data of n (n is an integer) bits, and a portion overflowed by the above calculation is ignored. In other words, the remainder of "2" raised to the nth power is obtained from the calculation result. The output of the numerically controlled oscillator 3 is a phase signal from "-2" to the power of (n-1) to "+2" to the power of (n-1) -1, as represented by the complement of "2".
[0008]
Here, in the phase comparator 1, the output signal of the numerically controlled oscillator 3 at the time when the input horizontal synchronization signal changes from "0" to "1" is used as the phase difference signal. The phase difference signal is held until the horizontal synchronization signal changes from “0” to “1”. The phase difference signal output from the phase comparator 1 is input to a loop filter 2, and the loop filter 2 outputs a phase signal obtained by smoothing the phase difference signal by a digital filter.
[0009]
Next, a specific circuit configuration of the PLL circuit will be described with reference to FIG. As shown in FIG. 3, each of the phase comparator 1, the loop filter 2, and the numerically controlled oscillator 3 is a specific example of a circuit surrounded by a dotted line. 4 is a D flip-flop (hereinafter abbreviated as D-FF), 5 is a first coefficient unit, 6 is a second coefficient unit, and 7 is a switch between the first coefficient unit 5 and the second coefficient unit 6 for output. A first switching circuit, 8 is a first adder for adding the output of the first D-FF 4 and the output of the second D-FF 10, 9 is a limiter, 10 is a second D-FF, and 11 is A third coefficient unit, 12 is a fourth coefficient unit, 13 is a second switching circuit for switching between the output of the third coefficient unit 11 and the output of the fourth coefficient unit 12, and 14 is a first switching circuit 7 A second adder for adding the output of the second switching circuit 13 to the output of the second switching circuit 13; 15 a constant generator; 16 a subtractor for subtracting the output of the constant generator 15 and the output of the second adder 14; Is an adder that adds the output of the subtractor 16 and the output of the third D-FF 18, 18 is a third D-FF, and 19 is a fourth D-FF.
[0010]
However, the above circuit is constituted only by a circuit necessary for the function of the AFC. In an actual LSI circuit, a D-FF is inserted after an adder, a subtractor, and the like. The number of D-FFs is omitted because it varies depending on the speed of the elements of the LSI.
[0011]
In FIG. 3, the thick portion of the connection line indicates that the signal line is not one bit but a plurality of bits.
[0012]
The operation of the conventional phase locked loop device configured as described above will be described below.
[0013]
A horizontal synchronizing signal is input to the first D-FF 4 as a clock, and an output of the numerically controlled oscillator 3 is input to a D input. The D input when the horizontal synchronization signal changes from 0 to 1 is output to the Q output. The D input is a plurality of bits of digital data. The number of bits needs to be determined in consideration of the S / N of the AFC and the circuit scale. In an actual circuit, 23 bits are set. The first D-FF 4 is a phase comparator, and outputs a phase shift of the numerically controlled oscillator with reference to the phase of the horizontal synchronization signal. If the phase of the horizontal synchronizing signal matches the phase of the numerically controlled oscillator, the output becomes zero.
[0014]
The Q output of the first D-FF 4 is input to the loop filter 2. The loop filter 2 outputs the sum of the proportional term and the integral term. The value A of the coefficient unit 5 is the coefficient of the proportional term when the time constant is fast. The coefficient unit 6 is set when the time constant is slow, and has a coefficient of the ratio with the time constant when it is fast. In this example, the time constant ratio is set to 1/8. In the switching circuit 7, the time constant control input is output from the fourth D-FF 19, and the coefficient of the proportional term is switched according to this output. When the time constant control input is H, the time constant is fast and the coefficient of the proportional term is A. When the time constant control input is L, the time constant is slow and the coefficient of the proportional term is A / 8.
[0015]
The adder 8, the limiter 9, and the second D-FF 10 calculate the integral term of the loop filter. Each time a horizontal synchronization signal is input, a phase difference is output from the phase comparator. This phase difference is integrated for each horizontal synchronization signal. The limiter 9 prevents the accumulated result from overflowing.
[0016]
The value B of the coefficient unit 11 is the coefficient of the integral term when the time constant is fast. The coefficient unit 12 is set when the time constant is slow, and is set to be a coefficient of the square of the ratio when the time constant is fast. In this example, the ratio of the time constant is set to 1/64 of the square of 1/8. In the switching circuit 13, the time constant control input is output from the fourth D-FF 19, and the coefficient of the integral term is switched according to this output. When the time constant control input is H, the time constant is fast and the coefficient of the integral term is B. When the time constant control input is L, the time constant is slow and the coefficient of the integral term is B / 64.
[0017]
The output of the switching circuit 7 and the output of the switching circuit 13 are added by an adder 14, and the output of the adder 14 is used as the output of the loop filter.
[0018]
The numerically controlled oscillator 3 includes a constant generator 15, a subtractor 16, an adder 17, and a third D-FF 18. An output of the loop filter 2 is subtracted by a subtractor 16 from a constant unit 15 indicating a reference oscillation frequency. This output is a phase change of one clock of the numerically controlled oscillator 3, and when the PLL circuit of the numerically controlled oscillator 3 is locked, the frequency of the horizontal synchronizing signal matches the frequency obtained from this phase change. This output is integrated by the adder 17 and the third D-FF 18, and the output is used as the output of the numerically controlled oscillator 3.
[0019]
[Problems to be solved by the invention]
However, in the above-described conventional configuration, when switching from the normal reproduction to the special reproduction, the time constant of the PLL is also switched from a slow one to a fast one. , And the output of the loop filter greatly changes. Due to this change in output, the frequency of the numerically controlled oscillator 3 greatly deviates from the reference frequency, and the PLL circuit is not locked.
[0020]
SUMMARY OF THE INVENTION The present invention solves the above-mentioned conventional problems. When the time constant of the PLL is changed, the change in the output of the loop filter is suppressed, so that the frequency of the numerically controlled oscillator does not greatly deviate from the reference frequency. It is an object of the present invention to provide a phase locked loop device including a correction circuit for preventing a PLL circuit from becoming unlocked.
[0021]
[Means for Solving the Problems]
In order to achieve this object, a phase locked loop device according to the present invention includes a phase comparator that detects a phase difference between two input signals, a loop filter to which a phase difference signal output from the phase comparator is input, A signal output from the loop filter is input, a numerically controlled oscillator that outputs a signal having a frequency corresponding to the input signal, and is input to the phase comparator. A control input is input, and each of the proportional term and the integral term of the loop filter has two kinds of coefficients. The coefficient is switched by the time constant control input, and when the time constant control input is switched, the output of the loop filter changes. A correction circuit is provided in the integral term so that the time constant A changes from the time constant A to the time constant B by the time constant control input. It has a configuration that the value of the data is held divided by the square of the ratio of the two time constants (B / A).
[0022]
With this configuration, when the time constant of the PLL is changed, the change in the output of the loop filter is suppressed, the frequency of the numerically controlled oscillator is not largely shifted from the reference frequency, and the PLL circuit is prevented from being locked. In.
[0023]
BEST MODE FOR CARRYING OUT THE INVENTION
According to the first and second aspects of the present invention, a phase comparator for detecting a phase difference between two input signals, a loop filter to which a phase difference signal output from the phase comparator is input, and a loop filter And a numerically controlled oscillator that outputs a signal having a frequency corresponding to the input signal and inputs the signal to the phase comparator. Is input, and each of the proportional term and the integral term of the loop filter has two types of coefficients. The coefficients are switched by the time constant control input, and when the time constant control input is switched, the output of the loop filter does not change. In this way, a correction circuit is provided for the integral term, and this configuration suppresses a change in the output of the loop filter when the time constant of the PLL is changed. Frequency of the numerical control oscillator, so as not largely deviated from the reference frequency, which prevents the PLL circuit is not locked.
[0024]
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
(Embodiment 1)
FIG. 1 is a circuit diagram showing an embodiment of a phase locked loop device according to the present invention.
[0025]
In FIG. 1, the same components as those in the related art are denoted by the same reference numerals, and detailed description thereof will be omitted. Reference numeral 20 denotes a fifth D-FF, reference numeral 21 denotes an inverter circuit, reference numeral 22 denotes an AND circuit which performs a logical product operation on the Q output of the fourth D-FF 19 and output of the inverter circuit 21, reference numeral 23 denotes a coefficient unit, and reference numeral 24 denotes a coefficient unit 23. And a third switching circuit for switching whether or not the correction is performed via these components, and these constitute a correction circuit. However, the above-mentioned circuit is constituted only by a circuit necessary for the function of the AFC. In an actual LSI circuit, a D-FF is inserted after an adder, a subtractor and the like. The number of D-FFs is omitted because it varies depending on the speed of the elements of the LSI.
[0026]
In FIG. 2, the thick portion of the connection line indicates that the signal line is not one bit but a plurality of bits.
[0027]
The operation of the phase locked loop device of the present embodiment configured as described above will be described below.
[0028]
A horizontal synchronizing signal is input to the first D-FF 4 as a clock, and an output of the numerically controlled oscillator 3 is input to a D input. The D input at the time when the horizontal synchronization signal changes from 0 to 1 is output to the Q output. The D input is a plurality of bits of digital data. The first D-FF 4 is a phase comparator, and outputs a phase shift of the numerically controlled oscillator 3 with reference to the phase of the horizontal synchronization signal. If the phase of the horizontal synchronizing signal matches the phase of the numerical control oscillator 3, the output becomes zero.
[0029]
The Q output of the first D-FF 4 is input to the loop filter 2. The loop filter 2 outputs the sum of the proportional term and the integral term. The value A of the coefficient unit 5 is the coefficient of the proportional term when the time constant is fast. The coefficient unit 6 is set when the time constant is slow, and has a coefficient of the ratio with the time constant when it is fast. In this example, the time constant ratio is set to 1/8. In the switching circuit 7, the time constant control input is output from the fifth D-FF 20 via the fourth D-FF 19, and the coefficient of the proportional term is switched according to this output. When the time constant control input is H, the time constant is fast and the coefficient of the proportional term is A. When the time constant control input is L, the time constant is slow and the coefficient of the proportional term is A / 8.
[0030]
The adder 8, the limiter 9, the second D-FF 10, the coefficient unit 23, and the third switching circuit 24 calculate the integral term of the loop filter. Each time a horizontal synchronization signal is input, a phase difference is output from the phase comparator 1, and this phase difference is integrated for each horizontal synchronization signal. The limiter 9 prevents the accumulated result from overflowing. Also, the fact that the time constant switching input has changed from slow to fast (change from L to H) is determined by the fourth D-FF 19, the fifth D-FF 20, the inverter circuit 21, and the AND circuit 22. The output of the coefficient terminator 23 is selected by the third switching circuit 24 only during one horizontal period in which the time constant switches from L to H according to the detection result, so that the output of the integral term does not change. .
[0031]
The value B of the coefficient unit 11 is the coefficient of the integral term when the time constant is fast. The coefficient unit 12 is set when the time constant is slow, and is set to be a coefficient of the square of the ratio when the time constant is fast. In this example, the ratio of the time constant is set to 1/64 of the square of 1/8. In the second switching circuit 13, the time constant control input is output from the fifth D-FF 20 via the fourth D-FF 19, and the coefficient of the integral term is switched according to this output. When the time constant control input is H, the time constant is fast and the coefficient of the integral term is B. When the time constant control input is L, the time constant is slow and the coefficient of the integral term is B / 64.
[0032]
The output of the first switching circuit 7 and the output of the second switching circuit 13 are added by an adder 14, and the output of the adder 14 is used as the output of the loop filter.
[0033]
The numerically controlled oscillator 3 includes a constant generator 15, a subtractor 16, an adder 17, and a third D-FF 18. The output of the loop filter 2 is subtracted by a subtractor 16 from a constant 15 indicating the reference oscillation frequency. This output is a phase change of one clock of the numerically controlled oscillator 3, and when the PLL circuit of the numerically controlled oscillator 3 is locked, the frequency of the horizontal synchronizing signal matches the frequency obtained from this phase change. This output is integrated by the adder 17 and the third D-FF 18, and the output is used as the output of the numerically controlled oscillator 3.
[0034]
【The invention's effect】
As described above, according to the present invention, when the time constant of the PLL is changed, the change in the output of the loop filter is suppressed, the frequency of the numerically controlled oscillator is not largely shifted from the reference frequency, and the PLL circuit is locked. An excellent effect of being able to provide a PLL circuit including a correction circuit for preventing the disappearance is obtained.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a configuration of a phase locked loop device according to an embodiment of the present invention. FIG. 2 is a block diagram of a phase locked loop device. FIG. 3 is a circuit diagram showing a configuration of a conventional phase locked loop device. Description]
DESCRIPTION OF SYMBOLS 1 Phase comparator 2 Loop filter 3 Numerically controlled oscillator 4 First D-FF
5 Coefficient unit 6 Coefficient unit 7 Switching circuit 8 Adder 9 Limiter 10 Second D-FF
11 Coefficient unit 12 Coefficient unit 13 Switching circuit 14 Adder 15 Constant 16 Subtractor 17 Adder 18 Third D-FF
19 Fourth D-FF
20 Fifth D-FF
21 Inverter circuit 22 AND circuit 23 Coefficient unit 24 Switching circuit

Claims

A phase comparator for detecting a phase difference between two input signals, a loop filter to which a phase difference signal output from the phase comparator is input, and a signal having a frequency corresponding to a signal output from the loop filter are output A phase-locked loop device comprising a numerically controlled oscillator input to the phase comparator, wherein a time constant control input is input to the loop filter, and two types of signals are provided for each of a proportional term and an integral term of the loop filter. A phase locked loop device having a coefficient, wherein the coefficient is switched by a time constant control input, and a correction circuit is provided in an integral term so that the output of the loop filter does not change when the time constant control input is switched. .

The correction circuit divides the value of the data held in the integral term by the square of the ratio (A2 / A1) of the two time constants when the time constant changes from the time constant A1 to the time constant A2 by the time constant control input. The phase-locked loop device according to claim 1, wherein