JP3582407B2 - アービタ回路及びアービタシステム - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ジョセフソン接合を用いたアービタ回路に関する。
【０００２】
【従来の技術】
近年、コンピュータシステム等においては、複数の互いに独立なシステムが複数個のリソースを共有する構成が採用される場合がある。このような構成としては、例えば、マルチプロセッサシステム等が挙げられる。
【０００３】
このような構成が採用されている場合において、リソースの使用を各システムが非同期的に要求したときに、その要求を調停する必要がある。すなわち、時間差をもって到来する２個の要求信号に対しては、最初に到着した信号に応答して許可信号を返却し、同時に２個の要求信号が到来した場合には、そのいずれか一方のみに許可信号を返信するのである。このような動作をすることによって、リソースの使用状況の調停を行うアービタ回路が広く使用されている。
【０００４】
しかしながら、超伝導パルス回路においては、現在までのところアービタ回路は存在しない。したがって、従来はあるリソース（例えばメモリなど）に対してそれを利用する回路はただ一つに限られていた。
【０００５】
したがって、超伝導パルス回路において、リソースを共有しようとする場合には、同時要求が発生したときに、外部からの制御信号を用いて調停を行う方式がとられていた。そのため、以下の説明においては、超伝導パルス回路ではなく通常の半導体回路を用いたアービタ回路の従来の技術について説明する。
【０００６】
図１０には、従来のアービタ回路の回路図が示されている。この図に示すようにアービタ回路は入出力が互いに交差結合した２個のＮＯＲゲート１、２及びインバータ３、４より構成されている。図において、入力ＲＸはシステムＸからの要求信号を示し、入力ＲＹはシステムＹからの要求信号を示す。また出力ＡＸはシステムＸへの許可信号、出力ＡＹはシステムＹへの許可信号である。
【０００７】
各システムＸ、Ｙからの要求は要求信号のレベルをローにすることで表現される。また、システムへの許可は許可信号をローレベルにすることで表現される。例えば、もし（ＲＸ，ＲＹ）＝（Ｌ，Ｈ）ならば、（ここでＬはローレベル、Ｈはハイレベルを示す）システムＸが要求信号を発信していることを表す。この状態に対するアービタ回路の状態は、出力（ＡＸ，ＡＹ）＝（Ｌ，Ｈ）となって、システムＸへの許可信号が出力されることになる。
【０００８】
また、（ＲＸ，ＲＹ）＝（Ｌ，Ｈ）、（ＡＸ，ＡＹ）＝（Ｌ，Ｈ）の状態から、システムＹも要求信号を出力して（ＲＸ，ＲＹ）＝（Ｌ，Ｌ）となった場合には、以下のようにアービタ回路は動作する。この場合は、システムＸに遅れてシステムＹも要求信号を発した場合であり、このときアービタ回路はＮＯＲゲートの交差結合がラッチ動作をするので、出力に変化は起こらずに（ＡＸ，ＡＹ）＝（Ｌ，Ｈ）の状態を保持する。そして、次にＸからの要求信号が解除され（ＲＸ，ＲＹ）＝（Ｈ，Ｌ）となった場合にはじめてシステムＹへの許可信号が出力され（ＡＸ，ＡＹ）＝（Ｈ，Ｌ）となる。以上の動作により調停が行われる。
【０００９】
このように、従来の通常の半導体回路におけるアービタ回路は存在したが、超伝導パルス回路においてはアービタ回路は存在しない。
【００１０】
なお、特開昭５８−１４８５２１号公報には、ジョセフソン接合ラッチ回路が示されている。
また、特開昭５８−２０９２２０号公報には、ジョセフソンパルス発生回路が示されている。
また、特開昭５９−１８９７２３号公報には、ジョセフソン素子を用いたタイミングパルス発生回路が示されている。
また、特開昭６２−１８１４７８号公報には、ジョセフソン線路を用いてソリトンパルスを発生する回路が示されている。
また、特開昭６３−８６６１３号公報には、ジョセフソン素子を用いた遅延回路が示されている。
【００１１】
【発明が解決しようとする課題】
さて、超伝導パルス論理回路を用いて上記従来例のような回路を再現しようとすると、回路規模の増大、動作時間の増大、消費電力の増大、動作安定性の低下をもたらす問題が生じる。これは磁束量子を論理情報単位として用いた超伝導パルス論理回路においては、パルス信号の有、無をもって論理１、論理０とするためである。
【００１２】
つまり、従来例のような電圧レベルの変化を情報とする組み合わせ論理回路を用いる場合でも１と０とを区別するためのタイミング信号が必要となってしまう。特に、超伝導パルス論理回路においては、規模の小さな動作マージンの広いインバータ動作を構成するのは難しい。したがってＮＯＲゲートを構成することも難しい。このため、超伝導パルス論理回路を用いたアービタ回路は実現が困難であった。
【００１３】
次に、超伝導パルス論理回路は数十ギガヘルツ以上の高速動作が可能であるため、グローバルクロックを前提とした回路を構成することがきわめて困難である。したがって、アービタ回路も外部からのクロック供給なしの直流バイアスのみで動作する回路が必要となる。
【００１４】
本発明は、以上のような問題点に鑑みなされたものであり、その目的は、超伝導パルス論理回路を用いたアービタ回路を提供することである。
【００１５】
【課題を解決するための手段】
上記目的を達成するために本発明の請求項１記載のアービタ回路は、要求信号の調停機能を有する回路において、前記要求信号を蓄えるデータ保持回路と、前記データ保持回路が蓄えた前記要求信号のデータを出力するタイミングを表すタイミングパルスを出力するローカルオシレータとを有し、前記データ保持回路は、超伝導ループを備え、前記超伝導ループは、抵抗素子を含むジョセフソン接合と、インダクタンス素子とをループ状に接続してなる構成としてある。
このような構成によって、データの出力タイミングがタイミングパルスによって規定されるため、要求信号の調停を行うことができる。また、データ保持回路は、超伝導パルスの論理信号を保持することが可能である。
【００１６】
請求項２記載のアービタ回路は、要求信号の調停機能を有する回路において、
前記要求信号を蓄えるデータ保持回路と、前記データ保持回路が蓄えた前記要求信号のデータを出力するタイミングを表すタイミングパルスを出力するローカルオシレータとを有し、前記ローカルオシレータが抵抗素子を含むジョセフソン接合と、インダクタンス素子とをループ状に接続してなる構成としてある。
このような構成によって、データの出力タイミングがタイミングパルスによって規定されるため、要求信号の調停を行うことができる。また、ローカルオシレータは、超伝導パルスを伝達し、発振動作を行うことができる。
【００１７】
請求項３記載のアービタ回路は、要求信号の調停機能を有する回路において、
前記要求信号を蓄えるデータ保持回路と、前記データ保持回路が蓄えた前記要求信号のデータを出力するタイミングを表すタイミングパルスを出力するローカルオシレータとを有し、前記データ保持回路は、超伝導ループを備え、前記超伝導ループは、抵抗素子を含むジョセフソン接合と、インダクタンス素子とをループ状に接続してなり、前記ローカルオシレータは、抵抗素子を含むジョセフソン接合と、インダクタンス素子とをループ状に接続してなる構成としてある。
このような構成によって、データの出力タイミングがタイミングパルスによって規定されるため、要求信号の調停を行うことができる。また、データ保持回路は、超伝導パルスの論理信号を保持することが可能である。また、ローカルオシレータは、超伝導パルスを伝達し、発振動作を行うことができる。
【００１８】
請求項４記載のアービタ回路は、前記ローカルオシレータは外部から供給されるクロック信号を用いずに自励式でパルス信号を生成する構成としてある。このような構成によって、外部からのクロック信号を用いていないため、グローバルクロック(統一同期)システムの制約を受けないアービタ回路が得られる。
【００１９】
請求項５記載のアービタ回路は、前記ループ状に接続された回路に電流を供給する電流源を含み、この電流源は分流のための抵抗素子を備える構成としてある。
このような構成によって、電流源を調整することによって、データ保持・発振動作を行うことができる。
【００２０】
請求項６記載のアービタ回路は、前記インダクタンス素子が超伝導素子で構成されている構成としてある。
このような構成によって、超伝導パルスの信号を取り扱うことができる。
【００２１】
請求項７記載のアービタシステムは、調停される前記要求信号を発生する要求回路と、上述したいずれかのアービタ回路と、を備え、前記要求回路は超伝導回路である構成としてある。
このようなシステムによれば、要求回路からの要求を効率よく調停することができる。
【００２２】
請求項８記載のアービタシステムは、前記超伝導回路である要求回路がパルス回路である構成としてある。
このようなシステムによれば、超伝導回路である要求回路からの要求を効率よく調停することができる。
【００２３】
請求項９記載のアービタシステムは、調停される前記要求信号を発生する要求回路と、前記要求信号を、超伝導パルス回路の論理信号に合致する信号に変換するインターフェース回路と、上述したいずれかのアービタ回路と、を備える構成としてある。
このようなシステムによれば、インターフェース回路を備えているため、超伝導回路だけでなく、通常の半導体回路である要求回路からの要求も効率よく調停することができる。
【００２４】
以上述べたように、本発明によれば、超伝導パルス回路に適した、簡素性、高速性、低消費電力性、動作安定性などに優れ、グローバルクロック（統一同期）システムの制約を受けない、アービタ回路・システムが実現できる。
【００２５】
【発明の実施の形態】
以下、本発明の好適な実施形態について、図面を用いて説明する。
本実施形態では、データ保持回路に調停の必要な入力信号を保持しておき、ローカルオシレータより生成されたタイミング信号を受けてデータ保持回路がデータを出力する。ローカルオシレータは一度に一つの出力端子にのみ出力信号を出すように構成されているので、データ保持回路からの出力は一度に一つとなり調停が行われる。
【００２６】
以下、本発明の好適な実施形態について、図面を用いて説明する。
［第一実施形態］
図１は本第一実施形態のアービタ回路の構成を示すブロック図である。
複数のパルス保持回路群１０１とローカルオシレータ１０２からなっているアービタ回路である。パルス保持回路は３つの入出力端子（Ｉ，Ｏ，Ｔ）を持つ。Ｉは要求信号入力端子、Ｏは許可信号端子、Ｔはタイミング端子である。ローカルオシレータ１０２は複数の出力端子を持つ。一つのパルス保持回路のタイミング端子Ｔはローカルオシレータ１０２の出力端子の一つと接続している。
【００２７】
図１に示されている例においては、パルス保持回路群１０１には、３個のパルス保持回路１０１ａ、１０１ｂ、１０１ｃが含まれている。また、それに対応してローカルオシレータ１０２は、３本の出力端子を有している。各出力端子は、それぞれ対応する３個のパルス保持回路１０１ａ、１０１ｂ、１０１ｃのタイミング端子Ｔに接続されている。
【００２８】
図２には、よりシンプルな構成として、パルス保持回路が２個の場合のブロック図が示されている。また、図３には、図２に示された回路の動作を表すタイミングチャートが示されている。
【００２９】
以下、本第１実施形態のアービタ回路の動作を、これら図２、図３を用いて説明する。
ローカルオシレータ２０３は、一度に一つの出力端子にのみタイミングパルス２１２、２２２を発生する機能を持つ。図２のような２個のパルス保持回路２０１、２０２を持つアービタ回路の場合、タイミングパルス２１１、２２２は、図３のタイミングチャートに示すように現れる。
【００３０】
パルス保持回路２０１、２０２は次のように動作する。
入力パルス３０１が要求信号入力端子２２１から入力されると、この入力パルス３０１はタイミング端子Ｔにパルス入力があるまで回路中に保持される。
【００３１】
図３においては、パルス３０１はパルス３０２がタイミング端子Ｔに到来するまで保持される。パルス３０２が入力された後のパルス保持回路２０１の処理時間３１４を経て許可信号端子２３１に現れる。
【００３２】
要求信号入力端子２２２に入力されるパルス３０４についても同様に、図３に示すように、タイミングパルス３０５がタイミング端子Ｔに入力されるまで保持され、タイミングパルス３０５が入力されてからさらに処理時間３１４を経た後に許可信号端子２３２にパルス３０６として現れる。
【００３３】
このようなアービタ回路を用いることにより次のような調停動作が行われる。入力パルス（すなわち各システムからの要求信号）の到着時間差３１２がローカルオシレータの発振周期３１１より長い場合（３１２＞３１１）は、要求信号入力端子２２１、２２２に対する要求信号の入力のシーケンスが、要求信号入力端子２２１側が先で要求信号入力端子２２２側が後であるとき、許可信号の出力は許可信号端子２３１側に先に行われ、その後、許可信号端子２３１側に出力される。
なお、要求信号の入力のシーケンスが逆順で入力されても同様の動作を行う。
【００３４】
また、逆に入力パルス（すなわち各システムからの要求信号）の到着時間差３１２がローカルオシレータの発振周期３１１より短い（３１２＜３１１）の場合（同時入力の場合も含む）は、要求信号の入力の順序と、許可信号の出力の順序は必ずしも一致しない。しかし、許可信号の出力タイミングは、必ず時間差３１５をもって現れる。
【００３５】
ローカルオシレータをシンプルに構成すればローカルオシレータの発振周期３１１の長さは非常に短く抑えることができる。したがって、３１２＜３１１の場合は同時又はほぼ同時の入力状態であるということができる。一般的に、同時もしくはほぼ同時と見なされる入力に対して、調停回路の出力順は問題になることは少ない。
【００３６】
このようにしていかなる要求信号の入力があっても、外部からのタイミング信号を必要とすることなしに出力信号に時間差を付ける、すなわち調停を行う回路が実現できる。
【００３７】
［第二実施形態］
本発明の第二実施形態のアービタ回路の回路図が図４に示されている。この回路は入力が二つの場合、すなわち２個のシステムが共有リソースを利用する場合に、調停を行う回路である。
【００３８】
要求信号入力端子は４７１、４７３の二つである。図４において、破線で囲ってある部分の回路４９０、４９２がデータ保持回路に、４９１がローカルオシレータ回路にそれぞれ相当する。まずデータ保持回路４９０、４９２について説明を行う。２個のデータ保持回路４９０、４９２は同様の動作をする回路であるので、以下動作の説明はデータ保持回路４９０についてのみ行う。
【００３９】
まず、データ保持回路４９０の回路パラメータは次の関係式を満たすように設計がなされている。インダクタンス４０２の値をＬ（４０２）、ジョセフソン接合４３２の臨界電流値をＪ（４３２）と表記する。以下同様な表記方法とする。
【００４０】
Ｌ（４０２）×Ｊ（４３２）＜Φ０ （１）
Ｌ（４０５）×Ｊ（４３４）＜Φ０ （２）
（Ｌ（４０３）＋Ｌ（４０４））×Ｊ（４３３）＞Φ０ （３）
ここでΦ０は磁束量子定数である。
なお、本文におけるジョセフソン接合は、すべて抵抗素子を含むものである。
【００４１】
要求信号入力端子４７１から入力された１磁束量子相当の電圧パルス信号は、ジョセフソン接合４３２を超伝導状態から電圧状態へ変化させ電流の流れを切り替える。
ここで、式（１）の関係があるために磁束はトラップされず、電流は次段のジョセフソン接合４３３とインダクタンス４０３、インダクタンス４０４、ジョセフソン接合４３２からなる超伝導ループ４８５に流れ込む。このループにおいては４０３，４０４と４３３の値を式（３）を満たすようなパラメータとすると、このループに入ってきた磁束量子はループにトラップされ永久周回電流が流れる。つまり“１”のデータ入力があると超伝導ループ４８５に１磁束量子がトラップされる回路を構成しているのである。
【００４２】
さらにジョセフソン接合４３３と直列にジョセフソン接合４３６を配置する。ジョセフソン接合４３６とジョセフソン接合４３３との大小関係は次のように設計する。超伝導ループ４８５に１磁束量子がトラップされている場合にタイミング端子４８０から“１”のパルスが入力された場合、ジョセフソン接合４３３が先に超伝導状態から電圧状態に遷移する。もし、超伝導ループ４８５に磁束量子がトラップされていない場合は、ジョセフソン接合４３６が先に遷移する。
【００４３】
超伝導ループ４８５に磁束がトラップされている場合、ジョセフソン接合４３３はその永久周回電流分のバイアスがかかったことに相当しており、このような状態での動作に広い動作マージンを持たせるように設計することは容易である。このような設計の元で、タイミング端子４８０は上述したようにデータ保持回路４９０のタイミング端子Ｔの働きをする。すなわちタイミング端子４８０にデータ“１”が入力されたときに、既に要求信号入力端子４７１からデータ“１”が入力されていた場合は、そのデータ“１”が超伝導ループ４８５からインダクタンス４０５、ジョセフソン接合４３４へ出力され、ジョセフソン接合４３４を電圧状態へ遷移させる。
上記（２）式によって磁束量子は保持されず電流はインダクタンス４０６に流れて許可信号端子４７２に出力が現れることになる。
【００４４】
次に、ローカルオシレータ４９１の動作について説明する。
このローカルオシレータ４９１の回路はジョセフソントランスミッションラインの両端をつなげたリング状をしている。ジョセフソン接合の臨界電流値とインダクタンスの値との関係は次の式を満たしている。
【００４５】
Ｌ（４１５）×Ｊ（４４３）＜Φ０ （４）
Ｌ（４１４）×Ｊ（４４１）＜Φ０ （５）
（Ｌ（４１１）＋Ｌ（４１０））×Ｊ（４３９）＜Φ０ （６）
Ｌ（４０８）×Ｊ（４３８）＜Φ０ （７）
Ｌ（４０９）×Ｊ（４４０）＜Φ０ （８）
（Ｌ（４１２）＋Ｌ（４１３））×Ｊ（４４２）＞Φ０ （９）
Ｌ（４１３）＜＜Ｌ（４１２） （１０）
電流源４６４から適当な電流を注入すると、まずジョセフソン接合４４２が電圧状態に遷移しパルスが発生する。また超伝導ループ４８６には式（９）により磁束量子が一つ保持される。その後電流源４６４より供給する電流値をジョセフソン接合４４２のおよそ７０％程度まで下げる。この際、超伝導ループ４８６に流れる周回電流は、ジョセフソン接合４４２の直流バイアスに対して反対方向に流れるため、直流バイアスの上げ下げをすることにより磁束量子パルスを一つだけ発生するという動作が広いマージンを持って実現できる。
【００４６】
上記式（４）から式（８）までによって、パルスはジョセフソン接合４４３、ジョセフソン接合４４１、ジョセフソン接合４３９、ジョセフソン接合４３８、ジョセフソン接合４４０を電圧状態へと遷移させ、電流の通り道を切り替えながらダイナミックに伝搬してゆく。パルスがジョセフソン接合４４０からループ４８６に入っていくと、ジョセフソン接合４４０は電圧状態に遷移する。このため磁束が打ち消されて、再びジョセフソン接合４４２を通り新たに磁束が一つ発生する。その際再び超伝導ループ４８６には磁束がトラップされ周回電流が流れる。すなわちこの回路では外部からのバイアスのみで動作し、リング中をただ一つの磁束量子が廻っているような動作を行う。
【００４７】
この磁束量子は、ジョセフソン接合４３７もしくはジョセフソン接合４４３をスイッチさせるとき、タイミング端子４８０、４８１からのタイミングを表す信号を、パルス保持回路４９０や４９２に入れたことと等価となり、データ保持ループからデータを出力させる働きをする。タイミング端子４８０及び４８１に信号が与えられるタイミングは同時であってはならないが、この回路を用いれば回路内を一つのパルスのみが伝搬しているために、４８０、４８１へのタイミングの時間差が確実に保証される。
【００４８】
このローカルオシレータ４９１の発振周期３１１は、並列におかれたジョセフソン接合（４３９、４４０、４１１、４１２）のスイッチング時間と直流バイアスの電流源４６３、４６４に依存し、一般に５×１０のマイナス１２乗秒以下に抑えることができる。このようにしてこの回路はアービタ回路として動作する。
【００４９】
［第三実施形態］
本発明の第三実施形態のアービタ回路の例として、ジョセフソントランスミッションラインを構成するインダクタンス４１０，インダクタンス４１１，ジョセフソン接合４３９，電流源４６３のグループを、超伝導ループに所定個数加えて発振周期３１１を遅らせたもの、を挙げる。
【００５０】
調停を要求する回路によっては、図３におけるパルスの出力の時間差３１５をある時間以上にしなければならない場合がある。これは上記のような構成のジョセフソントランスミッションラインを長くすることで実現可能である。さらにこのような構成によって、最も小規模で動作マージンを広く保って実現することができるという効果を奏する。
【００５１】
［第四実施形態］
本発明の第四実施形態のアービタ回路の回路図が図５に示されている。ローカルオシレータ５９１は上述したローカルオシレータ４９１のジョセフソン接合２個と、バイアス電流１個と、を取り除いたものである。これにより、ローカルオシレータの発振周期３１１をさらに小さくし、高速調停動作性能を上げる効果がある。
【００５２】
［第五実施形態］
本発明の第五実施形態のアービタ回路の回路図が図６に示されている。これは第一実施形態のアービタ回路を３個以上の複数の要求入力に拡張したものであり、３個以上のパルス保持回路６００と、複数のタイミング出力を供給するローカルオシレータ６９１を備える構成である。
【００５３】
このような構成によって、３個以上のシステムが１個の共有リソースを共有している場合において、調停を行うことができるアービタ回路が得られる。
【００５４】
［第六実施形態］
本発明の第六実施形態のアービタ回路の回路図が図７に示されている。これは第一実施形態におけるローカルオシレータ４９１を変形し、ローカルオシレータ７９１としたものである。
【００５５】
この回路の動作を説明する。直流の電流源７６４で供給する電流の値を大きくしてゆくと、ジョセフソン接合７３９の臨界電流値を超えた時点で、ジョセフソン接合７３９が電圧状態に遷移し、電圧の値に応じた磁束量子が連続的に発生する。発生する磁束量子の周期ｆとジョセフソン接合７３９の両端の電圧ｖとの間には次のような関係式が成立する。
【００５６】
ｖ＝ｆ×Φ０ （１１）
ジョセフソン接合７３８、ジョセフソン接合７４３、インダクタンス７１０で構成される超伝導ループ７８５は、この連続発振している磁束量子列を２分周する働きを有する。初期状態において、電流源７６３から供給されるバイアス電流はジョセフソン接合７４３に流れ、ジョセフソン接合７４３を電圧状態に遷移しやすいようにバイアスしている状態にある。
ここへ上述の磁束量子が一つ入力されると、ジョセフソン接合７４３は電圧状態に遷移する。すると、永久周回電流がループを流れるので、ジョセフソン接合７３８がバイアスされた状態になる。そこへ上述のパルス列の第２の磁束が入力されると、ジョセフソン接合７３８が電圧状態に遷移し初期状態に戻る。
【００５７】
このような動作をパルス列について行うので結果的に発生したパルス列は２分周され、別々のタイミングでパルス保持回路７９０及びパルス保持回路７９２にタイミング信号を生成することができる。このアービタ回路においては、発振周期（図３の３１１）は、電流源７６３が供給する直流電流の値で決定され、ジョセフソン素子の持つ高速動作の限界近くでの高速発振が可能となるという効果がある。
【００５８】
［第七実施形態］
本発明の第七実施形態のアービタシステムの構成ブロック図が図８に示されている。この図において、アービタ回路８００は、これまでに述べた種々のアービタ回路である。また、要求回路８０２ａ、８０２ｂは、超伝導パルス回路であって、共有リソースに対する要求信号を出力する。これらの要求回路８０２ａ、８０２ｂが出力した要求信号はアービタ回路８００において調停され、要求回路８０２ａ、８０２ｂのいずれか一方に対して許可信号が出力される。
【００５９】
このようにして本第七実施形態によれば、複数の要求回路８０２ａ、８０２ｂを含むアービタシステムが実現できる。
【００６０】
［第八実施形態］
上記第七実施形態においては、要求回路８０２ａ、８０２ｂは超伝導パルス回路であった。しかし、本発明は、超伝導回路以外の要求回路に対しても調停を行うようにシステムを構成することもできる。このようなアービタシステムの構成ブロック図が図９に示されている。
図９に示されているアービタシステムが、図８のシステムと異なる点は、要求回路９０２ａ、９０２ｂと、アービタ回路９００との間にインターフェース回路９０４ａ、９０４ｂとを設けたことである。このインターフェース回路９０４ａ、９０４ｂは、超伝導回路以外の回路の信号を、超伝導パルス回路の論理信号に合致した信号に変換する。そのため、本実施形態では、要求回路は超伝導回路ではなく、通常の半導体回路を用いることができる。
【００６１】
このような構成によって、本第八実施形態では、通常の半導体回路である要求回路９０２ａ、９０２ｂとからの要求信号に対して、今まで述べたアービタ回路と同様に調停を行うことが可能である。
【００６２】
【発明の効果】
以上述べたように本願発明によれば、以下のような効果を奏する。
第１に、本発明によれば、超伝導パルスを用いた回路において、複数のパルス入力に対する調停動作が実現できるアービタ回路を提供できるという効果を奏する。
【００６３】
第２に、本発明のアービタ回路によれば、調停が外部からのタイミング信号なしに実現できるという効果を奏する。その理由はローカルオシレータをアービタ回路内部の内部に持つためである。
【００６４】
第３に、小規模で動作マージンが広い回路が実現できるという効果を奏する。その理由は、従来例のように電圧レベル論理を用いるのではなく、超伝導パルス論理を用いるためである。
【図面の簡単な説明】
【図１】本発明の好適な第一実施形態のアービタ回路の構成を示すブロック図である。
【図２】本発明の第一実施形態のアービタ回路であって、パルス保持回路が２個の場合の構成を示すブロック図である。
【図３】図２の回路の動作を表すタイミングチャートである。
【図４】本発明の好適な第二実施形態のアービタ回路の構成を示す回路図である。
【図５】本発明の好適な第四実施形態のアービタ回路の構成を示す回路図である。
【図６】本発明の好適な第五実施形態のアービタ回路の構成を示す回路図である。
【図７】本発明の好適な第六実施形態のアービタ回路の構成を示す回路図である。
【図８】本発明の好適な第七実施形態のアービタシステムの構成を示すブロック図である。
【図９】本発明の好適な第八実施形態のアービタシステムの構成を示すブロック図である。
【図１０】従来のアービタ回路を示す回路図である。
【符号の説明】
１、２ ＮＯＲゲート
３、４ インバータ
１０１ パルス保持回路群
１０１ａ、１０１ｂ、１０１ｃ パルス保持回路
１０２ ローカルオシレータ
２０１、２０２ パルス保持回路
２０３ ローカルオシレータ
２１１、２１２ タイミングパルス
２２１、２２２ 要求信号入力端子
２３１、２３２ 許可信号端子
３０１、３０２、３０３、３０４、３０５、３０６ パルス
３１１ ローカルオシレータ発信周期
３１２ 入力パルスの時間差
３１３ 入力パルス保持期間
３１４ パルス出力のための処理時間
３１５ パルス出力の時間差
４０２、４０３、４０４、４０５、４０６、４０８ インダクタンス
４０９、４１０、４１１、４１２、４１３、４１４ インダクタンス
４１５、４１７、４１８、４１９、４２０、４２１ インダクタンス
４３２、４３３、４３４、４３６、４３７、４３８ ジョセフソン接合
４３９、４４０、４４１、４４２、４４３、４４４、ジョセフソン接合
４４５、４４７、４４８、４４９ ジョセフソン接合
４６１、４６２、４６３、４６４、４６５、４６６ 電流源
４７１、４７３ 要求信号入力端子
４７２、４７４ 許可信号端子
４８０ タイミング端子
４８５、４８６ 超伝導ループ
４９０、４９２ パルス保持回路
４９１ ローカルオシレータ
５９０、５９２ パルス保持回路
５９１ ローカルオシレータ
５３２、５３３、５３４、５３６、５３７、５３８ ジョセフソン接合
５４０、５４２、５４３、５４４、５４５、５４７ ジョセフソン接合
５４８、５４９ ジョセフソン接合
５０２、５０３、５０４、５０５、５０６、５０９ インダクタンス
５１０、５１２、５１３、５１５、５１７、５１８ インダクタンス
５２０、５２１ インダクタンス
５６１、５６２、５６４、５６５、５６６ 電流源
５７１、５７３ 入力端子
５７２、５７４ 出力端子
６９１ ローカルオシレータ
７９０、７９２ パルス保持回路
７９１ ローカルオシレータ
７３２、７３３、７３４、７３６、７３７、７３８ ジョセフソン接合
７４０、７４２、７４３、７４４、７４５、７４７ ジョセフソン接合
７４８、７４９ ジョセフソン接合
７０２、７０３、７０４、７０５、７０６、７１０ インダクタンス
７１１、７１２、７１３、７１７、７１８、７１９ インダクタンス
７２０、７２１ インダクタンス
７６１、７６２、７６３、７６４、７６５、７６６ 電流源
７７３、７７１ 要求信号入力端子
７７２、７７４ 許可信号端子
７８５ 超伝導ループ
７９０、７９２ パルス保持回路
７９１ ローカルオシレータ
８００ アービタ回路
８０２ａ、８０２ｂ 要求回路
９００ アービタ回路
９０２ａ、９０２ｂ 要求回路
９０４ａ、９０４ｂ インターフェース回路
【発明の属する技術分野】
本発明は、ジョセフソン接合を用いたアービタ回路に関する。
【０００２】
【従来の技術】
近年、コンピュータシステム等においては、複数の互いに独立なシステムが複数個のリソースを共有する構成が採用される場合がある。このような構成としては、例えば、マルチプロセッサシステム等が挙げられる。
【０００３】
このような構成が採用されている場合において、リソースの使用を各システムが非同期的に要求したときに、その要求を調停する必要がある。すなわち、時間差をもって到来する２個の要求信号に対しては、最初に到着した信号に応答して許可信号を返却し、同時に２個の要求信号が到来した場合には、そのいずれか一方のみに許可信号を返信するのである。このような動作をすることによって、リソースの使用状況の調停を行うアービタ回路が広く使用されている。
【０００４】
しかしながら、超伝導パルス回路においては、現在までのところアービタ回路は存在しない。したがって、従来はあるリソース（例えばメモリなど）に対してそれを利用する回路はただ一つに限られていた。
【０００５】
したがって、超伝導パルス回路において、リソースを共有しようとする場合には、同時要求が発生したときに、外部からの制御信号を用いて調停を行う方式がとられていた。そのため、以下の説明においては、超伝導パルス回路ではなく通常の半導体回路を用いたアービタ回路の従来の技術について説明する。
【０００６】
図１０には、従来のアービタ回路の回路図が示されている。この図に示すようにアービタ回路は入出力が互いに交差結合した２個のＮＯＲゲート１、２及びインバータ３、４より構成されている。図において、入力ＲＸはシステムＸからの要求信号を示し、入力ＲＹはシステムＹからの要求信号を示す。また出力ＡＸはシステムＸへの許可信号、出力ＡＹはシステムＹへの許可信号である。
【０００７】
各システムＸ、Ｙからの要求は要求信号のレベルをローにすることで表現される。また、システムへの許可は許可信号をローレベルにすることで表現される。例えば、もし（ＲＸ，ＲＹ）＝（Ｌ，Ｈ）ならば、（ここでＬはローレベル、Ｈはハイレベルを示す）システムＸが要求信号を発信していることを表す。この状態に対するアービタ回路の状態は、出力（ＡＸ，ＡＹ）＝（Ｌ，Ｈ）となって、システムＸへの許可信号が出力されることになる。
【０００８】
また、（ＲＸ，ＲＹ）＝（Ｌ，Ｈ）、（ＡＸ，ＡＹ）＝（Ｌ，Ｈ）の状態から、システムＹも要求信号を出力して（ＲＸ，ＲＹ）＝（Ｌ，Ｌ）となった場合には、以下のようにアービタ回路は動作する。この場合は、システムＸに遅れてシステムＹも要求信号を発した場合であり、このときアービタ回路はＮＯＲゲートの交差結合がラッチ動作をするので、出力に変化は起こらずに（ＡＸ，ＡＹ）＝（Ｌ，Ｈ）の状態を保持する。そして、次にＸからの要求信号が解除され（ＲＸ，ＲＹ）＝（Ｈ，Ｌ）となった場合にはじめてシステムＹへの許可信号が出力され（ＡＸ，ＡＹ）＝（Ｈ，Ｌ）となる。以上の動作により調停が行われる。
【０００９】
このように、従来の通常の半導体回路におけるアービタ回路は存在したが、超伝導パルス回路においてはアービタ回路は存在しない。
【００１０】
なお、特開昭５８−１４８５２１号公報には、ジョセフソン接合ラッチ回路が示されている。
また、特開昭５８−２０９２２０号公報には、ジョセフソンパルス発生回路が示されている。
また、特開昭５９−１８９７２３号公報には、ジョセフソン素子を用いたタイミングパルス発生回路が示されている。
また、特開昭６２−１８１４７８号公報には、ジョセフソン線路を用いてソリトンパルスを発生する回路が示されている。
また、特開昭６３−８６６１３号公報には、ジョセフソン素子を用いた遅延回路が示されている。
【００１１】
【発明が解決しようとする課題】
さて、超伝導パルス論理回路を用いて上記従来例のような回路を再現しようとすると、回路規模の増大、動作時間の増大、消費電力の増大、動作安定性の低下をもたらす問題が生じる。これは磁束量子を論理情報単位として用いた超伝導パルス論理回路においては、パルス信号の有、無をもって論理１、論理０とするためである。
【００１２】
つまり、従来例のような電圧レベルの変化を情報とする組み合わせ論理回路を用いる場合でも１と０とを区別するためのタイミング信号が必要となってしまう。特に、超伝導パルス論理回路においては、規模の小さな動作マージンの広いインバータ動作を構成するのは難しい。したがってＮＯＲゲートを構成することも難しい。このため、超伝導パルス論理回路を用いたアービタ回路は実現が困難であった。
【００１３】
次に、超伝導パルス論理回路は数十ギガヘルツ以上の高速動作が可能であるため、グローバルクロックを前提とした回路を構成することがきわめて困難である。したがって、アービタ回路も外部からのクロック供給なしの直流バイアスのみで動作する回路が必要となる。
【００１４】
本発明は、以上のような問題点に鑑みなされたものであり、その目的は、超伝導パルス論理回路を用いたアービタ回路を提供することである。
【００１５】
【課題を解決するための手段】
上記目的を達成するために本発明の請求項１記載のアービタ回路は、要求信号の調停機能を有する回路において、前記要求信号を蓄えるデータ保持回路と、前記データ保持回路が蓄えた前記要求信号のデータを出力するタイミングを表すタイミングパルスを出力するローカルオシレータとを有し、前記データ保持回路は、超伝導ループを備え、前記超伝導ループは、抵抗素子を含むジョセフソン接合と、インダクタンス素子とをループ状に接続してなる構成としてある。
このような構成によって、データの出力タイミングがタイミングパルスによって規定されるため、要求信号の調停を行うことができる。また、データ保持回路は、超伝導パルスの論理信号を保持することが可能である。
【００１６】
請求項２記載のアービタ回路は、要求信号の調停機能を有する回路において、
前記要求信号を蓄えるデータ保持回路と、前記データ保持回路が蓄えた前記要求信号のデータを出力するタイミングを表すタイミングパルスを出力するローカルオシレータとを有し、前記ローカルオシレータが抵抗素子を含むジョセフソン接合と、インダクタンス素子とをループ状に接続してなる構成としてある。
このような構成によって、データの出力タイミングがタイミングパルスによって規定されるため、要求信号の調停を行うことができる。また、ローカルオシレータは、超伝導パルスを伝達し、発振動作を行うことができる。
【００１７】
請求項３記載のアービタ回路は、要求信号の調停機能を有する回路において、
前記要求信号を蓄えるデータ保持回路と、前記データ保持回路が蓄えた前記要求信号のデータを出力するタイミングを表すタイミングパルスを出力するローカルオシレータとを有し、前記データ保持回路は、超伝導ループを備え、前記超伝導ループは、抵抗素子を含むジョセフソン接合と、インダクタンス素子とをループ状に接続してなり、前記ローカルオシレータは、抵抗素子を含むジョセフソン接合と、インダクタンス素子とをループ状に接続してなる構成としてある。
このような構成によって、データの出力タイミングがタイミングパルスによって規定されるため、要求信号の調停を行うことができる。また、データ保持回路は、超伝導パルスの論理信号を保持することが可能である。また、ローカルオシレータは、超伝導パルスを伝達し、発振動作を行うことができる。
【００１８】
請求項４記載のアービタ回路は、前記ローカルオシレータは外部から供給されるクロック信号を用いずに自励式でパルス信号を生成する構成としてある。このような構成によって、外部からのクロック信号を用いていないため、グローバルクロック(統一同期)システムの制約を受けないアービタ回路が得られる。
【００１９】
請求項５記載のアービタ回路は、前記ループ状に接続された回路に電流を供給する電流源を含み、この電流源は分流のための抵抗素子を備える構成としてある。
このような構成によって、電流源を調整することによって、データ保持・発振動作を行うことができる。
【００２０】
請求項６記載のアービタ回路は、前記インダクタンス素子が超伝導素子で構成されている構成としてある。
このような構成によって、超伝導パルスの信号を取り扱うことができる。
【００２１】
請求項７記載のアービタシステムは、調停される前記要求信号を発生する要求回路と、上述したいずれかのアービタ回路と、を備え、前記要求回路は超伝導回路である構成としてある。
このようなシステムによれば、要求回路からの要求を効率よく調停することができる。
【００２２】
請求項８記載のアービタシステムは、前記超伝導回路である要求回路がパルス回路である構成としてある。
このようなシステムによれば、超伝導回路である要求回路からの要求を効率よく調停することができる。
【００２３】
請求項９記載のアービタシステムは、調停される前記要求信号を発生する要求回路と、前記要求信号を、超伝導パルス回路の論理信号に合致する信号に変換するインターフェース回路と、上述したいずれかのアービタ回路と、を備える構成としてある。
このようなシステムによれば、インターフェース回路を備えているため、超伝導回路だけでなく、通常の半導体回路である要求回路からの要求も効率よく調停することができる。
【００２４】
以上述べたように、本発明によれば、超伝導パルス回路に適した、簡素性、高速性、低消費電力性、動作安定性などに優れ、グローバルクロック（統一同期）システムの制約を受けない、アービタ回路・システムが実現できる。
【００２５】
【発明の実施の形態】
以下、本発明の好適な実施形態について、図面を用いて説明する。
本実施形態では、データ保持回路に調停の必要な入力信号を保持しておき、ローカルオシレータより生成されたタイミング信号を受けてデータ保持回路がデータを出力する。ローカルオシレータは一度に一つの出力端子にのみ出力信号を出すように構成されているので、データ保持回路からの出力は一度に一つとなり調停が行われる。
【００２６】
以下、本発明の好適な実施形態について、図面を用いて説明する。
［第一実施形態］
図１は本第一実施形態のアービタ回路の構成を示すブロック図である。
複数のパルス保持回路群１０１とローカルオシレータ１０２からなっているアービタ回路である。パルス保持回路は３つの入出力端子（Ｉ，Ｏ，Ｔ）を持つ。Ｉは要求信号入力端子、Ｏは許可信号端子、Ｔはタイミング端子である。ローカルオシレータ１０２は複数の出力端子を持つ。一つのパルス保持回路のタイミング端子Ｔはローカルオシレータ１０２の出力端子の一つと接続している。
【００２７】
図１に示されている例においては、パルス保持回路群１０１には、３個のパルス保持回路１０１ａ、１０１ｂ、１０１ｃが含まれている。また、それに対応してローカルオシレータ１０２は、３本の出力端子を有している。各出力端子は、それぞれ対応する３個のパルス保持回路１０１ａ、１０１ｂ、１０１ｃのタイミング端子Ｔに接続されている。
【００２８】
図２には、よりシンプルな構成として、パルス保持回路が２個の場合のブロック図が示されている。また、図３には、図２に示された回路の動作を表すタイミングチャートが示されている。
【００２９】
以下、本第１実施形態のアービタ回路の動作を、これら図２、図３を用いて説明する。
ローカルオシレータ２０３は、一度に一つの出力端子にのみタイミングパルス２１２、２２２を発生する機能を持つ。図２のような２個のパルス保持回路２０１、２０２を持つアービタ回路の場合、タイミングパルス２１１、２２２は、図３のタイミングチャートに示すように現れる。
【００３０】
パルス保持回路２０１、２０２は次のように動作する。
入力パルス３０１が要求信号入力端子２２１から入力されると、この入力パルス３０１はタイミング端子Ｔにパルス入力があるまで回路中に保持される。
【００３１】
図３においては、パルス３０１はパルス３０２がタイミング端子Ｔに到来するまで保持される。パルス３０２が入力された後のパルス保持回路２０１の処理時間３１４を経て許可信号端子２３１に現れる。
【００３２】
要求信号入力端子２２２に入力されるパルス３０４についても同様に、図３に示すように、タイミングパルス３０５がタイミング端子Ｔに入力されるまで保持され、タイミングパルス３０５が入力されてからさらに処理時間３１４を経た後に許可信号端子２３２にパルス３０６として現れる。
【００３３】
このようなアービタ回路を用いることにより次のような調停動作が行われる。入力パルス（すなわち各システムからの要求信号）の到着時間差３１２がローカルオシレータの発振周期３１１より長い場合（３１２＞３１１）は、要求信号入力端子２２１、２２２に対する要求信号の入力のシーケンスが、要求信号入力端子２２１側が先で要求信号入力端子２２２側が後であるとき、許可信号の出力は許可信号端子２３１側に先に行われ、その後、許可信号端子２３１側に出力される。
なお、要求信号の入力のシーケンスが逆順で入力されても同様の動作を行う。
【００３４】
また、逆に入力パルス（すなわち各システムからの要求信号）の到着時間差３１２がローカルオシレータの発振周期３１１より短い（３１２＜３１１）の場合（同時入力の場合も含む）は、要求信号の入力の順序と、許可信号の出力の順序は必ずしも一致しない。しかし、許可信号の出力タイミングは、必ず時間差３１５をもって現れる。
【００３５】
ローカルオシレータをシンプルに構成すればローカルオシレータの発振周期３１１の長さは非常に短く抑えることができる。したがって、３１２＜３１１の場合は同時又はほぼ同時の入力状態であるということができる。一般的に、同時もしくはほぼ同時と見なされる入力に対して、調停回路の出力順は問題になることは少ない。
【００３６】
このようにしていかなる要求信号の入力があっても、外部からのタイミング信号を必要とすることなしに出力信号に時間差を付ける、すなわち調停を行う回路が実現できる。
【００３７】
［第二実施形態］
本発明の第二実施形態のアービタ回路の回路図が図４に示されている。この回路は入力が二つの場合、すなわち２個のシステムが共有リソースを利用する場合に、調停を行う回路である。
【００３８】
要求信号入力端子は４７１、４７３の二つである。図４において、破線で囲ってある部分の回路４９０、４９２がデータ保持回路に、４９１がローカルオシレータ回路にそれぞれ相当する。まずデータ保持回路４９０、４９２について説明を行う。２個のデータ保持回路４９０、４９２は同様の動作をする回路であるので、以下動作の説明はデータ保持回路４９０についてのみ行う。
【００３９】
まず、データ保持回路４９０の回路パラメータは次の関係式を満たすように設計がなされている。インダクタンス４０２の値をＬ（４０２）、ジョセフソン接合４３２の臨界電流値をＪ（４３２）と表記する。以下同様な表記方法とする。
【００４０】
Ｌ（４０２）×Ｊ（４３２）＜Φ０ （１）
Ｌ（４０５）×Ｊ（４３４）＜Φ０ （２）
（Ｌ（４０３）＋Ｌ（４０４））×Ｊ（４３３）＞Φ０ （３）
ここでΦ０は磁束量子定数である。
なお、本文におけるジョセフソン接合は、すべて抵抗素子を含むものである。
【００４１】
要求信号入力端子４７１から入力された１磁束量子相当の電圧パルス信号は、ジョセフソン接合４３２を超伝導状態から電圧状態へ変化させ電流の流れを切り替える。
ここで、式（１）の関係があるために磁束はトラップされず、電流は次段のジョセフソン接合４３３とインダクタンス４０３、インダクタンス４０４、ジョセフソン接合４３２からなる超伝導ループ４８５に流れ込む。このループにおいては４０３，４０４と４３３の値を式（３）を満たすようなパラメータとすると、このループに入ってきた磁束量子はループにトラップされ永久周回電流が流れる。つまり“１”のデータ入力があると超伝導ループ４８５に１磁束量子がトラップされる回路を構成しているのである。
【００４２】
さらにジョセフソン接合４３３と直列にジョセフソン接合４３６を配置する。ジョセフソン接合４３６とジョセフソン接合４３３との大小関係は次のように設計する。超伝導ループ４８５に１磁束量子がトラップされている場合にタイミング端子４８０から“１”のパルスが入力された場合、ジョセフソン接合４３３が先に超伝導状態から電圧状態に遷移する。もし、超伝導ループ４８５に磁束量子がトラップされていない場合は、ジョセフソン接合４３６が先に遷移する。
【００４３】
超伝導ループ４８５に磁束がトラップされている場合、ジョセフソン接合４３３はその永久周回電流分のバイアスがかかったことに相当しており、このような状態での動作に広い動作マージンを持たせるように設計することは容易である。このような設計の元で、タイミング端子４８０は上述したようにデータ保持回路４９０のタイミング端子Ｔの働きをする。すなわちタイミング端子４８０にデータ“１”が入力されたときに、既に要求信号入力端子４７１からデータ“１”が入力されていた場合は、そのデータ“１”が超伝導ループ４８５からインダクタンス４０５、ジョセフソン接合４３４へ出力され、ジョセフソン接合４３４を電圧状態へ遷移させる。
上記（２）式によって磁束量子は保持されず電流はインダクタンス４０６に流れて許可信号端子４７２に出力が現れることになる。
【００４４】
次に、ローカルオシレータ４９１の動作について説明する。
このローカルオシレータ４９１の回路はジョセフソントランスミッションラインの両端をつなげたリング状をしている。ジョセフソン接合の臨界電流値とインダクタンスの値との関係は次の式を満たしている。
【００４５】
Ｌ（４１５）×Ｊ（４４３）＜Φ０ （４）
Ｌ（４１４）×Ｊ（４４１）＜Φ０ （５）
（Ｌ（４１１）＋Ｌ（４１０））×Ｊ（４３９）＜Φ０ （６）
Ｌ（４０８）×Ｊ（４３８）＜Φ０ （７）
Ｌ（４０９）×Ｊ（４４０）＜Φ０ （８）
（Ｌ（４１２）＋Ｌ（４１３））×Ｊ（４４２）＞Φ０ （９）
Ｌ（４１３）＜＜Ｌ（４１２） （１０）
電流源４６４から適当な電流を注入すると、まずジョセフソン接合４４２が電圧状態に遷移しパルスが発生する。また超伝導ループ４８６には式（９）により磁束量子が一つ保持される。その後電流源４６４より供給する電流値をジョセフソン接合４４２のおよそ７０％程度まで下げる。この際、超伝導ループ４８６に流れる周回電流は、ジョセフソン接合４４２の直流バイアスに対して反対方向に流れるため、直流バイアスの上げ下げをすることにより磁束量子パルスを一つだけ発生するという動作が広いマージンを持って実現できる。
【００４６】
上記式（４）から式（８）までによって、パルスはジョセフソン接合４４３、ジョセフソン接合４４１、ジョセフソン接合４３９、ジョセフソン接合４３８、ジョセフソン接合４４０を電圧状態へと遷移させ、電流の通り道を切り替えながらダイナミックに伝搬してゆく。パルスがジョセフソン接合４４０からループ４８６に入っていくと、ジョセフソン接合４４０は電圧状態に遷移する。このため磁束が打ち消されて、再びジョセフソン接合４４２を通り新たに磁束が一つ発生する。その際再び超伝導ループ４８６には磁束がトラップされ周回電流が流れる。すなわちこの回路では外部からのバイアスのみで動作し、リング中をただ一つの磁束量子が廻っているような動作を行う。
【００４７】
この磁束量子は、ジョセフソン接合４３７もしくはジョセフソン接合４４３をスイッチさせるとき、タイミング端子４８０、４８１からのタイミングを表す信号を、パルス保持回路４９０や４９２に入れたことと等価となり、データ保持ループからデータを出力させる働きをする。タイミング端子４８０及び４８１に信号が与えられるタイミングは同時であってはならないが、この回路を用いれば回路内を一つのパルスのみが伝搬しているために、４８０、４８１へのタイミングの時間差が確実に保証される。
【００４８】
このローカルオシレータ４９１の発振周期３１１は、並列におかれたジョセフソン接合（４３９、４４０、４１１、４１２）のスイッチング時間と直流バイアスの電流源４６３、４６４に依存し、一般に５×１０のマイナス１２乗秒以下に抑えることができる。このようにしてこの回路はアービタ回路として動作する。
【００４９】
［第三実施形態］
本発明の第三実施形態のアービタ回路の例として、ジョセフソントランスミッションラインを構成するインダクタンス４１０，インダクタンス４１１，ジョセフソン接合４３９，電流源４６３のグループを、超伝導ループに所定個数加えて発振周期３１１を遅らせたもの、を挙げる。
【００５０】
調停を要求する回路によっては、図３におけるパルスの出力の時間差３１５をある時間以上にしなければならない場合がある。これは上記のような構成のジョセフソントランスミッションラインを長くすることで実現可能である。さらにこのような構成によって、最も小規模で動作マージンを広く保って実現することができるという効果を奏する。
【００５１】
［第四実施形態］
本発明の第四実施形態のアービタ回路の回路図が図５に示されている。ローカルオシレータ５９１は上述したローカルオシレータ４９１のジョセフソン接合２個と、バイアス電流１個と、を取り除いたものである。これにより、ローカルオシレータの発振周期３１１をさらに小さくし、高速調停動作性能を上げる効果がある。
【００５２】
［第五実施形態］
本発明の第五実施形態のアービタ回路の回路図が図６に示されている。これは第一実施形態のアービタ回路を３個以上の複数の要求入力に拡張したものであり、３個以上のパルス保持回路６００と、複数のタイミング出力を供給するローカルオシレータ６９１を備える構成である。
【００５３】
このような構成によって、３個以上のシステムが１個の共有リソースを共有している場合において、調停を行うことができるアービタ回路が得られる。
【００５４】
［第六実施形態］
本発明の第六実施形態のアービタ回路の回路図が図７に示されている。これは第一実施形態におけるローカルオシレータ４９１を変形し、ローカルオシレータ７９１としたものである。
【００５５】
この回路の動作を説明する。直流の電流源７６４で供給する電流の値を大きくしてゆくと、ジョセフソン接合７３９の臨界電流値を超えた時点で、ジョセフソン接合７３９が電圧状態に遷移し、電圧の値に応じた磁束量子が連続的に発生する。発生する磁束量子の周期ｆとジョセフソン接合７３９の両端の電圧ｖとの間には次のような関係式が成立する。
【００５６】
ｖ＝ｆ×Φ０ （１１）
ジョセフソン接合７３８、ジョセフソン接合７４３、インダクタンス７１０で構成される超伝導ループ７８５は、この連続発振している磁束量子列を２分周する働きを有する。初期状態において、電流源７６３から供給されるバイアス電流はジョセフソン接合７４３に流れ、ジョセフソン接合７４３を電圧状態に遷移しやすいようにバイアスしている状態にある。
ここへ上述の磁束量子が一つ入力されると、ジョセフソン接合７４３は電圧状態に遷移する。すると、永久周回電流がループを流れるので、ジョセフソン接合７３８がバイアスされた状態になる。そこへ上述のパルス列の第２の磁束が入力されると、ジョセフソン接合７３８が電圧状態に遷移し初期状態に戻る。
【００５７】
このような動作をパルス列について行うので結果的に発生したパルス列は２分周され、別々のタイミングでパルス保持回路７９０及びパルス保持回路７９２にタイミング信号を生成することができる。このアービタ回路においては、発振周期（図３の３１１）は、電流源７６３が供給する直流電流の値で決定され、ジョセフソン素子の持つ高速動作の限界近くでの高速発振が可能となるという効果がある。
【００５８】
［第七実施形態］
本発明の第七実施形態のアービタシステムの構成ブロック図が図８に示されている。この図において、アービタ回路８００は、これまでに述べた種々のアービタ回路である。また、要求回路８０２ａ、８０２ｂは、超伝導パルス回路であって、共有リソースに対する要求信号を出力する。これらの要求回路８０２ａ、８０２ｂが出力した要求信号はアービタ回路８００において調停され、要求回路８０２ａ、８０２ｂのいずれか一方に対して許可信号が出力される。
【００５９】
このようにして本第七実施形態によれば、複数の要求回路８０２ａ、８０２ｂを含むアービタシステムが実現できる。
【００６０】
［第八実施形態］
上記第七実施形態においては、要求回路８０２ａ、８０２ｂは超伝導パルス回路であった。しかし、本発明は、超伝導回路以外の要求回路に対しても調停を行うようにシステムを構成することもできる。このようなアービタシステムの構成ブロック図が図９に示されている。
図９に示されているアービタシステムが、図８のシステムと異なる点は、要求回路９０２ａ、９０２ｂと、アービタ回路９００との間にインターフェース回路９０４ａ、９０４ｂとを設けたことである。このインターフェース回路９０４ａ、９０４ｂは、超伝導回路以外の回路の信号を、超伝導パルス回路の論理信号に合致した信号に変換する。そのため、本実施形態では、要求回路は超伝導回路ではなく、通常の半導体回路を用いることができる。
【００６１】
このような構成によって、本第八実施形態では、通常の半導体回路である要求回路９０２ａ、９０２ｂとからの要求信号に対して、今まで述べたアービタ回路と同様に調停を行うことが可能である。
【００６２】
【発明の効果】
以上述べたように本願発明によれば、以下のような効果を奏する。
第１に、本発明によれば、超伝導パルスを用いた回路において、複数のパルス入力に対する調停動作が実現できるアービタ回路を提供できるという効果を奏する。
【００６３】
第２に、本発明のアービタ回路によれば、調停が外部からのタイミング信号なしに実現できるという効果を奏する。その理由はローカルオシレータをアービタ回路内部の内部に持つためである。
【００６４】
第３に、小規模で動作マージンが広い回路が実現できるという効果を奏する。その理由は、従来例のように電圧レベル論理を用いるのではなく、超伝導パルス論理を用いるためである。
【図面の簡単な説明】
【図１】本発明の好適な第一実施形態のアービタ回路の構成を示すブロック図である。
【図２】本発明の第一実施形態のアービタ回路であって、パルス保持回路が２個の場合の構成を示すブロック図である。
【図３】図２の回路の動作を表すタイミングチャートである。
【図４】本発明の好適な第二実施形態のアービタ回路の構成を示す回路図である。
【図５】本発明の好適な第四実施形態のアービタ回路の構成を示す回路図である。
【図６】本発明の好適な第五実施形態のアービタ回路の構成を示す回路図である。
【図７】本発明の好適な第六実施形態のアービタ回路の構成を示す回路図である。
【図８】本発明の好適な第七実施形態のアービタシステムの構成を示すブロック図である。
【図９】本発明の好適な第八実施形態のアービタシステムの構成を示すブロック図である。
【図１０】従来のアービタ回路を示す回路図である。
【符号の説明】
１、２ ＮＯＲゲート
３、４ インバータ
１０１ パルス保持回路群
１０１ａ、１０１ｂ、１０１ｃ パルス保持回路
１０２ ローカルオシレータ
２０１、２０２ パルス保持回路
２０３ ローカルオシレータ
２１１、２１２ タイミングパルス
２２１、２２２ 要求信号入力端子
２３１、２３２ 許可信号端子
３０１、３０２、３０３、３０４、３０５、３０６ パルス
３１１ ローカルオシレータ発信周期
３１２ 入力パルスの時間差
３１３ 入力パルス保持期間
３１４ パルス出力のための処理時間
３１５ パルス出力の時間差
４０２、４０３、４０４、４０５、４０６、４０８ インダクタンス
４０９、４１０、４１１、４１２、４１３、４１４ インダクタンス
４１５、４１７、４１８、４１９、４２０、４２１ インダクタンス
４３２、４３３、４３４、４３６、４３７、４３８ ジョセフソン接合
４３９、４４０、４４１、４４２、４４３、４４４、ジョセフソン接合
４４５、４４７、４４８、４４９ ジョセフソン接合
４６１、４６２、４６３、４６４、４６５、４６６ 電流源
４７１、４７３ 要求信号入力端子
４７２、４７４ 許可信号端子
４８０ タイミング端子
４８５、４８６ 超伝導ループ
４９０、４９２ パルス保持回路
４９１ ローカルオシレータ
５９０、５９２ パルス保持回路
５９１ ローカルオシレータ
５３２、５３３、５３４、５３６、５３７、５３８ ジョセフソン接合
５４０、５４２、５４３、５４４、５４５、５４７ ジョセフソン接合
５４８、５４９ ジョセフソン接合
５０２、５０３、５０４、５０５、５０６、５０９ インダクタンス
５１０、５１２、５１３、５１５、５１７、５１８ インダクタンス
５２０、５２１ インダクタンス
５６１、５６２、５６４、５６５、５６６ 電流源
５７１、５７３ 入力端子
５７２、５７４ 出力端子
６９１ ローカルオシレータ
７９０、７９２ パルス保持回路
７９１ ローカルオシレータ
７３２、７３３、７３４、７３６、７３７、７３８ ジョセフソン接合
７４０、７４２、７４３、７４４、７４５、７４７ ジョセフソン接合
７４８、７４９ ジョセフソン接合
７０２、７０３、７０４、７０５、７０６、７１０ インダクタンス
７１１、７１２、７１３、７１７、７１８、７１９ インダクタンス
７２０、７２１ インダクタンス
７６１、７６２、７６３、７６４、７６５、７６６ 電流源
７７３、７７１ 要求信号入力端子
７７２、７７４ 許可信号端子
７８５ 超伝導ループ
７９０、７９２ パルス保持回路
７９１ ローカルオシレータ
８００ アービタ回路
８０２ａ、８０２ｂ 要求回路
９００ アービタ回路
９０２ａ、９０２ｂ 要求回路
９０４ａ、９０４ｂ インターフェース回路
Claims (9)
- 要求信号の調停機能を有する回路において、
前記要求信号を蓄えるデータ保持回路と、前記データ保持回路が蓄えた前記要求信号のデータを出力するタイミングを表すタイミングパルスを出力するローカルオシレータとを有し、
前記データ保持回路は、超伝導ループを備え、前記超伝導ループは、抵抗素子を含むジョセフソン接合と、インダクタンス素子とをループ状に接続してなることを特徴とするアービタ回路。 - 要求信号の調停機能を有する回路において、
前記要求信号を蓄えるデータ保持回路と、前記データ保持回路が蓄えた前記要求信号のデータを出力するタイミングを表すタイミングパルスを出力するローカルオシレータとを有し、
前記ローカルオシレータが抵抗素子を含むジョセフソン接合と、インダクタンス素子とをループ状に接続してなることを特徴とするアービタ回路。 - 要求信号の調停機能を有する回路において、
前記要求信号を蓄えるデータ保持回路と、前記データ保持回路が蓄えた前記要求信号のデータを出力するタイミングを表すタイミングパルスを出力するローカルオシレータとを有し、
前記データ保持回路は、超伝導ループを備え、前記超伝導ループは、抵抗素子を含むジョセフソン接合と、インダクタンス素子とをループ状に接続してなり、
前記ローカルオシレータは、抵抗素子を含むジョセフソン接合と、インダクタンス素子とをループ状に接続してなることを特徴とするアービタ回路。 - 前記ローカルオシレータは外部から供給されるクロック信号を用いずに自励式でパルス信号を生成することを特徴とする請求項１〜３のいずれかに記載のアービタ回路。
- 前記ループ状に接続された回路に電流を供給する電流源を含み、この電流源は分流のための抵抗素子を備えることを特徴とする請求項１〜４のいずれかに記載のアービタ回路。
- 前記インダクタンス素子が超伝導素子で構成されていることを特徴とする請求項１〜５のいずれかに記載のアービタ回路。
- 調停される前記要求信号を発生する要求回路と、請求項１〜６のいずれかに記載のアービタ回路と、を備え、前記要求回路は超伝導回路であることを特徴とするアービタシステム。
- 前記超伝導回路である要求回路がパルス回路であることを特徴とする請求項７記載のアービタシステム。
- 調停される前記要求信号を発生する要求回路と、前記要求信号を、超伝導パルス回路の論理信号に合致する信号に変換するインターフェース回路と、請求項１〜６のいずれかに記載のアービタ回路と、を備えることを特徴とするアービタシステム。
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