JP3582901B2 - Ｌｅｄヘッド - Google Patents
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Description
【０００１】
【発明の利用分野】
この発明はＬＥＤヘッドに関し、特に発光体単位や、発光体のブロック単位のばらつきを補正し、さらに階調印画を行うようにしたＬＥＤヘッドに関する。
【０００２】
【従来技術】
特公平６−３０８９１号公報はサーマルヘッドについて、各ドット毎にカウンタを設けて階調印画データをカウンタにプリセットし、エネーブルクロックでカウンタを１ビットずつ減算し、カウンタの値が０になるまで印画することを提案している。しかしながらこの手法は、発光体のばらつきの著しいＬＥＤヘッドには適用できない。ＬＥＤヘッドでは複数の発光体からなる発光体のブロック、例えばＬＥＤアレイ、毎のばらつきが著しく、これを補正する必要がある。またブロック内での個別の発光体毎のばらつきも著しい。そこでこれらを全て発光時間の制御で処理しようとすると、発光体を駆動する前に、ブロック単位のばらつき補正データと発光体毎のばらつき補正データと、階調印画データとを加算して、発光時間を求める必要がある。このような処理は大量の演算を必要とし、ＬＥＤヘッドを高価格化すると共に、高速印画の妨げとなる。
【０００３】
【発明の課題】
この発明の課題は、ＬＥＤヘッドのばらつき補正と階調印画を単純な回路で正確に行うことにある。
【０００４】
【発明の構成】
この発明はＬＥＤヘッドの、各発光体毎のばらつき補正データを記憶するための第１のメモリと、ＬＥＤヘッドでの複数の発光体からなるブロック毎のばらつき補正データを記憶するための第２のメモリと、ＬＥＤヘッドの各発光体毎の階調印画データを記憶するための第３のメモリと、前記各メモリから前記各データを読み出すための読み出し手段と、前記各発光体に発光電流を供給するための、出力可変電流源と、読み出した第１及び第２のメモリのデータに従って前記出力可変電流源を制御し、発光電流を変化させるための発光電流制御手段と、読み出した第３のメモリのデータに従って、かつ前記発光電流制御手段により発光電流を変化させる時間帯とは異なる時間帯に、前記出力可変電流源からの発光電流の持続時間を制御するための発光時間制御手段とを設けたことを特徴とする。
【０００５】
好ましくは、前記第１〜第３の各メモリを前記各データをビット毎に１：２：４…の２倍ずつ変化する重みを持つＢＣＤコード化して記憶するように構成し、前記読み出し手段を前記各データをメモリ毎に時分割してビット毎に読み出すように構成し、
前記出力可変電流源をその発光電流が前記ＢＣＤコードの各ビットに応じた重みで変化するように構成して、読み出した第１及び第２のメモリの各ビットに同期して、発光電流制御手段で出力可変電流源からの発光電流を変化させ、
さらに前記発光時間制御手段を、読み出した第３のメモリの各ビット毎に、その重みに応じた幅のパルスを発生させるパルス発生回路で構成し、各パルス幅の間、出力可変電流源からほぼ一定の発光電流を発生させるようにする。
【０００６】
【発明の作用】
請求項１の発明では、第１のメモリに発光体毎のばらつき補正データを、第２のメモリにブロック毎のばらつき補正データを、第３のメモリに階調印画データを記憶させる。そして発光体毎のばらつき補正データとブロック毎のばらつき補正データに従って、出力可変電流源を制御し、発光電流を制御する。また階調印画データに従って、発光時間を制御する。このためばらつきの補正と階調印画は別個の時間帯に行え、またブロックばらつきの補正と発光体毎のばらつき補正も別個に行うことができ、ばらつきの補正データと階調印画データの合成演算を必要としない。
【０００７】
請求項２の発明では、発光体毎のばらつき補正とブロック毎のばらつき補正と階調印画とを、文字通り別個に時分割で行う。ばらつきの補正は、ばらつき補正データのＢＣＤコードでの各ビットの重みに応じて、発光電流を変化させることで行い、階調印画は、階調印画データのＢＣＤコードでの各ビットの重みに応じたパルス幅で、発光時間を制御することで行う。
【０００８】
【実施例】
図１〜図４に実施例とその変形とを示す。図１において、２は個別の発光体で、発光体２は例えば６４〜１２８個単位でＬＥＤアレイを構成し、各ＬＥＤアレイを１つのブロックと呼び、例えば４０ブロック用いる。ＬＥＤヘッドでは各ブロック毎や各発光体２毎の出力ばらつきが著しく、階調制御にはこれらのばらつき補正が必要である。ＬＥＤヘッドはスタチックドライブでもダイナミックドライブでも良いが、ブロック単位のばらつきと発光体２単位のばらつきを別個に処理するので、この発明はダイナミックドライブに適している。４はカソードドライブトランジスタで、ＬＥＤアレイを１ブロックずつ順次駆動する。６はカソード駆動ＩＣで、複数のカソードドライブトランジスタ４を１個ずつ順次オンさせる。カソード駆動ＩＣ６は、プリンタ本体からのクロックＣＬＯＣＫをカウントし、クロックのカウント値からブロックの変更を検出して、トランジスタ４を制御する。
【０００９】
８はシフトレジスタからなる第１のメモリで、各発光体２毎のばらつき補正データＤＡＴＡ１をＢＣＤコード化して、例えば５ビット長の３２段階で記憶する。１０はシフトレジスタからなる第２のメモリで、各ブロック毎のばらつき補正データＤＡＴＡ２をＢＣＤコード化し、例えば５ビット３２段階で記憶する。ブロックばらつき補正データは不変なので、シフトレジスタ１０に変えてＥＰＲＯＭ等の不揮発性メモリに記憶させても良い。１２はシフトレジスタからなる第３のメモリで、各発光体２毎の階調印画データＤＡＴＡ３を同様にＢＣＤコード化し、例えば５ビット３２階調で記憶する。１４はラッチ回路で、シフトレジスタ８，１２のデータの転送を受け、Ａ１〜Ａ１０は発光体２毎のアンドゲート、１６はオアゲート、２０は発光体２毎のミラー定電流回路である。
【００１０】
２２，２４，２６，２８は例えば各５ビットのシフトレジスタで、シフトレジスタ２２，２４はストローブ信号ＳＣＬＫ１で駆動され、この信号で出力データビットが１ビットずつ順にシフトし、出力ビットの持続時間は共通である。またシフトレジスタ２６はストローブ信号ＳＣＬＫ２で駆動され、この信号でデータビットが１ビットずつシフトし、出力ビットの持続時間は共通である。シフトレジスタ２８はＤＦＦとゲートを用いた分周回路からなり、通常の分周回路との違いは上位のビットにデータがあると、それよりも下位のビットの出力をブロックすることである。上位ビットを左側に示すものとして、例えば分周回路の内部出力が（０，１，１，１，１）の場合、上から２番目のビットに１のデータがあるので、外部出力は（０，１，０，０，０）となる。シフトレジスタ２８はストローブ信号ＳＣＬＫ３で駆動され、最下位ビットからの出力時間を１とすると、ビット毎の出力時間は１：２：４：８：１６の５段階に変化し、ビットの重みに応じた出力時間を持つ。シフトレジスタ２８がパルス発生回路に対応する。
【００１１】
Ｓ１〜Ｓ５はスイッチ、３０はオアゲート、３２は基準電流発生回路で、スイッチＳ１〜Ｓ５により内蔵の基準抵抗の値を切り替えて基準電流を切り替え、基準電流値は例えば１ｍＡ，２ｍＡ，４ｍＡ，８ｍＡ，１６ｍＡの５段階に変化する。これはシフトレジスタ８，１０でのＢＣＤコード化したデータの重みに対応する。ミラー定電流回路２０は、基準電流発生回路３２からの基準電流と等しい値の発光電流を各発光体２に加え、そのオンオフはオアゲート１６で制御する。
【００１２】
Ａ１１〜Ａ１５はアンドゲートで、シフトレジスタ１０に接続され、各ブロック毎に５個のアンドゲートＡ１１〜Ａ１５がある。アンドゲートＡ１１〜Ａ１５は駆動ＩＣ６からの信号でブロック毎に動作し、現在駆動中のブロックに対応するブロックばらつき補正データをシフトレジスタ１０から読み出す。ＯＲ１〜ＯＲ５はオアゲートで、オアゲートＯＲ１はアンドゲートＡ１１からの各ブロックの最下位の信号を合成し、同様にオアゲートＯＲ２は下から２番目の位の信号を合成し、以下順に信号を合成する。Ａ１６〜Ａ２０はアンドゲートで、オアゲートＯＲ１〜ＯＲ５の信号をシフトレジスタ２６からの信号にアンド演算で同期させる。３２はオアゲートで、アンドゲートＡ１６〜Ａ２０の出力をオア演算し、ブロックばらつきの補正の間、オアゲート１６をオンさせる。
【００１３】
図１のＬＥＤヘッドは図２のように変更でき、図２には変更部のみを示す。４０はパラレルイン・シリアルアウトのシフトレジスタで、ＯＲ６はオアゲート、４２はアンドゲートで、シフトクロックＳＣＬＫ１やシフトレジスタ２８の出力信号を用いて、シフトレジスタ４０のデータを１ビットずつ順に左シフトさせ、最下位のデータから読み出す。このようにすればアンドゲートＡ１〜Ａ１０を用いずに、シフトレジスタ４０を用いて、シフトレジスタ８の発光体毎のばらつき補正データと、シフトレジスタ１２の階調印画データを、１ビットずつスライスして読み出すことができる。
【００１４】
同様に、シフトレジスタ１０をシフトクロックＳＣＬＫ２で１ビットずつ左シフトする循環型のシフトレジスタとし、最下位のビットのみを読み出せば、アンドゲートＡ１１〜Ａ１５やオアゲートＯＲ１〜ＯＲ５は不要になる。この場合、アンドゲートＡ１６〜Ａ２０には例えば全て、シフトレジスタ１０の最下位の信号を入力し、シフトレジスタ２６の信号とアンドゲートＡ１６〜Ａ２０で同期させて、ビット毎の信号を取り出せば良い。
【００１５】
図３に実施例の動作を示す。シフトレジスタ８には発光体２毎のばらつき補正データが入力され、シフトレジスタ１２には階調印画データが入力される。またシフトレジスタ１０にはブロック毎のばらつきの補正データが入力される。これらのデータはいずれもＢＣＤコード化して入力される。シフトレジスタ８，１２には１ブロック分のデータが入力され、図示しないラッチ信号によりラッチ回路１４に転送される。
【００１６】
図３は１ブロック分の動作波形を示し、最初にシフトクロックＳＣＬＫ１がシフトレジスタ２２，２４に５クロック送られる。最初の１クロックではアンドゲートＡ１とスイッチＳ１がオンし、発光体毎のばらつき補正データの最下位ビットに応じて基準電流発生回路３２が動作し、基準電流は１ｍＡとなる。個々のミラー定電流回路２０は、発光体毎のばらつき補正データの最下位ビットの値に応じてオアゲート１６でオンオフし、オンの場合発光電流は１ｍＡである。次のクロックで基準電流は２ｍＡとなり、ミラー定電流回路２０は発光体毎のばらつき補正データの下から２番目のビットの値によりオンオフし、オンの場合、発光電流２ｍＡとなる。以下順に基準電流は４ｍＡ，８ｍＡ，１６ｍＡと変化し、これに同期して発光体毎のばらつき補正データでの各ビットの値に応じてオアゲート１６がオンオフする。このように、シフトレジスタ２４とスイッチＳ１〜Ｓ５を用いて、基準電流発生回路３２の基準電流値を変化させ、これに同期してアンドゲートＡ１〜Ａ５とシフトレジスタ２２を用いて、発光体毎のばらつき補正データを１ビットずつスライスして読み出し、基準電流の変化に同期してオアゲート１６をオンオフさせる。
【００１７】
次に、シフトクロックＳＣＬＫ２をシフトレジスタ２６に５クロック送り、ブロックばらつきを補正する。アンドゲートＡ１１〜Ａ１５を用いて駆動中のブロックに対するブロックばらつき補正データを読み出し、オアゲートＯＲ１〜ＯＲ５を介して取り出す。取り出した信号を、アンドゲートＡ１６〜Ａ２０でシフトレジスタ２６の出力に同期させ、スイッチＳ１〜Ｓ５に送る。このようにシフトレジスタ２６とアンドゲートＡ１６〜Ａ２０等により、シフトレジスタ１０のデータを１ビットずつスライスして読み出し、それに応じて基準電流発生回路３２の基準電流が変化する。アンドゲートＡ１６〜Ａ２０の出力をオアゲート３４でオア演算し、その出力Ｆでオアゲート１６をオンさせ、ミラー定電流回路２０を基準電流発生回路３２で定まる電流値で動作させる。
【００１８】
発光体毎のばらつき補正と、ブロック毎のばらつき補正が終了すると、階調印画を行う。このためにシフトクロックＳＣＬＫ３を５クロック用いて、シフトレジスタ２８からパルス幅が１：２：４：８：１６の出力パルスを取り出す。このパルスでアンドゲートＡ６〜Ａ１０を動作させ、シフトレジスタ１２からの階調印画データに応じた時間、オアゲート１６をオンさせる。階調印画データでの駆動時の発光電流は一定で、１〜１６ｍＡのいずれでも良いが、ここでは１６ｍＡとした。
【００１９】
図４に、実施例でのばらつき補正と階調印画の原理を示す。ＬＥＤヘッドではブロックの平均発光出力に対する発光体２毎の出力ばらつきが例えば±３０％程度存在し、ブロック毎のばらつきはさらに大きく、例えば±１００％程度存在する。そこでブロック間のばらつきを補正するように発光電流を△ｉ１だけ変化させ、発光体２毎のばらつきを補正するように発光電流を△ｉ２だけ変化させ、ばらつきを補正する。このために基準電流発生回路３２の基準電流を１ｍＡから１６ｍＡへと変化させ、それに同期してばらつき補正データを１ビットずつ取り出し、ばらつき補正データに従ってミラー定電流回路２０をオンオフさせる。そして階調制御はシフトレジスタ２８を用いたパルス幅制御で行い、パルス幅制御の間発光電流は一定とする。
【００２０】
実施例の効果を示すと、ばらつきの補正と階調印画を別個に処理するので、演算量が少なく、簡単な駆動回路を用いることができ、かつ高速印画に適する。ばらつきの補正は、発光体毎のばらつきとブロック単位のばらつきに分割して行うので、ブロック単位のばらつき補正データは不変で、その分データ転送や処理が簡単になる。発光電流の制御は基準電流発生回路３２とミラー定電流回路２０を用いるので、基準電流を変えるだけで良い。階調印画はパルス幅制御で行い、ばらつき補正とは分離して行える。またデータの取り出しはアンドゲートＡ１〜Ａ２０等により簡単に行え、ビット毎にカウンタを設ける必要が無い。
【００２１】
【発明の効果】
この発明では、ＬＥＤヘッドでのばらつき補正と階調印画とを単純な回路で正確に行うことができる。特に、発光体毎のばらつき補正とブロック毎のばらつき補正と、階調印画とを別個に処理できる。
【図面の簡単な説明】
【図１】実施例のＬＥＤヘッドの要部回路図
【図２】変形例のＬＥＤヘッドの要部回路図
【図３】実施例の動作波形図
【図４】実施例での階調印画と発光体ばらつき並びにブロックばらつきの補正原理を示す特性図
【符号の説明】
２ 発光体
４ カソードドライブトランジスタ
６ カソード駆動ＩＣ
８〜１２ シフトレジスタ
１４ ラッチ回路
Ａ１〜Ａ２０ アンドゲート
ＯＲ１〜ＯＲ６ オアゲート
２０ ミラー定電流回路
２２〜２８ シフトレジスタ
Ｓ１〜Ｓ５ スイッチ
３０ オアゲート
３２ 基準電流発生回路
４０ シフトレジスタ
４２ アンドゲート
【発明の利用分野】
この発明はＬＥＤヘッドに関し、特に発光体単位や、発光体のブロック単位のばらつきを補正し、さらに階調印画を行うようにしたＬＥＤヘッドに関する。
【０００２】
【従来技術】
特公平６−３０８９１号公報はサーマルヘッドについて、各ドット毎にカウンタを設けて階調印画データをカウンタにプリセットし、エネーブルクロックでカウンタを１ビットずつ減算し、カウンタの値が０になるまで印画することを提案している。しかしながらこの手法は、発光体のばらつきの著しいＬＥＤヘッドには適用できない。ＬＥＤヘッドでは複数の発光体からなる発光体のブロック、例えばＬＥＤアレイ、毎のばらつきが著しく、これを補正する必要がある。またブロック内での個別の発光体毎のばらつきも著しい。そこでこれらを全て発光時間の制御で処理しようとすると、発光体を駆動する前に、ブロック単位のばらつき補正データと発光体毎のばらつき補正データと、階調印画データとを加算して、発光時間を求める必要がある。このような処理は大量の演算を必要とし、ＬＥＤヘッドを高価格化すると共に、高速印画の妨げとなる。
【０００３】
【発明の課題】
この発明の課題は、ＬＥＤヘッドのばらつき補正と階調印画を単純な回路で正確に行うことにある。
【０００４】
【発明の構成】
この発明はＬＥＤヘッドの、各発光体毎のばらつき補正データを記憶するための第１のメモリと、ＬＥＤヘッドでの複数の発光体からなるブロック毎のばらつき補正データを記憶するための第２のメモリと、ＬＥＤヘッドの各発光体毎の階調印画データを記憶するための第３のメモリと、前記各メモリから前記各データを読み出すための読み出し手段と、前記各発光体に発光電流を供給するための、出力可変電流源と、読み出した第１及び第２のメモリのデータに従って前記出力可変電流源を制御し、発光電流を変化させるための発光電流制御手段と、読み出した第３のメモリのデータに従って、かつ前記発光電流制御手段により発光電流を変化させる時間帯とは異なる時間帯に、前記出力可変電流源からの発光電流の持続時間を制御するための発光時間制御手段とを設けたことを特徴とする。
【０００５】
好ましくは、前記第１〜第３の各メモリを前記各データをビット毎に１：２：４…の２倍ずつ変化する重みを持つＢＣＤコード化して記憶するように構成し、前記読み出し手段を前記各データをメモリ毎に時分割してビット毎に読み出すように構成し、
前記出力可変電流源をその発光電流が前記ＢＣＤコードの各ビットに応じた重みで変化するように構成して、読み出した第１及び第２のメモリの各ビットに同期して、発光電流制御手段で出力可変電流源からの発光電流を変化させ、
さらに前記発光時間制御手段を、読み出した第３のメモリの各ビット毎に、その重みに応じた幅のパルスを発生させるパルス発生回路で構成し、各パルス幅の間、出力可変電流源からほぼ一定の発光電流を発生させるようにする。
【０００６】
【発明の作用】
請求項１の発明では、第１のメモリに発光体毎のばらつき補正データを、第２のメモリにブロック毎のばらつき補正データを、第３のメモリに階調印画データを記憶させる。そして発光体毎のばらつき補正データとブロック毎のばらつき補正データに従って、出力可変電流源を制御し、発光電流を制御する。また階調印画データに従って、発光時間を制御する。このためばらつきの補正と階調印画は別個の時間帯に行え、またブロックばらつきの補正と発光体毎のばらつき補正も別個に行うことができ、ばらつきの補正データと階調印画データの合成演算を必要としない。
【０００７】
請求項２の発明では、発光体毎のばらつき補正とブロック毎のばらつき補正と階調印画とを、文字通り別個に時分割で行う。ばらつきの補正は、ばらつき補正データのＢＣＤコードでの各ビットの重みに応じて、発光電流を変化させることで行い、階調印画は、階調印画データのＢＣＤコードでの各ビットの重みに応じたパルス幅で、発光時間を制御することで行う。
【０００８】
【実施例】
図１〜図４に実施例とその変形とを示す。図１において、２は個別の発光体で、発光体２は例えば６４〜１２８個単位でＬＥＤアレイを構成し、各ＬＥＤアレイを１つのブロックと呼び、例えば４０ブロック用いる。ＬＥＤヘッドでは各ブロック毎や各発光体２毎の出力ばらつきが著しく、階調制御にはこれらのばらつき補正が必要である。ＬＥＤヘッドはスタチックドライブでもダイナミックドライブでも良いが、ブロック単位のばらつきと発光体２単位のばらつきを別個に処理するので、この発明はダイナミックドライブに適している。４はカソードドライブトランジスタで、ＬＥＤアレイを１ブロックずつ順次駆動する。６はカソード駆動ＩＣで、複数のカソードドライブトランジスタ４を１個ずつ順次オンさせる。カソード駆動ＩＣ６は、プリンタ本体からのクロックＣＬＯＣＫをカウントし、クロックのカウント値からブロックの変更を検出して、トランジスタ４を制御する。
【０００９】
８はシフトレジスタからなる第１のメモリで、各発光体２毎のばらつき補正データＤＡＴＡ１をＢＣＤコード化して、例えば５ビット長の３２段階で記憶する。１０はシフトレジスタからなる第２のメモリで、各ブロック毎のばらつき補正データＤＡＴＡ２をＢＣＤコード化し、例えば５ビット３２段階で記憶する。ブロックばらつき補正データは不変なので、シフトレジスタ１０に変えてＥＰＲＯＭ等の不揮発性メモリに記憶させても良い。１２はシフトレジスタからなる第３のメモリで、各発光体２毎の階調印画データＤＡＴＡ３を同様にＢＣＤコード化し、例えば５ビット３２階調で記憶する。１４はラッチ回路で、シフトレジスタ８，１２のデータの転送を受け、Ａ１〜Ａ１０は発光体２毎のアンドゲート、１６はオアゲート、２０は発光体２毎のミラー定電流回路である。
【００１０】
２２，２４，２６，２８は例えば各５ビットのシフトレジスタで、シフトレジスタ２２，２４はストローブ信号ＳＣＬＫ１で駆動され、この信号で出力データビットが１ビットずつ順にシフトし、出力ビットの持続時間は共通である。またシフトレジスタ２６はストローブ信号ＳＣＬＫ２で駆動され、この信号でデータビットが１ビットずつシフトし、出力ビットの持続時間は共通である。シフトレジスタ２８はＤＦＦとゲートを用いた分周回路からなり、通常の分周回路との違いは上位のビットにデータがあると、それよりも下位のビットの出力をブロックすることである。上位ビットを左側に示すものとして、例えば分周回路の内部出力が（０，１，１，１，１）の場合、上から２番目のビットに１のデータがあるので、外部出力は（０，１，０，０，０）となる。シフトレジスタ２８はストローブ信号ＳＣＬＫ３で駆動され、最下位ビットからの出力時間を１とすると、ビット毎の出力時間は１：２：４：８：１６の５段階に変化し、ビットの重みに応じた出力時間を持つ。シフトレジスタ２８がパルス発生回路に対応する。
【００１１】
Ｓ１〜Ｓ５はスイッチ、３０はオアゲート、３２は基準電流発生回路で、スイッチＳ１〜Ｓ５により内蔵の基準抵抗の値を切り替えて基準電流を切り替え、基準電流値は例えば１ｍＡ，２ｍＡ，４ｍＡ，８ｍＡ，１６ｍＡの５段階に変化する。これはシフトレジスタ８，１０でのＢＣＤコード化したデータの重みに対応する。ミラー定電流回路２０は、基準電流発生回路３２からの基準電流と等しい値の発光電流を各発光体２に加え、そのオンオフはオアゲート１６で制御する。
【００１２】
Ａ１１〜Ａ１５はアンドゲートで、シフトレジスタ１０に接続され、各ブロック毎に５個のアンドゲートＡ１１〜Ａ１５がある。アンドゲートＡ１１〜Ａ１５は駆動ＩＣ６からの信号でブロック毎に動作し、現在駆動中のブロックに対応するブロックばらつき補正データをシフトレジスタ１０から読み出す。ＯＲ１〜ＯＲ５はオアゲートで、オアゲートＯＲ１はアンドゲートＡ１１からの各ブロックの最下位の信号を合成し、同様にオアゲートＯＲ２は下から２番目の位の信号を合成し、以下順に信号を合成する。Ａ１６〜Ａ２０はアンドゲートで、オアゲートＯＲ１〜ＯＲ５の信号をシフトレジスタ２６からの信号にアンド演算で同期させる。３２はオアゲートで、アンドゲートＡ１６〜Ａ２０の出力をオア演算し、ブロックばらつきの補正の間、オアゲート１６をオンさせる。
【００１３】
図１のＬＥＤヘッドは図２のように変更でき、図２には変更部のみを示す。４０はパラレルイン・シリアルアウトのシフトレジスタで、ＯＲ６はオアゲート、４２はアンドゲートで、シフトクロックＳＣＬＫ１やシフトレジスタ２８の出力信号を用いて、シフトレジスタ４０のデータを１ビットずつ順に左シフトさせ、最下位のデータから読み出す。このようにすればアンドゲートＡ１〜Ａ１０を用いずに、シフトレジスタ４０を用いて、シフトレジスタ８の発光体毎のばらつき補正データと、シフトレジスタ１２の階調印画データを、１ビットずつスライスして読み出すことができる。
【００１４】
同様に、シフトレジスタ１０をシフトクロックＳＣＬＫ２で１ビットずつ左シフトする循環型のシフトレジスタとし、最下位のビットのみを読み出せば、アンドゲートＡ１１〜Ａ１５やオアゲートＯＲ１〜ＯＲ５は不要になる。この場合、アンドゲートＡ１６〜Ａ２０には例えば全て、シフトレジスタ１０の最下位の信号を入力し、シフトレジスタ２６の信号とアンドゲートＡ１６〜Ａ２０で同期させて、ビット毎の信号を取り出せば良い。
【００１５】
図３に実施例の動作を示す。シフトレジスタ８には発光体２毎のばらつき補正データが入力され、シフトレジスタ１２には階調印画データが入力される。またシフトレジスタ１０にはブロック毎のばらつきの補正データが入力される。これらのデータはいずれもＢＣＤコード化して入力される。シフトレジスタ８，１２には１ブロック分のデータが入力され、図示しないラッチ信号によりラッチ回路１４に転送される。
【００１６】
図３は１ブロック分の動作波形を示し、最初にシフトクロックＳＣＬＫ１がシフトレジスタ２２，２４に５クロック送られる。最初の１クロックではアンドゲートＡ１とスイッチＳ１がオンし、発光体毎のばらつき補正データの最下位ビットに応じて基準電流発生回路３２が動作し、基準電流は１ｍＡとなる。個々のミラー定電流回路２０は、発光体毎のばらつき補正データの最下位ビットの値に応じてオアゲート１６でオンオフし、オンの場合発光電流は１ｍＡである。次のクロックで基準電流は２ｍＡとなり、ミラー定電流回路２０は発光体毎のばらつき補正データの下から２番目のビットの値によりオンオフし、オンの場合、発光電流２ｍＡとなる。以下順に基準電流は４ｍＡ，８ｍＡ，１６ｍＡと変化し、これに同期して発光体毎のばらつき補正データでの各ビットの値に応じてオアゲート１６がオンオフする。このように、シフトレジスタ２４とスイッチＳ１〜Ｓ５を用いて、基準電流発生回路３２の基準電流値を変化させ、これに同期してアンドゲートＡ１〜Ａ５とシフトレジスタ２２を用いて、発光体毎のばらつき補正データを１ビットずつスライスして読み出し、基準電流の変化に同期してオアゲート１６をオンオフさせる。
【００１７】
次に、シフトクロックＳＣＬＫ２をシフトレジスタ２６に５クロック送り、ブロックばらつきを補正する。アンドゲートＡ１１〜Ａ１５を用いて駆動中のブロックに対するブロックばらつき補正データを読み出し、オアゲートＯＲ１〜ＯＲ５を介して取り出す。取り出した信号を、アンドゲートＡ１６〜Ａ２０でシフトレジスタ２６の出力に同期させ、スイッチＳ１〜Ｓ５に送る。このようにシフトレジスタ２６とアンドゲートＡ１６〜Ａ２０等により、シフトレジスタ１０のデータを１ビットずつスライスして読み出し、それに応じて基準電流発生回路３２の基準電流が変化する。アンドゲートＡ１６〜Ａ２０の出力をオアゲート３４でオア演算し、その出力Ｆでオアゲート１６をオンさせ、ミラー定電流回路２０を基準電流発生回路３２で定まる電流値で動作させる。
【００１８】
発光体毎のばらつき補正と、ブロック毎のばらつき補正が終了すると、階調印画を行う。このためにシフトクロックＳＣＬＫ３を５クロック用いて、シフトレジスタ２８からパルス幅が１：２：４：８：１６の出力パルスを取り出す。このパルスでアンドゲートＡ６〜Ａ１０を動作させ、シフトレジスタ１２からの階調印画データに応じた時間、オアゲート１６をオンさせる。階調印画データでの駆動時の発光電流は一定で、１〜１６ｍＡのいずれでも良いが、ここでは１６ｍＡとした。
【００１９】
図４に、実施例でのばらつき補正と階調印画の原理を示す。ＬＥＤヘッドではブロックの平均発光出力に対する発光体２毎の出力ばらつきが例えば±３０％程度存在し、ブロック毎のばらつきはさらに大きく、例えば±１００％程度存在する。そこでブロック間のばらつきを補正するように発光電流を△ｉ１だけ変化させ、発光体２毎のばらつきを補正するように発光電流を△ｉ２だけ変化させ、ばらつきを補正する。このために基準電流発生回路３２の基準電流を１ｍＡから１６ｍＡへと変化させ、それに同期してばらつき補正データを１ビットずつ取り出し、ばらつき補正データに従ってミラー定電流回路２０をオンオフさせる。そして階調制御はシフトレジスタ２８を用いたパルス幅制御で行い、パルス幅制御の間発光電流は一定とする。
【００２０】
実施例の効果を示すと、ばらつきの補正と階調印画を別個に処理するので、演算量が少なく、簡単な駆動回路を用いることができ、かつ高速印画に適する。ばらつきの補正は、発光体毎のばらつきとブロック単位のばらつきに分割して行うので、ブロック単位のばらつき補正データは不変で、その分データ転送や処理が簡単になる。発光電流の制御は基準電流発生回路３２とミラー定電流回路２０を用いるので、基準電流を変えるだけで良い。階調印画はパルス幅制御で行い、ばらつき補正とは分離して行える。またデータの取り出しはアンドゲートＡ１〜Ａ２０等により簡単に行え、ビット毎にカウンタを設ける必要が無い。
【００２１】
【発明の効果】
この発明では、ＬＥＤヘッドでのばらつき補正と階調印画とを単純な回路で正確に行うことができる。特に、発光体毎のばらつき補正とブロック毎のばらつき補正と、階調印画とを別個に処理できる。
【図面の簡単な説明】
【図１】実施例のＬＥＤヘッドの要部回路図
【図２】変形例のＬＥＤヘッドの要部回路図
【図３】実施例の動作波形図
【図４】実施例での階調印画と発光体ばらつき並びにブロックばらつきの補正原理を示す特性図
【符号の説明】
２ 発光体
４ カソードドライブトランジスタ
６ カソード駆動ＩＣ
８〜１２ シフトレジスタ
１４ ラッチ回路
Ａ１〜Ａ２０ アンドゲート
ＯＲ１〜ＯＲ６ オアゲート
２０ ミラー定電流回路
２２〜２８ シフトレジスタ
Ｓ１〜Ｓ５ スイッチ
３０ オアゲート
３２ 基準電流発生回路
４０ シフトレジスタ
４２ アンドゲート
Claims (2)
- ＬＥＤヘッドの各発光体毎のばらつき補正データを記憶するための第１のメモリと、ＬＥＤヘッドでの複数の発光体からなるブロック毎のばらつき補正データを記憶するための第２のメモリと、ＬＥＤヘッドの各発光体毎の階調印画データを記憶するための第３のメモリと、
前記各メモリから前記各データを読み出すための読み出し手段と、
前記各発光体に発光電流を供給するための、出力可変電流源と、
読み出した第１及び第２のメモリのデータに従って前記出力可変電流源を制御し、発光電流を変化させるための発光電流制御手段と、
読み出した第３のメモリのデータに従って、かつ前記発光電流制御手段により発光電流を変化させる時間帯とは異なる時間帯に、前記出力可変電流源からの発光電流の持続時間を制御するための発光時間制御手段とを設けたことを特徴とするＬＥＤヘッド。 - 前記第１〜第３の各メモリを前記各データをビット毎に１：２：４…の２倍ずつ変化する重みを持つＢＣＤコード化して記憶するように構成し、前記読み出し手段を前記各データをメモリ毎に時分割してビット毎に読み出すように構成し、
前記出力可変電流源をその発光電流が前記ＢＣＤコードの各ビットに応じた重みで変化するように構成して、読み出した第１及び第２のメモリの各ビットに同期して、発光電流制御手段で出力可変電流源からの発光電流を変化させ、
さらに前記発光時間制御手段を、読み出した第３のメモリの各ビット毎に、その重みに応じた幅のパルスを発生させるパルス発生回路で構成し、各パルス幅の間、出力可変電流源からほぼ一定の発光電流を発生させるようにしたことを特徴とする請求項１記載のＬＥＤヘッド。
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|---|---|---|---|
| JP21257995A JP3582901B2 (ja) | 1995-07-28 | 1995-07-28 | Ｌｅｄヘッド |
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Family Applications (1)
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