JP3589891B2

JP3589891B2 - 半導体集積回路

Info

Publication number: JP3589891B2
Application number: JP07432699A
Authority: JP
Inventors: 田博司岡
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1999-03-18
Filing date: 1999-03-18
Publication date: 2004-11-17
Anticipated expiration: 2019-03-18
Also published as: JP2000267748A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体集積回路に係り、特に、ベース電流補正回路を備えたカレントミラー回路に関する。
【０００２】
【従来の技術】
図４は、従来のカレントミラー回路の回路図である。
【０００３】
図４に示した従来のカレントミラー回路は、電源電位ノードＶＣＣと信号入力ノードＩｉｎとの間に接続されたｐｎｐトランジスタＱ４１と、電源電位ノードＶＣＣと信号出力ノードＩｏｕｔとの間に接続され、ベースがｐｎｐトランジスタＱ４１のベースと共通接続されたｐｎｐトランジスタＱ４２と、ｐｎｐトランジスタＱ４１のベース及びｐｎｐトランジスタＱ４２のベースと接地共通電位ノードとの間に接続され、ベースがｐｎｐトランジスタＱ４１のコレクタに接続されたｐｎｐトランジスタＱ４３とを備えている。また、図４の例では、電源電位ノードＶＣＣとｐｎｐトランジスタＱ４１のエミッタとの間、電源電位ノードＶＣＣとｐｎｐトランジスタＱ４２のエミッタとの間にそれぞれ抵抗Ｒ４１，Ｒ４２が挿入接続されている。ｐｎｐトランジスタＱ４１とｐｎｐトランジスタＱ４２とはカレントミラーを構成し、ｐｎｐトランジスタＱ４３はｐｎｐトランジスタＱ４１及びＱ４２のベース電流補正回路を構成する。
【０００４】
この従来のカレントミラー回路の信号入力ノードＩｉｎに入力信号Ｉｉｎが入力されるとトランジスタＱ４１にコレクタ電流が流れ、その一部がトランジスタＱ４３のベース電流となってトランジスタＱ４３が導通状態となりトランジスタＱ４２にコレクタ電流が流れるので、トランジスタＱ４１とカレントミラーを構成するトランジスタＱ４２にも、トランジスタＱ４１のコレクタ電流と同等のコレクタ電流が流れる。即ち、トランジスタＱ４３のベース電流をＩｂとすると、トランジスタＱ４１，Ｑ４２のコレクタ電流は共にＩｉｎ−Ｉｂとなる。
【０００５】
ベース電流補正回路であるトランジスタＱ４３が備えられておらず、トランジスタＱ４１のベース・コレクタ間が接続されているカレントミラー回路の場合、トランジスタＱ４１，Ｑ４２のベース電流の分だけトランジスタＱ４１のコレクタ電流が減少し、カレントミラー回路の精度が低下するという問題点がある。
【０００６】
一方、上記図４に示した従来のカレントミラー回路においては、トランジスタＱ４３が導通状態となることによりトランジスタＱ４１，Ｑ４２にベース電流が流れる。従って、トランジスタＱ４１，Ｑ４２のベース電流をＩｂ（Ｑ４１），Ｉｂ（Ｑ４２），トランジスタＱ４１，Ｑ４２，Ｑ４３の電流増幅率をｈｆｅとすると、トランジスタＱ４３のベース電流はＩｂ＝｛Ｉｂ（Ｑ４１）＋Ｉｂ（Ｑ４２）｝／ｈｆｅであり、トランジスタＱ４１のコレクタ電流は、トランジスタＱ４３のベース電流Ｉｂの分だけ減少する。即ち、トランジスタＱ４１，Ｑ４２のコレクタ電流は共にＩｉｎ−Ｉｂとなって、トランジスタＱ４３のベース電流Ｉｂの分だけ減少するものの、トランジスタＱ４１，Ｑ４２のコレクタ電流に対するトランジスタＱ４１，Ｑ４２のベース電流の影響が補正され、カレントミラー回路の精度を向上させることができる。
【０００７】
【発明が解決しようとする課題】
しかしながら、上述した図４の従来のカレントミラー回路においては、トランジスタＱ４１，Ｑ４２のコレクタ電流はほぼ等しいものの、入力信号Ｉｉｎに対する出力信号ＩｏｕｔはＩｉｎ−Ｉｂであり、トランジスタＱ４３のベース電流Ｉｂが入力信号Ｉｉｎに対するオフセット電流になり、カレントミラー回路としての信号伝達精度を低下させるという問題点があった。
【０００８】
また、このオフセット電流であるトランジスタＱ４３のベース電流Ｉｂが、トランジスタＱ４１，Ｑ４２，Ｑ４３の電流増幅率ｈｆｅの温度特性、素子特性ばらつきに依存して変化することも、カレントミラー回路としての信号伝達精度を低下させる原因になっていた。
【０００９】
本発明は上記問題点に鑑みてなされたもので、その目的は、信号伝達精度をさらに向上させることが可能な構成のベース電流補正回路を備えたカレントミラー回路を提供することである。
【００１０】
【課題を解決するための手段】
本発明に係る半導体集積回路によれば、電源電位ノードと信号入力ノードとの間に接続された第１のｐｎｐトランジスタと、電源電位ノードと信号出力ノードとの間に接続され、ベースが第１のｐｎｐトランジスタのベースと共通接続された第２のｐｎｐトランジスタと、コレクタが電源電位ノードに接続され、ベースが第２のｐｎｐトランジスタのコレクタに接続された第１のｎｐｎトランジスタと、コレクタが第１のｎｐｎトランジスタのエミッタに接続され、ベースが第１のｐｎｐトランジスタのコレクタに接続された第２のｎｐｎトランジスタと、コレクタが第１及び第２のｐｎｐトランジスタの共通接続されたベースに接続され、ベースが所定の電位ノードに接続され、エミッタが第２のｎｐｎトランジスタのエミッタと共通接続された第３のｎｐｎトランジスタと、第２及び第３のｎｐｎトランジスタの共通接続されたエミッタと接地共通電位ノードとの間に接続された定電流源とを備えたことを特徴とし、この構成により、カレントミラーを構成する第１及び第２のｐｎｐトランジスタのベース電流の影響が第２及び第３のｎｐｎトランジスタ並びに定電流源により構成されるベース電流補正回路で補正され、第２のｎｐｎトランジスタのベース電流の影響が第１のｎｐｎトランジスタにより構成されるベース電流補正回路で補正されるので、信号伝達精度の高いカレントミラー回路を提供することができる。
【００１１】
第１のｐｎｐトランジスタのコレクタと信号入力ノードとの間、第２のｐｎｐトランジスタと信号出力ノードとの間に、それぞれ第１，第２のダイオードを直列に挿入接続すると、より動作が安定で、信号伝達精度の高いカレントミラー回路を提供することができる。
【００１２】
即ち、所定の電位ノードの電位は、電源電位ノード及び信号出力ノードの各電位以下の電位であるものとすると、より動作が安定で、信号伝達精度の高いカレントミラー回路を提供することができる。
【００１３】
【発明の実施の形態】
以下、本発明に係る半導体集積回路の実施の形態について、図面を参照しながら説明する。
【００１４】
図１は、本発明の第１の実施の形態に係る半導体集積回路を示した回路図である。
【００１５】
図１に示した本発明の第１の実施の形態に係る半導体集積回路は、電源電位ノードＶＣＣと信号入力ノードＩｉｎとの間に接続されたｐｎｐトランジスタＱ１１と、電源電位ノードＶＣＣと信号出力ノードＩｏｕｔとの間に接続され、ベースがｐｎｐトランジスタＱ１１のベースと共通接続されたｐｎｐトランジスタＱ１２と、コレクタが電源電位ノードＶＣＣに接続され、ベースがｐｎｐトランジスタＱ１２のコレクタに接続されたｎｐｎトランジスタＱ１３と、コレクタがｎｐｎトランジスタＱ１３のエミッタに接続され、ベースがｐｎｐトランジスタＱ１１のコレクタに接続されたｎｐｎトランジスタＱ１４と、コレクタがｐｎｐトランジスタＱ１１及びＱ１２の共通接続されたベースに接続され、ベースが所定の電位ノードＶＡに接続され、エミッタがｎｐｎトランジスタＱ１４のエミッタと共通接続されたｎｐｎトランジスタＱ１５と、ｎｐｎトランジスタＱ１４及びＱ１５の共通接続されたエミッタと接地共通電位ノードとの間に接続された定電流源Ｉ１１とを備えている。また、図１の例では、電源電位ノードＶＣＣとｐｎｐトランジスタＱ１１のエミッタとの間、電源電位ノードＶＣＣとｐｎｐトランジスタＱ１２のエミッタとの間にそれぞれ抵抗Ｒ１１，Ｒ１２が挿入接続されている。ｐｎｐトランジスタＱ１１とｐｎｐトランジスタＱ１２とはカレントミラーを構成し、ｎｐｎトランジスタＱ１４，Ｑ１５及び定電流源Ｉ１１はｐｎｐトランジスタＱ１１及びＱ１２のベース電流補正回路を構成し、ｎｐｎトランジスタＱ１３はｎｐｎトランジスタＱ１４のベース電流補正回路を構成する。また、回路が正常に動作するためには、所定の電位ノードＶＡの電位ＶＡは、電源電位ノードＶＣＣ及び信号出力ノードＩｏｕｔの各電位以下の電位でなければならない。
【００１６】
本発明の第１の実施の形態に係る半導体集積回路の動作は、以下の通りである。ここで、トランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４のベース電流をそれぞれＩｂ１１，Ｉｂ１２，Ｉｂ１３，Ｉｂ１４とする。
【００１７】
信号入力ノードＩｉｎに入力信号Ｉｉｎが入力されるとトランジスタＱ１１にコレクタ電流が流れ、その一部がトランジスタＱ１４のベース電流となってトランジスタＱ１４が導通状態となりトランジスタＱ１３，Ｑ１４にコレクタ電流が流れる。トランジスタＱ１４のベース電流がＩｂ１４であるから、トランジスタＱ１１のコレクタ電流はＩｉｎ＋Ｉｂ１４となる。トランジスタＱ１３，Ｑ１４にコレクタ電流が流れるとトランジスタＱ１４，Ｑ１５のエミッタ電位が低下するので、トランジスタＱ１５が導通状態となりトランジスタＱ１５にエミッタ電流が流れる。トランジスタＱ１５のエミッタ電流は、トランジスタＱ１１，Ｑ１２のベース電流の和であるから、Ｉｂ１１＋Ｉｂ１２となる。従って、トランジスタＱ１３，Ｑ１４に流れるコレクタ電流はＩ１−（Ｉｂ１１＋Ｉｂ１２）である。
【００１８】
トランジスタＱ１５が導通状態となってエミッタ電流Ｉｂ１１＋Ｉｂ１２＝Ｉ１１が流れることによりトランジスタＱ１２にベース電流Ｉｂ１２が流れ、トランジスタＱ１２が導通状態となってトランジスタＱ１２にコレクタ電流が流れる。トランジスタＱ１２はトランジスタＱ１１とカレントミラー回路を構成するから、トランジスタＱ１２のコレクタ電流はＩｉｎ＋Ｉｂ１４である。
【００１９】
トランジスタＱ１３のベース電流はＩｂ１３であるので、出力信号ＩｏｕｔはＩｉｎ＋Ｉｂ１４−Ｉｂ１３となる。ここで、トランジスタＱ１３，Ｑ１４は直列接続されており、同一のコレクタ電流Ｉ１−（Ｉｂ１１＋Ｉｂ１２）が流れるので、トランジスタＱ１３のベース電流Ｉｂ１３とトランジスタＱ１４のベース電流Ｉｂ１４とは、トランジスタＱ１３，Ｑ１４の電流増幅率ｈｆｅの温度特性、素子特性ばらつきに依存して変化したとしても、常に等しいものとみなすことができる。従って、出力信号Ｉｏｕｔは常にＩｉｎに等しくなる。
【００２０】
以上のように、本発明の第１の実施の形態に係る半導体集積回路においては、カレントミラーを構成するｐｎｐトランジスタＱ１１及びＱ１２のベース電流の影響をｎｐｎトランジスタＱ１４，Ｑ１５及び定電流源Ｉ１１により構成されるベース電流補正回路で補正し、ｎｐｎトランジスタＱ１４のベース電流の影響をｎｐｎトランジスタＱ１３により構成されるベース電流補正回路で補正しているので、信号伝達精度の高いカレントミラー回路を提供することができる。
【００２１】
図２は、本発明の第２の実施の形態に係る半導体集積回路を示した回路図である。
【００２２】
図２に示した本発明の第２の実施の形態に係る半導体集積回路は、電源電位ノードＶＣＣと信号入力ノードＩｉｎとの間に順に直列接続されたｐｎｐトランジスタＱ２１及びダイオードＱ２６と、電源電位ノードＶＣＣと信号出力ノードＩｏｕｔとの間に順に直列接続されたｐｎｐトランジスタＱ２２及びダイオードＱ２７と、コレクタが電源電位ノードＶＣＣに接続され、ベースがｐｎｐトランジスタＱ２２のコレクタに接続されたｎｐｎトランジスタＱ２３と、コレクタがｎｐｎトランジスタＱ２３のエミッタに接続され、ベースがダイオードＱ２６のカソードに接続されたｎｐｎトランジスタＱ２４と、コレクタがｐｎｐトランジスタＱ２１のベース及びｐｎｐトランジスタＱ２２のベースに接続され、ベースが所定の電位ノードＶＡに接続され、エミッタがｎｐｎトランジスタＱ２４のエミッタと共通接続されたｎｐｎトランジスタＱ２５と、ｎｐｎトランジスタＱ２４及びＱ２５の共通接続されたエミッタと接地共通電位ノードとの間に接続された定電流源Ｉ２１とを備えている。また、図２の例では、電源電位ノードＶＣＣとｐｎｐトランジスタＱ２１のエミッタとの間、電源電位ノードＶＣＣとｐｎｐトランジスタＱ２２のエミッタとの間にそれぞれ抵抗Ｒ２１，Ｒ２２が挿入接続されている。ｐｎｐトランジスタＱ２１とｐｎｐトランジスタＱ２２とはカレントミラーを構成し、ｎｐｎトランジスタＱ２４，Ｑ２５及び定電流源Ｉ２１はｐｎｐトランジスタＱ２１及びＱ２２のベース電流補正回路を構成し、ｎｐｎトランジスタＱ２３はｎｐｎトランジスタＱ２４のベース電流補正回路を構成する。
【００２３】
上述のように、回路が安定して正常に動作するためには、所定の電位ノードＶＡの電位ＶＡは、電源電位ノードＶＣＣ及び信号出力ノードＩｏｕｔの各電位以下の電位でなければならない。即ち、電源電位ノードＶＣＣ及び信号出力ノードＩｏｕｔの各電位は、所定の電位ノードＶＡの電位ＶＡ以上の電位でなければならない。電源電位ノードＶＣＣの電位が所定の電位ノードＶＡの電位ＶＡより高くなるように、各電位を設定することは容易であるが、上述した本発明の第１の実施の形態に係る半導体集積回路の構成では、信号出力ノードＩｏｕｔの電位が常に所定の電位ノードＶＡの電位ＶＡ以上の電位となることは、必ずしも保証されていない。
【００２４】
そこで、本発明の第２の実施の形態に係る半導体集積回路においては、ｐｎｐトランジスタＱ２１のコレクタと信号入力ノードＩｉｎとの間、ｐｎｐトランジスタＱ２２と信号出力ノードＩｏｕｔとの間に、それぞれダイオードＱ２６，Ｑ２７を直列に挿入接続することとしたものである。ダイオードＱ２６，Ｑ２７としては、例えば、ベース・コレクタ間が接続されたｎｐｎトランジスタ又はｐｎｐトランジスタ等を用いることができる。
【００２５】
この構成において、信号出力ノードＩｏｕｔの不確定な電位をＶＡとして使用する場合、ｎｐｎトランジスタＱ２５のベース電位とｎｐｎトランジスタＱ２４のベース電位とは等しいので、信号入力ノードＩｉｎの電位はＶＡになる。従って、ダイオードＱ２６，Ｑ２７の順方向電圧をＶＦ（Ｑ２６），ＶＦ（Ｑ２７）とすると、トランジスタＱ２１のコレクタ電位は、ＶＡ（信号入力ノードＩｉｎの電位）＋ＶＦ（Ｑ２６）となり、トランジスタＱ２２のコレクタ電位は、ＶＡ（信号出力ノードＩｏｕｔの電位）＋ＶＦ（Ｑ２７）となる。ダイオードＱ２６，Ｑ２７が互いに同等の特性を有するものであれば流れる電流は等しいので、ダイオードＱ２６，Ｑ２７で発生する順方向電圧ＶＦも互いに等しくなる（ＶＦ＝ＶＦ（Ｑ２６）＝ＶＦ（Ｑ２７））。よって、トランジスタＱ２１のコレクタ電位＝トランジスタＱ２２のコレクタ電位＝ＶＡ＋ＶＦとなり、ｐｎｐトランジスタＱ２１のコレクタ・エミッタ間電圧ＶＣＥ（Ｑ２１）とｐｎｐトランジスタＱ２２のコレクタ・エミッタ間電圧ＶＣＥ（Ｑ２２）とはほぼ等しくなり、アーリー電圧の影響を低減できるので、本発明の第２の実施の形態に係る半導体集積回路によれば、より高精度のカレントミラー回路を提供することができる。
【００２６】
本発明の第２の実施の形態に係る半導体集積回路の基本的な動作については、上述した本発明の第１の実施の形態に係る半導体集積回路の動作と同様である。
図３は、本発明の第２の実施の形態に係る半導体集積回路の応用例を示した回路図である。
【００２７】
具体的には、本発明の第２の実施の形態に係る半導体集積回路を同期検波回路に使用した例であり、図３におけるｐｎｐトランジスタＱ３１，Ｑ３２，ｎｐｎトランジスタＱ３３，Ｑ３４，Ｑ３５，ダイオードＱ３６，Ｑ３７，定電流源Ｉ３１，抵抗Ｒ３１，Ｒ３２は、それぞれ、図２におけるｐｎｐトランジスタＱ２１，Ｑ２２，ｎｐｎトランジスタＱ２３，Ｑ２４，Ｑ２５，ダイオードＱ２６，Ｑ２７，定電流源Ｉ２１，抵抗Ｒ２１，Ｒ２２に対応している。
【００２８】
図３に示した同期検波回路は、エミッタが共通接続されたｎｐｎトランジスタＱ５１及びＱ５２と、ｎｐｎトランジスタＱ５１及びＱ５２の共通接続されたエミッタと接地共通電位ノードとの間に接続された定電流源Ｉ３２と、エミッタが共通接続されたｎｐｎトランジスタＱ５３及びＱ５４と、ｎｐｎトランジスタＱ５３及びＱ５４の共通接続されたエミッタと接地共通電位ノードとの間に接続された定電流源Ｉ３３と、正相入力が所定の電位ノードＶＡに接続され、逆相入力が抵抗Ｒ５１を介してダイオードＱ３７のカソードに接続され、抵抗Ｒ５２を介した負帰還回路を有する増幅器ＯＰ−ＡＭＰと、ｐｎｐトランジスタＱ３１，Ｑ３２，ｎｐｎトランジスタＱ３３，Ｑ３４，Ｑ３５，ダイオードＱ３６，Ｑ３７，定電流源Ｉ３１及び抵抗Ｒ３１，Ｒ３２により構成される本発明の第２の実施の形態に係る半導体集積回路とを備え、ｎｐｎトランジスタＱ５１及びＱ５３のコレクタがダイオードＱ３６のカソードに接続され、ｎｐｎトランジスタＱ５２及びＱ５４のコレクタがダイオードＱ３７のカソードに接続されたものであり、ｎｐｎトランジスタＱ５１及びＱ５４のベースに第１の入力信号Ｓ１が入力され、ｎｐｎトランジスタＱ５２及びＱ５３のベースに第２の入力信号Ｓ２が入力され、増幅器ＯＰ−ＡＭＰの出力ＯＵＴから出力信号が出力される。
【００２９】
図３に示した同期検波回路においても、図２に示した本発明の第２の実施の形態に係る半導体集積回路と同様に、信号入力ノード（Ｉｉｎ）であるダイオードＱ３６のカソードの電位はＶＡになり、また、増幅器ＯＰ−ＡＭＰの正相入力の電位と逆相入力の電位とは等しいから信号出力ノードＩｏｕｔの電位もＶＡとなる。
【００３０】
第１の入力信号Ｓ１と第２の入力信号Ｓ２とが、大きさ、位相が同一で、波形が互いに反転の関係にある信号である場合において、電流源Ｉ３２，Ｉ３３の電流Ｉ３２，Ｉ３３が互いに等しい電流であるときは、増幅器ＯＰ−ＡＭＰの出力ＯＵＴは０となり、電流Ｉ３２，Ｉ３３が互いに異なる電流であるときは、その差に応じた信号が増幅器ＯＰ−ＡＭＰにより増幅されて出力ＯＵＴから出力される。
【００３１】
図３に示した同期検波回路は、本発明の第２の実施の形態に係る半導体集積回路を使用しているので、高精度な差動増幅による同期検波を行うことができる。
【００３２】
【発明の効果】
本発明に係る半導体集積回路によれば、電源電位ノードと信号入力ノードとの間に接続された第１のｐｎｐトランジスタと、電源電位ノードと信号出力ノードとの間に接続され、ベースが第１のｐｎｐトランジスタのベースと共通接続された第２のｐｎｐトランジスタと、コレクタが電源電位ノードに接続され、ベースが第２のｐｎｐトランジスタのコレクタに接続された第１のｎｐｎトランジスタと、コレクタが第１のｎｐｎトランジスタのエミッタに接続され、ベースが第１のｐｎｐトランジスタのコレクタに接続された第２のｎｐｎトランジスタと、コレクタが第１及び第２のｐｎｐトランジスタの共通接続されたベースに接続され、ベースが所定の電位ノードに接続され、エミッタが第２のｎｐｎトランジスタのエミッタと共通接続された第３のｎｐｎトランジスタと、第２及び第３のｎｐｎトランジスタの共通接続されたエミッタと接地共通電位ノードとの間に接続された定電流源とを備えたので、カレントミラーを構成する第１及び第２のｐｎｐトランジスタのベース電流の影響が第２及び第３のｎｐｎトランジスタ並びに定電流源により構成されるベース電流補正回路で補正され、第２のｎｐｎトランジスタのベース電流の影響が第１のｎｐｎトランジスタにより構成されるベース電流補正回路で補正され、信号伝達精度の高いカレントミラー回路を提供することができる。
【００３３】
また、第１のｐｎｐトランジスタのコレクタと信号入力ノードとの間、第２のｐｎｐトランジスタと信号出力ノードとの間に、それぞれ第１，第２のダイオードを直列に挿入接続すると、より動作が安定で、信号伝達精度の高いカレントミラー回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体集積回路を示した回路図。
【図２】本発明の第２の実施の形態に係る半導体集積回路を示した回路図。
【図３】本発明の第２の実施の形態に係る半導体集積回路の応用例を示した回路図。
【図４】従来のカレントミラー回路の回路図。
【符号の説明】
Ｑ１１，Ｑ１２，Ｑ２１，Ｑ２２，Ｑ３１，Ｑ３２，Ｑ４１，Ｑ４２，Ｑ４３ｐｎｐトランジスタ
Ｑ１３，Ｑ１４，Ｑ１５，Ｑ２３，Ｑ２４，Ｑ２５，Ｑ３３，Ｑ３４，Ｑ３５，Ｑ５１，Ｑ５２，Ｑ５３，Ｑ５４ｎｐｎトランジスタ
Ｉ１１，Ｉ２１，Ｉ３１，Ｉ３２，Ｉ３３電流源
Ｒ１１，Ｒ１２，Ｒ２１，Ｒ２２，Ｒ３１，Ｒ３２，Ｒ４１，Ｒ４２抵抗
Ｑ２６，Ｑ２７，Ｑ３６，Ｑ３７ダイオード
Ｉｉｎ信号入力ノード
Ｉｏｕｔ信号出力ノード
ＶＣＣ電源電位ノード
ＶＡ所定の電位ノードＶＡ

Claims

電源電位ノードと信号入力ノードとの間に接続された第１のｐｎｐトランジスタと、
前記電源電位ノードと信号出力ノードとの間に接続され、ベースが前記第１のｐｎｐトランジスタのベースと共通接続された第２のｐｎｐトランジスタと、
コレクタが前記電源電位ノードに接続され、ベースが前記第２のｐｎｐトランジスタのコレクタに接続された第１のｎｐｎトランジスタと、
コレクタが前記第１のｎｐｎトランジスタのエミッタに接続され、ベースが前記第１のｐｎｐトランジスタのコレクタに接続された第２のｎｐｎトランジスタと、
コレクタが前記第１及び第２のｐｎｐトランジスタの共通接続されたベースに接続され、ベースが所定の電位ノードに接続され、エミッタが前記第２のｎｐｎトランジスタのエミッタと共通接続された第３のｎｐｎトランジスタと、
前記第２及び第３のｎｐｎトランジスタの共通接続されたエミッタと接地共通電位ノードとの間に接続された定電流源と、
を備えたことを特徴とする半導体集積回路。
電源電位ノードと信号入力ノードとの間に順に直列接続された第１のｐｎｐトランジスタ及び第１のダイオードと、
前記電源電位ノードと信号出力ノードとの間に順に直列接続された第２のｐｎｐトランジスタ及び第２のダイオードと、
コレクタが前記電源電位ノードに接続され、ベースが第２のｐｎｐトランジスタのコレクタに接続された第１のｎｐｎトランジスタと、
コレクタが前記第１のｎｐｎトランジスタのエミッタに接続され、ベースが前記第１のダイオードのカソードに接続された第２のｎｐｎトランジスタと、
コレクタが前記第１のｐｎｐトランジスタのベース及び前記第２のｐｎｐトランジスタのベースに接続され、ベースが所定の電位ノードに接続され、エミッタが前記第２のｎｐｎトランジスタのエミッタと共通接続された第３のｎｐｎトランジスタと、
前記第２及び第３のｎｐｎトランジスタの共通接続されたエミッタと接地共通電位ノードとの間に接続された定電流源と、
を備えたことを特徴とする半導体集積回路。
電源電位ノードと接地電位ノードとの間に順に直列接続された第１のｐｎｐトランジスタ、第１のダイオード、第１のｎｐｎトランジスタ及び第１の定電流源と、
前記電源電位ノードと接地電位ノードとの間に順に直列接続された第２のｐｎｐトランジスタ、第２のダイオード、第２のｎｐｎトランジスタ及び第２の定電流源と、
コレクタが前記電源電位ノードに接続され、ベースが前記第２のｐｎｐトランジスタのコレクタに接続された第３のｎｐｎトランジスタと、
コレクタが前記第３のｎｐｎトランジスタのエミッタに接続され、ベースが前記第１のダイオードのカソードに接続された第４のｎｐｎトランジスタと、
コレクタが前記第１のｐｎｐトランジスタのベース及び前記第２のｐｎｐトランジスタのベースに接続され、ベースが所定の電位ノードに接続され、エミッタが前記第４のｎｐｎトランジスタのエミッタと共通接続された第５のｎｐｎトランジスタと、
前記第４及び第５のｎｐｎトランジスタの共通接続されたエミッタと接地共通電位ノードとの間に接続された第３の定電流源と、
コレクタが前記第２のダイオードのカソードに接続され、エミッタが前記第１のｎｐｎトランジスタのエミッタと共通接続された第６のｎｐｎトランジスタと、
コレクタが前記第１のダイオードのカソードに接続され、エミッタが前記第２のｎｐｎトランジスタのエミッタと共通接続された第７のｎｐｎトランジスタと、
正相入力が前記所定の電位ノードに接続され、逆相入力が第１の抵抗を介して前記第２のダイオードのカソードに接続され、第２の抵抗を介した負帰還回路を有する増幅器とを備え、
前記第１のｎｐｎトランジスタのベース及び前記第２のｎｐｎトランジスタのベースが第１の信号入力ノードに接続され、前記第６のｎｐｎトランジスタのベース及び前記第７のｎｐｎトランジスタのベースが第２の信号入力ノードに接続され、前記増幅器の出力が信号出力ノードに接続されていることを特徴とする半導体集積回路。
前記所定の電位ノードの電位は、電源電位ノード及び信号出力ノードの各電位以下の電位であることを特徴とする請求項１乃至３のいずれかに記載の半導体集積回路。