JP3595182B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP3595182B2 JP3595182B2 JP3278499A JP3278499A JP3595182B2 JP 3595182 B2 JP3595182 B2 JP 3595182B2 JP 3278499 A JP3278499 A JP 3278499A JP 3278499 A JP3278499 A JP 3278499A JP 3595182 B2 JP3595182 B2 JP 3595182B2
- Authority
- JP
- Japan
- Prior art keywords
- type
- ion implantation
- layer
- implanted
- silicon substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/031—Manufacture or treatment of conductive parts of the interconnections
- H10W20/069—Manufacture or treatment of conductive parts of the interconnections by forming self-aligned vias or self-aligned contact plugs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
- H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/351—Substrate regions of field-effect devices
- H10D62/357—Substrate regions of field-effect devices of FETs
- H10D62/364—Substrate regions of field-effect devices of FETs of IGFETs
- H10D62/371—Inactive supplementary semiconductor regions, e.g. for preventing punch-through, improving capacity effect or leakage current
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【産業上の利用分野】
この発明は半導体装置、特にポケット層を用いたＭＯＳＦＥＴの製造方法に関するものである。
【０００２】
【従来の技術】
ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）においては、ゲート長を縮小する上で問題となってくる短チャネル効果を抑制するために、ソース・ドレインとチャネル領域に挟まれた領域に、低濃度かつ浅接合でソース・ドレインと同じ導電型の不純物層であるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）層を有する構造がよく用いられている。しかし、ゲート長が０．２５μｍ以下になってくると、ＬＤＤ構造だけでは短チャネル効果を抑制することは困難になってくる。そこで、ポケット層を有する構造を用いられることが多くなってきた。
【０００３】
ポケット層は、ソース・ドレインと異なる導電型の不純物を、動作時にチャネル領域下で空乏層が広がる部分に形成する必要がある。そのために、半導体基板表面に対して斜め方向からイオン注入を行う。これにより形成されたイオン注入領域を、他のイオン注入領域、例えばソース・ドレインとなるイオン注入領域などを形成した後、これらと同時に活性化させて形成する。
【０００４】
図７および８は従来のＭＯＳＦＥＴの形成工程を示す断面工程図である。これを用いて従来におけるポケット層を有するＭＯＳＦＥＴの形成プロセスを以下に簡単に説明する。
【０００５】
まず図７（Ａ）に示すように、Ｐ型シリコン基板４１０上に酸化膜、ポリシリコン膜、タングステンシリサイド膜および窒化膜を順に形成する。それからこれらの４層の膜をパターニングしてゲート酸化膜４１１、ポリシリコン４１２とタングステンシリサイド４１３からなるゲート電極４５０、および窒化膜パターン４４０を選択的に形成する。それからＰ型シリコン基板４１０中に、Ｐ型の不純物イオン、例えばＢＦ２ ＋を、窒化膜パターン４１４およびゲート電極４５０をマスクにして、図７（Ａ）の矢印で示すようにＰ型シリコン基板４１０の表面に対して斜め方向から注入し、Ｐ型イオン注入領域４２０を形成する。
【０００６】
次に図７（Ｂ）に示すように、Ｐ型シリコン基板４１０中に、Ｎ型の不純物イオン、例えばＡｓ＋を窒化膜パターン４１４およびゲート電極４５０をマスクにして、図７（Ｂ）の矢印で示すようにＰ型シリコン基板４１０の表面に対して垂直に注入し、Ｎ型イオン注入領域４４４を形成する。このイオン注入でのドーズ量は図７（Ｃ）におけるソース・ドレイン層４２３ａ形成のために行うイオン注入のドーズ量の１００分の１程度である。
【０００７】
次に図７（Ｃ）に示すように、ゲート電極４５０、窒化膜パターン４４０およびゲート酸化膜４１１の側壁に窒化膜からなるサイドウォールスペーサ５４１を選択的に形成し、次にＰ型シリコン基板４１０中に、Ｎ型の不純物イオン、例えばＡｓ＋をサイドウォールスペーサ４４１および窒化膜パターン４４０をマスクにして、Ｐ型シリコン基板４１０の表面に対して垂直に注入し、Ｎ型イオン注入領域４２３を形成する。
【０００８】
次に図８（Ａ）に示すように熱処理を行うことで、今までに形成した各イオン注入領域４２０、４４４、４２３をそれぞれ活性化させ、イオン注入領域４２０からポケット層４２０ａを、イオン注入領域４４４からＬＤＤ層４４４ａを、そしてイオン注入領域４２３からはソース・ドレイン層４２３ａを形成する。それから全面にＳｉＯ２などの絶縁性の層間膜４１５を形成し、ソース・ドレイン層４２３ａの上部にコンタクトホール４３０を開口させる。
【０００９】
次に図８（Ｂ）に示すように、コンタクトホール４３０内にコンタクト層４３２を埋め込み、このコンタクト層４３２の上に配線層４３１を形成する。
【００１０】
【発明が解決しようとする課題】
以上に述べたように従来のポケット層の形成工程では、シリコン基板表面に対して斜め方向からイオン注入を行い、動作時にチャネル領域下で空乏層が広がる部分にイオン注入領域を形成し、その後、このイオン注入領域を活性化することによってポケット層を形成していた。
【００１１】
しかしながら、微細化が進みデザインルールが例えば０．１８μｍ以下になってくると、ゲート電極同士の間隔がゲート電極の高さに比べて狭くなり、シリコン基板表面に対して斜め方向からイオン注入を行うと、隣のゲート電極の陰に隠れて不純物イオンが注入されない、シャドー効果が現れはじめる。こうなるとイオン注入領域が、動作時にチャネル領域下で空乏層が広がる部分にまで形成されなくなる。つまり、ポケット層を形成することができなくなる。一方、全イオン注入領域形成後に、イオン注入層を拡散する時間を長くして、ポケット層を形成する方法を用いると、他のイオン注入層、例えばソース・ドレインとなるイオン注入層が拡散しすぎてしまい、デバイス特性を劣化させてしまう。
【００１２】
本発明の目的は、短チャネル効果がより顕著となるデザインルール０．１８μｍ以下の世代の半導体装置においても、ポケット層を確実に形成できる半導体装置の製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
上述の目的を達成するため、本発明の半導体装置の製造方法では、第１導電型の半導体基板表面上に、ゲート絶縁膜およびゲート絶縁膜上に位置するゲート電極を選択的に形成する。次に第１導電型の不純物を、ゲート電極をマスクにして半導体基板表面に対して垂直に導入することにより、半導体基板中の所定の深さに第１導電型のイオン注入領域を形成する。このイオン注入領域をゲート電極に対応するチャネル領域の直下に位置するよう拡散させることにより、活性化する。その後ゲート電極をマスクにして、第２導電型の不純物を半導体基板表面より所定の深さに導入することにより、第２導電型のイオン注入領域を形成する。それからこれを活性化させて第２導電型のソースおよびドレインを形成する。
【００１４】
【発明の実施の形態】
図１および図２は本発明の半導体装置の製造方法の第１の実施の形態について説明するための断面工程図である。以下、図１および図２を用いて本発明の第１の実施の形態について説明する。
【００１５】
本発明の第１の実施の形態を用いて、ＮＭＯＳＦＥＴ（Ｎ−ｔｙｐｅ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を製造する場合について説明する。
【００１６】
まず、図１（Ａ）に示すように、Ｐ型シリコン基板１１０上に酸化膜、ポリシリコン膜、タングステンシリサイド膜および窒化膜を順に形成する。そしてこれらの４層の膜をパターニングしてゲート酸化膜１１１、ポリシリコン１１２とタングステンシリサイド１１３からなるゲート電極１５０、および窒化膜パターン１４０を選択的に形成する。
【００１７】
次に、Ｐ型シリコン基板１１０中に窒化膜パターン１１４およびゲート電極１５０をマスクにして、Ｐ型シリコン基板１１０の表面に対して図１（Ａ）の矢印で示すように垂直にＰ型の不純物イオンを注入して、Ｐ型イオン注入領域１２０を形成する。図１（Ａ）の工程のパラメータおよび条件は以下の通りである。注入する不純物イオンの種類：ＢＦ２ ＋、イオン注入エネルギー：約３０ｋｅＶ、Ｐ型シリコン基板１１０の表面からの注入深さ：０．０７〜０．１０μｍ、ドーズ量：約１０１３／ｃｍ２。
【００１８】
次に図１（Ｂ）に示すように、Ｐ型イオン注入領域１２０を動作時にチャネル領域下で空乏層が広がる部分にまで熱拡散させるため、８００〜８５０℃で６０〜９０分、熱処理を行う。この熱処理によって、Ｐ型イオン注入領域１２０は拡散されることにより活性化されてポケット層１２０ａとなる。
【００１９】
次に図１（Ｃ）に示すように、Ｐ型シリコン基板１１０中に窒化膜パターン１１４およびゲート電極１５０をマスクにして、Ｐ型シリコン基板１１０の表面に対して図１（Ｃ）の矢印で示すように垂直にＮ型の不純物イオンを注入して、Ｎ型イオン注入領域１４４を形成する。図１（Ｃ）の工程のパラメータおよび条件は以下の通りである。注入する不純物イオンの種類：Ａｓ＋、イオン注入エネルギー：約２０〜３０ｋｅＶ、Ｐ型シリコン基板の表面からの注入深さ：約０．０４〜０．０７μｍ、ドーズ量：約２×１０１３〜５×１０１３／ｃｍ２。
【００２０】
次に図２（Ａ）に示すように、ゲート電極１５０、窒化膜パターン１４０およびゲート酸化膜１１１の側壁に窒化膜からなるサイドウォールスペーサ１４１を形成する。
【００２１】
そして、Ｐ型シリコン基板１１０中に、サイドウォールスペーサ１４１および窒化膜パターン１４０をマスクにして、Ｐ型シリコン基板１１０の表面に対して垂直にＮ型の不純物イオンを注入して、Ｎ型イオン注入領域１２３を形成する。図２（Ａ）の工程のパラメータおよび条件は以下の通りである。注入する不純物イオンの種類：Ａｓ＋、イオン注入エネルギー：約５０ｋｅＶ、Ｐ型シリコン基板１１０の表面からの注入深さ：約０．１μｍ、ドーズ量：約５×１０１５／ｃｍ２。
【００２２】
次に図２（Ｂ）に示すように、約１０００℃において約１０秒熱処理を行う。この熱処理によって、Ｎ型イオン注入領域１２３は活性化されてソース・ドレイン層１２３ａとなり、Ｎ型イオン注入領域１４４は活性化されてＬＤＤ層１４４ａとなる。次に、全面にＳｉＯ２などの絶縁性の層間膜１１５を堆積させ、それからソース・ドレイン層１２３ａの上部に、フォトリソグラフィー工程とエッチング工程を行って、コンタクトホール１３０を開口させる。
【００２３】
次に図２（Ｃ）に示すように、コンタクト層１３２を形成するため導電層を全面に堆積させ、エッチバックまたはＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を行ってコンタクトホール内１３０にコンタクト層１３２を形成する。最後に配線層１３１を堆積させてフォトリソグラフィー工程とエッチング工程でパターニングする。なお、コンタクト層１３２を配線層として用いることも可能である。
【００２４】
なお窒化膜パターン１４０およびサイドウォールスペーサ１４１は、図２（Ｂ）におけるソース・ドレイン層１２３ａの上部にコンタクトホール１３０を開口するとき、フォトリソグラフィー工程におけるマスク合わせのずれに起因して、コンタクトホールの開口位置がずれた場合に生じる、ゲート電極１５０の露出を防ぐ役割がある。もしも、ゲート電極１５０が露出した状態で図２（Ｂ）に示したコンタクトホール１３０に図２（Ｃ）に示したコンタクト層１３２を形成すると、このコンタクト層１３２と、露出したゲート電極１５０が電気的に接触し、ショートしてしまう。したがって、ゲート電極１５０上に窒化膜パターン１４０を、およびゲート電極１５０、窒化膜パターン１４０およびゲート酸化膜１１１の側壁にサイドウォールスペーサ１４１を配しておくことによって上記のずれに対する問題を解消できる。
【００２５】
上述した通り、本発明の第１の実施の形態の半導体装置の製造方法では、ポケット層１２０ａとなるＰ型イオン注入領域１２０は、ソース・ドレイン層１２３ａを形成する前に独立して熱拡散するため、ソース・ドレイン層１２３ａの形成工程に影響を与えずに、ポケット層となるＰ型イオン注入領域１２０の拡散条件を任意に設定できる。つまり、Ｐ型イオン注入領域１２０をイオン注入によって直接、動作時にチャネル領域下で空乏層が広がる部分に形成しなくてもいい。したがってＰ型の不純物のイオンをＰ型シリコン基板１１０の表面に対して垂直に注入することが可能になるので、Ｐ型の不純物のイオンをゲート電極１５０によって遮られることなく注入できる。したがってゲート電極１５０の高さが高く、隣り合うゲート電極１５０同士の間隔が狭い場合でも、ポケット層１２０ａを動作時にチャネル領域下で空乏層が広がる部分に形成することができ、これにより十分な短チャネル効果の抑制を行うことが可能になる。
【００２６】
さらにＬＤＤ層１４４ａは、ポケット層１２０ａ形成の後に形成されるため、ポケット層１２０ａ形成工程に影響を与えることなく、形成することができる。これは、ポケット層１２０ａとなるＰ型イオン注入領域１２０はＬＤＤ層１４４ａとなるイオン注入領域１４４を形成する前に独立して熱拡散することができるからである。
【００２７】
本発明の第１の実施の形態ではＮＭＯＳＦＥＴを例にして説明したが、これに限られたものではなく、ＰＭＯＳＦＥＴ（Ｐ−ｔｙｐｅ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を製造する場合に用いてもよい。ＰＭＯＳＦＥＴを製造する場合には、Ｐ型シリコン基板１１０の代わりにＮ型シリコン基板を用いる。さらに図１（Ａ）の工程においては、Ｐ型イオン注入領域１２０形成のためのＰ型の不純物イオン注入の代わりにＮ型の不純物イオンを注入して、Ｎ型イオン注入領域を形成する。図１（Ａ）の工程のパラメータおよび条件は以下の通りである。注入する不純物イオンの種類：Ｐ＋またはＡｓ＋、イオン注入エネルギー：Ｐ＋の場合は約７０ｋｅＶ、Ａｓ＋の場合は約１５０ｋｅＶ、Ｎ型シリコン基板の表面からの注入深さ：０．０７〜０．１０μｍ、ドーズ量：約１０１３／ｃｍ２。
【００２８】
さらに図１（Ｃ）の工程においては、Ｎ型イオン注入領域１４４形成のためのイオン注入の代わりにＰ型の不純物イオンを注入して、Ｐ型イオン注入領域を形成する。図１（Ｃ）の工程のパラメータおよび条件は以下の通りである。注入する不純物イオンの種類：ＢＦ２ ＋、イオン注入エネルギー：約２０〜３０ｋｅＶ、Ｎ型シリコン基板の表面からの注入深さ：約０．０４〜０．０７μｍ、ドーズ量：約２×１０１３〜５×１０１３／ｃｍ２。
【００２９】
そして図２（Ａ）の工程においては、Ｎ型イオン注入領域１２３形成のためのイオン注入の代わりにＰ型の不純物イオンを注入して、Ｐ型イオン注入領域を形成する。図２（Ａ）の工程のパラメータおよび条件は以下の通りである。注入する不純物イオンの種類：ＢＦ２ ＋、イオン注入エネルギー：約４０ｋｅＶ、Ｎ型シリコン基板の表面からの注入深さ：約０．１５μｍ、ドーズ量：約３×１０１５／ｃｍ２。
【００３０】
その他の手順はＮＭＯＳＦＥＴの場合と同じである。
【００３１】
本実施例の半導体装置の製造方法は、半導体基板の一部に半導体基板と異なる導電型の基体を形成し、この基体の表面上に半導体装置を形成する場合にも適用することができる。
【００３２】
また本実施例ではＰ型シリコン基板１１０上の酸化膜を、ゲート電極１５０や窒化膜パターン１４０と同時にパターニングして、ゲート酸化膜１１１を形成しているが、この方法に限られるものではなく、Ｐ型シリコン基板１１０上の酸化膜のパターニングによるゲート酸化膜１１１の形成は、ポケット層１２０ａ形成後、Ｎ型イオン注入領域１４４形成前に行ってもよい。
【００３３】
あるいはＬＤＤ層１４４ａの代わりに、エクステンション層を形成してもよい。このとき、不純物イオン注入の条件は以下の通りである。注入する不純物イオンの種類：ＮＭＯＳＦＥＴの場合Ａｓ＋、ＰＭＯＳＦＥＴの場合ＢＦ２ ＋、イオン注入エネルギー：約５〜１０ｋｅＶ、Ｐ型シリコン基板の表面からの注入深さ：約０．０３〜０．０５μｍ、ドーズ量：ＮＭＯＳＦＥＴの場合約３×１０１４〜１×１０１５／ｃｍ２、ＰＭＯＳＦＥＴの場合約１×１０１４〜５×１０１４／ｃｍ２。
【００３４】
図３および図４は本発明の半導体装置の製造方法の第２の実施の形態について説明するための断面工程図である。以下、図３および図４を用いて本発明の第２の実施の形態について説明する。
【００３５】
本発明の第２の実施の形態を用いて、ＮＭＯＳＦＥＴを製造する場合について説明する。
【００３６】
まず、図３（Ａ）に示すように、Ｐ型シリコン基板２１０上に酸化膜、ポリシリコン膜、タングステンシリサイド膜および窒化膜を順に形成する。そしてこれらの４層の膜をパターニングしてゲート酸化膜２１１、ポリシリコン２１２とタングステンシリサイド２１３からなるゲート電極２５０、および窒化膜パターン２４０を選択的に形成する。
【００３７】
次に、Ｐ型シリコン基板２１０中に窒化膜パターン２１４およびゲート電極２５０をマスクにして、Ｐ型シリコン基板２１０の表面に対して図３（Ａ）の矢印で示すように垂直にＰ型の不純物イオンを注入して、Ｐ型イオン注入領域２２０を形成する。図３（Ａ）の工程のパラメータおよび条件は以下の通りである。注入する不純物イオンの種類：ＢＦ２ ＋、イオン注入エネルギー：約３０ｋｅＶ、Ｐ型シリコン基板２１０の表面からの注入深さ：０．０７〜０．１０μｍ、ドーズ量：約１０１３／ｃｍ２。
【００３８】
次に図３（Ｂ）に示すように、約７００℃において酸化膜などの外部拡散防止用膜２４２を０．０３〜０．０４μｍ堆積させる。外部拡散防止用膜２４２の膜厚は、Ｐ型イオン注入領域２２０中に含まれるＰ型の不純物イオンが熱処理時、Ｐ型シリコン基板２１０の外部に拡散しない程度に設定されている。
【００３９】
次に図３（Ｃ）に示すように、Ｐ型イオン注入領域２２０を動作時にチャネル領域下で空乏層が広がる部分に位置するように熱拡散させるため、８００〜８５０℃において６０〜９０分、熱処理を行う。この熱処理によって、Ｐ型イオン注入領域２２０は拡散されることにより活性化されてポケット層２２０ａとなる。
【００４０】
次に図３（Ｄ）に示すように、外部拡散防止用膜２４２を取り除く。それからＰ型シリコン基板２１０中に窒化膜パターン２１４およびゲート電極２５０をマスクにして、Ｐ型シリコン基板２１０の表面に対して図３（Ｄ）の矢印で示すように垂直にＮ型の不純物イオンを注入して、Ｎ型イオン注入領域２４４を形成する。図３（Ｄ）の工程のパラメータおよび条件は以下の通りである。注入する不純物イオンの種類：Ａｓ＋、イオン注入エネルギー：約２０〜３０ｋｅＶ、Ｐ型シリコン基板の表面からの注入深さ：約０．０４〜０．０７μｍ、ドーズ量：約２×１０１３〜５×１０１３／ｃｍ２。
【００４１】
次に図４（Ａ）に示すように、ゲート電極２５０、窒化膜パターン２４０およびゲート酸化膜２１１の側壁に窒化膜からなるサイドウォールスペーサ２４１を形成する。
【００４２】
そして、Ｐ型シリコン基板２１０中に、サイドウォールスペーサ２４１および窒化膜パターン２４０をマスクにして、Ｐ型シリコン基板２１０の表面に対して垂直にＮ型の不純物イオンを注入して、Ｎ型イオン注入領域２２３を形成する。図４（Ａ）の工程のパラメータおよび条件は以下の通りである。注入する不純物イオンの種類：Ａｓ＋、イオン注入エネルギー：約５０ｋｅＶ、Ｐ型シリコン基板２１０の表面からの注入深さ：約０．１μｍ、ドーズ量：約５×１０１５／ｃｍ２。
【００４３】
次に図４（Ｂ）に示すように、約１０００℃において約１０秒熱処理を行う。この熱処理によって、Ｎ型イオン注入領域２２３は活性化されてソース・ドレイン層２２３ａとなり、 Ｎ型イオン注入領域２４４は活性化されてＬＤＤ層２４４ａとなる。次に、全面にＳｉＯ２などの絶縁性の層間膜２１５を堆積させ、それからソース・ドレイン層２２３ａの上部に、フォトリソグラフィー工程とエッチング工程を行って、コンタクトホール２３０を開口させる。
【００４４】
次に図４（Ｃ）に示すように、コンタクト層２３２を形成するため導電層を全面に堆積させ、エッチバックまたはＣＭＰを行ってコンタクトホール内２３０にコンタクト層２３２を形成する。最後に配線層２３１を堆積させてフォトリソグラフィー工程とエッチング工程でパターニングする。なお、コンタクト層２３２を配線層として用いることも可能である。
【００４５】
なお窒化膜パターン２４０およびサイドウォールスペーサ２４１は、図４（Ｂ）におけるソース・ドレイン層２２３ａの上部にコンタクトホール２３０を開口するとき、フォトリソグラフィー工程におけるマスク合わせのずれに起因して、コンタクトホールの開口位置がずれた場合に生じる、ゲート電極２５０の露出を防ぐ役割がある。もしも、ゲート電極２５０が露出した状態で図４（Ｂ）に示したコンタクトホール２３０に図４（Ｃ）に示したコンタクト層２３２を形成すると、このコンタクト層２３２と、露出したゲート電極２５０が電気的に接触し、ショートしてしまう。したがって、ゲート電極２５０上に窒化膜パターン２４０を、およびゲート電極２５０、窒化膜パターン２４０およびゲート酸化膜２１１の側壁にサイドウォールスペーサ２４１を配しておくことによって上記のずれに対する問題を解消できる。
【００４６】
上述した通り、本発明の第２の実施の形態の半導体装置の製造方法では、ポケット層２２０ａとなるＰ型イオン注入領域２２０は、ソース・ドレイン層２２３ａを形成する前に独立して熱拡散するため、ソース・ドレイン層２２３ａの形成工程に影響を与えずに、ポケット層となるＰ型イオン注入領域２２０の拡散条件を任意に設定できる。つまり、Ｐ型イオン注入領域２２０をイオン注入によって直接、動作時にチャネル領域下で空乏層が広がる部分に形成しなくてもいい。したがってＰ型の不純物のイオンをＰ型シリコン基板２１０の表面に対して垂直に注入することが可能になるので、Ｐ型の不純物のイオンをゲート電極２５０によって遮られることなく注入できる。したがってゲート電極２５０の高さが高く、隣り合うゲート電極２５０同士の間隔が狭い場合でも、ポケット層２２０ａを動作時にチャネル領域下で空乏層が広がる部分に形成することができ。これにより十分な短チャネル効果の抑制を行うことが可能になる。
【００４７】
さらにＬＤＤ層２４４ａは、ポケット層２２０ａ形成の後に形成されるため、ポケット層２２０ａ形成工程に影響を与えることなく、形成することができる。つまり、ポケット層２２０ａとなるＰ型イオン注入領域２２０はＬＤＤ層２４４ａとなるイオン注入領域１４４を形成する前に独立して熱拡散することができるからである。
【００４８】
さらに、図３（Ｂ）に示した外部拡散防止用膜２４２の堆積工程を有することにより、図３（Ｃ）に示したＰ型イオン注入領域２２０を熱拡散によって活性化させてポケット層２２０ａを形成するとき、Ｐ型イオン注入領域２２０中の不純物イオンが外部拡散防止用膜２４２に遮断されるので、この不純物イオンがＰ型シリコン基板２１０の外に拡散していくことを防ぐことができる。
【００４９】
本発明の第２の実施の形態ではＮＭＯＳＦＥＴを例にして説明したが、これに限られたものではなく、ＰＭＯＳＦＥＴを製造する場合に用いてもよい。 ＰＭＯＳＦＥＴを製造する場合には、Ｐ型シリコン基板２１０の代わりにＮ型シリコン基板を用いる。さらに図３（Ａ）の工程においては、Ｐ型イオン注入領域２２０形成のためのＰ型のイオン注入の代わりにＮ型の不純物イオンを注入して、Ｎ型イオン注入領域を形成する。図３（Ａ）の工程のパラメータおよび条件は以下の通りである。注入する不純物イオンの種類：Ｐ＋またはＡｓ＋、イオン注入エネルギー： Ｐ＋の場合は約７０ｋｅＶ、Ａｓ＋の場合は約１５０ｋｅＶ、Ｎ型シリコン基板の表面からの注入深さ：０．０７〜０．１０μｍ、ドーズ量：約１０１３／ｃｍ２。
【００５０】
さらに図３（Ｄ）の工程においては、Ｎ型イオン注入領域２４４形成のためのイオン注入の代わりにＰ型の不純物イオンを注入して、Ｐ型イオン注入領域を形成する。図３（Ｄ）の工程のパラメータおよび条件は以下の通りである。注入する不純物イオンの種類：ＢＦ２ ＋、イオン注入エネルギー：約２０〜３０ｋｅＶ、Ｎ型シリコン基板の表面からの注入深さ：約０．０４〜０．０７μｍ、ドーズ量：約２×１０１３〜５×１０１３／ｃｍ２。
【００５１】
そして図４（Ａ）の工程においては、Ｎ型イオン注入領域２２３形成のためのイオン注入の代わりにＰ型の不純物イオンを注入して、Ｐ型イオン注入領域を形成する。図４（Ａ）の工程のパラメータおよび条件は以下の通りである。注入する不純物イオンの種類：ＢＦ２ ＋、イオン注入エネルギー：約４０ｋｅＶ、Ｎ型シリコン基板の表面からの注入深さ：約０．１５μｍ、ドーズ量：約３×１０１５／ｃｍ２。
【００５２】
その他の手順はＮＭＯＳＦＥＴの場合と同じである。
【００５３】
本実施例の半導体装置の製造方法は、半導体基板の一部に半導体基板と異なる導電型の基体を形成し、この基体の表面上に半導体装置を形成する場合にも使うことができる。
【００５４】
また本実施例ではＰ型シリコン基板２１０上の酸化膜を、ゲート電極２５０や窒化膜パターン２４０と同時にパターニングして、ゲート酸化膜２１１を形成しているが、この方法に限られるものではなく、Ｐ型シリコン基板２１０上の酸化膜のパターニングによるゲート酸化膜２１１の形成は、外部拡散防止用膜２４２を取り除くときに行ってもよい。
【００５５】
あるいはＬＤＤ層２４４ａの代わりに、エクステンション層を形成してもよい。このとき、不純物イオン注入の条件は以下の通りである。注入する不純物イオンの種類：ＮＭＯＳＦＥＴの場合Ａｓ＋、ＰＭＯＳＦＥＴの場合ＢＦ２ ＋、イオン注入エネルギー：約５〜１０ｋｅＶ、Ｐ型シリコン基板の表面からの注入深さ：約０．０３〜０．０５μｍ、ドーズ量：ＮＭＯＳＦＥＴの場合約３×１０１４〜１×１０１５／ｃｍ２、ＰＭＯＳＦＥＴの場合約１×１０１４〜５×１０１４／ｃｍ２。
【００５６】
図５および図６は本発明の半導体装置の製造方法の第３の実施の形態について説明するための断面工程図である。以下、図５および図６を用いて本発明の第３の実施の形態について説明する。
【００５７】
本発明の第３の実施の形態を用いてＮＭＯＳＦＥＴを製造する場合について説明する。
【００５８】
まず、図５（Ａ）に示すように、Ｐ型シリコン基板３１０上に酸化膜、ポリシリコン膜、タングステンシリサイド膜および窒化膜を順に形成する。そしてこれらの４層の膜をパターニングしてゲート酸化膜３１１、ポリシリコン３１２とタングステンシリサイド３１３からなるゲート電極３５０、および窒化膜パターン３４０を選択的に形成する。
【００５９】
次に、Ｐ型シリコン基板３１０中に窒化膜パターン３１４およびゲート電極３５０をマスクにして、Ｐ型シリコン基板３１０の表面に対して図５（Ａ）の矢印で示すように垂直にＰ型の不純物イオンを注入して、Ｐ型イオン注入領域３２０を形成する。図５（Ａ）の工程のパラメータおよび条件は以下の通りである。注入する不純物イオンの種類：ＢＦ２ ＋、イオン注入エネルギー：約３０ｋｅＶ、Ｐ型シリコン基板３１０の表面からの注入深さ：０．０７〜０．１０μｍ、ドーズ量：約１０１３／ｃｍ２。
【００６０】
次に図５（Ｂ）に示すように、まずＰ型イオン注入領域３２０中に含まれるＰ型の不純物イオンが、Ｐ型シリコン基板３１０の外部に拡散しない程度の温度として例えば７００℃で、かつ酸素雰囲気中で熱処理し、続けて８００〜８５０℃に温度を上げて、Ｐ型イオン注入領域３２０を拡散させることにより活性化させてポケット層３２０ａを形成する。この際、例えばＳｉＯ２膜である外部拡散防止用膜３４２も形成される。つまり、図５（Ｂ）に示す工程にて、Ｐ型イオン注入領域３２０中に含まれるＰ型の不純物イオンの外部拡散防止およびポケット層３２０ａ形成を連続して行う。
【００６１】
次に図５（Ｃ）に示すように、外部拡散防止用膜３４２を取り除く。それからＰ型シリコン基板３１０中に窒化膜パターン３１４およびゲート電極３５０をマスクにして、Ｐ型シリコン基板３１０の表面に対して図５（Ｃ）の矢印で示すように垂直にＮ型の不純物イオンを注入して、Ｎ型イオン注入領域３４４を形成する。図５（Ｃ）の工程のパラメータおよび条件は以下の通りである。注入する不純物イオンの種類：Ａｓ＋、イオン注入エネルギー：約２０〜３０ｋｅＶ、Ｐ型シリコン基板の表面からの注入深さ：約０．０４〜０．０７μｍ、ドーズ量：約２×１０１３〜５×１０１３／ｃｍ２。
【００６２】
次に図６（Ａ）に示すように、ゲート電極３５０、窒化膜パターン３４０およびゲート酸化膜３１１の側壁に窒化膜からなるサイドウォールスペーサ３４１を形成する。
【００６３】
そして、Ｐ型シリコン基板３１０中に、サイドウォールスペーサ３４１および窒化膜パターン３４０をマスクにして、Ｐ型シリコン基板３１０の表面に対して垂直にＮ型の不純物イオンを注入して、Ｎ型イオン注入領域３２３を形成する。図６（Ａ）の工程のパラメータおよび条件は以下の通りである。注入する不純物イオンの種類：Ａｓ＋、イオン注入エネルギー：約５０ｋｅＶ、Ｐ型シリコン基板３１０の表面からの注入深さ：約０．１μｍ、ドーズ量：約５×１０１５／ｃｍ２。
【００６４】
次に図６（Ｂ）に示すように、約１０００℃において約１０秒熱処理を行う。この熱処理によって、Ｎ型イオン注入領域３２３は活性化されてソース・ドレイン層３２３ａとなり、 Ｎ型イオン注入領域３４４は活性化されてＬＤＤ層３４４ａとなる。次に、全面にＳｉＯ２などの絶縁性の層間膜３１５を堆積させ、それからソース・ドレイン層３２３ａの上部に、フォトリソグラフィー工程とエッチング工程を行って、コンタクトホール３３０を開口させる。
【００６５】
次に図６（Ｃ）に示すように、コンタクト層３３２を形成するため導電層を全面に堆積させ、エッチバックまたはＣＭＰを行ってコンタクトホール内３３０にコンタクト層３３２を形成する。最後に配線層３３１を堆積させてフォトリソグラフィー工程とエッチング工程でパターニングする。なお、コンタクト層３３２を配線層として用いることも可能である。
【００６６】
なお窒化膜パターン３４０およびサイドウォールスペーサ３４１は、図６（Ｂ）におけるソース・ドレイン層３２３ａの上部にコンタクトホール３３０を開口するとき、フォトリソグラフィー工程におけるマスク合わせのずれに起因して、コンタクトホールの開口位置がずれた場合に生じる、ゲート電極３５０の露出を防ぐ役割がある。もしも、ゲート電極３５０が露出した状態で図６（Ｂ）に示したコンタクトホール３３０に図６（Ｃ）に示したコンタクト層３３２を形成すると、このコンタクト層３３２と、露出したゲート電極３５０が電気的に接触し、ショートしてしまう。したがって、ゲート電極３５０上に窒化膜パターン３４０を、およびゲート電極３５０、窒化膜パターン３４０およびゲート酸化膜３１１の側壁にサイドウォールスペーサ３４１を配しておくことによって上記のずれに対する問題を解消できる。
【００６７】
上述した通り、本発明の第３の実施の形態の半導体装置の製造方法では、ポケット層３２０ａとなるＰ型イオン注入領域３２０は、ソース・ドレイン層３２３ａを形成する前に独立して熱拡散するため、ソース・ドレイン層３２３ａの形成工程に影響を与えずに、ポケット層となるＰ型イオン注入領域３２０の拡散条件を任意に設定できる。つまり、Ｐ型イオン注入領域３２０をイオン注入によって直接、動作時にチャネル領域下で空乏層が広がる部分に形成しなくてもいい。したがってＰ型の不純物のイオンをＰ型シリコン基板３１０の表面に対して垂直に注入することが可能になるので、Ｐ型の不純物のイオンをゲート電極３５０によって遮られることなく注入できる。したがってゲート電極３５０の高さが高く、隣り合うゲート電極３５０同士の間隔が狭い場合でも、ポケット層３２０ａを動作時にチャネル領域下で空乏層が広がる部分に形成することができ。これにより十分な短チャネル効果の抑制を行うことが可能になる。
【００６８】
さらにＬＤＤ層３４４ａは、ポケット層３２０ａ形成の後に形成されるため、ポケット層３２０ａ形成工程に影響を与えることなく、形成することができる。つまり、ポケット層３２０ａとなるＰ型イオン注入領域３２０はＬＤＤ層３４４ａとなるイオン注入領域３４４を形成する前に独立して熱拡散することができるからである。
【００６９】
さらに、図５（Ｂ）に示した外部拡散防止用膜３４２の堆積工程を有することにより、Ｐ型イオン注入領域３２０を熱拡散によって活性化させてポケット層３２０ａを形成するとき、Ｐ型イオン注入領域３２０中の不純物イオンが外部拡散防止用膜３４２に遮断されるので、この不純物イオンがＰ型シリコン基板３１０の外に拡散していくことを防ぐことができる。さらに、Ｐ型イオン注入領域３２０中の不純物イオンの外部拡散防止用膜３４２形成およびポケット層３２０ａ形成を連続して行うため、本発明第２の実施例よりもＭＯＳＦＥＴ形成工程を簡単にできる。
【００７０】
本発明の第３の実施の形態ではＮＭＯＳＦＥＴを例にして説明したが、これに限られたものではなく、ＰＭＯＳＦＥＴを製造する場合に用いてもよい。 ＰＭＯＳＦＥＴを製造する場合には、Ｐ型シリコン基板３１０の代わりにＮ型シリコン基板を用いる。さらに図５（Ａ）の工程においては、Ｐ型イオン注入領域３２０形成のためのＰ型のイオン注入では、代わりにＮ型の不純物イオンを注入して、Ｎ型イオン注入領域を形成する。図５（Ａ）の工程のパラメータおよび条件は以下の通りである。注入する不純物イオンの種類：Ｐ＋またはＡｓ＋、イオン注入エネルギー： Ｐ＋の場合は約７０ｋｅＶ、 Ａｓ＋の場合は約１５０ｋｅＶ、Ｎ型シリコン基板の表面からの注入深さ：０．０７〜０．１０μｍ、ドーズ量：約１０１３／ｃｍ２。
【００７１】
さらに図５（Ｃ）の工程においては、Ｎ型イオン注入領域３４４形成のためのイオン注入は、代わりにＰ型の不純物イオンを注入して、Ｐ型イオン注入領域を形成する。図５（Ｃ）の工程のパラメータおよび条件は以下の通りである。注入する不純物イオンの種類：ＢＦ２ ＋、イオン注入エネルギー：約２０〜３０ｋｅＶ、Ｎ型シリコン基板の表面からの注入深さ：約０．０４〜０．０７μｍ、ドーズ量：約２×１０１３〜５×１０１３／ｃｍ２。
【００７２】
そして図６（Ａ）の工程においては、Ｎ型イオン注入領域３２３形成のためのイオン注入はの代わりにＰ型の不純物イオンを注入して、Ｐ型イオン注入領域を形成する。図６（Ａ）の工程のパラメータおよび条件は以下の通りである。注入する不純物イオンの種類：ＢＦ２ ＋、イオン注入エネルギー：約４０ｋｅＶ、Ｎ型シリコン基板の表面からの注入深さ：約０．１５μｍ、ドーズ量：約３×１０１５／ｃｍ２。
【００７３】
その他の手順はＮＭＯＳＦＥＴの場合と同じである。
【００７４】
本実施例の半導体装置の製造方法は、半導体基板の一部に半導体基板と異なる導電型の基体を形成し、この基体の表面上に半導体装置を形成する場合にも使うことができる。
【００７５】
また本実施例ではＰ型シリコン基板３１０上の酸化膜を、ゲート電極３５０や窒化膜パターン３４０と同時にパターニングして、ゲート酸化膜３１１を形成しているが、この方法に限られるものではなく、Ｐ型シリコン基板３１０上の酸化膜のパターニングによるゲート酸化膜３１１の形成は、外部拡散防止用膜３４２を取り除くときに行ってもよい。
【００７６】
あるいはＬＤＤ層３４４ａの代わりに、エクステンション層を形成してもよい。このとき、不純物イオン注入の条件は以下の通りである。注入する不純物イオンの種類：ＮＭＯＳＦＥＴの場合Ａｓ＋、ＰＭＯＳＦＥＴの場合ＢＦ２ ＋、イオン注入エネルギー：約５〜１０ｋｅＶ、Ｐ型シリコン基板の表面からの注入深さ：約０．０３〜０．０５μｍ、ドーズ量：ＮＭＯＳＦＥＴの場合約３×１０１４〜１×１０１５／ｃｍ２、ＰＭＯＳＦＥＴの場合約１×１０１４〜５×１０１４／ｃｍ２。
【００７７】
【発明の効果】
以上説明したように本発明の実施の形態を用いることにより、ＭＯＳＦＥＴ形成において、斜めイオン注入によるポケット層の形成が困難になってくるデザインルール０．１８μｍ程度以下の世代の半導体装置でも、確実にポケット層を形成することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の工程その１を断面図で示すものである。
【図２】本発明の第１の実施例の工程その２を断面図で示すものである。
【図３】本発明の第２の実施例の工程その１を断面図で示すものである。
【図４】本発明の第２の実施例の工程その２を断面図で示すものである。
【図５】本発明の第３の実施例の工程その１を断面図で示すものである。
【図６】本発明の第３の実施例の工程その２を断面図で示すものである。
【図７】従来の工程その１を断面図で示すものである。
【図８】従来の工程その２を断面図で示すものである。
【符号の説明】
１１０：Ｐ型シリコン基板
１１１：ゲート酸化膜
１１２：ポリシリコン
１１３：タングステンシリサイド
１１５：層間膜
１２０：Ｐ型イオン注入領域
１２０ａ：ポケット層
１２３：Ｎ型イオン注入領域
１２３ａ：ソース・ドレイン層
１３０：コンタクトホール
１３１：配線層
１３２：コンタクト層
１４０：窒化膜パターン
１４１：サイドウォールスペーサ
１５０：ゲート電極
【産業上の利用分野】
この発明は半導体装置、特にポケット層を用いたＭＯＳＦＥＴの製造方法に関するものである。
【０００２】
【従来の技術】
ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）においては、ゲート長を縮小する上で問題となってくる短チャネル効果を抑制するために、ソース・ドレインとチャネル領域に挟まれた領域に、低濃度かつ浅接合でソース・ドレインと同じ導電型の不純物層であるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）層を有する構造がよく用いられている。しかし、ゲート長が０．２５μｍ以下になってくると、ＬＤＤ構造だけでは短チャネル効果を抑制することは困難になってくる。そこで、ポケット層を有する構造を用いられることが多くなってきた。
【０００３】
ポケット層は、ソース・ドレインと異なる導電型の不純物を、動作時にチャネル領域下で空乏層が広がる部分に形成する必要がある。そのために、半導体基板表面に対して斜め方向からイオン注入を行う。これにより形成されたイオン注入領域を、他のイオン注入領域、例えばソース・ドレインとなるイオン注入領域などを形成した後、これらと同時に活性化させて形成する。
【０００４】
図７および８は従来のＭＯＳＦＥＴの形成工程を示す断面工程図である。これを用いて従来におけるポケット層を有するＭＯＳＦＥＴの形成プロセスを以下に簡単に説明する。
【０００５】
まず図７（Ａ）に示すように、Ｐ型シリコン基板４１０上に酸化膜、ポリシリコン膜、タングステンシリサイド膜および窒化膜を順に形成する。それからこれらの４層の膜をパターニングしてゲート酸化膜４１１、ポリシリコン４１２とタングステンシリサイド４１３からなるゲート電極４５０、および窒化膜パターン４４０を選択的に形成する。それからＰ型シリコン基板４１０中に、Ｐ型の不純物イオン、例えばＢＦ２ ＋を、窒化膜パターン４１４およびゲート電極４５０をマスクにして、図７（Ａ）の矢印で示すようにＰ型シリコン基板４１０の表面に対して斜め方向から注入し、Ｐ型イオン注入領域４２０を形成する。
【０００６】
次に図７（Ｂ）に示すように、Ｐ型シリコン基板４１０中に、Ｎ型の不純物イオン、例えばＡｓ＋を窒化膜パターン４１４およびゲート電極４５０をマスクにして、図７（Ｂ）の矢印で示すようにＰ型シリコン基板４１０の表面に対して垂直に注入し、Ｎ型イオン注入領域４４４を形成する。このイオン注入でのドーズ量は図７（Ｃ）におけるソース・ドレイン層４２３ａ形成のために行うイオン注入のドーズ量の１００分の１程度である。
【０００７】
次に図７（Ｃ）に示すように、ゲート電極４５０、窒化膜パターン４４０およびゲート酸化膜４１１の側壁に窒化膜からなるサイドウォールスペーサ５４１を選択的に形成し、次にＰ型シリコン基板４１０中に、Ｎ型の不純物イオン、例えばＡｓ＋をサイドウォールスペーサ４４１および窒化膜パターン４４０をマスクにして、Ｐ型シリコン基板４１０の表面に対して垂直に注入し、Ｎ型イオン注入領域４２３を形成する。
【０００８】
次に図８（Ａ）に示すように熱処理を行うことで、今までに形成した各イオン注入領域４２０、４４４、４２３をそれぞれ活性化させ、イオン注入領域４２０からポケット層４２０ａを、イオン注入領域４４４からＬＤＤ層４４４ａを、そしてイオン注入領域４２３からはソース・ドレイン層４２３ａを形成する。それから全面にＳｉＯ２などの絶縁性の層間膜４１５を形成し、ソース・ドレイン層４２３ａの上部にコンタクトホール４３０を開口させる。
【０００９】
次に図８（Ｂ）に示すように、コンタクトホール４３０内にコンタクト層４３２を埋め込み、このコンタクト層４３２の上に配線層４３１を形成する。
【００１０】
【発明が解決しようとする課題】
以上に述べたように従来のポケット層の形成工程では、シリコン基板表面に対して斜め方向からイオン注入を行い、動作時にチャネル領域下で空乏層が広がる部分にイオン注入領域を形成し、その後、このイオン注入領域を活性化することによってポケット層を形成していた。
【００１１】
しかしながら、微細化が進みデザインルールが例えば０．１８μｍ以下になってくると、ゲート電極同士の間隔がゲート電極の高さに比べて狭くなり、シリコン基板表面に対して斜め方向からイオン注入を行うと、隣のゲート電極の陰に隠れて不純物イオンが注入されない、シャドー効果が現れはじめる。こうなるとイオン注入領域が、動作時にチャネル領域下で空乏層が広がる部分にまで形成されなくなる。つまり、ポケット層を形成することができなくなる。一方、全イオン注入領域形成後に、イオン注入層を拡散する時間を長くして、ポケット層を形成する方法を用いると、他のイオン注入層、例えばソース・ドレインとなるイオン注入層が拡散しすぎてしまい、デバイス特性を劣化させてしまう。
【００１２】
本発明の目的は、短チャネル効果がより顕著となるデザインルール０．１８μｍ以下の世代の半導体装置においても、ポケット層を確実に形成できる半導体装置の製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
上述の目的を達成するため、本発明の半導体装置の製造方法では、第１導電型の半導体基板表面上に、ゲート絶縁膜およびゲート絶縁膜上に位置するゲート電極を選択的に形成する。次に第１導電型の不純物を、ゲート電極をマスクにして半導体基板表面に対して垂直に導入することにより、半導体基板中の所定の深さに第１導電型のイオン注入領域を形成する。このイオン注入領域をゲート電極に対応するチャネル領域の直下に位置するよう拡散させることにより、活性化する。その後ゲート電極をマスクにして、第２導電型の不純物を半導体基板表面より所定の深さに導入することにより、第２導電型のイオン注入領域を形成する。それからこれを活性化させて第２導電型のソースおよびドレインを形成する。
【００１４】
【発明の実施の形態】
図１および図２は本発明の半導体装置の製造方法の第１の実施の形態について説明するための断面工程図である。以下、図１および図２を用いて本発明の第１の実施の形態について説明する。
【００１５】
本発明の第１の実施の形態を用いて、ＮＭＯＳＦＥＴ（Ｎ−ｔｙｐｅ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を製造する場合について説明する。
【００１６】
まず、図１（Ａ）に示すように、Ｐ型シリコン基板１１０上に酸化膜、ポリシリコン膜、タングステンシリサイド膜および窒化膜を順に形成する。そしてこれらの４層の膜をパターニングしてゲート酸化膜１１１、ポリシリコン１１２とタングステンシリサイド１１３からなるゲート電極１５０、および窒化膜パターン１４０を選択的に形成する。
【００１７】
次に、Ｐ型シリコン基板１１０中に窒化膜パターン１１４およびゲート電極１５０をマスクにして、Ｐ型シリコン基板１１０の表面に対して図１（Ａ）の矢印で示すように垂直にＰ型の不純物イオンを注入して、Ｐ型イオン注入領域１２０を形成する。図１（Ａ）の工程のパラメータおよび条件は以下の通りである。注入する不純物イオンの種類：ＢＦ２ ＋、イオン注入エネルギー：約３０ｋｅＶ、Ｐ型シリコン基板１１０の表面からの注入深さ：０．０７〜０．１０μｍ、ドーズ量：約１０１３／ｃｍ２。
【００１８】
次に図１（Ｂ）に示すように、Ｐ型イオン注入領域１２０を動作時にチャネル領域下で空乏層が広がる部分にまで熱拡散させるため、８００〜８５０℃で６０〜９０分、熱処理を行う。この熱処理によって、Ｐ型イオン注入領域１２０は拡散されることにより活性化されてポケット層１２０ａとなる。
【００１９】
次に図１（Ｃ）に示すように、Ｐ型シリコン基板１１０中に窒化膜パターン１１４およびゲート電極１５０をマスクにして、Ｐ型シリコン基板１１０の表面に対して図１（Ｃ）の矢印で示すように垂直にＮ型の不純物イオンを注入して、Ｎ型イオン注入領域１４４を形成する。図１（Ｃ）の工程のパラメータおよび条件は以下の通りである。注入する不純物イオンの種類：Ａｓ＋、イオン注入エネルギー：約２０〜３０ｋｅＶ、Ｐ型シリコン基板の表面からの注入深さ：約０．０４〜０．０７μｍ、ドーズ量：約２×１０１３〜５×１０１３／ｃｍ２。
【００２０】
次に図２（Ａ）に示すように、ゲート電極１５０、窒化膜パターン１４０およびゲート酸化膜１１１の側壁に窒化膜からなるサイドウォールスペーサ１４１を形成する。
【００２１】
そして、Ｐ型シリコン基板１１０中に、サイドウォールスペーサ１４１および窒化膜パターン１４０をマスクにして、Ｐ型シリコン基板１１０の表面に対して垂直にＮ型の不純物イオンを注入して、Ｎ型イオン注入領域１２３を形成する。図２（Ａ）の工程のパラメータおよび条件は以下の通りである。注入する不純物イオンの種類：Ａｓ＋、イオン注入エネルギー：約５０ｋｅＶ、Ｐ型シリコン基板１１０の表面からの注入深さ：約０．１μｍ、ドーズ量：約５×１０１５／ｃｍ２。
【００２２】
次に図２（Ｂ）に示すように、約１０００℃において約１０秒熱処理を行う。この熱処理によって、Ｎ型イオン注入領域１２３は活性化されてソース・ドレイン層１２３ａとなり、Ｎ型イオン注入領域１４４は活性化されてＬＤＤ層１４４ａとなる。次に、全面にＳｉＯ２などの絶縁性の層間膜１１５を堆積させ、それからソース・ドレイン層１２３ａの上部に、フォトリソグラフィー工程とエッチング工程を行って、コンタクトホール１３０を開口させる。
【００２３】
次に図２（Ｃ）に示すように、コンタクト層１３２を形成するため導電層を全面に堆積させ、エッチバックまたはＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を行ってコンタクトホール内１３０にコンタクト層１３２を形成する。最後に配線層１３１を堆積させてフォトリソグラフィー工程とエッチング工程でパターニングする。なお、コンタクト層１３２を配線層として用いることも可能である。
【００２４】
なお窒化膜パターン１４０およびサイドウォールスペーサ１４１は、図２（Ｂ）におけるソース・ドレイン層１２３ａの上部にコンタクトホール１３０を開口するとき、フォトリソグラフィー工程におけるマスク合わせのずれに起因して、コンタクトホールの開口位置がずれた場合に生じる、ゲート電極１５０の露出を防ぐ役割がある。もしも、ゲート電極１５０が露出した状態で図２（Ｂ）に示したコンタクトホール１３０に図２（Ｃ）に示したコンタクト層１３２を形成すると、このコンタクト層１３２と、露出したゲート電極１５０が電気的に接触し、ショートしてしまう。したがって、ゲート電極１５０上に窒化膜パターン１４０を、およびゲート電極１５０、窒化膜パターン１４０およびゲート酸化膜１１１の側壁にサイドウォールスペーサ１４１を配しておくことによって上記のずれに対する問題を解消できる。
【００２５】
上述した通り、本発明の第１の実施の形態の半導体装置の製造方法では、ポケット層１２０ａとなるＰ型イオン注入領域１２０は、ソース・ドレイン層１２３ａを形成する前に独立して熱拡散するため、ソース・ドレイン層１２３ａの形成工程に影響を与えずに、ポケット層となるＰ型イオン注入領域１２０の拡散条件を任意に設定できる。つまり、Ｐ型イオン注入領域１２０をイオン注入によって直接、動作時にチャネル領域下で空乏層が広がる部分に形成しなくてもいい。したがってＰ型の不純物のイオンをＰ型シリコン基板１１０の表面に対して垂直に注入することが可能になるので、Ｐ型の不純物のイオンをゲート電極１５０によって遮られることなく注入できる。したがってゲート電極１５０の高さが高く、隣り合うゲート電極１５０同士の間隔が狭い場合でも、ポケット層１２０ａを動作時にチャネル領域下で空乏層が広がる部分に形成することができ、これにより十分な短チャネル効果の抑制を行うことが可能になる。
【００２６】
さらにＬＤＤ層１４４ａは、ポケット層１２０ａ形成の後に形成されるため、ポケット層１２０ａ形成工程に影響を与えることなく、形成することができる。これは、ポケット層１２０ａとなるＰ型イオン注入領域１２０はＬＤＤ層１４４ａとなるイオン注入領域１４４を形成する前に独立して熱拡散することができるからである。
【００２７】
本発明の第１の実施の形態ではＮＭＯＳＦＥＴを例にして説明したが、これに限られたものではなく、ＰＭＯＳＦＥＴ（Ｐ−ｔｙｐｅ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を製造する場合に用いてもよい。ＰＭＯＳＦＥＴを製造する場合には、Ｐ型シリコン基板１１０の代わりにＮ型シリコン基板を用いる。さらに図１（Ａ）の工程においては、Ｐ型イオン注入領域１２０形成のためのＰ型の不純物イオン注入の代わりにＮ型の不純物イオンを注入して、Ｎ型イオン注入領域を形成する。図１（Ａ）の工程のパラメータおよび条件は以下の通りである。注入する不純物イオンの種類：Ｐ＋またはＡｓ＋、イオン注入エネルギー：Ｐ＋の場合は約７０ｋｅＶ、Ａｓ＋の場合は約１５０ｋｅＶ、Ｎ型シリコン基板の表面からの注入深さ：０．０７〜０．１０μｍ、ドーズ量：約１０１３／ｃｍ２。
【００２８】
さらに図１（Ｃ）の工程においては、Ｎ型イオン注入領域１４４形成のためのイオン注入の代わりにＰ型の不純物イオンを注入して、Ｐ型イオン注入領域を形成する。図１（Ｃ）の工程のパラメータおよび条件は以下の通りである。注入する不純物イオンの種類：ＢＦ２ ＋、イオン注入エネルギー：約２０〜３０ｋｅＶ、Ｎ型シリコン基板の表面からの注入深さ：約０．０４〜０．０７μｍ、ドーズ量：約２×１０１３〜５×１０１３／ｃｍ２。
【００２９】
そして図２（Ａ）の工程においては、Ｎ型イオン注入領域１２３形成のためのイオン注入の代わりにＰ型の不純物イオンを注入して、Ｐ型イオン注入領域を形成する。図２（Ａ）の工程のパラメータおよび条件は以下の通りである。注入する不純物イオンの種類：ＢＦ２ ＋、イオン注入エネルギー：約４０ｋｅＶ、Ｎ型シリコン基板の表面からの注入深さ：約０．１５μｍ、ドーズ量：約３×１０１５／ｃｍ２。
【００３０】
その他の手順はＮＭＯＳＦＥＴの場合と同じである。
【００３１】
本実施例の半導体装置の製造方法は、半導体基板の一部に半導体基板と異なる導電型の基体を形成し、この基体の表面上に半導体装置を形成する場合にも適用することができる。
【００３２】
また本実施例ではＰ型シリコン基板１１０上の酸化膜を、ゲート電極１５０や窒化膜パターン１４０と同時にパターニングして、ゲート酸化膜１１１を形成しているが、この方法に限られるものではなく、Ｐ型シリコン基板１１０上の酸化膜のパターニングによるゲート酸化膜１１１の形成は、ポケット層１２０ａ形成後、Ｎ型イオン注入領域１４４形成前に行ってもよい。
【００３３】
あるいはＬＤＤ層１４４ａの代わりに、エクステンション層を形成してもよい。このとき、不純物イオン注入の条件は以下の通りである。注入する不純物イオンの種類：ＮＭＯＳＦＥＴの場合Ａｓ＋、ＰＭＯＳＦＥＴの場合ＢＦ２ ＋、イオン注入エネルギー：約５〜１０ｋｅＶ、Ｐ型シリコン基板の表面からの注入深さ：約０．０３〜０．０５μｍ、ドーズ量：ＮＭＯＳＦＥＴの場合約３×１０１４〜１×１０１５／ｃｍ２、ＰＭＯＳＦＥＴの場合約１×１０１４〜５×１０１４／ｃｍ２。
【００３４】
図３および図４は本発明の半導体装置の製造方法の第２の実施の形態について説明するための断面工程図である。以下、図３および図４を用いて本発明の第２の実施の形態について説明する。
【００３５】
本発明の第２の実施の形態を用いて、ＮＭＯＳＦＥＴを製造する場合について説明する。
【００３６】
まず、図３（Ａ）に示すように、Ｐ型シリコン基板２１０上に酸化膜、ポリシリコン膜、タングステンシリサイド膜および窒化膜を順に形成する。そしてこれらの４層の膜をパターニングしてゲート酸化膜２１１、ポリシリコン２１２とタングステンシリサイド２１３からなるゲート電極２５０、および窒化膜パターン２４０を選択的に形成する。
【００３７】
次に、Ｐ型シリコン基板２１０中に窒化膜パターン２１４およびゲート電極２５０をマスクにして、Ｐ型シリコン基板２１０の表面に対して図３（Ａ）の矢印で示すように垂直にＰ型の不純物イオンを注入して、Ｐ型イオン注入領域２２０を形成する。図３（Ａ）の工程のパラメータおよび条件は以下の通りである。注入する不純物イオンの種類：ＢＦ２ ＋、イオン注入エネルギー：約３０ｋｅＶ、Ｐ型シリコン基板２１０の表面からの注入深さ：０．０７〜０．１０μｍ、ドーズ量：約１０１３／ｃｍ２。
【００３８】
次に図３（Ｂ）に示すように、約７００℃において酸化膜などの外部拡散防止用膜２４２を０．０３〜０．０４μｍ堆積させる。外部拡散防止用膜２４２の膜厚は、Ｐ型イオン注入領域２２０中に含まれるＰ型の不純物イオンが熱処理時、Ｐ型シリコン基板２１０の外部に拡散しない程度に設定されている。
【００３９】
次に図３（Ｃ）に示すように、Ｐ型イオン注入領域２２０を動作時にチャネル領域下で空乏層が広がる部分に位置するように熱拡散させるため、８００〜８５０℃において６０〜９０分、熱処理を行う。この熱処理によって、Ｐ型イオン注入領域２２０は拡散されることにより活性化されてポケット層２２０ａとなる。
【００４０】
次に図３（Ｄ）に示すように、外部拡散防止用膜２４２を取り除く。それからＰ型シリコン基板２１０中に窒化膜パターン２１４およびゲート電極２５０をマスクにして、Ｐ型シリコン基板２１０の表面に対して図３（Ｄ）の矢印で示すように垂直にＮ型の不純物イオンを注入して、Ｎ型イオン注入領域２４４を形成する。図３（Ｄ）の工程のパラメータおよび条件は以下の通りである。注入する不純物イオンの種類：Ａｓ＋、イオン注入エネルギー：約２０〜３０ｋｅＶ、Ｐ型シリコン基板の表面からの注入深さ：約０．０４〜０．０７μｍ、ドーズ量：約２×１０１３〜５×１０１３／ｃｍ２。
【００４１】
次に図４（Ａ）に示すように、ゲート電極２５０、窒化膜パターン２４０およびゲート酸化膜２１１の側壁に窒化膜からなるサイドウォールスペーサ２４１を形成する。
【００４２】
そして、Ｐ型シリコン基板２１０中に、サイドウォールスペーサ２４１および窒化膜パターン２４０をマスクにして、Ｐ型シリコン基板２１０の表面に対して垂直にＮ型の不純物イオンを注入して、Ｎ型イオン注入領域２２３を形成する。図４（Ａ）の工程のパラメータおよび条件は以下の通りである。注入する不純物イオンの種類：Ａｓ＋、イオン注入エネルギー：約５０ｋｅＶ、Ｐ型シリコン基板２１０の表面からの注入深さ：約０．１μｍ、ドーズ量：約５×１０１５／ｃｍ２。
【００４３】
次に図４（Ｂ）に示すように、約１０００℃において約１０秒熱処理を行う。この熱処理によって、Ｎ型イオン注入領域２２３は活性化されてソース・ドレイン層２２３ａとなり、 Ｎ型イオン注入領域２４４は活性化されてＬＤＤ層２４４ａとなる。次に、全面にＳｉＯ２などの絶縁性の層間膜２１５を堆積させ、それからソース・ドレイン層２２３ａの上部に、フォトリソグラフィー工程とエッチング工程を行って、コンタクトホール２３０を開口させる。
【００４４】
次に図４（Ｃ）に示すように、コンタクト層２３２を形成するため導電層を全面に堆積させ、エッチバックまたはＣＭＰを行ってコンタクトホール内２３０にコンタクト層２３２を形成する。最後に配線層２３１を堆積させてフォトリソグラフィー工程とエッチング工程でパターニングする。なお、コンタクト層２３２を配線層として用いることも可能である。
【００４５】
なお窒化膜パターン２４０およびサイドウォールスペーサ２４１は、図４（Ｂ）におけるソース・ドレイン層２２３ａの上部にコンタクトホール２３０を開口するとき、フォトリソグラフィー工程におけるマスク合わせのずれに起因して、コンタクトホールの開口位置がずれた場合に生じる、ゲート電極２５０の露出を防ぐ役割がある。もしも、ゲート電極２５０が露出した状態で図４（Ｂ）に示したコンタクトホール２３０に図４（Ｃ）に示したコンタクト層２３２を形成すると、このコンタクト層２３２と、露出したゲート電極２５０が電気的に接触し、ショートしてしまう。したがって、ゲート電極２５０上に窒化膜パターン２４０を、およびゲート電極２５０、窒化膜パターン２４０およびゲート酸化膜２１１の側壁にサイドウォールスペーサ２４１を配しておくことによって上記のずれに対する問題を解消できる。
【００４６】
上述した通り、本発明の第２の実施の形態の半導体装置の製造方法では、ポケット層２２０ａとなるＰ型イオン注入領域２２０は、ソース・ドレイン層２２３ａを形成する前に独立して熱拡散するため、ソース・ドレイン層２２３ａの形成工程に影響を与えずに、ポケット層となるＰ型イオン注入領域２２０の拡散条件を任意に設定できる。つまり、Ｐ型イオン注入領域２２０をイオン注入によって直接、動作時にチャネル領域下で空乏層が広がる部分に形成しなくてもいい。したがってＰ型の不純物のイオンをＰ型シリコン基板２１０の表面に対して垂直に注入することが可能になるので、Ｐ型の不純物のイオンをゲート電極２５０によって遮られることなく注入できる。したがってゲート電極２５０の高さが高く、隣り合うゲート電極２５０同士の間隔が狭い場合でも、ポケット層２２０ａを動作時にチャネル領域下で空乏層が広がる部分に形成することができ。これにより十分な短チャネル効果の抑制を行うことが可能になる。
【００４７】
さらにＬＤＤ層２４４ａは、ポケット層２２０ａ形成の後に形成されるため、ポケット層２２０ａ形成工程に影響を与えることなく、形成することができる。つまり、ポケット層２２０ａとなるＰ型イオン注入領域２２０はＬＤＤ層２４４ａとなるイオン注入領域１４４を形成する前に独立して熱拡散することができるからである。
【００４８】
さらに、図３（Ｂ）に示した外部拡散防止用膜２４２の堆積工程を有することにより、図３（Ｃ）に示したＰ型イオン注入領域２２０を熱拡散によって活性化させてポケット層２２０ａを形成するとき、Ｐ型イオン注入領域２２０中の不純物イオンが外部拡散防止用膜２４２に遮断されるので、この不純物イオンがＰ型シリコン基板２１０の外に拡散していくことを防ぐことができる。
【００４９】
本発明の第２の実施の形態ではＮＭＯＳＦＥＴを例にして説明したが、これに限られたものではなく、ＰＭＯＳＦＥＴを製造する場合に用いてもよい。 ＰＭＯＳＦＥＴを製造する場合には、Ｐ型シリコン基板２１０の代わりにＮ型シリコン基板を用いる。さらに図３（Ａ）の工程においては、Ｐ型イオン注入領域２２０形成のためのＰ型のイオン注入の代わりにＮ型の不純物イオンを注入して、Ｎ型イオン注入領域を形成する。図３（Ａ）の工程のパラメータおよび条件は以下の通りである。注入する不純物イオンの種類：Ｐ＋またはＡｓ＋、イオン注入エネルギー： Ｐ＋の場合は約７０ｋｅＶ、Ａｓ＋の場合は約１５０ｋｅＶ、Ｎ型シリコン基板の表面からの注入深さ：０．０７〜０．１０μｍ、ドーズ量：約１０１３／ｃｍ２。
【００５０】
さらに図３（Ｄ）の工程においては、Ｎ型イオン注入領域２４４形成のためのイオン注入の代わりにＰ型の不純物イオンを注入して、Ｐ型イオン注入領域を形成する。図３（Ｄ）の工程のパラメータおよび条件は以下の通りである。注入する不純物イオンの種類：ＢＦ２ ＋、イオン注入エネルギー：約２０〜３０ｋｅＶ、Ｎ型シリコン基板の表面からの注入深さ：約０．０４〜０．０７μｍ、ドーズ量：約２×１０１３〜５×１０１３／ｃｍ２。
【００５１】
そして図４（Ａ）の工程においては、Ｎ型イオン注入領域２２３形成のためのイオン注入の代わりにＰ型の不純物イオンを注入して、Ｐ型イオン注入領域を形成する。図４（Ａ）の工程のパラメータおよび条件は以下の通りである。注入する不純物イオンの種類：ＢＦ２ ＋、イオン注入エネルギー：約４０ｋｅＶ、Ｎ型シリコン基板の表面からの注入深さ：約０．１５μｍ、ドーズ量：約３×１０１５／ｃｍ２。
【００５２】
その他の手順はＮＭＯＳＦＥＴの場合と同じである。
【００５３】
本実施例の半導体装置の製造方法は、半導体基板の一部に半導体基板と異なる導電型の基体を形成し、この基体の表面上に半導体装置を形成する場合にも使うことができる。
【００５４】
また本実施例ではＰ型シリコン基板２１０上の酸化膜を、ゲート電極２５０や窒化膜パターン２４０と同時にパターニングして、ゲート酸化膜２１１を形成しているが、この方法に限られるものではなく、Ｐ型シリコン基板２１０上の酸化膜のパターニングによるゲート酸化膜２１１の形成は、外部拡散防止用膜２４２を取り除くときに行ってもよい。
【００５５】
あるいはＬＤＤ層２４４ａの代わりに、エクステンション層を形成してもよい。このとき、不純物イオン注入の条件は以下の通りである。注入する不純物イオンの種類：ＮＭＯＳＦＥＴの場合Ａｓ＋、ＰＭＯＳＦＥＴの場合ＢＦ２ ＋、イオン注入エネルギー：約５〜１０ｋｅＶ、Ｐ型シリコン基板の表面からの注入深さ：約０．０３〜０．０５μｍ、ドーズ量：ＮＭＯＳＦＥＴの場合約３×１０１４〜１×１０１５／ｃｍ２、ＰＭＯＳＦＥＴの場合約１×１０１４〜５×１０１４／ｃｍ２。
【００５６】
図５および図６は本発明の半導体装置の製造方法の第３の実施の形態について説明するための断面工程図である。以下、図５および図６を用いて本発明の第３の実施の形態について説明する。
【００５７】
本発明の第３の実施の形態を用いてＮＭＯＳＦＥＴを製造する場合について説明する。
【００５８】
まず、図５（Ａ）に示すように、Ｐ型シリコン基板３１０上に酸化膜、ポリシリコン膜、タングステンシリサイド膜および窒化膜を順に形成する。そしてこれらの４層の膜をパターニングしてゲート酸化膜３１１、ポリシリコン３１２とタングステンシリサイド３１３からなるゲート電極３５０、および窒化膜パターン３４０を選択的に形成する。
【００５９】
次に、Ｐ型シリコン基板３１０中に窒化膜パターン３１４およびゲート電極３５０をマスクにして、Ｐ型シリコン基板３１０の表面に対して図５（Ａ）の矢印で示すように垂直にＰ型の不純物イオンを注入して、Ｐ型イオン注入領域３２０を形成する。図５（Ａ）の工程のパラメータおよび条件は以下の通りである。注入する不純物イオンの種類：ＢＦ２ ＋、イオン注入エネルギー：約３０ｋｅＶ、Ｐ型シリコン基板３１０の表面からの注入深さ：０．０７〜０．１０μｍ、ドーズ量：約１０１３／ｃｍ２。
【００６０】
次に図５（Ｂ）に示すように、まずＰ型イオン注入領域３２０中に含まれるＰ型の不純物イオンが、Ｐ型シリコン基板３１０の外部に拡散しない程度の温度として例えば７００℃で、かつ酸素雰囲気中で熱処理し、続けて８００〜８５０℃に温度を上げて、Ｐ型イオン注入領域３２０を拡散させることにより活性化させてポケット層３２０ａを形成する。この際、例えばＳｉＯ２膜である外部拡散防止用膜３４２も形成される。つまり、図５（Ｂ）に示す工程にて、Ｐ型イオン注入領域３２０中に含まれるＰ型の不純物イオンの外部拡散防止およびポケット層３２０ａ形成を連続して行う。
【００６１】
次に図５（Ｃ）に示すように、外部拡散防止用膜３４２を取り除く。それからＰ型シリコン基板３１０中に窒化膜パターン３１４およびゲート電極３５０をマスクにして、Ｐ型シリコン基板３１０の表面に対して図５（Ｃ）の矢印で示すように垂直にＮ型の不純物イオンを注入して、Ｎ型イオン注入領域３４４を形成する。図５（Ｃ）の工程のパラメータおよび条件は以下の通りである。注入する不純物イオンの種類：Ａｓ＋、イオン注入エネルギー：約２０〜３０ｋｅＶ、Ｐ型シリコン基板の表面からの注入深さ：約０．０４〜０．０７μｍ、ドーズ量：約２×１０１３〜５×１０１３／ｃｍ２。
【００６２】
次に図６（Ａ）に示すように、ゲート電極３５０、窒化膜パターン３４０およびゲート酸化膜３１１の側壁に窒化膜からなるサイドウォールスペーサ３４１を形成する。
【００６３】
そして、Ｐ型シリコン基板３１０中に、サイドウォールスペーサ３４１および窒化膜パターン３４０をマスクにして、Ｐ型シリコン基板３１０の表面に対して垂直にＮ型の不純物イオンを注入して、Ｎ型イオン注入領域３２３を形成する。図６（Ａ）の工程のパラメータおよび条件は以下の通りである。注入する不純物イオンの種類：Ａｓ＋、イオン注入エネルギー：約５０ｋｅＶ、Ｐ型シリコン基板３１０の表面からの注入深さ：約０．１μｍ、ドーズ量：約５×１０１５／ｃｍ２。
【００６４】
次に図６（Ｂ）に示すように、約１０００℃において約１０秒熱処理を行う。この熱処理によって、Ｎ型イオン注入領域３２３は活性化されてソース・ドレイン層３２３ａとなり、 Ｎ型イオン注入領域３４４は活性化されてＬＤＤ層３４４ａとなる。次に、全面にＳｉＯ２などの絶縁性の層間膜３１５を堆積させ、それからソース・ドレイン層３２３ａの上部に、フォトリソグラフィー工程とエッチング工程を行って、コンタクトホール３３０を開口させる。
【００６５】
次に図６（Ｃ）に示すように、コンタクト層３３２を形成するため導電層を全面に堆積させ、エッチバックまたはＣＭＰを行ってコンタクトホール内３３０にコンタクト層３３２を形成する。最後に配線層３３１を堆積させてフォトリソグラフィー工程とエッチング工程でパターニングする。なお、コンタクト層３３２を配線層として用いることも可能である。
【００６６】
なお窒化膜パターン３４０およびサイドウォールスペーサ３４１は、図６（Ｂ）におけるソース・ドレイン層３２３ａの上部にコンタクトホール３３０を開口するとき、フォトリソグラフィー工程におけるマスク合わせのずれに起因して、コンタクトホールの開口位置がずれた場合に生じる、ゲート電極３５０の露出を防ぐ役割がある。もしも、ゲート電極３５０が露出した状態で図６（Ｂ）に示したコンタクトホール３３０に図６（Ｃ）に示したコンタクト層３３２を形成すると、このコンタクト層３３２と、露出したゲート電極３５０が電気的に接触し、ショートしてしまう。したがって、ゲート電極３５０上に窒化膜パターン３４０を、およびゲート電極３５０、窒化膜パターン３４０およびゲート酸化膜３１１の側壁にサイドウォールスペーサ３４１を配しておくことによって上記のずれに対する問題を解消できる。
【００６７】
上述した通り、本発明の第３の実施の形態の半導体装置の製造方法では、ポケット層３２０ａとなるＰ型イオン注入領域３２０は、ソース・ドレイン層３２３ａを形成する前に独立して熱拡散するため、ソース・ドレイン層３２３ａの形成工程に影響を与えずに、ポケット層となるＰ型イオン注入領域３２０の拡散条件を任意に設定できる。つまり、Ｐ型イオン注入領域３２０をイオン注入によって直接、動作時にチャネル領域下で空乏層が広がる部分に形成しなくてもいい。したがってＰ型の不純物のイオンをＰ型シリコン基板３１０の表面に対して垂直に注入することが可能になるので、Ｐ型の不純物のイオンをゲート電極３５０によって遮られることなく注入できる。したがってゲート電極３５０の高さが高く、隣り合うゲート電極３５０同士の間隔が狭い場合でも、ポケット層３２０ａを動作時にチャネル領域下で空乏層が広がる部分に形成することができ。これにより十分な短チャネル効果の抑制を行うことが可能になる。
【００６８】
さらにＬＤＤ層３４４ａは、ポケット層３２０ａ形成の後に形成されるため、ポケット層３２０ａ形成工程に影響を与えることなく、形成することができる。つまり、ポケット層３２０ａとなるＰ型イオン注入領域３２０はＬＤＤ層３４４ａとなるイオン注入領域３４４を形成する前に独立して熱拡散することができるからである。
【００６９】
さらに、図５（Ｂ）に示した外部拡散防止用膜３４２の堆積工程を有することにより、Ｐ型イオン注入領域３２０を熱拡散によって活性化させてポケット層３２０ａを形成するとき、Ｐ型イオン注入領域３２０中の不純物イオンが外部拡散防止用膜３４２に遮断されるので、この不純物イオンがＰ型シリコン基板３１０の外に拡散していくことを防ぐことができる。さらに、Ｐ型イオン注入領域３２０中の不純物イオンの外部拡散防止用膜３４２形成およびポケット層３２０ａ形成を連続して行うため、本発明第２の実施例よりもＭＯＳＦＥＴ形成工程を簡単にできる。
【００７０】
本発明の第３の実施の形態ではＮＭＯＳＦＥＴを例にして説明したが、これに限られたものではなく、ＰＭＯＳＦＥＴを製造する場合に用いてもよい。 ＰＭＯＳＦＥＴを製造する場合には、Ｐ型シリコン基板３１０の代わりにＮ型シリコン基板を用いる。さらに図５（Ａ）の工程においては、Ｐ型イオン注入領域３２０形成のためのＰ型のイオン注入では、代わりにＮ型の不純物イオンを注入して、Ｎ型イオン注入領域を形成する。図５（Ａ）の工程のパラメータおよび条件は以下の通りである。注入する不純物イオンの種類：Ｐ＋またはＡｓ＋、イオン注入エネルギー： Ｐ＋の場合は約７０ｋｅＶ、 Ａｓ＋の場合は約１５０ｋｅＶ、Ｎ型シリコン基板の表面からの注入深さ：０．０７〜０．１０μｍ、ドーズ量：約１０１３／ｃｍ２。
【００７１】
さらに図５（Ｃ）の工程においては、Ｎ型イオン注入領域３４４形成のためのイオン注入は、代わりにＰ型の不純物イオンを注入して、Ｐ型イオン注入領域を形成する。図５（Ｃ）の工程のパラメータおよび条件は以下の通りである。注入する不純物イオンの種類：ＢＦ２ ＋、イオン注入エネルギー：約２０〜３０ｋｅＶ、Ｎ型シリコン基板の表面からの注入深さ：約０．０４〜０．０７μｍ、ドーズ量：約２×１０１３〜５×１０１３／ｃｍ２。
【００７２】
そして図６（Ａ）の工程においては、Ｎ型イオン注入領域３２３形成のためのイオン注入はの代わりにＰ型の不純物イオンを注入して、Ｐ型イオン注入領域を形成する。図６（Ａ）の工程のパラメータおよび条件は以下の通りである。注入する不純物イオンの種類：ＢＦ２ ＋、イオン注入エネルギー：約４０ｋｅＶ、Ｎ型シリコン基板の表面からの注入深さ：約０．１５μｍ、ドーズ量：約３×１０１５／ｃｍ２。
【００７３】
その他の手順はＮＭＯＳＦＥＴの場合と同じである。
【００７４】
本実施例の半導体装置の製造方法は、半導体基板の一部に半導体基板と異なる導電型の基体を形成し、この基体の表面上に半導体装置を形成する場合にも使うことができる。
【００７５】
また本実施例ではＰ型シリコン基板３１０上の酸化膜を、ゲート電極３５０や窒化膜パターン３４０と同時にパターニングして、ゲート酸化膜３１１を形成しているが、この方法に限られるものではなく、Ｐ型シリコン基板３１０上の酸化膜のパターニングによるゲート酸化膜３１１の形成は、外部拡散防止用膜３４２を取り除くときに行ってもよい。
【００７６】
あるいはＬＤＤ層３４４ａの代わりに、エクステンション層を形成してもよい。このとき、不純物イオン注入の条件は以下の通りである。注入する不純物イオンの種類：ＮＭＯＳＦＥＴの場合Ａｓ＋、ＰＭＯＳＦＥＴの場合ＢＦ２ ＋、イオン注入エネルギー：約５〜１０ｋｅＶ、Ｐ型シリコン基板の表面からの注入深さ：約０．０３〜０．０５μｍ、ドーズ量：ＮＭＯＳＦＥＴの場合約３×１０１４〜１×１０１５／ｃｍ２、ＰＭＯＳＦＥＴの場合約１×１０１４〜５×１０１４／ｃｍ２。
【００７７】
【発明の効果】
以上説明したように本発明の実施の形態を用いることにより、ＭＯＳＦＥＴ形成において、斜めイオン注入によるポケット層の形成が困難になってくるデザインルール０．１８μｍ程度以下の世代の半導体装置でも、確実にポケット層を形成することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の工程その１を断面図で示すものである。
【図２】本発明の第１の実施例の工程その２を断面図で示すものである。
【図３】本発明の第２の実施例の工程その１を断面図で示すものである。
【図４】本発明の第２の実施例の工程その２を断面図で示すものである。
【図５】本発明の第３の実施例の工程その１を断面図で示すものである。
【図６】本発明の第３の実施例の工程その２を断面図で示すものである。
【図７】従来の工程その１を断面図で示すものである。
【図８】従来の工程その２を断面図で示すものである。
【符号の説明】
１１０：Ｐ型シリコン基板
１１１：ゲート酸化膜
１１２：ポリシリコン
１１３：タングステンシリサイド
１１５：層間膜
１２０：Ｐ型イオン注入領域
１２０ａ：ポケット層
１２３：Ｎ型イオン注入領域
１２３ａ：ソース・ドレイン層
１３０：コンタクトホール
１３１：配線層
１３２：コンタクト層
１４０：窒化膜パターン
１４１：サイドウォールスペーサ
１５０：ゲート電極
Claims (1)
- 第１導電型の半導体基体表面上に、ゲート絶縁膜および該ゲート絶縁膜上にゲート電極を選択的に積層形成する工程と、
前記ゲート電極をマスクにして、第１導電型の不純物を前記半導体基体表面より所定の深さに導入する工程と、
前記第１導電型の不純物を導入した部分の前記半導体基体の露出した表面を覆う外部拡散防止用膜を形成する工程と、
前記外部拡散防止用膜を形成後、前記第１導電型の不純物を前記ゲート電極下のチャネル領域の所定部に拡散させる工程と、
前記拡散工程後、前記ゲート電極をマスクにして、第２導電型の不純物を前記半導体基体表面より所定の深さに導入する工程と、
前記第２導電型の不純物を導入後、前記第２導電型の不純物を拡散させることにより、第２導電型のソースおよびドレインを形成する工程とを有することを特徴とする半導体装置の製造方法において、
前記外部拡散防止用膜を形成する工程と、前記第 1 導電型の不純物を拡散させる工程とは、酸素雰囲気中で連続して行い、
前記外部拡散防止用膜を形成する工程は、前記第 1 導電型の不純物が外部に拡散しない程度の温度で行い、
前記第 1 導電型の不純物を拡散させる工程は、８００〜８５０℃の温度で行うことを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3278499A JP3595182B2 (ja) | 1999-02-10 | 1999-02-10 | 半導体装置の製造方法 |
| US09/498,069 US6245603B1 (en) | 1999-02-10 | 2000-02-04 | Manufacturing method for semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3278499A JP3595182B2 (ja) | 1999-02-10 | 1999-02-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000232075A JP2000232075A (ja) | 2000-08-22 |
| JP3595182B2 true JP3595182B2 (ja) | 2004-12-02 |
Family
ID=12368490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3278499A Expired - Fee Related JP3595182B2 (ja) | 1999-02-10 | 1999-02-10 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6245603B1 (ja) |
| JP (1) | JP3595182B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6306714B1 (en) * | 2000-11-16 | 2001-10-23 | Chartered Semiconductor Manufacturing Inc. | Method to form an elevated S/D CMOS device by contacting S/D through the contact of oxide |
| JP2005136258A (ja) | 2003-10-31 | 2005-05-26 | Oki Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| US8468308B2 (en) | 2004-01-20 | 2013-06-18 | Hewlett-Packard Development Company, L.P. | System and method for non-migratory requests in a cache coherency protocol |
| US7818391B2 (en) | 2004-01-20 | 2010-10-19 | Hewlett-Packard Development Company, L.P. | System and method to facilitate ordering point migration |
| US8176259B2 (en) | 2004-01-20 | 2012-05-08 | Hewlett-Packard Development Company, L.P. | System and method for resolving transactions in a cache coherency protocol |
| US7769959B2 (en) | 2004-01-20 | 2010-08-03 | Hewlett-Packard Development Company, L.P. | System and method to facilitate ordering point migration to memory |
| US8090914B2 (en) | 2004-01-20 | 2012-01-03 | Hewlett-Packard Development Company, L.P. | System and method for creating ordering points |
| US8145847B2 (en) | 2004-01-20 | 2012-03-27 | Hewlett-Packard Development Company, L.P. | Cache coherency protocol with ordering points |
| US20050160238A1 (en) * | 2004-01-20 | 2005-07-21 | Steely Simon C.Jr. | System and method for conflict responses in a cache coherency protocol with ordering point migration |
| US7620696B2 (en) | 2004-01-20 | 2009-11-17 | Hewlett-Packard Development Company, L.P. | System and method for conflict responses in a cache coherency protocol |
| KR20130006899A (ko) * | 2011-06-27 | 2013-01-18 | 삼성전자주식회사 | 상변화 메모리 장치 및 이의 제조 방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01179342A (ja) * | 1988-01-05 | 1989-07-17 | Toshiba Corp | 複合半導体結晶体 |
| JP3216804B2 (ja) * | 1998-01-06 | 2001-10-09 | 富士電機株式会社 | 炭化けい素縦形ｆｅｔの製造方法および炭化けい素縦形ｆｅｔ |
-
1999
- 1999-02-10 JP JP3278499A patent/JP3595182B2/ja not_active Expired - Fee Related
-
2000
- 2000-02-04 US US09/498,069 patent/US6245603B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000232075A (ja) | 2000-08-22 |
| US6245603B1 (en) | 2001-06-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6852597B2 (en) | Method for fabricating power semiconductor device having trench gate structure | |
| JP3371708B2 (ja) | 縦型電界効果トランジスタの製造方法 | |
| US8088666B2 (en) | Semiconductor device manufacture method including process of implanting impurity into gate electrode independently from source/drain and semiconductor device manufactured by the method | |
| US6242311B1 (en) | Method of fabricating a semiconductor device with silicided gates and peripheral region | |
| JP3595182B2 (ja) | 半導体装置の製造方法 | |
| JP4378743B2 (ja) | 半導体素子の製造方法 | |
| KR100271265B1 (ko) | 비정질화된폴리실리콘을사용하는서브미크론마이크로일렉트로닉스응용을위한자기정렬poci₃제조방법 | |
| JPH11340456A (ja) | 半導体装置およびその製造方法 | |
| KR100749373B1 (ko) | 샬로우 접합부 반도체 디바이스의 제조 방법 | |
| US6200846B1 (en) | Semiconductor device with capacitor formed on substrate and its manufacture method | |
| US7045429B2 (en) | Method of manufacturing a semiconductor device | |
| JP3827734B2 (ja) | Ｌｄｄ構造をもつｍｏｓトランジスタを有する半導体素子の製造方法 | |
| KR100292939B1 (ko) | 반도체장치및그의제조방법 | |
| KR100273296B1 (ko) | 모스 트랜지스터 제조방법 | |
| JP2006202860A (ja) | 半導体装置及びその製造方法 | |
| US7015103B2 (en) | Method for fabricating vertical transistor | |
| JP3714757B2 (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| KR100365409B1 (ko) | 반도체 소자의 게이트 전극 형성방법 | |
| CN112018039A (zh) | 半导体结构及其制作方法 | |
| JP3714396B2 (ja) | 半導体装置の製造方法 | |
| CN101207042A (zh) | 半导体器件 | |
| KR101102775B1 (ko) | 반도체 소자의 제조 방법 | |
| JPH09153468A (ja) | 半導体装置及びその製造方法 | |
| JP2001203348A (ja) | 半導体装置及びその製造方法 | |
| KR100580795B1 (ko) | 반도체 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20031224 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040203 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040401 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040427 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040520 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20040728 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040824 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040902 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070910 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080910 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080910 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090910 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090910 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100910 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100910 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100910 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110910 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120910 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120910 Year of fee payment: 8 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120910 Year of fee payment: 8 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130910 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees | ||
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |