JP3216804B2 - 炭化けい素縦形ｆｅｔの製造方法および炭化けい素縦形ｆｅｔ - Google Patents
炭化けい素縦形ｆｅｔの製造方法および炭化けい素縦形ｆｅｔInfo
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体材料として
炭化けい素を用いた、電力用半導体素子である接合型ま
たは金属−酸化膜−半導体構造のＭＯＳ型のゲートをも
つ縦型電界効果トランジスタ（以下ＦＥＴと記す）の製
造方法および縦型電界効果ＦＥＴに関する。
炭化けい素を用いた、電力用半導体素子である接合型ま
たは金属−酸化膜−半導体構造のＭＯＳ型のゲートをも
つ縦型電界効果トランジスタ（以下ＦＥＴと記す）の製
造方法および縦型電界効果ＦＥＴに関する。
【０００２】
【従来の技術】炭化けい素（以下ＳｉＣと記す）は、バ
ンドギャップが広く、また最大絶縁電界がシリコン（以
下Ｓｉと記す）と比較して約一桁大きいことから、次世
代の電力用半導体素子への応用が期待されている材料で
ある。これまでに、４Ｈ−ＳｉＣまたは６Ｈ−ＳｉＣと
呼ばれる単結晶ウェハを用いて様々な電子デバイスへ応
用されつつあり、特に高温、大電力用素子に適すると考
えられている。上記の結晶は閃亜鉛鉱型とウルツ鉱型と
を積層した形のアルファ相ＳｉＣである。他に３Ｃ−Ｓ
ｉＣと称されるベータ相ＳｉＣの結晶でも半導体装置が
試作されている。最近では電力用素子としてショットキ
ーダイオード、縦形ＭＯＳＦＥＴ、サイリスタなど、あ
るいは最も汎用的な半導体装置であるＣＭＯＳ−ＩＣが
試作され、その特性から従来のＳｉ半導体装置と比較し
て非常に特性が良好なことが確認されている［例えば、
Weitzel,C.W.他：IEEE Trans. on Electron Devices,vo
l.43, No.10, pp.1732-1741 (1997)］。ＭＯＳＦＥＴの
幾つかの例を以下に示す。
ンドギャップが広く、また最大絶縁電界がシリコン（以
下Ｓｉと記す）と比較して約一桁大きいことから、次世
代の電力用半導体素子への応用が期待されている材料で
ある。これまでに、４Ｈ−ＳｉＣまたは６Ｈ−ＳｉＣと
呼ばれる単結晶ウェハを用いて様々な電子デバイスへ応
用されつつあり、特に高温、大電力用素子に適すると考
えられている。上記の結晶は閃亜鉛鉱型とウルツ鉱型と
を積層した形のアルファ相ＳｉＣである。他に３Ｃ−Ｓ
ｉＣと称されるベータ相ＳｉＣの結晶でも半導体装置が
試作されている。最近では電力用素子としてショットキ
ーダイオード、縦形ＭＯＳＦＥＴ、サイリスタなど、あ
るいは最も汎用的な半導体装置であるＣＭＯＳ−ＩＣが
試作され、その特性から従来のＳｉ半導体装置と比較し
て非常に特性が良好なことが確認されている［例えば、
Weitzel,C.W.他：IEEE Trans. on Electron Devices,vo
l.43, No.10, pp.1732-1741 (1997)］。ＭＯＳＦＥＴの
幾つかの例を以下に示す。
【０００３】図１３は高周波素子の一つとして開発され
ている接合型ＦＥＴ（以下ＪＦＥＴと略す）の単位セル
の部分断面図である[Sheppard,S.T.他 ，Abstracta of
Int. Conf. on Silicon Carbide,III-Nitrides and Re
lated Materials, (1997)]。ｐ+ 基板１０上に積層され
たｎドリフト層１１の表面層にｎ+ ソース領域１３、ｐ
ゲート領域１５、ｎ+ ドレイン領域が形成されている。
ｎ+ ソース領域１３、ｎ+ ドレイン領域１４、ｐゲート
領域１５に接触してそれぞれ、ソース電極１７、ドレイ
ン電極１８、ゲート電極１６が設けられている。
ている接合型ＦＥＴ（以下ＪＦＥＴと略す）の単位セル
の部分断面図である[Sheppard,S.T.他 ，Abstracta of
Int. Conf. on Silicon Carbide,III-Nitrides and Re
lated Materials, (1997)]。ｐ+ 基板１０上に積層され
たｎドリフト層１１の表面層にｎ+ ソース領域１３、ｐ
ゲート領域１５、ｎ+ ドレイン領域が形成されている。
ｎ+ ソース領域１３、ｎ+ ドレイン領域１４、ｐゲート
領域１５に接触してそれぞれ、ソース電極１７、ドレイ
ン電極１８、ゲート電極１６が設けられている。
【０００４】この構造では、ゲート電極１６に電圧を印
加すると、ｐゲート領域１５からｐゲート領域１５とｐ
+ 基板１０との間のｎチャネル領域２０に空乏層が広が
る。これによってソース電極１７とドレイン電極１８と
の間の電流が抑制される。また、ゲート電極１６に印加
された電圧を取り去ることによって、ドレイン電極１８
とソース電極１７との間に再び電流が流れる。このよう
にソース・ドレイン間の電流はゲート電圧によってスイ
ッチング可能な素子となっている。このＪＦＥＴは、ゲ
ート電極１６への電圧印加によってチャネル領域を空乏
化するので、デプレッション型と呼ばれる。表面からｐ
+ 基板１０に達する溝が形成され、絶縁膜１９が充填さ
れているのは、素子分離のためである。
加すると、ｐゲート領域１５からｐゲート領域１５とｐ
+ 基板１０との間のｎチャネル領域２０に空乏層が広が
る。これによってソース電極１７とドレイン電極１８と
の間の電流が抑制される。また、ゲート電極１６に印加
された電圧を取り去ることによって、ドレイン電極１８
とソース電極１７との間に再び電流が流れる。このよう
にソース・ドレイン間の電流はゲート電圧によってスイ
ッチング可能な素子となっている。このＪＦＥＴは、ゲ
ート電極１６への電圧印加によってチャネル領域を空乏
化するので、デプレッション型と呼ばれる。表面からｐ
+ 基板１０に達する溝が形成され、絶縁膜１９が充填さ
れているのは、素子分離のためである。
【０００５】一方、図１４は縦型ＭＯＳＦＥＴの１種で
ある[Shenoy, J.N. 他 ，Abstracta of Int. Conf. on
Silicon Carbide,III-Nitrides and Related Material
s, (1997)]。ｎ+ サブストレート２１ａ上に積層された
ｎドリフト層２１ｂの表面層に高加速電圧のイオン注入
によりｐ+ 埋め込み領域２２を形成する。そのｐ+ 埋め
込み領域２２の上のｎドリフト層部分２１ｂの表面層に
ｎ+ ソース領域２３が形成されている。二つのｎ+ ソー
ス領域２３に挟まれたｎドリフト層部分２１ｂの表面上
にゲート絶縁膜２５を介してゲート電極２６が設けられ
ている。ｎ+ ソース領域２３の表面にソース電極２７
が、ｎ+ サブストレート２１ａの裏面にドレイン電極２
８がそれぞれ設けられている。
ある[Shenoy, J.N. 他 ，Abstracta of Int. Conf. on
Silicon Carbide,III-Nitrides and Related Material
s, (1997)]。ｎ+ サブストレート２１ａ上に積層された
ｎドリフト層２１ｂの表面層に高加速電圧のイオン注入
によりｐ+ 埋め込み領域２２を形成する。そのｐ+ 埋め
込み領域２２の上のｎドリフト層部分２１ｂの表面層に
ｎ+ ソース領域２３が形成されている。二つのｎ+ ソー
ス領域２３に挟まれたｎドリフト層部分２１ｂの表面上
にゲート絶縁膜２５を介してゲート電極２６が設けられ
ている。ｎ+ ソース領域２３の表面にソース電極２７
が、ｎ+ サブストレート２１ａの裏面にドレイン電極２
８がそれぞれ設けられている。
【０００６】この例ではゲート部分がｐｎ接合ではな
く、ゲート絶縁膜２５を介して電圧を印加するＭＯＳ構
造になっている。このＭＯＳＦＥＴにおいては、ゲート
電極層２６に正電圧を印加することによって、ゲート電
極２６直下のｎドリフト層２１ｂの表面部分のｎチャネ
ル領域３０に蓄積層が誘起され、ドレイン電極２８と、
ソース電極２７との間に電流が流れる。また、ゲート電
極２６に負電圧を印加すれば、ドレイン電極２８とソー
ス電極２７との間の電流を遮断することができ、スイッ
チング機能を有す。ソース・ドレインの間の電圧はｐ+
埋め込み領域２２およびｎドリフト層２１ｂの間に印加
されて大きな電圧を保持することが可能であり、高耐圧
に適した構造にしたものである。このＭＯＳＦＥＴは、
ゲート電極２６への電圧印加によって蓄積層を形成する
ので、ＡＣＣＵＦＥＴと呼ばれる。
く、ゲート絶縁膜２５を介して電圧を印加するＭＯＳ構
造になっている。このＭＯＳＦＥＴにおいては、ゲート
電極層２６に正電圧を印加することによって、ゲート電
極２６直下のｎドリフト層２１ｂの表面部分のｎチャネ
ル領域３０に蓄積層が誘起され、ドレイン電極２８と、
ソース電極２７との間に電流が流れる。また、ゲート電
極２６に負電圧を印加すれば、ドレイン電極２８とソー
ス電極２７との間の電流を遮断することができ、スイッ
チング機能を有す。ソース・ドレインの間の電圧はｐ+
埋め込み領域２２およびｎドリフト層２１ｂの間に印加
されて大きな電圧を保持することが可能であり、高耐圧
に適した構造にしたものである。このＭＯＳＦＥＴは、
ゲート電極２６への電圧印加によって蓄積層を形成する
ので、ＡＣＣＵＦＥＴと呼ばれる。
【０００７】図１５は別の縦型高耐圧ＭＯＳＦＥＴのの
単位セルの部分断面図である[Onda,S.他 ，Phys. Sta
t. Sol.(a), vol.162, p.369,(1997)] 。ｎ+ サブスト
レート３１ａ上に積層されたｎドリフト層３１ｂの表面
層にｐベース領域３２が形成され、そのｐベース領域３
２の表面層にｎ+ ソース領域３３が形成されている。二
つのｎ+ ソース領域３３をつなぐｎチャネル領域４０が
エピタキシャル成長により形成されており、そのｎチャ
ネル領域４０の表面上にゲート絶縁膜３５を介してゲー
ト電極層３６が設けられている。ｎ+ ソース領域３３の
表面にソース電極２７が、ｎ+ サブストレート３１ａの
裏面にドレイン電極３８がそれぞれ設けられている。
単位セルの部分断面図である[Onda,S.他 ，Phys. Sta
t. Sol.(a), vol.162, p.369,(1997)] 。ｎ+ サブスト
レート３１ａ上に積層されたｎドリフト層３１ｂの表面
層にｐベース領域３２が形成され、そのｐベース領域３
２の表面層にｎ+ ソース領域３３が形成されている。二
つのｎ+ ソース領域３３をつなぐｎチャネル領域４０が
エピタキシャル成長により形成されており、そのｎチャ
ネル領域４０の表面上にゲート絶縁膜３５を介してゲー
ト電極層３６が設けられている。ｎ+ ソース領域３３の
表面にソース電極２７が、ｎ+ サブストレート３１ａの
裏面にドレイン電極３８がそれぞれ設けられている。
【０００８】この場合も、ゲート電極層３６に正電圧を
印加することによって、ゲート電極層３６直下のｎチャ
ネル領域４０の表面部分に蓄積層が誘起され、ドレイン
電極３８から、ソース電極３７への電流を流すことが可
能となる。また、ゲート電極層３６に負電圧を印加する
ことによって、ドレイン電極３８とソース電極２７との
間が遮断されて、スイッチング機能を示すことになる。
印加することによって、ゲート電極層３６直下のｎチャ
ネル領域４０の表面部分に蓄積層が誘起され、ドレイン
電極３８から、ソース電極３７への電流を流すことが可
能となる。また、ゲート電極層３６に負電圧を印加する
ことによって、ドレイン電極３８とソース電極２７との
間が遮断されて、スイッチング機能を示すことになる。
【０００９】他に、プレーナ型、或いはトレンチ型のＭ
ＯＳＦＥＴの試作例もあるが、ＳｉＣでは反転層の移動
度が非常に小さいことが実験的にわかっており、反転層
を用いるエンハンスメント型のＦＥＴは実用に適さない
と考えられる。それに対し、上記三例の素子は反転層を
用いるエンハンスメント型のＦＥＴではなく、もともと
の導電型の半導体層をチャネルとして用いたＦＥＴであ
るという点で共通の特徴をもち、特にＳｉＣに適する構
造の例である。
ＯＳＦＥＴの試作例もあるが、ＳｉＣでは反転層の移動
度が非常に小さいことが実験的にわかっており、反転層
を用いるエンハンスメント型のＦＥＴは実用に適さない
と考えられる。それに対し、上記三例の素子は反転層を
用いるエンハンスメント型のＦＥＴではなく、もともと
の導電型の半導体層をチャネルとして用いたＦＥＴであ
るという点で共通の特徴をもち、特にＳｉＣに適する構
造の例である。
【００１０】
【発明が解決しようとする課題】電力用の半導体素子を
製造しようとするとき、図１３、１４や図１５の構造は
非常に優れた特性が期待されるものの、実際にはこれま
であまり良好な特性が実現していないか、または実際に
は製造されていない。その理由の一つは、Ｓｉ半導体で
もっとも普及している方法である二重拡散ＭＯＳ(D-MO
S) 構造が、ＳｉＣでは容易に実現できない点にある。
Ｓｉでは、ｐ型不純物とｎ型不純物とを同一のマスクに
より選択的に導入し、熱拡散することによって、精密な
チャネル密度が実現される。すなわちＭＯＳＦＥＴの特
性を左右するチャネルの寸法が、非常に精密に制御可能
で、歩留まり良くＭＯＳＦＥＴを作ることができる。
製造しようとするとき、図１３、１４や図１５の構造は
非常に優れた特性が期待されるものの、実際にはこれま
であまり良好な特性が実現していないか、または実際に
は製造されていない。その理由の一つは、Ｓｉ半導体で
もっとも普及している方法である二重拡散ＭＯＳ(D-MO
S) 構造が、ＳｉＣでは容易に実現できない点にある。
Ｓｉでは、ｐ型不純物とｎ型不純物とを同一のマスクに
より選択的に導入し、熱拡散することによって、精密な
チャネル密度が実現される。すなわちＭＯＳＦＥＴの特
性を左右するチャネルの寸法が、非常に精密に制御可能
で、歩留まり良くＭＯＳＦＥＴを作ることができる。
【００１１】これにに対し、ＳｉＣではイオン注入した
不純物の活性化率が悪く、これを向上させるために、１
０００℃以上でのイオン注入、また１６００℃以上での
活性化熱処理が必要であり、また、イオン注入した不純
物の拡散がほとんど起きない。そのため、ｐ型不純物と
ｎ型不純物の導入とをそれぞれ別々のマスクによらねば
ならず、精密なチャネル密度の制御が実現されない。そ
のため、チャネル抵抗が大きく、またそのバラツキも非
常に大きなものとなって、素子全体の抵抗はほぼチャネ
ル抵抗で規定されてしまう程である。ＳｉＣ本来の特性
が得られていないといえる。
不純物の活性化率が悪く、これを向上させるために、１
０００℃以上でのイオン注入、また１６００℃以上での
活性化熱処理が必要であり、また、イオン注入した不純
物の拡散がほとんど起きない。そのため、ｐ型不純物と
ｎ型不純物の導入とをそれぞれ別々のマスクによらねば
ならず、精密なチャネル密度の制御が実現されない。そ
のため、チャネル抵抗が大きく、またそのバラツキも非
常に大きなものとなって、素子全体の抵抗はほぼチャネ
ル抵抗で規定されてしまう程である。ＳｉＣ本来の特性
が得られていないといえる。
【００１２】以上の問題に鑑み本発明の目的は、非常に
精密なチャネルが実現でき、かつ容易に高耐圧できる炭
化けい素縦型ＦＥＴの製造方法および炭化けい素縦型Ｆ
ＥＴを提供することにある。
精密なチャネルが実現でき、かつ容易に高耐圧できる炭
化けい素縦型ＦＥＴの製造方法および炭化けい素縦型Ｆ
ＥＴを提供することにある。
【００１３】
【課題を解決するための手段】上記課題解決のため本発
明は、第一導電型炭化けい素サブストレート上に積層さ
れた炭化けい素からなる第一導電型ドリフト層と、前記
ドリフト層の表面層に互いに隔離して形成された第１及
び第２の第二導電型ゲート領域、前記表面層において前
記第１及び第２のゲート領域のそれぞれのゲート領域の
位置しない側で前記表面層に形成された第１及び第２の
第一導電型ソース領域と、前記第１のゲート領域および
前記第１のソース領域の下と、前記第２のゲート領域お
よび前記第２のソース領域の下とにそれぞれ形成された
第１及び第２の第二導電型埋め込み領域と、前記第１及
び第２のゲート領域の表面に接触して設けられたゲート
電極層と、前記第１のソース領域と前記第１の埋め込み
領域との共通表面と、前記第２のソース領域と前記第２
の埋め込み領域との共通表面とにそれぞれ設けられた第
１および第２のソース電極と、前記炭化けい素サブスト
レートの裏面に設けられたドレイン電極とを有する縦形
ＦＥＴの製造方法において、前記表面層に形成された少
なくとも中央の第１部分とその両側にいずれも半導体素
子の端に達しない第２、第３部分との三部分を有する第
１のマスクの、第１部分と第２部分との間、及び第１部
分と第３部分との間に対応する領域で前記ドリフト領域
にそれぞれ前記第１及び第２のゲート領域を形成する工
程と、前記第１部分に覆われない前記表面層に対応した
前記ドリフト層に前記第１及び第２の埋め込み領域を形
成する工程とを含むものとする。
明は、第一導電型炭化けい素サブストレート上に積層さ
れた炭化けい素からなる第一導電型ドリフト層と、前記
ドリフト層の表面層に互いに隔離して形成された第１及
び第２の第二導電型ゲート領域、前記表面層において前
記第１及び第２のゲート領域のそれぞれのゲート領域の
位置しない側で前記表面層に形成された第１及び第２の
第一導電型ソース領域と、前記第１のゲート領域および
前記第１のソース領域の下と、前記第２のゲート領域お
よび前記第２のソース領域の下とにそれぞれ形成された
第１及び第２の第二導電型埋め込み領域と、前記第１及
び第２のゲート領域の表面に接触して設けられたゲート
電極層と、前記第１のソース領域と前記第１の埋め込み
領域との共通表面と、前記第２のソース領域と前記第２
の埋め込み領域との共通表面とにそれぞれ設けられた第
１および第２のソース電極と、前記炭化けい素サブスト
レートの裏面に設けられたドレイン電極とを有する縦形
ＦＥＴの製造方法において、前記表面層に形成された少
なくとも中央の第１部分とその両側にいずれも半導体素
子の端に達しない第２、第３部分との三部分を有する第
１のマスクの、第１部分と第２部分との間、及び第１部
分と第３部分との間に対応する領域で前記ドリフト領域
にそれぞれ前記第１及び第２のゲート領域を形成する工
程と、前記第１部分に覆われない前記表面層に対応した
前記ドリフト層に前記第１及び第２の埋め込み領域を形
成する工程とを含むものとする。
【００１４】例えば、具体的な工程としては、第一導電
型炭化けい素サブストレート上に炭化けい素からなる第
一導電型ドリフト層がエピタキシャル成長により積層さ
れた炭化けい素基板を用い、前記ドリフト層の表面上
に、少なくとも中央の第１部分とその両側にいずれも半
導体素子の端に達しない第２、第３部分との三部分を有
する第１のマスクを形成する工程と、前記第１のマスク
の第１部分上から第２部分上までと、前記第１のマスク
の第１部分上から第３部分上までを覆う、前記第１のマ
スクとは異なる材料からなる第２のマスクを形成する工
程と、前記第１のマスク及び第２のマスクで覆われない
表面層に対応した前記ドリフト層の浅い領域に第一導電
型ソース領域形成のための不純物を導入する工程と、前
記第２のマスクを除去する工程と、前記第１のマスクの
第２部分上及び第３部分上から第１部分と反対側の前記
ドリフト層の表面上に形成され、前記第１のマスクの第
１部分と第２部分との間および第１部分と第３部分との
間の前記ドリフト層の表面を露出させる前記第１のマス
クとは異なる材料からなる第３のマスクを形成する工程
と、前記第１のマスク及び第３のマスクで覆われない表
面層に対応した前記ドリフト層の浅い領域に第二導電型
ゲート領域形成のための不純物を導入する工程と、前記
第１のマスクの第１部分を残して前記第１のマスクの第
２部分と第３部分および第３のマスクを除去する工程
と、前記第１のマスクの第１部分で覆われない表面層に
対応した前記ドリフト層の前記ソース領域形成のための
不純物および前記ゲート領域形成のための不純物を導入
した領域より深い領域に第二導電型埋め込み領域形成の
ための不純物を導入する工程と、熱処理により前記ソー
ス領域形成のための不純物、前記ゲート領域形成のため
の不純物及び前記埋め込み領域形成のための不純物を活
性化するとともに炭化けい素基板表面に顕れる複数の第
二導電型ゲート領域及び第一導電型ソース領域を形成す
る工程と、炭化けい素基板表面の前記第１のマスク及び
第２のマスクで覆われた領域に対応した領域とその領域
に近い側の前記ソース領域の一部に対応した領域を覆う
第４のマスクを形成する工程と、前記第４のマスクで覆
われない表面層に対応した前記ソース領域及び前記ドリ
フト層をエッチングして前記ソース領域の表面から前記
ソース領域の下方の前記埋め込み領域に達する凹部を形
成する工程と、前記ゲート領域、前記ソース領域および
前記凹部以外の表面を覆う絶縁物からなる第５のマスク
を形成する工程と、炭化けい素基板の表面全面に金属膜
を蒸着する工程と、前記金属膜を前記ゲート領域の表面
に接触するゲート電極、前記ソース領域および前記凹部
表面に接触するソース電極にパターニングして分離する
工程と、前記炭化けい素サブストレートの裏面に金属膜
を蒸着してドレイン電極を設ける工程とからなるものと
する。
型炭化けい素サブストレート上に炭化けい素からなる第
一導電型ドリフト層がエピタキシャル成長により積層さ
れた炭化けい素基板を用い、前記ドリフト層の表面上
に、少なくとも中央の第１部分とその両側にいずれも半
導体素子の端に達しない第２、第３部分との三部分を有
する第１のマスクを形成する工程と、前記第１のマスク
の第１部分上から第２部分上までと、前記第１のマスク
の第１部分上から第３部分上までを覆う、前記第１のマ
スクとは異なる材料からなる第２のマスクを形成する工
程と、前記第１のマスク及び第２のマスクで覆われない
表面層に対応した前記ドリフト層の浅い領域に第一導電
型ソース領域形成のための不純物を導入する工程と、前
記第２のマスクを除去する工程と、前記第１のマスクの
第２部分上及び第３部分上から第１部分と反対側の前記
ドリフト層の表面上に形成され、前記第１のマスクの第
１部分と第２部分との間および第１部分と第３部分との
間の前記ドリフト層の表面を露出させる前記第１のマス
クとは異なる材料からなる第３のマスクを形成する工程
と、前記第１のマスク及び第３のマスクで覆われない表
面層に対応した前記ドリフト層の浅い領域に第二導電型
ゲート領域形成のための不純物を導入する工程と、前記
第１のマスクの第１部分を残して前記第１のマスクの第
２部分と第３部分および第３のマスクを除去する工程
と、前記第１のマスクの第１部分で覆われない表面層に
対応した前記ドリフト層の前記ソース領域形成のための
不純物および前記ゲート領域形成のための不純物を導入
した領域より深い領域に第二導電型埋め込み領域形成の
ための不純物を導入する工程と、熱処理により前記ソー
ス領域形成のための不純物、前記ゲート領域形成のため
の不純物及び前記埋め込み領域形成のための不純物を活
性化するとともに炭化けい素基板表面に顕れる複数の第
二導電型ゲート領域及び第一導電型ソース領域を形成す
る工程と、炭化けい素基板表面の前記第１のマスク及び
第２のマスクで覆われた領域に対応した領域とその領域
に近い側の前記ソース領域の一部に対応した領域を覆う
第４のマスクを形成する工程と、前記第４のマスクで覆
われない表面層に対応した前記ソース領域及び前記ドリ
フト層をエッチングして前記ソース領域の表面から前記
ソース領域の下方の前記埋め込み領域に達する凹部を形
成する工程と、前記ゲート領域、前記ソース領域および
前記凹部以外の表面を覆う絶縁物からなる第５のマスク
を形成する工程と、炭化けい素基板の表面全面に金属膜
を蒸着する工程と、前記金属膜を前記ゲート領域の表面
に接触するゲート電極、前記ソース領域および前記凹部
表面に接触するソース電極にパターニングして分離する
工程と、前記炭化けい素サブストレートの裏面に金属膜
を蒸着してドレイン電極を設ける工程とからなるものと
する。
【００１５】そのようにすれば、チャネル領域の実質的
な寸法は、第二導電型ゲート領域で決まるので、マスク
合わせによる不均一が回避され、精密な制御が可能にな
る。これにより、オン抵抗の小さいＦＥＴを製造するこ
とが可能である。第一導電型ソース領域の表面から第二
導電型埋め込み領域に達する凹部を形成してソース電極
を設ける代わりに、第二導電型埋め込み領域に達する第
二導電型コンタクト領域を形成してもよい。そのように
すれば、表面上にソース電極を設けることができる。
な寸法は、第二導電型ゲート領域で決まるので、マスク
合わせによる不均一が回避され、精密な制御が可能にな
る。これにより、オン抵抗の小さいＦＥＴを製造するこ
とが可能である。第一導電型ソース領域の表面から第二
導電型埋め込み領域に達する凹部を形成してソース電極
を設ける代わりに、第二導電型埋め込み領域に達する第
二導電型コンタクト領域を形成してもよい。そのように
すれば、表面上にソース電極を設けることができる。
【００１６】特に、第一導電型ソース領域、第二導電型
ゲート領域、第二導電型埋め込み領域形成のための不純
物の導入がいずれもイオン注入によっておこなわれるも
のとすれば、ＳｉＣにおいても確実に不純物領域の形成
ができる。第一導電型ドリフト層の表面とショットキー
接合を形成する電極を設けてもよい。
ゲート領域、第二導電型埋め込み領域形成のための不純
物の導入がいずれもイオン注入によっておこなわれるも
のとすれば、ＳｉＣにおいても確実に不純物領域の形成
ができる。第一導電型ドリフト層の表面とショットキー
接合を形成する電極を設けてもよい。
【００１７】そのようにすれば、接触抵抗のために必要
な第二導電型ゲート領域の寸法より、小さなチャネル領
域とすることができる。また、第一導電型炭化けい素サ
ブストレート上に積層された炭化けい素からなる第一導
電型ドリフト層と、前記ドリフト層の表面層に互いに隔
離して形成された第１及び第２の第一導電型ソース領域
と、前記第１及び第２のソース領域の下に第１及び第２
の第一導電型ソース領域の間隔より狭い間隔になるよう
に前記第１及び第２のソース領域からほぼ同じ距離はみ
出してそれぞれ形成された第１及び第２の第二導電型埋
め込み領域と、前記第１、第２の第一導電型ソース領域
の間の前記ドリフト層の表面上にゲート絶縁膜を介して
設けられたゲート電極と、前記第１のソース領域と前記
第１の埋め込み領域との共通表面と、前記第２のソース
領域と前記第２の埋め込み領域との共通表面とにそれぞ
れ設けられた第１及び第２のソース電極と、前記炭化け
い素サブストレートの裏面に設けられたドレイン電極と
を有する縦形ＦＥＴの製造方法において、前記表面層に
形成された少なくとも中央の第１部分とその両側にいず
れも半導体素子の端に至らない第２、第３部分との三部
分を有する第１のマスクと、前記第１のマスクの第１部
分と第２部分との間、及び第１部分と第３部分との間を
覆う第２のマスクの、第１及び第２のマスクに覆われな
い前記表面層に対応した前記ドリフト層に前記第１及び
第２のソース領域を形成する工程と、前記第１のマスク
の第１部分に覆われない前記表面層に対応した前記ドリ
フト層に前記第１及び第２の埋め込み領域を形成する工
程とを含むものとする。
な第二導電型ゲート領域の寸法より、小さなチャネル領
域とすることができる。また、第一導電型炭化けい素サ
ブストレート上に積層された炭化けい素からなる第一導
電型ドリフト層と、前記ドリフト層の表面層に互いに隔
離して形成された第１及び第２の第一導電型ソース領域
と、前記第１及び第２のソース領域の下に第１及び第２
の第一導電型ソース領域の間隔より狭い間隔になるよう
に前記第１及び第２のソース領域からほぼ同じ距離はみ
出してそれぞれ形成された第１及び第２の第二導電型埋
め込み領域と、前記第１、第２の第一導電型ソース領域
の間の前記ドリフト層の表面上にゲート絶縁膜を介して
設けられたゲート電極と、前記第１のソース領域と前記
第１の埋め込み領域との共通表面と、前記第２のソース
領域と前記第２の埋め込み領域との共通表面とにそれぞ
れ設けられた第１及び第２のソース電極と、前記炭化け
い素サブストレートの裏面に設けられたドレイン電極と
を有する縦形ＦＥＴの製造方法において、前記表面層に
形成された少なくとも中央の第１部分とその両側にいず
れも半導体素子の端に至らない第２、第３部分との三部
分を有する第１のマスクと、前記第１のマスクの第１部
分と第２部分との間、及び第１部分と第３部分との間を
覆う第２のマスクの、第１及び第２のマスクに覆われな
い前記表面層に対応した前記ドリフト層に前記第１及び
第２のソース領域を形成する工程と、前記第１のマスク
の第１部分に覆われない前記表面層に対応した前記ドリ
フト層に前記第１及び第２の埋め込み領域を形成する工
程とを含むものとする。
【００１８】例えば、具体的な工程としては、第一導電
型炭化けい素サブストレート上に炭化けい素からなる第
一導電型ドリフト層がエピタキシャル成長により積層さ
れた炭化けい素基板を用い、前記ドリフト層の表面上
に、少なくとも中央の第１部分とその両側にほぼ同じ距
離を置いて、ほぼ同じ大きさのいずれも半導体装素子の
端に達しない第２、第３部分との三部分を有する第１の
マスクを形成する工程と、前記第１のマスクの第１部分
上から第２部分上迄と、前記第１のマスクの第１部分上
から第３部分上までを覆う、前記第１のマスクとは異な
る材料からなる第２のマスクを形成する工程と、前記第
１のマスク及び第２のマスクで覆われない表面層に対応
した前記ドリフト層の浅い領域に第一導電型ソース領域
形成のための不純物を導入する工程と、前記第１のマス
クの第２部分、第３部分及び前記第２のマスクを除去す
る工程と、前記第１のマスクの第１部分で覆われない表
面層に対応した前記ドリフト層の前記ソース領域形成の
ための不純物を導入した領域より深い領域に第二導電型
埋め込みり形成のための不純物を導入する工程と、前記
第１のマスクの第１部分を除去する工程と、熱処理によ
り前記ソース領域形成のための不純物及び前記埋め込み
領域形成のための不純物を活性化するとともに炭化けい
素基板表面に顕れる複数の第一導電型ソース領域を形成
する工程と、炭化けい素基板表面にゲート酸化膜を形成
する工程と、前記ゲート酸化膜上に多結晶シリコン層を
堆積する工程と、前記多結晶シリコン層の二つの前記ソ
ース領域に挟まれた前記ドリフト層の領域に対応する領
域をパターニングして残す工程と、炭化けい素基板表面
に絶縁膜を堆積する工程と、炭化けい素基板表面の前記
第１のマスク及び第２のマスクで覆われた領域に対応し
た領域とその領域に近い側の前記ソース領域の一部に対
応した領域を覆う第３のマスクを形成する工程と、前記
第３のマスクで覆われない絶縁膜およびその下方の前記
ソース領域、前記ドリフト層をエッチングして前記ソー
ス領域の表面から前記ソース領域の下方の前記埋め込み
領域に達する凹部を形成する工程と、前記ソース領域上
および前記多結晶シリコン層上の絶縁膜に窓を開ける工
程と、炭化けい素基板の表面全面に金属膜を蒸着する工
程と、前記金属膜を前記ソース領域および前記凹部表面
に接触するソース電極と、前記多結晶シリコン層に接触
するゲート金属電極とにパターニングして分離する工程
と、前記炭化けい素サブストレートの裏面に金属膜を蒸
着してドレイン電極を設ける工程とからなるものとす
る。
型炭化けい素サブストレート上に炭化けい素からなる第
一導電型ドリフト層がエピタキシャル成長により積層さ
れた炭化けい素基板を用い、前記ドリフト層の表面上
に、少なくとも中央の第１部分とその両側にほぼ同じ距
離を置いて、ほぼ同じ大きさのいずれも半導体装素子の
端に達しない第２、第３部分との三部分を有する第１の
マスクを形成する工程と、前記第１のマスクの第１部分
上から第２部分上迄と、前記第１のマスクの第１部分上
から第３部分上までを覆う、前記第１のマスクとは異な
る材料からなる第２のマスクを形成する工程と、前記第
１のマスク及び第２のマスクで覆われない表面層に対応
した前記ドリフト層の浅い領域に第一導電型ソース領域
形成のための不純物を導入する工程と、前記第１のマス
クの第２部分、第３部分及び前記第２のマスクを除去す
る工程と、前記第１のマスクの第１部分で覆われない表
面層に対応した前記ドリフト層の前記ソース領域形成の
ための不純物を導入した領域より深い領域に第二導電型
埋め込みり形成のための不純物を導入する工程と、前記
第１のマスクの第１部分を除去する工程と、熱処理によ
り前記ソース領域形成のための不純物及び前記埋め込み
領域形成のための不純物を活性化するとともに炭化けい
素基板表面に顕れる複数の第一導電型ソース領域を形成
する工程と、炭化けい素基板表面にゲート酸化膜を形成
する工程と、前記ゲート酸化膜上に多結晶シリコン層を
堆積する工程と、前記多結晶シリコン層の二つの前記ソ
ース領域に挟まれた前記ドリフト層の領域に対応する領
域をパターニングして残す工程と、炭化けい素基板表面
に絶縁膜を堆積する工程と、炭化けい素基板表面の前記
第１のマスク及び第２のマスクで覆われた領域に対応し
た領域とその領域に近い側の前記ソース領域の一部に対
応した領域を覆う第３のマスクを形成する工程と、前記
第３のマスクで覆われない絶縁膜およびその下方の前記
ソース領域、前記ドリフト層をエッチングして前記ソー
ス領域の表面から前記ソース領域の下方の前記埋め込み
領域に達する凹部を形成する工程と、前記ソース領域上
および前記多結晶シリコン層上の絶縁膜に窓を開ける工
程と、炭化けい素基板の表面全面に金属膜を蒸着する工
程と、前記金属膜を前記ソース領域および前記凹部表面
に接触するソース電極と、前記多結晶シリコン層に接触
するゲート金属電極とにパターニングして分離する工程
と、前記炭化けい素サブストレートの裏面に金属膜を蒸
着してドレイン電極を設ける工程とからなるものとす
る。
【００１９】この場合も、チャネル領域の寸法は、第１
のマスクの第１部分と第２、第３部分とで決められるの
で、マスク合わせによる不均一が回避され、精密な制御
が可能になる。第一導電型ソース領域の表面から第二導
電型埋め込み領域に達する凹部を形成してソース電極を
設ける代わりに、第二導電型埋め込み領域に達する第二
導電型コンタクト領域を形成してもよい。そのようにす
れば、表面上にソース電極を設けることができる。
のマスクの第１部分と第２、第３部分とで決められるの
で、マスク合わせによる不均一が回避され、精密な制御
が可能になる。第一導電型ソース領域の表面から第二導
電型埋め込み領域に達する凹部を形成してソース電極を
設ける代わりに、第二導電型埋め込み領域に達する第二
導電型コンタクト領域を形成してもよい。そのようにす
れば、表面上にソース電極を設けることができる。
【００２０】また、別の方法として、第一導電型炭化け
い素サブストレート上に積層された炭化けい素からなる
第一導電型ドリフト層と、前記ドリフト層の表面層に互
いに隔離して形成された第１及び第２の第一導電型ソー
ス領域と、前記第１及び第２のソース領域の下に前記第
１及び第２のソース領域の間隔より狭い間隔になるよう
に前記第１及び第２のソース領域からほぼ同じ距離はみ
出してそれぞれ形成された第１及び第２の第二導電型ベ
ース領域と、前記第１、第２のソース領域の間の前記ド
リフト層の表面上にゲート絶縁膜を介して設けられたゲ
ート電極と、前記第１のソース領域と前記第１のベース
領域との共通表面と、前記第２のソース領域と前記第２
のベース領域との共通表面とにそれぞれ設けられた第１
および第２のソース電極と、前記炭化けい素サブストレ
ートの裏面に設けられたドレイン電極とを有する縦形Ｆ
ＥＴの製造方法において、前記表面層に形成された第１
のマスクの両端部が同じように次第に薄くなっており、
その第１のマスクの厚い部分に覆われない前記表面層に
対応した前記ドリフト層に前記第１及び第２のベース領
域を形成する工程と、前記第１のマスクの薄い部分に覆
われない前記表面層に対応した前記ドリフト層に前記第
１及び第２のソース領域を形成する工程とを含むものと
することもできる。
い素サブストレート上に積層された炭化けい素からなる
第一導電型ドリフト層と、前記ドリフト層の表面層に互
いに隔離して形成された第１及び第２の第一導電型ソー
ス領域と、前記第１及び第２のソース領域の下に前記第
１及び第２のソース領域の間隔より狭い間隔になるよう
に前記第１及び第２のソース領域からほぼ同じ距離はみ
出してそれぞれ形成された第１及び第２の第二導電型ベ
ース領域と、前記第１、第２のソース領域の間の前記ド
リフト層の表面上にゲート絶縁膜を介して設けられたゲ
ート電極と、前記第１のソース領域と前記第１のベース
領域との共通表面と、前記第２のソース領域と前記第２
のベース領域との共通表面とにそれぞれ設けられた第１
および第２のソース電極と、前記炭化けい素サブストレ
ートの裏面に設けられたドレイン電極とを有する縦形Ｆ
ＥＴの製造方法において、前記表面層に形成された第１
のマスクの両端部が同じように次第に薄くなっており、
その第１のマスクの厚い部分に覆われない前記表面層に
対応した前記ドリフト層に前記第１及び第２のベース領
域を形成する工程と、前記第１のマスクの薄い部分に覆
われない前記表面層に対応した前記ドリフト層に前記第
１及び第２のソース領域を形成する工程とを含むものと
することもできる。
【００２１】例えば、具体的な工程としては、第一導電
型炭化けい素サブストレート上に炭化けい素からなる第
一導電型ドリフト層がエピタキシャル成長により積層さ
れた炭化けい素基板を用い、前記ドリフト層の表面上
に、両端部が同じように次第に薄くなっている第１のマ
スクを形成する工程と、前記第１のマスクの厚い部分で
覆われない表面層に対応した前記ドリフト層の浅い領域
に第二導電型ベース領域形成のための不純物を導入する
工程と、前記第１のマスクの薄い部分で覆われない表面
層に対応した前記ドリフト層の前記べース領域形成のた
めの不純物を導入した領域より浅い領域に第一導電型ソ
ース領域形成のための不純物を導入する工程と、前記第
１のマスク上から両側にほぼ等距離広げた第２のマスク
を形成する工程と、前記第２のマスクで覆われない表面
層に対応した前記ドリフト層の前記べース領域形成のた
めの不純物を導入した領域から深い領域に第二導電型コ
ンタクト領域形成のための不純物を導入する工程と、前
記第１のマスクおよび第２のマスクを除去する工程と、
熱処理により前記ベース領域形成のための不純物、前記
ソース領域のための不純物及び前記コンタクト領域形成
のための不純物を活性化するとともに炭化けい素基板表
面に顕れる複数の第一導電型ソース領域を形成する工程
と、炭化けい素基板表面に薄いゲート酸化膜を形成する
工程と、前記ゲート酸化膜上に多結晶シリコン層を堆積
する工程と、前記多結晶シリコン層の二つの前記ソース
領域に挟まれた前記ドリフト層の領域に対応する領域を
パターニングして残す工程と、炭化けい素基板上に絶縁
膜を堆積する工程と、炭化けい素基板表面の前記第１の
マスク及び第２のマスクで覆われた領域に対応した領域
とその領域に近い側の前記ソース領域の一部に対応した
領域を覆う第３のマスクを形成する工程と、前記第３の
マスクで覆われない絶縁膜およびその下方の前記ソース
領域、前記ベース領域をエッチングして前記ソース領域
の表面から前記ソース領域の下方の前記コンタクト領域
に達する凹部を形成する工程と、前記ソース領域上及び
前記多結晶シリコン層上の絶縁膜に窓を開ける工程と、
前記ソース領域上、前記多結晶シリコン層上及び前記凹
部上に金属膜を蒸着する工程と、前記金属膜を前記ソー
ス領域および前記凹部表面に接触するソース電極と、前
記多結晶シリコン層に接触するゲート金属電極とにパタ
ーニングして分離する工程と、前記炭化けい素サブスト
レートの裏面に金属膜を蒸着してドレイン電極を設ける
工程とからなるものとする。
型炭化けい素サブストレート上に炭化けい素からなる第
一導電型ドリフト層がエピタキシャル成長により積層さ
れた炭化けい素基板を用い、前記ドリフト層の表面上
に、両端部が同じように次第に薄くなっている第１のマ
スクを形成する工程と、前記第１のマスクの厚い部分で
覆われない表面層に対応した前記ドリフト層の浅い領域
に第二導電型ベース領域形成のための不純物を導入する
工程と、前記第１のマスクの薄い部分で覆われない表面
層に対応した前記ドリフト層の前記べース領域形成のた
めの不純物を導入した領域より浅い領域に第一導電型ソ
ース領域形成のための不純物を導入する工程と、前記第
１のマスク上から両側にほぼ等距離広げた第２のマスク
を形成する工程と、前記第２のマスクで覆われない表面
層に対応した前記ドリフト層の前記べース領域形成のた
めの不純物を導入した領域から深い領域に第二導電型コ
ンタクト領域形成のための不純物を導入する工程と、前
記第１のマスクおよび第２のマスクを除去する工程と、
熱処理により前記ベース領域形成のための不純物、前記
ソース領域のための不純物及び前記コンタクト領域形成
のための不純物を活性化するとともに炭化けい素基板表
面に顕れる複数の第一導電型ソース領域を形成する工程
と、炭化けい素基板表面に薄いゲート酸化膜を形成する
工程と、前記ゲート酸化膜上に多結晶シリコン層を堆積
する工程と、前記多結晶シリコン層の二つの前記ソース
領域に挟まれた前記ドリフト層の領域に対応する領域を
パターニングして残す工程と、炭化けい素基板上に絶縁
膜を堆積する工程と、炭化けい素基板表面の前記第１の
マスク及び第２のマスクで覆われた領域に対応した領域
とその領域に近い側の前記ソース領域の一部に対応した
領域を覆う第３のマスクを形成する工程と、前記第３の
マスクで覆われない絶縁膜およびその下方の前記ソース
領域、前記ベース領域をエッチングして前記ソース領域
の表面から前記ソース領域の下方の前記コンタクト領域
に達する凹部を形成する工程と、前記ソース領域上及び
前記多結晶シリコン層上の絶縁膜に窓を開ける工程と、
前記ソース領域上、前記多結晶シリコン層上及び前記凹
部上に金属膜を蒸着する工程と、前記金属膜を前記ソー
ス領域および前記凹部表面に接触するソース電極と、前
記多結晶シリコン層に接触するゲート金属電極とにパタ
ーニングして分離する工程と、前記炭化けい素サブスト
レートの裏面に金属膜を蒸着してドレイン電極を設ける
工程とからなるものとする。
【００２２】特に、第１のマスクの両側方にサイドウォ
ールを設け、第１のマスクとそのサイドウォールとを第
２のマスクとするとよい。そのようにすれば、マスク合
わせによらず、第二導電型ベース領域とずらした第二導
電型コンタクト領域の形成ができる。または、第一導電
型炭化けい素サブストレート上に炭化けい素からなる第
一導電型ドリフト層がエピタキシャル成長により積層さ
れた炭化けい素基板を用い、前記ドリフト層の表面上
に、第１のマスクを形成する工程と、前記第１のマスク
で覆われない表面層に対応した前記ドリフト層の深い領
域に第二導電型コンタクト領域形成のための不純物を導
入する工程と、前記第１のマスクのあった位置に中心を
合わせて前記第１のマスクより両端がほぼ等距離後退し
て幅が狭く、かつ両端部が同じように次第に薄くなって
いる第２のマスクを形成する工程と、前記第２のマスク
の厚い部分で覆われない表面層に対応した前記ドリフト
層の前記コンタクト領域形成のための不純物を導入した
領域より浅い領域に第二導電型ベース領域形成のための
不純物を導入する工程と、前記第２のマスクの薄い部分
で覆われない表面層に対応した前記ドリフト層の前記べ
ース領域形成のための不純物を導入した領域より浅い領
域に第一導電型ソース領域形成のための不純物を導入す
る工程と、前記第１のマスクおよび第２のマスクを除去
する工程と、熱処理により前記ベース領域形成のための
不純物、前記ソース領域形成のための不純物及び前記コ
ンタクト領域形成のための不純物を活性化するとともに
炭化けい素基板表面に顕れる複数の第一導電型ソース領
域を形成する工程と、炭化けい素基板表面に薄いゲート
酸化膜を形成する工程と、前記ゲート酸化膜上に多結晶
シリコン層を堆積する工程と、前記多結晶シリコン層の
二つの前記ソース領域に挟まれた前記ドリフト層の領域
に対応する領域をパターニングして残す工程と、炭化け
い素基板上に絶縁膜を堆積する工程と、炭化けい素基板
表面の前記第１のマスク及び第２のマスクで覆われた領
域に対応した領域とその領域に近い側の前記ソース領域
の一部に対応した領域を覆う第３のマスクを形成する工
程と、前記第３のマスクで覆われない絶縁膜およびその
下方の前記ソース領域、前記ベース領域をエッチングし
て前記ソース領域の表面から前記ソース領域の下方の前
記コンタクト領域に達する凹部を形成する工程と、前記
ソース領域上及び前記多結晶シリコン層上の絶縁膜に窓
を開ける工程と、前記ソース領域上、前記多結晶シリコ
ン層上及び前記凹部上に金属膜を蒸着する工程と、前記
金属膜を前記ソース領域および前記凹部表面に接触する
ソース電極と、前記多結晶シリコン層に接触するゲート
金属電極とにパターニングして分離する工程と、前記炭
化けい素サブストレートの裏面に金属膜を蒸着してドレ
イン電極を設ける工程とからなるものとする。
ールを設け、第１のマスクとそのサイドウォールとを第
２のマスクとするとよい。そのようにすれば、マスク合
わせによらず、第二導電型ベース領域とずらした第二導
電型コンタクト領域の形成ができる。または、第一導電
型炭化けい素サブストレート上に炭化けい素からなる第
一導電型ドリフト層がエピタキシャル成長により積層さ
れた炭化けい素基板を用い、前記ドリフト層の表面上
に、第１のマスクを形成する工程と、前記第１のマスク
で覆われない表面層に対応した前記ドリフト層の深い領
域に第二導電型コンタクト領域形成のための不純物を導
入する工程と、前記第１のマスクのあった位置に中心を
合わせて前記第１のマスクより両端がほぼ等距離後退し
て幅が狭く、かつ両端部が同じように次第に薄くなって
いる第２のマスクを形成する工程と、前記第２のマスク
の厚い部分で覆われない表面層に対応した前記ドリフト
層の前記コンタクト領域形成のための不純物を導入した
領域より浅い領域に第二導電型ベース領域形成のための
不純物を導入する工程と、前記第２のマスクの薄い部分
で覆われない表面層に対応した前記ドリフト層の前記べ
ース領域形成のための不純物を導入した領域より浅い領
域に第一導電型ソース領域形成のための不純物を導入す
る工程と、前記第１のマスクおよび第２のマスクを除去
する工程と、熱処理により前記ベース領域形成のための
不純物、前記ソース領域形成のための不純物及び前記コ
ンタクト領域形成のための不純物を活性化するとともに
炭化けい素基板表面に顕れる複数の第一導電型ソース領
域を形成する工程と、炭化けい素基板表面に薄いゲート
酸化膜を形成する工程と、前記ゲート酸化膜上に多結晶
シリコン層を堆積する工程と、前記多結晶シリコン層の
二つの前記ソース領域に挟まれた前記ドリフト層の領域
に対応する領域をパターニングして残す工程と、炭化け
い素基板上に絶縁膜を堆積する工程と、炭化けい素基板
表面の前記第１のマスク及び第２のマスクで覆われた領
域に対応した領域とその領域に近い側の前記ソース領域
の一部に対応した領域を覆う第３のマスクを形成する工
程と、前記第３のマスクで覆われない絶縁膜およびその
下方の前記ソース領域、前記ベース領域をエッチングし
て前記ソース領域の表面から前記ソース領域の下方の前
記コンタクト領域に達する凹部を形成する工程と、前記
ソース領域上及び前記多結晶シリコン層上の絶縁膜に窓
を開ける工程と、前記ソース領域上、前記多結晶シリコ
ン層上及び前記凹部上に金属膜を蒸着する工程と、前記
金属膜を前記ソース領域および前記凹部表面に接触する
ソース電極と、前記多結晶シリコン層に接触するゲート
金属電極とにパターニングして分離する工程と、前記炭
化けい素サブストレートの裏面に金属膜を蒸着してドレ
イン電極を設ける工程とからなるものとする。
【００２３】この場合もチャネル領域の寸法は、第１の
マスクで決められるので、マスク合わせによる不均一が
回避され、精密な制御が可能になる。しかも、不純物領
域形成のための別のマスクを必要としない。前記第１の
マスクで覆われない表面層に対応した前記ドリフト層の
深い領域に第二導電型コンタクト領域形成のための不純
物を導入した後、前記第１のマスクの両端部をエッチン
グして端部が同じように次第に薄くなっている第２のマ
スクとすることができる。そのようにすれば、第１のマ
スクと第２のマスクとはもとは同じものであり、別のマ
スク材料を形成する必要が無い。第一導電型ソース領域
の表面から第二導電型ベース領域に達する凹部を形成
し、第一導電型ソース領域と、第二導電型コンタクト領
域に接触するソース電極を設けても良い。
マスクで決められるので、マスク合わせによる不均一が
回避され、精密な制御が可能になる。しかも、不純物領
域形成のための別のマスクを必要としない。前記第１の
マスクで覆われない表面層に対応した前記ドリフト層の
深い領域に第二導電型コンタクト領域形成のための不純
物を導入した後、前記第１のマスクの両端部をエッチン
グして端部が同じように次第に薄くなっている第２のマ
スクとすることができる。そのようにすれば、第１のマ
スクと第２のマスクとはもとは同じものであり、別のマ
スク材料を形成する必要が無い。第一導電型ソース領域
の表面から第二導電型ベース領域に達する凹部を形成
し、第一導電型ソース領域と、第二導電型コンタクト領
域に接触するソース電極を設けても良い。
【００２４】更に、第一導電型ソース領域、第二導電型
埋め込み領域、第二導電型ベース領域形成のための不純
物の導入がいずれもイオン注入によっておこなわれるも
のとすれば、ＳｉＣにおいても確実に不純物領域の形成
ができる。そして、第一導電型ドリフト層の表面層の全
面にチャネル領域の不純物濃度制御のための第一導電型
不純物を導入する工程が加えられているものとする。
埋め込み領域、第二導電型ベース領域形成のための不純
物の導入がいずれもイオン注入によっておこなわれるも
のとすれば、ＳｉＣにおいても確実に不純物領域の形成
ができる。そして、第一導電型ドリフト層の表面層の全
面にチャネル領域の不純物濃度制御のための第一導電型
不純物を導入する工程が加えられているものとする。
【００２５】チャネル領域の不純物濃度を制御すること
によって、しきい電圧を制御することができ、また、ノ
ーマリオフのＦＥＴとすることができる。上記のような
製造方法により、第一導電型炭化けい素サブストレート
上に積層された炭化けい素からなる第一導電型ドリフト
層と、前記ドリフト層の表面層に互いに隔離して形成さ
れた第１及び第２の第一導電型ソース領域と、前記第１
及び第２のソース領域の下に第１及び第２の第一導電型
ソース領域の間隔より狭い間隔になるように前記第１及
び第２の第一導電型ソース領域からほぼ等距離はみ出し
てそれぞれ形成された第１及び第２の第二導電型ベース
領域と、前記第１、第２の第一導電型ソース領域の間の
前記ドリフト層の表面上にゲート絶縁膜を介して設けら
れたゲート電極と、前記第１のソース領域と前記第１の
ベース領域との共通表面と、前記第２のソース領域と前
記第２のベース領域との共通表面とにそれぞれ設けられ
た第１および第２のソース電極と、前記炭化けい素サブ
ストレートの裏面に設けられたドレイン電極とを有し、
前記第１及び第２のベース領域の互いに対向する端部の
接合深さが、互いに近づく程ほぼ直線的に浅くなる炭化
けい素縦形ＦＥＴとすれば、チャネル領域の長さの制御
が容易であり、均一なチャネル領域を持つ縦形ＦＥＴが
容易に製造できる。
によって、しきい電圧を制御することができ、また、ノ
ーマリオフのＦＥＴとすることができる。上記のような
製造方法により、第一導電型炭化けい素サブストレート
上に積層された炭化けい素からなる第一導電型ドリフト
層と、前記ドリフト層の表面層に互いに隔離して形成さ
れた第１及び第２の第一導電型ソース領域と、前記第１
及び第２のソース領域の下に第１及び第２の第一導電型
ソース領域の間隔より狭い間隔になるように前記第１及
び第２の第一導電型ソース領域からほぼ等距離はみ出し
てそれぞれ形成された第１及び第２の第二導電型ベース
領域と、前記第１、第２の第一導電型ソース領域の間の
前記ドリフト層の表面上にゲート絶縁膜を介して設けら
れたゲート電極と、前記第１のソース領域と前記第１の
ベース領域との共通表面と、前記第２のソース領域と前
記第２のベース領域との共通表面とにそれぞれ設けられ
た第１および第２のソース電極と、前記炭化けい素サブ
ストレートの裏面に設けられたドレイン電極とを有し、
前記第１及び第２のベース領域の互いに対向する端部の
接合深さが、互いに近づく程ほぼ直線的に浅くなる炭化
けい素縦形ＦＥＴとすれば、チャネル領域の長さの制御
が容易であり、均一なチャネル領域を持つ縦形ＦＥＴが
容易に製造できる。
【００２６】前記ドリフト層の表面層において前記第１
及び第２のベース領域のそれぞれのベース領域の位置し
ない側で前記第１及び第２のベース領域と一部が重複す
るようにそれぞれ前記ベース領域より高不純物濃度で、
接合深さの深い第１、第２の第二導電型コンタクト領域
が設けられ、前記第１のソース領域と第１のコンタクト
領域との共通表面、前記第２のソース領域と第２のコン
タクト領域との共通表面に前記ソース電極が接しても、
また前記ドリフト層の深部層において前記第１及び第２
のベース領域のそれぞれのベース領域の位置しない側で
前記第１及び第２のベース領域と一部が重複するように
それぞれ前記ベース領域より高不純物濃度で、接合深さ
の深い第１、第２の第二導電型コンタクト領域が設けら
れ、前記第１のソース領域の表面から第１コンタクト領
域に達する凹部が設けられて、前記第１のソース領域と
第１のコンタクト領域との共通表面、前記第２のソース
領域と第２のコンタクト領域との共通表面に前記ソース
電極が接しても良い。
及び第２のベース領域のそれぞれのベース領域の位置し
ない側で前記第１及び第２のベース領域と一部が重複す
るようにそれぞれ前記ベース領域より高不純物濃度で、
接合深さの深い第１、第２の第二導電型コンタクト領域
が設けられ、前記第１のソース領域と第１のコンタクト
領域との共通表面、前記第２のソース領域と第２のコン
タクト領域との共通表面に前記ソース電極が接しても、
また前記ドリフト層の深部層において前記第１及び第２
のベース領域のそれぞれのベース領域の位置しない側で
前記第１及び第２のベース領域と一部が重複するように
それぞれ前記ベース領域より高不純物濃度で、接合深さ
の深い第１、第２の第二導電型コンタクト領域が設けら
れ、前記第１のソース領域の表面から第１コンタクト領
域に達する凹部が設けられて、前記第１のソース領域と
第１のコンタクト領域との共通表面、前記第２のソース
領域と第２のコンタクト領域との共通表面に前記ソース
電極が接しても良い。
【００２７】第一導電型ソース領域と同じ表面で第二導
電型コンタクト領域の表面にソース電極を接触させれ
ば、凹部を設ける必要が無く、第一導電型ソース領域の
表面から第二導電型コンタクト領域に達する凹部を設け
てソース電極を接触させれば、第二導電型コンタクト領
域の厚さを厚くしなくても済む利点がある。前記ゲート
電極の下の前記第１、第２のソース領域に挟まれた前記
ドリフト層の表面層に、前記ドリフト層より不純物濃度
が高いチャネル領域が形成されているものとすれば、不
純物濃度を制御することによって、しきい電圧を制御す
ることができ、また、ノーマリオフのＦＥＴとすること
ができる。
電型コンタクト領域の表面にソース電極を接触させれ
ば、凹部を設ける必要が無く、第一導電型ソース領域の
表面から第二導電型コンタクト領域に達する凹部を設け
てソース電極を接触させれば、第二導電型コンタクト領
域の厚さを厚くしなくても済む利点がある。前記ゲート
電極の下の前記第１、第２のソース領域に挟まれた前記
ドリフト層の表面層に、前記ドリフト層より不純物濃度
が高いチャネル領域が形成されているものとすれば、不
純物濃度を制御することによって、しきい電圧を制御す
ることができ、また、ノーマリオフのＦＥＴとすること
ができる。
【００２８】
【発明の実施の形態】以下本発明について、実施例を示
しながら詳細に説明する。ただし、図１３〜１５と共通
の部分、あるいは本発明とかかわりのない部分について
は説明を省略する。本発明の重要な応用例としてｎチャ
ネルＭＯＳＦＥＴを例に取っているが、導電型を逆にし
たｐチャネルＭＯＳＦＥＴにも本発明が適応可能なこと
は勿論である。なお、ここで説明する炭化けい素は良く
知られているように、多くのポリタイプが存在するが、
主に６Ｈおよび４Ｈと呼ばれるものを対象としている。
しながら詳細に説明する。ただし、図１３〜１５と共通
の部分、あるいは本発明とかかわりのない部分について
は説明を省略する。本発明の重要な応用例としてｎチャ
ネルＭＯＳＦＥＴを例に取っているが、導電型を逆にし
たｐチャネルＭＯＳＦＥＴにも本発明が適応可能なこと
は勿論である。なお、ここで説明する炭化けい素は良く
知られているように、多くのポリタイプが存在するが、
主に６Ｈおよび４Ｈと呼ばれるものを対象としている。
【００２９】［実施例１］ 図１は本発明第一の実施例（以下実施例１と記す。以下
同様）にかかるＳｉＣＪＦＥＴの単位セルの断面図であ
る。これは図１３の従来素子を高耐圧化した素子に対応
している。ｎ+ サブストレート４１ａ上にエピタキシャ
ル成長によりｎドリフト層４１ｂが積層されたウェハに
おいて、ｎドリフト層４１ｂの表面から少し深い位置に
ｐ+ 埋め込み領域４２が形成され、ｐ+ 埋め込み領域４
２の上方のｎドリフト層４１ｂの表面層にはｐゲート領
域４４とｎ+ ソース領域４３とが形成されている。ｐゲ
ート領域４４の表面上にはゲート電極４６が設けられて
いる。ｎ+ ソース領域４３の表面から掘り下げられた凹
部４７ａの表面に沿って、ｎ+ ソース領域４３とｐ+ 埋
め込み領域４２との表面に共通に接触してソース電極４
７が設けられ、またｎ+ サブストレート４１ａの裏面に
接触してドレイン電極４８が設けられている。
同様）にかかるＳｉＣＪＦＥＴの単位セルの断面図であ
る。これは図１３の従来素子を高耐圧化した素子に対応
している。ｎ+ サブストレート４１ａ上にエピタキシャ
ル成長によりｎドリフト層４１ｂが積層されたウェハに
おいて、ｎドリフト層４１ｂの表面から少し深い位置に
ｐ+ 埋め込み領域４２が形成され、ｐ+ 埋め込み領域４
２の上方のｎドリフト層４１ｂの表面層にはｐゲート領
域４４とｎ+ ソース領域４３とが形成されている。ｐゲ
ート領域４４の表面上にはゲート電極４６が設けられて
いる。ｎ+ ソース領域４３の表面から掘り下げられた凹
部４７ａの表面に沿って、ｎ+ ソース領域４３とｐ+ 埋
め込み領域４２との表面に共通に接触してソース電極４
７が設けられ、またｎ+ サブストレート４１ａの裏面に
接触してドレイン電極４８が設けられている。
【００３０】主なディメンジョンの一例は、次のような
値である。ｎ+ サブストレート４１ａの不純物濃度は１
×１０18ｃｍ-3 、厚さ３５０μｍ、ｎドリフト層４１
ｂのそれは、１×１０16ｃｍ-3 、厚さ１０μｍ。ｐ+
埋め込み領域４２の最高不純物濃度は５×１０18ｃ
ｍ-3、厚さ０．５μｍで、その上に０．５μｍのｎドリ
フト層４１ｂがある。両側のｐ+ 埋め込み領域４２の間
の間隔は、約５μｍである。ｎ+ ソース領域４３の不純
物濃度は１×１０19ｃｍ-3 、接合深さ０．２μｍで、
幅は約３μｍ、ｐゲート領域４４のそれは、５×１０18
ｃｍ-3 、接合深さ０．２μｍ、幅は約２μｍである。
ｎ+ ソース領域４３とｐゲート領域４４との間の間隔は
約１μｍであり、ｎドリフト層４１ｂが表面に達してい
る。表面から掘り下げられた凹部４７ａの深さは、０．
７μｍで、幅は約３μｍである。図の単位セルのピッチ
は約２５μｍである。
値である。ｎ+ サブストレート４１ａの不純物濃度は１
×１０18ｃｍ-3 、厚さ３５０μｍ、ｎドリフト層４１
ｂのそれは、１×１０16ｃｍ-3 、厚さ１０μｍ。ｐ+
埋め込み領域４２の最高不純物濃度は５×１０18ｃ
ｍ-3、厚さ０．５μｍで、その上に０．５μｍのｎドリ
フト層４１ｂがある。両側のｐ+ 埋め込み領域４２の間
の間隔は、約５μｍである。ｎ+ ソース領域４３の不純
物濃度は１×１０19ｃｍ-3 、接合深さ０．２μｍで、
幅は約３μｍ、ｐゲート領域４４のそれは、５×１０18
ｃｍ-3 、接合深さ０．２μｍ、幅は約２μｍである。
ｎ+ ソース領域４３とｐゲート領域４４との間の間隔は
約１μｍであり、ｎドリフト層４１ｂが表面に達してい
る。表面から掘り下げられた凹部４７ａの深さは、０．
７μｍで、幅は約３μｍである。図の単位セルのピッチ
は約２５μｍである。
【００３１】図１３の横型ＪＦＥＴと違っている点は、
ソース電極４７とドレイン電極４８とが半導体基板の両
面に設けられた縦型のＦＥＴとなっている点であるが、
その動作は、基本的には図１１のものと変わらない。す
なわち、ゲート電極４６に電圧を印加することによっ
て、ｐゲート領域４４から下方のチャネル領域５０に空
乏層が広がり、ｎ+ ソース領域４３とｎドリフト層４１
ｂとが電気的に絶縁される。その結果ドレイン電極３８
からソース電極３７への電流が抑制される。図１３に示
したものと同じデプレッションタイプのＪＦＥＴであ
る。
ソース電極４７とドレイン電極４８とが半導体基板の両
面に設けられた縦型のＦＥＴとなっている点であるが、
その動作は、基本的には図１１のものと変わらない。す
なわち、ゲート電極４６に電圧を印加することによっ
て、ｐゲート領域４４から下方のチャネル領域５０に空
乏層が広がり、ｎ+ ソース領域４３とｎドリフト層４１
ｂとが電気的に絶縁される。その結果ドレイン電極３８
からソース電極３７への電流が抑制される。図１３に示
したものと同じデプレッションタイプのＪＦＥＴであ
る。
【００３２】図２（ａ）ないし（ｆ）および図３（ａ）
ないし（ｄ）は、図１の実施例１のＳｉＣＪＦＥＴの製
造方法を説明するための製造工程順の表面近傍の部分断
面図である。以下順に説明する。先ず、ｎ+ サブストレ
ート４１ａ上に燐ドープのｎドリフト層４１ｂをエピタ
キシャル成長により積層した４Ｈ−ＳｉＣ基板を準備す
る。例えば、ｎドリフト層４１ｂの不純物濃度は１×１
０16ｃｍ-3、厚さは１０μｍである。そのｎドリフト層
４１ｂの表面上に、多結晶シリコン膜１を減圧ＣＶＤ法
により堆積し、フォトリソグラフィでパターンを形成し
て、第一マスクＭ１とする［図２（ａ）］。第一マスク
Ｍ１は、中央部のＭ１ａと両側のＭ１ｂの各部分からな
る。多結晶シリコン膜１の厚さは１μｍとした。第一マ
スクＭ１は必ずしも多結晶シリコン膜である必要はな
く、選択的なエッチングのマスクとなるものであれば、
シリコンプロセスなどによく用いられる酸化けい素膜
（以下ＳｉＯ2 膜と記す）、窒化けい素膜あるいはフォ
トレジストであってもよい。但し高温でイオン注入をす
る場合には、多結晶シリコンなどの高温に絶える材料を
用いる必要がある。
ないし（ｄ）は、図１の実施例１のＳｉＣＪＦＥＴの製
造方法を説明するための製造工程順の表面近傍の部分断
面図である。以下順に説明する。先ず、ｎ+ サブストレ
ート４１ａ上に燐ドープのｎドリフト層４１ｂをエピタ
キシャル成長により積層した４Ｈ−ＳｉＣ基板を準備す
る。例えば、ｎドリフト層４１ｂの不純物濃度は１×１
０16ｃｍ-3、厚さは１０μｍである。そのｎドリフト層
４１ｂの表面上に、多結晶シリコン膜１を減圧ＣＶＤ法
により堆積し、フォトリソグラフィでパターンを形成し
て、第一マスクＭ１とする［図２（ａ）］。第一マスク
Ｍ１は、中央部のＭ１ａと両側のＭ１ｂの各部分からな
る。多結晶シリコン膜１の厚さは１μｍとした。第一マ
スクＭ１は必ずしも多結晶シリコン膜である必要はな
く、選択的なエッチングのマスクとなるものであれば、
シリコンプロセスなどによく用いられる酸化けい素膜
（以下ＳｉＯ2 膜と記す）、窒化けい素膜あるいはフォ
トレジストであってもよい。但し高温でイオン注入をす
る場合には、多結晶シリコンなどの高温に絶える材料を
用いる必要がある。
【００３３】多結晶シリコン膜１の第一マスクＭ１の上
に熱ＣＶＤ法によりＳｉＯ2 膜２を堆積し、フォトリソ
グラフィでパターンを形成して、第二マスクＭ２とした
後、これら第一、第二マスクＭ１、Ｍ２により規定され
た領域に、ｎ型不純物となるイオン例えば窒素（以下Ｎ
と記す）イオン４ａを注入する［同図（ｂ）］。４ｂは
注入されたＮ原子である。これはｎ+ ソース領域４３形
成のためであり、加速電圧は１００ｋｅＶ、ドーズ量は
約５×１０15ｃｍ-2である。イオン注入時の温度は、約
８００℃である。高温でイオン注入することにより、活
性化率を向上させることができる。第二マスクＭ２は、
必ずしもＳｉＯ2 膜である必要はないが、後の工程で第
一マスクＭ１を残したまま除去することが必要であるた
め、第一マスクＭ１とは異なる材料とし、選択的なエッ
チングができるようにする必要がある。例えば、第一マ
スクＭ１として多結晶シリコン膜を使用した場合、第二
マスクＭ２として、上の例のようにＳｉＯ2 膜を用いれ
ば、ふっ酸により第二マスク２だけを除去可能である。
その逆も可能であり、その場合には四塩化炭素と酸素の
混合ガス等を用いた反応性イオンエッチング（以下ＲＩ
Ｅと記す）により、ＳｉＯ2 膜と多結晶シリコン膜のエ
ッチング速度を制御して多結晶シリコン膜のみをエッチ
ングすることが可能である。このように、第一マスクＭ
１に対して選択的な除去のできるものであればよい。第
二のマスクＭ２は、端が第一マスクＭ１上にあれば良い
のでマスク合わせは容易である。ｎ型不純物としてはＮ
の他に燐（以下Ｐと記す）などが用いられる。
に熱ＣＶＤ法によりＳｉＯ2 膜２を堆積し、フォトリソ
グラフィでパターンを形成して、第二マスクＭ２とした
後、これら第一、第二マスクＭ１、Ｍ２により規定され
た領域に、ｎ型不純物となるイオン例えば窒素（以下Ｎ
と記す）イオン４ａを注入する［同図（ｂ）］。４ｂは
注入されたＮ原子である。これはｎ+ ソース領域４３形
成のためであり、加速電圧は１００ｋｅＶ、ドーズ量は
約５×１０15ｃｍ-2である。イオン注入時の温度は、約
８００℃である。高温でイオン注入することにより、活
性化率を向上させることができる。第二マスクＭ２は、
必ずしもＳｉＯ2 膜である必要はないが、後の工程で第
一マスクＭ１を残したまま除去することが必要であるた
め、第一マスクＭ１とは異なる材料とし、選択的なエッ
チングができるようにする必要がある。例えば、第一マ
スクＭ１として多結晶シリコン膜を使用した場合、第二
マスクＭ２として、上の例のようにＳｉＯ2 膜を用いれ
ば、ふっ酸により第二マスク２だけを除去可能である。
その逆も可能であり、その場合には四塩化炭素と酸素の
混合ガス等を用いた反応性イオンエッチング（以下ＲＩ
Ｅと記す）により、ＳｉＯ2 膜と多結晶シリコン膜のエ
ッチング速度を制御して多結晶シリコン膜のみをエッチ
ングすることが可能である。このように、第一マスクＭ
１に対して選択的な除去のできるものであればよい。第
二のマスクＭ２は、端が第一マスクＭ１上にあれば良い
のでマスク合わせは容易である。ｎ型不純物としてはＮ
の他に燐（以下Ｐと記す）などが用いられる。
【００３４】ＳｉＯ2 膜の第二マスクＭ２を除去し、再
度熱ＣＶＤ法によりＳｉＯ2 膜２を堆積し、フォトリソ
グラフィでパターンを形成して、第三マスクＭ３とした
後、これら第一、第三マスクＭ１、Ｍ３で規定される領
域に、ｐ型不純物となるイオン例えばほう素（以下Ｂと
記す）イオン５ａを注入する［同図（ｃ）］。５ｂは注
入されたＢ原子である。これはｐゲート領域４４形成の
ためであり、加速電圧は１００ｋｅＶ、ドーズ量は約５
×１０15ｃｍ-2である。この場合も第三マスクＭ３は必
ずしもＳｉＯ2 膜である必要はなく、後の工程で第一マ
スクＭ１に対して選択的な除去のできるものであればよ
い。第三マスクＭ３は、端が第一のマスクＭ１上にあれ
ば良いのでマスク合わせは容易である。ｐ型不純物とな
る不純物としてはＢの他にアルミニウム（以下Ａｌと記
す）などを用いることができる。
度熱ＣＶＤ法によりＳｉＯ2 膜２を堆積し、フォトリソ
グラフィでパターンを形成して、第三マスクＭ３とした
後、これら第一、第三マスクＭ１、Ｍ３で規定される領
域に、ｐ型不純物となるイオン例えばほう素（以下Ｂと
記す）イオン５ａを注入する［同図（ｃ）］。５ｂは注
入されたＢ原子である。これはｐゲート領域４４形成の
ためであり、加速電圧は１００ｋｅＶ、ドーズ量は約５
×１０15ｃｍ-2である。この場合も第三マスクＭ３は必
ずしもＳｉＯ2 膜である必要はなく、後の工程で第一マ
スクＭ１に対して選択的な除去のできるものであればよ
い。第三マスクＭ３は、端が第一のマスクＭ１上にあれ
ば良いのでマスク合わせは容易である。ｐ型不純物とな
る不純物としてはＢの他にアルミニウム（以下Ａｌと記
す）などを用いることができる。
【００３５】ＳｉＯ2 膜の第三マスクＭ３を除去し、フ
ォトリソグラフィでと第一マスクの一部Ｍ１ｂも除去
し、第一マスクの一部Ｍ１ａを残す［同図（ｄ）］。残
した第一マスクの一部Ｍ１ａをマスクにして再びＢイオ
ン５ａを注入する。［同図（ｅ）］。これはｐ+ 埋め込
み領域４２形成のためであり、加速電圧は４００ｋｅ
Ｖ、ドーズ量は約１×１０15ｃｍ-2である。加速電圧を
高めたのは、深い不純物領域を形成するためである。ｐ
型不純物としてはＢの他にＡｌなどを用いてもよい。
ォトリソグラフィでと第一マスクの一部Ｍ１ｂも除去
し、第一マスクの一部Ｍ１ａを残す［同図（ｄ）］。残
した第一マスクの一部Ｍ１ａをマスクにして再びＢイオ
ン５ａを注入する。［同図（ｅ）］。これはｐ+ 埋め込
み領域４２形成のためであり、加速電圧は４００ｋｅ
Ｖ、ドーズ量は約１×１０15ｃｍ-2である。加速電圧を
高めたのは、深い不純物領域を形成するためである。ｐ
型不純物としてはＢの他にＡｌなどを用いてもよい。
【００３６】残した第一マスクの一部Ｍ１ａを除去し、
全面にＮイオン４ａを注入する。［同図（ｆ）］。４ｂ
は注入されたＮ原子である。これはｎチャネル領域５０
の濃度制御のためであり、加速電圧は２００ｋｅＶ、ド
ーズ量は約１×１０12ｃｍ-2である。この前にｐ+ 埋め
込み領域４２のための深いイオン注入をおこなっている
ため、ｐ+ 埋め込み領域４２の上になる表面層のｎドリ
フト層４１ｂにはＢ原子が注入されている。Ｎイオンの
注入により、表面層の抵抗を安定させることができる。
熱処理後の表面層の不純物濃度は、約５×１０15ｃｍ-3
になる。
全面にＮイオン４ａを注入する。［同図（ｆ）］。４ｂ
は注入されたＮ原子である。これはｎチャネル領域５０
の濃度制御のためであり、加速電圧は２００ｋｅＶ、ド
ーズ量は約１×１０12ｃｍ-2である。この前にｐ+ 埋め
込み領域４２のための深いイオン注入をおこなっている
ため、ｐ+ 埋め込み領域４２の上になる表面層のｎドリ
フト層４１ｂにはＢ原子が注入されている。Ｎイオンの
注入により、表面層の抵抗を安定させることができる。
熱処理後の表面層の不純物濃度は、約５×１０15ｃｍ-3
になる。
【００３７】１６００℃、２時間の熱処理をおこない、
注入した不純物を活性化することによってｎ+ ソース領
域４３、ｐゲート領域４４、ｐ+ 埋め込み領域４２の各
領域が形成される［図３（ａ）］。先に述べたようにＳ
ｉＣでは不純物の拡散が殆ど起きないが、加速電圧の調
節により、不純物領域の形成される深さを制御すること
ができる。例えば、ｐ+ 埋め込み領域４２は、加速電圧
を４００ｋｅＶと高くしたことによって、深さ０．８μ
ｍを中心にして、厚さ０．５μｍの層ができており、そ
の上には約０．５μｍのｎドリフト領域４１ｂが残され
ている。ｐゲート領域４４、ｎ+ ソース領域４３の深さ
は、約０．２μｍである。
注入した不純物を活性化することによってｎ+ ソース領
域４３、ｐゲート領域４４、ｐ+ 埋め込み領域４２の各
領域が形成される［図３（ａ）］。先に述べたようにＳ
ｉＣでは不純物の拡散が殆ど起きないが、加速電圧の調
節により、不純物領域の形成される深さを制御すること
ができる。例えば、ｐ+ 埋め込み領域４２は、加速電圧
を４００ｋｅＶと高くしたことによって、深さ０．８μ
ｍを中心にして、厚さ０．５μｍの層ができており、そ
の上には約０．５μｍのｎドリフト領域４１ｂが残され
ている。ｐゲート領域４４、ｎ+ ソース領域４３の深さ
は、約０．２μｍである。
【００３８】表面に、ＣＶＤ法により、ＳｉＯ2 膜２を
堆積する［同図（ｂ）］。フォトリソグラフィで第四マ
スクＭ４を形成し、四フッ化炭素（ＣＦ4 ）と酸素（Ｏ
2 ）との混合ガスを用いたＲＩＥで、ｎ+ ソース領域４
３の表面からｐ+埋め込み領域４２に達する凹部４７ａ
を形成する［同図（ｃ）］。フォトリソグラフィでＳｉ
Ｏ2 膜２にコンタクト用の開口を形成した後、 アルミ
ニウム合金膜を蒸着し、パターン形成して、ソース電極
４７およびゲート電極４６とする。ｎ+ サブストレート
の裏面にもドレイン電極を設けてプロセスを完了する
［同図（ｄ）］。
堆積する［同図（ｂ）］。フォトリソグラフィで第四マ
スクＭ４を形成し、四フッ化炭素（ＣＦ4 ）と酸素（Ｏ
2 ）との混合ガスを用いたＲＩＥで、ｎ+ ソース領域４
３の表面からｐ+埋め込み領域４２に達する凹部４７ａ
を形成する［同図（ｃ）］。フォトリソグラフィでＳｉ
Ｏ2 膜２にコンタクト用の開口を形成した後、 アルミ
ニウム合金膜を蒸着し、パターン形成して、ソース電極
４７およびゲート電極４６とする。ｎ+ サブストレート
の裏面にもドレイン電極を設けてプロセスを完了する
［同図（ｄ）］。
【００３９】上記のような製造方法をとることにより、
図１の高耐圧ＳｉＣ縦型ＪＦＥＴとすることができた。
実施例１のＳｉＣＪＦＥＴでは、第一マスクの一部Ｍ１
ｂの端によってｎ+ ソース領域４３が規定され、第一マ
スクの一部Ｍ１ｂの別の端と、第一マスクの別の部分Ｍ
１ａとによってｐゲート領域４４が規定されている。さ
らに第一マスクの別の部分Ｍ１ａによって、ｐ+ 埋め込
み領域４２の端が規定されている。このように、不純物
領域が第一マスクＭ１だけで規定されているため、それ
ぞれが整合しており、位置ずれ等のマスク合わせによる
不均一の問題が起こり得ない。第一マスクＭ１のパター
ン形成後に、各不純物領域の寸法が確認できるという利
点もある。
図１の高耐圧ＳｉＣ縦型ＪＦＥＴとすることができた。
実施例１のＳｉＣＪＦＥＴでは、第一マスクの一部Ｍ１
ｂの端によってｎ+ ソース領域４３が規定され、第一マ
スクの一部Ｍ１ｂの別の端と、第一マスクの別の部分Ｍ
１ａとによってｐゲート領域４４が規定されている。さ
らに第一マスクの別の部分Ｍ１ａによって、ｐ+ 埋め込
み領域４２の端が規定されている。このように、不純物
領域が第一マスクＭ１だけで規定されているため、それ
ぞれが整合しており、位置ずれ等のマスク合わせによる
不均一の問題が起こり得ない。第一マスクＭ１のパター
ン形成後に、各不純物領域の寸法が確認できるという利
点もある。
【００４０】チャネル領域の長さはＭＯＳＦＥＴの特性
を決定する主たるパラメータであることから、その制御
は応用上極めて重要であるが、本実施例１のＳｉＣＪＦ
ＥＴでは、実質的にチャネル長となるのは、ｐゲート領
域４４の下部のｎチャネル領域５０であり、チャネル長
が短く均一に、精度よく形成され、安定した特性と高い
歩留まりが得られる。試作した１５００ＶクラスのＪＦ
ＥＴのオン抵抗は、１５ｍΩ・ｃｍ-2と低い値を示し
た。
を決定する主たるパラメータであることから、その制御
は応用上極めて重要であるが、本実施例１のＳｉＣＪＦ
ＥＴでは、実質的にチャネル長となるのは、ｐゲート領
域４４の下部のｎチャネル領域５０であり、チャネル長
が短く均一に、精度よく形成され、安定した特性と高い
歩留まりが得られる。試作した１５００ＶクラスのＪＦ
ＥＴのオン抵抗は、１５ｍΩ・ｃｍ-2と低い値を示し
た。
【００４１】また、ｐ+ 埋め込み領域４２を加速電圧の
高いイオン注入で形成して、接合深さを深くしたため、
容易に１５００Ｖ以上の高耐圧が実現できた。ｎドリフ
ト層４１ｂの表面層に不純物濃度制御のためのＮイオン
注入工程が加えられたことによって、ＭＯＳＦＥＴのし
きい電圧を制御することができ、ノーマリオフのＦＥＴ
とすることもできる。
高いイオン注入で形成して、接合深さを深くしたため、
容易に１５００Ｖ以上の高耐圧が実現できた。ｎドリフ
ト層４１ｂの表面層に不純物濃度制御のためのＮイオン
注入工程が加えられたことによって、ＭＯＳＦＥＴのし
きい電圧を制御することができ、ノーマリオフのＦＥＴ
とすることもできる。
【００４２】製造方法としては、幾つかの変形も考えら
れる。例えば、ｎ+ ソース領域４３とｐゲート領域４４
とを形成するためのイオン注入の順序は逆でもよい。ま
た、ｎチャネル領域５０の不純物濃度制御のためのイオ
ン注入は最初におこなってもよい。イオン注入を１００
０℃というような高温でなく、もっと低温でおこなうこ
とにすれば、マスク材料の選択幅が広げられる。
れる。例えば、ｎ+ ソース領域４３とｐゲート領域４４
とを形成するためのイオン注入の順序は逆でもよい。ま
た、ｎチャネル領域５０の不純物濃度制御のためのイオ
ン注入は最初におこなってもよい。イオン注入を１００
０℃というような高温でなく、もっと低温でおこなうこ
とにすれば、マスク材料の選択幅が広げられる。
【００４３】［実施例２］ 図４は本発明第二の実施例にかかるＳｉＣＪＦＥＴの部
分断面図である。これは図１の実施例１の変形例であ
る。この例では、ＳｉＣ基板表面に凹部が形成されず、
ｎドリフト層５１ｂの表面層にｐ+ 埋め込み領域５２に
達するｐ+ コンタクト領域５２ａが形成されていて、そ
の表面にｎ+ ソース領域５３と共通のソース電極５７が
設けられている。
分断面図である。これは図１の実施例１の変形例であ
る。この例では、ＳｉＣ基板表面に凹部が形成されず、
ｎドリフト層５１ｂの表面層にｐ+ 埋め込み領域５２に
達するｐ+ コンタクト領域５２ａが形成されていて、そ
の表面にｎ+ ソース領域５３と共通のソース電極５７が
設けられている。
【００４４】ｎ+ ソース領域５３形成のためのＮイオン
注入の際の（図２（ｂ）のＭ２に相当する）マスクとし
て、ｎ+ ソース領域５３の外側をも規定するマスクを使
用し、更に別のマスクを用いてｐ+ コンタクト領域５２
ａ形成のためのＢイオン注入を行えば良い。このように
すれば、凹部を形成せず、基板表面に電極を設けること
ができる。
注入の際の（図２（ｂ）のＭ２に相当する）マスクとし
て、ｎ+ ソース領域５３の外側をも規定するマスクを使
用し、更に別のマスクを用いてｐ+ コンタクト領域５２
ａ形成のためのＢイオン注入を行えば良い。このように
すれば、凹部を形成せず、基板表面に電極を設けること
ができる。
【００４５】ｎ+ ソース領域５３の内側を規定するの
は、第一マスクの一部（図２（ｂ）のＭ１ｂに相当す
る）であることに代わりは無く、チャネル領域の長さは
実施例１のＳｉＣＪＦＥＴと同様であり、ｐゲート領域
４４の下部のｎチャネル領域６０は、チャネル長が短く
均一で、精度よく形成され、安定した特性と高い歩留ま
りが得られる。
は、第一マスクの一部（図２（ｂ）のＭ１ｂに相当す
る）であることに代わりは無く、チャネル領域の長さは
実施例１のＳｉＣＪＦＥＴと同様であり、ｐゲート領域
４４の下部のｎチャネル領域６０は、チャネル長が短く
均一で、精度よく形成され、安定した特性と高い歩留ま
りが得られる。
【００４６】［実施例３］ 図５は本発明第三の実施例にかかるＳｉＣＪＦＥＴの部
分断面図である。これも図１のＳｉＣＪＦＥＴの変形と
もいえる。図１のＳｉＣＪＦＥＴと違っている点は、ゲ
ート電極６６がｐゲート領域６４とｎドリフト層６１ｂ
の表面に共通に接触している点である。ここで、ゲート
電極６６は、ＳｉＣ基板とショットキー接合を形成する
ような金属、例えばＴｉ，Ａｌ、Ｐｔなどを選択する。
分断面図である。これも図１のＳｉＣＪＦＥＴの変形と
もいえる。図１のＳｉＣＪＦＥＴと違っている点は、ゲ
ート電極６６がｐゲート領域６４とｎドリフト層６１ｂ
の表面に共通に接触している点である。ここで、ゲート
電極６６は、ＳｉＣ基板とショットキー接合を形成する
ような金属、例えばＴｉ，Ａｌ、Ｐｔなどを選択する。
【００４７】実施例１のＪＦＥＴでは図１からわかるよ
うに、ｐゲート領域４４はゲート電極４６が接触する部
分でのみコンタクトが取られている。この接触抵抗を小
さく抑えるためには、接触面積を大きくしなければなら
ず、このコンタクト窓の大きさがチャネルの長さの最低
値を制限していた。本実施例３のＪＦＥＴはこの点を改
良したものであり、ゲート電極６６がｐゲート領域６４
だけでなく、ｎドリフト層６１ｂの表面にも接触してい
るため、コンタクト部分が広く取れ、チャネル領域を狭
く設計することが可能となる。
うに、ｐゲート領域４４はゲート電極４６が接触する部
分でのみコンタクトが取られている。この接触抵抗を小
さく抑えるためには、接触面積を大きくしなければなら
ず、このコンタクト窓の大きさがチャネルの長さの最低
値を制限していた。本実施例３のＪＦＥＴはこの点を改
良したものであり、ゲート電極６６がｐゲート領域６４
だけでなく、ｎドリフト層６１ｂの表面にも接触してい
るため、コンタクト部分が広く取れ、チャネル領域を狭
く設計することが可能となる。
【００４８】この実施例３のＪＦＥＴにおいても、ｎ+
ソース領域がｐベース領域の表面層に自己整合して形成
されており、実施例１のＪＦＥＴと同様にチャネル長
が、均一で精度よく形成され、安定した特性が歩留まり
よく得られることは同じである。ただし、ゲート電極６
６は、ＳｉＣ基板とショットキー接合を形成するような
金属であり、ソース電極６７と同じ金属とは限らない。
或いは、ゲート電極６６は、ショットキー接触をする金
属とソース電極６７と同じ金属との二層にしてもよい。
これを製造するプロセスについてはほとんど図２、３と
ほぼ同一であり、説明を省く。
ソース領域がｐベース領域の表面層に自己整合して形成
されており、実施例１のＪＦＥＴと同様にチャネル長
が、均一で精度よく形成され、安定した特性が歩留まり
よく得られることは同じである。ただし、ゲート電極６
６は、ＳｉＣ基板とショットキー接合を形成するような
金属であり、ソース電極６７と同じ金属とは限らない。
或いは、ゲート電極６６は、ショットキー接触をする金
属とソース電極６７と同じ金属との二層にしてもよい。
これを製造するプロセスについてはほとんど図２、３と
ほぼ同一であり、説明を省く。
【００４９】［実施例４］ 図６は本発明第四の実施例にかかるＳｉＣＭＯＳＦＥＴ
の部分断面図である。ｎ+ サブストレート７１ａ上にエ
ピタキシャル成長によりｎドリフト層７１ｂが積層され
たウェハにおいて、ｎドリフト層７１ｂの表面から少し
深い位置にｐ+ 埋め込み領域７２が形成され、そのｐ+
埋め込み領域７２の上方のｎドリフト層７１ｂの表面層
にｎ+ ソース領域７３が形成されている点は、これまで
の例と同じであるが、ｐゲート領域はなく、ｐ+ 埋め込
み領域７２の上方は、ｎチャネル領域８０とされ、その
表面上にＭＯＳ構造のゲートが設けられている。
の部分断面図である。ｎ+ サブストレート７１ａ上にエ
ピタキシャル成長によりｎドリフト層７１ｂが積層され
たウェハにおいて、ｎドリフト層７１ｂの表面から少し
深い位置にｐ+ 埋め込み領域７２が形成され、そのｐ+
埋め込み領域７２の上方のｎドリフト層７１ｂの表面層
にｎ+ ソース領域７３が形成されている点は、これまで
の例と同じであるが、ｐゲート領域はなく、ｐ+ 埋め込
み領域７２の上方は、ｎチャネル領域８０とされ、その
表面上にＭＯＳ構造のゲートが設けられている。
【００５０】すなわち、ｎドリフト層７１ｂの表面上
に、ゲート酸化膜７５を介して多結晶シリコン層からな
るゲート電極層７６が設けられている。７９はゲート電
極層７６と、ソース電極７７とを絶縁するほう素燐シリ
カガラス（ＢＰＳＧ）の絶縁膜である。ｎ+ ソース領域
７３の表面から掘り下げられた凹部７７ａがあり、その
表面に沿って、ｎ+ ソース領域７３とｐ+ 埋め込み領域
７２との表面に共通に接触するソース電極７７が設けら
れ、またｎ+ サブストレート７１ａの裏面に接触してド
レイン電極７８が設けられている。主な各部のディメン
ジョンは、実施例１で述べた値とほぼ同じである。ゲー
ト酸化膜７５の厚さは５０ｎｍ、ゲート電極層７６の厚
さは１μｍ、絶縁膜７９の厚さは２μｍである。
に、ゲート酸化膜７５を介して多結晶シリコン層からな
るゲート電極層７６が設けられている。７９はゲート電
極層７６と、ソース電極７７とを絶縁するほう素燐シリ
カガラス（ＢＰＳＧ）の絶縁膜である。ｎ+ ソース領域
７３の表面から掘り下げられた凹部７７ａがあり、その
表面に沿って、ｎ+ ソース領域７３とｐ+ 埋め込み領域
７２との表面に共通に接触するソース電極７７が設けら
れ、またｎ+ サブストレート７１ａの裏面に接触してド
レイン電極７８が設けられている。主な各部のディメン
ジョンは、実施例１で述べた値とほぼ同じである。ゲー
ト酸化膜７５の厚さは５０ｎｍ、ゲート電極層７６の厚
さは１μｍ、絶縁膜７９の厚さは２μｍである。
【００５１】このＭＯＳＦＥＴもＡＣＣＵＦＥＴと呼ば
れるものであり、ゲート電極層７６に正電圧を印加する
ことによって、ゲート電極層７６直下のｎドリフト層７
１ｂの表面部分に蓄積層が誘起され、ドレイン電極７８
と、ソース電極７７との間に電流が流れる。また、ゲー
ト電極層７６に負電圧を印加すれば、ドレイン電極７８
とソース電極７７との間の電流を遮断することができ、
スイッチング機能を有す。ソース・ドレインの間の電圧
はｐ+ 埋め込み領域７２およびｎドリフト層７１ｂの間
に印加されて大きな電圧を保持することが可能であり、
高耐圧に適した構造になっている。
れるものであり、ゲート電極層７６に正電圧を印加する
ことによって、ゲート電極層７６直下のｎドリフト層７
１ｂの表面部分に蓄積層が誘起され、ドレイン電極７８
と、ソース電極７７との間に電流が流れる。また、ゲー
ト電極層７６に負電圧を印加すれば、ドレイン電極７８
とソース電極７７との間の電流を遮断することができ、
スイッチング機能を有す。ソース・ドレインの間の電圧
はｐ+ 埋め込み領域７２およびｎドリフト層７１ｂの間
に印加されて大きな電圧を保持することが可能であり、
高耐圧に適した構造になっている。
【００５２】図７（ａ）ないし（ｅ）および図８（ａ）
ないし（ｄ）は、図６の実施例４のＳｉＣＭＯＳＦＥＴ
の表面近傍の製造工程順の部分断面図である。以下順に
工程について説明する。ｎ+ サブストレート７１ａ上に
燐ドープのｎドリフト層７１ｂをエピタキシャル成長に
より積層した４Ｈ−ＳｉＣ基板を準備する。ｎドリフト
層７１ｂの不純物濃度、厚さ等は実施例１と同じでよ
い。そのｎドリフト層７１ｂの表面上に、多結晶シリコ
ン膜を減圧ＣＶＤ法により堆積し、フォトリソグラフィ
でパターンを形成して、第一マスクＭ１とする［図７
（ａ）］。第一マスクＭ１は、中央部のＭ１ａと両側の
Ｍ１ｂの各部分からなる。第一マスクＭ１は必ずしも多
結晶シリコン膜である必要がないのは実施例１と同じで
ある。
ないし（ｄ）は、図６の実施例４のＳｉＣＭＯＳＦＥＴ
の表面近傍の製造工程順の部分断面図である。以下順に
工程について説明する。ｎ+ サブストレート７１ａ上に
燐ドープのｎドリフト層７１ｂをエピタキシャル成長に
より積層した４Ｈ−ＳｉＣ基板を準備する。ｎドリフト
層７１ｂの不純物濃度、厚さ等は実施例１と同じでよ
い。そのｎドリフト層７１ｂの表面上に、多結晶シリコ
ン膜を減圧ＣＶＤ法により堆積し、フォトリソグラフィ
でパターンを形成して、第一マスクＭ１とする［図７
（ａ）］。第一マスクＭ１は、中央部のＭ１ａと両側の
Ｍ１ｂの各部分からなる。第一マスクＭ１は必ずしも多
結晶シリコン膜である必要がないのは実施例１と同じで
ある。
【００５３】多結晶シリコン膜の第一マスクＭ１の上に
熱ＣＶＤ法によりＳｉＯ2 膜を堆積し、フォトリソグラ
フィでパターンを形成して、第二マスクＭ２とした後、
これら第一、第二マスクＭ１、Ｍ２により規定された領
域に、ｎ型不純物となるイオン例えばＮイオン４ａを注
入する［同図（ｂ）］。これはｎ+ ソース領域７３形成
のためであり、加速電圧、ドーズ量等は実施例１と同じ
でよい。この第二マスクＭ２は、必ずしもＳｉＯ2 であ
る必要はないが、後の工程で第一マスクＭ１を残したま
ま除去することが必要であるため、第一マスクＭ１とは
異なり、選択的なエッチングができる材料を選ぶ。第二
マスクＭ２は、端が第一マスクＭ１上にあれば良いので
マスク合わせは容易である。ｎ型不純物としてはＮの他
にＰなどが用いられる。
熱ＣＶＤ法によりＳｉＯ2 膜を堆積し、フォトリソグラ
フィでパターンを形成して、第二マスクＭ２とした後、
これら第一、第二マスクＭ１、Ｍ２により規定された領
域に、ｎ型不純物となるイオン例えばＮイオン４ａを注
入する［同図（ｂ）］。これはｎ+ ソース領域７３形成
のためであり、加速電圧、ドーズ量等は実施例１と同じ
でよい。この第二マスクＭ２は、必ずしもＳｉＯ2 であ
る必要はないが、後の工程で第一マスクＭ１を残したま
ま除去することが必要であるため、第一マスクＭ１とは
異なり、選択的なエッチングができる材料を選ぶ。第二
マスクＭ２は、端が第一マスクＭ１上にあれば良いので
マスク合わせは容易である。ｎ型不純物としてはＮの他
にＰなどが用いられる。
【００５４】ＳｉＯ2 膜の第二マスクＭ２を除去し、フ
ォトリソグラフィで第一マスクの一部Ｍ１ａを残した
後、ｐ型不純物となるイオン例えばＢイオン５ａを注入
する［同図（ｃ）］。これはｐ+ 埋め込み領域７２形成
のためであり、加速電圧は４００ｋｅＶ、ドーズ量は約
１×１０15ｃｍ-2である。加速電圧を高めたのは、深い
不純物領域を形成するためである。ｐ型不純物はＢの他
にＡｌなどが用いられる。
ォトリソグラフィで第一マスクの一部Ｍ１ａを残した
後、ｐ型不純物となるイオン例えばＢイオン５ａを注入
する［同図（ｃ）］。これはｐ+ 埋め込み領域７２形成
のためであり、加速電圧は４００ｋｅＶ、ドーズ量は約
１×１０15ｃｍ-2である。加速電圧を高めたのは、深い
不純物領域を形成するためである。ｐ型不純物はＢの他
にＡｌなどが用いられる。
【００５５】残した第一マスクの一部Ｍ１ａを除去し、
Ｎイオン４ａを注入する。［同図（ｄ）］。これはｎチ
ャネル領域８０の不純物濃度制御のためであり、加速電
圧は２００ｋｅＶ、ドーズ量は約１×１０12ｃｍ−２で
ある。１６００℃、２時間の熱処理をおこない、注入し
た不純物を活性化することによって、ｐ+ 埋め込み領域
７２、ｎ+ ソース領域７３、ｎチャネル領域８０の各領
域が形成される［同図（ｅ）］。
Ｎイオン４ａを注入する。［同図（ｄ）］。これはｎチ
ャネル領域８０の不純物濃度制御のためであり、加速電
圧は２００ｋｅＶ、ドーズ量は約１×１０12ｃｍ−２で
ある。１６００℃、２時間の熱処理をおこない、注入し
た不純物を活性化することによって、ｐ+ 埋め込み領域
７２、ｎ+ ソース領域７３、ｎチャネル領域８０の各領
域が形成される［同図（ｅ）］。
【００５６】表面に、１２００℃、２時間の熱酸化によ
りゲート酸化膜７５となるＳｉＯ2膜を形成し、続いて
減圧ＣＶＤ法によりゲート電極層となる多結晶シリコン
膜１を約１μｍ堆積する［図８（ａ）］。ゲート酸化膜
７５は熱酸化で形成する他に、ＣＶＤにより成膜するこ
とも可能である。ゲート電極層７６の材料としては多結
晶シリコンの他にモリブデン（Ｍｏ）などが使用可能で
ある。
りゲート酸化膜７５となるＳｉＯ2膜を形成し、続いて
減圧ＣＶＤ法によりゲート電極層となる多結晶シリコン
膜１を約１μｍ堆積する［図８（ａ）］。ゲート酸化膜
７５は熱酸化で形成する他に、ＣＶＤにより成膜するこ
とも可能である。ゲート電極層７６の材料としては多結
晶シリコンの他にモリブデン（Ｍｏ）などが使用可能で
ある。
【００５７】フォトレジストを塗布し、フォトリソグラ
フィで多結晶シリコン膜１をパターン形成してゲート電
極層７６とした後、表面にＣＶＤ法により、ほう素燐シ
リカガラス（ＢＰＳＧ）などの絶縁膜７９を堆積する
［同図（ｂ）］。フォトリソグラフィでパターンを形成
し、四フッ化炭素（ＣＦ4 ）と酸素（Ｏ2 ）との混合ガ
スを用いたＲＩＥで、ｎ+ ソース領域７３の表面からｐ
+ 埋め込み領域７２に達する凹部７７ａを形成する［同
図（ｃ）］。
フィで多結晶シリコン膜１をパターン形成してゲート電
極層７６とした後、表面にＣＶＤ法により、ほう素燐シ
リカガラス（ＢＰＳＧ）などの絶縁膜７９を堆積する
［同図（ｂ）］。フォトリソグラフィでパターンを形成
し、四フッ化炭素（ＣＦ4 ）と酸素（Ｏ2 ）との混合ガ
スを用いたＲＩＥで、ｎ+ ソース領域７３の表面からｐ
+ 埋め込み領域７２に達する凹部７７ａを形成する［同
図（ｃ）］。
【００５８】フォトリソグラフィで絶縁膜７９にコンタ
クト用の開口を形成した後、アルミニウム合金を蒸着
し、パターン形成して、ソース電極７７および図示しな
いゲート電極とする。ｎ+ サブストレートの裏面にもド
レイン電極を設けてプロセスを完了する［同図
（ｄ）］。この実施例４のＭＯＳＦＥＴにおいても、第
一マスクの一部Ｍ１ｂの端によってｎ+ ソース領域７３
が規定され、第一マスクの別の部分Ｍ１ａによって、ｐ
+埋め込み領域７２の端が規定されている。このよう
に、不純物領域が第一マスクＭ１だけで規定されている
ため、それぞれが整合しており、位置ずれ等のマスク合
わせによる不均一の問題が起こり得ない。
クト用の開口を形成した後、アルミニウム合金を蒸着
し、パターン形成して、ソース電極７７および図示しな
いゲート電極とする。ｎ+ サブストレートの裏面にもド
レイン電極を設けてプロセスを完了する［同図
（ｄ）］。この実施例４のＭＯＳＦＥＴにおいても、第
一マスクの一部Ｍ１ｂの端によってｎ+ ソース領域７３
が規定され、第一マスクの別の部分Ｍ１ａによって、ｐ
+埋め込み領域７２の端が規定されている。このよう
に、不純物領域が第一マスクＭ１だけで規定されている
ため、それぞれが整合しており、位置ずれ等のマスク合
わせによる不均一の問題が起こり得ない。
【００５９】従って、実施例１のＪＦＥＴと同様に１．
５μｍ程度のチャネル長が、均一で精度よく実現され、
安定した特性が歩留まりよく得られる。第一マスク１の
形成後に、各不純物領域の寸法が確認できるという利点
もある。ｎドリフト層７１ｂの表面層に不純物濃度制御
のためのＮイオン注入工程が加えられてｎチャネル領域
８０とされていることによって、ＭＯＳＦＥＴのしきい
電圧を制御することができ、特に、ノーマリオフのＦＥ
Ｔとすることもできる。
５μｍ程度のチャネル長が、均一で精度よく実現され、
安定した特性が歩留まりよく得られる。第一マスク１の
形成後に、各不純物領域の寸法が確認できるという利点
もある。ｎドリフト層７１ｂの表面層に不純物濃度制御
のためのＮイオン注入工程が加えられてｎチャネル領域
８０とされていることによって、ＭＯＳＦＥＴのしきい
電圧を制御することができ、特に、ノーマリオフのＦＥ
Ｔとすることもできる。
【００６０】また、ゲート酸化膜７５がＳｉＣ基板上に
平面状に形成されているので、従来のトレンチタイプの
ＭＯＳＦＥＴで見られたゲート酸化膜のコーナー部にお
ける電界のストレスの問題が無く、高耐圧化が可能であ
る。製造方法としては、幾つかの変形も考えられる。例
えば、ｎチャネル領域８０の不純物濃度制御のためのイ
オン注入は最初におこなってもよいし、第二マスクＭ２
と第三マスクＭ３との形成は逆の順でも良い。
平面状に形成されているので、従来のトレンチタイプの
ＭＯＳＦＥＴで見られたゲート酸化膜のコーナー部にお
ける電界のストレスの問題が無く、高耐圧化が可能であ
る。製造方法としては、幾つかの変形も考えられる。例
えば、ｎチャネル領域８０の不純物濃度制御のためのイ
オン注入は最初におこなってもよいし、第二マスクＭ２
と第三マスクＭ３との形成は逆の順でも良い。
【００６１】ｎ+ ソース領域７３形成のためのＮイオン
注入の際に、ｎ+ ソース領域７３の外側を規定するマス
クを使用し、更に別のマスクを用いてｐ+ コンタクト領
域５２ａ形成のためのＢイオン注入を行えば、凹部７７
ａを形成せず、基板表面に電極を設けることができる。
その場合も チャネル領域の長さは実施例４のＳｉＣＭ
ＯＳＦＥＴと同様に、均一に、精度よく形成され、安定
した特性と高い歩留まりが得られる。
注入の際に、ｎ+ ソース領域７３の外側を規定するマス
クを使用し、更に別のマスクを用いてｐ+ コンタクト領
域５２ａ形成のためのＢイオン注入を行えば、凹部７７
ａを形成せず、基板表面に電極を設けることができる。
その場合も チャネル領域の長さは実施例４のＳｉＣＭ
ＯＳＦＥＴと同様に、均一に、精度よく形成され、安定
した特性と高い歩留まりが得られる。
【００６２】［実施例５］ 図９は本発明第五の実施例にかかるＳｉＣＭＯＳＦＥＴ
の部分断面図である。ｎ+ サブストレート８１ａ上にエ
ピタキシャル成長により堆積したｎドリフト層８１ｂの
表面から少し深い位置にｐ+ 埋め込み領域８２が形成さ
れ、ｐ+ 埋め込み領域８２の上方のｎドリフト層８１ｂ
の表面層にｐベース領域８２が形成され、その上方には
選択的にｎ+ ソース領域８３が形成されている。そして
ｐベース領域８２の端の部分は、ｎ+ ソース領域８３か
ら遠ざかる程、ほぼ直線的に接合深さが浅くなっている
のが特徴的である。また、ｐベース領域８２と一部重複
するように、ｐベース領域８２より深い部分にｐ+ コン
タクト領域８２ａが形成されている。ｎ+ ソース領域８
３が形成されていない部分のｐベース領域８２の上方
は、ｎチャネル領域９０とされ、その上には図６のＭＯ
ＳＦＥＴと同様のＭＯＳ構造のゲートが設けられてい
る。すなわち、ゲート酸化膜８５を介して多結晶シリコ
ン層からなるゲート電極層８６が設けられている。８９
はゲート電極層と、ソース電極８７とを絶縁するＢＰＳ
Ｇの絶縁膜である。ｎ+ ソース領域８３の表面から掘り
下げられた凹部８７ａがあり、ｎ+ ソース領域８３とｐ
+ コンタクト領域８２との表面に共通に接触してソース
電極８７が設けられ、またｎ+ サブストレート８１ａの
裏面に接触してドレイン電極８８が設けられている。
の部分断面図である。ｎ+ サブストレート８１ａ上にエ
ピタキシャル成長により堆積したｎドリフト層８１ｂの
表面から少し深い位置にｐ+ 埋め込み領域８２が形成さ
れ、ｐ+ 埋め込み領域８２の上方のｎドリフト層８１ｂ
の表面層にｐベース領域８２が形成され、その上方には
選択的にｎ+ ソース領域８３が形成されている。そして
ｐベース領域８２の端の部分は、ｎ+ ソース領域８３か
ら遠ざかる程、ほぼ直線的に接合深さが浅くなっている
のが特徴的である。また、ｐベース領域８２と一部重複
するように、ｐベース領域８２より深い部分にｐ+ コン
タクト領域８２ａが形成されている。ｎ+ ソース領域８
３が形成されていない部分のｐベース領域８２の上方
は、ｎチャネル領域９０とされ、その上には図６のＭＯ
ＳＦＥＴと同様のＭＯＳ構造のゲートが設けられてい
る。すなわち、ゲート酸化膜８５を介して多結晶シリコ
ン層からなるゲート電極層８６が設けられている。８９
はゲート電極層と、ソース電極８７とを絶縁するＢＰＳ
Ｇの絶縁膜である。ｎ+ ソース領域８３の表面から掘り
下げられた凹部８７ａがあり、ｎ+ ソース領域８３とｐ
+ コンタクト領域８２との表面に共通に接触してソース
電極８７が設けられ、またｎ+ サブストレート８１ａの
裏面に接触してドレイン電極８８が設けられている。
【００６３】主なディメンジョンの一例は、次のような
値である。ｎ+ サブストレート４１ａの不純物濃度は１
×１０18ｃｍ-3 、厚さ３５０μｍ、ｎドリフト層４１
ｂのそれは、１×１０16ｃｍ-3 、厚さ１０μｍ。ｐベ
ース領域８２の最高不純物濃度は５×１０16ｃｍ-3 、
接合深さ１．５μｍ、両側のｐベース領域８２の間の間
隔は、約６μｍである。ｎ+ ソース領域４３の不純物濃
度は１×１０19ｃｍ-3、接合深さ０．２μｍで、幅は約
５μｍ、ｐ+ コンタクト領域８２の最高不純物濃度は１
×１０19ｃｍ-3 、接合深さ２．０μｍ、幅は約５μ
ｍ、ｎチャネル領域９０の不純物濃度は５×１０15ｃｍ
-3 、接合深さ０．５μｍである。ｎ+ソース領域８３の
端とｐベース領域８２の端との間の間隔は約２μｍであ
る。表面から掘り下げられた凹部８７ａの深さは、０．
７μｍで、幅は約３μｍである。図の単位セルのピッチ
は約３０μｍである。ゲート酸化膜８５の厚さは５０ｎ
ｍ、ゲート電極層８６の厚さは１μｍ、絶縁膜８９の厚
さは２μｍである。
値である。ｎ+ サブストレート４１ａの不純物濃度は１
×１０18ｃｍ-3 、厚さ３５０μｍ、ｎドリフト層４１
ｂのそれは、１×１０16ｃｍ-3 、厚さ１０μｍ。ｐベ
ース領域８２の最高不純物濃度は５×１０16ｃｍ-3 、
接合深さ１．５μｍ、両側のｐベース領域８２の間の間
隔は、約６μｍである。ｎ+ ソース領域４３の不純物濃
度は１×１０19ｃｍ-3、接合深さ０．２μｍで、幅は約
５μｍ、ｐ+ コンタクト領域８２の最高不純物濃度は１
×１０19ｃｍ-3 、接合深さ２．０μｍ、幅は約５μ
ｍ、ｎチャネル領域９０の不純物濃度は５×１０15ｃｍ
-3 、接合深さ０．５μｍである。ｎ+ソース領域８３の
端とｐベース領域８２の端との間の間隔は約２μｍであ
る。表面から掘り下げられた凹部８７ａの深さは、０．
７μｍで、幅は約３μｍである。図の単位セルのピッチ
は約３０μｍである。ゲート酸化膜８５の厚さは５０ｎ
ｍ、ゲート電極層８６の厚さは１μｍ、絶縁膜８９の厚
さは２μｍである。
【００６４】図１０（ａ）ないし（ｅ）および図１１
（ａ）ないし（ｅ）は、図９の実施例５のＳｉＣＭＯＳ
ＦＥＴの表面近傍の製造工程順の部分断面図である。以
下順に工程について説明する。先ず、ｎ+ サブストレー
ト上に燐ドープのｎドリフト層８１ｂをエピタキシャル
成長により積層した４Ｈ−ＳｉＣ基板を準備する。ｎド
リフト層８１ｂの表面上に、多結晶シリコン膜を減圧Ｃ
ＶＤ法により堆積し、フォトリソグラフィでパターンを
形成して、第一マスクＭ１とする。
（ａ）ないし（ｅ）は、図９の実施例５のＳｉＣＭＯＳ
ＦＥＴの表面近傍の製造工程順の部分断面図である。以
下順に工程について説明する。先ず、ｎ+ サブストレー
ト上に燐ドープのｎドリフト層８１ｂをエピタキシャル
成長により積層した４Ｈ−ＳｉＣ基板を準備する。ｎド
リフト層８１ｂの表面上に、多結晶シリコン膜を減圧Ｃ
ＶＤ法により堆積し、フォトリソグラフィでパターンを
形成して、第一マスクＭ１とする。
【００６５】特にこのパターニングの際、第一マスクＭ
１の端部に１〜２μｍにわたりテーパー部８を形成する
ことが重要である。これは、次のｐベース領域形成のた
めのイオン注入においてチャネル長が第一マスクＭ１の
テーパ部８の角度で制御されるからである。従って、こ
のテーパー角度は所定の設計に乗っ取って決められなけ
ればならない。そしてこの角度は、第一マスク１の薄膜
をプラズマエッチング等によりエッチングする際のエッ
チング条件を選ぶことによって制御可能である。或い
は、薄膜の上部にイオン注入するなどしてダメージを与
えておき、表面近傍のみをエッチングされやすくしてお
くと、ゆるやかなテーパが得られる。その際のイオン注
入のドーズ量を制御することにより、テーパ角を制御す
る方法もある。
１の端部に１〜２μｍにわたりテーパー部８を形成する
ことが重要である。これは、次のｐベース領域形成のた
めのイオン注入においてチャネル長が第一マスクＭ１の
テーパ部８の角度で制御されるからである。従って、こ
のテーパー角度は所定の設計に乗っ取って決められなけ
ればならない。そしてこの角度は、第一マスク１の薄膜
をプラズマエッチング等によりエッチングする際のエッ
チング条件を選ぶことによって制御可能である。或い
は、薄膜の上部にイオン注入するなどしてダメージを与
えておき、表面近傍のみをエッチングされやすくしてお
くと、ゆるやかなテーパが得られる。その際のイオン注
入のドーズ量を制御することにより、テーパ角を制御す
る方法もある。
【００６６】その第一マスクＭ１をマスクとしてｐ型不
純物となるイオン例えばほう素（Ｂ）イオン５ａを注入
する［図１０（ａ）］。５ｂは注入されたＢ原子であ
る。これはｐベース領域８２形成のためであり、加速電
圧は３００ｋｅＶ、ドーズ量は約１×１０15ｃｍ-2であ
る。加速電圧を高めたのは、深い不純物領域を形成する
ためである。第一マスクＭ１の無い領域では不純物は深
く注入され、第一マスクＭ１が厚さが増すに従ってほぼ
直線的に次第に浅くなって、不純物原子は図のような分
布をする。第一マスクＭ１の厚さをある程度薄くしてお
けば、不純物注入領域は表面にまで達せず、埋め込み型
の領域とすることができる。ｐ型不純物はＢの他にＡｌ
などが用いられる。第一マスクＭ１は必ずしも多結晶シ
リコン膜である必要はないのは実施例１と同じである。
純物となるイオン例えばほう素（Ｂ）イオン５ａを注入
する［図１０（ａ）］。５ｂは注入されたＢ原子であ
る。これはｐベース領域８２形成のためであり、加速電
圧は３００ｋｅＶ、ドーズ量は約１×１０15ｃｍ-2であ
る。加速電圧を高めたのは、深い不純物領域を形成する
ためである。第一マスクＭ１の無い領域では不純物は深
く注入され、第一マスクＭ１が厚さが増すに従ってほぼ
直線的に次第に浅くなって、不純物原子は図のような分
布をする。第一マスクＭ１の厚さをある程度薄くしてお
けば、不純物注入領域は表面にまで達せず、埋め込み型
の領域とすることができる。ｐ型不純物はＢの他にＡｌ
などが用いられる。第一マスクＭ１は必ずしも多結晶シ
リコン膜である必要はないのは実施例１と同じである。
【００６７】次に同じ第一マスクＭ１をマスクとしてｎ
型不純物となるイオン例えばＮイオン４ａを注入する
［同図（ｂ）］。４ｂは注入されたｎ原子である。これ
はｎ+ソース領域８３形成のためであり、加速電圧等は
実施例１と同じ１００ｋｅＶ、ドーズ量は約５×１０15
ｃｍ-2でよい。この場合も、第一マスクＭ１の無い領域
では不純物は深く注入され、第一マスクＭ１が厚くなる
と次第に浅くなって、不純物原子は図のような分布をす
る。但し、加速電圧を低くしているので、注入される領
域がＢイオンの注入領域と異なる。テーパー部８の角度
が同じであれば、ｐ型不純物の注入領域とｎ型不純物の
注入領域との間隔は一定になる。
型不純物となるイオン例えばＮイオン４ａを注入する
［同図（ｂ）］。４ｂは注入されたｎ原子である。これ
はｎ+ソース領域８３形成のためであり、加速電圧等は
実施例１と同じ１００ｋｅＶ、ドーズ量は約５×１０15
ｃｍ-2でよい。この場合も、第一マスクＭ１の無い領域
では不純物は深く注入され、第一マスクＭ１が厚くなる
と次第に浅くなって、不純物原子は図のような分布をす
る。但し、加速電圧を低くしているので、注入される領
域がＢイオンの注入領域と異なる。テーパー部８の角度
が同じであれば、ｐ型不純物の注入領域とｎ型不純物の
注入領域との間隔は一定になる。
【００６８】多結晶シリコン膜の第一マスクＭ１の上に
熱ＣＶＤ法によりＳｉＯ2 膜２を堆積する［同図
（ｃ）］。ＲＩＥで全面エッチングすることにり、第一
マスクＭ１のテーパ部８の側方にサイドウオール９を形
成した後、これら第一マスクＭ１およびサイドウオール
９により規定された領域に、ｐ型不純物となるイオン例
えばＢイオン５ａを注入する［同図（ｄ）］。これは高
濃度のｐ+ コンタクト領域８４形成のためであり、加速
電圧、４００ｋｅＶ、ドーズ量は約１×１０15ｃｍ-2で
ある。ｐ型不純物としてはＢの他にＡｌなどが用いられ
る。
熱ＣＶＤ法によりＳｉＯ2 膜２を堆積する［同図
（ｃ）］。ＲＩＥで全面エッチングすることにり、第一
マスクＭ１のテーパ部８の側方にサイドウオール９を形
成した後、これら第一マスクＭ１およびサイドウオール
９により規定された領域に、ｐ型不純物となるイオン例
えばＢイオン５ａを注入する［同図（ｄ）］。これは高
濃度のｐ+ コンタクト領域８４形成のためであり、加速
電圧、４００ｋｅＶ、ドーズ量は約１×１０15ｃｍ-2で
ある。ｐ型不純物としてはＢの他にＡｌなどが用いられ
る。
【００６９】第一マスクＭ１、サイドウォール９を除去
した後、全面にＮイオン４ａを注入をする。［同図
（ｅ）］。これはｎチャネル領域９０の不純物濃度制御
のためであり、加速電圧は２００ｋｅＶ、ドーズ量は約
１×１０12ｃｍ-2である。これにより、例えばしきい値
が制御できる。１６００℃、２時間の熱処理をおこな
い、注入した不純物を活性化することによって各領域が
形成される［図１１（ａ）］。このようにして、ｐベー
ス領域８２ｓｎ+ ソース領域８３とをずらして形成する
ことができる。
した後、全面にＮイオン４ａを注入をする。［同図
（ｅ）］。これはｎチャネル領域９０の不純物濃度制御
のためであり、加速電圧は２００ｋｅＶ、ドーズ量は約
１×１０12ｃｍ-2である。これにより、例えばしきい値
が制御できる。１６００℃、２時間の熱処理をおこな
い、注入した不純物を活性化することによって各領域が
形成される［図１１（ａ）］。このようにして、ｐベー
ス領域８２ｓｎ+ ソース領域８３とをずらして形成する
ことができる。
【００７０】表面に、１２００℃、２時間の熱酸化によ
りゲート酸化膜８５となる厚さ５０ｎｍの熱ＳｉＯ2 膜
６を形成し、続いて減圧ＣＶＤ法により多結晶シリコン
膜１を約１μｍ堆積する［同図（ｂ）］。ゲート酸化膜
８５は熱酸化で形成する他に、ＣＶＤにより成膜するこ
とも可能である。フォトレジストを塗布し、フォトリソ
グラフィで多結晶シリコン膜１をパターン形成してゲー
ト電極層８６とした後、表面にＣＶＤ法により、ほう素
燐シリカガラス（ＢＰＳＧ）などの絶縁膜８９を堆積
し、フォトリソグラフィでパターンを形成する［同図
（ｃ）］。
りゲート酸化膜８５となる厚さ５０ｎｍの熱ＳｉＯ2 膜
６を形成し、続いて減圧ＣＶＤ法により多結晶シリコン
膜１を約１μｍ堆積する［同図（ｂ）］。ゲート酸化膜
８５は熱酸化で形成する他に、ＣＶＤにより成膜するこ
とも可能である。フォトレジストを塗布し、フォトリソ
グラフィで多結晶シリコン膜１をパターン形成してゲー
ト電極層８６とした後、表面にＣＶＤ法により、ほう素
燐シリカガラス（ＢＰＳＧ）などの絶縁膜８９を堆積
し、フォトリソグラフィでパターンを形成する［同図
（ｃ）］。
【００７１】四フッ化炭素（ＣＦ4 ）と酸素（Ｏ2 ）と
の混合ガスを用いたＲＩＥで、ｎ+ソース領域８３の表
面からｐ+ コンタクト領域８２ａに達する凹部８７ａを
形成する［同図（ｄ）］。フォトリソグラフィで絶縁膜
８９にコンタクト用の開口を形成した後、アルミニウム
合金を蒸着し、パターン形成して、ソース電極８７およ
び図示しないゲート電極とする［同図（ｅ）］。ｎ+ サ
ブストレートの裏面にもドレイン電極を設けてプロセス
を完了する。
の混合ガスを用いたＲＩＥで、ｎ+ソース領域８３の表
面からｐ+ コンタクト領域８２ａに達する凹部８７ａを
形成する［同図（ｄ）］。フォトリソグラフィで絶縁膜
８９にコンタクト用の開口を形成した後、アルミニウム
合金を蒸着し、パターン形成して、ソース電極８７およ
び図示しないゲート電極とする［同図（ｅ）］。ｎ+ サ
ブストレートの裏面にもドレイン電極を設けてプロセス
を完了する。
【００７２】この実施例５のＭＯＳＦＥＴにおいては、
第一マスク１の端部をテーパー状とし、ｐ型不純物とｎ
型不純物の注入の際の加速電圧を変えることによって、
ｎ+ソース領域８３とｐベース領域８２の端が規定され
ている。すなわち両者の間の間隔であるチャネル長は第
一マスクＭ１のテーパー部８で規定される。このよう
に、不純物領域が第一マスクだけで規定されているた
め、両者が整合しており、位置ずれ等のマスク合わせに
よる不均一の問題が起きない。
第一マスク１の端部をテーパー状とし、ｐ型不純物とｎ
型不純物の注入の際の加速電圧を変えることによって、
ｎ+ソース領域８３とｐベース領域８２の端が規定され
ている。すなわち両者の間の間隔であるチャネル長は第
一マスクＭ１のテーパー部８で規定される。このよう
に、不純物領域が第一マスクだけで規定されているた
め、両者が整合しており、位置ずれ等のマスク合わせに
よる不均一の問題が起きない。
【００７３】従って、チャネル長が均一に精度よく形成
され、安定した特性が歩留まりよく得られる。また、第
一マスクＭ１のテーパー部８の角度を変えれば、両者の
間隔すなわちチャネル領域の長さは自由に制御できるこ
とになり、オン抵抗と耐圧のバランスも取りやすい。第
一マスク１の形成後に、各不純物領域の寸法が確認でき
るという利点もある。
され、安定した特性が歩留まりよく得られる。また、第
一マスクＭ１のテーパー部８の角度を変えれば、両者の
間隔すなわちチャネル領域の長さは自由に制御できるこ
とになり、オン抵抗と耐圧のバランスも取りやすい。第
一マスク１の形成後に、各不純物領域の寸法が確認でき
るという利点もある。
【００７４】ｎドリフト層８１ｂの表面層に不純物濃度
制御のためのＮイオン注入工程が加えられたことによっ
て、ＭＯＳＦＥＴのしきい電圧を制御することができ、
特に、ノーマリオフのＦＥＴとすることもできる。製造
方法としては、幾つかの変形も考えられる。例えば、ｎ
チャネル領域９０の不純物濃度制御のためのイオン注入
は最初におこなってもよい。また、ｐベース領域８２の
ためのＢイオンの注入とｎ+ ソース領域８３形成のため
のＮイオンの注入の順は逆でもよい。最初にサイドウォ
ール領域を形成し、ｐ+ コンタクト領域８４形成のため
のイオン注入をおこなっても良い。
制御のためのＮイオン注入工程が加えられたことによっ
て、ＭＯＳＦＥＴのしきい電圧を制御することができ、
特に、ノーマリオフのＦＥＴとすることもできる。製造
方法としては、幾つかの変形も考えられる。例えば、ｎ
チャネル領域９０の不純物濃度制御のためのイオン注入
は最初におこなってもよい。また、ｐベース領域８２の
ためのＢイオンの注入とｎ+ ソース領域８３形成のため
のＮイオンの注入の順は逆でもよい。最初にサイドウォ
ール領域を形成し、ｐ+ コンタクト領域８４形成のため
のイオン注入をおこなっても良い。
【００７５】この例でもゲート酸化膜８５がＳｉＣ基板
上に平面状に形成されているので、従来のトレンチタイ
プのＭＯＳＦＥＴで見られたゲート酸化膜コーナー部に
おける電界のストレスの問題が無く、高耐圧化が可能で
ある。また、この実施例では、ｐ+ コンタクト領域８２
ａを埋め込み型の領域としたが、ｎ+ ソース領域８３形
成のためのＮイオン注入の際に、ｎ+ ソース領域８３の
外側を規定するマスクを使用し、ｐ+ コンタクト領域８
２ａを多重注入により表面にまで達するようにすれば、
基板表面にソース電極８７を設けることができて、凹部
８７ａを形成する必要が無い。
上に平面状に形成されているので、従来のトレンチタイ
プのＭＯＳＦＥＴで見られたゲート酸化膜コーナー部に
おける電界のストレスの問題が無く、高耐圧化が可能で
ある。また、この実施例では、ｐ+ コンタクト領域８２
ａを埋め込み型の領域としたが、ｎ+ ソース領域８３形
成のためのＮイオン注入の際に、ｎ+ ソース領域８３の
外側を規定するマスクを使用し、ｐ+ コンタクト領域８
２ａを多重注入により表面にまで達するようにすれば、
基板表面にソース電極８７を設けることができて、凹部
８７ａを形成する必要が無い。
【００７６】［実施例６］ 図１２（ａ）ないし（ｅ）は、図９のＳｉＣＭＯＳＦＥ
Ｔとほぼ同じＳｉＣＭＯＳＦＥＴの別の製造方法を説明
するための製造工程順の表面近傍の部分断面図である。
以下順に工程について説明する。先ず、ｎ+ サブストレ
ート上に燐ドープのｎドリフト層９１ｂをエピタキシャ
ル成長により積層した４Ｈ−ＳｉＣ基板を準備する。ｎ
ドリフト層９１ｂの不純物濃度、厚さ等は実施例１と同
じでよい。そのｎドリフト層９１ｂの表面上に、プラズ
マＣＶＤ法により厚さ約２μｍのＳｉＯ2 膜２を堆積
し、フォトリソグラフィでパターンを形成して、第三マ
スクＭ３とする。
Ｔとほぼ同じＳｉＣＭＯＳＦＥＴの別の製造方法を説明
するための製造工程順の表面近傍の部分断面図である。
以下順に工程について説明する。先ず、ｎ+ サブストレ
ート上に燐ドープのｎドリフト層９１ｂをエピタキシャ
ル成長により積層した４Ｈ−ＳｉＣ基板を準備する。ｎ
ドリフト層９１ｂの不純物濃度、厚さ等は実施例１と同
じでよい。そのｎドリフト層９１ｂの表面上に、プラズ
マＣＶＤ法により厚さ約２μｍのＳｉＯ2 膜２を堆積
し、フォトリソグラフィでパターンを形成して、第三マ
スクＭ３とする。
【００７７】その第三マスクＭ３をマスクとしてｐ型不
純物となるイオン例えばＢイオン５ａを注入する［図１
２（ａ）］。５ｂは注入されたＢ原子である。これは高
濃度のｐ+ コンタクト領域９４形成のためであり、加速
電圧、４００ｋｅＶ、ドーズ量は約１×１０15ｃｍ-2で
ある。ｐ型不純物としてはＢの他にＡｌなどが用いられ
る。
純物となるイオン例えばＢイオン５ａを注入する［図１
２（ａ）］。５ｂは注入されたＢ原子である。これは高
濃度のｐ+ コンタクト領域９４形成のためであり、加速
電圧、４００ｋｅＶ、ドーズ量は約１×１０15ｃｍ-2で
ある。ｐ型不純物としてはＢの他にＡｌなどが用いられ
る。
【００７８】次に、ＣＦ4 ＋Ｈ2 ガスを用いたプラスマ
エッチングにより、第三マスクＭ３をエッチバックし
て、端を１〜２μｍにわたりテーパー状にした第一マス
クＭ１とする［同図（ｂ）］。このとき、全体の厚さも
薄くなり、厚さは約１μｍになる。これは、実施例５の
ＳｉＣＭＯＳＦＥＴの時と同様に、次のｐベース領域形
成のためのイオン注入においてチャネルが第一マスクの
端部のテーパ角度で制御されるようにするものである。
エッチングにより、第三マスクＭ３をエッチバックし
て、端を１〜２μｍにわたりテーパー状にした第一マス
クＭ１とする［同図（ｂ）］。このとき、全体の厚さも
薄くなり、厚さは約１μｍになる。これは、実施例５の
ＳｉＣＭＯＳＦＥＴの時と同様に、次のｐベース領域形
成のためのイオン注入においてチャネルが第一マスクの
端部のテーパ角度で制御されるようにするものである。
【００７９】その端部をテーパー状にした第一マスクＭ
１をマスクとしてｐ型不純物となるイオン例えばＢイオ
ン５ａを注入する［同図（ｃ）］。これはｐベース領域
９２形成のためであり、加速電圧は３００ｋｅＶ、ドー
ズ量は約１×１０15ｃｍ-2である。第一マスクＭ１の無
い領域では不純物は深く注入され、第一マスクＭ１が厚
さが増すに従って次第に浅くなって、不純物原子は図の
ような分布をする。
１をマスクとしてｐ型不純物となるイオン例えばＢイオ
ン５ａを注入する［同図（ｃ）］。これはｐベース領域
９２形成のためであり、加速電圧は３００ｋｅＶ、ドー
ズ量は約１×１０15ｃｍ-2である。第一マスクＭ１の無
い領域では不純物は深く注入され、第一マスクＭ１が厚
さが増すに従って次第に浅くなって、不純物原子は図の
ような分布をする。
【００８０】次に同じ端部をテーパー状にした第一マス
クＭ１をマスクとしてｎ型不純物となるイオン例えばＮ
イオン４ａを注入する［同図（ｄ）］。これはｎ+ ソー
ス領域９３形成のためであり、加速電圧は１００ｋｅ
Ｖ、ドーズ量は約５×１０15ｃｍ-2である。加速電圧を
低くしているので、注入される領域がｐ型不純物の注入
領域と異なっている。
クＭ１をマスクとしてｎ型不純物となるイオン例えばＮ
イオン４ａを注入する［同図（ｄ）］。これはｎ+ ソー
ス領域９３形成のためであり、加速電圧は１００ｋｅ
Ｖ、ドーズ量は約５×１０15ｃｍ-2である。加速電圧を
低くしているので、注入される領域がｐ型不純物の注入
領域と異なっている。
【００８１】第一マスクＭ１を除去した後、全面にＮイ
オン４ａを注入をする。［同図（ｅ）］。これはｎドリ
フト層９１ｂの表面層のｎチャネル領域の不純物濃度制
御のためであり、加速電圧は２００ｋｅＶ、ドーズ量は
約１×１０12ｃｍ-2である。これにより、例えばしきい
値が制御できる。これ以降は、図１０（ａ）以降の注入
した不純物の活性化、電極の形成等をおこなう。
オン４ａを注入をする。［同図（ｅ）］。これはｎドリ
フト層９１ｂの表面層のｎチャネル領域の不純物濃度制
御のためであり、加速電圧は２００ｋｅＶ、ドーズ量は
約１×１０12ｃｍ-2である。これにより、例えばしきい
値が制御できる。これ以降は、図１０（ａ）以降の注入
した不純物の活性化、電極の形成等をおこなう。
【００８２】この方法を取れば、第三マスクＭ３をバッ
クエッチして第一マスクＭ１としたので、マスク材料を
改めて形成する必要がない。そして、テーパー部の角度
も均一になって、ｐベース領域９２とｎソース領域９３
との間隔が規定されるため、両者が整合しており、位置
ずれ等のマスク合わせによる不均一の問題が起こり得な
い。そして、チャネル長が均一に精度よく形成され、安
定した特性が歩留まりよく得られる。
クエッチして第一マスクＭ１としたので、マスク材料を
改めて形成する必要がない。そして、テーパー部の角度
も均一になって、ｐベース領域９２とｎソース領域９３
との間隔が規定されるため、両者が整合しており、位置
ずれ等のマスク合わせによる不均一の問題が起こり得な
い。そして、チャネル長が均一に精度よく形成され、安
定した特性が歩留まりよく得られる。
【００８３】製造方法としては、幾つかの変形も考えら
れる。例えばｐベース領域形成のためのｐ型不純物イオ
ンの注入［図１２（ｃ）］と、ｎソース領域形成のため
のｎ型不純物イオンの注入［図１２（ｄ）］とは逆の順
序でもよく、ｎチャネル領域の不純物濃度制御のための
イオン注入［図１２（ｅ）］は最初におこなってもよ
い。
れる。例えばｐベース領域形成のためのｐ型不純物イオ
ンの注入［図１２（ｃ）］と、ｎソース領域形成のため
のｎ型不純物イオンの注入［図１２（ｄ）］とは逆の順
序でもよく、ｎチャネル領域の不純物濃度制御のための
イオン注入［図１２（ｅ）］は最初におこなってもよ
い。
【００８４】
【発明の効果】以上説明したように本発明によれば、炭
化けい素縦型ＦＥＴの製造方法において、第一のマスク
と一部重複する第二のマスクとを用いて第一のマスクの
一部の一方の端により第一導電型不純物導入領域を規定
し、第一のマスクの一部および第二のマスクを除去して
第一のマスクの別の部分により第二導電型不純物導入領
域を規定することによって、第一導電型不純物導入領域
および第二導電型不純物導入領域が自己整合的に形成さ
れる。
化けい素縦型ＦＥＴの製造方法において、第一のマスク
と一部重複する第二のマスクとを用いて第一のマスクの
一部の一方の端により第一導電型不純物導入領域を規定
し、第一のマスクの一部および第二のマスクを除去して
第一のマスクの別の部分により第二導電型不純物導入領
域を規定することによって、第一導電型不純物導入領域
および第二導電型不純物導入領域が自己整合的に形成さ
れる。
【００８５】特に端部をテーパー状にしたマスクを用
い、加速電圧を変えてイオン注入する方法を取れば、一
枚のマスクだけで、第一導電型不純物導入領域および第
二導電型不純物導入領域を自己整合的に形成することが
できる。チャネル領域の不純物濃度を制御することによ
って、しきい電圧を制御することができ、また、ノーマ
リオフのＦＥＴとすることができる。
い、加速電圧を変えてイオン注入する方法を取れば、一
枚のマスクだけで、第一導電型不純物導入領域および第
二導電型不純物導入領域を自己整合的に形成することが
できる。チャネル領域の不純物濃度を制御することによ
って、しきい電圧を制御することができ、また、ノーマ
リオフのＦＥＴとすることができる。
【００８６】このようにして、従来極めて困難であった
非常に精密なチャネル領域をもつＪＦＥＴおよびＭＯＳ
ＦＥＴが実現できるようになり、オン抵抗の低減に効果
をもたらした。本発明は、個別のＦＥＴに限らず、ＣＭ
ＯＳ−ＩＣや他のＳｉＣ半導体装置にも極めて有効な方
法であり、高耐圧の炭化けい素半導体装置の製造を容易
にするものである。
非常に精密なチャネル領域をもつＪＦＥＴおよびＭＯＳ
ＦＥＴが実現できるようになり、オン抵抗の低減に効果
をもたらした。本発明は、個別のＦＥＴに限らず、ＣＭ
ＯＳ−ＩＣや他のＳｉＣ半導体装置にも極めて有効な方
法であり、高耐圧の炭化けい素半導体装置の製造を容易
にするものである。
【図１】本発明第一の実施例のＭＯＳＦＥＴの部分断面
図
図
【図２】（ａ）〜（ｆ）は実施例１のＪＦＥＴの製造方
法を説明するための工程順の部分断面図
法を説明するための工程順の部分断面図
【図３】（ａ）〜（ｄ）は図２（ｆ）に続く実施例１の
ＪＦＥＴの工程順の部分断面図
ＪＦＥＴの工程順の部分断面図
【図４】実施例２のＪＦＥＴの部分断面図
【図５】実施例３のＪＦＥＴの部分断面図
【図６】実施例４のＭＯＳＦＥＴの部分断面図
【図７】（ａ）〜（ｅ）は実施例４のＭＯＳＦＥＴの製
造方法を説明するための工程順の部分断面図
造方法を説明するための工程順の部分断面図
【図８】（ａ）〜（ｄ）は図７（ｅ）に続く実施例３の
ＭＯＳＦＥＴの工程順の部分断面図
ＭＯＳＦＥＴの工程順の部分断面図
【図９】実施例５のＭＯＳＦＥＴの部分断面図
【図１０】（ａ）〜（ｅ）は実施例５のＭＯＳＦＥＴの
製造方法を説明するための工程順の部分断面図
製造方法を説明するための工程順の部分断面図
【図１１】（ａ）〜（ｅ）は図１０（ｅ）に続く実施例
５のＭＯＳＦＥＴの工程順の部分断面図
５のＭＯＳＦＥＴの工程順の部分断面図
【図１２】（ａ）〜（ｅ）は実施例６のＭＯＳＦＥＴの
製造方法を説明するための工程順の部分断面図
製造方法を説明するための工程順の部分断面図
【図１３】従来のＪＦＥＴの部分断面図
【図１４】従来のＭＯＳＦＥＴの部分断面図
【図１５】従来の別のＭＯＳＦＥＴの部分断面図
Ｍ１、Ｍ１ａ、Ｍ１ｂ 第一マスク Ｍ２ 第二マスク Ｍ３ 第三マスク １ 多結晶シリコン膜 ２ ＳｉＯ2 膜 ３ 絶縁膜 ４ａ 窒素イオン ４ｂ 窒素原子 ５ａ ほう素イオン ５ｂ ほう素原子 ６ 熱酸化膜 ７ 凹部 ８ テーパー部 ９ サイドウォール １０ ｐ型基板 １１ａ ｎ+ ドレイン領域 １１ｂ、２１ｂ、３１ｂ、４１ｂ、５１ｂ、６１ｂ、７
１ｂ、８１ｂ ｎドリフト層 １３、２３、３３、４３、５３、６３、７３、８３ ｎ
+ ソース領域 １４、４４、５４、６４ ｐゲート領域 １６、４６、６６ ゲート電極 １７、２７、３７、４７、５７、６７、７７、８７ ソ
ース電極 １８、２８、３８、７８、８８ ドレイン電極 １９、３９、４９、５９、６９、７９、８９ 絶縁膜 ２０、３０、４０、５０、６０、７０、８０、９０ チ
ャネル領域 ２１ａ、３１ａ、４１ａ、７１ａ、８１ａ ｎ+ ドレイ
ン層 ２２、４２、５２、７２ ｐ+ 埋め込み領域 ２５、３５、７５、８５ ゲート酸化膜 ２６、３６、７６、８６ ゲート電極層 ３２、８２ ｐベース領域 ３７ａ、４７ａ、７７ａ、８７ａ 凹部 ５２ａ、８２ａ ｐ+ コンタクト領域
１ｂ、８１ｂ ｎドリフト層 １３、２３、３３、４３、５３、６３、７３、８３ ｎ
+ ソース領域 １４、４４、５４、６４ ｐゲート領域 １６、４６、６６ ゲート電極 １７、２７、３７、４７、５７、６７、７７、８７ ソ
ース電極 １８、２８、３８、７８、８８ ドレイン電極 １９、３９、４９、５９、６９、７９、８９ 絶縁膜 ２０、３０、４０、５０、６０、７０、８０、９０ チ
ャネル領域 ２１ａ、３１ａ、４１ａ、７１ａ、８１ａ ｎ+ ドレイ
ン層 ２２、４２、５２、７２ ｐ+ 埋め込み領域 ２５、３５、７５、８５ ゲート酸化膜 ２６、３６、７６、８６ ゲート電極層 ３２、８２ ｐベース領域 ３７ａ、４７ａ、７７ａ、８７ａ 凹部 ５２ａ、８２ａ ｐ+ コンタクト領域
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平９−36359（ＪＰ，Ａ) 特開 平10−308510（ＪＰ，Ａ) 特開 平４−239778（ＪＰ，Ａ) 特開 昭60−186068（ＪＰ，Ａ) 特開 平７−99325（ＪＰ，Ａ) 特開 平９−172187（ＪＰ，Ａ) 特開 平８−204179（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/337 H01L 29/78 652 H01L 29/78 654 H01L 29/808
Claims (17)
- 【請求項１】第一導電型炭化けい素サブストレート上に
積層された炭化けい素からなる第一導電型ドリフト層
と、前記ドリフト層の表面層に互いに隔離して形成され
た第１及び第２の第二導電型ゲート領域、前記表面層に
おいて前記第１及び第２のゲート領域のそれぞれのゲー
ト領域の位置しない側で前記表面層にそれぞれ形成され
た第１及び第２の第一導電型ソース領域と、前記第１の
ゲート領域及び前記第１のソース領域の下と、前記第２
のゲート領域及び前記第２のソース領域の下とにそれぞ
れ形成された第１及び第２の第二導電型埋め込み領域
と、前記第１及び第２のゲート領域の表面に接触して設
けられたゲート電極と、前記第１のソース領域と前記第
１の埋め込み領域との共通表面と、前記第２のソース領
域と前記第２の埋め込み領域との共通表面とにそれぞれ
設けられた第１および第２のソース電極と、前記炭化け
い素サブストレートの裏面に設けられたドレイン電極と
を有する縦形ＦＥＴの製造方法において、 前記表面層に形成された少なくとも中央の第１部分とそ
の両側にいずれも半導体素子の端に至らない第２、第３
部分との三部分を有する第１のマスクの、第１部分と第
２部分との間、及び第１部分と第３部分との間に対応す
る領域で前記ドリフト領域の表面層にそれぞれ前記第１
及び第２のゲート領域を形成する工程と、前記第１部分
に覆われない前記表面層に対応した前記ドリフト層に前
記第１及び第２の埋め込み領域を形成する工程とを含む
ことを特徴とする炭化けい素縦形ＦＥＴの製造方法。 - 【請求項２】第一導電型炭化けい素サブストレート上に
炭化けい素からなる第一導電型ドリフト層がエピタキシ
ャル成長により積層された炭化けい素基板を用い、前記
ドリフト層の表面上に、少なくとも中央の第１部分とそ
の両側にいずれも半導体素子の端に達しない第２、第３
部分との三部分を有する第１のマスクを形成する工程
と、前記第１のマスクの第１部分上から第２部分上迄
と、前記第１のマスクの第１部分上から第３部分上まで
を覆う、前記第１のマスクとは異なる材料からなる第２
のマスクを形成する工程と、前記第１のマスク及び第２
のマスクで覆われない前記ドリフト層の表面層の浅い領
域に第一導電型ソース領域形成のための不純物を導入す
る工程と、前記第２のマスクを除去する工程と、前記第
１のマスクの第２部分上及び第３部分上から第１部分と
反対側の前記ドリフト層の表面上に形成され、前記第１
のマスクの第１部分と第２部分との間および第１部分と
第３部分との間の前記ドリフト層の表面を露出させる前
記第１のマスクとは異なる材料からなる第３のマスクを
形成する工程と、前記第１のマスク及び第３のマスクで
覆われない前記ドリフト層の表面層の浅い領域に第二導
電型ゲート領域形成のための不純物を導入する工程と、
前記第１のマスクの第１部分を残して前記第１のマスク
の第２部分と第３部分及び第３のマスクを除去する工程
と、前記第１のマスクの第１部分で覆われない表面層に
対応した前記ドリフト層の前記ソース領域形成のための
不純物および前記ゲート領域形成のための不純物を導入
した領域より深い領域に第二導電型埋め込み領域形成の
ための不純物を導入する工程と、熱処理により前記ソー
ス領域形成のために導入された不純物、前記ゲート領域
形成のために導入された不純物及び前記埋め込み領域形
成のために導入された不純物を活性化するとともに炭化
けい素基板表面に顕れる複数の第二導電型ゲート領域及
び第一導電型ソース領域を形成する工程と、炭化けい素
基板表面の前記第１のマスク及び第２のマスクで覆われ
た領域に対応した領域とその領域に近い側の前記ソース
領域の一部に対応した領域を覆う第４のマスクを形成す
る工程と、前記第４のマスクで覆われない表面層に対応
した前記ソース領域及び前記ドリフト層をエッチングし
て前記ソース領域の表面から前記ソース領域の下方の前
記埋め込み領域に達する凹部を形成する工程と、前記ゲ
ート領域、前記ソース領域および前記凹部以外の表面を
覆う絶縁物からなる第５のマスクを形成する工程と、炭
化けい素基板の表面全面に金属膜を蒸着する工程と、前
記金属膜を前記ゲート領域の表面に接触するゲート電
極、前記ソース領域および前記凹部表面に接触するソー
ス電極にパターニングして分離する工程と、前記炭化け
い素サブストレートの裏面に金属膜を蒸着してドレイン
電極を設ける工程とからなることを特徴とする炭化けい
素縦形ＦＥＴの製造方法。 - 【請求項３】第一導電型炭化けい素サブストレート上に
炭化けい素からなる第一導電型ドリフト層がエピタキシ
ャル成長により積層された炭化けい素基板を用い、前記
ドリフト層の表面上に、少なくとも中央の第１部分とそ
の両側にいずれも半導体素子の端に達しない第２、第３
部分との三部分を有する第１のマスクを形成する工程
と、前記第１のマスクの第１部分上から第２部分上まで
と、前記第１のマスクの第２部分上から第３部分上まで
を覆う、前記第１のマスクとは異なる材料からなる第２
のマスクを形成する工程と、前記第１のマスク及び第２
のマスクで覆われない表面層に対応した前記ドリフト層
の浅い領域に第一導電型ソース領域形成のための不純物
を導入する工程と、前記第２のマスクを除去する工程
と、前記第１のマスクの第２部分上及び第３部分上から
第１部分側と反対側の前記ドリフト層の表面上に形成さ
れ、前記第１のマスクの第１部分と第２部分との間及び
第１部分と第３部分との間の前記ドリフト層の表面を露
出させる前記第１のマスクとは異なる材料からなる第３
のマスクを形成する工程と、前記第１のマスク及び第３
のマスクで覆われない表面層に対応した前記ドリフト層
の浅い領域に第二導電型ゲート領域形成のための不純物
を導入する工程と、前記第１のマスクの第１部分を残し
て前記第１のマスクの第２部分と第３部分および第３の
マスクを除去する工程と、前記第１のマスクの第１部分
で覆われない表面層に対応した前記ドリフト層の前記ソ
ース領域形成のための不純物および前記ゲート領域形成
のための不純物を導入した領域より深い領域に第二導電
型埋め込み領域形成のための不純物を導入する工程と、
炭化けい素基板表面の前記第１のマスク及び第２のマス
クで覆われた領域に対応した領域とその領域に近い側の
前記ソース領域形成のための不純物注入領域の一部に対
応した領域を覆う第４のマスクを形成する工程と、前記
第４のマスクで覆われない領域に対応した前記ドリフト
層の表面層に、前記ソース領域形成のための不純物を導
入した深さから前記埋め込み領域形成のための不純物を
導入した深さまで達する第二導電型コンタクト領域を形
成するための不純物を導入する工程と、熱処理により前
記ソース領域形成のための不純物、前記ゲート領域形成
のための不純物、前記埋め込み領域形成のための不純物
及び前記コンタクト領域形成のための不純物を活性化す
るとともに炭化けい素基板表面に顕れる複数の第二導電
型ゲート領域、第一導電型ソース領域及び第二導電型コ
ンタクト領域を形成する工程と、前記ゲート領域、前記
ソース領域及び前記コンタクト領域の表面以外の表面を
覆う絶縁物からなる第５のマスクを形成する工程と、表
面全面に金属膜を蒸着する工程と、前記金属膜を前記ゲ
ート領域の表面に接触するゲート電極、前記ソース領域
および前記コンタクト領域表面に接触するソース電極に
パターニングして分離する工程と、前記炭化けい素サブ
ストレートの裏面に金属膜を蒸着してドレイン電極を設
ける工程とからなる炭化けい素縦形ＦＥＴの製造方法。 - 【請求項４】第一導電型ソース領域、第二導電型ゲート
領域、第二導電型埋め込み領域形成のための不純物の導
入がいずれもイオン注入によっておこなわれることを特
徴とする請求項２または３に記載の炭化けい素縦形ＦＥ
Ｔの製造方法。 - 【請求項５】前記ゲート電極は、前記第一導電型ドリフ
ト層の表面に形成されるとともに、前記ドリフト層とシ
ョットキー接合を形成する金属からなることを特徴とす
る請求項１ないし４のいずれかに記載の炭化けい素縦形
ＦＥＴの製造方法。 - 【請求項６】第一導電型炭化けい素サブストレート上に
積層された炭化けい素からなる第一導電型ドリフト層
と、前記ドリフト層の表面層に互いに隔離して形成され
た第１及び第２の第一導電型ソース領域と、前記第１及
び第２のソース領域の下に第１及び第２の第一導電型ソ
ース領域の間隔より狭い間隔になるように前記第１及び
第２のソース領域からほぼ同じ距離はみ出してそれぞれ
形成された第１及び第２の第二導電型埋め込み領域と、
前記第１、第２の第一導電型ソース領域の間の前記ドリ
フト層の表面上にゲート絶縁膜を介して設けられたゲー
ト電極と、前記第１のソース領域と前記第１の埋め込み
領域との共通表面と、前記第２のソース領域と前記第２
の埋め込み領域との共通表面とにそれぞれ設けられた第
１及び第２のソース電極と、前記炭化けい素サブストレ
ートの裏面に設けられたドレイン電極とを有する縦形Ｆ
ＥＴの製造方法において、 前記表面層に形成された少なくとも中央の第１部分とそ
の両側にいずれも半導体素子の端に至らない第２、第３
部分との三部分を有する第１のマスクと、前記第１のマ
スクの第１部分と第２部分との間、及び第１部分と第３
部分との間を覆う第２のマスクの、第１及び第２のマス
クに覆われない前記表面層に対応した前記ドリフト層に
前記第１及び第２のソース領域を形成する工程と、前記
第１のマスクの第１部分に覆われない前記表面層に対応
した前記ドリフト層に前記第１及び第２の埋め込み領域
を形成する工程とを含むことを特徴とする炭化けい素縦
形ＦＥＴの製造方法。 - 【請求項７】第一導電型炭化けい素サブストレート上に
炭化けい素からなる第一導電型ドリフト層がエピタキシ
ャル成長により積層された炭化けい素基板を用い、前記
ドリフト層の表面上に、少なくとも中央の第１部分とそ
の両側にいずれも半導体素子の端に至らない第２、第３
部分との三部分を有する第１のマスクを形成する工程
と、前記第１のマスクの第１部分上から第２部分上まで
と、前記第１のマスクの第１部分上から第３部分上まで
を覆う、前記第１のマスクとは異なる材料からなる第２
のマスクを形成する工程と、前記第１のマスク及び第２
のマスクで覆われない表面層に対応した前記ドリフト層
の浅い領域に第一導電型ソース領域形成のための不純物
を導入する工程と、前記第１のマスクの第２部分、第３
部分及び前記第２のマスクを除去する工程と、前記第１
のマスクの第１部分で覆われない表面層に対応した前記
ドリフト層の前記ソース領域形成のための不純物を導入
した領域より深い領域に第二導電型埋め込み領域形成の
ための不純物を導入する工程と、前記第１のマスクの第
１部分を除去する工程と、熱処理により前記ソース領域
形成のために導入した不純物及び前記埋め込み領域形成
のために導入した不純物を活性化するとともに炭化けい
素基板表面に顕れる複数の第一導電型ソース領域を形成
する工程と、炭化けい素基板表面に熱酸化によりゲート
酸化膜を形成する工程と、前記ゲート酸化膜上に多結晶
シリコン層を堆積する工程と、前記多結晶シリコン層の
二つの前記ソース領域に挟まれた前記ドリフト層の領域
に対応する領域をパターニングして残す工程と、炭化け
い素基板上に絶縁膜を堆積する工程と、炭化けい素基板
表面の前記第１のマスク及び第２のマスクで覆われた領
域に対応した領域とその領域に近い側の前記ソース領域
の一部に対応した領域を覆う第３のマスクを形成する工
程と、前記第３のマスクで覆われない絶縁膜およびその
下方の前記ソース領域、前記ドリフト層をエッチングし
て前記ソース領域の表面から前記ソース領域の下方の前
記埋め込み領域に達する凹部を形成する工程と、前記ソ
ース領域上および前記多結晶シリコン層上の絶縁膜に窓
を開ける工程と、炭化けい素基板の表面全面に金属膜を
蒸着する工程と、前記金属膜を前記ソース領域および前
記凹部表面に接触するソース電極と、前記多結晶シリコ
ン層に接触するゲート金属電極とにパターニングして分
離する工程と、前記炭化けい素サブストレートの裏面に
金属膜を蒸着してドレイン電極を設ける工程とからなる
ことを特徴とする炭化けい素縦形ＦＥＴの製造方法。 - 【請求項８】第一導電型炭化けい素サブストレート上に
炭化けい素からなる第一導電型ドリフト層がエピタキシ
ャル成長により積層された炭化けい素基板を用い、前記
ドリフト層の表面上に、少なくとも中央の第１部分とそ
の両側にいずれも半導体素子の端に達しない第２、第３
部分との三部分を有する第１のマスクを形成する工程
と、前記第１のマスクの第１部分上から第２部分上迄
と、前記第１のマスクの第１部分上から第３部分上まで
を覆う、前記第１のマスクとは異なる材料からなる第２
のマスクを形成する工程と、前記第１のマスク及び第２
のマスクで覆われない表面層に対応した前記ドリフト層
の浅い領域に第一導電型ソース領域形成のための不純物
を導入する工程と、前記第１のマスクの第２部分、第３
部分及び前記第２のマスクを除去する工程と、前記第１
のマスクの第１部分で覆われない表面層に対応した前記
ドリフト層の前記ソース領域形成のための不純物を導入
した領域より深い領域に第二導電型埋め込み領域形成の
ための不純物を導入する工程と、炭化けい素基板表面の
前記第１のマスク及び第２のマスクで覆われた領域に対
応した領域とその領域に近い側の前記ソース領域形成の
ための不純物注入領域の一部に対応した領域を覆う第３
のマスクを形成する工程と、前記第３のマスクで覆われ
ない領域に対応した前記ドリフト層の前記ソース領域形
成のための不純物を導入した深さから前記埋め込み領域
形成のための不純物を導入した深さまで第二導電型コン
タクト領域を形成するための不純物を導入する工程と、
熱処理により前記ソース領域形成のための不純物、前記
埋め込み領域形成のための不純物及び前記コンタクト領
域形成のための不純物を活性化するとともに炭化けい素
基板表面に顕れる複数の第一導電型ソース領域及び第二
導電型コンタクト領域を形成する工程と、炭化けい素基
板表面に薄いゲート酸化膜を形成する工程と、前記ゲー
ト酸化膜上に多結晶シリコン層を堆積する工程と、前記
多結晶シリコン層の二つの前記ソース領域に挟まれた前
記ドリフト層の領域に対応する領域をパターニングして
残す工程と、炭化けい素基板表面全面に絶縁膜を堆積す
る工程と、前記ソース領域上及び前記多結晶シリコン層
上の絶縁膜に窓を開ける工程と、炭化けい素基板の表面
全面に金属膜を蒸着する工程と、前記金属膜を前記ソー
ス領域及び前記コンタクト領域に共通に接触するソース
電極と、前記多結晶シリコン層に接触するゲート金属電
極とにパターニングして分離する工程と、前記炭化けい
素サブストレートの裏面に金属膜を蒸着してドレイン電
極を設ける工程とからなることを特徴とする炭化けい素
縦形ＦＥＴの製造方法。 - 【請求項９】第一導電型炭化けい素サブストレート上に
積層された炭化けい素からなる第一導電型ドリフト層
と、前記ドリフト層の表面層に互いに隔離して形成され
た第１及び第２の第一導電型ソース領域と、前記第１及
び第２のソース領域の下に前記第１及び第２のソース領
域の間隔より狭い間隔になるように前記第１及び第２の
ソース領域からほぼ同じ距離はみ出してそれぞれ形成さ
れた第１及び第２の第二導電型ベース領域と、前記第
１、第２のソース領域の間の前記ドリフト層の表面上に
ゲート絶縁膜を介して設けられたゲート電極と、前記第
１のソース領域と前記第１のベース領域との共通表面
と、前記第２のソース領域と前記第２のベース領域との
共通表面とにそれぞれ設けられた第１および第２のソー
ス電極と、前記炭化けい素サブストレートの裏面に設け
られたドレイン電極とを有する縦形ＦＥＴの製造方法に
おいて、 前記表面層に形成された第１のマスクの両端部が同じよ
うに次第に薄くなっており、その第１のマスクの厚い部
分に覆われない前記表面層に対応した前記ドリフト層に
前記第１及び第２のベース領域を形成する工程と、前記
第１のマスクの薄い部分に覆われない前記表面層に対応
した前記ドリフト層に前記第１及び第２のソース領域を
形成する工程とを含むことを特徴とする炭化けい素縦形
ＦＥＴの製造方法。 - 【請求項１０】第一導電型炭化けい素サブストレート上
に炭化けい素からなる第一導電型ドリフト層がエピタキ
シャル成長により積層された炭化けい素基板を用い、前
記ドリフト層の表面上に、両端部が同じように次第に薄
くなっている第１のマスクを形成する工程と、前記第１
のマスクの厚い部分で覆われない表面層に対応した前記
ドリフト層の浅い領域に第二導電型ベース領域形成のた
めの不純物を導入する工程と、前記第１のマスクの薄い
部分で覆われない表面層に対応した前記ドリフト層の前
記べース領域形成のための不純物を導入した領域より浅
い領域に第一導電型ソース領域形成のための不純物を導
入する工程と、前記第１のマスク上から両側にほぼ等距
離広げた第２のマスクを形成する工程と、前記第２のマ
スクで覆われない表面層に対応した前記ドリフト層の前
記べース領域形成のための不純物を導入した領域から深
い領域に第二導電型コンタクト領域形成のための不純物
を導入する工程と、前記第１のマスクおよび第２のマス
クを除去する工程と、熱処理により前記ベース領域形成
のための不純物、前記ソース領域のための不純物及び前
記コンタクト領域形成のための不純物を活性化するとと
もに炭化けい素基板表面に顕れる複数の第一導電型ソー
ス領域を形成する工程と、炭化けい素基板表面に薄いゲ
ート酸化膜を形成する工程と、前記ゲート酸化膜上に多
結晶シリコン層を堆積する工程と、前記多結晶シリコン
層の二つの前記ソース領域に挟まれた前記ドリフト層の
領域に対応する領域をパターニングして残す工程と、炭
化けい素基板上に絶縁膜を堆積する工程と、炭化けい素
基板表面の前記第１のマスク及び第２のマスクで覆われ
た領域に対応した領域とその領域に近い側の前記ソース
領域の一部に対応した領域を覆う第３のマスクを形成す
る工程と、前記第３のマスクで覆われない絶縁膜および
その下方の前記ソース領域、前記ベース領域をエッチン
グして前記ソース領域の表面から前記ソース領域の下方
の前記コンタクト領域に達する凹部を形成する工程と、
前記ソース領域上及び前記多結晶シリコン層上の絶縁膜
に窓を開ける工程と、前記ソース領域上、前記多結晶シ
リコン層上及び前記凹部上に金属膜を蒸着する工程と、
前記金属膜を前記ソース領域および前記凹部表面に接触
するソース電極と、前記多結晶シリコン層に接触するゲ
ート金属電極とにパターニングして分離する工程と、前
記炭化けい素サブストレートの裏面に金属膜を蒸着して
ドレイン電極を設ける工程とからなることを特徴とする
炭化けい素縦形ＦＥＴの製造方法。 - 【請求項１１】第一導電型炭化けい素サブストレート上
に炭化けい素からなる第一導電型ドリフト層がエピタキ
シャル成長により積層された炭化けい素基板を用い、前
記ドリフト層の表面上に、第１のマスクを形成する工程
と、前記第１のマスクで覆われない表面層に対応した前
記ドリフト層の深い領域に第二導電型コンタクト領域形
成のための不純物を導入する工程と、前記第１のマスク
のあった位置に中心を合わせて前記第１のマスクより両
端がほぼ等距離後退して幅が狭く、かつ両端部が同じよ
うに次第に薄くなっている第２のマスクを形成する工程
と、前記第２のマスクの厚い部分で覆われない表面層に
対応した前記ドリフト層の前記コンタクト領域形成のた
めの不純物を導入した領域より浅い領域に第二導電型ベ
ース領域形成のための不純物を導入する工程と、前記第
２のマスクの薄い部分で覆われない表面層に対応した前
記ドリフト層の前記べース領域形成のための不純物を導
入した領域より浅い領域に第一導電型ソース領域形成の
ための不純物を導入する工程と、前記第１のマスクおよ
び第２のマスクを除去する工程と、熱処理により前記ベ
ース領域形成のための不純物、前記ソース領域形成のた
めの不純物及び前記コンタクト領域形成のための不純物
を活性化するとともに炭化けい素基板表面に顕れる複数
の第一導電型ソース領域を形成する工程と、炭化けい素
基板表面に薄いゲート酸化膜を形成する工程と、前記ゲ
ート酸化膜上に多結晶シリコン層を堆積する工程と、前
記多結晶シリコン層の二つの前記ソース領域に挟まれた
前記ドリフト層の領域に対応する領域をパターニングし
て残す工程と、炭化けい素基板上に絶縁膜を堆積する工
程と、炭化けい素基板表面の前記第１のマスク及び第２
のマスクで覆われた領域に対応した領域とその領域に近
い側の前記ソース領域の一部に対応した領域を覆う第３
のマスクを形成する工程と、前記第３のマスクで覆われ
ない絶縁膜およびその下方の前記ソース領域、前記ベー
ス領域をエッチングして前記ソース領域の表面から前記
ソース領域の下方の前記コンタクト領域に達する凹部を
形成する工程と、前記ソース領域上及び前記多結晶シリ
コン層上の絶縁膜に窓を開ける工程と、前記ソース領域
上、前記多結晶シリコン層上及び前記凹部上に金属膜を
蒸着する工程と、前記金属膜を前記ソース領域および前
記凹部表面に接触するソース電極と、前記多結晶シリコ
ン層に接触するゲート金属電極とにパターニングして分
離する工程と、前記炭化けい素サブストレートの裏面に
金属膜を蒸着してドレイン電極を設ける工程とからなる
ことを特徴とする炭化けい素縦形ＦＥＴの製造方法。 - 【請求項１２】第１のマスクの両側方にサイドウォール
を設け、第１のマスクとそのサイドウォールとを第２の
マスクとすることを特徴とする請求項１０に記載の炭化
けい素縦形ＦＥＴの製造方法。 - 【請求項１３】前記第１のマスクで覆われない表面層に
対応した前記ドリフト層の深い領域に第二導電型コンタ
クト領域形成のための不純物を導入した後、前記第１の
マスクの両端部をエッチングして端部が同じように次第
に薄くなっている第２のマスクとすることを特徴とする
請求項１１に記載の炭化けい素縦形ＦＥＴの製造方法。 - 【請求項１４】第一導電型ソース領域、第二導電型埋め
込み領域、第二導電型ベース領域形成のための不純物の
導入がいずれもイオン注入によっておこなわれることを
特徴とする請求項６ないし１３のいずれかに記載の炭化
けい素縦形ＦＥＴの製造方法。 - 【請求項１５】第１のマスク形成前または全てのマスク
を除去した後のような、炭化けい素基板表面が露出した
状態で、前記ドリフト層の表面層の全面に不純物濃度制
御のための第一導電型不純物を導入する工程が加えられ
ていることを特徴とする請求項１ないし１４のいずれか
に記載の炭化けい素縦形ＦＥＴの製造方法。 - 【請求項１６】第一導電型炭化けい素サブストレート上
に積層された炭化けい素からなる第一導電型ドリフト層
と、前記ドリフト層の表面層に互いに隔離して形成され
た第１及び第２の第一導電型ソース領域と、前記第１及
び第２のソース領域の下に第１及び第２の第一導電型ソ
ース領域の間隔より狭い間隔になるように前記第１及び
第２の第一導電型ソース領域からほぼ等距離はみ出して
それぞれ形成された第１及び第２の第二導電型ベース領
域と、前記第１、第２の第一導電型ソース領域の間の前
記ドリフト層の表面上にゲート絶縁膜を介して設けられ
たゲート電極と、前記第１のソース領域と前記第１のベ
ース領域との共通表面と、前記第２のソース領域と前記
第２のベース領域との共通表面とにそれぞれ設けられた
第１および第２のソース電極と、前記炭化けい素サブス
トレートの裏面に設けられたドレイン電極とを有する縦
形ＦＥＴにおいて、 前記第１及び第２のベース領域の互いに対向する端部の
接合深さが、互いに近づく程ほぼ直線的に浅くなるとと
もに、前記ドリフト層の深部において前記第１及び第２
のベース領域のそれぞれのベース領域の位置しない側で
前記第１及び第２のベース領域と一部が重複するように
それぞれ前記ベース領域より高不純物濃度で、接合深さ
の深い第１、第２の第二導電型コンタクト領域が設けら
れ、前記第１のソース領域の表面から前記第１のコンタ
クト領域に達する凹部及び前記第２のソース領域の表面
から前記第２のコンタクト領域に達する凹部が設けられ
て、前記第１のソース領域と前記第１のコンタクト領域
との共通表面、前記第２のソース領域と前記第２のコン
タクト領域との共通表面とに前記ソース電極が接するこ
とを特徴とする炭化けい素縦形ＦＥＴ。 - 【請求項１７】第一導電型炭化けい素サブストレート上
に積層された炭化けい素からなる第一導電型ドリフト層
と、前記ドリフト層の表面層に互いに隔離して形成され
た第１及び第２の第一導電型ソース領域と、前記第１及
び第２のソース領域の下に第１及び第２の第一導電型ソ
ース領域の間隔より狭い間隔になるように前記第１及び
第２の第一導電型ソース領域からほぼ等距離はみ出して
それぞれ形成された第１及び第２の第二導電型ベース領
域と、前記第１、第２の第一導電型ソース領域の間の前
記ドリフト層の表面上にゲート絶縁膜を介して設けられ
たゲート電極と、前記第１のソース領域と前記第１のベ
ース領域との共通表面と、前記第２のソース領域と前記
第２のベース領域との共通表面とにそれぞれ設けられた
第１および第２のソース電極と、前記炭化けい素サブス
トレートの裏面に設けられたドレイン電極とを有する縦
形ＦＥＴにおいて、 前記第１及び第２のベース領域の互いに対向する端部の
接合深さが、互いに近づく程ほぼ直線的に浅くなるとと
もに、前記ゲート電極の下の前記第１、第２のソース領
域に挟まれた前記ドリフト層の表面層に、前記ドリフト
層より不純物濃度が高いチャネル領域が形成されている
ことを特徴とする炭化けい素縦型ＦＥＴ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00066598A JP3216804B2 (ja) | 1998-01-06 | 1998-01-06 | 炭化けい素縦形ｆｅｔの製造方法および炭化けい素縦形ｆｅｔ |
| DE19900169A DE19900169B4 (de) | 1998-01-06 | 1999-01-05 | Verfahren zur Herstellung eines vertikalen Siliciumcarbid-Feldeffekttransistors |
| US09/225,171 US6117735A (en) | 1998-01-06 | 1999-01-05 | Silicon carbide vertical FET and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00066598A JP3216804B2 (ja) | 1998-01-06 | 1998-01-06 | 炭化けい素縦形ｆｅｔの製造方法および炭化けい素縦形ｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11195655A JPH11195655A (ja) | 1999-07-21 |
| JP3216804B2 true JP3216804B2 (ja) | 2001-10-09 |
Family
ID=11480042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00066598A Expired - Lifetime JP3216804B2 (ja) | 1998-01-06 | 1998-01-06 | 炭化けい素縦形ｆｅｔの製造方法および炭化けい素縦形ｆｅｔ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6117735A (ja) |
| JP (1) | JP3216804B2 (ja) |
| DE (1) | DE19900169B4 (ja) |
Families Citing this family (94)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP6241958B2 (ja) * | 2013-08-08 | 2017-12-13 | 富士電機株式会社 | 高耐圧半導体装置およびその製造方法 |
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| US11139394B2 (en) * | 2019-08-30 | 2021-10-05 | Semiconductor Components Industries, Llc | Silicon carbide field-effect transistors |
| WO2021100298A1 (ja) * | 2019-11-21 | 2021-05-27 | ソニーセミコンダクタソリューションズ株式会社 | 撮像素子および撮像装置 |
| JP7637021B2 (ja) * | 2021-09-15 | 2025-02-27 | 株式会社東芝 | 半導体装置のシミュレーション方法、半導体装置のシミュレーション装置、半導体装置のシミュレーションプログラム及びデータ構造 |
| CN114823908B (zh) * | 2022-03-16 | 2026-01-06 | 东莞清芯半导体科技有限公司 | 功率半导体器件及其应用 |
| WO2025049133A1 (en) * | 2023-09-01 | 2025-03-06 | Power Integrations, Inc. | Vertical silicon carbide metal oxide semiconductor gate junction field effect transistors |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5539217A (en) * | 1993-08-09 | 1996-07-23 | Cree Research, Inc. | Silicon carbide thyristor |
| US5399887A (en) * | 1994-05-03 | 1995-03-21 | Motorola, Inc. | Modulation doped field effect transistor |
| US5399883A (en) * | 1994-05-04 | 1995-03-21 | North Carolina State University At Raleigh | High voltage silicon carbide MESFETs and methods of fabricating same |
| JPH08204179A (ja) * | 1995-01-26 | 1996-08-09 | Fuji Electric Co Ltd | 炭化ケイ素トレンチｍｏｓｆｅｔ |
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-
1998
- 1998-01-06 JP JP00066598A patent/JP3216804B2/ja not_active Expired - Lifetime
-
1999
- 1999-01-05 US US09/225,171 patent/US6117735A/en not_active Expired - Lifetime
- 1999-01-05 DE DE19900169A patent/DE19900169B4/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6117735A (en) | 2000-09-12 |
| DE19900169B4 (de) | 2009-07-09 |
| DE19900169A1 (de) | 1999-07-08 |
| JPH11195655A (ja) | 1999-07-21 |
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