JP3597117B2

JP3597117B2 - 警報仮保持回路

Info

Publication number: JP3597117B2
Application number: JP2000184305A
Authority: JP
Inventors: 成一小野
Original assignee: 日本電気エンジニアリング株式会社
Priority date: 2000-06-20
Filing date: 2000-06-20
Publication date: 2004-12-02
Anticipated expiration: 2020-06-20
Also published as: JP2002009880A

Description

【０００１】
【発明の属する技術分野】
本発明は、伝送装置等にて発生した警報情報を収集する技術に関し、特に警報の検出部と収集した警報を処理する処理部との間に設けられ、警報の検出と収集のタイミングの位相差を吸収し警報情報を一時的に仮保持する警報仮保持回路に関する。
【０００２】
【従来の技術】
従来、この種のシステムにおいては、伝送装置等で発生する警報の検出を行う警報検出部と、当該検出された警報情報を一時的に仮保持する警報仮保持回路と、収集された警報に対する復旧動作を行う警報処理部とで構成される。そして、警報仮保持回路では、一時的に警報情報を仮保持し、警報処理部からの読み出し要求に応じて警報情報を送出した後は、当該警報情報は不要のため当該警報情報をクリアする方式を一般的に採用している。
【０００３】
図４は、当該警報仮保持回路を示すものであって、警報検出部にて検出された警報情報が多重化されている場合の回路構成例である。
【０００４】
この仮保持回路には、警報検出部から多重化された警報情報Ｓ３と対とされるアドレス情報Ｓ１が入力されており、アドレスＳ１に該当するＤフリップフロップ１２−０〜ｉ（以下、ＤＦＦという）にて警報情報の仮保持を行う。そして、警報情報の読み出しは、警報処理部からの読出信号Ｓ４があった場合には、警報処理部からのアドレス情報Ｓ２にしたがい該当ＤＦＦ出力を選択回路１１で選択し警報処理部へ出力するとともに、該当ＤＦＦ１２の情報を読出信号Ｓ４の終了エッジでクリアすることで仮保持機能を実現している。
【０００５】
次に、図４に示す回路動作について図５を用いて説明する。まず、警報の仮保持動作について説明する。仮保持アドレスＳ１が「１」のとき警報情報Ｓ３として「Ａ」という値が入力された場合に、アドレス情報Ｓ１に対応するＦＦ１２−１に「Ａ」が仮保持され、警報処理部から読み出しが要求されるまで保持される。しかし、このときすでにＦＦ１２−１に「Ｂ」という値が仮保持されていた場合には、ＦＦ１２−１に警報情報Ｓ３の「Ａ」とすでにＦＦ１２−１に保持されていた「Ｂ」との論理和をとったものが仮保持される。これは、警報仮保持回路に対する警報情報の入力タイミングと、警報処理部の読み出し動作が非同期で行われるため、警報の読み出しが完了しない警報保持情報をクリアすることはできず、後発の警報との論理和をとった警報情報に対して警報処理を行う必要があるからである。
【０００６】
次に、警報処理部からの読み出し動作について説明する。警報処理部から警報読み出しアドレスＳ２として「２」が入力されたときは、読み出しアドレスに対応するＦＦ１２−２の値「Ｃ」を選択し警報読み出し信号Ｓ４として出力され、読み出し信号Ｓ４の終了点（本回路例ではハイレベルからロウレベルへの変化点）でＦＦ１２−２の仮保持情報「０」にすることで仮保持情報のクリアを行う。
【０００７】
また、上記回路構成とは別に、特開平２−２３３０３５号公報が知られている。この警報仮保持回路は、警報情報分の容量のメモリを２回路用意し、警報検出部からの書き込み制御を行うメモリと、警報処理部からの読み出し制御および、仮保持クリア制御を行うメモリとを警報処理部からの制御信号により切り替えることにより仮保持機能を実現している。
【０００８】
ここで、図４の保持回路と公報に記載される保持回路とを比較すると、公報に記載される技術は、仮保持のために２つのメモリ回路を用いているため、仮保持される警報情報が増大した場合であっても無理なく高集積化を図れる点で図４の保持回路に比べて回路構成上の利点が大きいといえる。
【０００９】
【発明が解決しようとする課題】
しかしながら、特開平２−２３３０３５号公報にて示す保持回路は、メモリにより警報情報を保持するため、比較的高集積化に向くものの、警報情報量分のメモリを２回路必要とすることから、高集積化するにあたり未だ改良の余地を十分残すものといえる。
【００１０】
そこで、本発明の目的は、上記既存技術に内在する課題を解決するための新規な警報仮保持回路を提供することにあり、警報情報が多数あるシステムにおいても高集積化に適した小規模構成の警報仮保持回路を提供することとする。
【００１１】
【課題を解決するための手段】
本発明によれば、警報検出部から受信した警報情報を一時的に仮保持し、警報処理部から警報処理部読出アドレスによって指定された警報情報を転送し、転送後の警報情報をクリアする警報仮保持回路において、入力アドレスとリードイネーブル信号の入力によりデータの読出を行い、入力アドレスとライトイネーブル信号の入力によりデータの書込を行うメモリ回路と、前記仮保持アドレスを４逓倍したクロックを４分周することで４つのタイミング信号を生成し、これらを第１〜第４のタイミング信号として順に繰り返し出力するタイミング信号生成回路と、前記タイミング信号が第１及び第２のタイミング信号を示すときは仮保持アドレスを前記メモリ回路のアドレス入力とし又第３及び第４のタイミング信号を示すときは警報処理部読出アドレスを前記メモリ回路のアドレス入力として選択出力する選択回路と、前記メモリ回路に対して、前記タイミング信号生成回路が第１のタイミング信号を出力するときであって警報情報が受信されている場合に第一のリードイネーブル信号を出力し、これに続いて第２のタイミング信号の生成時に第１のライトイネーブル信号を出力し、又前記タイミング信号生成回路が第３のタイミング信号を出力するときであって前記警報処理部から警報情報の読出信号が受信されている場合に第２のリードイネーブル信号を出力し、これに続いて第４のタイミング信号の生成時に第２のライトイネーブル信号を出力するタイミング調整回路と、前記メモリ回路に対して、前記第１のライトイネーブル信号の生成時に警報検出部から受信した警報情報と前記第１のリードイネーブル信号の出力により読み出された警報情報とを論理和して得られた警報情報を出力し、前記第２のライトイネーブル信号の生成時に警報情報無しを示すデータを出力するデータ出力回路とを備えることを特徴とする警報仮保持回路を得ることができる。
【００１２】
また、前記第１〜第４のタイミング信号を第３，第４，第１，第２の順で生成するようにしてもよく、前記タイミング信号生成回路の構成について、例えば前記クロックを入力とする４進カウンタと、４進カウンタのカウント値をデコードすることで前記４種のタイミング信号を出力するデコードにて構成することができる。
【００１３】
更に、警報処理部からの読出要求を受けてから当該要求により指定を受けた読出アドレスに警報情報無しが格納されるまでの間、警報情報の読み出しが完了していないことを示すウェイト信号を警報処理部へ出力するウェイト信号生成回路を具備すれば、警報処理部における警報処理速度が読み出し動作に比べて速い場合であっても、読出信号を正確に収集することができる。
【００１４】
【発明の実施の形態】
次に、本発明の一実施の形態にかかる警報仮保持回路につき図面を用いて説明する。
【００１５】
図１に示す警報仮保持回路では、警報検出回路（図示省略）から送信された仮保持アドレス及びこれと同位相の警報情報と警報処理部（図示省略）から送信された読出アドレス及び読出信号に基づき、警報情報の履歴読出（以下、フェーズ０という。）／警報情報の書込（以下、フェーズ１という。）／警報情報の読出（以下、フェーズ２という。）／警報情報のクリア（以下、フェーズ３という。）の４つのフェーズからなる処理を実行することで、警報情報の仮保持及び読出が行われる。
【００１６】
この４つのフェーズを実行するために、図示される警報仮保持回路は、警報検出部から受信した警報情報を一時的に仮保持すべく警報情報を記憶するメモリ回路２と、前記フェーズの順番にフェーズ動作の基準となるタイミング信号を生成するタイミング信号生成回路１と、タイミング信号を基準としてメモリへの書込及び読み出しを制御する書込・読出制御回路３と、メモリ回路２から読み出された警報情報を一時的に保持するＤフリップフロップ４及び５（以下、Ｄ−ＦＦという。）とを備える。タイミング信号生成回路１では、Ｓ１を介して入力された仮保持アドレスの位相に同期し且つ仮保持アドレスの１シンボルを４分周することで各フェーズに対応したタイミング信号を生成する。
【００１７】
また、書込・読出制御回路３は、フェーズに応じて仮保持アドレスと警報処理部読出アドレスを選択する選択回路３２と、各フェーズで必要とされるリードイネーブル信号とライトイネーブル信号等を出力するタイミング調整回路３１と、警報検出部から受信した警報情報とメモリから読み出した警報情報を論理和する論理和回路３３と、論理和された警報情報の出力とメモリから読み出された警報情報の出力を制御する出力制御回路３４とを備える。
【００１８】
次に、上述した警報仮保持回路における４つのフェーズについて、まずフェーズ０の動作説明を行う。フェーズ０は、警報検出部から警報情報を受信したとき、同位相で受信した仮保持アドレスにて示されるメモリ格納情報を読み出す動作である。警報情報の受信と警報情報の読み出し動作の関係においては、各々の動作は非同期で行われるので、警報情報の履歴を格納する必要が生じる。すなわち、メモリ回路２に未収集の警報情報が格納されている状態において、当該格納アドレスと受信した警報情報の仮保持アドレスが一致する場合、過去の警報情報に現在受信した警報情報を反映させる必要があり、フェーズ０の読み出しはそのためのものである。
【００１９】
フェーズ０は、書込・読出制御回路３においてタイミング調整回路３１が警報情報を検出することで動作を開始し、選択回路３２はタイミング信号生成回路１の出力するフェーズ０のタイミングを受けて仮保持アドレスを選択出力し、タイミング調整回路からはメモリ回路２にリードイネーブル信号が出力されることで、仮保持アドレスが示す警報情報が読み出される。読み出された警報情報は、Ｄ−ＦＦ４にてラッチされ動作を完了する。
【００２０】
次に、フェーズ１について説明する。論理和回路は、Ｄ−ＦＦ４から出力された過去の警報情報と入力Ｓ３を介して受信した警報情報を論理和し、出力制御回路へ出力する。一方、タイミング調整回路３１は、タイミング信号生成回路１が出力するフェーズ１のタイミングでライトイネーブル信号をメモリ回路２及び出力制御回路３４に出力し、警報情報の書込が完了する。
【００２１】
フェーズ２は、警報処理部から警報情報の読み出し要求があった場合の動作である。タイミング調整回路３１では、警報処理部から読み出し要求を受けると、タイミング信号生成回路１が出力するフェーズ２のタイミングで、リードイネーブル信号をメモリ回路２に出力する。フェーズ２のタイミング信号は選択回路３２の出力を仮保持アドレスから警報処理部読出アドレスに切替え、メモリ回路２からは読出要求を受けた警報情報が出力される。読み出された警報情報は、出力制御回路３４に出力され、Ｄ−ＦＦ５及びＳ６を介して警報処理部へ出力される。
【００２２】
フェーズ３は、警報処理部からの読み出し要求に応じて警報情報の読み出しが終了した後、当該アドレス位置をクリアする動作である。従って、フェーズ３は、フェーズ２の動作に連動して行われる動作である。タイミング調整回路３１は、警報処理部読出信号の入力とタイミング信号生成部１が出力するフェーズ３のタイミングでライトイネーブル信号をメモリ回路２に出力する。そして、メモリ回路２には、出力制御回路３４から出力される「０」を警報処理部読出アドレスに格納することで、クリア動作を完了する。
【００２３】
次に、警報仮保持回路の実施例を図２に示す。本実施例では、警報検出部からの入力として、ｍビットの並列データからなる仮保持アドレス及び警報情報をＳ１とＳ３の入力端子を介して与え、警報処理部からの入力として、ｍビットの並列データからなる警報処理部読出アドレス及び警報処理部読出信号を入力端子Ｓ２、Ｓ４を介して与え、仮保持した警報情報を出力端子Ｓ６を介して警報処理部へ出力する。Ｓ１から入力される仮保持アドレスは、警報情報の有無にかかわらず、常に入力されているものとする。
【００２４】
タイミング信号生成回路１は、４分周カウンタ回路で構成されており、クロック入力を基準として０〜３のカウント値をデコーダに出力しタイミング信号を出力する。このデコード出力の各々はフェーズ０〜３に対応するものである。
【００２５】
書込・読出制御回路３は、図示の通り複数のゲート回路から構成されている。最初に、タイミング調整回路３１の構成について説明する。論理和３１１は、Ｓ３を介して入力された警報情報のパラレルデータを論理和することで警報情報の入力を検出する。ＮＯＲ３１２は、論理和３１１の出力とタイミング信号生成回路１の１番ポートから出力されたデコード値を入力とし、選択回路３２へアドレス選択信号を出力する。ＡＮＤ３１３は、ＯＲ３１１の出力とタイミング信号生成回路１の０番ポートから出力されたデコード値を入力とし、その論理積を出力する。ＡＮＤ３１３の出力は、後段のＤ−ＦＦ３１５とＯＲ３１７に出力される。ＡＮＤ３１４は、警報処理部読出信号とタイミング調整回路３１の２番ポートから出力されたデコード値を入力とし、Ｄ−ＦＦ５のイネーブル端子に出力するとともに、Ｄ−ＦＦ３１６と論理和３１７に出力する。Ｄ−ＦＦ３１５は、ＡＮＤ３１３の出力を１クロック遅延した信号を生成し、ＯＲ３１８とＡＮＤ３１９を介してフェーズ１におけるライトイネーブル信号を生成する。Ｄ−ＦＦ３１６は、ＡＮＤ３１４の出力を１クロック遅延した信号を生成し、ＯＲ３１８とＡＮＤ３１９を介してフェーズ３におけるライトイネーブル信号を生成する。ＯＲ３１７は、フェーズ０とフェーズ２におけるリードイネーブル信号を生成する。
【００２６】
選択回路３２は、セレクタにて構成され、前記ＮＯＲ３１２の出力を選択信号として仮保持アドレスと警報処理部読出アドレスの一方を選択出力する。論理和３３は、例えばＯＲゲートで構成できる。出力制御回路３４は、論理和３３の出力をメモリ回路２に出力制御するＡＮＤ３４１とコントロール端子付きバッファとで構成できる。
【００２７】
次に、本実施例の回路動作について図３に示すタイムチャートを用いて説明する。なお、このタイムチャートは、仮保持アドレスＳ１が「ＷＡ３」のとき警報情報Ｓ３として「Ａ」という値が入力され、この入力期間と重複して警報情報Ｓ３に警報情報「Ａ」が受信された場合の動作を示すものである。
【００２８】
まずは、警報情報の検出から警報情報の履歴を読み出すフェーズ０の動作について説明する。入力端子Ｓ３を介して入力された警報情報「Ａ」は、書込・読出制御回路３１と論理和３３に入力され、書込・読出制御回路３１において、警報情報「Ａ」を論理和３１１によって論理和することで警報情報「Ａ」の受信を検出する。
【００２９】
また、仮保持アドレス「ＷＡ３」の読み出しに必要なリードイネーブル信号Ｓ１４は、以下の経路により生成される。フェーズ０において、タイミング信号生成回路１は、随時入力される仮保持アドレスに同期したタイミング信号を、デコーダの０番ポートから出力する。論理積３１３は、論理和３１１の出力と前記０番ポートからのハイレベル信号を受信し、ハイアクティブ信号を出力し、論理和３１７を介してリードイネーブル信号Ｓ１４を出力する。
【００３０】
一方、アドレスを選択する選択回路３２では、警報情報「Ａ」の検出信号を入力とするＮＯＲ３１２を出力により、メモリ回路２の読出アドレスとして仮保持アドレスを選択する。仮保持アドレスＳ１の値「ＷＡ３」に対応するメモリ領域値が「Ｂ」であったとすると、情報Ｓ１３として「Ｂ」が読み出され、Ｄ−ＦＦ４の保持値Ｓ１８として「Ｂ」が保持される。
【００３１】
フェーズ０の動作が完了すると自動的にフェーズ１の動作に移行する。すなわち、上記にて示した論理和３１３のハイレベル出力は、Ｄ−ＦＦ３１５に入力されており、前記のリードイネーブル信号に対して１クロック遅延した信号を生成し、論理和３１８と論理積３１９を介してライトイネーブル信号Ｓ１５を出力することとなる。また、このＤ−ＦＦ３１５の出力は出力制御回路３４のＡＮＤ３４１に出力され、フェーズ０にて読み出した警報情報Ｓ１８「Ｂ」と警報情報「Ａ」の論理和３３出力を仮保持アドレスが示す「ＷＡ３」の領域に書き込む。
【００３２】
次に、フェーズ２の動作について説明する。タイミング信号生成回路１は、デコーダの２番ポートからハイレベルのタイミング信号が出力され、論理積３１４において、警報処理部読出信号との論理積をとり、論理和３１７を介してリードイネーブル信号Ｓ１４を生成するとともに、Ｄ−ＦＦ５の警報情報の保持に必要なイネーブルＳ１１が出力される。このとき、選択回路３２は、警報情報処理部読出アドレスを選択し、読出アドレスＳ２の値「ＲＡ」に対応するメモリ領域値が「Ｃ」であったとすると、Ｄ−ＦＦ５に「Ｃ」が保持され、警報処理部読出信号Ｓ６として「Ｃ」を出力する。
【００３３】
次に、フェーズ３について説明する。上記にて示した論理積３１４のハイレベル出力は、Ｄ−ＦＦ３１６に入力され、前記のリードイネーブル信号に対して１クロック遅延した信号を生成し、論理和３１８と論理積３１９を介してライトイネーブル信号Ｓ１５を出力する。このとき、出力制御回路３４において、論理積３４１からは、全て「０」のパラレルデータが出力されるので、選択回路３２が出力する警報処理部読出アドレス「ＲＡ」の領域をクリアすることとなる。
【００３４】
なお、以上説明した動作は、警報情報の仮保持と警報処理部からの読み出しが同時期行われた例であったが、これらが異なるタイミングで入力された場合は、フェーズ０とフェーズ１の連続動作、フェーズ２とフェーズ３の連続動作がそれぞれ発生することとなる。
【００３５】
次に、本発明の第２の実施の形態について図面を参照して説明する。本実施の形態は、上記した第１の実施の形態において、フェーズ０〜３に至る１サイクルより警報処理部の動作が速い場合に警報処理部へのウエイト制御をかけることを目的とするものである。
【００３６】
汎用的なＣＰＵを使用した警報処理部と警報検出部との関係について補足すると、通常、これらを非同期のクロック信号で動作させることが多く、本発明にかかる仮保持回路においての動作は、警報検出部側のクロックＳ５で動作させている。また、ＣＰＵ等の警報処理部において処理速度が要求され警報情報の速度より動作速度が速い場合、本回路から警報読み出しデータＳ６の値「Ｃ」が読み出される前に、読み出し信号Ｓ４がインアクティブに変化するようなことがある。このような場合、ＣＰＵ等の警報処理部では、警報読出信号Ｓ４の終了時（本実施の形態ではハイレベルからロウレベルの変化点）で読出データＳ６を取り込むために読出信号Ｓ６の値を正確に読み取ることができない。
【００３７】
このような場合を回避するため、汎用的なＣＰＵの場合は、ＷＡＩＴ制御により読み出しサイクルをのばすことを可能としている。ＣＰＵ等の動作としては、ＷＡＩＴ信号Ｓ７がアクティブ（本実施の形態ではハイレベル）のとき、読み出しサイクルをのばし、インアクティブに変化した後に読み出し信号Ｓ４をインアクティブ（本実施の形態においてはロウレベル）に変化させることで、正確な値を読み取る。ＷＡＩＴ信号Ｓ７は、ＣＰＵ等の警報処理部に対し本制御を行うために出力する。
【００３８】
なお、図３の動作と図１の動作は、ＷＡＩＴ信号Ｓ７以外は同等となるため、ＷＡＩＴ信号のタイミングについては、図２のタイミングチャートに一緒に記してある。
よって、図３に示す警報仮保持回路は、図２の回路にウエイト信号生成回路６が設けられている点で異なる。ウエイト信号生成回路６は、警報処理部からの読み出し制御信号がアクティブになってからウエイト信号Ｓ７を出力し、メモリ内容がクリアされた時点でウエイト信号Ｓ７を解除する。
【００３９】
以上の通り、上述した２つの実施の形態においては、仮保持アドレスを４逓倍したクロックを４分周し４つのフェーズを生成する例について説明したが、フェーズの関連性に着目すれば、第３のフェーズ、第４のフェーズ、第１のフェーズ、第２のフェーズの順番でタイミング信号を生成してもよいことはいうまでもない。
【００４０】
【発明の効果】
以上により、本発明では、警報検出部が出力する仮保持アドレス値と同期し且つこれを４分周したタイミング信号により仮保持と読出のタイミングを管理するので、一つのメモリ回路にて仮保持回路を構成でき高集積化に適した回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の第一の実施の形態にかかる警報仮保持回路のブロック図である。
【図２】本発明の実施例の形態にかかる警報仮保持回路の回路構成図である。
【図３】実施例にて示す警報仮保持回路の動作を表すタイムチャートである。
【図４】本発明の第二の実施の形態にかかる警報仮保持回路のブロック図である。
【図５】従来の仮保持回路のブロック図である。
【図６】従来の仮保持回路の動作を表すタイミングチャートである。
【符号の説明】
１タイミング信号生成回路
２メモリ回路（ＲＡＭ）
３読出・書込制御回路
３１タイミング調整回路
３１Ａ４クロック幅化回路
３１１論理和
３１２ＮＯＲ
３１３論理積
３１４論理積
３１５Ｄフリップフロップ
３１６Ｄフリップフロップ
３１７論理和
３１８論理和
３１９論理積
３２選択回路
３３論理和
３４出力制御回路
３４１論理積
４Ｄフリップフロップ
５Ｄフリップフロップ
６ウエイト信号生成回路
Ｓ１警報情報と対応するアドレス信号
Ｓ２警報処理部から入力されるアドレス信号
Ｓ３多重化警報信号
Ｓ４警報処理部読み出し信号
Ｓ５多重化警報信号に同期した４逓倍クロック
Ｓ６警報処理部読み出しデータ
Ｓ７ウエイト信号
Ｓ８履歴読出タイミング信号
Ｓ９警報読出タイミング信号
Ｓ１０履歴保持信号
Ｓ１１読出保持信号
Ｓ１２メモリアドレス信号
Ｓ１３メモリデータ信号
Ｓ１４メモリ読出信号
Ｓ１５メモリ書込信号
Ｓ１６警報処理部読出信号の４クロック幅
Ｓ１７４分周カウンタ値
Ｓ１８履歴読み出し情報

Claims

警報検出部から受信した警報情報を一時的に仮保持し、警報処理部から警報処理部読出アドレスによって指定された警報情報を転送し、転送後の警報情報をクリアする警報仮保持回路において、
入力アドレスとリードイネーブル信号の入力によりデータの読出を行い、入力アドレスとライトイネーブル信号の入力によりデータの書込を行うメモリ回路と、
前記仮保持アドレスを４逓倍したクロックを４分周することで４つのタイミング信号を生成し、これらを第１〜第４のタイミング信号として順に繰り返し出力するタイミング信号生成回路と、
前記タイミング信号が第１及び第２のタイミング信号を示すときは仮保持アドレスを前記メモリ回路のアドレス入力とし又第３及び第４のタイミング信号を示すときは警報処理部読出アドレスを前記メモリ回路のアドレス入力として選択出力する選択回路と、
前記メモリ回路に対して、前記タイミング信号生成回路が第１のタイミング信号を出力するときであって警報情報が受信されている場合に第一のリードイネーブル信号を出力し、これに続いて第２のタイミング信号の生成時に第１のライトイネーブル信号を出力し、又前記タイミング信号生成回路が第３のタイミング信号を出力するときであって前記警報処理部から警報情報の読出信号が受信されている場合に第２のリードイネーブル信号を出力し、これに続いて第４のタイミング信号の生成時に第２のライトイネーブル信号を出力するタイミング調整回路と、
前記メモリ回路に対して、前記第１のライトイネーブル信号の生成時に警報検出部から受信した警報情報と前記第１のリードイネーブル信号の出力により読み出された警報情報とを論理和して得られた警報情報を出力し、前記第２のライトイネーブル信号の生成時に警報情報無しを示すデータを出力するデータ出力回路とを備えることを特徴とする警報仮保持回路。
警報検出部から受信した警報情報を一時的に仮保持し、警報処理部から警報処理部読出アドレスによって指定された警報情報を転送し、転送後の警報情報をクリアする警報仮保持回路において、
入力アドレスとリードイネーブル信号によりデータの読出を行い、入力アドレスとライトイネーブル信号によりデータの書込を行うメモリ回路と、
前記仮保持アドレスを４逓倍したクロックを４分周することで４つのタイミング信号を生成し、これらを第１〜第４のタイミング信号として順に繰り返し出力するタイミング信号生成回路と、
前記タイミング信号が第１及び第２のタイミング信号を示すときは警報処理部読出アドレスを前記メモリ回路のアドレス入力とし又第３及び第４のタイミング信号を示すときは仮保持アドレスを前記メモリ回路のアドレス入力として選択出力する選択回路と、
前記メモリ回路に対して、前記タイミング信号生成回路が第１のタイミング信号を出力するときであって前記警報処理部から警報情報の読出信号が受信されている場合に第一のリードイネーブル信号を出力し、これに続いて第２のタイミング信号の生成時に第１のライトイネーブル信号を出力し、又前記タイミング信号生成回路が第３のタイミング信号を出力するときであって警報情報が受信されている場合に第２のリードイネーブル信号を出力し、これに続いて第４のタイミング信号の生成時に第２のライトイネーブル信号を出力するタイミング調整回路と、
前記メモリ回路に対して、前記第１のライトイネーブル信号の生成時に警報情報無しを示すデータを出力し、前記第２のライトイネーブル信号の生成時に警報検出部から受信した警報情報と前記第２のリードイネーブル信号の出力により読み出された警報情報を論理和した警報情報を出力するデータ出力回路とを備えることを特徴とする警報仮保持回路。
前記タイミング信号生成回路を、前記クロックを入力とする４進カウンタと、４進カウンタのカウント値をデコードすることで前記４種のタイミング信号を出力するデコードにて構成したことを特徴とする請求項１乃至２記載の警報仮保持回路。
警報処理部からの読出要求を受けてから当該要求により指定を受けた読出アドレスに警報情報無しが格納されるまでの間、警報情報の読み出しが完了していないことを示すウェイト信号を警報処理部へ出力するウェイト信号生成回路を具備することを特徴とする請求項１乃至３記載の警報仮保持回路。