JP3606515B2 - デュアルゲート型ｃｍｏｓ半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は，デュアルゲート型ＣＭＯＳ半導体装置及びその製造方法に関し，さらに詳細には，ゲート電極間での不純物の相互拡散を低減することが可能なデュアルゲート型ＣＭＯＳ半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年においては，高性能化，低消費電力化のため，デュアルゲート構造のＣＭＯＳ半導体装置が採用されている。かかるデュアルゲート構造のゲート電極として，ＮＭＯＳ部には砒素などのＮ型不純物を含む多結晶シリコン層，ＰＭＯＳ部には，ボロンなどのＰ型不純物を含む多結晶シリコン層が使用される。
【０００３】
かかるデュアルゲート構造の半導体装置は，例えば「Ｍ．Ｔｏｇｏ，ｅｔ ａｌ，”Ｔｈｅｒｍａｌ Ｒｏｂｕｓｔ Ｄｕａｌ−Ｇａｔｅ ＣＭＯＳ Ｉｎｔｅｇｒａｔｉｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ ｆｏｒ Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ ＤＲＡＭ−Ｅｍｂｅｄｄｅｄ ＡＳＩＣｓ”ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ，ｐ．４９（１９９９）．」に開示されている。
【０００４】
また，上記文献には，多結晶シリコン層上にＷＳｉ２を積層する，いわゆるＷポリサイド構造がゲート電極として使用される。かかるゲート電極は，ＤＲＡＭとＬｏｇｉｃとの混載素子において一般に用いられる。また，さらなる高密度化を実現するため，ＷＳｉ２層上に窒化膜を形成すると共にサイドウォールにも窒化膜を形成することにより，ソース／ドレイン層上のコンタクトをゲート電極に対して自己整合的に行う，いわゆるＳＡＣ構造が採用されている。
【０００５】
【発明が解決しようとする課題】
しかしながら，従来のデュアルゲート型ＣＭＯＳ半導体装置では，ゲート電極形成後におこなわれる素子形成のための熱処理により，ＮＭＯＳ部の多結晶シリコン層中の不純物とＰＭＯＳ部の多結晶シリコン層中の不純物とが，ＷＳｉ２層を介して相互に拡散するという問題があった。即ち，ＰＭＯＳ部の多結晶シリコン層中にはＮ型不純物が導入され，ＮＭＯＳ部の多結晶シリコン層中にはＰ型不純物が導入されるため，半導体装置の性能が劣化するという問題があった。
【０００６】
したがって，本発明の課題は，ゲート電極において多結晶シリコン層中のＰ型不純物及びＮ型不純物の相互拡散を抑制することが可能な新規かつ改良されたデュアルゲート型ＣＭＯＳ半導体装置及びその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
また，上記課題を解決するため，請求項１に記載の発明では，第１のマスキングパターンを使用して，半導体基板にＰウェル及びＮウェルを形成する工程と，前記半導体基板に形成されたＰウェル及びＮウェル上に，ゲート絶縁膜を形成する工程と，前記ゲート絶縁膜上に，Ｎ型不純物を含有する多結晶シリコン層とＰ型不純物を含有する多結晶シリコン層からなる多結晶シリコン層を形成する工程と，前記多結晶シリコン層上の全面に第１の導電層を形成する工程と，第２のマスキングパターンを使用して，前記Ｎ型不純物を含有する多結晶シリコン層とＰ型不純物を含有する多結晶シリコン層との境界を含む所定領域上の第１の導電層を除去して溝状領域を形成する工程と，フォトリソグラフィ法及びエッチング法によりゲート電極を形成する工程と，前記ゲート電極を形成した後，フォトグラフィ法及びイオンプランテーション法により，Ｐウェル及びＮウェルに各々ソース／ドレイン層を形成する工程と，を有するデュアルゲート型ＣＭＯＳ半導体装置の製造方法であって，さらに，前記多結晶シリコン層上の全面に第１の導電層を形成する工程の後に，前記第１の導電層上に窒化膜からなる絶縁膜を形成する工程を有し，前記第１の導電層に溝状領域を形成する工程は，前記第１の導電層上の前記窒化膜からなる絶縁膜及び前記第１の導電層を同時に除去して溝状領域を形成する工程である，ことを特徴とするデュアルゲート型ＣＭＯＳ半導体装置の製造方法が提供される。本項記載の発明では，第１の導電層上に絶縁層を形成しても溝状領域を形成することができる。
【０００８】
また，請求項２に記載の発明のように，前記第１の導電層上の前記窒化膜からなる絶縁膜及び前記第１の導電層を同時に除去して溝状領域を形成する工程は，前記溝状領域の形成と同時に，前記ゲート電極上のコンタクト形成領域の前記第１の導電層及び前記窒化膜からなる絶縁膜を除去する工程であって，さらに，前記ゲート電極を形成する工程の後に，前記ゲート電極に対して窒化膜からなるサイドウォールを形成する工程とを含み，前記ソース／ドレイン層上のコンタクトを形成する工程は，前記ゲート電極上のコンタクトを形成すると同時に，前記ソース／ドレイン層上のコンタクトを自己整合的に形成する工程である，を有する如く構成すれば，溝状領域の形成時にゲート電極上のコンタクトを形成する領域の窒化膜及びＷＳｉ２層が除去するので，ソース／ドレイン層上のコンタクト及びゲート電極上のコンタクトの形成は，同一マスクを使用して同時に開口することができる。この結果，プロセスを簡素化して製造コストの削減を図ることができる。また，自己整合的にソース／ドレイン層上のコンタクトを形成することができるので，更なる微細化構造の半導体装置を提供する際に有利な構造となる。
【００２２】
また，上記課題を解決するため，請求項３に記載の発明では，半導体基板に形成されたＮＭＯＳ部とＰＭＯＳ部上に，Ｎ型不純物を含有する多結晶シリコン層及びＰ型不純物を含有する多結晶シリコン層からなる多結晶シリコン層と前記多結晶シリコン層上に形成される第１の導電層とからなるゲート電極を有し，前記Ｎ型不純物を含有する多結晶シリコン層及び前記Ｐ型不純物を含有する多結晶シリコン層との境界を含む所定領域上には，前記第１の導電層が形成されない溝状領域を有するデュアルゲート型ＣＭＯＳ半導体装置であって，前記デュアルゲート型ＣＭＯＳ半導体装置は，前記請求項１又は前記請求項２に記載の方法により形成される，ことを特徴とするデュアルゲート型ＣＭＯＳ半導体装置が提供される。
【００２３】
本項記載の発明では，ソース／ドレイン層上のコンタクトとゲート電極上のコンタクトを同一マスクで同時に開口することができるので，プロセスを簡素化して製造コストの削減を図ることができる。また，ゲート電極部のサイドウオールにより，ソース／ドレイン層上のコンタクトを自己整合的に容易に形成することができる。この結果，更なる微細化構造の半導体装置を提供する際に有利な構造となる。
【００２４】
【発明の実施の形態】
以下，本発明の好適な実施の形態について，添付図面を参照しながら詳細に説明する。尚，以下の説明及び添付図面において，同一の機能及び構成を有する構成要素については，同一符号を付することにより，重複説明を省略する。
【００２５】
（第１の実施の形態）
本実施形態では，従来と異なり，ＮＭＯＳ部とＰＭＯＳ部との境界領域上のＷＳｉ２層（タングステンシリサイド層）に溝状領域が形成されており，ＮＭＯＳ部のＷＳｉ２層とＰＭＯＳ部のＷＳｉ２層とが分離している。
【００２６】
以下，図１を参照しながら，本実施形態にかかる半導体装置の構成について説明する。なお，図１（ａ）は，本実施形態にかかる半導体装置の構成を示す上面図である。図１（ｂ）は，本実施形態にかかる半導体装置の構成を示す，図１（ａ）のａ−ａ’断面図である。図１（ｃ）は，本実施形態にかかる半導体装置の構成を示す，図１（ａ）のｂ−ｂ’断面図である。
【００２７】
まず，図１に示すように，シリコン基板１０１には，例えばＳＴＩ法により素子分離絶縁膜１０２が形成されており，さらに，ＮＭＯＳ部及びＰＭＯＳ部には，各々，ホトリソグラフィ法及びインプランテーション法により不純物が注入されてＰウェル１０３及びＮウェル１０４が形成されている。また，Ｐウェル１０３及びＮウェル１０４には，ホトリソグラフィ法及びインプランテーション法によりソース／ドレイン層１１０が各々形成されている。
【００２８】
Ｐウェル１０３及びＮウェル１０４上には，例えば熱酸化法によりゲート酸化膜１０５が全面に形成されており，さらにゲート酸化膜１０５上には，多結晶シリコン層１０６，１０７が堆積される。例えばホトリソグラフィ法及びインプランテーション法によりＮＭＯＳ部上の多結晶シリコン層には例えば砒素などのＮ型不純物，ＰＭＯＳ部上の多結晶シリコン層には例えばボロン（硼素）などのＰ型不純物が注入されて，Ｎ＋多結晶シリコン層１０６及びＰ＋多結晶シリコン層１０７がそれぞれ形成されている。
【００２９】
かかる多結晶シリコン層１０６，１０７上には，例えばスパッタ法あるいはＣＶＤ法により例えばＷＳｉ２層などの第１の導電層１０８が形成されている。本実施形態においては，従来と異なり，ＷＳｉ２層１０８には，ＮＭＯＳ部とＰＭＯＳ部の境界部上で溝状領域１２０が形成されており，ＮＭＯＳ部のＷＳｉ２層１０８とＰＭＯＳ部のＷＳｉ２層１０８が分離している。
【００３０】
また，ホリソグラフィ法及びエッチング法によりゲート電極１０９が形成されており，さらに，その上には，例えばＣＶＤ法により酸化膜１１１が形成されている。また，ソース／ドレイン層１１０上にはコンタクト１１２が，ゲート電極１０９上にはコンタクト１１３が各々形成されている。
【００３１】
本実施形態においては，ＮＭＯＳ部のＷＳｉ２層とＮＭＯＳ部のＷＳｉ２層とが溝状領域１２０の形成により分離されているので，多結晶シリコン層のＰ型不純物とＮ型不純物がＷＳｉ２層を介して相互に拡散することを低減できる。
【００３２】
次いで，図２に基づいて，本実施形態にかかる半導体素子の製造方法を説明する。図２は，本実施形態にかかる半導体装置の製造方法を示す断面工程図である。
【００３３】
まず，図２（ａ）に示すように，シリコン基板１０１上に，例えばＳＴＩ法で素子分離絶縁膜１０２を形成して素子分離をおこなう。その後，ホトリソグラフィ法とインプランテーション法によりＮＭＯＳ部及びＰＭＯＳ部に各々不純物を注入しＰウェル１０３，Ｎウェル１０４を形成する。
【００３４】
次いで，例えば熱酸化法により全面にゲート酸化膜１０５を形成した後，多結晶シリコン層１０６，１０７を堆積させる。さらに，ホトリソグラフィ法及びインプランテーション法により，ＮＭＯＳ部には砒素，ＰＭＯＳ部にはボロン（硼素）を注入した後，熱処理により活性化させて，Ｎ＋多結晶シリコン層１０６及びＰ＋多結晶シリコン層１０７からなる多結晶シリコン層を形成する。さらに，例えばスパッタ法あるいはＣＶＤ法により，全面にＷＳｉ２層１０８を堆積する。
【００３５】
その後，図２（ｂ）に示すように，例えばホトリソグラフィ法及びエッチング法により，ＮＭＯＳ部とＰＭＯＳ部の境界部のＷＳｉ２層１０８を除去して溝状領域１２０を形成する。なお，このホリソグラフィ法で使用するマスクデータは，ウエル形成工程で使用したマスクデータから合成して作成することができる。
【００３６】
次いで，図２（ｃ）に示すように，例えばホトリソグラフィ法及びエッチング法により，ゲート電極１０９を形成し，さらに例えばホトリソグラフィ法及びインプランテーション法によりソース／ドレイン層１１０をＰウェル１０３，Ｎウェル１０４各々に対して形成する。その後，例えばＣＶＤ法により全面に酸化膜１１１を堆積し，例えばホトリソグラフィ法及びエッチング法により，ソース／ドレイン層１１０上のコンタクト１１２及びゲート電極１０９上のコンタクト１１３を形成する。
【００３７】
本実施形態においては，ＮＭＯＳ部とＰＭＯＳ部との境界領域上のＷＳｉ２層に溝状領域が形成され，ＮＭＯＳ部のＷＳｉ２層とＰＭＯＳ部のＷＳｉ２層とが分離されているので，多結晶シリコン層のＮ型不純物及びＰ型不純物がＷＳｉ２層を介して相互に拡散することを低減できる。
【００３８】
（第２の実施の形態） 上記実施形態においては，ＮＭＯＳ部とＰＭＯＳ部との境界領域上のＷＳｉ２層には溝状領域が形成され，ＮＭＯＳ部のＷＳｉ２層とＰＭＯＳ部のＷＳｉ２層とが分離される構成を説明したが，本実施形態においては，第１の導電層の溝状領域の底部の多結晶シリコン層上に，不純物拡散係数が小さく，かつ導電率の高いＣｏＳｉ２層（コバルトシリサイド層）が形成されている。
【００３９】
以下，図３を参照しながら，本実施形態にかかる半導体装置の構成について説明する。なお，図３（ａ）は，本実施形態にかかる半導体装置の構成を示す上面図である。図３（ｂ）は，本実施形態にかかる半導体装置の構成を示す，図３（ａ）のａ−ａ’断面図である。図３（ｃ）は，本実施形態にかかる半導体装置の構成を示す，図３（ａ）のｂ−ｂ’断面図である。
【００４０】
まず，図３に示すように，シリコン基板２０１には，例えばＳＴＩ法により素子分離絶縁膜２０２が形成されており，さらに，ＮＭＯＳ部及びＰＭＯＳ部には，各々，例えばホトリソグラフィ法及びインプランテーション法により不純物が注入されてＰウェル２０３及びＮウェル２０４が形成されている。また，Ｐウェル２０３及びＮウェル２０４には，例えばホトリソグラフィ法及びインプランテーション法によりソース／ドレイン層２１０が各々形成されている。
【００４１】
Ｐウェル２０３及びＮウェル２０４上には，例えば熱酸化法によりゲート酸化膜２０５が全面に形成されており，さらにゲート酸化膜２０５上には，多結晶シリコン層２０６，２０７が堆積される。ＮＭＯＳ部上の多結晶シリコン層２０６には例えば砒素などのＮ型不純物，ＰＭＯＳ部上の多結晶シリコン層２０６には例えばボロン（硼素）などのＰ型不純物が，例えばホトリソグラフィ法及びインプランテーション法などにより注入されて，Ｎ＋多結晶シリコン層２０６及びＰ＋多結晶シリコン層２０７がそれぞれ形成されている。
【００４２】
かかる多結晶シリコン層２０６，２０７上には，例えばスパッタ法あるいはＣＶＤ法により例えばＷＳｉ２層２０８などの第１の導電層が形成されている。また，ＷＳｉ２層２０８には，第１の実施の形態と同様に，ＮＭＯＳ部とＰＭＯＳ部の境界部上に溝状領域２２０が形成され，ＮＭＯＳ部のＷＳｉ２層２０８とＰＭＯＳ部のＷＳｉ２層２０８とがが分離している。また，ホリソグラフィ法及びエッチング法によりゲート電極２０９が形成されており，その上には，例えばＣＶＤ法により酸化膜２１１が形成されている。また，ゲート電極２０９の側面及び溝状領域２２０の側面には，窒化膜からなるサイドウオール２２１が形成されている。
【００４３】
さらに，本実施形態においては，第１の実施の形態と異なり，溝状領域底部に露出する多結晶シリコン層２０６，２０７には，不純物拡散係数が小さく，かつ導電率の高いＣｏＳｉ２層２２２が形成されている。なお，図３（ｃ）に示すように，このＣｏＳｉ２層２２２は，ソース／ドレイン層２１０上にも形成されている。
【００４４】
また，ソース／ドレイン層２１０上にはコンタクト２１２が，ゲート電極２０９上にはコンタクト２１３が各々形成されている。
【００４５】
本実施形態においては，第１の実施の形態と異なり，溝状領域底部には，不純物拡散係数が小さく，かつ導電率の高いＣｏＳｉ２層が形成されている。この結果，多結晶シリコン層のＰ型不純物とＮ型不純物の相互拡散を低減することができると共に，溝状領域の形成によるゲート電極の高抵抗化をより効果的に防止することができる。
【００４６】
次いで，図４に基づいて，本実施形態にかかる半導体装置の製造方法を説明する。図４は，本実施形態にかかる半導体装置の製造方法を示す断面工程図である。なお，本実施形態にかかる半導体装置の製造方法は，溝状領域を形成するまでの工程（図４（ａ）及び図４（ｂ））は，第１の実施の形態と同様であるので（図２（ａ）及び図２（ｂ）），その説明は省略する。
【００４７】
図４（ｃ）に示すように，ホトリソグラフィ法及びエッチング法により，ＮＭＯＳ部とＰＭＯＳ部の境界部のＷＳｉ２層２０８を除去して溝状領域２２０を形成した後，例えばホトリソグラフィ法及びエッチング法により，ゲート電極２０９を形成する。その後，ホトリソグラフィ法及びインプランテーション法によりソース／ドレイン層２１０をＰウェル２０３，Ｎウェル２０４各々に対して形成する。
【００４８】
次いで，例えばＣＶＤ法により窒化膜を全面に堆積した後，エッチング法により窒化膜のサイドウオール２２１を形成する。
【００４９】
さらに，Ｃｏ（コバルト）を全面に堆積した後，シリサイド化ための第１の熱処理工程，未反応Ｃｏの除去工程，シリサイド化のための第２の熱処理工程を介して，ソース／ドレイン層上にＣｏＳｉ２層２２２を形成する。このとき，ＮＭＯＳ部とＰＭＯＳ部の境界部ではＷＳｉ２層２０８が除去されているので，溝状領域２２０底部の多結晶シリコン層２０６，２０７の表面にもＣｏＳｉ２層２２２が形成される。このように，ＣｏＳｉ２層２２２は，溝状領域２２０底部に露出している多結晶シリコン層２０６，２０７及びソース／ドレイン層２１０にＣｏを反応させて自己整合的に形成することができる。
【００５０】
その後，例えばＣＶＤ法により酸化膜２１１を全面に堆積した後，ホトリソグラフィ法及びエッチング法により，ソース／ドレイン層２１０上のコンタクト２１２及びゲート電極２０９上のコンタクト２１３を形成する。
【００５１】
以上のように，本実施形態においては，多結晶シリコン層のＰ型不純物とＮ型不純物の相互拡散を低減することができると共に溝状領域の形成によるゲート電極の高抵抗化を防止する，半導体装置を提供することができる。
【００５２】
（第３の実施の形態） 第１の実施の形態においては，ＮＭＯＳ部とＰＭＯＳ部との境界領域上のＷＳｉ２層には溝状領域が形成され，ＮＭＯＳ部のＷＳｉ２層とＰＭＯＳ部のＷＳｉ２層とが分離される構成を説明したが，本実施形態においては，溝状領域内部に，ＷＳｉ２層と略同一高さの酸化膜が形成される。
【００５３】
以下，図５を参照しながら，本実施形態にかかる半導体装置の構成について説明する。なお，図５（ａ）は，本実施形態にかかる半導体装置の構成を示す上面図である。図５（ｂ）は，本実施形態にかかる半導体装置の構成を示す，ａ−ａ’断面図である。図５（ｃ）は，本実施形態にかかる半導体装置の構成を示す，ｂ−ｂ’断面図である。
【００５４】
まず，図５に示すように，シリコン基板３０１には，例えばＳＴＩ法により素子分離絶縁膜３０２が形成されており，さらに，ＮＭＯＳ部及びＰＭＯＳ部には，各々，ホトリソグラフィ法及びインプランテーション法により不純物が注入されてＰウェル３０３及びＮウェル３０４が形成されている。また，Ｐウェル３０３及びＮウェル３０４には，ホトリソグラフィ法及びインプランテーション法によりソース／ドレイン層３１０が各々形成されている。
【００５５】
Ｐウェル３０３及びＮウェル３０４上には，例えば熱酸化法によりゲート酸化膜３０５が全面に形成されており，さらにゲート酸化膜３０５上には，多結晶シリコン層３０６，３０７が堆積される。ＮＭＯＳ部上の多結晶シリコン層３０６には例えば砒素などのＮ型不純物，ＰＭＯＳ部上の多結晶シリコン層３０７には例えばボロン（硼素）などのＰ型不純物が例えばホトリソグラフィ法及びインプランテーション法などにより注入されて，Ｎ＋多結晶シリコン層３０６及びＰ＋多結晶シリコン層３０７がそれぞれ形成されている。
【００５６】
かかる多結晶シリコン層３０６，３０７上には，例えばスパッタ法あるいはＣＶＤ法により例えばＷＳｉ２層などの第１の導電層３０８が形成されている。また，ＷＳｉ２層３０８には，第１の実施の形態と同様に，ＮＭＯＳ部とＰＭＯＳ部の境界部上に溝状領域３２０が形成され，ＮＭＯＳ部のＷＳｉ２層３０８とＰＭＯＳ部のＷＳｉ２層３０８とが分離している。
【００５７】
本実施形態においては，第１の実施の形態と異なり，溝状領域内部には，第１の導電層（ＷＳｉ２層）と略同一高さの酸化膜が形成されている。この結果，ＮＭＯＳ部とＰＭＯＳ部の境界には段差が形成されていないので，ゲート電極を形成するための微細加工が容易になる。
【００５８】
また，ホリソグラフィ法及びエッチング法によりゲート電極３０９が形成されており，その上には，例えばＣＶＤ法により酸化膜３１１が形成されている。また，ソース／ドレイン層３１０上にはコンタクト３１２が，ゲート電極３０９上にはコンタクト３１３が各々形成されている。
【００５９】
本実施形態においては，第１の実施の形態と異なり，溝状領域内部には，第１の導電層（ＷＳｉ２層）と略同一高さの酸化膜が形成され，ＮＭＯＳ部とＰＭＯＳ部の境界には段差がないので，多結晶シリコン層のＰ型不純物とＮ型不純物の相互拡散を低減することができると共に，ゲート電極を形成するための微細加工が容易になる。
【００６０】
次いで，図６に基づいて，本実施形態にかかる半導体装置の製造方法を説明する。図６は，本実施形態にかかる半導体装置の製造方法を示す断面工程図である。なお，本実施形態にかかる半導体装置の製造方法は，溝状領域を形成するまでの工程（図６（ａ）及び図６（ｂ））は，第１の実施の形態と同様であるので（図２（ａ）及び図２（ｂ）），その説明は省略する。
【００６１】
図６（ｃ）に示すように，ホトリソグラフィ法及びエッチング法により，ＮＭＯＳ部とＰＭＯＳ部の境界部のＷＳｉ２層３０８を除去して溝状領域３２０を形成した後，例えばＣＶＤ法により酸化膜３３１を全面に堆積し，さらに，エッチバック法により溝状領域３２０にのみ酸化膜３３１を形成する。その後，ホトリソグラフィ法及びエッチング法により，ゲート電極３０９を形成し，さらにホトリソグラフィ法及びインプランテーション法によりソース／ドレイン層３１０をＰウェル３０３，Ｎウェル３０４各々に対して形成する。
【００６２】
その後，例えばＣＶＤ法により酸化膜３１１を全面に堆積した後，ホトリソグラフィ法及びエッチング法により，ソース／ドレイン層３１０上のコンタクト３１２及びゲート電極３０９上のコンタクト３１３を形成する。
【００６３】
以上のように，本実施形態においては，第１の実施の形態と異なり，溝状領域内部には，第１の導電層（ＷＳｉ２層）と略同一高さの酸化膜が形成され，ＮＭＯＳ部とＰＭＯＳ部の境界には段差がない半導体装置が提供される。この結果，多結晶シリコン層のＰ型不純物とＮ型不純物の相互拡散を低減することができると共に，ＮＭＯＳ部とＰＭＯＳ部の境界には段差がないのでゲート電極を形成するための微細加工が容易になる。
【００６４】
（第４の実施の形態）
第１の実施の形態においては，ＮＭＯＳ部とＰＭＯＳ部との境界領域上のＷＳｉ２層に溝状領域が形成され，ＮＭＯＳ部のＷＳｉ２層とＰＭＯＳ部のＷＳｉ２層とが分離される構成を説明したが，本実施形態においては，溝状領域内部を含むＷＳｉ２層上の全面に窒化膜が形成される。
【００６５】
以下，図７を参照しながら，本実施形態にかかる半導体装置の構成について説明する。なお，図７（ａ）は，本実施形態にかかる半導体装置の構成を示す上面図である。図７（ｂ）は，本実施形態にかかる半導体装置の構成を示す，ａ−ａ’断面図である。図７（ｃ）は，本実施形態にかかる半導体装置の構成を示す，ｂ−ｂ’断面図である。
【００６６】
まず，図７に示すように，シリコン基板４０１には，例えばＳＴＩ法により素子分離絶縁膜４０２が形成されており，さらに，ＮＭＯＳ部及びＰＭＯＳ部には，各々，ホトリソグラフィ法及びインプランテーション法により不純物が注入されてＰウェル４０３及びＮウェル４０４が形成されている。また，Ｐウェル４０３及びＮウェル４０４には，ホトリソグラフィ法及びインプランテーション法によりソース／ドレイン層４１０が各々形成されている。
【００６７】
Ｐウェル４０３及びＮウェル４０４上には，例えば熱酸化法によりゲート酸化膜４０５が全面に形成されており，さらにゲート酸化膜４０５上には，多結晶シリコン層４０６，４０７が堆積される。ＮＭＯＳ部上の多結晶シリコン層４０６には例えば砒素などのＮ型不純物，ＰＭＯＳ部上の多結晶シリコン層４０７には例えばボロン（硼素）などのＰ型不純物が例えばホトリソグラフィ法及びインプランテーション法などにより注入されて，Ｎ＋多結晶シリコン層４０６及びＰ＋多結晶シリコン層４０７がそれぞれ形成されている。
【００６８】
かかる多結晶シリコン層４０６，４０７上には，例えばスパッタ法あるいはＣＶＤ法により例えばＷＳｉ２層などの第１の導電層４０８が形成されている。また，ＷＳｉ２層４０８には，第１の実施の形態と同様に，ＮＭＯＳ部とＰＭＯＳ部の境界部上に溝状領域４２０が形成され，ＮＭＯＳ部のＷＳｉ２層４０８とＰＭＯＳ部のＷＳｉ２層４０８とが分離している。また，ホリソグラフィ法及びエッチング法によりゲート電極４０９が形成されており，その上には，例えばＣＶＤ法により酸化膜４１１が形成されている。
【００６９】
本実施形態においては，第１の実施の形態と異なり，図７（ｂ），（ｃ）に示すように，溝状領域４２０内部及びＷＳｉ２層４０８上の全面に窒化膜４４１が形成され，図７（ｃ）に示すように，ゲート電極部４０９には窒化膜からなるサイドウオール４４２が形成されている。
【００７０】
また，ソース／ドレイン層４１０上にはコンタクト４１２が，ゲート電極４０９上にはコンタクト４１３が各々形成されている。なお，図７（ａ）に示すように，ソース／ドレイン層４１０上のコンタクト４１２を形成する領域には窒化膜が形成されていないが，ゲート電極４０９上のコンタクト４１３を形成する領域には窒化膜が形成されている。このため，ソース／ドレイン層４１０上のコンタクト４１２とゲート電極４０９上のコンタクト４１３を同一工程で形成することができず，異なる工程で開口される。
【００７１】
本実施形態においては，第１の実施の形態と異なり，溝状領域内部及びＷＳｉ２層上の全面に窒化膜が形成され，ゲート電極部には窒化膜からなるサイドウオールが形成されている。このように，ゲート電極部には窒化膜からなるサイドウオールが形成されているので，ソース／ドレイン層上のコンタクトをゲート電極に対して自己整合的に形成することができる。
【００７２】
次いで，図８に基づいて，本実施形態にかかる半導体装置の製造方法を説明する。図８は，本実施形態にかかる半導体装置の製造方法を示す断面工程図である。なお，本実施形態にかかる半導体装置の製造方法は，溝状領域を形成するまでの工程（図８（ａ）及び図８（ｂ））は，第１の実施の形態と同様であるので（図２（ａ）及び図２（ｂ）），その説明は省略する。
【００７３】
図８（ｃ）に示すように，ホトリソグラフィ法及びエッチング法により，ＮＭＯＳ部とＰＭＯＳ部の境界部のＷＳｉ２層４０８を除去して溝状領域４２０を形成した後，例えばＣＶＤ法により全面に窒化膜４４１を堆積し，さらに，ＣＭＰ法により窒化膜４４１の表面を平坦化する。
【００７４】
次いで，ホトリソグラフィ法及びエッチング法により，ゲート電極４０９を形成し，さらにホトリソグラフィ法及びインプランテーション法によりソース／ドレイン層４１０をＰウェル４０３，Ｎウェル４０４各々に対して形成する。
【００７５】
さらに，例えばＣＶＤ法により全面に窒化膜を堆積した後，エッチバック法により窒化膜のサイドウォール４４２を形成する。
【００７６】
次いで，例えばＣＶＤ法により酸化膜４１１を全面に堆積した後，ホトリソグラフィ法及びエッチング法によりソース／ドレイン層４１０上のコンタクト４１２及びゲート電極４０９上のコンタクト４１３を別々の工程で形成する。
【００７７】
なお，本実施形態においては，ソース／ドレイン層４１０上のコンタクト４１２を形成する領域には窒化膜が形成されておらず，ゲート電極上のコンタクトを形成する領域には窒化膜及びＷＳｉ２層が形成されているので，ソース／ドレイン層上のコンタクト及びゲート電極上のコンタクトを同一工程で同時に形成することができない。
【００７８】
以上のように．本実施形態においては，溝状領域内部及びＷＳｉ２層上の全面に窒化膜が形成されて，ゲート電極部の側面は窒化膜からなるサイドウオールが形成されているので，ソース／ドレイン層上のコンタクトをゲート電極に対して自己整合的に形成することができる。この結果，多結晶シリコン層のＰ型不純物とＮ型不純物の相互拡散を低減することができると共に，ソース／ドレイン層上のコンタクトを容易に形成することができる。さらに，自己整合的にソース／ドレイン層上のコンタクトを形成することができるので，更なる微細化構造の半導体装置を提供する際に有利な構造となる。
【００７９】
（第５の実施の形態）
第４の実施の形態においては，溝状領域内部及びＷＳｉ２層上の全面に窒化膜を形成した構成を説明したが，本実施形態においては，溝状領域内部には窒化膜を形成せずにＷＳｉ２層上にのみ窒化膜が形成される。
【００８０】
以下，図９を参照しながら，本実施形態にかかる半導体装置の構成について説明する。なお，図９（ａ）は，本実施形態にかかる半導体装置の構成を示す上面図である。図９（ｂ）は，本実施形態にかかる半導体装置の構成を示す，ａ−ａ’断面図である。図９（ｃ）は，本実施形態にかかる半導体装置の構成を示す，ｂ−ｂ’断面図である。
【００８１】
まず，図９に示すように，シリコン基板５０１には，例えばＳＴＩ法により素子分離絶縁膜５０２が形成されており，さらに，ＮＭＯＳ部及びＰＭＯＳ部には，各々，ホトリソグラフィ法及びインプランテーション法により不純物が注入されてＰウェル５０３及びＮウェル５０４が形成されている。また，Ｐウェル５０３及びＮウェル５０４には，ホトリソグラフィ法及びインプランテーション法によりソース／ドレイン層５１０が各々形成されている。
【００８２】
Ｐウェル５０３及びＮウェル５０４上には，例えば熱酸化法によりゲート酸化膜５０５が全面に形成されており，さらにゲート酸化膜５０５上には，多結晶シリコン層５０６，５０７が堆積される。ＮＭＯＳ部上の多結晶シリコン層５０６には例えば砒素などのＮ型不純物，ＰＭＯＳ部上の多結晶シリコン層５０７には例えばボロン（硼素）などのＰ型不純物が例えばホトリソグラフィ法及びインプランテーション法などにより注入されて，Ｎ＋多結晶シリコン層５０６及びＰ＋多結晶シリコン層５０７がそれぞれ形成されている。
【００８３】
かかる多結晶シリコン層５０６，５０７上には，例えばスパッタ法あるいはＣＶＤ法により例えばＷＳｉ２層などの第１の導電層５０８が形成されている。また，ＷＳｉ２層５０８には，第１の実施の形態と同様に，ＮＭＯＳ部とＰＭＯＳ部の境界部上に溝状領域５２０が形成され，ＮＭＯＳ部のＷＳｉ２層５０８とＰＭＯＳ部のＷＳｉ２層５０８が分離している。
【００８４】
また，ホリソグラフィ法及びエッチング法によりゲート電極５０９が形成されており，その上には，例えばＣＶＤ法により酸化膜５１１が形成されている。
【００８５】
本実施形態においては，第４の実施の形態と異なり，溝状領域内部には，窒化膜が形成されない。一方，第４の実施の形態と同様に，ゲート電極部には窒化膜からなるサイドウオールが形成されているので，ソース／ドレイン層上のコンタクトをゲート電極に対して自己整合的に形成することができる。
【００８６】
また，ソース／ドレイン層５１０上にはコンタクト５１２が，ゲート電極５０９上にはコンタクト５１３が各々形成されている。なお，図９（ａ）に示すように，第４の実施の形態と異なり，ゲート電極４０９上のコンタクト４１３を形成する領域には窒化膜が形成されていない。このため，ソース／ドレイン層４１０上のコンタクト４１２とゲート電極４０９上のコンタクト４１３を，同一のマスクを使用して同一工程で形成することができる。
【００８７】
次いで，図１０に基づいて，本実施形態にかかる半導体装置の製造方法を説明する。図１０は，本実施形態にかかる半導体装置の製造方法を示す断面工程図である。なお，本実施形態にかかる半導体装置の製造方法は，Ｎ＋多結晶シリコン及びＰ＋多結晶シリコン層上にＷＳｉ２層を堆積するまでの工程は（図１０（ａ）），第１の実施の形態と同様であるので（図２（ａ）），その説明は省略する。
【００８８】
図１０（ｂ）に示すように，Ｎ＋多結晶シリコン層５０６及びＰ＋多結晶シリコン層５０７からなる多結晶シリコン層上の全面にＷＳｉ２層５０８を堆積した後，例えばＣＶＤ法により窒化膜５５１を全面に堆積する。
【００８９】
その後，ホトリソグラフィ法及びエッチング法により，ＮＭＯＳ部とＰＭＯＳ部の境界部の窒化膜５５１及びＷＳｉ２層５０８を除去して溝状領域５２０を形成すると同時に，ゲート電極５０９上でコンタクト５１３を形成する領域の窒化膜５５１及びＷＳｉ２層５０８も除去する。
【００９０】
このホトリソグラフィ法で使用するマスクデータは，ウェル形成時に使用したマスクデータとゲート電極上に形成するコンタクトのマスクデータとを合成して作成することができる。このように合成されたマスクを使用して，溝状領域５２０を形成すると同時にゲート電極５０９上のコンタクト５１３を形成する領域の窒化膜５５１及びＷＳｉ２層５０８も同時に除去することができる。
【００９１】
次いで，ホトリソグラフィ法及びエッチング法により，ゲート電極５０９を形成し，さらにホトリソグラフィ法及びインプランテーション法によりソース／ドレイン層５１０をＰウェル５０３，Ｎウェル５０４各々に対して形成する。
【００９２】
その後，図１０（ｃ）に示すように，例えばＣＶＤ法により全面に窒化膜を堆積し，さらに，エッチング法により窒化膜からなるサイドウォール５５２を形成する。さらに，例えばＣＶＤ法により全面に酸化膜５１１を堆積した後，ホトリソグラフィ法及びエッチング法によりソース／ドレイン層５１０上のコンタクト５１２及びゲート電極５０９上のコンタクト５１３を同時に形成する。
【００９３】
本実施形態においては，溝状領域の形成時にゲート電極上のコンタクトを形成する領域の窒化膜及びＷＳｉ２層が除去されているので，ソース／ドレイン層上のコンタクト及びゲート電極上のコンタクトを同一マスクを使用して同一工程で同時に形成することができる。
【００９４】
以上のように．本実施形態においては，ゲート電極上のコンタクト形成領域の窒化膜及び第１の導電層が除去されているので，ソース／ドレイン層上のコンタクトとゲート電極上のコンタクトを，同一マスクを使用して同一工程で同時に開口することができる。この結果，多結晶シリコン層のＮ型不純物及びＰ型不純物の相互拡散を低減することができると共にプロセスを簡素化して製造コストの削減を図ることができる。また，自己整合的にソース／ドレイン層上のコンタクトを形成することができるので，更なる微細化構造の半導体装置を提供する際に有利な構造となる。
【００９５】
以上，本発明に係る好適な実施の形態について説明したが，本発明はかかる構成に限定されない。当業者であれば，特許請求の範囲に記載された技術思想の範囲内において，各種の修正例及び変更例を想定し得るものであり，それらの修正例及び変更例についても本発明の技術範囲に包含されるものと了解される。
【００９６】
例えば，上記実施形態においては，第１の導電層として，タングステンシリサイドを採用した構成を例に挙げて説明したが，かかる例に限定されない。例えば金属タングステンなど他の材質であっても実施することができる。
【００９７】
また，上記実施形態においては，第２の導電層として，コバルトシリサイド層を採用した構成を例に挙げて説明したが，かかる例に限定されない。例えば，チタンシリサイド層など他の材質であっても実施することができる。なお，このとき，不純物の拡散係数が小さく，かつ電気伝導率の高い材料を使用するのが好ましい。
【００９８】
また，上記実施形態においては，第２の導電層（コバルトシリサイド層）を自己整合的に形成する例を挙げて説明したが，従来の薄膜形成手段を使用して形成することもできる。
【００９９】
【発明の効果】
ＰＭＯＳ部とＮＭＯＳ部との境界領域上のＷＳｉ２層に溝状領域が形成され，ＰＭＯＳ部のＷＳｉ２層とＮＭＯＳ部のＷＳｉ２層とが分離しているので，不純物がＷＳｉ２層を介して相互拡散することを低減することができる。
【図面の簡単な説明】
【図１】第１の実施の形態にかかる半導体装置の構成を示す説明図である。
【図２】第１の実施の形態にかかる半導体装置の製造方法を示す断面図である。
【図３】第２の実施の形態にかかる半導体装置の構成を示す説明図である。
【図４】第２の実施の形態にかかる半導体装置の製造方法を示す断面図である。
【図５】第３の実施の形態にかかる半導体装置の構成を示す説明図である。
【図６】第３の実施の形態にかかる半導体装置の製造方法を示す断面図である。
【図７】第４の実施の形態にかかる半導体装置の構成を示す説明図である。
【図８】第４の実施の形態にかかる半導体装置の製造方法を示す断面図である。
【図９】第５の実施の形態にかかる半導体装置の構成を示す説明図である。
【図１０】第５の実施の形態にかかる半導体装置の製造方法を示す断面図である。
【符号の説明】
１０１ シリコン基板
１０２ 素子分離絶縁膜
１０３ Ｐウェル
１０４ Ｎウェル
１０５ ゲート酸化膜
１０６ Ｎ＋多結晶シリコン層
１０７ Ｐ＋多結晶シリコン層
１０８ ＷＳｉ２層
１０９ ゲート電極
１１０ ソース／ドレイン層
１１１ 酸化膜
１１２，１１３ コンタクト
２２１ サイドウオール
２２２ ＣｏＳｉ２層
３３１ 絶縁膜（酸化膜）
４４１ 窒化膜
【発明の属する技術分野】
本発明は，デュアルゲート型ＣＭＯＳ半導体装置及びその製造方法に関し，さらに詳細には，ゲート電極間での不純物の相互拡散を低減することが可能なデュアルゲート型ＣＭＯＳ半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年においては，高性能化，低消費電力化のため，デュアルゲート構造のＣＭＯＳ半導体装置が採用されている。かかるデュアルゲート構造のゲート電極として，ＮＭＯＳ部には砒素などのＮ型不純物を含む多結晶シリコン層，ＰＭＯＳ部には，ボロンなどのＰ型不純物を含む多結晶シリコン層が使用される。
【０００３】
かかるデュアルゲート構造の半導体装置は，例えば「Ｍ．Ｔｏｇｏ，ｅｔ ａｌ，”Ｔｈｅｒｍａｌ Ｒｏｂｕｓｔ Ｄｕａｌ−Ｇａｔｅ ＣＭＯＳ Ｉｎｔｅｇｒａｔｉｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ ｆｏｒ Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ ＤＲＡＭ−Ｅｍｂｅｄｄｅｄ ＡＳＩＣｓ”ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ，ｐ．４９（１９９９）．」に開示されている。
【０００４】
また，上記文献には，多結晶シリコン層上にＷＳｉ２を積層する，いわゆるＷポリサイド構造がゲート電極として使用される。かかるゲート電極は，ＤＲＡＭとＬｏｇｉｃとの混載素子において一般に用いられる。また，さらなる高密度化を実現するため，ＷＳｉ２層上に窒化膜を形成すると共にサイドウォールにも窒化膜を形成することにより，ソース／ドレイン層上のコンタクトをゲート電極に対して自己整合的に行う，いわゆるＳＡＣ構造が採用されている。
【０００５】
【発明が解決しようとする課題】
しかしながら，従来のデュアルゲート型ＣＭＯＳ半導体装置では，ゲート電極形成後におこなわれる素子形成のための熱処理により，ＮＭＯＳ部の多結晶シリコン層中の不純物とＰＭＯＳ部の多結晶シリコン層中の不純物とが，ＷＳｉ２層を介して相互に拡散するという問題があった。即ち，ＰＭＯＳ部の多結晶シリコン層中にはＮ型不純物が導入され，ＮＭＯＳ部の多結晶シリコン層中にはＰ型不純物が導入されるため，半導体装置の性能が劣化するという問題があった。
【０００６】
したがって，本発明の課題は，ゲート電極において多結晶シリコン層中のＰ型不純物及びＮ型不純物の相互拡散を抑制することが可能な新規かつ改良されたデュアルゲート型ＣＭＯＳ半導体装置及びその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
また，上記課題を解決するため，請求項１に記載の発明では，第１のマスキングパターンを使用して，半導体基板にＰウェル及びＮウェルを形成する工程と，前記半導体基板に形成されたＰウェル及びＮウェル上に，ゲート絶縁膜を形成する工程と，前記ゲート絶縁膜上に，Ｎ型不純物を含有する多結晶シリコン層とＰ型不純物を含有する多結晶シリコン層からなる多結晶シリコン層を形成する工程と，前記多結晶シリコン層上の全面に第１の導電層を形成する工程と，第２のマスキングパターンを使用して，前記Ｎ型不純物を含有する多結晶シリコン層とＰ型不純物を含有する多結晶シリコン層との境界を含む所定領域上の第１の導電層を除去して溝状領域を形成する工程と，フォトリソグラフィ法及びエッチング法によりゲート電極を形成する工程と，前記ゲート電極を形成した後，フォトグラフィ法及びイオンプランテーション法により，Ｐウェル及びＮウェルに各々ソース／ドレイン層を形成する工程と，を有するデュアルゲート型ＣＭＯＳ半導体装置の製造方法であって，さらに，前記多結晶シリコン層上の全面に第１の導電層を形成する工程の後に，前記第１の導電層上に窒化膜からなる絶縁膜を形成する工程を有し，前記第１の導電層に溝状領域を形成する工程は，前記第１の導電層上の前記窒化膜からなる絶縁膜及び前記第１の導電層を同時に除去して溝状領域を形成する工程である，ことを特徴とするデュアルゲート型ＣＭＯＳ半導体装置の製造方法が提供される。本項記載の発明では，第１の導電層上に絶縁層を形成しても溝状領域を形成することができる。
【０００８】
また，請求項２に記載の発明のように，前記第１の導電層上の前記窒化膜からなる絶縁膜及び前記第１の導電層を同時に除去して溝状領域を形成する工程は，前記溝状領域の形成と同時に，前記ゲート電極上のコンタクト形成領域の前記第１の導電層及び前記窒化膜からなる絶縁膜を除去する工程であって，さらに，前記ゲート電極を形成する工程の後に，前記ゲート電極に対して窒化膜からなるサイドウォールを形成する工程とを含み，前記ソース／ドレイン層上のコンタクトを形成する工程は，前記ゲート電極上のコンタクトを形成すると同時に，前記ソース／ドレイン層上のコンタクトを自己整合的に形成する工程である，を有する如く構成すれば，溝状領域の形成時にゲート電極上のコンタクトを形成する領域の窒化膜及びＷＳｉ２層が除去するので，ソース／ドレイン層上のコンタクト及びゲート電極上のコンタクトの形成は，同一マスクを使用して同時に開口することができる。この結果，プロセスを簡素化して製造コストの削減を図ることができる。また，自己整合的にソース／ドレイン層上のコンタクトを形成することができるので，更なる微細化構造の半導体装置を提供する際に有利な構造となる。
【００２２】
また，上記課題を解決するため，請求項３に記載の発明では，半導体基板に形成されたＮＭＯＳ部とＰＭＯＳ部上に，Ｎ型不純物を含有する多結晶シリコン層及びＰ型不純物を含有する多結晶シリコン層からなる多結晶シリコン層と前記多結晶シリコン層上に形成される第１の導電層とからなるゲート電極を有し，前記Ｎ型不純物を含有する多結晶シリコン層及び前記Ｐ型不純物を含有する多結晶シリコン層との境界を含む所定領域上には，前記第１の導電層が形成されない溝状領域を有するデュアルゲート型ＣＭＯＳ半導体装置であって，前記デュアルゲート型ＣＭＯＳ半導体装置は，前記請求項１又は前記請求項２に記載の方法により形成される，ことを特徴とするデュアルゲート型ＣＭＯＳ半導体装置が提供される。
【００２３】
本項記載の発明では，ソース／ドレイン層上のコンタクトとゲート電極上のコンタクトを同一マスクで同時に開口することができるので，プロセスを簡素化して製造コストの削減を図ることができる。また，ゲート電極部のサイドウオールにより，ソース／ドレイン層上のコンタクトを自己整合的に容易に形成することができる。この結果，更なる微細化構造の半導体装置を提供する際に有利な構造となる。
【００２４】
【発明の実施の形態】
以下，本発明の好適な実施の形態について，添付図面を参照しながら詳細に説明する。尚，以下の説明及び添付図面において，同一の機能及び構成を有する構成要素については，同一符号を付することにより，重複説明を省略する。
【００２５】
（第１の実施の形態）
本実施形態では，従来と異なり，ＮＭＯＳ部とＰＭＯＳ部との境界領域上のＷＳｉ２層（タングステンシリサイド層）に溝状領域が形成されており，ＮＭＯＳ部のＷＳｉ２層とＰＭＯＳ部のＷＳｉ２層とが分離している。
【００２６】
以下，図１を参照しながら，本実施形態にかかる半導体装置の構成について説明する。なお，図１（ａ）は，本実施形態にかかる半導体装置の構成を示す上面図である。図１（ｂ）は，本実施形態にかかる半導体装置の構成を示す，図１（ａ）のａ−ａ’断面図である。図１（ｃ）は，本実施形態にかかる半導体装置の構成を示す，図１（ａ）のｂ−ｂ’断面図である。
【００２７】
まず，図１に示すように，シリコン基板１０１には，例えばＳＴＩ法により素子分離絶縁膜１０２が形成されており，さらに，ＮＭＯＳ部及びＰＭＯＳ部には，各々，ホトリソグラフィ法及びインプランテーション法により不純物が注入されてＰウェル１０３及びＮウェル１０４が形成されている。また，Ｐウェル１０３及びＮウェル１０４には，ホトリソグラフィ法及びインプランテーション法によりソース／ドレイン層１１０が各々形成されている。
【００２８】
Ｐウェル１０３及びＮウェル１０４上には，例えば熱酸化法によりゲート酸化膜１０５が全面に形成されており，さらにゲート酸化膜１０５上には，多結晶シリコン層１０６，１０７が堆積される。例えばホトリソグラフィ法及びインプランテーション法によりＮＭＯＳ部上の多結晶シリコン層には例えば砒素などのＮ型不純物，ＰＭＯＳ部上の多結晶シリコン層には例えばボロン（硼素）などのＰ型不純物が注入されて，Ｎ＋多結晶シリコン層１０６及びＰ＋多結晶シリコン層１０７がそれぞれ形成されている。
【００２９】
かかる多結晶シリコン層１０６，１０７上には，例えばスパッタ法あるいはＣＶＤ法により例えばＷＳｉ２層などの第１の導電層１０８が形成されている。本実施形態においては，従来と異なり，ＷＳｉ２層１０８には，ＮＭＯＳ部とＰＭＯＳ部の境界部上で溝状領域１２０が形成されており，ＮＭＯＳ部のＷＳｉ２層１０８とＰＭＯＳ部のＷＳｉ２層１０８が分離している。
【００３０】
また，ホリソグラフィ法及びエッチング法によりゲート電極１０９が形成されており，さらに，その上には，例えばＣＶＤ法により酸化膜１１１が形成されている。また，ソース／ドレイン層１１０上にはコンタクト１１２が，ゲート電極１０９上にはコンタクト１１３が各々形成されている。
【００３１】
本実施形態においては，ＮＭＯＳ部のＷＳｉ２層とＮＭＯＳ部のＷＳｉ２層とが溝状領域１２０の形成により分離されているので，多結晶シリコン層のＰ型不純物とＮ型不純物がＷＳｉ２層を介して相互に拡散することを低減できる。
【００３２】
次いで，図２に基づいて，本実施形態にかかる半導体素子の製造方法を説明する。図２は，本実施形態にかかる半導体装置の製造方法を示す断面工程図である。
【００３３】
まず，図２（ａ）に示すように，シリコン基板１０１上に，例えばＳＴＩ法で素子分離絶縁膜１０２を形成して素子分離をおこなう。その後，ホトリソグラフィ法とインプランテーション法によりＮＭＯＳ部及びＰＭＯＳ部に各々不純物を注入しＰウェル１０３，Ｎウェル１０４を形成する。
【００３４】
次いで，例えば熱酸化法により全面にゲート酸化膜１０５を形成した後，多結晶シリコン層１０６，１０７を堆積させる。さらに，ホトリソグラフィ法及びインプランテーション法により，ＮＭＯＳ部には砒素，ＰＭＯＳ部にはボロン（硼素）を注入した後，熱処理により活性化させて，Ｎ＋多結晶シリコン層１０６及びＰ＋多結晶シリコン層１０７からなる多結晶シリコン層を形成する。さらに，例えばスパッタ法あるいはＣＶＤ法により，全面にＷＳｉ２層１０８を堆積する。
【００３５】
その後，図２（ｂ）に示すように，例えばホトリソグラフィ法及びエッチング法により，ＮＭＯＳ部とＰＭＯＳ部の境界部のＷＳｉ２層１０８を除去して溝状領域１２０を形成する。なお，このホリソグラフィ法で使用するマスクデータは，ウエル形成工程で使用したマスクデータから合成して作成することができる。
【００３６】
次いで，図２（ｃ）に示すように，例えばホトリソグラフィ法及びエッチング法により，ゲート電極１０９を形成し，さらに例えばホトリソグラフィ法及びインプランテーション法によりソース／ドレイン層１１０をＰウェル１０３，Ｎウェル１０４各々に対して形成する。その後，例えばＣＶＤ法により全面に酸化膜１１１を堆積し，例えばホトリソグラフィ法及びエッチング法により，ソース／ドレイン層１１０上のコンタクト１１２及びゲート電極１０９上のコンタクト１１３を形成する。
【００３７】
本実施形態においては，ＮＭＯＳ部とＰＭＯＳ部との境界領域上のＷＳｉ２層に溝状領域が形成され，ＮＭＯＳ部のＷＳｉ２層とＰＭＯＳ部のＷＳｉ２層とが分離されているので，多結晶シリコン層のＮ型不純物及びＰ型不純物がＷＳｉ２層を介して相互に拡散することを低減できる。
【００３８】
（第２の実施の形態） 上記実施形態においては，ＮＭＯＳ部とＰＭＯＳ部との境界領域上のＷＳｉ２層には溝状領域が形成され，ＮＭＯＳ部のＷＳｉ２層とＰＭＯＳ部のＷＳｉ２層とが分離される構成を説明したが，本実施形態においては，第１の導電層の溝状領域の底部の多結晶シリコン層上に，不純物拡散係数が小さく，かつ導電率の高いＣｏＳｉ２層（コバルトシリサイド層）が形成されている。
【００３９】
以下，図３を参照しながら，本実施形態にかかる半導体装置の構成について説明する。なお，図３（ａ）は，本実施形態にかかる半導体装置の構成を示す上面図である。図３（ｂ）は，本実施形態にかかる半導体装置の構成を示す，図３（ａ）のａ−ａ’断面図である。図３（ｃ）は，本実施形態にかかる半導体装置の構成を示す，図３（ａ）のｂ−ｂ’断面図である。
【００４０】
まず，図３に示すように，シリコン基板２０１には，例えばＳＴＩ法により素子分離絶縁膜２０２が形成されており，さらに，ＮＭＯＳ部及びＰＭＯＳ部には，各々，例えばホトリソグラフィ法及びインプランテーション法により不純物が注入されてＰウェル２０３及びＮウェル２０４が形成されている。また，Ｐウェル２０３及びＮウェル２０４には，例えばホトリソグラフィ法及びインプランテーション法によりソース／ドレイン層２１０が各々形成されている。
【００４１】
Ｐウェル２０３及びＮウェル２０４上には，例えば熱酸化法によりゲート酸化膜２０５が全面に形成されており，さらにゲート酸化膜２０５上には，多結晶シリコン層２０６，２０７が堆積される。ＮＭＯＳ部上の多結晶シリコン層２０６には例えば砒素などのＮ型不純物，ＰＭＯＳ部上の多結晶シリコン層２０６には例えばボロン（硼素）などのＰ型不純物が，例えばホトリソグラフィ法及びインプランテーション法などにより注入されて，Ｎ＋多結晶シリコン層２０６及びＰ＋多結晶シリコン層２０７がそれぞれ形成されている。
【００４２】
かかる多結晶シリコン層２０６，２０７上には，例えばスパッタ法あるいはＣＶＤ法により例えばＷＳｉ２層２０８などの第１の導電層が形成されている。また，ＷＳｉ２層２０８には，第１の実施の形態と同様に，ＮＭＯＳ部とＰＭＯＳ部の境界部上に溝状領域２２０が形成され，ＮＭＯＳ部のＷＳｉ２層２０８とＰＭＯＳ部のＷＳｉ２層２０８とがが分離している。また，ホリソグラフィ法及びエッチング法によりゲート電極２０９が形成されており，その上には，例えばＣＶＤ法により酸化膜２１１が形成されている。また，ゲート電極２０９の側面及び溝状領域２２０の側面には，窒化膜からなるサイドウオール２２１が形成されている。
【００４３】
さらに，本実施形態においては，第１の実施の形態と異なり，溝状領域底部に露出する多結晶シリコン層２０６，２０７には，不純物拡散係数が小さく，かつ導電率の高いＣｏＳｉ２層２２２が形成されている。なお，図３（ｃ）に示すように，このＣｏＳｉ２層２２２は，ソース／ドレイン層２１０上にも形成されている。
【００４４】
また，ソース／ドレイン層２１０上にはコンタクト２１２が，ゲート電極２０９上にはコンタクト２１３が各々形成されている。
【００４５】
本実施形態においては，第１の実施の形態と異なり，溝状領域底部には，不純物拡散係数が小さく，かつ導電率の高いＣｏＳｉ２層が形成されている。この結果，多結晶シリコン層のＰ型不純物とＮ型不純物の相互拡散を低減することができると共に，溝状領域の形成によるゲート電極の高抵抗化をより効果的に防止することができる。
【００４６】
次いで，図４に基づいて，本実施形態にかかる半導体装置の製造方法を説明する。図４は，本実施形態にかかる半導体装置の製造方法を示す断面工程図である。なお，本実施形態にかかる半導体装置の製造方法は，溝状領域を形成するまでの工程（図４（ａ）及び図４（ｂ））は，第１の実施の形態と同様であるので（図２（ａ）及び図２（ｂ）），その説明は省略する。
【００４７】
図４（ｃ）に示すように，ホトリソグラフィ法及びエッチング法により，ＮＭＯＳ部とＰＭＯＳ部の境界部のＷＳｉ２層２０８を除去して溝状領域２２０を形成した後，例えばホトリソグラフィ法及びエッチング法により，ゲート電極２０９を形成する。その後，ホトリソグラフィ法及びインプランテーション法によりソース／ドレイン層２１０をＰウェル２０３，Ｎウェル２０４各々に対して形成する。
【００４８】
次いで，例えばＣＶＤ法により窒化膜を全面に堆積した後，エッチング法により窒化膜のサイドウオール２２１を形成する。
【００４９】
さらに，Ｃｏ（コバルト）を全面に堆積した後，シリサイド化ための第１の熱処理工程，未反応Ｃｏの除去工程，シリサイド化のための第２の熱処理工程を介して，ソース／ドレイン層上にＣｏＳｉ２層２２２を形成する。このとき，ＮＭＯＳ部とＰＭＯＳ部の境界部ではＷＳｉ２層２０８が除去されているので，溝状領域２２０底部の多結晶シリコン層２０６，２０７の表面にもＣｏＳｉ２層２２２が形成される。このように，ＣｏＳｉ２層２２２は，溝状領域２２０底部に露出している多結晶シリコン層２０６，２０７及びソース／ドレイン層２１０にＣｏを反応させて自己整合的に形成することができる。
【００５０】
その後，例えばＣＶＤ法により酸化膜２１１を全面に堆積した後，ホトリソグラフィ法及びエッチング法により，ソース／ドレイン層２１０上のコンタクト２１２及びゲート電極２０９上のコンタクト２１３を形成する。
【００５１】
以上のように，本実施形態においては，多結晶シリコン層のＰ型不純物とＮ型不純物の相互拡散を低減することができると共に溝状領域の形成によるゲート電極の高抵抗化を防止する，半導体装置を提供することができる。
【００５２】
（第３の実施の形態） 第１の実施の形態においては，ＮＭＯＳ部とＰＭＯＳ部との境界領域上のＷＳｉ２層には溝状領域が形成され，ＮＭＯＳ部のＷＳｉ２層とＰＭＯＳ部のＷＳｉ２層とが分離される構成を説明したが，本実施形態においては，溝状領域内部に，ＷＳｉ２層と略同一高さの酸化膜が形成される。
【００５３】
以下，図５を参照しながら，本実施形態にかかる半導体装置の構成について説明する。なお，図５（ａ）は，本実施形態にかかる半導体装置の構成を示す上面図である。図５（ｂ）は，本実施形態にかかる半導体装置の構成を示す，ａ−ａ’断面図である。図５（ｃ）は，本実施形態にかかる半導体装置の構成を示す，ｂ−ｂ’断面図である。
【００５４】
まず，図５に示すように，シリコン基板３０１には，例えばＳＴＩ法により素子分離絶縁膜３０２が形成されており，さらに，ＮＭＯＳ部及びＰＭＯＳ部には，各々，ホトリソグラフィ法及びインプランテーション法により不純物が注入されてＰウェル３０３及びＮウェル３０４が形成されている。また，Ｐウェル３０３及びＮウェル３０４には，ホトリソグラフィ法及びインプランテーション法によりソース／ドレイン層３１０が各々形成されている。
【００５５】
Ｐウェル３０３及びＮウェル３０４上には，例えば熱酸化法によりゲート酸化膜３０５が全面に形成されており，さらにゲート酸化膜３０５上には，多結晶シリコン層３０６，３０７が堆積される。ＮＭＯＳ部上の多結晶シリコン層３０６には例えば砒素などのＮ型不純物，ＰＭＯＳ部上の多結晶シリコン層３０７には例えばボロン（硼素）などのＰ型不純物が例えばホトリソグラフィ法及びインプランテーション法などにより注入されて，Ｎ＋多結晶シリコン層３０６及びＰ＋多結晶シリコン層３０７がそれぞれ形成されている。
【００５６】
かかる多結晶シリコン層３０６，３０７上には，例えばスパッタ法あるいはＣＶＤ法により例えばＷＳｉ２層などの第１の導電層３０８が形成されている。また，ＷＳｉ２層３０８には，第１の実施の形態と同様に，ＮＭＯＳ部とＰＭＯＳ部の境界部上に溝状領域３２０が形成され，ＮＭＯＳ部のＷＳｉ２層３０８とＰＭＯＳ部のＷＳｉ２層３０８とが分離している。
【００５７】
本実施形態においては，第１の実施の形態と異なり，溝状領域内部には，第１の導電層（ＷＳｉ２層）と略同一高さの酸化膜が形成されている。この結果，ＮＭＯＳ部とＰＭＯＳ部の境界には段差が形成されていないので，ゲート電極を形成するための微細加工が容易になる。
【００５８】
また，ホリソグラフィ法及びエッチング法によりゲート電極３０９が形成されており，その上には，例えばＣＶＤ法により酸化膜３１１が形成されている。また，ソース／ドレイン層３１０上にはコンタクト３１２が，ゲート電極３０９上にはコンタクト３１３が各々形成されている。
【００５９】
本実施形態においては，第１の実施の形態と異なり，溝状領域内部には，第１の導電層（ＷＳｉ２層）と略同一高さの酸化膜が形成され，ＮＭＯＳ部とＰＭＯＳ部の境界には段差がないので，多結晶シリコン層のＰ型不純物とＮ型不純物の相互拡散を低減することができると共に，ゲート電極を形成するための微細加工が容易になる。
【００６０】
次いで，図６に基づいて，本実施形態にかかる半導体装置の製造方法を説明する。図６は，本実施形態にかかる半導体装置の製造方法を示す断面工程図である。なお，本実施形態にかかる半導体装置の製造方法は，溝状領域を形成するまでの工程（図６（ａ）及び図６（ｂ））は，第１の実施の形態と同様であるので（図２（ａ）及び図２（ｂ）），その説明は省略する。
【００６１】
図６（ｃ）に示すように，ホトリソグラフィ法及びエッチング法により，ＮＭＯＳ部とＰＭＯＳ部の境界部のＷＳｉ２層３０８を除去して溝状領域３２０を形成した後，例えばＣＶＤ法により酸化膜３３１を全面に堆積し，さらに，エッチバック法により溝状領域３２０にのみ酸化膜３３１を形成する。その後，ホトリソグラフィ法及びエッチング法により，ゲート電極３０９を形成し，さらにホトリソグラフィ法及びインプランテーション法によりソース／ドレイン層３１０をＰウェル３０３，Ｎウェル３０４各々に対して形成する。
【００６２】
その後，例えばＣＶＤ法により酸化膜３１１を全面に堆積した後，ホトリソグラフィ法及びエッチング法により，ソース／ドレイン層３１０上のコンタクト３１２及びゲート電極３０９上のコンタクト３１３を形成する。
【００６３】
以上のように，本実施形態においては，第１の実施の形態と異なり，溝状領域内部には，第１の導電層（ＷＳｉ２層）と略同一高さの酸化膜が形成され，ＮＭＯＳ部とＰＭＯＳ部の境界には段差がない半導体装置が提供される。この結果，多結晶シリコン層のＰ型不純物とＮ型不純物の相互拡散を低減することができると共に，ＮＭＯＳ部とＰＭＯＳ部の境界には段差がないのでゲート電極を形成するための微細加工が容易になる。
【００６４】
（第４の実施の形態）
第１の実施の形態においては，ＮＭＯＳ部とＰＭＯＳ部との境界領域上のＷＳｉ２層に溝状領域が形成され，ＮＭＯＳ部のＷＳｉ２層とＰＭＯＳ部のＷＳｉ２層とが分離される構成を説明したが，本実施形態においては，溝状領域内部を含むＷＳｉ２層上の全面に窒化膜が形成される。
【００６５】
以下，図７を参照しながら，本実施形態にかかる半導体装置の構成について説明する。なお，図７（ａ）は，本実施形態にかかる半導体装置の構成を示す上面図である。図７（ｂ）は，本実施形態にかかる半導体装置の構成を示す，ａ−ａ’断面図である。図７（ｃ）は，本実施形態にかかる半導体装置の構成を示す，ｂ−ｂ’断面図である。
【００６６】
まず，図７に示すように，シリコン基板４０１には，例えばＳＴＩ法により素子分離絶縁膜４０２が形成されており，さらに，ＮＭＯＳ部及びＰＭＯＳ部には，各々，ホトリソグラフィ法及びインプランテーション法により不純物が注入されてＰウェル４０３及びＮウェル４０４が形成されている。また，Ｐウェル４０３及びＮウェル４０４には，ホトリソグラフィ法及びインプランテーション法によりソース／ドレイン層４１０が各々形成されている。
【００６７】
Ｐウェル４０３及びＮウェル４０４上には，例えば熱酸化法によりゲート酸化膜４０５が全面に形成されており，さらにゲート酸化膜４０５上には，多結晶シリコン層４０６，４０７が堆積される。ＮＭＯＳ部上の多結晶シリコン層４０６には例えば砒素などのＮ型不純物，ＰＭＯＳ部上の多結晶シリコン層４０７には例えばボロン（硼素）などのＰ型不純物が例えばホトリソグラフィ法及びインプランテーション法などにより注入されて，Ｎ＋多結晶シリコン層４０６及びＰ＋多結晶シリコン層４０７がそれぞれ形成されている。
【００６８】
かかる多結晶シリコン層４０６，４０７上には，例えばスパッタ法あるいはＣＶＤ法により例えばＷＳｉ２層などの第１の導電層４０８が形成されている。また，ＷＳｉ２層４０８には，第１の実施の形態と同様に，ＮＭＯＳ部とＰＭＯＳ部の境界部上に溝状領域４２０が形成され，ＮＭＯＳ部のＷＳｉ２層４０８とＰＭＯＳ部のＷＳｉ２層４０８とが分離している。また，ホリソグラフィ法及びエッチング法によりゲート電極４０９が形成されており，その上には，例えばＣＶＤ法により酸化膜４１１が形成されている。
【００６９】
本実施形態においては，第１の実施の形態と異なり，図７（ｂ），（ｃ）に示すように，溝状領域４２０内部及びＷＳｉ２層４０８上の全面に窒化膜４４１が形成され，図７（ｃ）に示すように，ゲート電極部４０９には窒化膜からなるサイドウオール４４２が形成されている。
【００７０】
また，ソース／ドレイン層４１０上にはコンタクト４１２が，ゲート電極４０９上にはコンタクト４１３が各々形成されている。なお，図７（ａ）に示すように，ソース／ドレイン層４１０上のコンタクト４１２を形成する領域には窒化膜が形成されていないが，ゲート電極４０９上のコンタクト４１３を形成する領域には窒化膜が形成されている。このため，ソース／ドレイン層４１０上のコンタクト４１２とゲート電極４０９上のコンタクト４１３を同一工程で形成することができず，異なる工程で開口される。
【００７１】
本実施形態においては，第１の実施の形態と異なり，溝状領域内部及びＷＳｉ２層上の全面に窒化膜が形成され，ゲート電極部には窒化膜からなるサイドウオールが形成されている。このように，ゲート電極部には窒化膜からなるサイドウオールが形成されているので，ソース／ドレイン層上のコンタクトをゲート電極に対して自己整合的に形成することができる。
【００７２】
次いで，図８に基づいて，本実施形態にかかる半導体装置の製造方法を説明する。図８は，本実施形態にかかる半導体装置の製造方法を示す断面工程図である。なお，本実施形態にかかる半導体装置の製造方法は，溝状領域を形成するまでの工程（図８（ａ）及び図８（ｂ））は，第１の実施の形態と同様であるので（図２（ａ）及び図２（ｂ）），その説明は省略する。
【００７３】
図８（ｃ）に示すように，ホトリソグラフィ法及びエッチング法により，ＮＭＯＳ部とＰＭＯＳ部の境界部のＷＳｉ２層４０８を除去して溝状領域４２０を形成した後，例えばＣＶＤ法により全面に窒化膜４４１を堆積し，さらに，ＣＭＰ法により窒化膜４４１の表面を平坦化する。
【００７４】
次いで，ホトリソグラフィ法及びエッチング法により，ゲート電極４０９を形成し，さらにホトリソグラフィ法及びインプランテーション法によりソース／ドレイン層４１０をＰウェル４０３，Ｎウェル４０４各々に対して形成する。
【００７５】
さらに，例えばＣＶＤ法により全面に窒化膜を堆積した後，エッチバック法により窒化膜のサイドウォール４４２を形成する。
【００７６】
次いで，例えばＣＶＤ法により酸化膜４１１を全面に堆積した後，ホトリソグラフィ法及びエッチング法によりソース／ドレイン層４１０上のコンタクト４１２及びゲート電極４０９上のコンタクト４１３を別々の工程で形成する。
【００７７】
なお，本実施形態においては，ソース／ドレイン層４１０上のコンタクト４１２を形成する領域には窒化膜が形成されておらず，ゲート電極上のコンタクトを形成する領域には窒化膜及びＷＳｉ２層が形成されているので，ソース／ドレイン層上のコンタクト及びゲート電極上のコンタクトを同一工程で同時に形成することができない。
【００７８】
以上のように．本実施形態においては，溝状領域内部及びＷＳｉ２層上の全面に窒化膜が形成されて，ゲート電極部の側面は窒化膜からなるサイドウオールが形成されているので，ソース／ドレイン層上のコンタクトをゲート電極に対して自己整合的に形成することができる。この結果，多結晶シリコン層のＰ型不純物とＮ型不純物の相互拡散を低減することができると共に，ソース／ドレイン層上のコンタクトを容易に形成することができる。さらに，自己整合的にソース／ドレイン層上のコンタクトを形成することができるので，更なる微細化構造の半導体装置を提供する際に有利な構造となる。
【００７９】
（第５の実施の形態）
第４の実施の形態においては，溝状領域内部及びＷＳｉ２層上の全面に窒化膜を形成した構成を説明したが，本実施形態においては，溝状領域内部には窒化膜を形成せずにＷＳｉ２層上にのみ窒化膜が形成される。
【００８０】
以下，図９を参照しながら，本実施形態にかかる半導体装置の構成について説明する。なお，図９（ａ）は，本実施形態にかかる半導体装置の構成を示す上面図である。図９（ｂ）は，本実施形態にかかる半導体装置の構成を示す，ａ−ａ’断面図である。図９（ｃ）は，本実施形態にかかる半導体装置の構成を示す，ｂ−ｂ’断面図である。
【００８１】
まず，図９に示すように，シリコン基板５０１には，例えばＳＴＩ法により素子分離絶縁膜５０２が形成されており，さらに，ＮＭＯＳ部及びＰＭＯＳ部には，各々，ホトリソグラフィ法及びインプランテーション法により不純物が注入されてＰウェル５０３及びＮウェル５０４が形成されている。また，Ｐウェル５０３及びＮウェル５０４には，ホトリソグラフィ法及びインプランテーション法によりソース／ドレイン層５１０が各々形成されている。
【００８２】
Ｐウェル５０３及びＮウェル５０４上には，例えば熱酸化法によりゲート酸化膜５０５が全面に形成されており，さらにゲート酸化膜５０５上には，多結晶シリコン層５０６，５０７が堆積される。ＮＭＯＳ部上の多結晶シリコン層５０６には例えば砒素などのＮ型不純物，ＰＭＯＳ部上の多結晶シリコン層５０７には例えばボロン（硼素）などのＰ型不純物が例えばホトリソグラフィ法及びインプランテーション法などにより注入されて，Ｎ＋多結晶シリコン層５０６及びＰ＋多結晶シリコン層５０７がそれぞれ形成されている。
【００８３】
かかる多結晶シリコン層５０６，５０７上には，例えばスパッタ法あるいはＣＶＤ法により例えばＷＳｉ２層などの第１の導電層５０８が形成されている。また，ＷＳｉ２層５０８には，第１の実施の形態と同様に，ＮＭＯＳ部とＰＭＯＳ部の境界部上に溝状領域５２０が形成され，ＮＭＯＳ部のＷＳｉ２層５０８とＰＭＯＳ部のＷＳｉ２層５０８が分離している。
【００８４】
また，ホリソグラフィ法及びエッチング法によりゲート電極５０９が形成されており，その上には，例えばＣＶＤ法により酸化膜５１１が形成されている。
【００８５】
本実施形態においては，第４の実施の形態と異なり，溝状領域内部には，窒化膜が形成されない。一方，第４の実施の形態と同様に，ゲート電極部には窒化膜からなるサイドウオールが形成されているので，ソース／ドレイン層上のコンタクトをゲート電極に対して自己整合的に形成することができる。
【００８６】
また，ソース／ドレイン層５１０上にはコンタクト５１２が，ゲート電極５０９上にはコンタクト５１３が各々形成されている。なお，図９（ａ）に示すように，第４の実施の形態と異なり，ゲート電極４０９上のコンタクト４１３を形成する領域には窒化膜が形成されていない。このため，ソース／ドレイン層４１０上のコンタクト４１２とゲート電極４０９上のコンタクト４１３を，同一のマスクを使用して同一工程で形成することができる。
【００８７】
次いで，図１０に基づいて，本実施形態にかかる半導体装置の製造方法を説明する。図１０は，本実施形態にかかる半導体装置の製造方法を示す断面工程図である。なお，本実施形態にかかる半導体装置の製造方法は，Ｎ＋多結晶シリコン及びＰ＋多結晶シリコン層上にＷＳｉ２層を堆積するまでの工程は（図１０（ａ）），第１の実施の形態と同様であるので（図２（ａ）），その説明は省略する。
【００８８】
図１０（ｂ）に示すように，Ｎ＋多結晶シリコン層５０６及びＰ＋多結晶シリコン層５０７からなる多結晶シリコン層上の全面にＷＳｉ２層５０８を堆積した後，例えばＣＶＤ法により窒化膜５５１を全面に堆積する。
【００８９】
その後，ホトリソグラフィ法及びエッチング法により，ＮＭＯＳ部とＰＭＯＳ部の境界部の窒化膜５５１及びＷＳｉ２層５０８を除去して溝状領域５２０を形成すると同時に，ゲート電極５０９上でコンタクト５１３を形成する領域の窒化膜５５１及びＷＳｉ２層５０８も除去する。
【００９０】
このホトリソグラフィ法で使用するマスクデータは，ウェル形成時に使用したマスクデータとゲート電極上に形成するコンタクトのマスクデータとを合成して作成することができる。このように合成されたマスクを使用して，溝状領域５２０を形成すると同時にゲート電極５０９上のコンタクト５１３を形成する領域の窒化膜５５１及びＷＳｉ２層５０８も同時に除去することができる。
【００９１】
次いで，ホトリソグラフィ法及びエッチング法により，ゲート電極５０９を形成し，さらにホトリソグラフィ法及びインプランテーション法によりソース／ドレイン層５１０をＰウェル５０３，Ｎウェル５０４各々に対して形成する。
【００９２】
その後，図１０（ｃ）に示すように，例えばＣＶＤ法により全面に窒化膜を堆積し，さらに，エッチング法により窒化膜からなるサイドウォール５５２を形成する。さらに，例えばＣＶＤ法により全面に酸化膜５１１を堆積した後，ホトリソグラフィ法及びエッチング法によりソース／ドレイン層５１０上のコンタクト５１２及びゲート電極５０９上のコンタクト５１３を同時に形成する。
【００９３】
本実施形態においては，溝状領域の形成時にゲート電極上のコンタクトを形成する領域の窒化膜及びＷＳｉ２層が除去されているので，ソース／ドレイン層上のコンタクト及びゲート電極上のコンタクトを同一マスクを使用して同一工程で同時に形成することができる。
【００９４】
以上のように．本実施形態においては，ゲート電極上のコンタクト形成領域の窒化膜及び第１の導電層が除去されているので，ソース／ドレイン層上のコンタクトとゲート電極上のコンタクトを，同一マスクを使用して同一工程で同時に開口することができる。この結果，多結晶シリコン層のＮ型不純物及びＰ型不純物の相互拡散を低減することができると共にプロセスを簡素化して製造コストの削減を図ることができる。また，自己整合的にソース／ドレイン層上のコンタクトを形成することができるので，更なる微細化構造の半導体装置を提供する際に有利な構造となる。
【００９５】
以上，本発明に係る好適な実施の形態について説明したが，本発明はかかる構成に限定されない。当業者であれば，特許請求の範囲に記載された技術思想の範囲内において，各種の修正例及び変更例を想定し得るものであり，それらの修正例及び変更例についても本発明の技術範囲に包含されるものと了解される。
【００９６】
例えば，上記実施形態においては，第１の導電層として，タングステンシリサイドを採用した構成を例に挙げて説明したが，かかる例に限定されない。例えば金属タングステンなど他の材質であっても実施することができる。
【００９７】
また，上記実施形態においては，第２の導電層として，コバルトシリサイド層を採用した構成を例に挙げて説明したが，かかる例に限定されない。例えば，チタンシリサイド層など他の材質であっても実施することができる。なお，このとき，不純物の拡散係数が小さく，かつ電気伝導率の高い材料を使用するのが好ましい。
【００９８】
また，上記実施形態においては，第２の導電層（コバルトシリサイド層）を自己整合的に形成する例を挙げて説明したが，従来の薄膜形成手段を使用して形成することもできる。
【００９９】
【発明の効果】
ＰＭＯＳ部とＮＭＯＳ部との境界領域上のＷＳｉ２層に溝状領域が形成され，ＰＭＯＳ部のＷＳｉ２層とＮＭＯＳ部のＷＳｉ２層とが分離しているので，不純物がＷＳｉ２層を介して相互拡散することを低減することができる。
【図面の簡単な説明】
【図１】第１の実施の形態にかかる半導体装置の構成を示す説明図である。
【図２】第１の実施の形態にかかる半導体装置の製造方法を示す断面図である。
【図３】第２の実施の形態にかかる半導体装置の構成を示す説明図である。
【図４】第２の実施の形態にかかる半導体装置の製造方法を示す断面図である。
【図５】第３の実施の形態にかかる半導体装置の構成を示す説明図である。
【図６】第３の実施の形態にかかる半導体装置の製造方法を示す断面図である。
【図７】第４の実施の形態にかかる半導体装置の構成を示す説明図である。
【図８】第４の実施の形態にかかる半導体装置の製造方法を示す断面図である。
【図９】第５の実施の形態にかかる半導体装置の構成を示す説明図である。
【図１０】第５の実施の形態にかかる半導体装置の製造方法を示す断面図である。
【符号の説明】
１０１ シリコン基板
１０２ 素子分離絶縁膜
１０３ Ｐウェル
１０４ Ｎウェル
１０５ ゲート酸化膜
１０６ Ｎ＋多結晶シリコン層
１０７ Ｐ＋多結晶シリコン層
１０８ ＷＳｉ２層
１０９ ゲート電極
１１０ ソース／ドレイン層
１１１ 酸化膜
１１２，１１３ コンタクト
２２１ サイドウオール
２２２ ＣｏＳｉ２層
３３１ 絶縁膜（酸化膜）
４４１ 窒化膜
Claims (3)
- 第１のマスキングパターンを使用して，半導体基板にＰウェル及びＮウェルを形成する工程と，前記半導体基板に形成されたＰウェル及びＮウェル上に，ゲート絶縁膜を形成する工程と，前記ゲート絶縁膜上に，Ｎ型不純物を含有する多結晶シリコン層とＰ型不純物を含有する多結晶シリコン層からなる多結晶シリコン層を形成する工程と，前記多結晶シリコン層上の全面に第１の導電層を形成する工程と，第２のマスキングパターンを使用して，前記Ｎ型不純物を含有する多結晶シリコン層とＰ型不純物を含有する多結晶シリコン層との境界を含む所定領域上の第１の導電層を除去して溝状領域を形成する工程と，フォトリソグラフィ法及びエッチング法によりゲート電極を形成する工程と，前記ゲート電極を形成した後，フォトグラフィ法及びイオンプランテーション法により，Ｐウェル及びＮウェルに各々ソース／ドレイン層を形成する工程と，を有するデュアルゲート型ＣＭＯＳ半導体装置の製造方法であって，
さらに，前記多結晶シリコン層上の全面に第１の導電層を形成する工程の後に，前記第１の導電層上に窒化膜からなる絶縁膜を形成する工程を有し，
前記第１の導電層に溝状領域を形成する工程は，前記第１の導電層上の前記窒化膜からなる絶縁膜及び前記第１の導電層を同時に除去して溝状領域を形成する工程である，
ことを特徴とするデュアルゲート型ＣＭＯＳ半導体装置の製造方法。 - 前記第１の導電層上の窒化膜からなる絶縁膜及び前記第１の導電層を同時に除去して溝状領域を形成する工程は，前記溝状領域の形成と同時に，前記ゲート電極上のコンタクト形成領域の前記第１の導電層及び前記窒化膜からなる絶縁膜を除去する工程であって，
さらに，前記ゲート電極を形成する工程の後に，前記ゲート電極に対して窒化膜からなるサイドウォールを形成する工程とを含み，
前記ソース／ドレイン層上のコンタクトを形成する工程は，前記ゲート電極上のコンタクトを形成すると同時に，前記ソース／ドレイン層上のコンタクトを自己整合的に形成する工程である，
ことを特徴とする請求項１に記載のデュアルゲート型ＣＭＯＳ半導体装置の製造方法。 - 半導体基板に形成されたＮＭＯＳ部とＰＭＯＳ部上に，Ｎ型不純物を含有する多結晶シリコン層及びＰ型不純物を含有する多結晶シリコン層からなる多結晶シリコン層と前記多結晶シリコン層上に形成される第１の導電層とからなるゲート電極を有し，前記Ｎ型不純物を含有する多結晶シリコン層及び前記Ｐ型不純物を含有する多結晶シリコン層との境界を含む所定領域上には，前記第１の導電層が形成されない溝状領域を有するデュアルゲート型ＣＭＯＳ半導体装置であって，
前記デュアルゲート型ＣＭＯＳ半導体装置は，前記請求項２に記載の方法により形成される，
ことを特徴とするデュアルゲート型ＣＭＯＳ半導体装置。
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