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JP4899085B2 - 半導体装置およびその製造方法 - Google Patents
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Description

本発明は半導体装置およびその製造方法に関し、特に層間コンタクト構造を有する半導体装置およびその製造方法に関する。
ｎチャネル型ＭＯＳ電界効果トランジスタ（ｎＭＯＳ）とｐチャネル型ＭＯＳ電界効果トランジスタ（ｐＭＯＳ）で構成される相補型のＭＯＳ電界効果トランジスタ（ＣＭＯＳ）では、ｎＭＯＳ，ｐＭＯＳそれぞれのキャリア移動度を向上させ、双方の高速化を図ることが望ましい。
キャリア移動度を向上させるための方法としては、従来、シリコン（Ｓｉ）チャネル領域の下地やＳｉチャネル領域を挟むソース／ドレイン領域にシリコンゲルマニウム（ＳｉＧｅ）を用いる方法がある。このほか、トランジスタ上に所定の膜、例えば所定膜厚あるいは所定面積の膜を形成し、そのチャネル領域にその膜に応じた所定の応力を印加する方法等も提案されている（例えば特許文献１参照）。
一般に、チャネル領域の引っ張り応力は電子移動度の向上に、また、チャネル領域の圧縮応力は正孔移動度の向上に、それぞれ効果的である。ＣＭＯＳであれば、ｎＭＯＳ側に引っ張り応力を印加する膜を形成し、ｐＭＯＳ側に圧縮応力を印加する膜を形成することによって、それぞれのキャリア移動度の向上が図られるようになる。
特開２００５−０５７３０１号公報
しかし、ｎＭＯＳ上とｐＭＯＳ上にそれぞれのチャネル領域に所定の応力を印加するための膜（応力膜）を形成する場合には、以下に示すような問題点があった。
ここで、まず、ＣＭＯＳインバータ回路を例に、そのｎＭＯＳ上とｐＭＯＳ上に所定の応力膜を張り分ける方法について説明する。
図３５から図４１は応力膜形成方法の一例を示す図であって、図３５は応力膜形成前の状態を示す要部断面模式図、図３６は第１のエッチングストッパ膜の形成工程の要部断面模式図、図３７は第１の応力膜および第２のエッチングストッパ膜の形成工程の要部断面模式図、図３８は第１のエッチング工程の要部断面模式図、図３９は第２の応力膜および第３のエッチングストッパ膜の形成工程の要部断面模式図、図４０は第２のエッチング工程の要部断面模式図、図４１は層間絶縁膜の形成工程の要部断面模式図である。
応力膜の形成に当たり、まず、図３５に示すように、１枚のＳｉ基板１０１を用いてｎＭＯＳ１２０およびｐＭＯＳ１３０が形成されたＣＭＯＳ１００を形成する。このＣＭＯＳ１００において、ｎＭＯＳ１２０とｐＭＯＳ１３０は、ＳＴＩ（Shallow Trench Isolation）１０２によって素子分離されており、ｎＭＯＳ１２０側、ｐＭＯＳ１３０側のＳｉ基板１０１内にはそれぞれｐウェル１２１、ｎウェル１３１が形成されている。ｐウェル１２１とｎウェル１３１の境界は、ｎＭＯＳ１２０とｐＭＯＳ１３０のほぼ真ん中の位置になる。
ｎＭＯＳ１２０とｐＭＯＳ１３０は、ゲート絶縁膜１０３を介して共通のゲート電極１０４を有している。ゲート電極１０４の側壁には、図示しないサイドウォールが形成され、ゲート電極１０４の両側のＳｉ基板１０１内には、図示しないソース／ドレイン領域が形成されている。また、ゲート電極１０４上には、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）等を用いたシリサイド領域１０５が形成されている。なお、ゲート電極１０４同様、ソース／ドレイン領域上にもシリサイド領域が形成されるが、ここではその図示を省略している。
このような基本構造を有するＣＭＯＳ１００の形成後、図３６に示すように、全面にＴＥＯＳ（Tetra Ethyl Ortho Silicate）を用いた酸化シリコン（ＳｉＯ2）膜を膜厚約１０ｎｍで形成し、第１のエッチングストッパ膜１０６を形成する。
次いで、図３７に示すように、全面に、引っ張り応力印加用の窒化シリコン（ＳｉＮ）膜を膜厚約８０ｎｍで形成し、第１の応力膜１０７を形成する。そして、その上にＳｉＯ2膜等を膜厚約２０ｎｍで形成し、第２のエッチングストッパ膜１０８を形成する。なお、この第２のエッチングストッパ膜１０８は、後述する第１のエッチング工程においてハードマスクとしての役割も果たす。また、第２のエッチングストッパ膜１０８は、その形成を省略することも可能である。
第１の応力膜１０７と第２のエッチングストッパ膜１０８の形成後は、ｐＭＯＳ１３０側に形成されている第１の応力膜１０７と第２のエッチングストッパ膜１０８をエッチングにより除去する。この第１のエッチング工程により、図３８に示すように、ｎＭＯＳ１２０側にだけ第１の応力膜１０７と第２のエッチングストッパ膜１０８を残した状態を得る。
次いで、図３９に示すように、全面に、圧縮応力印加用のＳｉＮ膜を膜厚約８０ｎｍで形成し、第２の応力膜１０９を形成する。そして、その上にＳｉＯ2膜等を膜厚約２０ｎｍで形成し、第３のエッチングストッパ膜１１０を形成する。なお、この第３のエッチングストッパ膜１１０は、後述する第２のエッチング工程においてハードマスクとしての役割も果たす。また、第３のエッチングストッパ膜１１０は、その形成を省略することも可能である。
第２の応力膜１０９と第３のエッチングストッパ膜１１０の形成後は、ｎＭＯＳ１２０側に形成されている第２の応力膜１０９と第３のエッチングストッパ膜１１０をエッチングにより除去する。この第２のエッチング工程により、図４０に示すように、ｐＭＯＳ１３０側にだけ第２の応力膜１０９と第３のエッチングストッパ膜１１０を残した状態を得る。なお、ここでは、ｎＭＯＳ１２０側の引っ張り応力印加用の第１の応力膜１０７と、ｐＭＯＳ１３０側の圧縮応力印加用の第２の応力膜１０９が、両者間のＳＴＩ１０２上で離れていたり重なり合っていたりすることなく、ｐウェル１２１とｎウェル１３１の境界のほぼ直上位置で接するように形成されている状態を示している。また、引っ張り応力を有する応力膜と圧縮応力を有する応力膜の形成順を逆にして、圧縮応力を有する応力膜を成長、パターニング、エッチングしてから引っ張り応力を有する応力膜を形成してもよい。
以後は、全面にＳｉＯ2膜やＰＳＧ（Phospho-Silicate Glass）膜等を膜厚約３７０ｎｍで形成して層間絶縁膜１１１を形成し、この層間絶縁膜１１１を貫通しさらにシリサイド領域１０５まで達するようにコンタクトホールを形成する。そして、最終的にそのコンタクトホールを所定の電極材料で埋め込み、コンタクト電極を形成する。
図４２はコンタクトホールの形成位置を示す要部断面模式図、図４３はコンタクトホールの形成位置を示す要部平面模式図である。図４２および図４３には、コンタクトホールの形成位置を点線で図示している。なお、図４３においては、便宜上、層間絶縁膜およびエッチングストッパ膜はその図示を省略している。
図４２および図４３に示すように、シリサイド領域１０５に通じるコンタクトホールを形成する領域（コンタクトホール形成領域）１１２は、通常の設計では、その中心が第１，第２の応力膜１０７，１０９の境界、換言すればｐウェル１２１とｎウェル１３１の境界（図中鎖線Ｑ）のほぼ真上になるように設定される。
しかしながら、そのようなコンタクトホール形成領域１１２にコンタクトホールを形成する場合、上記のような製法上、コンタクトホールの底部では、第１の応力膜１０７に比べて第２の応力膜１０９が単純に２倍程度厚く形成されている。そのため、第１，第２の応力膜１０７，１０９の膜質にもよるが、そのような部分をそのままエッチングすると、シリサイド領域１０５を露出させるためのオーバーエッチングが、第１の応力膜１０７の部分では充分であっても、第２の応力膜１０９の厚い部分では不足してしまう場合がある。その場合、充分なオーバーエッチングを行えばコンタクトホール形成領域１１２内の第２の応力膜１０９を取り除くことは可能である。しかし、その結果、そのコンタクトホール形成領域１１２内の下層のシリサイド領域１０５、特に第１の応力膜１０７の下にあるシリサイド領域１０５にエッチングダメージが入りやすく、抵抗が増加する等の問題が発生してしまう場合がある。
ここでは、第１，第２の応力膜１０７，１０９が所定の位置で接するように形成された場合を例にして述べたが、実際のデバイス製造過程では、第１，第２の応力膜１０７，１０９が部分的に重なっている場合や、第１，第２の応力膜１０７，１０９の間に隙間がある場合等も発生し得る。
図４４および図４５はコンタクトホール形成領域の別の例を示す要部断面模式図である。なお、図４４および図４５では、図４２に示した要素と同一の要素については同一の符号を付している。
図４４には、コンタクトホール形成領域１１２において、先に形成された第１の応力膜１０７の上に後から形成された第２の応力膜１０９が部分的に重なって形成されている状態を図示している。また、図４５には、コンタクトホール形成領域１１２の第１，第２の応力膜１０７，１０９の間に隙間が存在している状態を図示している。このような状態の違いは、第１，第２の応力膜１０７，１０９をパターニングする際の位置合わせ精度に起因する。実際のデバイス製造過程においては、この図４４あるいは図４５に示したような状態が存在したり、図４２、図４４、図４５に示したような状態が混在したりすることもあり得る。
例えば、位置ずれが生じていない図４２に示したような状態を基にエッチング条件を設定し、その条件で図４４や図４５に示したような状態のエッチングを行う場合を想定する。その場合、図４４のようにコンタクトホール形成領域１１２で第１，第２の応力膜１０７，１０９が重なっているような部分では、オーバーエッチングが不足して開口不良が発生してしまう可能性がある。特に第１の応力膜１０７上に第２のエッチングストッパ膜１０８を形成しているような場合には、より発生する可能性が高まる。また、図４５のようにコンタクトホール形成領域１１２に隙間があるような部分では、その隙間のシリサイド領域１０５あるいはその下層のゲート電極１０４が過剰にオーバーエッチングされてしまう可能性がある。
このように、ＣＭＯＳのｎＭＯＳ上とｐＭＯＳ上にそれぞれ所定の応力膜を張り分ける場合であって、それらの張り分け境界にコンタクトホールを形成しようとした場合には、その下層のシリサイド領域やゲート電極等の導電部にエッチングダメージが入ったり、そのような導電部への開口不良が発生したりすることがあり、抵抗増加や導通不良を招くおそれがあった。
本発明はこのような点に鑑みてなされたものであり、膜を張り分けた層を介してコンタクト構造を形成する際に生じ得る抵抗増加や導通不良が効果的に抑えられた半導体装置およびその製造方法を提供することを目的とする。
本発明の一観点によれば、半導体基板に形成された、導電型が異なる第１，第２ウェルと、前記第１，第２ウェルにそれぞれ形成され、共通のゲート電極を有する第１，第２トランジスタと、前記第１，第２トランジスタ上方にそれぞれ形成され、前記第１，第２トランジスタに対してそれぞれ応力を印加する第１，第２応力膜と、前記第１，第２応力膜のいずれか一方に形成され、前記ゲート電極に達するコンタクト電極と、を含み、前記第１，第２応力膜の境界が、前記第１，第２ウェルの境界よりも前記第１，第２ウェルのいずれか一方の側に位置し、前記コンタクト電極が、前記第１，第２ウェルの境界よりも前記第１，第２ウェルの他方の側に位置する半導体装置が提供される。
また、本発明の一観点によれば、半導体基板に形成された、導電型が異なる第１，第２ウェルに、共通のゲート電極を有する第１，第２トランジスタをそれぞれ形成する工程と、前記第１，第２トランジスタの形成後、形成された前記第１，第２トランジスタ上方にそれぞれ、前記第１，第２トランジスタに対してそれぞれ応力を印加する第１，第２応力膜を形成する工程と、前記第１，第２応力膜の形成後、形成された前記第１，第２応力膜のいずれか一方に、前記ゲート電極に達するコンタクトホールを形成する工程と、前記コンタクトホールの形成後、形成された前記コンタクトホールにコンタクト電極を形成する工程と、を含み、前記第１，第２応力膜を形成する工程では、前記第１，第２応力膜の境界が、前記第１，第２ウェルの境界よりも前記第１，第２ウェルのいずれか一方の側に位置するように、前記第１，第２応力膜を形成し、前記コンタクトホールを形成する工程では、前記コンタクトホールが、前記第１，第２ウェルの境界よりも前記第１，第２ウェルの他方の側に位置するように、前記コンタクトホールを形成する半導体装置の製造方法が提供される。
また、本発明の一観点によれば、半導体基板に形成された、導電型が異なる第１，第２ウェルに、共通のゲート電極を有する第１，第２トランジスタをそれぞれ形成する工程と、前記第１，第２トランジスタの形成後、形成された前記第１，第２トランジスタ上方に、前記第１トランジスタに対して応力を印加するための第１応力膜を形成する工程と、前記第１応力膜の形成後、前記第２トランジスタ上方の前記第１応力膜をエッチングにより除去する工程と、前記第２トランジスタ上方の前記第１応力膜を除去した後、前記第１，第２トランジスタ上方に、前記第２トランジスタに対して応力を印加するための第２応力膜を形成する工程と、前記第２応力膜の形成後、前記第２トランジスタ上方を含む領域にレジストを形成する工程と、前記レジストの形成後、前記レジストをマスクにして等方性エッチングを行い、前記レジストから露出する前記第２応力膜を除去する工程と、前記レジストから露出する前記第２応力膜の除去後、前記レジストを除去し、前記ゲート電極に達するコンタクトホールを形成する工程と、前記コンタクトホールの形成後、形成された前記コンタクトホールにコンタクト電極を形成する工程と、を含み、前記レジストを形成する工程では、前記レジストが前記第１，第２応力膜が重なる部分の一部を覆うように、かつ前記重なる部分の一部の長さを前記第２応力膜の膜厚よりも小さくして前記レジストを形成し、前記レジストから露出する前記第２応力膜を除去する工程では、前記等方性エッチングにより前記第１応力膜上方の前記第２応力膜を除去すると共に、前記第２応力膜の、前記第１応力膜との境界付近で膜厚が厚くなっている厚膜部分に前記等方性エッチングを進行させ、前記第１，第２応力膜の境界の段差をなくすか、または、当該段差を小さくし、前記コンタクトホールを形成する工程では、前記コンタクトホールを、前記等方性エッチング後の前記第１，第２応力膜の境界を含む領域に形成する半導体装置の製造方法が提供される。
開示の技術によれば、コンタクトホール形成時にはゲート電極等の導電部へのエッチングダメージや開口不良の発生が効果的に抑制され、低抵抗コンタクト構造を有する半導体装置が実現可能になる。
以下、本発明の実施の形態を、図面を参照して詳細に説明する。
まず、第１の実施の形態について説明する。
図１は第１の実施の形態の原理説明図である。
ここでは、まず、導電材料を用いて異なる領域上に跨る導電部を形成し、各領域の上層に異なる膜を張り分け、その後、その導電部に通じるコンタクト電極を形成して得られるコンタクト構造を例にして説明する。
例えば、ｎＭＯＳとｐＭＯＳがゲート電極を共有する構造のＣＭＯＳインバータ回路の場合、デバイス性能を向上させるためにｎＭＯＳ上とｐＭＯＳ上にそれぞれ異なる性質の応力膜を張り分けたときには、それらの応力膜を張り分けた上で、下層のゲート電極に通じるコンタクトホールが形成される。図１では、ゲート電極１上に形成されたシリサイド領域２の上に、第１のエッチングストッパ膜３を介して、性質の異なる第１，第２の応力膜４，５が形成されている。その上には、第１，第２の応力膜４，５上にそれぞれ形成された第２，第３のエッチングストッパ膜６，７を介して、層間絶縁膜８が形成されている。
ゲート電極１は、例えば、ポリシリコンで構成され、シリサイド領域２は、例えば、Ｃｏシリサイド、Ｎｉシリサイド、Ｔｉシリサイド等で構成される。第１，第２，第３のエッチングストッパ膜３，６，７は、例えば、ＴＥＯＳ系のＳｉＯ2膜等で構成される。層間絶縁膜８は、ＳｉＯ2膜やＰＳＧ膜等で構成される。
第１，第２の応力膜４，５は、例えば、膜質の異なるＳｉＮ膜であり、一方がｎＭＯＳ上に形成され、他方がｐＭＯＳ上に形成される。ｎＭＯＳ上に形成されるのがそのチャネル領域に引っ張り応力を印加する性質を有する膜であり、ｐＭＯＳ上に形成されるのがそのチャネル領域に圧縮応力を印加する性質を有する膜である。ＣＭＯＳに対してこのような応力膜の張り分けを行うことにより、ｎＭＯＳ，ｐＭＯＳそれぞれのキャリア移動度の向上を図ることが可能になる。
第１，第２の応力膜４，５の境界領域（張り分け領域）１０では、第２の応力膜５の方が厚く形成されている。これは、第１，第２の応力膜４，５の形成順に起因する。ｎＭＯＳ上とｐＭＯＳ上といったように、異なる領域にそれぞれ第１，第２の応力膜４，５を形成する場合には、例えば次のような手順になる。まず、全面に第１のエッチングストッパ膜３、第１の応力膜４および第２のエッチングストッパ膜６を形成する。次いで、最終的に第２の応力膜５を形成すべき領域から第２のエッチングストッパ膜６および第１の応力膜４を除去する。次いで、全面に第２の応力膜５および第３のエッチングストッパ膜７を形成し、最後に、第１の応力膜４上に形成された第３のエッチングストッパ膜７および第２の応力膜５を除去する。第１，第２の応力膜４，５をこのような手順で形成すると、先に形成された第１の応力膜４と後に形成された第２の応力膜５とが接する張り分け領域１０においては、第２の応力膜５の方が厚く形成されるようになる。
第１の実施の形態では、このような構造に対し、層間絶縁膜８を貫通してシリサイド領域２に達するコンタクトホールを形成する際、図１中点線で示すように、コンタクトホール形成領域９を、第１の応力膜４が形成されている領域に設定する。換言すれば、コンタクトホールを形成したときに、その底部に存在する応力膜が、第１の応力膜４の１種類のみになるようにする。その際は、第１，第２の応力膜４，５をそれぞれ形成する際に発生し得る位置ずれも考慮して、コンタクトホール形成領域９と第１，第２の応力膜４，５の張り分け領域１０の位置を設定する。なお、この点については後述する。
図１に示したようなコンタクトホール形成領域９と張り分け領域１０のレイアウトは、設計上は、それらを位置ずれなく形成するレイアウトを基準に、コンタクトホール形成領域９のレイアウトを変更する、張り分け領域１０のレイアウトを変更する、コンタクトホール形成領域９と張り分け領域１０のレイアウトを共に変更する、といった方法で実現することが可能である。いずれの方法を用いるかは、形成すべき回路の全体的なレイアウトを考慮して、有利なものを選択すればよい。
コンタクトホール形成領域９と張り分け領域１０のレイアウトを図１のように設定すると、コンタクトホールの形成時には、層間絶縁膜８、第２のエッチングストッパ膜６、第１の応力膜４および第１のエッチングストッパ膜３を順にエッチングすれば足りる。そのため、例えば、第１，第２の応力膜４，５の境界をエッチングしてコンタクトホールを形成する従来のような場合に比べ、シリサイド領域２へのエッチングダメージやオーバーエッチング不足の発生が抑えられ、低抵抗コンタクト構造が実現可能になる。
以上の説明では、第１，第２の応力膜４，５が位置ずれなく形成されている場合を例示したが、前述のように、たとえ位置ずれが発生して第１，第２の応力膜４，５が重なったり離れたりしている場合にもコンタクトホール底部の応力膜が１種類となるように、それらの張り分け領域とコンタクトホール形成領域９のレイアウトを設定する。
図２は第１の実施の形態における第１，第２の応力膜が重なっている場合の説明図、図３は第１の実施の形態における第１，第２の応力膜が離れている場合の説明図である。なお、図２および図３では、図１に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。
上記のような手順で第１，第２の応力膜４，５を形成する際には、例えば図２に示すように、第１の応力膜４の縁部直上に第２の応力膜５が重なって形成されてしまうような場合が発生し得る。このような位置ずれの発生を考慮し、コンタクトホール形成領域９が第１の応力膜４の形成されている領域になるように、図２に示したように張り分け領域１０ａとコンタクトホール形成領域９のレイアウトを設定する。
このほか、第１，第２の応力膜４，５を形成する際には、例えば図３に示すように、第１，第２の応力膜４，５が離れて形成されてしまうような場合も発生し得る。このような位置ずれの発生も考慮し、コンタクトホール形成領域９が第１の応力膜４の形成されている領域となるように、図３に示したように張り分け領域１０ｂとコンタクトホール形成領域９のレイアウトを設定する。
続いて、以上のような原理を用いた場合のＣＭＯＳの構成について具体的に説明する。
図４は第１の実施の形態のＣＭＯＳの構成例を示す要部断面模式図、図５は第１の実施の形態のＣＭＯＳの構成例を示す要部平面模式図である。ただし、図４は図５のＡ−Ａ断面模式図である。なお、図５では、便宜上、層間絶縁膜およびエッチングストッパ膜については図示を省略している。
図４および図５に示すＣＭＯＳ２０は、インバータ回路を構成するものであり、Ｓｉ基板２１を用いてｎＭＯＳ４０およびｐＭＯＳ５０が形成されており、ｎＭＯＳ４０とｐＭＯＳ５０は、ＳＴＩ２２によって素子分離されている。ｎＭＯＳ４０側、ｐＭＯＳ５０側のＳｉ基板２１内には、それぞれｐウェル４１、ｎウェル５１が形成されており、ｐウェル４１とｎウェル５１の境界は、ｎＭＯＳ４０とｐＭＯＳ５０のほぼ真ん中（図中鎖線Ｐ）の位置になる。
ｎＭＯＳ４０とｐＭＯＳ５０は、ゲート絶縁膜２３を介して、ポリシリコンを用いた共有のゲート電極２４を有している。ゲート電極２４の側壁には、図示しないサイドウォールが形成され、ゲート電極２４の両側のＳｉ基板２１内には、図示しないソース／ドレイン領域が形成されている。また、ゲート電極２４上には、Ｃｏ，Ｎｉ，Ｔｉ等を用いたシリサイド領域２５が形成されている。なお、ゲート電極２４同様、ソース／ドレイン領域上にもシリサイド領域が形成されるが、ここではソース／ドレイン領域と共にその図示を省略している。
そして、このような構造を有するｎＭＯＳ４０上には、第１のエッチングストッパ膜２６を介して、ｎＭＯＳ４０に引っ張り応力を印加するための第１の応力膜２７が形成され、その上には、第２のエッチングストッパ膜２８が形成されている。また、ｐＭＯＳ５０上には、第１のエッチングストッパ膜２６を介して、ｐＭＯＳ５０に圧縮応力を印加するための第２の応力膜２９が形成され、その上には、第３のエッチングストッパ膜３０が形成されている。第１，第２の応力膜２７，２９の張り分け領域３１では、第１の応力膜２７よりも第２の応力膜２９の方が厚く形成されている。さらに、第１，第２の応力膜２７，２９は、それらの張り分け領域３１が、ｎＭＯＳ４０とｐＭＯＳ５０の真ん中の位置よりもｐＭＯＳ５０側になるように形成されている。
このような構造の上に、層間絶縁膜３２が形成され、この層間絶縁膜３２を貫通しさらにシリサイド領域２５まで達するようにコンタクトホールが形成される。コンタクトホール形成領域３３は、ここではｎＭＯＳ４０とｐＭＯＳ５０のほぼ真ん中の位置、すなわちコンタクトホール中心が鎖線Ｐにほぼ一致するように設定されている。
上記のような構成を有するＣＭＯＳ２０を形成する際には、ｎＭＯＳ４０およびｐＭＯＳ５０を形成した後、まず、全面に第１のエッチングストッパ膜２６、第１の応力膜２７および第２のエッチングストッパ膜２８を形成する。
次いで、パターニングを行い、最終的に第２の応力膜２９を形成すべき領域から第２のエッチングストッパ膜２８および第１の応力膜２７を除去する。その際は、第２のエッチングストッパ膜２８をハードマスクとして利用する。ここでは第１，第２の応力膜２７，２９の張り分け領域３１が、装置のトータルオーバーレイ（ＴＯＬ）精度を考慮し、ｎＭＯＳ４０とｐＭＯＳ５０の真ん中の位置よりも可能な限りｐＭＯＳ５０側になるよう、第２のエッチングストッパ膜２８および第１の応力膜２７を除去する。
次いで、全面に第２の応力膜２９および第３のエッチングストッパ膜３０を形成し、最後に、パターニングを行って第１の応力膜２７上に形成された第３のエッチングストッパ膜３０および第２の応力膜２９を除去する。その際は、第３のエッチングストッパ膜３０をハードマスクとして利用する。
第１，第２の応力膜２７，２９は、例えば、互いに膜質の異なるＳｉＮ膜で構成され、膜厚は、共に約８０ｎｍとする。また、第１，第２，第３のエッチングストッパ膜２６，２８，３０は、例えば、ＴＥＯＳ系のＳｉＯ2膜を用いて構成され、第１のエッチングストッパ膜２６の膜厚は約１０ｎｍとし、第２，第３のエッチングストッパ膜２８，３０の膜厚は約２０ｎｍとする。
第１，第２の応力膜２７，２９をこのような順番で形成することにより、図４に示したように、張り分け領域３１がｐＭＯＳ５０側にあって、かつ、張り分け領域３１においては後に形成された第２の応力膜２９の方が厚く形成されるようになる。
その後、層間絶縁膜３２として例えばＰＳＧ膜を膜厚約３７０ｎｍで形成し、ｎＭＯＳ４０とｐＭＯＳ５０のほぼ真ん中のシリサイド領域２５に通じるコンタクトホールを形成するためのエッチングを行う。したがって、図４および図５に示したように、コンタクトホール形成領域３３と張り分け領域３１は、従来と異なり、ずれたレイアウトになる。
そのため、コンタクトホール形成のためのエッチングは、層間絶縁膜３２、第２のエッチングストッパ膜２８、第１の応力膜２７および第１のエッチングストッパ膜２６に対して行われ、得られるコンタクトホール底部の応力膜は、第１の応力膜２７の１種類のみになる。コンタクトホール形成領域３３と張り分け領域３１を上記のようなレイアウトとすることにより、シリサイド領域２５へのエッチングダメージやオーバーエッチング不足の発生が抑えられる。このようにして形成されるコンタクトホールに所定の導電材料を埋め込んでコンタクト電極を形成すれば、ＣＭＯＳ２０とのコンタクト抵抗の低い半導体装置が得られるようになる。
なお、以上の説明では、最終的に得られるコンタクトホール底部の応力膜を第１の応力膜２７の１種類のみとする場合について述べたが、コンタクトホール形成領域３３に第２の応力膜２９が一部含まれていても、上記同様の効果を得ることは可能である。第２の応力膜２９が一部含まれているような場合であっても、そのような領域がコンタクトホール形成領域３３に占める面積を小さく、例えばコンタクトホール開口面積の５０％未満にすれば、低抵抗のコンタクト構造が実現可能である。
また、第１，第２の応力膜２７，２９を張り分ける際には、パターニング時のマージン確保のために、それらの境界領域において、上記の図２や図３に示したように、それらが重なったり離れたりする場合が起こり得る。張り分け領域３１の位置を設定するときには、そのような位置ずれの発生も考慮する。すなわち、たとえそのような位置ずれが発生したとしても、コンタクトホール形成領域３３が、第１，第２の応力膜２７，２９が重なったり離れたりしている領域を所定値以上含まないように、張り分け領域３１の位置を設定する。
また、ここでは張り分け領域３１が真ん中よりもｐＭＯＳ５０側になるようなレイアウトとしたが、張り分け領域３１は真ん中に設定したまま、コンタクトホール形成領域３３が真ん中よりもｎＭＯＳ４０側になるようなレイアウトとしてもよい。勿論、張り分け領域３１の位置をｐＭＯＳ５０側に設定し、かつ、コンタクトホール形成領域３３をｎＭＯＳ４０側に設定するようにしてもよい。いずれのレイアウトとするかは、ＣＭＯＳ２０を含む回路全体のレイアウトを考慮し、有利なものを選択すればよい。
次に、第２の実施の形態について説明する。
図６は第２の実施の形態の原理説明図である。なお、図６では、図１に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。
第２の実施の形態は、コンタクトホール形成領域９が後から形成する第２の応力膜５側に設定されている点で、上記第１の実施の形態と相違する。すなわち、コンタクトホールを形成したときには、その底部に存在する応力膜が、第２の応力膜５の１種類のみになるように、コンタクトホール形成領域９と張り分け領域１０のレイアウトを設定する。例えば、図６に示したように、コンタクトホール形成領域９を、第１，第２の応力膜４，５の境界領域で第２の応力膜５の膜厚が厚くなっている部分を避けて、第２の応力膜５側に設定する。ただし、コンタクトホール形成領域９と張り分け領域１０のレイアウトを設定する際には、パターニング時の位置ずれの発生も考慮する必要がある。
図７は第２の実施の形態における第１，第２の応力膜が重なっている場合の説明図、図８は第２の実施の形態における第１，第２の応力膜が離れている場合の説明図である。なお、図７および図８では、図６に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。
この図７や図８に示すように、第１，第２の応力膜４，５が重なっている場合や離れている場合にも、コンタクトホール底部に存在する応力膜が第２の応力膜５の１種類のみになるように、コンタクトホール形成領域９と張り分け領域１０ａ，１０ｂのレイアウトを設定する。このような位置ずれを考慮する場合には、コンタクトホール形成領域９は、例えば、第１の応力膜４端面からのそのような位置ずれ量と、第２の応力膜５の厚膜部分の長さの合計分、第２の応力膜５側に設定する。
図６から図８に示したようなコンタクトホール形成領域９と張り分け領域１０，１０ａ，１０ｂのレイアウトは、設計上、それらを位置ずれなく形成するレイアウトを基準に、コンタクトホール形成領域９のレイアウトを変更する、張り分け領域１０，１０ａ，１０ｂのレイアウトを変更する、コンタクトホール形成領域９と張り分け領域１０，１０ａ，１０ｂのレイアウトを共に変更する、といった方法で実現することが可能である。いずれの方法を用いるかは、形成すべき回路の全体的なレイアウトを考慮して、有利なものを選択すればよい。
この第２の実施の形態のようなレイアウトを採ることによっても、コンタクトホールの形成時には、層間絶縁膜８、第３のエッチングストッパ膜７、第２の応力膜５および第１のエッチングストッパ膜３を順にエッチングすれば足り、シリサイド領域２へのエッチングダメージやオーバーエッチング不足の発生が効果的に抑えられるようになる。また、この第２の実施の形態のようなレイアウトは、コンタクトホール形成時に、第１の応力膜４上に形成されている第２のエッチングストッパ膜６を避けてエッチングすることができる点においても、第１，第２の応力膜４，５の境界領域をエッチングしてコンタクトホールを形成する場合に比べ、有効である。
なお、ここでは、最終的に得られるコンタクトホール底部の応力膜を第２の応力膜２９の１種類のみとする場合について述べたが、コンタクトホール形成領域３３に第１の応力膜２７が一部含まれていても、上記同様の効果を得ることは可能である。第１の応力膜２７が一部含まれているような場合であっても、そのような領域がコンタクトホール形成領域３３に占める面積を所定値以下とすれば、低抵抗のコンタクト構造が実現可能である。
また、ここでは、第２の応力膜５の厚膜部分を避けてコンタクトホール形成領域９を設定するようにしたが、必ずしもそのように設定することを要しない。境界領域における第２の応力膜５の膜厚増加が、エッチングプロセス上許容できる範囲であれば、コンタクトホール形成領域９に第２の応力膜５の厚膜部分が含まれていても構わない。
続いて、以上のような原理を用いた場合のＣＭＯＳの構成について具体的に説明する。
図９は第２の実施の形態のＣＭＯＳの構成例を示す要部断面模式図、図１０は第２の実施の形態のＣＭＯＳの構成例を示す要部平面模式図である。ただし、図９は図１０のＢ−Ｂ断面模式図である。なお、図１０では、便宜上、層間絶縁膜およびエッチングストッパ膜については図示を省略している。また、この図９および図１０では、図４および図５に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。
図９および図１０に示す第２の実施の形態のＣＭＯＳ６０では、第１，第２の応力膜２７，２９の張り分け領域３１が、ｎＭＯＳ４０とｐＭＯＳ５０の真ん中の位置よりもｎＭＯＳ４０側になるように形成されており、コンタクトホール形成領域３３が、ｎＭＯＳ４０とｐＭＯＳ５０のほぼ真ん中の位置に設定されている。その他の構成は、第１の実施の形態で述べたＣＭＯＳ２０と同じである。
これにより、コンタクトホール形成領域３３と張り分け領域３１がずれたレイアウトになるため、コンタクトホール形成のためのエッチングは、層間絶縁膜３２、第３のエッチングストッパ膜３０、第２の応力膜２９および第１のエッチングストッパ膜２６に対して行われる。したがって、得られるコンタクトホール底部の応力膜は、第２の応力膜２９の１種類のみになる。なお、コンタクトホール形成領域３３に第１の応力膜２７が一部含まれていても、そのような領域がコンタクトホール形成領域３３に占める面積を所定値以下とすれば、同様の効果を得ることは可能である。
また、第１，第２の応力膜２７，２９の境界領域における上記の図７や図８に示したような位置ずれの発生も考慮し、位置ずれの長さや第２の応力膜５の厚膜部分の長さを適切に設定して、コンタクトホール形成領域３３と張り分け領域３１をレイアウトする。その際、ここでは張り分け領域３１が真ん中よりもｎＭＯＳ４０側になるようなレイアウトとしたが、張り分け領域３１は真ん中に設定したまま、コンタクトホール形成領域３３が真ん中よりもｐＭＯＳ５０側になるようなレイアウトとしてもよい。勿論、張り分け領域３１の位置をｎＭＯＳ４０側に設定し、かつ、コンタクトホール形成領域３３をｐＭＯＳ５０側に設定するようにしてもよい。いずれのレイアウトとするかは、ＣＭＯＳ６０を含む回路全体のレイアウトを考慮し、有利なものを選択すればよい。
次に、第３の実施の形態について説明する。
上記の第１，第２の実施の形態では、例えば図１や図６に示したように、第１，第２の応力膜４，５を張り分ける際、第１，第２，第３のエッチングストッパ膜３，６，７を用いる場合を例にして説明したが、そのようなエッチングストッパ膜の形成を一部省略して第１，第２の応力膜４，５を張り分けることも可能である。
図１１から図１３はエッチングストッパ膜の形成を一部省略した場合の説明図である。なお、図１１から図１３では、図１に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。
例えば、第３のエッチングストッパ膜７の形成を省略した場合は、図１１から図１３に示すような構造になる。このような構造に対しても、上記の第１，第２の実施の形態で述べたように、コンタクトホール形成領域９を、図１１に示したように第１の応力膜４側に設定したり、図１２および図１３に示したように第２の応力膜５側に設定したりすることができる。境界領域における第２の応力膜５の膜厚増加が、エッチングプロセス上許容できる範囲であれば、図１３のようにコンタクトホール形成領域９に第２の応力膜５の厚膜部分が含まれていても構わない。
特に、図１２および図１３に示したように、コンタクトホール形成領域９を第２の応力膜５側に設定する場合には、コンタクトホール形成時に、第１の応力膜４上に形成されている第２のエッチングストッパ膜６を避けてエッチングすることができる。また、第３のエッチングストッパ膜７の形成を省略するため、工程数を削減することが可能になる。なお、第３のエッチングストッパ膜７を用いずに第１，第２の応力膜４，５を張り分ける際には、第２の応力膜５のエッチング条件やエッチング方法（例えばコントロールエッチ）を適切に設定すればよい。
なお、ここでは第３のエッチングストッパ膜７の形成を省略する場合を例にして述べたが、第２のエッチングストッパ膜６の形成を省略することもできる。その場合は、上記同様、コンタクトホール形成領域９を第１の応力膜４側に設定する際に特に有効になる。このように第２のエッチングストッパ膜６の形成を省略した場合には、張り分けの際、第１の応力膜４が、その上に形成された第２の応力膜５をエッチングするときのエッチングストッパ膜として機能するようになる。勿論、第２，第３のエッチングストッパ膜６，７の形成を共に省略することもでき、上記のような効果を得ることが可能である。
次に、第４の実施の形態について説明する。
図１４は第４の実施の形態の原理説明図である。なお、図１４では、図１に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。
第４の実施の形態は、図１４に示すように、コンタクトホール形成領域９ａに第１，第２の応力膜４，５の張り分け領域１０が存在するが、形成されるコンタクトホールの開口サイズが充分大きくなるように設定している点で、上記第１の実施の形態と相違する。このように大きな開口サイズのコンタクトホールを形成できるようにそのコンタクトホール形成領域９ａを設定すると、そこに張り分け領域１０が存在する場合にも、そのコンタクトホール形成領域９ａには第２の応力膜５の厚膜部分以外の領域も多く含まれるようになる。これにより、コンタクトホールを形成したときには、たとえ厚膜部分で開口不良が発生したとしても、厚膜部分以外の領域を開口することができ、コンタクト電極とゲート電極１の間の導通を確保することが可能になる。
コンタクトホール形成領域９ａを設定する際には、例えば、コンタクトホール底面の形状が、ゲート電極１およびシリサイド領域２の長手方向に長い略矩形形状や、ゲート電極１およびシリサイド領域２の長手方向に長軸を有する略楕円形状等とすればよい。また、その際は、第２の応力膜５の厚膜部分以外の領域の面積が、コンタクトホール開口面積の５０％以上を占めるようにすることが好ましい。
なお、この第４の実施の形態を、第１，第２の応力膜４，５がそれらの境界領域において重なっていたり離れていたりするような場合に適用することも可能である。その場合は、コンタクトホール底面の形状を上記のような所定形状とすると共に、第２の応力膜５の厚膜部分以外の領域と第１，第２の応力膜４，５が重なっている部分や離れている部分の合計面積が所定値以上になるようにすればよい。
また、この第４の実施の形態の原理を、上記の第１，第２，第３の実施の形態の原理と組み合わせることも可能である。
次に、第５の実施の形態について説明する。
図１５および図１６は第５の実施の形態の原理説明図である。
この図１５および図１６には、第１，第２の応力膜７０，７１を異なる領域に張り分ける際の途中工程の要部断面を模式的に図示している。
図１５に示した状態は、第１の応力膜７０を全面に形成した後、パターニングおよびエッチングを行って、第２の応力膜７１を形成すべき領域にある第１の応力膜７０を除去し、その後、全面に第２の応力膜７１を形成することによって得られる。そして、残る第１の応力膜７０上に形成された第２の応力膜７１を除去し、異なる領域に第１，第２の応力膜７０，７１を張り分ける。
この第５の実施の形態では、第１の応力膜７０上の第２の応力膜７１を除去する際に、例えば、図１６に示すように、まず、第１の応力膜７０の直上領域を除く領域にレジスト７２を形成する。そして、このレジスト７２をマスクにして等方性エッチングを行い、露出する第２の応力膜７１を除去する。このときの等方性エッチングは、ウェットエッチングでもドライエッチングでも構わない。
このように等方性エッチングを行うと、図１６に示したように、第１の応力膜７０上の第２の応力膜７１が除去されると共に、第１，第２の応力膜７０，７１の境界領域に存在する第２の応力膜７１の厚膜部分にもエッチングが進行する。これにより、第１，第２の応力膜７０，７１の境界領域には、段差がなくなるか、あるいはその境界領域の段差が小さくなる。したがって、その境界領域を含む位置にコンタクトホール形成領域を設定した場合にも、第１，第２の応力膜７０，７１の下地へのエッチングダメージや開口不良の発生を抑えることができるようになる。
図１７は等方性エッチングを行ったときの電子顕微鏡写真である。
図１７には、上記の図１５および図１６に示したような手順で、第１，第２の応力膜７０，７１を形成し、レジスト７２を形成して等方性エッチングを行った場合の電子顕微鏡写真の一例を示している。この図１７に示したように、所定パターンのレジスト７２の形成後に等方性エッチングを行うことにより、第１，第２の応力膜７０，７１の境界領域にあった第２の応力膜７１の厚膜部分を消失させ、第１，第２の応力膜７０，７１をフラットな状態で張り分けることができる。
なお、レジスト７２が第１の応力膜７０の直上領域にまで部分的に形成されているような場合であっても、このような等方性エッチングにより、第１，第２の応力膜７０，７１の重なり部分の発生を抑えることができ、同様の効果を得ることができる。特に、第１の応力膜７０上の第２の応力膜７１の重なり部分の長さが、第２の応力膜７１の膜厚よりも小さいときに有効である。また、レジスト７２が第２の応力膜７１の厚膜部分を露出させた状態で形成されているような場合であっても、このような等方性エッチングにより上記のような効果を得ることができる。
このような等方性エッチングを用いる第５の実施の形態の原理は、上記の第１，第２，第３，第４の実施の形態の原理と組み合わせることも可能である。
以下に、上記のような等方性エッチングを行うことによる効果についてさらに述べる。
図１８から図２５は等方性エッチングを行わずに異方性エッチングを行ってコンタクトホールを形成する場合の応力膜とコンタクトホールのレイアウトの模式図である。また、図２６から図３３は等方性エッチングを行ってから異方性エッチングを行ってコンタクトホールを形成する場合の応力膜とコンタクトホールのレイアウトの模式図である。なお、図２６から図３３はそれぞれ、図１８から図２５に対応しており、コンタクトホール形成前の等方性エッチングの有無のみが異なっている。
ここで、図１８から図２１、および図２６から図２９には、コンタクトホールを、位置ずれのない状態から、先に形成される第１の応力膜８０側へ変化させた場合を図示している。図２２から図２５、および図３０から図３３には、コンタクトホールを、位置ずれのない状態から、後から形成される第２の応力膜８１側へ変化させた場合を図示している。その変化量は、第１の応力膜８０の上面端８２からコンタクトホール中心８３までの距離をＳ（ｎｍ）とし、Ｓ＝０，４０，７０，１００としている。
また、図１８から図２５の各図の（Ａ）から（Ｆ）には、コンタクトホール形成前における第１の応力膜８０の上面端８２から第２の応力膜８１端面までの距離をＴ（ｎｍ）とし、Ｔ＝０，２０，４０，６０，８０，１００としたときの各状態を示している。また、図２６から図３３の各図の（Ａ）から（Ｆ）には、便宜上、それぞれ対応する図１８から図２５の各図の（Ａ）から（Ｆ）のＴ値を用いている。
図１８から図３３に示したように、コンタクトホールと応力膜のレイアウトを変化させることにより、コンタクトホールが１層の応力膜領域に形成されたり、コンタクトホール形成領域内に応力膜の重なりや隙間が生じたりするようになる。前述のように、コンタクトホール形成領域と応力膜の張り分け領域をずらしてレイアウトするような場合には、このようなレイアウト設計を基に、応力膜が１層の領域または大部分が１層である領域にコンタクトホール形成領域をレイアウトすればよい。あるいは、このようなレイアウト設計を基に、コンタクトホールの開口サイズを改めて設定すればよい。
また、この第５の実施の形態のように、等方性エッチングを行う場合には、図１８から図２５ではコンタクトホール形成領域内に第１，第２の応力膜８０，８１の境界、第２の応力膜８１の厚膜部分や隙間部分が含まれるような場合でも、それぞれ対応する図２６から図３３に示したように、そのような部分の影響を抑えてコンタクトホールの形成が行えるようになる。
例えば、図１８（Ｂ）に示したＳ＝０，Ｔ＝２０の場合、コンタクトホール形成領域内においては、第１，第２の応力膜８０，８１の重なり部分の長さが約２０ｎｍになる。一方、コンタクトホール形成前に等方性エッチングを行うと、図２６（Ｂ）に示したように、コンタクトホール形成領域内に段差がほとんどない状態で、コンタクトホールの形成が行えるようになる。
また、例えば、図２４（Ｄ）に示したＳ＝７０，Ｔ＝６０の場合、コンタクトホール形成領域内においては、第１，第２の応力膜８０，８１の隙間部分の長さが約３５ｎｍになる。一方、コンタクトホール形成前に等方性エッチングを行うと、図３２（Ｄ）に示したように、コンタクトホール形成領域内に隙間を生じさせることなく、段差がほとんどない状態で、コンタクトホールの形成が行えるようになる。
続いて、上記のようなレイアウト設計を基に、チェーンコンタクト構造を形成して電気的な測定を行った結果について述べる。
図３４はレイアウトと歩留まりの関係を示す図である。図３４において、横軸はコンタクトホール形成領域内の重なり部分の長さ（ｎｍ）を表し、縦軸はチェーンコンタクトの歩留まり（％）を表している。ただし、コンタクトホール形成領域内の重なり部分の長さは、等方性エッチングを行うものにあっては、等方性エッチングを行わないときのコンタクトホール形成領域内の重なり部分の長さとしている。なお、横軸に示したコンタクトホール形成領域内の重なり部分の長さは、コンタクトホール形成領域内の２種の応力膜（第１，第２の応力膜）の重なりをプラス（＋）で表し、コンタクトホール形成領域内でいずれの応力膜も形成されていない隙間をマイナス（−）で、それぞれ示している。
測定に当たり、ここでは、まず、第２の応力膜のエッチングに際し、等方性エッチングを行わずに異方性エッチングを行って導電部に通じる複数のコンタクトホールを形成し、それぞれにコンタクト電極を形成したチェーンコンタクトサンプルを作製した。第２の応力膜のエッチングに等方性エッチングを行わずに形成したチェーンコンタクト構造のサンプルについては、コンタクトホール形成に異なる異方性エッチング装置を用いてサンプル（Ｘ，Ｙ）を作製した。また、第２の応力膜のエッチングを等方性エッチングで行ってからコンタクトホールの異方性エッチングを行って応力膜下層の導電部に通じる複数のコンタクトホールを形成し、それぞれにコンタクト電極を形成したチェーンコンタクトサンプル（Ｗ）を作製した。
図３４より、第２の応力膜のエッチングを等方性エッチングで行わずに異方性エッチングで行ってコンタクトホールを形成した場合（サンプルＸ，Ｙ）には、コンタクトホール形成領域内に存在する重なり部分が長いときや重ならずに隙間ができているときに歩留まりが低下する傾向が認められた。コンタクトホール形成領域に応力膜が２層積層されている部分が多く含まれると開口不良が発生しやすく、また、コンタクトホール形成領域に応力膜が存在しない部分が多く含まれると応力膜下層の導電部がエッチングダメージを受けやすくなるためである。
一方、コンタクトホールの形成前に第２の応力膜の等方性エッチングを行った場合（サンプルＷ）には、等方性エッチングを行わないときにコンタクトホール形成領域内に重なりや隙間が生じていたものであっても高い歩留まりを示し、重なりや隙間の長さによらずほぼ１００％の歩留まりを示した。等方性エッチングにより、２種の応力膜境界に重なりを生じさせないようにすることができるため、２種の応力膜境界にコンタクトホールを形成したり、勿論いずれか１種の応力膜側にコンタクトホールを形成したりしても、導通を確保することができる。また、等方性エッチングによって２種の応力膜境界に隙間が生じたとしても、それが著しく大きくないあるいは応力膜を完全に貫通していなければ、応力膜下層の導電部へのエッチングダメージを抑えて、導通を確保することができる。
したがって、コンタクトホール形成前に等方性エッチングを行う場合には、上記のような知見を基に、コンタクトホール形成領域と応力膜境界のレイアウトのほか、等方性エッチングで除去すべき応力膜の領域等を設定すればよい。
以上、第１から第５の実施の形態で説明したように、２種類の膜が張り分けられている層にコンタクトホールを形成してコンタクト電極を形成する際には、コンタクトホールを一方の膜の領域または大部分が一方の膜である領域に形成する。あるいは、膜の張り分け境界にコンタクトホールを形成する場合に、そのコンタクトホールのサイズを充分大きくし、膜が厚くなっている部分、重なっている部分または離れている部分を除いた領域を確実に開口する。あるいは、膜の張り分け境界にコンタクトホールを形成する場合に、等方性エッチングによってそれらの境界の段差を減少または消失させてからコンタクトホールを形成する。これらのレイアウトやコンタクトホール形成方法を用いることにより、抵抗増加や導通不良が効果的に抑えられた低抵抗コンタクト構造を形成することが可能になる。
また、これらのレイアウトやコンタクトホール形成方法を、異なるトランジスタに応力膜を張り分けた際のコンタクト形成に採用することにより、低抵抗コンタクト構造を有する高性能の半導体装置が実現可能になる。
（付記１） コンタクト構造を有する半導体装置において、
導電部と、
前記導電部上層の所定の層に形成された第１，第２の膜と、
前記第１，第２の膜のいずれか一方の領域または前記第１，第２の膜のいずれか一方が大部分となる領域に形成されて前記導電部に達するコンタクト電極と、
を有することを特徴とする半導体装置。
（付記２） 前記第１，第２の膜のいずれか一方が大部分となる領域は、その大部分となる領域の面積が、その領域における前記コンタクト電極の断面積の半分以上を占めることを特徴とする付記１記載の半導体装置。
（付記３） 前記第１，第２の膜の少なくとも一方の上に、前記第１，第２の膜の上層に形成される層をエッチングする際に用いられるエッチングストッパ膜が形成されていることを特徴とする付記１記載の半導体装置。
（付記４） 前記第１，第２の膜のうち前記エッチングストッパ膜が形成されない膜が存在する場合には、
前記コンタクト電極は、前記エッチングストッパ膜が形成されない膜の領域または前記エッチングストッパ膜が形成されない膜が大部分となる領域に形成されることを特徴とする付記３記載の半導体装置。
（付記５） 前記導電部は、第１，第２のトランジスタが共有するゲート電極であり、
前記第１，第２の膜は、それぞれ前記第１，第２のトランジスタを覆うように形成されることを特徴とする付記１記載の半導体装置。
（付記６） 前記第１，第２の膜は、それぞれ前記第１，第２のトランジスタに対して応力を印加するための応力膜であることを特徴とする付記５記載の半導体装置。
（付記７） 前記第１，第２の膜の境界領域を、前記第１，第２のトランジスタ境界より前記第１，第２のトランジスタのいずれか一方の側にずらしていることを特徴とする付記５記載の半導体装置。
（付記８） 前記コンタクト電極の形成位置を、前記第１，第２のトランジスタ境界より前記第１，第２のトランジスタのいずれか一方の側にずらしていることを特徴とする付記５記載の半導体装置。
（付記９） 前記第１，第２の膜の境界領域を、前記第１，第２のトランジスタ境界より前記第１，第２のトランジスタのいずれか一方の側にずらし、前記コンタクト電極の形成位置を、前記第１，第２のトランジスタ境界より前記第１，第２のトランジスタの他方の側にずらしていることを特徴とする付記５記載の半導体装置。
（付記１０） コンタクト構造を有する半導体装置の製造方法において、
導電部を形成する工程と、
前記導電部上層の所定の層に第１，第２の膜を形成する工程と、
形成された前記第１，第２の膜のいずれか一方の領域または形成された前記第１，第２の膜のいずれか一方が大部分となる領域に前記導電部に達するコンタクトホールを形成する工程と、
形成された前記コンタクトホールにコンタクト電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記１１） 前記コンタクトホールを形成する工程においては、
前記コンタクトホールを前記第１，第２の膜のいずれか一方が大部分となる領域に形成する場合には、その大部分となる領域の面積が、その領域における前記コンタクトホールの開口面積の半分以上を占めるように前記コンタクトホールを形成することを特徴とする付記１０記載の半導体装置の製造方法。
（付記１２） 前記第１，第２の膜を形成する工程においては、
全面に前記第１の膜を形成し、形成された前記第１の膜を部分的に除去するエッチングを行い、エッチング後の全面に前記第２の膜を形成し、前記第１の膜上に形成されている前記第２の膜を除去するためのエッチングを行って、前記第１，第２の膜を形成し、
前記コンタクトホールを形成する工程においては、
前記第１，第２の膜を形成する工程において生じ得る前記第１，第２の膜の境界領域の位置ずれを考慮して、前記コンタクトホールを形成する領域を設定し、前記コンタクトホールを形成することを特徴とする付記１０記載の半導体装置の製造方法。
（付記１３） 前記第１，第２の膜を形成する工程においては、
全面に前記第１の膜を形成し、形成された前記第１の膜上にエッチングストッパ膜を形成し、形成された前記エッチングストッパ膜と前記第１の膜とを部分的に除去するエッチングを行い、エッチング後の全面に前記第２の膜を形成し、前記エッチングストッパ膜上に形成されている前記第２の膜を除去するためのエッチングを行って、前記第１，第２の膜を形成し、
前記コンタクトホールを形成する工程においては、
前記コンタクトホールを前記第１，第２の膜のいずれか一方の領域または前記第１，第２の膜のいずれか一方が大部分となる領域に形成することを特徴とする付記１０記載の半導体装置の製造方法。
（付記１４） 前記導電部は、第１，第２のトランジスタが共有するゲート電極であり、
前記第１，第２の膜は、それぞれ前記第１，第２のトランジスタを覆うように形成されることを特徴とする付記１０記載の半導体装置の製造方法。
（付記１５） コンタクト構造を有する半導体装置の製造方法において、
導電部を形成する工程と、
前記導電部上層の所定の層に第１の膜を形成する工程と、
形成された前記第１の膜を部分的に除去する工程と、
全面に第２の膜を形成する工程と、
形成された前記第２の膜の領域上に部分的にレジストを形成する工程と、
形成された前記レジストをマスクにして等方性エッチングを行い露出する前記第２の膜を除去する工程と、
前記導電部に達するコンタクトホールを形成する工程と、
形成された前記コンタクトホールにコンタクト電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記１６） 前記コンタクトホールを形成する工程においては、
前記コンタクトホールを、前記等方性エッチング後の前記第１，第２の膜の境界領域を含む領域に形成することを特徴とする付記１５記載の半導体装置の製造方法。
（付記１７） 前記レジストを形成する工程においては、
前記レジストを形成する領域に前記第１，第２の膜が重なる部分を含める場合には、前記重なる部分の長さを前記第２の膜の膜厚よりも小さくすることを特徴とする付記１５記載の半導体装置の製造方法。
（付記１８） 前記導電部は、第１，第２のトランジスタが共有するゲート電極であり、
前記第１，第２の膜は、それぞれ前記第１，第２のトランジスタを覆うように形成されることを特徴とする付記１５記載の半導体装置の製造方法。
第１の実施の形態の原理説明図である。 第１の実施の形態における第１，第２の応力膜が重なっている場合の説明図である。 第１の実施の形態における第１，第２の応力膜が離れている場合の説明図である。 第１の実施の形態のＣＭＯＳの構成例を示す要部断面模式図である。 第１の実施の形態のＣＭＯＳの構成例を示す要部平面模式図である。 第２の実施の形態の原理説明図である。 第２の実施の形態における第１，第２の応力膜が重なっている場合の説明図である。 第２の実施の形態における第１，第２の応力膜が離れている場合の説明図である。 第２の実施の形態のＣＭＯＳの構成例を示す要部断面模式図である。 第２の実施の形態のＣＭＯＳの構成例を示す要部平面模式図である。 エッチングストッパ膜の形成を一部省略した場合の説明図（その１）である。 エッチングストッパ膜の形成を一部省略した場合の説明図（その２）である。 エッチングストッパ膜の形成を一部省略した場合の説明図（その３）である。 第４の実施の形態の原理説明図である。 第５の実施の形態の原理説明図（その１）である。 第５の実施の形態の原理説明図（その２）である。 等方性エッチングを行ったときの電子顕微鏡写真である。 等方性エッチングを行わずに異方性エッチングを行ってコンタクトホールを形成する場合の応力膜とコンタクトホールのレイアウトの模式図（その１）である。 等方性エッチングを行わずに異方性エッチングを行ってコンタクトホールを形成する場合の応力膜とコンタクトホールのレイアウトの模式図（その２）である。 等方性エッチングを行わずに異方性エッチングを行ってコンタクトホールを形成する場合の応力膜とコンタクトホールのレイアウトの模式図（その３）である。 等方性エッチングを行わずに異方性エッチングを行ってコンタクトホールを形成する場合の応力膜とコンタクトホールのレイアウトの模式図（その４）である。 等方性エッチングを行わずに異方性エッチングを行ってコンタクトホールを形成する場合の応力膜とコンタクトホールのレイアウトの模式図（その５）である。 等方性エッチングを行わずに異方性エッチングを行ってコンタクトホールを形成する場合の応力膜とコンタクトホールのレイアウトの模式図（その６）である。 等方性エッチングを行わずに異方性エッチングを行ってコンタクトホールを形成する場合の応力膜とコンタクトホールのレイアウトの模式図（その７）である。 等方性エッチングを行わずに異方性エッチングを行ってコンタクトホールを形成する場合の応力膜とコンタクトホールのレイアウトの模式図（その８）である。 等方性エッチングを行ってから異方性エッチングを行ってコンタクトホールを形成する場合の応力膜とコンタクトホールのレイアウトの模式図（その１）である。 等方性エッチングを行ってから異方性エッチングを行ってコンタクトホールを形成する場合の応力膜とコンタクトホールのレイアウトの模式図（その２）である。 等方性エッチングを行ってから異方性エッチングを行ってコンタクトホールを形成する場合の応力膜とコンタクトホールのレイアウトの模式図（その３）である。 等方性エッチングを行ってから異方性エッチングを行ってコンタクトホールを形成する場合の応力膜とコンタクトホールのレイアウトの模式図（その４）である。 等方性エッチングを行ってから異方性エッチングを行ってコンタクトホールを形成する場合の応力膜とコンタクトホールのレイアウトの模式図（その５）である。 等方性エッチングを行ってから異方性エッチングを行ってコンタクトホールを形成する場合の応力膜とコンタクトホールのレイアウトの模式図（その６）である。 等方性エッチングを行ってから異方性エッチングを行ってコンタクトホールを形成する場合の応力膜とコンタクトホールのレイアウトの模式図（その７）である。 等方性エッチングを行ってから異方性エッチングを行ってコンタクトホールを形成する場合の応力膜とコンタクトホールのレイアウトの模式図（その８）である。 レイアウトと歩留まりの関係を示す図である。 応力膜形成前の状態を示す要部断面模式図である。 第１のエッチングストッパ膜の形成工程の要部断面模式図である。 第１の応力膜および第２のエッチングストッパ膜の形成工程の要部断面模式図である。 第１のエッチング工程の要部断面模式図である。 第２の応力膜および第３のエッチングストッパ膜の形成工程の要部断面模式図である。 第２のエッチング工程の要部断面模式図である。 層間絶縁膜の形成工程の要部断面模式図である。 コンタクトホールの形成位置を示す要部断面模式図である。 コンタクトホールの形成位置を示す要部平面模式図である。 コンタクトホール形成領域の別の例を示す要部断面模式図（その１）である。 コンタクトホール形成領域の別の例を示す要部断面模式図（その２）である。
１，２４ ゲート電極
２，２５ シリサイド領域
３，２６ 第１のエッチングストッパ膜
４，２７，７０，８０ 第１の応力膜
５，２９，７１，８１ 第２の応力膜
６，２８ 第２のエッチングストッパ膜
７，３０ 第３のエッチングストッパ膜
８，３２ 層間絶縁膜
９，９ａ，３３ コンタクトホール形成領域
１０，１０ａ，１０ｂ，３１ 張り分け領域
２０，６０ ＣＭＯＳ
２１ Ｓｉ基板
２２ ＳＴＩ
２３ ゲート絶縁膜
４０ ｎＭＯＳ
４１ ｐウェル
５０ ｐＭＯＳ
５１ ｎウェル
７２ レジスト
８２ 上面端
８３ コンタクトホール中心
Ｓ，Ｔ 距離
Ｘ，Ｙ，Ｗ サンプル

Claims (4)

  1. 半導体基板に形成された、導電型が異なる第１，第２ウェルと、
    前記第１，第２ウェルにそれぞれ形成され、共通のゲート電極を有する第１，第２トランジスタと、
    前記第１，第２トランジスタ上方にそれぞれ形成され、前記第１，第２トランジスタに対してそれぞれ応力を印加する第１，第２応力膜と、
    前記第１，第２応力膜のいずれか一方に形成され、前記ゲート電極に達するコンタクト電極と、
    を含み、
    前記第１，第２応力膜の境界が、前記第１，第２ウェルの境界よりも前記第１，第２ウェルのいずれか一方の側に位置し、
    前記コンタクト電極が、前記第１，第２ウェルの境界よりも前記第１，第２ウェルの他方の側に位置する、
    ことを特徴とする半導体装置。
  2. 半導体基板に形成された、導電型が異なる第１，第２ウェルに、共通のゲート電極を有する第１，第２トランジスタをそれぞれ形成する工程と、
    前記第１，第２トランジスタの形成後、形成された前記第１，第２トランジスタ上方にそれぞれ、前記第１，第２トランジスタに対してそれぞれ応力を印加する第１，第２応力膜を形成する工程と、
    前記第１，第２応力膜の形成後、形成された前記第１，第２応力膜のいずれか一方に、前記ゲート電極に達するコンタクトホールを形成する工程と、
    前記コンタクトホールの形成後、形成された前記コンタクトホールにコンタクト電極を形成する工程と、
    を含み、
    前記第１，第２応力膜を形成する工程では、前記第１，第２応力膜の境界が、前記第１，第２ウェルの境界よりも前記第１，第２ウェルのいずれか一方の側に位置するように、前記第１，第２応力膜を形成し、
    前記コンタクトホールを形成する工程では、前記コンタクトホールが、前記第１，第２ウェルの境界よりも前記第１，第２ウェルの他方の側に位置するように、前記コンタクトホールを形成する、
    ことを特徴とする半導体装置の製造方法。
  3. 前記第１，第２応力膜を形成する工程は、
    前記第１，第２トランジスタ上方に前記第１応力膜を形成する工程と、
    前記第１応力膜の形成後、形成された前記第１応力膜上方にエッチングストッパ膜を形成する工程と、
    前記エッチングストッパ膜の形成後、前記第２トランジスタ上方の前記エッチングストッパ膜および前記第１応力膜をエッチングにより除去する工程と、
    前記第２トランジスタ上方の前記エッチングストッパ膜および前記第１応力膜を除去した後、前記第１，第２トランジスタ上方に前記第２応力膜を形成する工程と、
    前記第２応力膜の形成後、前記第１トランジスタ上方の前記第２応力膜をエッチングにより除去する工程と、
    を含むことを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 半導体基板に形成された、導電型が異なる第１，第２ウェルに、共通のゲート電極を有する第１，第２トランジスタをそれぞれ形成する工程と、
    前記第１，第２トランジスタの形成後、形成された前記第１，第２トランジスタ上方に、前記第１トランジスタに対して応力を印加するための第１応力膜を形成する工程と、
    前記第１応力膜の形成後、前記第２トランジスタ上方の前記第１応力膜をエッチングにより除去する工程と、
    前記第２トランジスタ上方の前記第１応力膜を除去した後、前記第１，第２トランジスタ上方に、前記第２トランジスタに対して応力を印加するための第２応力膜を形成する工程と、
    前記第２応力膜の形成後、前記第２トランジスタ上方を含む領域にレジストを形成する工程と、
    前記レジストの形成後、前記レジストをマスクにして等方性エッチングを行い、前記レジストから露出する前記第２応力膜を除去する工程と、
    前記レジストから露出する前記第２応力膜の除去後、前記レジストを除去し、前記ゲート電極に達するコンタクトホールを形成する工程と、
    前記コンタクトホールの形成後、形成された前記コンタクトホールにコンタクト電極を形成する工程と、
    を含み、
    前記レジストを形成する工程では、前記レジストが前記第１，第２応力膜が重なる部分の一部を覆うように、かつ前記重なる部分の一部の長さを前記第２応力膜の膜厚よりも小さくして前記レジストを形成し、
    前記レジストから露出する前記第２応力膜を除去する工程では、前記等方性エッチングにより前記第１応力膜上方の前記第２応力膜を除去すると共に、前記第２応力膜の、前記第１応力膜との境界付近で膜厚が厚くなっている厚膜部分に前記等方性エッチングを進行させ、前記第１，第２応力膜の境界の段差をなくすか、または、当該段差を小さくし、
    前記コンタクトホールを形成する工程では、前記コンタクトホールを、前記等方性エッチング後の前記第１，第２応力膜の境界を含む領域に形成する、
    ことを特徴とする半導体装置の製造方法。
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