JP3619983B2

JP3619983B2 - Signal switching circuit and bus analyzer using the same

Info

Publication number: JP3619983B2
Application number: JP15915299A
Authority: JP
Inventors: 靖古川
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 1999-06-07
Filing date: 1999-06-07
Publication date: 2005-02-16
Anticipated expiration: 2019-06-07
Also published as: JP2000349858A

Description

【０００１】
【発明の属する技術分野】
本発明は、信号切換回路に関し、特に物理層／リンク層インターフェースの信号を外部通信回路に取り出すことが可能な信号切換回路及びこれを用いたＩＥＥＥＥ１３９４バス・アナライザに関する。
【０００２】
【従来の技術】
動画像、静止画像、音声及び文字等のマルチメディア情報をコンピュータ、周辺機器及びデジタルビデオカメラ等の一般向けのＡＶ機器との間で高速に通信するための新しい通信プロトコルがＩＥＥＥ（ＩｎｓｔｉｔｕｔｅｏｆＥｌｅｃｔｒｉｃａｌａｎｄＥｌｅｃｔｒｏｎｉｃｓＥｎｇｉｎｅｅｒｓ）で国際標準化されつつある。
【０００３】
前記通信プロトコルはＩＥＥＥ１３９４シリアルバス（以下、単に１３９４シリアルバスと呼ぶ。）により通信が行われ、１３９４シリアルバスに新たにノードを接続したり、１３９４シリアルバスからノードを切り離したり自由にトポロジーを変更することが可能である。
【０００４】
また、このような１３９４シリアルバスに接続する端末のノードでは１３９４シリアルバスに接続される物理層ＩＣと、この物理層ＩＣに対して物理層／リンク層インターフェースを介して信号を送受信するリンク層ＩＣとが一般に用いられる。
【０００５】
図６はこのような従来のノードの物理層ＩＣ及びリンク層ＩＣの部分の一例を示す構成ブロック図である。図６において１は物理層ＩＣ，２はリンク層ＩＣ、１００はＩＥＥＥ１３９４シリアルバス（以下、単に１３９４シリアルバスと呼ぶ。）、１０１は物理層／リンク層インターフェース（以下、単にインターフェースと呼ぶ。）である。
【０００６】
１３９４シリアルバス１００は物理層ＩＣ１に接続され、物理層ＩＣ１とリンク層ＩＣ２はインターフェース１０１により相互に接続される。
【０００７】
また、インターフェース１０１の詳細を図７を用いて説明する。図７はインターフェース１０１の信号の名称及びその意味を説明する表である。
【０００８】
図７中”ＳＣＬＫ”は５０ＭＨｚのクロック信号、図７中”ＬＲｅｑ”はリンク層ＩＣ２から物理層ＩＣ１への送信要求信号、図７中”ＣＴＬ［０：１］”はインターフェース１０１の制御信号である。
【０００９】
また、図７中”Ｄ［０：ｎ］”はインターフェース１０１のデータ信号であり、例えば、転送速度が”１００Ｍｂｐｓ”の場合は”ｎ＝１”で２本のデータ信号となる。また、転送速度が”２００Ｍｂｐｓ”及び”４００Ｍｂｐｓ”の場合には”ｎ＝３”及び”ｎ＝７”となり、それぞれ４本及び８本のデータ信号となる。
【００１０】
ここで、図６に示す従来例の動作を説明する。物理層ＩＣ１は１３９４シリアルバス１００上のアナログ信号を制御して、ディジタル送受信データを変換して１３９４シリアルバス１００上に送受信する。
【００１１】
また、リンク層ＩＣ２はディジタル送受信データを制御して、インターフェース１０１を介して物理層ＩＣ１とのデータ通信を行う。また、リンク層ＩＣ２は送受信データの冗長符号によるエラーチェックであるＣＲＣ（ＣｙｃｌｉｃＲｅｄｕｎｄａｎｃｙＣｈｅｃｋ）演算等を行う。
【００１２】
すなわち、１３９４シリアルバス１００上の信号は物理層ＩＣ１により受信されて、受信データはリンク層ＩＣ２に送信されて受信処理が行われて制御回路等の上位機器（図示せず。）に対して受信データを送信する。一方、リンク層ＩＣ２からの送信データは物理層ＩＣ１に送信されて１３９４シリアルバス１００上に送信される。
【００１３】
また、ここで、図７中”ＣＴＬ［０：１］”に示すインターフェース１０１の制御信号の詳細を図８、図９、図１０及び図１１を用いて説明する。
【００１４】
図８及び図１０はインターフェース１０１の制御権が物理層ＩＣ１及びリンク層ＩＣ２側にある場合の制御信号の詳細を説明する表、図９は物理層ＩＣ１からリンク層ＩＣ２へインターフェース１０１の制御権が移る場合のアルゴリズムを示すフロー図、図１１はリンク層ＩＣ２から物理層ＩＣ１へインターフェース１０１の制御権が移る場合のアルゴリズムを示すフロー図である。
【００１５】
初期状態ではインターフェース１０１の制御権は物理層ＩＣ１側にあり、制御信号は図８に示すような意味を有する。すなわち、”ＣＴＬ［０：１］＝００”の場合には待機中”Ｉｄｌｅ”を示し、”ＣＴＬ［０：１］＝０１”の場合には物理層ＩＣ１からリンク層ＩＣ２へステータス情報が送信”Ｓｔａｔｕｓ”されていることを示す。
【００１６】
また、”ＣＴＬ［０：１］＝１０”の場合には物理層ＩＣ１からリンク層ＩＣ２へパケット転送”Ｒｅｃｅｉｖｅ”が行われていることを示し、”ＣＴＬ［０：１］＝１１”の場合にはリンク層ＩＣ２に対して送信許可”Ｇｒａｎｔ”、言い換えれば、インターフェース１０１の制御権の譲渡が許可されることを示す。
【００１７】
ここで、物理層ＩＣ１からリンク層ＩＣ２へインターフェース１０１の制御権が移る場合のリンク層ＩＣ２の動作を図９を用いて説明する。図９中”Ｓ００１”においてリンク層ＩＣ２は送信要求信号”ＬＲｅｑ”をアクティブにしてインターフェース１０１の制御権の委譲を要求する。
【００１８】
この送信要求信号”ＬＲｅｑ”に対して物理層ＩＣ１が送信を許可する場合には物理層ＩＣ１は制御信号を”ＣＴＬ［０：１］＝１１”とするので、図９中”Ｓ００２”においてリンク層ＩＣ２は物理層ＩＣ１が送信許可をしたか否かを判断して、もし、送信許可であれば図９中”Ｓ００３”においてリンク層ＩＣ２はインターフェース１０１の制御権が自分に委譲されたことを確認する。
【００１９】
このように、物理層ＩＣ１からリンク層ＩＣ２へインターフェース１０１の制御権が移った場合には制御信号は図１０に示すような意味に変更される。すなわち、”ＣＴＬ［０：１］＝００”の場合にはリンク層ＩＣ２が転送完了若しくは制御権の開放”Ｉｄｌｅ”を示し、”ＣＴＬ［０：１］＝０１”の場合にはリンク層ＩＣ２が制御権を保持”Ｈｏｌｄ”していることを示す。
【００２０】
また、”ＣＴＬ［０：１］＝１０”の場合にはリンク層ＩＣ２から物理層ＩＣ１へパケット転送”Ｔｒａｎｓｍｉｔ”が行われていることを示し、”ＣＴＬ［０：１］＝１１”は未使用である。
【００２１】
一方、リンク層ＩＣ２から物理層ＩＣ１へインターフェース１０１の制御権が移る場合の物理層ＩＣ１の動作を図１１を用いて説明する。図１１中”Ｓ１０１”において物理層ＩＣ１はリンク層ＩＣ２が”ＣＴＬ［０：１］＝００、Ｉｄｌｅ”を２回続けて送信したか否かを判断する。
【００２２】
図１１中”Ｓ１０１”において前記送信が確認されない場合、図１１中”Ｓ１０２”において物理層ＩＣ１はリンク層ＩＣ２が”ＣＴＬ［０：１］＝０１、Ｈｏｌｄ”、”ＣＴＬ［０：１］＝００、Ｉｄｌｅ”の順番で送信したか否かを判断する。
【００２３】
もし、図１１中”Ｓ１０１”及び”Ｓ１０２”において当該送信が確認された場合、図１１中”Ｓ１０３”において物理層ＩＣ１はインターフェース１０１の制御権が自分に委譲されたことを確認する。
【００２４】
【発明が解決しようとする課題】
しかし、図６に示すような従来例では物理層ＩＣ１との通信はインターフェース１０１にのみであり、データの送受信にはリンク層ＩＣ２を介してデータの授受を行う必要がある。
【００２５】
一方、リンク層ＩＣ２は一般にエラーを含むパケット送信することができないのでＩＥＥＥ１３９４バス・アナライザとして要求のあるエラーパケットの発生や、エラーパケットの検出等をこのような汎用のリンク層ＩＣを用いて行うことはできないと言った問題点があった。但し、ＲＡＷパケットと呼ばれる動作モードでエラーパケットを送信することが可能なリンク層ＩＣもあるが転送速度が遅いと言った問題点があった。
【００２６】
また、汎用のリンク層ＩＣではコスト低減のためにＩＣ内のバッファメモリの容量を制限しているものが多く、このため、ＩＥＥＥ１３９４で規定されている最大転送サイズよりも前記容量が小さい場合がある。
【００２７】
この場合、例えば、物理層ＩＣ１が最大転送サイズのデータを受信した場合であってもリンク層ＩＣ２のバッファメモリがあふれてしまい、ＩＥＥＥ１３９４で規定されている性能を最大限利用することができない場合があると言った問題点があった。
従って本発明が解決しようとする課題は、物理層／リンク層インターフェースの信号を外部通信回路に取り出すことが可能な信号切換回路及びこれを用いたＩＥＥＥ１３９４バス・アナライザを実現することにある。
【００２８】
【課題を解決するための手段】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
物理層／リンク層インターフェースの信号を外部通信回路に取り出す信号切換回路において、
前記物理層／リンク層インターフェースからリンク層ＩＣを切断すると共に物理層ＩＣと外部通信回路とを接続することにより、外部通信回路がリンク層ＩＣを介することなしに、物理層ＩＣとの送受信が可能になる。
【００２９】
請求項２記載の発明は、
請求項１記載の発明である信号切換回路において、
前記外部通信回路からの切断信号により前記物理層／リンク層インターフェースから前記リンク層ＩＣを切断する切断回路と、前記外部通信回路からの信号を前記物理層ＩＣに接続する外部接続回路とから構成されることにより、外部通信回路がリンク層ＩＣを介することなしに、物理層ＩＣとの送受信が可能になる。
【００３０】
請求項３記載の発明は、
請求項２記載の発明である信号切換回路において、
前記切断回路が、
前記リンク層ＩＣに一端が接続された各抵抗の他端に前記外部通信回路の切断信号が印加されることにより、外部通信回路がリンク層ＩＣを介することなしに、物理層ＩＣとの送受信が可能になる。
【００３１】
請求項４記載の発明は、
請求項２記載の発明である信号切換回路において、
前記外部接続回路が、
前記物理層ＩＣと前記外部通信回路の送信要求信号、制御信号及びデータ信号とが一端に接続された各抵抗の他端に前記外部通信回路の切断信号が印加されることにより、外部通信回路がリンク層ＩＣを介することなしに、物理層ＩＣとの送受信が可能になる。
【００３２】
請求項５記載の発明は、
ＩＥＥＥ１３９４シリアルバスのバス・アナライザにおいて、
前記ＩＥＥＥ１３９４シリアルバス上にデータを送受信する物理層ＩＣと、送受信データを制御して、物理層／リンク層インターフェースを介して前記物理層ＩＣとのデータ通信を行うリンク層ＩＣと、前記物理層ＩＣとの送受信を行う外部通信回路と、前記物理層／リンク層インターフェースからリンク層ＩＣを切断すると共に前記物理層ＩＣと前記外部通信回路とを接続する信号切換回路とを備えたことにより、外部通信回路がリンク層ＩＣを介することなしに、物理層ＩＣとの送受信が可能になる。
【００３３】
請求項６記載の発明は、
請求項５記載の発明であるバス・アナライザにおいて、
前記信号切換回路が、
前記外部通信回路からの切断信号により前記物理層／リンク層インターフェースから前記リンク層ＩＣを切断する切断回路と、前記外部通信回路からの信号を前記物理層ＩＣに接続する外部接続回路とから構成されることにより、外部通信回路がリンク層ＩＣを介することなしに、物理層ＩＣとの送受信が可能になる。
【００３４】
請求項７記載の発明は、
請求項６記載の発明であるバス・アナライザにおいて、
前記切断回路が、
前記リンク層ＩＣに一端が接続された各抵抗の他端に前記外部通信回路の切断信号が印加されることにより、外部通信回路がリンク層ＩＣを介することなしに、物理層ＩＣとの送受信が可能になる。
【００３５】
請求項８記載の発明は、
請求項６記載の発明であるバス・アナライザにおいて、
前記外部接続回路が、
前記物理層ＩＣと前記外部通信回路の送信要求信号、制御信号及びデータ信号とが一端に接続された各抵抗の他端に前記外部通信回路の切断信号が印加されることにより、外部通信回路がリンク層ＩＣを介することなしに、物理層ＩＣとの送受信が可能になる。
【００３６】
請求項９記載の発明は、
請求項５乃至請求項８記載の発明であるバス・アナライザにおいて、
前記外部通信回路が、
前記物理層ＩＣと前記リンク層ＩＣとの間の送信要求信号の回路接続を切断しておき、送信要求信号を用いて前記物理層ＩＣに対して送信の許可を要求し、前記物理層ＩＣから送信許可が得られた場合に前記物理層ＩＣと前記リンク層ＩＣとの間の制御信号及びデータ信号の回路接続を切断し、前記制御信号及び前記データ信号を用いて前記物理層ＩＣに対してデータ送信を行い、データ送信が完了時に全ての信号をハイインピーダンスにすることにより、外部通信回路がリンク層ＩＣを介することなしに、物理層ＩＣに対する送信が可能になる。
【００３７】
請求項１０記載の発明は、
請求項５乃至請求項８記載の発明であるバス・アナライザにおいて、
前記外部通信回路が、
前記リンク層ＩＣが待機中である場合に前記物理層ＩＣと前記リンク層ＩＣとの間の制御信号及びデータ信号の回路接続を切断し、前記制御信号及び前記データ信号を用いて前記物理層ＩＣからのデータを受信し処理を行い、受信完了時に全ての信号をハイインピーダンスにすることにより、外部通信回路がリンク層ＩＣを介することなしに、物理層ＩＣからのデータを受信することが可能になる。
【００３８】
請求項１１記載の発明は、
請求項５乃至請求項８記載の発明であるバス・アナライザにおいて、
前記外部通信回路が、
エラーを含むパケットを前記物理層ＩＣを介してＩＥＥＥ１３９４シリアルバス上に送信することにより、エラーパケットの送受信が可能になる。
【００３９】
請求項１２記載の発明は、
請求項５乃至請求項８記載の発明であるバス・アナライザにおいて、
前記外部通信回路が、
最大転送サイズのデータの送受信を行う場合に前記外部通信回路のバッファメモリから直接送信、若しくは、受信データを直接蓄積することにより、ＩＥＥＥ１３９４で規定されている性能を最大限利用することができる。
【００４０】
【発明の実施の形態】
以下本発明を図面を用いて詳細に説明する。図１は本発明に係る信号切換回路を用いたバスアナライザの一実施例を示す構成ブロック図である。図１において１，２，１００及び１０１は図６と同一符号を付してあり、３は外部接続回路、４は切断回路、５は外部通信回路である。また、３及び４は信号切換回路５０を構成している。
【００４１】
１３９４シリアルバス１００は物理層ＩＣ１に接続され、インターフェース１０１のうちクロック信号”ＳＣＬＫ”はリンク層ＩＣ２に接続され、インターフェース１０１の残りである送信要求信号”ＬＲｅｑ”、制御信号”ＣＴＬ［０：１］”及びデータ信号”Ｄ［０：ｎ］”は外部接続回路３及び切断回路４を介してリンク層ＩＣ２に接続される。
【００４２】
また、外部通信回路５からの送信要求信号、制御信号及びデータ信号が外部接続回路３に接続され、外部通信回路５からの各種切断信号が切断回路４に接続される。
【００４３】
また、外部通信回路５からの信号の詳細を図２を用いて説明する。図２はインターフェース１０１及び外部通信回路５の信号の名称及びその意味を説明する表である。
【００４４】
図２中”ＬＲｅｑ”、”ＣＴＬ［０：１］”及び”Ｄ［０：ｎ］”は図７における説明と同様であるので説明は省略する。図２中”ＬＲｅｑ＿Ａ”は外部通信回路５から物理層ＩＣ１への送信要求信号、図２中”ＣＴＬ＿Ａ［０：１］”は物理層／外部通信回路インターフェースの制御信号、図２中”Ｄ＿Ａ［０：ｎ］”は物理層ＩＣ１と外部通信回路５との間のデータ信号である。
【００４５】
また、図２中”ＬＲｅｑ＿Ｂ”、”ＣＴＬ＿Ｂ［０：１］”及び”Ｄ＿Ｂ［０：ｎ］”は物理層ＩＣ１とリンク層ＩＣ２との回路を切断するための切断信号である。
【００４６】
ここで、図１に示す実施例の動作を説明する。但し、図６に示す従来例と同様動作に関しては説明は省略する。切断回路４は外部通信回路５からの切断信号に基づきクロック信号”ＳＣＬＫ”以外の物理層ＩＣ１とリンク層ＩＣ２との間の回路接続を切断する。この時、切断されたリンク層ＩＣ２側の信号入力端子は”ローレベル”となる。
【００４７】
例えば、図１中”ＬＲｅｑ＿Ｂ”に示す切断信号が”ローレベル”になると、切断回路４はインターフェース１０１のうち送信要求信号”ＬＲｅｑ”の回路接続を切断する。
【００４８】
また、例えば、図１中”Ｄ＿Ｂ［ｎ］”に示す切断信号が”ローレベル”になると、切断回路４はインターフェース１０１のうちデータ信号”Ｄ［ｎ］”の回路接続のみを切断する。
【００４９】
すなわち、外部通信回路５からの切断信号によりインターフェース１０１の各種信号を任意に切断することができる。
【００５０】
一方、外部接続回路３は外部通信回路５から物理層ＩＣ１への送信要求信号”ＬＲｅｑ＿Ａ”、物理層／外部通信回路インターフェースの制御信号”ＣＴＬ＿Ａ［０：１］”及び物理層ＩＣ１と外部通信回路５との間のデータ信号”Ｄ＿Ａ［０：ｎ］”をそれぞれインターフェース１０１の送信要求信号”ＬＲｅｑ”、制御信号”ＣＴＬ＿Ａ［０：１］”及びデータ信号”Ｄ＿Ａ［０：ｎ］”に接続する。
【００５１】
外部通信回路５は通常状態では全ての信号を”ハイインピーダンス”にして、外部接続回路３の接続を停止し、また、切断回路４の切断動作を停止させている。
【００５２】
そして、外部通信回路５がリンク層ＩＣ２を介さないで物理層ＩＣ１と送受信をする場合は、外部通信回路５は切断信号により切断回路４を制御して物理層ＩＣ１とリンク層ＩＣ２との間の回路接続を切断した上で、外部接続回路３により外部通信回路５からの各種信号をインターフェース１０１に接続して物理層ＩＣ１との間で送受信を行う。
【００５３】
この結果、インターフェース１０１からリンク層ＩＣ２を切断して、物理層ＩＣ１と外部通信回路５とを接続して送受信を行うことにより、リンク層ＩＣ２を介することなしに、物理層ＩＣ１との送受信が可能になる。また、外部通信回路５で送信したエラーを含むパケットを物理層ＩＣ１を介して１３９４シリアルバス１００上に送信することが可能になる。
【００５４】
また、ＩＥＥＥ１３９４で規定されている最大転送サイズのデータの送受信を行う場合にはリンク層ＩＣ２を介さないで外部通信回路５のバッファメモリから直接送信、若しくは、受信データを直接蓄積することが可能になるので、ＩＥＥＥ１３９４で規定されている性能を最大限利用することができる。
【００５５】
ここで、さらに、外部通信回路５の送受信の動作を図３及び図４を用いて説明する。図３及び図４は外部通信回路５のデータ送信及びデータ受信の動作を説明するフロー図である。
【００５６】
先ず、リンク層ＩＣ２の送信を停止しデータを送信する場合、図３中”Ｓ２０１”において外部通信回路５は切断信号”ＬＲｅｑ＿Ｂ”を”ローレベル”にし、切断回路４によって物理層ＩＣ１とリンク層ＩＣ２との間の送信要求信号”ＬＲｅｑ”の回路接続を切断する。
【００５７】
この時、リンク層ＩＣ２は物理層ＩＣ１からの受信を継続、言い換えれば、他のノードからのデータ受信やデータ書込みに対する応答等をしているので、制御信号”ＣＴＬ［０：１］”及びデータ信号”Ｄ［０：ｎ］”の回路接続の切断はしない。
【００５８】
そして、図３中”Ｓ２０２”において外部通信回路５は送信要求信号”ＬＲｅｑ＿Ａ”を用いて物理層ＩＣ１に対して送信の許可を要求する。
【００５９】
図３中”Ｓ２０３”において外部通信回路５は物理層ＩＣ１からの送信許可である制御信号”ＣＴＬ［０：１］＝１１、Ｇｒａｎｔ”を検出した否かを判断し、物理層ＩＣ１から送信許可が得られた場合には、図３中”Ｓ２０４”において外部通信回路５は切断信号”ＣＴＬ＿Ｂ［０：１］”及び”Ｄ＿Ｂ［０：ｎ］”を”ローレベル”にし、切断回路４によって物理層ＩＣ１とリンク層ＩＣ２との間の制御信号”ＣＴＬ［０：１］”及びデータ信号”Ｄ［０：ｎ］”の回路接続を切断する。
【００６０】
この時、リンク層ＩＣ２は自ら送信要求信号を出力していないので、本来受信するはずのない物理層ＩＣ１からの送信許可を受信しても何らデータ送信動作を行うことはない。
【００６１】
また、切断回路４により回路接続が切断された場合、リンク層ＩＣ２の制御信号”ＣＴＬ［０：１］”の信号が全て”ローレベル（００）”となるので、リンク層ＩＣ２は”Ｉｄｌｅ”状態を保持したまま物理層ＩＣ１から切断される。
【００６２】
そして、図３中”Ｓ２０５”において外部通信回路５は制御信号”ＣＴＬ＿Ａ［０：１］”及びデータ信号”Ｄ＿Ａ［０：ｎ］”を用いて物理層ＩＣ１に対してＩＥＥＥ１３９４で規定されているプロトコルに従ってデータ送信を行う。
【００６３】
図３中”Ｓ２０６”において外部通信回路５はデータ送信が完了したと判断した場合、図３中”Ｓ２０７”において全ての信号”ＬＲｅｑ＿Ａ”、”ＣＴＬ＿Ａ［０：１］”、”Ｄ＿Ａ［０：ｎ］”、”ＬＲｅｑ＿Ｂ”、”ＣＴＬ＿Ｂ［０：１］”及び”Ｄ＿Ｂ［０：ｎ］”を”ハイインピーダンス”にする。
【００６４】
これにより、外部接続回路３の接続が停止し、また、切断回路４の切断動作が停止するので、物理層ＩＣ１とリンク層ＩＣ２とはインターフェース１０１によって従来例と同様の回路接続に回復する。
【００６５】
この結果、リンク層ＩＣ２に影響を与えることなく回路接続を切断して、外部通信回路５から物理層ＩＣ１に対してデータ送信を行うことが可能になる。
【００６６】
一方、リンク層ＩＣ２の受信を停止しデータを受信する場合、図４中”Ｓ３０１”において外部通信回路５はリンク層ＩＣ２が待機中であるかどうかを制御信号”ＣＴＬ［０：１］＝００、Ｉｄｌｅ”が否かに基づき判断して、もし、待機中であれば図４中”Ｓ３０２”の処理を行う。
【００６７】
図４中”Ｓ３０２”において外部通信回路５は切断信号”ＣＴＬ＿Ｂ［０：１］”及び”Ｄ＿Ｂ［０：ｎ］”を”ローレベル”にし、切断回路４によって物理層ＩＣ１とリンク層ＩＣ２との間の制御信号”ＣＴＬ［０：１］”及びデータ信号”Ｄ［０：ｎ］”の回路接続を切断する。
【００６８】
そして、図４中”Ｓ３０３”において外部通信回路５は制御信号”ＣＴＬ＿Ａ［０：１］”及びデータ信号”Ｄ＿Ａ［０：ｎ］”を用いて物理層ＩＣ１からのデータをＩＥＥＥ１３９４で規定されているプロトコルに従って受信する。
【００６９】
また、図４中”Ｓ３０４”において外部通信回路５は受信したデータに対してＣＲＣ演算を行ったり、切断されたリンク層ＩＣ２へのＣＳＲ（ＣｏｎｔｒｏｌＡｎｄＳｔａｔｕｓＲｅｇｉｓｔｅｒ）アクセスに応答する等の処理を行う。
【００７０】
図４中”Ｓ３０５”において外部通信回路５はデータの受信が完了したか否かを判断し、受信完了の場合はさらに、図４中”Ｓ３０６”において物理層ＩＣ１が待機中であるかどうかを制御信号”ＣＴＬ［０：１］＝００、Ｉｄｌｅ”が否かに基づき判断して、もし、待機中であれば図４中”Ｓ３０７”の処理を行う。
【００７１】
図４中”Ｓ３０５”及び”Ｓ３０６”において外部通信回路５はデータ受信完了且つ物理層ＩＣが待機中と判断した場合、図４中”Ｓ３０７”において全ての信号”ＬＲｅｑ＿Ａ”、”ＣＴＬ＿Ａ［０：１］”、”Ｄ＿Ａ［０：ｎ］”、”ＬＲｅｑ＿Ｂ”、”ＣＴＬ＿Ｂ［０：１］”及び”Ｄ＿Ｂ［０：ｎ］”を”ハイインピーダンス”にする。
【００７２】
これにより、外部接続回路３の接続が停止し、また、切断回路４の切断動作が停止するので、物理層ＩＣ１とリンク層ＩＣ２とはインターフェース１０１によって従来例と同様の回路接続に回復する。
【００７３】
この結果、リンク層ＩＣ２に影響を与えることなく回路接続を切断して、外部通信回路５が物理層ＩＣ１からのデータの受信を行うことが可能になる。
【００７４】
また、図５は外部接続回路３及び切断回路４の具体例を示すバスアナライザの一実施例を示す構成ブロック図である。図５において１〜５，５０，１００及び１０１は図１と同一符号を付してあり、６ａ，６ｂ，６ｃ，６ｄ，６ｅ，６ｆ，７ａ，７ｂ，７ｃ，７ｄ，７ｅ及び７ｆは抵抗である。また、６ａ〜６ｆは外部接続回路３を、７ａ〜７ｆは切断回路４をそれぞれ構成している。
【００７５】
１３９４シリアルバス１００は物理層ＩＣ１に接続され、インターフェース１０１のうちクロック信号”ＳＣＬＫ”はリンク層ＩＣ２に接続され、インターフェース１０１の送信要求信号”ＬＲｅｑ”は外部通信回路５の送信要求信号”ＬＲｅｑ＿Ａ”に接続されると共に抵抗６ａの一端に接続される。
【００７６】
同様に、制御信号”ＣＴＬ［０］”及び”ＣＴＬ［１］”はそれぞれ外部通信回路５の制御信号”ＣＴＬ＿Ａ［０］”及び”ＣＴＬ＿Ａ［１］”に接続されると共に抵抗６ｂ及び６ｃの一端に接続される。
【００７７】
また、データ信号”Ｄ［０］”、”Ｄ［１］”〜”Ｄ［ｎ］”はそれぞれ外部通信回路５のデータ信号”Ｄ＿Ａ［０］”、”Ｄ＿Ａ［１］”〜”Ｄ＿Ａ［ｎ］”に接続されると共に抵抗６ｄ，６ｅ及び６ｆの一端に接続される。
【００７８】
抵抗６ａの他端は外部通信回路５の切断信号”ＬＲｅｑ＿Ｂ”に接続されると共に抵抗７ａの一端に接続される。
【００７９】
同様に、抵抗６ｂ及び６ｃの他端はそれぞれ外部通信回路５の切断信号”ＣＴＬ＿Ｂ［０］”及び”ＣＴＬ＿Ｂ［１］”に接続されると共に抵抗７ｂ及び７ｃの一端に接続される。
【００８０】
また、抵抗６ｄ，６ｅ及び６ｆの他端はそれぞれ外部通信回路５の切断信号”Ｄ＿Ｂ［０］”、”Ｄ＿Ｂ［１］”〜”Ｄ＿Ｂ［ｎ］”に接続されると共に抵抗７ｄ，７ｅ及び７ｆの一端に接続される。
【００８１】
最後に、抵抗７ａ，７ｂ，７ｃ，７ｄ，７ｅ及び７ｆの他端はそれぞれリンク層ＩＣ２の送信要求信号”ＬＲｅｑ”、制御信号”ＣＴＬ［０］”及び”ＣＴＬ［１］”、データ信号”Ｄ［０］”、”Ｄ［１］”〜”Ｄ［ｎ］”に接続される。
【００８２】
ここで、図５に示す実施例の動作を説明する。但し、基本動作は図１に示す実施例と同様であるのでその部分の説明は省略する。
【００８３】
外部通信回路５の全ての信号”ＬＲｅｑ＿Ａ”、”ＣＴＬ＿Ａ［０：１］”、”Ｄ＿Ａ［０：ｎ］”、”ＬＲｅｑ＿Ｂ”、”ＣＴＬ＿Ｂ［０：１］”及び”Ｄ＿Ｂ［０：ｎ］”を”ハイインピーダンス”にすると、インターフェース１０１と外部通信回路５との回路接続はなくなるので、インターフェース１０１には抵抗６ａと抵抗７ａとの直列抵抗等がそれぞれの信号に挿入された状態になる。
【００８４】
すなわち、外部接続回路３の接続が停止し、また、切断回路４の切断動作も停止するので、物理層ＩＣ１とリンク層ＩＣ２とはインターフェース１０１によって接続される。
【００８５】
一方、外部通信回路５からの切断信号を”ローレベル”にすると抵抗７ａ等がプルダウンされてリンク層ＩＣ２には物理層ＩＣ１等の出力に関わりなく”ローレベル”が印加されることになり、物理層ＩＣ１からの回路接続が切断される。
【００８６】
一方、この状態において、外部通信回路５からの送信要求信号”ＬＲｅｑ＿Ａ”、制御信号”ＣＴＬ＿Ａ［０：１］”及びデータ信号”Ｄ＿Ａ［０：ｎ］”は直接物理層ＩＣ１に接続され抵抗６ａ等によってプルダウンされているので物理層ＩＣ１と外部通信回路５との間の送受信が可能になる。
【００８７】
この結果、リンク層ＩＣ２に一端が接続された各抵抗の他端に外部通信回路５の切断信号が印加される切断回路４と、物理層ＩＣ１と外部通信回路５の送信要求信号、制御信号及びデータ信号とが一端に接続された各抵抗の他端に外部通信回路５の切断信号が印加される外部接続回路３を設けることより、インターフェース１０１の信号を外部通信回路に取り出すことが可能になる。
【００８８】
すなわち、外部通信回路５の全ての信号を”ハイインピーダンス”にすることにより、物理層ＩＣ１とリンク層ＩＣ２とはインターフェース１０１によって接続され、また、外部通信回路５からの切断信号を”ローレベル”にすることにより、リンク層ＩＣ２と物理層ＩＣ１との回路接続が切断される。
【００８９】
さらに、この状態で外部通信回路５からの送信要求信号”ＬＲｅｑ＿Ａ”、制御信号”ＣＴＬ＿Ａ［０：１］”及びデータ信号”Ｄ＿Ａ［０：ｎ］”は物理層ＩＣ１に対して接続されることになる。
【００９０】
なお、図５に示す実施例ではハイインピーダンスによって外部通信回路５との回路接続を切断しているが、抵抗以外の素子、例えば、ＦＥＴやトランジスタ等を利用した切断回路を用いても構わない。
【００９１】
この場合には”ＣＴＬ＿Ｂ”、”Ｄ＿Ｂ”や”ＬＲｅｑ＿Ｂ”と言った信号を”ハイレベル”にすることによって回路接続を切断することが可能になり、また、逆に”ローレベル”にすることにより回路接続を切断することも可能になる。
【００９２】
【発明の効果】
以上説明したことから明らかなように、本発明によれば次のような効果がある。
請求項１乃至請求項１０の発明によれば、物理層／リンク層インターフェースからリンク層ＩＣを切断して、物理層ＩＣと外部通信回路とを接続して送受信を行うことにより、外部通信回路がリンク層ＩＣを介することなしに、物理層ＩＣとの送受信が可能になる。
【００９３】
また、請求項１１の発明によれば、外部通信回路が、エラーを含むパケットを前記物理層ＩＣを介してＩＥＥＥ１３９４シリアルバス上に送信することにより、エラーパケットの送受信が可能になる。
【００９４】
また、請求項１２の発明によれば、外部通信回路が、最大転送サイズのデータの送受信を行う場合に外部通信回路のバッファメモリから直接送信、若しくは、受信データを直接蓄積することにより、ＩＥＥＥ１３９４で規定されている性能を最大限利用することができる。
【図面の簡単な説明】
【図１】本発明に係る信号切換回路を用いたバスアナライザの一実施例を示す構成ブロック図である。
【図２】信号の名称及びその意味を説明する表である。
【図３】外部通信回路のデータ送信の動作を説明するフロー図である。
【図４】外部通信回路のデータ受信の動作を説明するフロー図である。
【図５】外部接続回路及び切断回路の具体例を示すバスアナライザの一実施例を示す構成ブロック図である。
【図６】従来のノードの物理層ＩＣ及びリンク層ＩＣの部分の一例を示す構成ブロック図である。
【図７】信号の名称及びその意味を説明する表である。
【図８】制御信号の詳細を説明する表である。
【図９】物理層ＩＣからリンク層ＩＣへインターフェースの制御権が移る場合のアルゴリズムを示すフロー図である。
【図１０】制御信号の詳細を説明する表である。
【図１１】リンク層ＩＣから物理層ＩＣへインターフェースの制御権が移る場合のアルゴリズムを示すフロー図である。
【符号の説明】
１物理層ＩＣ
２リンク層ＩＣ
３外部接続回路
４切断回路
５外部通信回路
６ａ，６ｂ，６ｃ，６ｄ，６ｅ，６ｆ，７ａ，７ｂ，７ｃ，７ｄ，７ｅ，７ｆ抵抗
５０信号切換回路
１００ＩＥＥＥ１３９４シリアルバス
１０１物理層／リンク層インターフェース[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a signal switching circuit, and more particularly to a signal switching circuit that can extract a physical layer / link layer interface signal to an external communication circuit and an IEEE 1394 bus analyzer using the signal switching circuit.
[0002]
[Prior art]
A new communication protocol for communicating multimedia information such as moving images, still images, audio and text with general-purpose AV devices such as computers, peripheral devices and digital video cameras at high speed is IEEE (Institut of Electrical and (Electronics Engineers) is being standardized internationally.
[0003]
The communication protocol is communication using an IEEE 1394 serial bus (hereinafter simply referred to as a 1394 serial bus), and a new node is connected to the 1394 serial bus, a node is disconnected from the 1394 serial bus, or the topology is freely changed. It is possible.
[0004]
In addition, in a node of a terminal connected to such a 1394 serial bus, a physical layer IC connected to the 1394 serial bus, and a link layer IC that transmits / receives signals to / from the physical layer IC via a physical layer / link layer interface. Are generally used.
[0005]
FIG. 6 is a block diagram showing an example of the physical layer IC and the link layer IC of such a conventional node. In FIG. 6, 1 is a physical layer IC, 2 is a link layer IC, 100 is an IEEE 1394 serial bus (hereinafter simply referred to as 1394 serial bus), and 101 is a physical layer / link layer interface (hereinafter simply referred to as interface). is there.
[0006]
The 1394 serial bus 100 is connected to the physical layer IC 1, and the physical layer IC 1 and the link layer IC 2 are connected to each other by the interface 101.
[0007]
Details of the interface 101 will be described with reference to FIG. FIG. 7 is a table for explaining the names of the signals of the interface 101 and their meanings.
[0008]
“SCLK” in FIG. 7 is a 50 MHz clock signal, “LReq” in FIG. 7 is a transmission request signal from the link layer IC 2 to the physical layer IC 1, and “CTL [0: 1]” in FIG. is there.
[0009]
In FIG. 7, “D [0: n]” is a data signal of the interface 101. For example, when the transfer rate is “100 Mbps”, “n = 1” and two data signals are obtained. In addition, when the transfer rate is “200 Mbps” and “400 Mbps”, “n = 3” and “n = 7”, respectively, and four data signals and eight data signals, respectively.
[0010]
Here, the operation of the conventional example shown in FIG. 6 will be described. The physical layer IC1 controls analog signals on the 1394 serial bus 100, converts digital transmission / reception data, and transmits / receives data on the 1394 serial bus 100.
[0011]
The link layer IC 2 controls digital transmission / reception data and performs data communication with the physical layer IC 1 via the interface 101. Further, the link layer IC2 performs a CRC (Cyclic Redundancy Check) operation, which is an error check using redundant codes of transmission / reception data.
[0012]
That is, the signal on the 1394 serial bus 100 is received by the physical layer IC1, and the received data is transmitted to the link layer IC2 to be received and received by a host device (not shown) such as a control circuit. Send data. On the other hand, transmission data from the link layer IC 2 is transmitted to the physical layer IC 1 and transmitted onto the 1394 serial bus 100.
[0013]
The details of the control signal of the interface 101 indicated by “CTL [0: 1]” in FIG. 7 will be described with reference to FIGS. 8, 9, 10 and 11. FIG.
[0014]
8 and 10 are tables for explaining the details of the control signal when the control right of the interface 101 is on the physical layer IC1 and the link layer IC2 side, and FIG. 9 is the control right of the interface 101 from the physical layer IC1 to the link layer IC2. FIG. 11 is a flowchart showing an algorithm when the control right of the interface 101 is transferred from the link layer IC2 to the physical layer IC1.
[0015]
In the initial state, the control right of the interface 101 is on the physical layer IC 1 side, and the control signal has a meaning as shown in FIG. That is, when “CTL [0: 1] = 00”, “Idle” indicating standby is indicated, and when “CTL [0: 1] = 01”, status information is transmitted from the physical layer IC1 to the link layer IC2. Indicates that “Status” has been set.
[0016]
Further, when “CTL [0: 1] = 10”, it indicates that packet transfer “Receive” is being performed from the physical layer IC1 to the link layer IC2, and when “CTL [0: 1] = 11”. Indicates transmission permission “Grant” to the link layer IC 2, in other words, transfer of the control right of the interface 101 is permitted.
[0017]
Here, the operation of the link layer IC2 when the control right of the interface 101 is transferred from the physical layer IC1 to the link layer IC2 will be described with reference to FIG. In “S001” in FIG. 9, the link layer IC2 activates the transmission request signal “LReq” to request delegation of the control right of the interface 101.
[0018]
When the physical layer IC1 permits transmission for the transmission request signal “LReq”, the physical layer IC1 sets the control signal to “CTL [0: 1] = 11”. Therefore, the link is made at “S002” in FIG. The layer IC2 determines whether or not the physical layer IC1 has permitted transmission. If the transmission is permitted, the link layer IC2 confirms that the control right of the interface 101 has been delegated to itself in "S003" in FIG. Confirm.
[0019]
Thus, when the control right of the interface 101 is transferred from the physical layer IC1 to the link layer IC2, the control signal is changed to the meaning shown in FIG. That is, when “CTL [0: 1] = 00”, the link layer IC2 indicates transfer completion or release of control right “Idle”, and when “CTL [0: 1] = 01”, the link layer IC2 Indicates that “Hold” holds the control right.
[0020]
In addition, when “CTL [0: 1] = 10”, it indicates that packet transfer “Transmit” is being performed from the link layer IC2 to the physical layer IC1, and “CTL [0: 1] = 11” is not yet performed. Is use.
[0021]
On the other hand, the operation of the physical layer IC1 when the control right of the interface 101 is transferred from the link layer IC2 to the physical layer IC1 will be described with reference to FIG. In “S101” in FIG. 11, the physical layer IC1 determines whether or not the link layer IC2 has transmitted “CTL [0: 1] = 00, Idle” twice in succession.
[0022]
If the transmission is not confirmed in “S101” in FIG. 11, the physical layer IC1 is “CTL [0: 1] = 01,“ Hold ”,“ CTL [0: 1] = ”in the physical layer IC1 in“ S102 ”in FIG. It is determined whether or not the transmission is in the order of 00, Idle ".
[0023]
If the transmission is confirmed in “S101” and “S102” in FIG. 11, the physical layer IC 1 confirms that the control right of the interface 101 is transferred to itself in “S103” in FIG.
[0024]
[Problems to be solved by the invention]
However, in the conventional example as shown in FIG. 6, communication with the physical layer IC1 is only performed by the interface 101, and data transmission / reception needs to be performed via the link layer IC2.
[0025]
On the other hand, since the link layer IC 2 cannot generally transmit a packet including an error, the generation of an error packet required as an IEEE 1394 bus analyzer, the detection of an error packet, and the like are performed using such a general-purpose link layer IC. There was a problem that I could not do. However, although there is a link layer IC that can transmit an error packet in an operation mode called a RAW packet, there is a problem that a transfer speed is low.
[0026]
Further, many general-purpose link layer ICs limit the capacity of the buffer memory in the IC in order to reduce the cost. For this reason, the capacity may be smaller than the maximum transfer size defined in IEEE1394. .
[0027]
In this case, for example, even when the physical layer IC1 receives data of the maximum transfer size, the buffer memory of the link layer IC2 overflows, and the performance defined in IEEE 1394 cannot be used to the maximum extent. There was a problem that there was.
Therefore, the problem to be solved by the present invention is to realize a signal switching circuit capable of extracting a physical layer / link layer interface signal to an external communication circuit and an IEEE 1394 bus analyzer using the signal switching circuit.
[0028]
[Means for Solving the Problems]
In order to achieve such a problem, the invention according to claim 1 of the present invention is:
In a signal switching circuit that extracts a physical layer / link layer interface signal to an external communication circuit,
By disconnecting the link layer IC from the physical layer / link layer interface and connecting the physical layer IC and the external communication circuit, the external communication circuit can transmit to and receive from the physical layer IC without going through the link layer IC. become.
[0029]
The invention according to claim 2
In the signal switching circuit of the invention according to claim 1,
A disconnect circuit that disconnects the link layer IC from the physical layer / link layer interface according to a disconnect signal from the external communication circuit, and an external connection circuit that connects a signal from the external communication circuit to the physical layer IC. As a result, the external communication circuit can perform transmission / reception with the physical layer IC without going through the link layer IC.
[0030]
The invention described in claim 3
In the signal switching circuit according to the invention of claim 2,
The cutting circuit is
The disconnection signal of the external communication circuit is applied to the other end of each resistor whose one end is connected to the link layer IC, so that the external communication circuit can transmit and receive with the physical layer IC without going through the link layer IC. It becomes possible.
[0031]
The invention according to claim 4
In the signal switching circuit according to the invention of claim 2,
The external connection circuit is
The disconnection signal of the external communication circuit is applied to the other end of each resistor to which the transmission request signal, the control signal, and the data signal of the physical layer IC and the external communication circuit are connected to one end, so that the external communication circuit Transmission / reception with the physical layer IC can be performed without going through the link layer IC.
[0032]
The invention according to claim 5
In the bus analyzer of the IEEE1394 serial bus,
A physical layer IC that transmits and receives data on the IEEE 1394 serial bus; a link layer IC that controls transmission and reception data and performs data communication with the physical layer IC via a physical layer / link layer interface; and the physical layer IC. An external communication circuit that transmits and receives data to and from the physical layer / link layer interface, and a signal switching circuit that disconnects the link layer IC from the physical layer / link layer interface and connects the physical layer IC and the external communication circuit. Transmission / reception with the physical layer IC becomes possible without the circuit passing through the link layer IC.
[0033]
The invention described in claim 6
In the bus analyzer according to claim 5,
The signal switching circuit is
A disconnect circuit that disconnects the link layer IC from the physical layer / link layer interface according to a disconnect signal from the external communication circuit, and an external connection circuit that connects a signal from the external communication circuit to the physical layer IC. As a result, the external communication circuit can perform transmission / reception with the physical layer IC without going through the link layer IC.
[0034]
The invention described in claim 7
In the bus analyzer as claimed in claim 6,
The cutting circuit is
The disconnection signal of the external communication circuit is applied to the other end of each resistor whose one end is connected to the link layer IC, so that the external communication circuit can transmit and receive with the physical layer IC without going through the link layer IC. It becomes possible.
[0035]
The invention described in claim 8
In the bus analyzer as claimed in claim 6,
The external connection circuit is
The disconnection signal of the external communication circuit is applied to the other end of each resistor to which the transmission request signal, the control signal, and the data signal of the physical layer IC and the external communication circuit are connected to one end, so that the external communication circuit Transmission / reception with the physical layer IC can be performed without going through the link layer IC.
[0036]
The invention according to claim 9
In the bus analyzer as claimed in claim 5 to claim 8,
The external communication circuit is
Disconnecting the circuit connection of the transmission request signal between the physical layer IC and the link layer IC, requesting permission of transmission from the physical layer IC using the transmission request signal, from the physical layer IC When transmission permission is obtained, the circuit connection of the control signal and the data signal between the physical layer IC and the link layer IC is disconnected, and the physical layer IC is connected to the physical layer IC using the control signal and the data signal. By performing data transmission and setting all signals to high impedance when data transmission is completed, transmission to the physical layer IC becomes possible without the external communication circuit passing through the link layer IC.
[0037]
The invention according to claim 10 is:
In the bus analyzer as claimed in claim 5 to claim 8,
The external communication circuit is
When the link layer IC is in a standby state, the circuit connection of the control signal and the data signal between the physical layer IC and the link layer IC is disconnected, and the physical layer IC is used by using the control signal and the data signal. Data is received and processed, and all signals are set to high impedance when reception is completed, enabling external communication circuits to receive data from the physical layer IC without going through the link layer IC Become.
[0038]
The invention according to claim 11
In the bus analyzer as claimed in claim 5 to claim 8,
The external communication circuit is
By transmitting a packet including an error on the IEEE 1394 serial bus via the physical layer IC, the error packet can be transmitted and received.
[0039]
The invention according to claim 12
In the bus analyzer as claimed in claim 5 to claim 8,
The external communication circuit is
When data of the maximum transfer size is transmitted / received, the performance defined in IEEE 1394 can be utilized to the maximum by directly transmitting or storing received data from the buffer memory of the external communication circuit.
[0040]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, the present invention will be described in detail with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of a bus analyzer using a signal switching circuit according to the present invention. In FIG. 1, 1, 2, 100 and 101 are assigned the same reference numerals as in FIG. 6, 3 is an external connection circuit, 4 is a disconnection circuit, and 5 is an external communication circuit. Reference numerals 3 and 4 form a signal switching circuit 50.
[0041]
The 1394 serial bus 100 is connected to the physical layer IC1, the clock signal “SCLK” of the interface 101 is connected to the link layer IC2, and the remaining transmission request signal “LReq” and control signal “CTL [0: 1] of the interface 101 are connected. ] And the data signal “D [0: n]” are connected to the link layer IC 2 via the external connection circuit 3 and the disconnection circuit 4.
[0042]
In addition, a transmission request signal, a control signal, and a data signal from the external communication circuit 5 are connected to the external connection circuit 3, and various disconnection signals from the external communication circuit 5 are connected to the disconnection circuit 4.
[0043]
Details of signals from the external communication circuit 5 will be described with reference to FIG. FIG. 2 is a table explaining the names of the signals of the interface 101 and the external communication circuit 5 and their meanings.
[0044]
In FIG. 2, “LReq”, “CTL [0: 1]”, and “D [0: n]” are the same as those in FIG. In FIG. 2, “LLeq_A” is a transmission request signal from the external communication circuit 5 to the physical layer IC1, “CTL_A [0: 1]” in FIG. 2 is a control signal for the physical layer / external communication circuit interface, and “D_A [ 0: n] ”is a data signal between the physical layer IC 1 and the external communication circuit 5.
[0045]
In FIG. 2, “LReq_B”, “CTL_B [0: 1]” and “D_B [0: n]” are disconnection signals for disconnecting the circuits of the physical layer IC1 and the link layer IC2.
[0046]
Here, the operation of the embodiment shown in FIG. 1 will be described. However, the description of the same operation as the conventional example shown in FIG. 6 is omitted. The disconnect circuit 4 disconnects the circuit connection between the physical layer IC 1 and the link layer IC 2 other than the clock signal “SCLK” based on the disconnect signal from the external communication circuit 5. At this time, the signal input terminal on the cut link layer IC2 side becomes “low level”.
[0047]
For example, when the disconnection signal indicated by “LReq_B” in FIG. 1 becomes “low level”, the disconnection circuit 4 disconnects the circuit connection of the transmission request signal “LReq” in the interface 101.
[0048]
For example, when the disconnection signal indicated by “D_B [n]” in FIG. 1 becomes “low level”, the disconnection circuit 4 disconnects only the circuit connection of the data signal “D [n]” in the interface 101.
[0049]
That is, various signals of the interface 101 can be arbitrarily disconnected by a disconnection signal from the external communication circuit 5.
[0050]
On the other hand, the external connection circuit 3 includes a transmission request signal “LReq_A” from the external communication circuit 5 to the physical layer IC1, a control signal “CTL_A [0: 1]” of the physical layer / external communication circuit interface, and the physical layer IC1 and the external communication circuit. 5 are connected to the transmission request signal “LReq”, the control signal “CTL_A [0: 1]” and the data signal “D_A [0: n]” of the interface 101, respectively. To do.
[0051]
In the normal state, the external communication circuit 5 sets all signals to “high impedance”, stops the connection of the external connection circuit 3, and stops the cutting operation of the cutting circuit 4.
[0052]
When the external communication circuit 5 transmits / receives to / from the physical layer IC1 without passing through the link layer IC2, the external communication circuit 5 controls the disconnection circuit 4 by the disconnection signal, and between the physical layer IC1 and the link layer IC2. After disconnecting the circuit connection, the external connection circuit 3 connects various signals from the external communication circuit 5 to the interface 101 to perform transmission / reception with the physical layer IC 1.
[0053]
As a result, by disconnecting the link layer IC2 from the interface 101 and connecting the physical layer IC1 and the external communication circuit 5 to perform transmission / reception, transmission / reception to / from the physical layer IC1 is possible without going through the link layer IC2. become. Further, a packet including an error transmitted by the external communication circuit 5 can be transmitted on the 1394 serial bus 100 via the physical layer IC1.
[0054]
In addition, when transmitting / receiving data of the maximum transfer size specified in IEEE 1394, it is possible to directly transmit or store received data from the buffer memory of the external communication circuit 5 without going through the link layer IC2. As a result, the performance defined in IEEE 1394 can be utilized to the maximum.
[0055]
Here, the transmission / reception operation of the external communication circuit 5 will be described with reference to FIGS. 3 and 4 are flowcharts for explaining the data transmission and data reception operations of the external communication circuit 5.
[0056]
First, when the transmission of the link layer IC2 is stopped and the data is transmitted, the external communication circuit 5 sets the disconnection signal “LReq_B” to “low level” in “S201” in FIG. The circuit connection of the transmission request signal “LReq” with the IC 2 is disconnected.
[0057]
At this time, since the link layer IC2 continues to receive from the physical layer IC1, in other words, responds to data reception or data writing from other nodes, the control signal “CTL [0: 1]” and the data The circuit connection of the signal “D [0: n]” is not disconnected.
[0058]
Then, in “S202” in FIG. 3, the external communication circuit 5 requests the physical layer IC 1 to permit transmission using the transmission request signal “LReq_A”.
[0059]
In “S203” in FIG. 3, the external communication circuit 5 determines whether or not the control signal “CTL [0: 1] = 11, Grant”, which is transmission permission from the physical layer IC1, is detected, and transmission permission from the physical layer IC1. Is obtained, the external communication circuit 5 sets the disconnection signals “CTL_B [0: 1]” and “D_B [0: n]” to “low level” in “S204” in FIG. The circuit connection of the control signal “CTL [0: 1]” and the data signal “D [0: n]” between the physical layer IC1 and the link layer IC2 is disconnected.
[0060]
At this time, since the link layer IC2 does not itself output a transmission request signal, no data transmission operation is performed even if a transmission permission is received from the physical layer IC1 that should not be received.
[0061]
When the circuit connection is disconnected by the disconnection circuit 4, all the control signals “CTL [0: 1]” of the link layer IC2 become “low level (00)”, so that the link layer IC2 is “Idle”. The physical layer IC1 is disconnected while maintaining the state.
[0062]
Then, in “S205” in FIG. 3, the external communication circuit 5 is defined by IEEE 1394 for the physical layer IC1 using the control signal “CTL_A [0: 1]” and the data signal “D_A [0: n]”. Data transmission is performed according to the protocol.
[0063]
If the external communication circuit 5 determines that the data transmission has been completed in “S206” in FIG. 3, all signals “LReq_A”, “CTL_A [0: 1]”, “D_A [0: n] ”,“ LReq_B ”,“ CTL_B [0: 1] ”and“ D_B [0: n] ”are set to“ high impedance ”.
[0064]
As a result, the connection of the external connection circuit 3 is stopped and the disconnection operation of the disconnection circuit 4 is stopped, so that the physical layer IC1 and the link layer IC2 are restored to the same circuit connection as in the conventional example by the interface 101.
[0065]
As a result, it is possible to disconnect the circuit connection without affecting the link layer IC2 and perform data transmission from the external communication circuit 5 to the physical layer IC1.
[0066]
On the other hand, when the reception of the link layer IC2 is stopped and data is received, the external communication circuit 5 determines whether or not the link layer IC2 is on standby in “S301” in FIG. , Idle ”is determined based on whether or not, and if“ Idle ”is waiting, the processing of“ S302 ”in FIG. 4 is performed.
[0067]
In “S302” in FIG. 4, the external communication circuit 5 sets the disconnection signals “CTL_B [0: 1]” and “D_B [0: n]” to “low level”, and the disconnection circuit 4 causes the physical layer IC1 and the link layer IC2 to The circuit connection between the control signal “CTL [0: 1]” and the data signal “D [0: n]” is disconnected.
[0068]
Then, in “S303” in FIG. 4, the external communication circuit 5 uses the control signal “CTL_A [0: 1]” and the data signal “D_A [0: n]” to define the data from the physical layer IC1 according to IEEE1394. Receiving according to the protocol in use.
[0069]
Also, in “S304” in FIG. 4, the external communication circuit 5 performs a CRC operation on the received data, or performs a process such as responding to a CSR (Control And Status Register) access to the disconnected link layer IC2. .
[0070]
In “S305” in FIG. 4, the external communication circuit 5 determines whether or not the data reception is completed. If the reception is completed, it is further determined whether or not the physical layer IC1 is in standby in “S306” in FIG. Judgment is made based on whether or not the control signal “CTL [0: 1] = 00, Idle”. If the control signal is on standby, the processing of “S307” in FIG. 4 is performed.
[0071]
When “S305” and “S306” in FIG. 4 indicate that the external communication circuit 5 has received data and the physical layer IC is on standby, all signals “LReq_A” and “CTL_A [0: 1] ”,“ D_A [0: n] ”,“ LReq_B ”,“ CTL_B [0: 1] ”and“ D_B [0: n] ”are set to“ high impedance ”.
[0072]
As a result, the connection of the external connection circuit 3 is stopped and the disconnection operation of the disconnection circuit 4 is stopped, so that the physical layer IC1 and the link layer IC2 are restored to the same circuit connection as in the conventional example by the interface 101.
[0073]
As a result, the circuit connection is disconnected without affecting the link layer IC2, and the external communication circuit 5 can receive data from the physical layer IC1.
[0074]
FIG. 5 is a configuration block diagram showing an embodiment of a bus analyzer showing specific examples of the external connection circuit 3 and the disconnection circuit 4. In FIG. 5, 1 to 5, 50, 100 and 101 are given the same reference numerals as in FIG. 1, and 6a, 6b, 6c, 6d, 6e, 6f, 7a, 7b, 7c, 7d, 7e and 7f are resistors. is there. Further, 6a to 6f constitute an external connection circuit 3, and 7a to 7f constitute a cutting circuit 4.
[0075]
The 1394 serial bus 100 is connected to the physical layer IC1, the clock signal “SCLK” of the interface 101 is connected to the link layer IC2, and the transmission request signal “LReq” of the interface 101 is the transmission request signal “LReq_A” of the external communication circuit 5. And is connected to one end of the resistor 6a.
[0076]
Similarly, the control signals “CTL [0]” and “CTL [1]” are respectively connected to the control signals “CTL_A [0]” and “CTL_A [1]” of the external communication circuit 5 and the resistors 6b and 6c. Connected to one end.
[0077]
The data signals “D [0]”, “D [1]” to “D [n]” are the data signals “D_A [0]”, “D_A [1]” to “D_A [] of the external communication circuit 5, respectively. n] "and one end of resistors 6d, 6e and 6f.
[0078]
The other end of the resistor 6a is connected to the disconnection signal “LReq_B” of the external communication circuit 5 and to one end of the resistor 7a.
[0079]
Similarly, the other ends of the resistors 6b and 6c are connected to disconnection signals “CTL_B [0]” and “CTL_B [1]” of the external communication circuit 5, respectively, and to one ends of the resistors 7b and 7c.
[0080]
The other ends of the resistors 6d, 6e, and 6f are connected to disconnection signals “D_B [0]” and “D_B [1]” to “D_B [n]” of the external communication circuit 5, respectively, and the resistors 7d, 7e, and It is connected to one end of 7f.
[0081]
Finally, the other ends of the resistors 7a, 7b, 7c, 7d, 7e, and 7f are the transmission request signal “LReq”, the control signals “CTL [0]”, “CTL [1]”, and the data signal ”of the link layer IC2, respectively. D [0] ”,“ D [1] ”to“ D [n] ”.
[0082]
Here, the operation of the embodiment shown in FIG. 5 will be described. However, the basic operation is the same as that of the embodiment shown in FIG.
[0083]
All signals “LReq_A”, “CTL_A [0: 1]”, “D_A [0: n]”, “LReq_B”, “CTL_B [0: 1]”, and “D_B [0: n]” of the external communication circuit 5 When “is set to“ high impedance ”, there is no circuit connection between the interface 101 and the external communication circuit 5, so that a series resistance of a resistor 6 a and a resistor 7 a or the like is inserted into each signal in the interface 101.
[0084]
That is, the connection of the external connection circuit 3 is stopped and the cutting operation of the cutting circuit 4 is also stopped, so that the physical layer IC1 and the link layer IC2 are connected by the interface 101.
[0085]
On the other hand, when the disconnection signal from the external communication circuit 5 is set to “low level”, the resistor 7a and the like are pulled down, and “low level” is applied to the link layer IC2 regardless of the output of the physical layer IC1 and the like. The circuit connection from the physical layer IC1 is disconnected.
[0086]
On the other hand, in this state, the transmission request signal “LReq_A”, the control signal “CTL_A [0: 1]”, and the data signal “D_A [0: n]” from the external communication circuit 5 are directly connected to the physical layer IC1 and connected to the resistor 6a. Since it is pulled down by, etc., transmission / reception between the physical layer IC 1 and the external communication circuit 5 becomes possible.
[0087]
As a result, the disconnection circuit 4 in which the disconnection signal of the external communication circuit 5 is applied to the other end of each resistor whose one end is connected to the link layer IC2, the transmission request signal of the physical layer IC1 and the external communication circuit 5, the control signal, By providing the external connection circuit 3 to which the disconnection signal of the external communication circuit 5 is applied at the other end of each resistor connected to one end of the data signal, the signal of the interface 101 can be taken out to the external communication circuit. .
[0088]
That is, by setting all the signals of the external communication circuit 5 to “high impedance”, the physical layer IC1 and the link layer IC2 are connected by the interface 101, and the disconnection signal from the external communication circuit 5 is set to “low level”. By doing so, the circuit connection between the link layer IC2 and the physical layer IC1 is disconnected.
[0089]
In this state, the transmission request signal “LReq_A”, the control signal “CTL_A [0: 1]”, and the data signal “D_A [0: n]” from the external communication circuit 5 are connected to the physical layer IC1. become.
[0090]
In the embodiment shown in FIG. 5, the circuit connection with the external communication circuit 5 is disconnected by high impedance, but a disconnection circuit using an element other than a resistor, such as an FET or a transistor, may be used.
[0091]
In this case, it is possible to disconnect the circuit connection by setting the signals such as “CTL_B”, “D_B” and “LReq_B” to “high level”, and conversely to “low level”. This also makes it possible to disconnect the circuit connection.
[0092]
【The invention's effect】
As is apparent from the above description, the present invention has the following effects.
According to the first to tenth aspects of the present invention, the link layer IC is disconnected from the physical layer / link layer interface, and the physical layer IC and the external communication circuit are connected to perform transmission / reception, whereby the external communication circuit is Transmission / reception with the physical layer IC can be performed without going through the link layer IC.
[0093]
According to the eleventh aspect of the present invention, an external communication circuit transmits / receives an error packet by transmitting a packet including an error onto the IEEE 1394 serial bus via the physical layer IC.
[0094]
According to the twelfth aspect of the present invention, when the external communication circuit transmits / receives data of the maximum transfer size, it directly transmits or stores received data from the buffer memory of the external communication circuit. The specified performance can be used to the maximum.
[Brief description of the drawings]
FIG. 1 is a configuration block diagram showing an embodiment of a bus analyzer using a signal switching circuit according to the present invention.
FIG. 2 is a table explaining signal names and their meanings.
FIG. 3 is a flowchart for explaining the data transmission operation of the external communication circuit.
FIG. 4 is a flowchart illustrating an operation of receiving data by an external communication circuit.
FIG. 5 is a configuration block diagram showing an embodiment of a bus analyzer showing a specific example of an external connection circuit and a disconnection circuit.
FIG. 6 is a configuration block diagram showing an example of a physical layer IC and a link layer IC portion of a conventional node.
FIG. 7 is a table explaining signal names and their meanings.
FIG. 8 is a table illustrating details of control signals.
FIG. 9 is a flowchart showing an algorithm when the control right of the interface is transferred from the physical layer IC to the link layer IC.
FIG. 10 is a table explaining details of control signals.
FIG. 11 is a flowchart showing an algorithm when the interface control right is transferred from the link layer IC to the physical layer IC.
[Explanation of symbols]
1 Physical layer IC
2 Link layer IC
3 External connection circuit
4 cutting circuit
5 External communication circuit
6a, 6b, 6c, 6d, 6e, 6f, 7a, 7b, 7c, 7d, 7e, 7f resistors
50 Signal switching circuit
100 IEEE1394 serial bus
101 Physical layer / link layer interface

Claims

In a signal switching circuit that extracts a physical layer / link layer interface signal to an external communication circuit,
A signal switching circuit characterized by disconnecting a link layer IC from the physical layer / link layer interface and connecting the physical layer IC and an external communication circuit.

A disconnect circuit that disconnects the link layer IC from the physical layer / link layer interface in response to a disconnect signal from the external communication circuit;
2. The signal switching circuit according to claim 1, further comprising an external connection circuit that connects a signal from the external communication circuit to the physical layer IC.

The cutting circuit is
3. The signal switching circuit according to claim 2, wherein a disconnection signal of the external communication circuit is applied to the other end of each resistor having one end connected to the link layer IC.

The external connection circuit is
The disconnection signal of the external communication circuit is applied to the other end of each resistor to which a transmission request signal, a control signal, and a data signal of the physical layer IC and the external communication circuit are connected at one end. 3. The signal switching circuit according to 2.

In the bus analyzer of the IEEE1394 serial bus,
A physical layer IC for transmitting and receiving data on the IEEE 1394 serial bus;
A link layer IC that controls transmission / reception data and performs data communication with the physical layer IC via a physical layer / link layer interface;
An external communication circuit that performs transmission and reception with the physical layer IC;
A bus analyzer comprising: a signal switching circuit that disconnects a link layer IC from the physical layer / link layer interface and connects the physical layer IC and the external communication circuit.

The signal switching circuit is
A disconnect circuit that disconnects the link layer IC from the physical layer / link layer interface in response to a disconnect signal from the external communication circuit;
6. The bus analyzer according to claim 5, further comprising an external connection circuit for connecting a signal from the external communication circuit to the physical layer IC.

The cutting circuit is
7. The bus analyzer according to claim 6, wherein a disconnection signal of the external communication circuit is applied to the other end of each resistor having one end connected to the link layer IC.

The external connection circuit is
The disconnection signal of the external communication circuit is applied to the other end of each resistor to which a transmission request signal, a control signal, and a data signal of the physical layer IC and the external communication circuit are connected at one end. 6. The bus analyzer according to 6.

The external communication circuit is
Disconnect the circuit connection of the transmission request signal between the physical layer IC and the link layer IC,
Request permission of transmission to the physical layer IC using a transmission request signal,
When transmission permission is obtained from the physical layer IC, the circuit connection of the control signal and the data signal between the physical layer IC and the link layer IC is disconnected,
Data is transmitted to the physical layer IC using the control signal and the data signal,
9. The bus analyzer according to claim 5, wherein all signals are set to high impedance when data transmission is completed.

The external communication circuit is
Disconnecting the control signal and data signal circuit connection between the physical layer IC and the link layer IC when the link layer IC is waiting;
Receive and process data from the physical layer IC using the control signal and the data signal,
9. The bus analyzer according to claim 5, wherein all signals are set to high impedance when reception is completed.

The external communication circuit is
9. The bus analyzer according to claim 5, wherein a packet including an error is transmitted on the IEEE 1394 serial bus through the physical layer IC.

The external communication circuit is
9. The bus analyzer according to claim 5, wherein when data having a maximum transfer size is transmitted / received, direct transmission or reception data is directly accumulated from a buffer memory of the external communication circuit.