JP3623764B2

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Publication number: JP3623764B2
Application number: JP2001272431A
Authority: JP
Inventors: 久司徳増
Original assignee: NEC AccessTechnica Ltd
Current assignee: NEC Platforms Ltd
Priority date: 2001-09-07
Filing date: 2001-09-07
Publication date: 2005-02-23
Anticipated expiration: 2021-09-07
Also published as: JP2003087230A

Description

【０００１】
【発明の属する技術分野】
本発明は、ターミナルアダプタに関し、特にフレーム同期パターンの検出（フレーム同期検出）を高速化できるターミナルアダプタに関する。
【０００２】
【従来の技術】
通常、ターミナルアダプタは、ｎ（ｎは１以上の正数）個のビットが、ビット列として、フレームに一定の間隔で分散配置されたＢチャネルデータを含む多重データを順次に受信し、Ｂチャネルデータにおける複数のフレームにより複数のビット列を直列に構成した受信ビット列の中から、フレーム同期パターンを構成する同期ビット列を検索し、複数のフレームのうちの同期ビット列に対応するフレームに含まれる送信用端末のユーザ情報を取出して出力用端末に出力する。これにより、ターミナルアダプタは、送信用端末と出力用端末との通信を可能にする。このようなターミナルアダプタは、例えば、ＩＳＤＮ（ＩｎｔｅｇｒａｔｅｄＳｅｒｖｉｃｅｓＤｉｇｉｔａｌＮｅｔｗｏｒｋ）に利用される。従来のＩＳＤＮターミナルアダプタによる逐次検索の模式図を図６に示す。
【０００３】
図６に示されるように、従来のＩＳＤＮターミナルアダプタでは、検索目標である同期ビット列（フレーム同期パターン）“１０１１０”を検索するとき、Ｂチャネルデータの最初のパターン（受信ビット列“１０１０１１０…”のうちの先頭ビット列）が“１０１０１”であるため、Ｂチャネルデータの受信ビット列“１０１０１１０…”が示すビットを、１ビットずつシフトしながら照合／比較することにより同期ビット列“１０１１０”を検索する。この場合では、従来のＩＳＤＮターミナルアダプタは、受信ビット列“１０１０１１０…”が示すビットを、１ビットずつシフトした結果、２ビットずらしたとき、先頭ビット列“１０１１０”と同期ビット列“１０１１０”とが一致して先頭ビット列“１０１１０”から同期ビット列“１０１１０”を検出することができる。
【０００４】
しかしながら、従来のＩＳＤＮターミナルアダプタは、１ビットずつシフトしながら同期ビット列を検索するため、同期ビット列を検出／発見するまでに多くの時間を要する。このように、従来のＩＳＤＮターミナルアダプタでは、送信用端末のユーザ情報を伝送するための情報伝送効率が悪くなってしまう。このため、受信ビット列に対して同期ビット列の検出を高速化できるターミナルアダプタが望まれる。また、受信ビット列に対して、無駄であると分かっている照合工程／比較工程をスキップしながら同期ビット列を検索することができるターミナルアダプタが望まれる。
【０００５】
また、フレーム同期パターンを検出する第１の従来技術として、特開平１−２５１９３０号公報では、所定のフレーム同期パターンを構成する複数の同期ビットが１フレーム中に一定の間隔で分散配置されたデータを受信し、フレーム同期パターンとパターンが同一の参照同期パターンを同期ビットの配置間隔と同間隔で発生し、受信データをこの参照パターンと比較することにより同期ビットの検出を行う「フレーム同期検出方式」が開示されている。この第１の従来技術では、固有のハードウェアとして、タイミング信号発生部、同期ビット検出部、同期保護部、ロード信号発生部とから構成される。ロード信号発生部は、同期ビットの未検出状態において受信データからフレーム同期パターン（４ビット）中の部分パターン（２ビット）と一致する複数のビットを検出する手段と、この手段により複数のビットが検出されたときこの複数のビットに続いて（２ビットの次に続いて）検出される同期ビットをフレーム同期パターンから予測する手段とを備えている。タイミング信号発生部は、この予測した同期ビットに対応するビットから参照同期パターンを発生させる。同期ビット検出部は、タイミング信号発生部から発生された参照同期パターンと受信データとをビット比較する。
【０００６】
この第１の従来技術を用いた場合のターミナルアダプタでは、検索時に、同期ビット列を予測する必要がある。このため、検索目標である同期ビット列が固定パターン（同期ビット列に対応するフレームが固定長）であることから、受信ビット列に対して、シフトビット数を事前に求めることにより、同期ビット列の検出を高速化できるターミナルアダプタが望まれる。
【０００７】
また、第２の従来技術として、特開平８−１０２７３３号公報では、多点監視方式によりフレーム同期パターンを検出する「フレーム同期検出方式」が開示されている。多点監視方式は、多数のフレームに分散して配置されたフレーム同期パターンを抽出して同期を検出する方式である。この第２の従来技術では、固有のハードウェアとして、抽出部、シフトレジスタ、照合部、照合パターン生成部、同期判定部、照合制御部とから構成される。抽出部は、伝送路からデータを入力し、入力したデータを複数のフレーム同期パターン（８ビット）に分割する。シフトレジスタは、複数のフレーム同期パターン（８ビット）を記憶する。メモリには、全４８ビット構成の照合パターンを６分割した８ビット構成のパターン６通りが記憶されている。照合部は、シフトレジスタ内に記憶されたフレーム同期パターン（８ビット）を取出すと共に、メモリに記憶されてある照合パターンを取出し、これらのパターンを比較・照合する。初めのフレーム同期パターン８ビットがメモリ内の一の照合パターンと一致すると、照合部は、照合結果を同期判定部に出力した後、次のフレーム同期パターンを取出して順次照合を行い、最終的にこれを６回繰り返した後、全て一致した時点で全４８ビットのフレーム同期パターンの照合が終了する。
【０００８】
また、第３の従来技術として、特開平１０−３３６１６６号公報では、フレーム同期パターンがフレーム中に所定ビット数毎に分散して配置されるマルチフレームからフレーム同期パターンを検出する「フレーム同期回路」が開示されている。この第３の従来技術では、固有のハードウェアとして、フレームシフトレジスタ、フレーム同期パターン検出部、フレームカウンタ、フレーム同期検出部、シフトクロック発生部とからなる。シフトクロック発生部は、受信したマルチフレームに含まれるクロックより再生した受信クロックを分周し、その分周出力でフレームシフトレジスタを駆動する。フレームシフトレジスタは、シフトクロック発生部により分周されたクロックによりマルチフレームを構成する複数ビットデータをシフト（ビットのシフトを行う）する。フレーム同期パターン検出部は、フレームシフトレジスタから得られたシフトデータよりフレーム同期パターンを構成する各ビットが配置される位置のビットを検出する（フレーム同期パターンを検出する）。フレーム同期検出部は、フレーム同期パターン検出部の出力信号（フレーム同期パターン検出部で検出された複数ビット）とフレームカウンタの出力信号（パルス信号）に基づきフレーム同期を検出する。第３の従来技術では、フレームシフトレジスタのビット数を減らし、かつフレームシフトレジスタのシフト動作の速度を低くする。
【０００９】
また、フレーム同期パターンの検出（フレーム同期検出）に類似した従来技術（第４の従来技術）として、特開昭６２−２１０５３８号公報では、「記号列サーチ方法および装置」が開示されている。この第４の従来技術では、固有のハードウェアとして、第１ＲＡＭ、第２ＲＡＭ、第３ＲＡＭ、メモリレジスタ、アドレスレジスタ、判定回路、論理回路、加算回路を有している。
【００１０】
【発明が解決しようとする課題】
本発明の目的は、受信ビット列に対して同期ビット列の検出を高速化できるターミナルアダプタを提供することにある。
【００１１】
本発明の他の目的は、受信ビット列に対して、無駄であると分かっている照合工程／比較工程をスキップしながら同期ビット列を検索することができるターミナルアダプタを提供することにある。
【００１２】
本発明の更に他の目的は、受信ビット列に対して、シフトビット数を事前に求めてテーブルに格納し、格納されたシフトビット数を参照することにより、同期ビット列の検出を高速化できるターミナルアダプタを提供することにある。
【００１３】
本発明の更に他の目的は、受信ビット列に対して同期ビット列を短時間で検索する検索アルゴリズムを利用することにより、同期ビット列を高速に検出することができるターミナルアダプタを提供することにある。
【００１４】
【課題を解決するための手段】
以下に、［発明の実施の形態］で使用する番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明の実施の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１５】
本発明のターミナルアダプタは、受信器（１）と、蓄積部（２）と、ＣＰＵ（３）とを備えている。受信器（１）は、ｎ（ｎは１以上の正数）個のビットがビット列としてユーザ情報を含むフレームに一定の間隔で分散配置された第１チャネルデータ（Ｂチャネルデータ）を順次に受信する。蓄積部（２）は、複数のフレームにより複数のビット列を受信ビット列（“１０１０１１０…”）として直列に構成するように、受信器（１）により順次に受信された第１チャネルデータ（Ｂチャネルデータ）を順次に蓄積する。複数のフレームのうちの送信用端末（２０）のユーザ情報（ＰＩＡＦＳ情報）が含まれるフレーム（ＰＩＡＦＳフレーム）には、送信用端末（２０）のフレーム同期パターンを構成するｎ個の同期ビットが同期ビット列（“１０１１０”）として一定の間隔で分散配置されている。ＣＰＵ（３）は、検索アルゴリズムに従って、蓄積された第１チャネルデータ（Ｂチャネルデータ）の受信ビット列（“１０１０１１０…”）が示すビットをｍ（ｍは、１≦ｍ≦ｎで表される正数）だけシフトして同期ビット列（“１０１１０”）を検出し、同期ビット列（“１０１１０”）に対応するフレーム（ＰＩＡＦＳフレーム）に含まれる送信用端末（２０）のユーザ情報（ＰＩＡＦＳ情報）を取出す。この場合、ｎは５であり、ｍは２である。
【００１６】
これにより、本発明のターミナルアダプタは、受信ビット列（“１０１０１１０…”）に対して同期ビット列（“１０１１０”）の検出を高速化できる。この本発明のターミナルアダプタは、受信ビット列（“１０１０１１０…”）に対して同期ビット列（“１０１１０”）を短時間で検索する検索アルゴリズムを利用することにより、同期ビット列（“１０１１０”）を高速に検出することができる。このような検索アルゴリズムは、Ｂｏｙｅｒ−Ｍｏｏｒｅ法を応用することが好ましい。
【００１７】
本発明のターミナルアダプタは、更に、記憶部（４）を備えている。記憶部（４）は、ＣＰＵ（３）が同期ビット列（“１０１１０”）を検出するためのテーブル（６）を有する。テーブル（６）には、参照同期ビット列（“１０１１０”）と、受信ビット列（“１０１０１１０…”）のうちの先頭のビットからｎ番目のビットまでを示す先頭ビット列に対応する各々異なる２^ｎ個のビット列（“０００００”〜“１１１１１”）と、参照同期ビット列（“１０１１０”）に対する先頭ビット列（“０００００”〜“１１１１１”）のシフト情報として、先頭ビット列（“０００００”〜“１１１１１”）に対応して設定されたｍとが、予めに格納されている。
【００１８】
ＣＰＵ（３）は、受信ビット列（“１０１０１１０…”）のうちの先頭ビット列と、テーブル（６）に格納された参照同期ビット列（“１０１１０”）とを照合して同期ビット列（“１０１１０”）を検索する。
【００１９】
ＣＰＵ（３）は、照合の結果に基づいて、テーブル（６）に格納されたｍを参照して、受信ビット列（“１０１０１１０…”）が示すビットを、先頭ビット列に対応して設定されたｍだけシフトして同期ビット列（“１０１１０”）を検出する。この場合、先頭ビット列は“１０１０１”であり、ｍは２である。
【００２０】
これにより、本発明のターミナルアダプタは、受信ビット列（“１０１０１１０…”）に対して、無駄であると分かっている照合工程／比較工程をスキップしながら同期ビット列を検索することができる。また、本発明のターミナルアダプタは、受信ビット列（“１０１０１１０…”）に対して、シフトビット数としてｍを事前に求めてテーブル（６）に格納し、格納されたシフトビット数ｍを参照することにより、同期ビット列（“１０１１０”）の検出を高速化できる。
【００２１】
ＣＰＵ（３）は、照合の結果、先頭ビット列と参照同期ビット列（“１０１１０”）とが一致したとき同期ビット列（“１０１１０”）を検出し、先頭ビット列に対応するフレーム（ＰＩＡＦＳフレーム）に含まれる送信用端末（２０）のユーザ情報（ＰＩＡＦＳ情報）を取出す。この場合、先頭ビット列は“１０１１０”である。
【００２２】
受信器（１）は、ユーザ情報（又はＰＩＡＦＳ情報）を伝送する第１チャネルデータ（Ｂチャネルデータ）と、ユーザ情報（又はＰＩＡＦＳ情報）を伝送するための制御に用いる信号情報を伝送する第２チャネルデータ（Ｄチャネルデータ）とが多重化された多重データを、ネットワーク（３０）を介して順次に受信して第１チャネルデータ（Ｂチャネルデータ）と第２チャネルデータ（Ｄチャネルデータ）とに分割し、
蓄積部（２）は、受信器（１）により分割された第１チャネルデータ（Ｂチャネルデータ）を順次に蓄積する。
【００２３】
本発明のターミナルアダプタは、更に、インターフェース部（５）を備えている。インターフェース部（５）は、ＣＰＵ（３）により取出されたユーザ情報（ＰＩＡＦＳ情報）を出力用端末（４０）に出力する。
【００２４】
本発明のフレーム同期検出方法によれば、（ａ）複数のフレームにより複数のビット列が直列に構成された受信ビット列のうちの先頭のビットからｎ（ｎは１以上の正数）番目のビットまでを示す先頭ビット列を取得するステップと、複数のフレームの各々には、ｎ個のビットがビット列として一定の間隔で分散配置され、複数のフレームのうちの特定のユーザ情報（ＰＩＡＦＳ情報）が含まれるフレーム（ＰＩＡＦＳフレーム）には、フレーム同期パターンを構成するｎ個の同期ビットが同期ビット列（“１０１１０”）として一定の間隔で分散配置され、（ｂ）取得された先頭ビット列と参照同期ビット列（“１０１１０”）とを照合するステップと、（ｃ）照合が第１結果のとき、受信ビット列（“１０１０１１０…”）が示すビットを、先頭ビット列に対応して設定されたｍ（ｍは、１≦ｍ≦ｎで表される正数）だけシフトし、（ａ）のステップと（ｂ）のステップとを実行するステップと、（ｄ）照合が第２結果のとき、取得された先頭ビット列（“１０１１０”）から同期ビット列（“１０１１０”）を検出するステップとを備えている。この場合、ｎは５であり、ｍは２である。
【００２５】
本発明のフレーム同期検出方法によれば、この照合は、受信ビット列が“１０１０１１０…”の場合、取得された先頭ビット列“１０１０１”と参照同期ビット列（“１０１１０”）とが一致しないとき第１結果であり、受信ビット列が“１０１１０…”の場合、取得された先頭ビット列（“１０１１０”）と参照同期ビット列（“１０１１０”）とが一致したとき第２結果である。
【００２６】
これにより、本発明のフレーム同期検出方法は、受信ビット列（“１０１０１１０…”）に対して同期ビット列（“１０１１０”）の検出を高速化できる。この本発明のフレーム同期検出方法は、受信ビット列（“１０１０１１０…”）に対して同期ビット列（“１０１１０”）を短時間で検索する検索アルゴリズムを利用することにより、同期ビット列（“１０１１０”）を高速に検出することができる。
【００２７】
本発明のプログラムによれば、（ａ）複数のフレームにより複数のビット列が直列に構成された受信ビット列のうちの先頭のビットからｎ（ｎは１以上の正数）番目のビットまでを示す先頭ビット列を取得するステップと、複数のフレームの各々には、ｎ個のビットがビット列として一定の間隔で分散配置され、複数のフレームのうちの特定のユーザ情報（ＰＩＡＦＳ情報）が含まれるフレーム（ＰＩＡＦＳフレーム）には、フレーム同期パターンを構成するｎ個の同期ビットが同期ビット列（“１０１１０”）として一定の間隔で分散配置され、（ｂ）取得された先頭ビット列と参照同期ビット列（“１０１１０”）とを照合するステップと、（ｃ）照合が第１結果のとき、受信ビット列（“１０１０１１０…”）が示すビットを、先頭ビット列に対応して設定されたｍ（ｍは、１≦ｍ≦ｎで表される正数）だけシフトし、（ａ）のステップと（ｂ）のステップとを実行するステップと、（ｄ）照合が第２結果のとき、取得された先頭ビット列（“１０１１０”）から同期ビット列（“１０１１０”）を検出するステップとの各ステップをコンピュータに実行させる。この場合、ｎは５であり、ｍは２である。
【００２８】
本発明のプログラムによれば、この照合は、受信ビット列が“１０１０１１０…”の場合、取得された先頭ビット列“１０１０１”と参照同期ビット列（“１０１１０”）とが一致しないとき第１結果であり、受信ビット列が“１０１１０…”の場合、取得された先頭ビット列（“１０１１０”）と参照同期ビット列（“１０１１０”）とが一致したとき第２結果である。
【００２９】
これにより、本発明のプログラムは、受信ビット列（“１０１０１１０…”）に対して同期ビット列（“１０１１０”）の検出を高速化できる。この本発明のプログラムは、受信ビット列（“１０１０１１０…”）に対して同期ビット列（“１０１１０”）を短時間で検索する検索アルゴリズムを利用することにより、同期ビット列（“１０１１０”）を高速に検出することができる。
【００３０】
【発明の実施の形態】
添付図面を参照して、本発明のターミナルアダプタとして、フレーム同期パターンの検出（フレーム同期検出）を高速化できるＩＳＤＮ（ＩｎｔｅｇｒａｔｅｄＳｅｒｖｉｃｅｓＤｉｇｉｔａｌＮｅｔｗｏｒｋ）ターミナルアダプタの実施の形態を以下に説明する。
【００３１】
図１は、本発明のＩＳＤＮターミナルアダプタの構成を示すブロック図である。図１に示されるように、本発明のＩＳＤＮターミナルアダプタ１０は、ＩＳＤＮ受信器１、デュアルポートＲＡＭ２、ＣＰＵ３、ＲＯＭ４、ＤＴＥ（ＤａｔａＴｅｒｍｉｎａｌＥｑｕｉｐｍｅｎｔ）インタフェース部５を備えている。ＩＳＤＮ受信器１には、ネットワークに対応するＩＳＤＮ網３０を介して、送信用端末に対応するＰＩＡＦＳ（ＰＨＳＩｎｔｅｒｎｅｔＡｃｃｅｓｓＦｏｒｕｍＳｔａｎｄａｒｄ）端末２０が接続される。デュアルポートＲＡＭ２は、ＩＳＤＮ受信器１に接続されている。ＣＰＵ３は、デュアルポートＲＡＭ２、ＲＯＭ４に接続されている。ＤＴＥインタフェース部５は、ＣＰＵ３に接続されている。ＤＴＥインタフェース部５には、出力用端末に対応するデータ端末４０が接続されている。
【００３２】
ＩＳＤＮ網３０（ＩＳＤＮ回線）上には、多重データが流れている。多重データは、通常、ユーザ情報を伝送するチャネルとしてＢチャネルデータと、ユーザ情報を伝送するための制御に用いる信号情報を伝送するチャネルとしてＤチャネルデータとが多重化されている。Ｂチャネルデータには、ｎ（ｎは１以上の正数）個のビットが、ビット列として、フレームに一定の間隔で分散配置されている。
【００３３】
ＩＳＤＮターミナルアダプタ１０を、ＩＳＤＮ網３０を介してＰＩＡＦＳ端末２０と接続した場合、ＰＩＡＦＳ端末２０はＰＩＡＦＳプロトコルに準拠したフレーム（ＰＩＡＦＳフレーム）で、ＩＳＤＮターミナルアダプタ１０に多重データを送信してくる。ＰＩＡＦＳ端末２０から送信された多重データは、ＰＩＡＦＳ端末２０のユーザ情報（ＰＩＡＦＳ情報）を伝送するチャネルとして上述と同様のＢチャネルデータと、ＰＩＡＦＳ情報を伝送するための制御に用いる信号情報を伝送するチャネルとして上述と同様のＤチャネルデータとが多重化されている。この場合、Ｂチャネルデータには、ＰＩＡＦＳ端末２０のフレーム同期パターンを構成するｎ個の同期ビットが、同期ビット列として、ＰＩＡＦＳフレームに一定の間隔で分散配置されている。
【００３４】
ＩＳＤＮ受信器１は、ＩＳＤＮ網３０上に流れている多重データ（ユーザ情報又はＰＩＡＦＳ情報を伝送するＢチャネルデータと、ユーザ情報又はＰＩＡＦＳ情報を伝送するための制御に用いる信号情報を伝送するＤチャネルデータとが多重化された多重データ）を、ＩＳＤＮ網３０を介して順次に受信してＢチャネルデータとＤチャネルデータとに分割し、対象とする分割されたＢチャネルデータをデュアルポートＲＡＭ２に順次に書込む。
【００３５】
デュアルポートＲＡＭ２には、ＩＳＤＮ受信器１により受信されたＢチャネルデータが書込まれる。デュアルポートＲＡＭ２は、複数のフレームにより複数のビット列を受信ビット列として直列に構成するように、ＩＳＤＮ受信器１からのＢチャネルデータを順次に蓄積する。このデュアルポートＲＡＭ２は、ＩＳＤＮ受信器１からのＢチャネルデータをＣＰＵ３からアクセスできる領域に蓄積する。ＩＳＤＮ受信器１からのＢチャネルデータは、デュアルポートＲＡＭ２に蓄積されることにより、ＣＰＵ３からの読み出しを可能にする。
【００３６】
ＣＰＵ３は、受信ビット列に対して同期ビット列を短時間で検索するための、Ｂｏｙｅｒ−Ｍｏｏｒｅ法を応用した検索アルゴリズムを有するプログラムを備えている。ＣＰＵ３は、そのプログラムによって、ＰＩＡＦＳフレームの同期ビット列（フレーム同期パターン）を検索する。
【００３７】
ＣＰＵ３は、検索アルゴリズムに従って、蓄積されたＢチャネルデータの受信ビット列が示すビットをシフトビット数ｍ（ｍは、１≦ｍ≦ｎで表される正数）だけシフトして同期ビット列を検出する（フレーム同期パターンを発見する）。このＣＰＵ３は、ＰＩＡＦＳフレームの同期ビット列（フレーム同期パターン）を発見することにより、ＰＩＡＦＳフレームの区切り位置を認識する。ＣＰＵ３は、認識されたＰＩＡＦＳフレーム（複数のフレームのうちの同期ビット列に対応するＰＩＡＦＳフレーム）からＰＩＡＦＳプロトコルに従って、ＰＩＡＦＳフレームに含まれるＰＩＡＦＳ情報を取出し、ＤＴＥインタフェース部５に出力する。
【００３８】
ＲＯＭ４は、ＣＰＵ３が、デュアルポートＲＡＭ２に順次に蓄積されたＢチャネルデータからＰＩＡＦＳフレームの同期ビット列（フレーム同期パターン）を検出するためのテーブル６を有する。このテーブル６には、同期ビット列と同じビット列として参照同期ビット列と、受信ビット列のうちの先頭の（１番目の）ビットからｎ番目のビットまでを示す先頭ビット列に対応し、参照同期ビット列（同期ビット列）を含むビット列の全パターンを構成する各々異なる２^ｎ個のビット列と、参照同期ビット列（同期ビット列）に対する先頭ビット列のシフト情報として、先頭ビット列（２^ｎ個のビット列の各々）に対応して設定されたシフトビット数ｍとが、予めに格納されている。
【００３９】
これにより、ＣＰＵ３は、検索アルゴリズムに従って、蓄積されたＢチャネルデータの受信ビット列のうちの先頭ビット列と、ＲＯＭ４のテーブル６に格納された参照同期ビット列とを照合／比較して同期ビット列を検索する。ＣＰＵ３は、照合の結果、先頭ビット列と格納された参照同期ビット列とが一致しないとき、テーブル６に格納されたシフトビット数ｍを参照して、読み出されたＢチャネルデータの受信ビット列が示すビットを、先頭ビット列に対応して設定されたシフトビット数ｍだけシフトして、シフトされた受信ビット列のうちの先頭ビット列から同期ビット列を検出する。
【００４０】
ここで、ＣＰＵ３は、検索アルゴリズムに従って、照合の結果、先頭ビット列と格納された参照同期ビット列とが一致したとき同期ビット列を検出し、一致した先頭ビット列（同期ビット列）に対応するＰＩＡＦＳフレームに含まれるＰＩＡＦＳ情報を取出し、ＤＴＥインタフェース部５に出力する。また、ＣＰＵ３は、ＰＩＡＦＳ情報を取出した後、検索アルゴリズムに従って、蓄積されたＢチャネルデータの受信ビット列が示すビットを、同期ビット列と同じである先頭ビット列に対応して設定されたシフトビット数ｍ（ｍ＝ｎ）だけシフトし、再度、同期ビット列の検索／検出、ＰＩＡＦＳ情報の取出しを行う。
【００４１】
ＤＴＥインタフェース部５は、ＣＰＵ３から出力されたＰＩＡＦＳ情報をデータ端末４０に送出する。これにより、ＩＳＤＮターミナルアダプタ１０は、ＰＩＡＦＳ端末２０とデータ端末４０との通信を可能にする。
【００４２】
このように、ＩＳＤＮターミナルアダプタ１０によれば、ＣＰＵ３は、デュアルポートＲＡＭ２に順次に蓄積されたＢチャネルデータからＰＩＡＦＳフレームの同期ビット列（フレーム同期パターン）を検索するとき、蓄積されたＢチャネルデータの受信ビット列が示すビットを、１ビットずつずらしながら行う逐次検索ではなく、Ｂｏｙｅｒ−Ｍｏｏｒｅ法の応用により、ＲＯＭ４上のテーブル６を参照して、蓄積されたＢチャネルデータの最初のパターン（受信ビット列のうちの先頭ビット列）から有り得ないと分かっているパターン（受信ビット列のうちの同期ビット列（フレーム同期パターン）以外の先頭ビット列）をスキップしながら照合／比較することにより、フレーム同期パターンの一致を確認する。これにより、ＩＳＤＮターミナルアダプタ１０は、受信ビット列に対して同期ビット列を短時間で検索する検索アルゴリズムを利用することにより、同期ビット列を高速に検出することができる。
【００４３】
蓄積されたＢチャネルデータの最初のパターン（受信ビット列のうちの先頭ビット列）は、予め定められたパターン（固定ビット列、固定パターン）であり、固定ビット列（固定パターン）は、同期ビット列（フレーム同期パターン）を含むビット列の全パターンを構成する。固定ビット列の全パターンは、上述の２^ｎ個のビット列である。スキップすべきシフトビット数ｍは、検索目標であるフレーム同期パターンが固定パターン（ＰＩＡＦＳフレームが固定長）であることから、事前の計算によって求めることができる。このため、全パターン（２^ｎ個のビット列）と、全パターンの各々に対応したシフトビット数ｍとの組み合わせをテーブル６としてＲＯＭ４上に作成しておくことで動作の高速化が行える。
【００４４】
次に、ＲＯＭ４上のテーブル６の作成方法について説明する。ここで、ＰＩＡＦＳ端末２０の同期ビット列は“１０１１０”とする。図２は、本発明のＩＳＤＮターミナルアダプタのＲＯＭ上のテーブルを示す模式図である。図３は、Ｂｏｙｅｒ−Ｍｏｏｒｅ法を応用した本発明のＩＳＤＮターミナルアダプタによる検索の模式図である。図４は、Ｂｏｙｅｒ−Ｍｏｏｒｅ法を応用した本発明のＩＳＤＮターミナルアダプタによる検索の模式図である。
【００４５】
図２に示されるように、ＲＯＭ４上のテーブル６は、検索目標である同期ビット列“１０１１０”を検索するためのテーブルである。この場合、読み出すビット数（同期ビット列が示す同期ビット）は５個であり、テーブル６は、参照同期ビット列（同期ビット列）を示す欄７と、２^５個のビット列の各々を示す（先頭ビット列を示す）欄８_１〜８_３２と、先頭ビット列を示す欄８_１〜８_３２に対応するシフトビット数ｍを示す欄９_１〜９_３２とを有する。参照同期ビット列（同期ビット列）を示す欄７には、参照同期ビット列“１０１１０”が事前に格納されている。先頭ビット列を示す欄８_１〜８_３２には、先頭ビット列“０００００”〜“１１１１１”が事前に格納されている。
【００４６】
シフトビット数ｍを示す欄９_１〜９_３２には、参照同期ビット列“１０１１０”に対する先頭ビット列“０００００”〜“１１１１１”のシフト情報として、先頭ビット列“０００００”〜“１１１１１”を示す欄８_１〜８_３２に対応してシフトビット数ｍが設定されて格納される。シフトビット数ｍの設定について図３、図４を参照して説明する。
【００４７】
図３に示されるように、本発明のＩＳＤＮターミナルアダプタ１０では、検索目標である同期ビット列“１０１１０”を検索するとき、Ｂチャネルデータの最初のパターン（受信ビット列“１０１０１？？…”のうちの先頭ビット列）が“１０１０１”であるため、Ｂチャネルデータの受信ビット列“１０１０１？？…”が示すビットを、１ビットシフトしただけでは検索目標と一致しないことは明らかであるが、２ビットずらせば一致の可能性がある。このことから、図２に示されるように、参照同期ビット列（同期ビット列）を示す欄７に格納された参照同期ビット列“１０１１０”を参照して、ＲＯＭ４上のテーブル６の先頭ビット列“１０１０１”を示す欄８_２２に対応するシフトビット数ｍの欄９_２２に事前に２をセットしておく。これにより、ＣＰＵ３は、Ｂチャネルデータの最初のパターン（受信ビット列“１０１０１？？…”のうちの先頭ビット列）が“１０１０１”である場合、ＲＯＭ４上のテーブル６の先頭ビット列“１０１０１”を示す欄８_２２に対応するシフトビット数ｍの欄９_２２を参照して、Ｂチャネルデータの受信ビット列“１０１０１？？…”が示すビットを２だけシフトする。
【００４８】
図４に示されるように、本発明のＩＳＤＮターミナルアダプタ１０では、検索目標である同期ビット列“１０１１０”を検索するとき、Ｂチャネルデータの最初のパターン（受信ビット列“１１００１？？？？…”のうちの先頭ビット列）が“１１００１”であるため、Ｂチャネルデータの受信ビット列“１１００１？？？？…”が示すビットを、４ビットずらせば一致の可能性がある。このことから、図２に示されるように、参照同期ビット列（同期ビット列）を示す欄７に格納された参照同期ビット列“１０１１０”を参照して、ＲＯＭ４上のテーブル６の先頭ビット列“１１００１”を示す欄８_２６に対応するシフトビット数ｍの欄９_２６に事前に４をセットしておく。これにより、ＣＰＵ３は、Ｂチャネルデータの最初のパターン（受信ビット列“１１００１？？？？…”のうちの先頭ビット列）が“１１００１”である場合、ＲＯＭ４上のテーブル６の先頭ビット列“１１００１”を示す欄８_２６に対応するシフトビット数ｍの欄９_２６を参照して、Ｂチャネルデータの受信ビット列“１１００１？？？？…”が示すビットを４だけシフトする。
【００４９】
また、本発明のＩＳＤＮターミナルアダプタ１０では、ＣＰＵ３が、同期ビット列“１０１１０”に対応するＰＩＡＦＳフレームに含まれるＰＩＡＦＳ情報を取出した後、再度、検索目標である同期ビット列“１０１１０”を検索するように、図２に示されるように、ＲＯＭ４上のテーブル６の先頭ビット列“１０１１０”を示す欄８_２３に対応するシフトビット数ｍの欄９_２３に事前に５をセットしておく。これにより、ＣＰＵ３は、ＰＩＡＦＳ情報を取出した後、ＲＯＭ４上のテーブル６の先頭ビット列“１０１１０”を示す欄８_２３に対応するシフトビット数ｍの欄９_２３を参照して、Ｂチャネルデータの受信ビット列“１０１１０？？…”が示すビットを５だけシフトする。
【００５０】
このように、ＩＳＤＮターミナルアダプタ１０によれば、ＲＯＭ４上のテーブル６のシフトビット数ｍを示す欄９_１〜９_３２に、参照同期ビット列“１０１１０”に対する先頭ビット列“０００００”〜“１１１１１”のシフト情報として、先頭ビット列“０００００”〜“１１１１１”を示す欄８_１〜８_３２に対応してシフトビット数ｍが設定されて格納される。ＣＰＵ３は、ＲＯＭ４上のテーブル６の先頭ビット列“０００００”〜“１１１１１”を示す欄８_１〜８_３２に対応するシフトビット数ｍの欄９_１〜９_３２を参照して、Ｂチャネルデータの受信ビット列が示すビットをｍだけシフトすることにより、検索目標である同期ビット列“１０１１０”を従来に比べて高速に検索することができる。これにより、ＩＳＤＮターミナルアダプタ１０は、受信ビット列に対して、シフトビット数ｍを事前に求めてテーブル６に格納し、格納されたシフトビット数ｍを参照することにより、同期ビット列“１０１１０”の検出を高速化できる。
【００５１】
次に、ＩＳＤＮターミナルアダプタ１０の動作について図５を参照して説明する。図５は、本発明のＩＳＤＮターミナルアダプタの動作を示すフローチャート図である。ここで、上述と同様に、ｎは５、同期ビット列及び参照同期ビット列は“１０１１０”、受信ビット列は“１０１０１１０…”とする。この場合、先頭のビットから５番目のビットまでを示す先頭ビット列は“１０１０１”であり、先頭ビット列“１０１０１”に対応して設定されたシフトビット数ｍは２とする。
【００５２】
図５に示されるように、まず、ＩＳＤＮターミナルアダプタ１０を、ＩＳＤＮ網３０を介してＰＩＡＦＳ端末２０と接続した場合、ＰＩＡＦＳ端末２０はＰＩＡＦＳプロトコルに準拠したＰＩＡＦＳフレームで、ＩＳＤＮターミナルアダプタ１０に多重データを送信してくる。ＩＳＤＮ受信器１は、ＩＳＤＮ網３０上に流れている多重データを、ＩＳＤＮ網３０を介して順次に受信してＢチャネルデータとＤチャネルデータとに分割し、対象とする分割されたＢチャネルデータをデュアルポートＲＡＭ２に順次に書込む。デュアルポートＲＡＭ２は、複数のフレームにより複数のビット列を受信ビット列“１０１０１１０…”として直列に構成するように、ＩＳＤＮ受信器１からのＢチャネルデータを順次に蓄積する。ＣＰＵ３は、検索アルゴリズムに従って、蓄積されたＢチャネルデータの受信ビット列“１０１０１１０…”のうちの先頭ビット列“１０１０１”を取得する（ステップＳ１）。
【００５３】
次に、ＣＰＵ３は、検索アルゴリズムに従って、取得された先頭ビット列“１０１０１”と、ＲＯＭ４のテーブル６に格納された参照同期ビット列（同期ビット列）“１０１１０”とを照合して同期ビット列“１０１１０”を検索する（ステップＳ２）。
【００５４】
ＣＰＵ３は、検索アルゴリズムに従って、照合の結果、取得された先頭ビット列“１０１０１”と格納された参照同期ビット列（同期ビット列）“１０１１０”とが一致しないため（ステップＳ２−ＮＯ）、再度、同期ビット列“１０１１０”を検索するために、取得された先頭ビット列“１０１０１”をインデックスとしてテーブル６に格納されたシフトビット数ｍを参照して、取得された先頭ビット列“１０１０１”に対応して設定されたシフトビット数ｍ（ｍ＝２）をテーブル６から取得する（ステップＳ３）。次に、ＣＰＵ３は、検索アルゴリズムに従って、受信ビット列“１０１０１１０…”が示すビットを、取得されたシフトビット数ｍにより２だけシフトして、受信ビット列“１０１１０…”とし（ステップＳ４）、ステップＳ１に戻り、同期ビット列“１０１１０”を検索する。
【００５５】
再度、ステップＳ１にて、ＣＰＵ３は、検索アルゴリズムに従って、シフトされた受信ビット列“１０１１０…”のうちの先頭ビット列“１０１１０”を取得する。
【００５６】
次に、再度、ステップＳ２にて、ＣＰＵ３は、検索アルゴリズムに従って、取得された先頭ビット列“１０１１０”と、ＲＯＭ４のテーブル６に格納された参照同期ビット列（同期ビット列）“１０１１０”とを照合して同期ビット列“１０１１０”を検索する。
【００５７】
ＣＰＵ３は、検索アルゴリズムに従って、照合の結果、取得された先頭ビット列“１０１１０”と格納された参照同期ビット列（同期ビット列）“１０１１０”とが一致するため、取得された先頭ビット列“１０１１０”から同期ビット列“１０１１０”を検出し（ステップＳ２−ＹＥＳ）、取得された先頭ビット列“１０１１０”（同期ビット列“１０１１０”）に対応するＰＩＡＦＳフレームに含まれるＰＩＡＦＳ情報を取得し、ＤＴＥインタフェース部５に出力する（ステップＳ５）。
【００５８】
このように、ＩＳＤＮターミナルアダプタ１０によれば、このステップを繰り返すことによって、事前に無駄であることが分かっている照合工程／比較工程をスキップしながら検索をすることができるため、高速に検索を行うことが可能となる。
【００５９】
ＰＩＡＦＳフレームの同期検出のためには、フレーム同期パターン（同期ビット列“１０１１０”）の発見と、フレーム同期パターンに対応する同期フレーム（ＰＩＡＦＳフレーム）内のＦＩビットの確認と、同期フレームのＣＲＣ３２値の確認との３つの条件が必要である。フレーム同期パターン、ＦＩビット、ＣＲＣ３２値は、通常、検索対象である同期フレーム内の定められた位置に配置される。
【００６０】
このことから、ステップＳ５にて、フレーム同期パターンを発見することによりＦＩビット、ＣＲＣ３２値の位置が確定されるため、ＣＰＵ３は、ＦＩビットが正しいこと、同期フレームのＣＲＣ３２値が正しいことを確認することにより、同期フレームの区切りを認識することができる。
【００６１】
その後、ステップＳ５にて、ＣＰＵ３は、ＰＩＡＦＳフレームが固定長であることを利用し、一定周期毎にフレームの区切りの位置があるものとして、フレームの区切りを認識する。こうして、ＣＰＵ３は、認識されたＰＩＡＦＳフレームからＰＩＡＦＳプロトコルに従って、ＰＩＡＦＳフレーム内に含まれているＰＩＡＦＳ情報を取得し、ＤＴＥインタフェース部５に出力する。ＤＴＥインタフェース部５は、ＣＰＵ３から出力されたＰＩＡＦＳ情報をデータ端末４０に送出する。
【００６２】
以上の説明により、本発明のＩＳＤＮターミナルアダプタ１０によれば、受信ビット列に対して同期ビット列の検出を高速化できる。
【００６３】
本発明のＩＳＤＮターミナルアダプタ１０によれば、受信ビット列に対して、無駄であると分かっている照合工程／比較工程をスキップしながら同期ビット列を検索することができる。
【００６４】
本発明のＩＳＤＮターミナルアダプタ１０によれば、受信ビット列に対して、シフトビット数を事前に求めてテーブルに格納し、格納されたシフトビット数を参照することにより、同期ビット列の検出を高速化できる。
【００６５】
本発明のＩＳＤＮターミナルアダプタ１０によれば、受信ビット列に対して同期ビット列を短時間で検索する検索アルゴリズムを利用することにより、同期ビット列を高速に検出することができる。
【００６６】
【発明の効果】
本発明のＩＳＤＮターミナルアダプタは、受信ビット列に対して同期ビット列の検出を高速化できる。
【図面の簡単な説明】
【図１】図１は、本発明のＩＳＤＮターミナルアダプタの構成を示すブロック図である。
【図２】図２は、本発明のＩＳＤＮターミナルアダプタのＲＯＭ上のテーブルを示す模式図である。
【図３】図３は、Ｂｏｙｅｒ−Ｍｏｏｒｅ法を応用した本発明のＩＳＤＮターミナルアダプタによる検索の模式図である。
【図４】図４は、Ｂｏｙｅｒ−Ｍｏｏｒｅ法を応用した本発明のＩＳＤＮターミナルアダプタによる検索の模式図である。
【図５】図５は、本発明のＩＳＤＮターミナルアダプタの動作を示すフローチャート図である。
【図６】図６は、従来のＩＳＤＮターミナルアダプタによる逐次検索の模式図である。
【符号の説明】
１ＩＳＤＮ受信器
２デュアルポートＲＡＭ
３ＣＰＵ
４ＲＯＭ
５ＤＴＥインタフェース部
６テーブル
７参照同期ビット列（同期ビット列）を示す欄
８_１〜８_３２先頭ビット列を示す欄
９_１〜９_３２シフトビット数を示す欄
１０ＩＳＤＮターミナルアダプタ
２０ＰＩＡＦＳ端末
３０ＩＳＤＮ網
４０データ端末[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a terminal adapter, and more particularly to a terminal adapter capable of speeding up detection of a frame synchronization pattern (frame synchronization detection).
[0002]
[Prior art]
Normally, the terminal adapter sequentially receives multiplexed data including B channel data in which n (n is a positive number of 1 or more) bits are distributed as a bit string and arranged in a frame at regular intervals. A search is made for a synchronization bit string constituting a frame synchronization pattern from received bit strings in which a plurality of bit strings are serially configured by a plurality of frames in the frame, and a transmission terminal included in a frame corresponding to the synchronization bit string of the plurality of frames The user information is extracted and output to the output terminal. Thereby, the terminal adapter enables communication between the transmission terminal and the output terminal. Such a terminal adapter is used, for example, for ISDN (Integrated Services Digital Network). FIG. 6 shows a schematic diagram of sequential search using a conventional ISDN terminal adapter.
[0003]
As shown in FIG. 6, in the conventional ISDN terminal adapter, when searching for a synchronization bit string (frame synchronization pattern) “10110” as a search target, the first pattern of B channel data (received bit string “1010110...”) Therefore, the synchronization bit string “10110” is retrieved by collating / comparing the bits indicated by the received bit string “1010110...” Of the B channel data while shifting one bit at a time. In this case, the conventional ISDN terminal adapter shifts the bit indicated by the received bit string “1010110...” Bit by bit. As a result, when the bit is shifted by 2 bits, the leading bit string “10110” matches the synchronization bit string “10110”. Thus, the synchronization bit string “10110” can be detected from the head bit string “10110”.
[0004]
However, since the conventional ISDN terminal adapter searches the synchronization bit string while shifting one bit at a time, it takes much time to detect / find the synchronization bit string. Thus, in the conventional ISDN terminal adapter, the information transmission efficiency for transmitting the user information of the transmitting terminal is deteriorated. For this reason, a terminal adapter capable of speeding up the detection of the synchronous bit string with respect to the received bit string is desired. In addition, a terminal adapter that can search a synchronization bit string while skipping a collation process / comparison process that is known to be useless for a received bit string is desired.
[0005]
In addition, as a first conventional technique for detecting a frame synchronization pattern, Japanese Patent Laid-Open No. 1-251930 discloses data in which a plurality of synchronization bits constituting a predetermined frame synchronization pattern are distributed and arranged at regular intervals in one frame. The frame synchronization detection method detects a synchronization bit by generating a reference synchronization pattern having the same frame synchronization pattern as the synchronization bit arrangement interval and comparing the received data with this reference pattern. Is disclosed. In the first prior art, the specific hardware includes a timing signal generation unit, a synchronization bit detection unit, a synchronization protection unit, and a load signal generation unit. The load signal generator detects a plurality of bits that match the partial pattern (2 bits) in the frame synchronization pattern (4 bits) from the received data in a state in which the synchronization bits are not detected, and the plurality of bits are detected by this means. And means for predicting, based on the frame synchronization pattern, the detected synchronization bit following the plurality of bits (following 2 bits). The timing signal generation unit generates a reference synchronization pattern from the bit corresponding to the predicted synchronization bit. The synchronization bit detection unit performs bit comparison between the reference synchronization pattern generated from the timing signal generation unit and the received data.
[0006]
In the terminal adapter using the first prior art, it is necessary to predict a synchronization bit string at the time of search. For this reason, the synchronization bit string that is the search target has a fixed pattern (the frame corresponding to the synchronization bit string has a fixed length). A terminal adapter that can be used is desired.
[0007]
As a second conventional technique, Japanese Patent Laid-Open No. 8-102733 discloses a “frame synchronization detection method” for detecting a frame synchronization pattern by a multipoint monitoring method. The multipoint monitoring method is a method for detecting synchronization by extracting frame synchronization patterns arranged in a large number of frames. In the second prior art, the unique hardware includes an extraction unit, a shift register, a collation unit, a collation pattern generation unit, a synchronization determination unit, and a collation control unit. The extraction unit inputs data from the transmission path and divides the input data into a plurality of frame synchronization patterns (8 bits). The shift register stores a plurality of frame synchronization patterns (8 bits). The memory stores six patterns of 8-bit configuration obtained by dividing the collation pattern of all 48-bit configurations into six. The verification unit extracts the frame synchronization pattern (8 bits) stored in the shift register, extracts the verification pattern stored in the memory, and compares and compares these patterns. When the first frame synchronization pattern 8 bits matches one matching pattern in the memory, the matching unit outputs the matching result to the synchronization determination unit, and then extracts the next frame synchronization pattern and sequentially performs matching. After this is repeated six times, when all of them match, the verification of all 48-bit frame synchronization patterns is completed.
[0008]
As a third prior art, Japanese Patent Application Laid-Open No. 10-336166 discloses a “frame synchronization circuit” that detects a frame synchronization pattern from multi-frames in which a frame synchronization pattern is distributed in a predetermined number of bits in a frame. Is disclosed. In the third conventional technique, the hardware includes a frame shift register, a frame synchronization pattern detection unit, a frame counter, a frame synchronization detection unit, and a shift clock generation unit. The shift clock generator divides the received clock regenerated from the clock included in the received multiframe, and drives the frame shift register with the divided output. The frame shift register shifts (shifts bits) multi-bit data constituting a multi-frame by the clock divided by the shift clock generator. The frame synchronization pattern detection unit detects a bit at a position where each bit constituting the frame synchronization pattern is arranged from the shift data obtained from the frame shift register (detects the frame synchronization pattern). The frame synchronization detection unit detects frame synchronization based on the output signal of the frame synchronization pattern detection unit (a plurality of bits detected by the frame synchronization pattern detection unit) and the output signal (pulse signal) of the frame counter. In the third prior art, the number of bits of the frame shift register is reduced, and the speed of the shift operation of the frame shift register is reduced.
[0009]
Japanese Patent Laid-Open No. 62-210538 discloses a “symbol string search method and apparatus” as a conventional technique (fourth conventional technique) similar to frame synchronization pattern detection (frame synchronization detection). In the fourth conventional technique, as unique hardware, a first RAM, a second RAM, a third RAM, a memory register, an address register, a determination circuit, a logic circuit, and an addition circuit are provided.
[0010]
[Problems to be solved by the invention]
An object of the present invention is to provide a terminal adapter capable of speeding up detection of a synchronous bit string with respect to a received bit string.
[0011]
Another object of the present invention is to provide a terminal adapter capable of searching for a synchronization bit string while skipping a collation / comparison process that is known to be useless for a received bit string.
[0012]
Still another object of the present invention is to provide a terminal adapter capable of speeding up detection of a synchronous bit string by obtaining the number of shift bits in advance for a received bit string and storing it in a table and referring to the stored shift bit number. Is to provide.
[0013]
Still another object of the present invention is to provide a terminal adapter that can detect a synchronization bit string at high speed by using a search algorithm that searches for a synchronization bit string in a short time with respect to a received bit string.
[0014]
[Means for Solving the Problems]
The means for solving the problem will be described below using the numbers and symbols used in the [Embodiments of the Invention]. These numbers and symbols are added to clarify the correspondence between the description of [Claims] and the description of [Mode for carrying out the invention]. It should not be used to interpret the technical scope of the described invention.
[0015]
The terminal adapter of the present invention includes a receiver (1), a storage unit (2), and a CPU (3). The receiver (1) sequentially receives the first channel data (B channel data) in which n (n is a positive number of 1 or more) bits are distributed and arranged at regular intervals in a frame including user information as a bit string. To do. The storage unit (2) receives first channel data (B channel data) sequentially received by the receiver (1) so that a plurality of bit sequences are configured in series as a reception bit sequence ("1010110 ...") by a plurality of frames. ) In order. Of the plurality of frames, n synchronization bits constituting the frame synchronization pattern of the transmission terminal (20) are synchronized with a frame (PIAFS frame) including user information (PIAFS information) of the transmission terminal (20). The bit strings (“10110”) are distributed at regular intervals. In accordance with the search algorithm, the CPU (3) sets the bit indicated by the received bit string ("1010110 ...") of the accumulated first channel data (B channel data) to m (m is a positive value represented by 1≤m≤n). ) To detect the synchronization bit string (“10110”), and extract user information (PIAFS information) of the transmission terminal (20) included in the frame (PIAFS frame) corresponding to the synchronization bit string (“10110”). . In this case, n is 5 and m is 2.
[0016]
Accordingly, the terminal adapter of the present invention can speed up the detection of the synchronization bit string (“10110”) with respect to the received bit string (“1010110...”). The terminal adapter according to the present invention uses a search algorithm that searches for a synchronization bit string (“10110”) in a short time with respect to a received bit string (“1010110...”), Thereby speeding up the synchronization bit string (“10110”). Can be detected. Such a search algorithm preferably applies the Boyer-Moore method.
[0017]
The terminal adapter of the present invention further includes a storage unit (4). The storage unit (4) has a table (6) for the CPU (3) to detect the synchronization bit string (“10110”). The table (6) includes two different reference bit strings ("10110") and two different bit lines corresponding to the first bit string indicating the first bit to the nth bit in the received bit string ("1010110 ..."). ⁿ As the shift information of the first bit string (“00000” to “11111”) and the first bit string (“00000” to “11111”) relative to the reference synchronization bit string (“10110”), the first bit string (“00000” to “11111”) M set in correspondence with is stored in advance.
[0018]
The CPU (3) collates the head bit string in the received bit string (“1010110...”) With the reference synchronization bit string (“10110”) stored in the table (6) to obtain the synchronization bit string (“10110”). Search for.
[0019]
The CPU (3) refers to m stored in the table (6) based on the result of the collation, and sets the bit indicated by the received bit string (“1010110...”) Corresponding to the first bit string. The synchronous bit string (“10110”) is detected by shifting only by this. In this case, the leading bit string is “10101” and m is 2.
[0020]
As a result, the terminal adapter of the present invention can search the synchronization bit string while skipping the collation process / comparison process that is known to be useless with respect to the received bit string (“1010110...”). The terminal adapter of the present invention obtains m as the number of shift bits in advance for the received bit string (“1010110...”), Stores it in the table (6), and refers to the stored number of shift bits m. Thus, the detection of the synchronization bit string (“10110”) can be speeded up.
[0021]
As a result of the collation, the CPU (3) detects the synchronization bit string (“10110”) when the first bit string and the reference synchronization bit string (“10110”) match, and is included in the frame (PIAFS frame) corresponding to the first bit string. User information (PIAFS information) of the transmission terminal (20) is taken out. In this case, the leading bit string is “10110”.
[0022]
The receiver (1) transmits first channel data (B channel data) for transmitting user information (or PIAFS information) and second signal information for use in control for transmitting user information (or PIAFS information). Multiplexed data obtained by multiplexing channel data (D channel data) is sequentially received via the network (30) to be converted into first channel data (B channel data) and second channel data (D channel data). Split and
The storage unit (2) sequentially stores the first channel data (B channel data) divided by the receiver (1).
[0023]
The terminal adapter of the present invention further includes an interface unit (5). The interface unit (5) outputs the user information (PIAFS information) extracted by the CPU (3) to the output terminal (40).
[0024]
According to the frame synchronization detection method of the present invention, (a) n (n is a positive number of 1 or more) -th bit from the first bit in a received bit string in which a plurality of bit strings are configured in series by a plurality of frames. And a plurality of frames each having n bits distributed as a bit string at regular intervals and including specific user information (PIAFS information) of the plurality of frames. In a frame (PIAFS frame), n synchronization bits constituting a frame synchronization pattern are distributed and arranged at regular intervals as a synchronization bit string (“10110”), and (b) the acquired first bit string and reference synchronization bit string (“ 10c "), and (c) the bit indicated by the received bit string (" 1010110 ... ") when the collation is the first result , Shifting by m (m is a positive number represented by 1 ≦ m ≦ n) set corresponding to the first bit string, and executing the steps (a) and (b); and d) detecting a synchronization bit string (“10110”) from the acquired first bit string (“10110”) when the collation is the second result. In this case, n is 5 and m is 2.
[0025]
According to the frame synchronization detection method of the present invention, when the received bit string is “1010110...”, This collation is the first result when the acquired first bit string “10101” and the reference synchronization bit string (“10110”) do not match. When the received bit string is “10110...”, The second result is obtained when the acquired first bit string (“10110”) matches the reference synchronization bit string (“10110”).
[0026]
Thereby, the frame synchronization detection method of the present invention can speed up the detection of the synchronization bit string (“10110”) with respect to the received bit string (“1010110...”). The frame synchronization detection method of the present invention uses a search algorithm that searches for a synchronization bit string (“10110”) in a short time with respect to a received bit string (“1010110...”), Thereby obtaining a synchronization bit string (“10110”). It can be detected at high speed.
[0027]
According to the program of the present invention, (a) the head indicating the first bit from the first bit of the received bit string in which a plurality of bit strings are configured in series by a plurality of frames to n (n is a positive number of 1 or more). A step of acquiring a bit string and a frame (PIAFS information) in which n bits are distributed and arranged as a bit string at regular intervals in each of the plurality of frames, and specific user information (PIAFS information) among the plurality of frames is included. In the frame), n synchronization bits constituting the frame synchronization pattern are distributed and arranged at regular intervals as a synchronization bit string (“10110”), and (b) the acquired first bit string and reference synchronization bit string (“10110”) (C) When the collation is the first result, the bit indicated by the received bit string (“1010110...”) Is Shifting by m (m is a positive number represented by 1 ≦ m ≦ n) set corresponding to the G column, and executing steps (a) and (b); (d ) When the collation is the second result, the computer is caused to execute each step including the step of detecting the synchronization bit string (“10110”) from the acquired first bit string (“10110”). In this case, n is 5 and m is 2.
[0028]
According to the program of the present invention, this collation is the first result when the received first bit string “10101” and the reference synchronization bit string (“10110”) do not match when the received bit string is “1010110. When the received bit string is “10110...”, The second result is obtained when the acquired first bit string (“10110”) matches the reference synchronization bit string (“10110”).
[0029]
Thereby, the program of the present invention can speed up the detection of the synchronization bit string (“10110”) with respect to the received bit string (“1010110...”). This program of the present invention detects a synchronous bit string ("10110") at high speed by using a search algorithm that searches a synchronous bit string ("10110") in a short time with respect to a received bit string ("1010110 ..."). can do.
[0030]
DETAILED DESCRIPTION OF THE INVENTION
With reference to the attached drawings, an embodiment of an ISDN (Integrated Services Digital Network) terminal adapter capable of speeding up detection of a frame synchronization pattern (frame synchronization detection) will be described below as a terminal adapter of the present invention.
[0031]
FIG. 1 is a block diagram showing the configuration of the ISDN terminal adapter of the present invention. As shown in FIG. 1, an ISDN terminal adapter 10 of the present invention includes an ISDN receiver 1, a dual port RAM 2, a CPU 3, a ROM 4, and a DTE (Data Terminal Equipment) interface unit 5. A PIAFS (PHS Internet Access Forum Standard) terminal 20 corresponding to a transmission terminal is connected to the ISDN receiver 1 via an ISDN network 30 corresponding to the network. The dual port RAM 2 is connected to the ISDN receiver 1. The CPU 3 is connected to the dual port RAM 2 and ROM 4. The DTE interface unit 5 is connected to the CPU 3. A data terminal 40 corresponding to an output terminal is connected to the DTE interface unit 5.
[0032]
Multiple data flows on the ISDN network 30 (ISDN line). In multiplexed data, B channel data is usually multiplexed as a channel for transmitting user information, and D channel data is multiplexed as a channel for transmitting signal information used for control for transmitting user information. In the B channel data, n (n is a positive number of 1 or more) bits are distributed and arranged in the frame as a bit string at regular intervals.
[0033]
When the ISDN terminal adapter 10 is connected to the PIAFS terminal 20 via the ISDN network 30, the PIAFS terminal 20 transmits multiplexed data to the ISDN terminal adapter 10 in a frame (PIAFS frame) conforming to the PIAFS protocol. The multiplexed data transmitted from the PIAFS terminal 20 transmits B channel data similar to the above as a channel for transmitting user information (PIAFS information) of the PIAFS terminal 20 and signal information used for control for transmitting the PIAFS information. D channel data similar to the above is multiplexed as a channel. In this case, n synchronization bits constituting the frame synchronization pattern of the PIAFS terminal 20 are distributed and arranged in the PIAFS frame at regular intervals in the B channel data.
[0034]
The ISDN receiver 1 includes multiplexed data (B channel data for transmitting user information or PIAFS information and D channel for transmitting signal information used for control for transmitting user information or PIAFS information) flowing on the ISDN network 30. Multiplexed data) is sequentially received via the ISDN network 30 and divided into B channel data and D channel data, and the divided B channel data of interest is sequentially stored in the dual port RAM 2. Write to.
[0035]
B channel data received by the ISDN receiver 1 is written into the dual port RAM 2. The dual port RAM 2 sequentially stores the B channel data from the ISDN receiver 1 so that a plurality of bit strings are serially configured as a reception bit string by a plurality of frames. This dual port RAM 2 stores the B channel data from the ISDN receiver 1 in an area accessible from the CPU 3. The B channel data from the ISDN receiver 1 is stored in the dual port RAM 2 so that it can be read from the CPU 3.
[0036]
The CPU 3 includes a program having a search algorithm applying the Boyer-Moore method for searching for a synchronous bit string in a short time with respect to the received bit string. The CPU 3 searches for a synchronization bit string (frame synchronization pattern) of the PIAFS frame according to the program.
[0037]
The CPU 3 detects the synchronization bit string by shifting the bit indicated by the received bit string of the accumulated B channel data by the shift bit number m (m is a positive number represented by 1 ≦ m ≦ n) according to the search algorithm ( Discover frame sync patterns). The CPU 3 recognizes the separation position of the PIAFS frame by finding the synchronization bit string (frame synchronization pattern) of the PIAFS frame. The CPU 3 extracts the PIAFS information included in the PIAFS frame from the recognized PIAFS frame (PIAFS frame corresponding to the synchronization bit string of the plurality of frames) according to the PIAFS protocol, and outputs the PIAFS information to the DTE interface unit 5.
[0038]
The ROM 4 has a table 6 for the CPU 3 to detect the synchronization bit string (frame synchronization pattern) of the PIAFS frame from the B channel data sequentially stored in the dual port RAM 2. This table 6 corresponds to the reference synchronization bit string (synchronization bit string) corresponding to the reference synchronization bit string as the same bit string as the synchronization bit string, and the first bit string indicating the first (first) bit to the nth bit in the received bit string. ) Each including two different patterns constituting the entire bit string pattern ⁿ The first bit string (2 ⁿ The number m of shift bits set corresponding to each bit string) is stored in advance.
[0039]
As a result, the CPU 3 searches for the synchronization bit string by comparing / comparing the head bit string in the received bit string of the accumulated B channel data with the reference synchronization bit string stored in the table 6 of the ROM 4 according to the search algorithm. As a result of the collation, the CPU 3 refers to the shift bit number m stored in the table 6 when the first bit string does not match the stored reference synchronization bit string, and the bit indicated by the received bit string of the read B channel data Are shifted by the number m of shift bits set corresponding to the leading bit string, and a synchronization bit string is detected from the leading bit string in the shifted received bit string.
[0040]
Here, according to the search algorithm, the CPU 3 detects the synchronization bit string when the head bit string matches the stored reference synchronization bit string as a result of the collation, and is included in the PIAFS frame corresponding to the matching head bit string (synchronization bit string). The PIAFS information is extracted and output to the DTE interface unit 5. Further, after extracting the PIAFS information, the CPU 3 sets the bit indicated by the received bit string of the accumulated B channel data according to the search algorithm to the number m of shift bits set corresponding to the head bit string that is the same as the synchronization bit string. m = n), and the synchronization bit string search / detection and the PIAFS information are extracted again.
[0041]
The DTE interface unit 5 sends the PIAFS information output from the CPU 3 to the data terminal 40. Thereby, the ISDN terminal adapter 10 enables communication between the PIAFS terminal 20 and the data terminal 40.
[0042]
As described above, according to the ISDN terminal adapter 10, when the CPU 3 retrieves the synchronization bit string (frame synchronization pattern) of the PIAFS frame from the B channel data sequentially stored in the dual port RAM 2, the stored B channel data The first pattern of the stored B channel data (the received bit string of the received bit string is referred to by referring to the table 6 on the ROM 4 by applying the Boyer-Moore method instead of the sequential search performed by shifting the bits indicated by the received bit string bit by bit. Frame synchronization pattern matching is confirmed by collating / comparing while skipping patterns that are known to be impossible from the first bit string (the first bit string other than the synchronization bit string (frame synchronization pattern) in the received bit string) . As a result, the ISDN terminal adapter 10 can detect the synchronization bit string at high speed by using a search algorithm that searches the reception bit string for the synchronization bit string in a short time.
[0043]
The first pattern (first bit string in the received bit string) of the accumulated B channel data is a predetermined pattern (fixed bit string, fixed pattern), and the fixed bit string (fixed pattern) is a synchronization bit string (frame synchronization pattern). ) Including all patterns of bit strings. All patterns of the fixed bit string are the above 2 ⁿ Bit strings. The number m of shift bits to be skipped can be obtained by a prior calculation since the frame synchronization pattern which is the search target is a fixed pattern (PIAFS frame is fixed length). For this reason, all patterns (2 ⁿ The number of bit strings) and the number of shift bits m corresponding to each of all patterns are created on the ROM 4 as a table 6 to speed up the operation.
[0044]
Next, a method for creating the table 6 on the ROM 4 will be described. Here, the synchronization bit string of the PIAFS terminal 20 is “10110”. FIG. 2 is a schematic diagram showing a table on the ROM of the ISDN terminal adapter of the present invention. FIG. 3 is a schematic diagram of the search by the ISDN terminal adapter of the present invention to which the Boyer-Moore method is applied. FIG. 4 is a schematic diagram of a search by the ISDN terminal adapter of the present invention to which the Boyer-Moore method is applied.
[0045]
As shown in FIG. 2, the table 6 on the ROM 4 is a table for searching for a synchronization bit string “10110” that is a search target. In this case, the number of bits to be read (synchronization bit indicated by the synchronization bit string) is 5, and the table 6 includes a column 7 indicating the reference synchronization bit string (synchronization bit string), and 2 ⁵ Column 8 indicating each of the bit strings (indicating the first bit string) ₁ ~ 8 ₃₂ And column 8 indicating the first bit string ₁ ~ 8 ₃₂ Column 9 indicating the number of shift bits m corresponding to ₁ ~ 9 ₃₂ And have. In the column 7 indicating the reference synchronization bit string (synchronization bit string), the reference synchronization bit string “10110” is stored in advance. Column 8 indicating the first bit string ₁ ~ 8 ₃₂ The first bit string “00000” to “11111” is stored in advance.
[0046]
Column 9 indicating the number of shift bits m ₁ ~ 9 ₃₂ The column 8 indicates the first bit string “00000” to “11111” as the shift information of the first bit string “00000” to “11111” with respect to the reference synchronization bit string “10110”. ₁ ~ 8 ₃₂ The number of shift bits m is set and stored corresponding to. The setting of the shift bit number m will be described with reference to FIGS.
[0047]
As shown in FIG. 3, in the ISDN terminal adapter 10 of the present invention, when searching for a synchronization bit string “10110” that is a search target, the first pattern of B channel data (received bit string “10101 ???”) is searched. Since the first bit string) is “10101”, it is clear that the bit indicated by the received bit string “10101? ...” of the B channel data does not match the search target just by shifting it by 1 bit. There is a possibility of a match. Therefore, as shown in FIG. 2, the reference synchronization bit string “10110” stored in the column 7 indicating the reference synchronization bit string (synchronization bit string) is referred to, and the first bit string “10101” of the table 6 on the ROM 4 is changed. Show column 8 ₂₂ Column 9 for the number of shift bits m corresponding to ₂₂ Set 2 in advance. As a result, the CPU 3 displays a column indicating the first bit string “10101” of the table 6 on the ROM 4 when the first pattern of the B channel data (the first bit string of the received bit string “10101 ???”) is “10101”. 8 ₂₂ Column 9 for the number of shift bits m corresponding to ₂₂ Referring to FIG. 4, the bit indicated by the received bit string “10101? ...” of the B channel data is shifted by 2.
[0048]
As shown in FIG. 4, in the ISDN terminal adapter 10 of the present invention, when searching for a synchronization bit string “10110” as a search target, the first pattern of B channel data (reception bit string “11001 ??????”) Since the first bit string) is “11001”, there is a possibility of coincidence if the bits indicated by the received bit string “11001 ??? Therefore, as shown in FIG. 2, the reference synchronization bit string “10110” stored in the column 7 indicating the reference synchronization bit string (synchronization bit string) is referred to, and the first bit string “11001” of the table 6 on the ROM 4 is changed. Show column 8 ₂₆ Column 9 for the number of shift bits m corresponding to ₂₆ Set 4 in advance. As a result, when the first pattern of B channel data (the first bit string in the received bit string “11001 ??????”) is “11001”, the CPU 3 changes the first bit string “11001” in the table 6 on the ROM 4. Show column 8 ₂₆ Column 9 for the number of shift bits m corresponding to ₂₆ Referring to FIG. 4, the bit indicated by the received bit string “11001 ???” of B channel data is shifted by 4.
[0049]
In the ISDN terminal adapter 10 of the present invention, the CPU 3 retrieves the PIAFS information included in the PIAFS frame corresponding to the synchronization bit string “10110”, and then retrieves the synchronization bit string “10110” that is the search target again. 2, a column 8 indicating the first bit string “10110” of the table 6 on the ROM 4. ₂₃ Column 9 for the number of shift bits m corresponding to ₂₃ Set 5 in advance. As a result, after the CPU 3 extracts the PIAFS information, the column 8 indicating the first bit string “10110” of the table 6 on the ROM 4 is displayed. ₂₃ Column 9 for the number of shift bits m corresponding to ₂₃ Referring to FIG. 6, the bit indicated by the received bit string “10110? ...” of the B channel data is shifted by 5.
[0050]
Thus, according to the ISDN terminal adapter 10, the column 9 indicating the number m of shift bits of the table 6 on the ROM 4. ₁ ~ 9 ₃₂ In addition, as the shift information of the first bit string “00000” to “11111” for the reference synchronization bit string “10110”, a column 8 indicating the first bit string “00000” to “11111” ₁ ~ 8 ₃₂ The number of shift bits m is set and stored corresponding to. The CPU 3 displays a column 8 indicating the first bit string “00000” to “11111” of the table 6 on the ROM 4. ₁ ~ 8 ₃₂ Column 9 for the number of shift bits m corresponding to ₁ ~ 9 ₃₂ Referring to FIG. 4, by shifting the bit indicated by the received bit string of the B channel data by m, the search target synchronization bit string “10110” can be searched faster than in the prior art. As a result, the ISDN terminal adapter 10 obtains the shift bit number m in advance for the received bit string, stores it in the table 6, and refers to the stored shift bit number m to detect the synchronization bit string “10110”. Can be speeded up.
[0051]
Next, the operation of the ISDN terminal adapter 10 will be described with reference to FIG. FIG. 5 is a flowchart showing the operation of the ISDN terminal adapter of the present invention. Here, similarly to the above, n is 5, the synchronization bit string and the reference synchronization bit string are “10110”, and the reception bit string is “1010110...”. In this case, the first bit string indicating the first bit to the fifth bit is “10101”, and the number m of shift bits set corresponding to the first bit string “10101” is 2.
[0052]
As shown in FIG. 5, first, when the ISDN terminal adapter 10 is connected to the PIAFS terminal 20 via the ISDN network 30, the PIAFS terminal 20 is a PIAFS frame conforming to the PIAFS protocol, and the multiplexed data is transmitted to the ISDN terminal adapter 10. I will send you. The ISDN receiver 1 sequentially receives the multiplexed data flowing on the ISDN network 30 via the ISDN network 30 and divides the multiplexed data into B channel data and D channel data. Are sequentially written into the dual port RAM 2. The dual port RAM 2 sequentially stores the B channel data from the ISDN receiver 1 so that a plurality of bit strings are configured in series as a reception bit string “1010110...” By a plurality of frames. The CPU 3 obtains the first bit string “10101” of the received bit string “1010110...” Of the accumulated B channel data according to the search algorithm (step S1).
[0053]
Next, the CPU 3 searches the synchronization bit string “10110” by comparing the acquired first bit string “10101” with the reference synchronization bit string (synchronization bit string) “10110” stored in the table 6 of the ROM 4 according to the search algorithm. (Step S2).
[0054]
As a result of the collation, the CPU 3 does not match the acquired first bit string “10101” with the stored reference synchronization bit string (synchronization bit string) “10110” (NO in step S2). In order to search for “10110”, with reference to the shift bit number m stored in the table 6 using the acquired first bit string “10101” as an index, a shift set corresponding to the acquired first bit string “10101” The number of bits m (m = 2) is obtained from the table 6 (step S3). Next, in accordance with the search algorithm, the CPU 3 shifts the bit indicated by the received bit string “1010110...” By 2 by the acquired shift bit number m to obtain the received bit string “10110. Returning, the synchronization bit string “10110” is searched.
[0055]
Again, in step S1, the CPU 3 acquires the first bit string “10110” of the shifted received bit string “10110...” According to the search algorithm.
[0056]
Next, again in step S2, the CPU 3 collates the acquired first bit string “10110” with the reference synchronization bit string (synchronization bit string) “10110” stored in the table 6 of the ROM 4 according to the search algorithm. The synchronization bit string “10110” is searched.
[0057]
As a result of the collation, the CPU 3 matches the acquired start bit string “10110” with the stored reference synchronization bit string (synchronization bit string) “10110” as a result of collation. "10110" is detected (step S2-YES), and PIAFS information included in the PIAFS frame corresponding to the acquired first bit string "10110" (synchronization bit string "10110") is acquired and output to the DTE interface unit 5 ( Step S5).
[0058]
As described above, according to the ISDN terminal adapter 10, by repeating this step, it is possible to perform a search while skipping a collation process / comparison process that is known to be useless in advance. Can be done.
[0059]
In order to detect the synchronization of the PIAFS frame, the discovery of the frame synchronization pattern (synchronization bit string “10110”), the confirmation of the FI bit in the synchronization frame (PIAFS frame) corresponding to the frame synchronization pattern, and the CRC32 value of the synchronization frame Three conditions of confirmation are necessary. The frame synchronization pattern, FI bit, and CRC32 value are usually arranged at predetermined positions in the synchronization frame to be searched.
[0060]
Therefore, in step S5, the position of the FI bit and the CRC32 value is determined by finding the frame synchronization pattern. Therefore, the CPU 3 confirms that the FI bit is correct and that the CRC32 value of the synchronization frame is correct. As a result, it is possible to recognize the break of the synchronization frame.
[0061]
Thereafter, in step S5, the CPU 3 uses the fact that the PIAFS frame has a fixed length, and recognizes the frame delimiter as having a frame delimiter position at regular intervals. In this way, the CPU 3 acquires the PIAFS information included in the PIAFS frame from the recognized PIAFS frame according to the PIAFS protocol, and outputs the PIAFS information to the DTE interface unit 5. The DTE interface unit 5 sends the PIAFS information output from the CPU 3 to the data terminal 40.
[0062]
As described above, according to the ISDN terminal adapter 10 of the present invention, it is possible to speed up the detection of the synchronous bit string with respect to the received bit string.
[0063]
According to the ISDN terminal adapter 10 of the present invention, a synchronization bit string can be searched for a received bit string while skipping a collation process / comparison process that is known to be useless.
[0064]
According to the ISDN terminal adapter 10 of the present invention, the number of shift bits for a received bit string is obtained in advance and stored in a table, and by referring to the stored shift bit number, the detection of the synchronization bit string can be speeded up. .
[0065]
According to the ISDN terminal adapter 10 of the present invention, a synchronization bit string can be detected at high speed by using a search algorithm that searches for a synchronization bit string in a short time with respect to a received bit string.
[0066]
【The invention's effect】
The ISDN terminal adapter of the present invention can speed up detection of a synchronous bit string with respect to a received bit string.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of an ISDN terminal adapter according to the present invention.
FIG. 2 is a schematic diagram showing a table on a ROM of the ISDN terminal adapter of the present invention.
FIG. 3 is a schematic diagram of a search by the ISDN terminal adapter of the present invention to which the Boyer-Moore method is applied.
FIG. 4 is a schematic diagram of a search by the ISDN terminal adapter of the present invention to which the Boyer-Moore method is applied.
FIG. 5 is a flowchart showing the operation of the ISDN terminal adapter of the present invention.
FIG. 6 is a schematic diagram of sequential search using a conventional ISDN terminal adapter.
[Explanation of symbols]
1 ISDN receiver
2 Dual port RAM
3 CPU
4 ROM
5 DTE interface section
6 tables
7 Column indicating reference synchronization bit string (synchronization bit string)
8 ₁ ~ 8 ₃₂ Column showing the first bit string
9 ₁ ~ 9 ₃₂ Column indicating the number of shift bits
10 ISDN terminal adapter
20 PIAFS terminal
30 ISDN network
40 data terminal

Claims

a receiver that sequentially receives first channel data in which n (n is a positive number of 1 or more) bits are dispersedly arranged at predetermined intervals in a frame including user information as a bit string;
An accumulator that sequentially accumulates the first channel data sequentially received by the receiver so as to configure a plurality of the bit strings as a received bit string in a plurality of frames;
A CPU for acquiring a first bit string indicating from the first bit to the nth bit among the received bit string of the accumulated first channel data;
A storage unit having a table,
Among the plurality of frames, in the frame including the user information of the transmission terminal, the n synchronization bits constituting the frame synchronization pattern of the transmission terminal are distributed and arranged at regular intervals as a synchronization bit string,
The table includes a reference synchronization bit string which is the synchronization bit string, 2 ⁿ different reference head bit strings, and 2 ⁿ shift bit numbers m (m is a positive number represented by 1 ≦ m ≦ n). And are stored in advance,
The 2 ⁿ shift bit numbers m correspond to the 2 ⁿ reference head bit strings, respectively, and when the bit indicated by the received bit string is shifted by m, the head bit string of the received bit string and the reference synchronization Indicates that the bit string may match,
The CPU
Referring to the table, when the first bit string of the received bit string and the reference synchronization bit string do not match, search for a reference first bit string that matches the first bit string from the 2 ⁿ reference first bit strings, and 2 of ⁿ number of shift bits m is searched for a shift bit number m corresponding to the searched reference head bit string, and the bit indicated by the received bit string is shifted by the searched shift bit number m ;
Referring to the table, when the first bit string of the received bit string matches the reference synchronization bit string, the transmission bit included in the frame corresponding to the synchronization bit string is detected from the first bit string A terminal adapter for retrieving the user information.

The terminal adapter according to claim 1 ,
The receiver transmits, to a network, multiplexed data in which the first channel data for transmitting the user information and the second channel data for transmitting signal information used for control for transmitting the user information are multiplexed. And sequentially dividing the data into the first channel data and the second channel data,
The accumulation unit sequentially accumulates the first channel data divided by the receiver.

The terminal adapter according to claim 1 or 2 ,
Furthermore,
A terminal adapter comprising an interface unit that outputs the user information extracted by the CPU to an output terminal.

(A) a step of obtaining a leading bit string indicating from the leading bit to the nth bit (n is a positive number of 1 or more) from the leading bit among the received bit strings in which a plurality of bit strings are configured in series by a plurality of frames ; Among the plurality of frames, in a frame including specific user information, the n synchronization bits constituting the frame synchronization pattern are distributed and arranged at regular intervals as a synchronization bit string,
(B) see the synchronization sequence is the synchronization bit sequence, with each different 2 ⁿ number of reference first bit string, the 2 ⁿ number of shift bits m (m is a positive number represented by 1 ≦ m ≦ n) but with a step of referring to a pre-stored table, the 2 ⁿ pieces of shift bit numbers m are the came respectively, corresponding to the 2 ⁿ number of reference first bit string, and the bit indicated by the received bit string is shifted by m , Representing that the leading bit string of the received bit string and the reference synchronization bit string may match,
(C) As a result of referring to the table, when the first bit string of the received bit string does not match the reference synchronization bit string, a reference first bit string that matches the first bit string is searched from the ²ⁿ reference first bit strings. Then, out of the 2 ⁿ shift bit numbers m, the shift bit number m corresponding to the searched reference head bit string is searched, and the bit indicated by the received bit string is shifted by the searched shift bit number m. Performing the step (a) and the step (b);
(D) a result of referring to the table, when the first bit sequence of the received bit sequence and said reference synchronization sequence match, the frame synchronization detection method before the Kisaki head bit string and a step of detecting the synchronization bit sequence.

(A) a step of obtaining a leading bit string indicating from the leading bit to the nth bit (n is a positive number of 1 or more) from the leading bit among the received bit strings in which a plurality of bit strings are configured in series by a plurality of frames ; Among the plurality of frames, in a frame including specific user information, the n synchronization bits constituting the frame synchronization pattern are distributed and arranged at regular intervals as a synchronization bit string,
(B) see the synchronization sequence is the synchronization bit sequence, with each different 2 ⁿ number of reference first bit string, the 2 ⁿ number of shift bits m (m is a positive number represented by 1 ≦ m ≦ n) but with The step of referring to a pre-stored table and the 2 ⁿ number of shift bits m correspond to the 2 ⁿ reference head bit strings, respectively, and when the bit indicated by the received bit string is shifted by m, Represents that the first bit string of the received bit string and the reference synchronization bit string may match,
(C) As a result of referring to the table, when the first bit string of the received bit string does not match the reference synchronization bit string, a reference first bit string that matches the first bit string is searched from the ²ⁿ reference first bit strings. Then, out of the 2 ⁿ shift bit numbers m, the shift bit number m corresponding to the searched reference head bit string is searched, and the bit indicated by the received bit string is shifted by the searched shift bit number m. Performing the step (a) and the step (b);
(D) a result of referring to the table, when the first bit sequence of the received bit sequence and said reference synchronization sequence match to execute each step of the step of detecting the synchronization bit sequence before Kisaki head bit string to the computer program.