JP3625122B2 - Ａ／ｄコンバータ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はＡ／Ｄコンバータに関するものであり、特にシグマデルタ型のＡ／Ｄコンバータに関する。
【０００２】
【従来の技術】
Ａ／Ｄコンバータにおいて、過大な雑音が乗っている入力信号から信号のみを取り出す場合、通常は入力信号を積分し、平均値を求めている。このようなＡ／Ｄコンバータとして積分型Ａ／Ｄコンバータやシグマデルタ型コンバータが用いられてきた。
【０００３】
積分型Ａ／Ｄコンバータは積分をアナログ回路で行ない、シグマデルタ型Ａ／Ｄコンバータは積分をディジタルフィルタで行なう。更にいえば、シグマデルタ型Ａ／Ｄコンバータはアナログ積分器とその出力を基準値と比較して２値信号を出力するコンパレータとから成る変調器を含んでおり、その変調出力をディジタルフィルタで積分するようになっている。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記積分型Ａ／ＤコンバータはＡ／Ｄ変換中に様々な誤差を発生し、分解能向上に限界がある。一方、シグマデルタ型Ａ／Ｄコンバータでは分解能は１０〜１００倍向上するが、フルスケール近くの入力信号にノイズが乗っていると、信号の平均値が制限値未満であっても内部回路がノイズによって一時的に飽和してしまい、出力値に誤差が生じるため、実際の使用時にはフルスケール〜の余裕をかなりとって使用せざるを得ず、ダイナミックレンジを有効に利用できないという欠点がある。
【０００５】
本発明はダイナミックレンジを拡大且つ有効に利用できるようにしたシグマデルタ型Ａ／Ｄコンバータを提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記した目的を達成するため請求項１の発明に係るＡ／Ｄコンバータは、シグマデルタ型Ａ／Ｄコンバータの入力側に、前記シグマデルタ型Ａ／Ｄコンバータが飽和を起こしても、該シグマデルタ型Ａ／Ｄコンバータがリニア動作になるまで入力信号を保持する容量値を持ったコンデンサを有する第１の積分器と、該第１の積分器の出力のゲインを大きくするゲイン回路とを接続したことを特徴としている。
【０００８】
請求項２の発明は、請求項１の発明において、前記シグマデルタ型Ａ／Ｄコンバータが、前記第１の積分器のコンデンサよりも容量値の小さなコンデンサを有する第２の積分器と、第２の積分器の出力を基準値と比較するコンパレータと、コンパレータの出力をＤ入力とするＤフリップフロップと、該Ｄフリップフロップのクロック端子にクロックを与えるクロック源と、前記Ｄフリップフロップの出力を第２の積分器の入力にフィードバックする第３の抵抗、前記Ｄフリップフロップの出力端に接続されたディジタルフィルタとから成っており、前記第２の積分器、コンパレータ、Ｄフリップフロップ、クロック源が変調器を構成している。
【０００９】
このような本発明の構成によると、シグマデルタ型Ａ／Ｄコンバータのフルスケール近くの入力信号に乗っているノイズによりシグマデルタ型Ａ／Ｄコンバータの部分（例えば変調器）で飽和を起こしても、入力信号は容量の大きな第１の積分器で充分に保持されているので、その間にフィードバックによりシグマデルタ型Ａ／Ｄコンバータ部分がリニア領域に復帰すれば入力信号に等しいディジタル値が得られる。尚、第１の積分器でゲインが低下するが、これはゲイン回路で是正される。
【００１０】
つまり、積分器を含むフィードバックシステム（この場合、変調器部分）では、最前段に置かれた積分器が飽和しなければ、後段のいずれかの箇所で飽和してもシステム全体としての出力値は入力信号の積分値と等しくなるので、変調器の出力をディジタルフィルタで積分しても正確な値を求めることができるのである。
【００１１】
【発明の実施の形態】
以下、図１に示した本発明の実施形態について説明する。同図において、１は入力信号源であり、２は第１の積分器である。３は第１の積分器２の出力をゲインアップするゲイン回路である。４はシグマデルタ型Ａ／Ｄコンバータであり、変調器４ａとディジタルフィルタ４ｂとから成る。
【００１２】
第１の積分器２は演算増幅器５と、その反転端子（−）と出力端子間に接続された容量値の大きなコンデンサＣＯと、フィードバック抵抗ＲＯとから成っている。演算増幅器５の非反転端子（＋）は直流電圧に接続され、反転端子（−）は前記信号源１に接続される。
【００１３】
ゲイン回路３は前記第１の積分器２の出力端に接続された第１抵抗Ｒ１と、フィードバック用の第２抵抗Ｒ２とから成っている。これらの抵抗の値は、Ｒ１＜Ｒ２の関係に選ばれており、具体的には、特にこれに限る必要はないが、Ｒ１はＲ２の１０分の１に設定されている。その結果、ゲインはＲ２／Ｒ１＝１０となり、充分にゲインアップされる。
【００１４】
シグマデルタ型Ａ／Ｄコンバータ４の変調器４ａは、２つの積分器１１、１２と、コンパレータ８、Ｄフリップフロップ９、クロック源１１を含んでいる。積分器１１は演算増幅器６とコンデンサＣ１とから構成され、積分器１２は演算増幅器７とコンデンサＣ２とから構成されている。これらのコンデンサＣ１、Ｃ２の値は上記コンデンサＣＯに比して充分小さい。Ｒ３は第３抵抗、Ｒ４はフィードバック用の第４抵抗である。Ｒ３の抵抗値とＲ４の抵抗値は等しく、且つＲ２の抵抗値にも等しい。演算増幅器１１、１２の非反転端子はそれぞれ所定の直流電圧に接続される。
【００１５】
８はコンパレータであり、その（−）端子には積分器１２の出力が入力され、（＋）端子には基準電圧Ｖｒｅｆが入力される。（−）端子の入力がＶｒｅｆより小さければハイレベル、大きければローレベルがコンパレータ８から出力される。コンパレータ９の出力はＤフリップフロップ９のＤ端子へ与えられる。Ｄフリップフロップ９はクロック源１１からのクロックＣＬＫによって動作する。
【００１６】
その−Ｑ出力は抵抗Ｒ０、Ｒ４を介してそれぞれ第１積分器２と積分器１２へフィードバックされ、Ｑ出力は抵抗Ｒ２を介して積分器１１へフィードバックされる。フィードバックされた−Ｑ出力、Ｑ出力はそれぞれ（イ）（ロ）（ハ）点において入力信号と減算されてから積分される。ＤフリップフロップのＱ出力は次段のディジタルフィルタ４ｂへ与えられる。ディジタルフィルタ４ｂはＤフリップフロップ１０を有しており、そのクロック端子には前記クロック源１１からのクロックＣＬＫが与えられる。
【００１７】
以上のように構成される本実施形態では積分器２が大きな容量ＣＯによって時定数が大きいものとなっているので、入力を保持する時間が長い。従って、フルスケール近くの信号にノイズが乗っていることにより変調器４ａが飽和を起こしても、その入力信号は第１の積分器２で保持されていることになる。その間に、変調器４ａがフィードバックにより飽和領域からリニア領域にリターン（復帰）すれば、積分器２に保持されている信号が、そのリニア領域で変調されるので、全体として出力は入力の積分値に等しくなる。尚、第１の積分器２でゲインが低下した入力信号は次段のゲイン回路３によりゲインが上昇した（元に戻った）形でΣデルタ型Ａ／Ｄコンバータ４へ入力される。
【００１８】
【発明の効果】
以上説明したように本発明によれば、シグマデルタ型Ａ／Ｄコンバータのフルスケール近くの入力信号に乗っているノイズによりシグマデルタ型Ａ／Ｄコンバータ部分で飽和を起こしても、入力信号に応じた正しい出力が得られる。換言すれば、本発明ではシグマデルタ型Ａ／Ｄコンバータのダイナミックレンジを拡大且つ有効に利用できることになる。
【図面の簡単な説明】
【図１】本発明のＡ／Ｄコンバータの実施形態を示す回路図。
【符号の説明】
１ 信号源
２ 第１の積分器
３ ゲイン回路
４ シグマデルタ型Ａ／Ｄコンバータ
４ａ 変調器
４ｂ ディジタルフィルタ
【発明の属する技術分野】
本発明はＡ／Ｄコンバータに関するものであり、特にシグマデルタ型のＡ／Ｄコンバータに関する。
【０００２】
【従来の技術】
Ａ／Ｄコンバータにおいて、過大な雑音が乗っている入力信号から信号のみを取り出す場合、通常は入力信号を積分し、平均値を求めている。このようなＡ／Ｄコンバータとして積分型Ａ／Ｄコンバータやシグマデルタ型コンバータが用いられてきた。
【０００３】
積分型Ａ／Ｄコンバータは積分をアナログ回路で行ない、シグマデルタ型Ａ／Ｄコンバータは積分をディジタルフィルタで行なう。更にいえば、シグマデルタ型Ａ／Ｄコンバータはアナログ積分器とその出力を基準値と比較して２値信号を出力するコンパレータとから成る変調器を含んでおり、その変調出力をディジタルフィルタで積分するようになっている。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記積分型Ａ／ＤコンバータはＡ／Ｄ変換中に様々な誤差を発生し、分解能向上に限界がある。一方、シグマデルタ型Ａ／Ｄコンバータでは分解能は１０〜１００倍向上するが、フルスケール近くの入力信号にノイズが乗っていると、信号の平均値が制限値未満であっても内部回路がノイズによって一時的に飽和してしまい、出力値に誤差が生じるため、実際の使用時にはフルスケール〜の余裕をかなりとって使用せざるを得ず、ダイナミックレンジを有効に利用できないという欠点がある。
【０００５】
本発明はダイナミックレンジを拡大且つ有効に利用できるようにしたシグマデルタ型Ａ／Ｄコンバータを提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記した目的を達成するため請求項１の発明に係るＡ／Ｄコンバータは、シグマデルタ型Ａ／Ｄコンバータの入力側に、前記シグマデルタ型Ａ／Ｄコンバータが飽和を起こしても、該シグマデルタ型Ａ／Ｄコンバータがリニア動作になるまで入力信号を保持する容量値を持ったコンデンサを有する第１の積分器と、該第１の積分器の出力のゲインを大きくするゲイン回路とを接続したことを特徴としている。
【０００８】
請求項２の発明は、請求項１の発明において、前記シグマデルタ型Ａ／Ｄコンバータが、前記第１の積分器のコンデンサよりも容量値の小さなコンデンサを有する第２の積分器と、第２の積分器の出力を基準値と比較するコンパレータと、コンパレータの出力をＤ入力とするＤフリップフロップと、該Ｄフリップフロップのクロック端子にクロックを与えるクロック源と、前記Ｄフリップフロップの出力を第２の積分器の入力にフィードバックする第３の抵抗、前記Ｄフリップフロップの出力端に接続されたディジタルフィルタとから成っており、前記第２の積分器、コンパレータ、Ｄフリップフロップ、クロック源が変調器を構成している。
【０００９】
このような本発明の構成によると、シグマデルタ型Ａ／Ｄコンバータのフルスケール近くの入力信号に乗っているノイズによりシグマデルタ型Ａ／Ｄコンバータの部分（例えば変調器）で飽和を起こしても、入力信号は容量の大きな第１の積分器で充分に保持されているので、その間にフィードバックによりシグマデルタ型Ａ／Ｄコンバータ部分がリニア領域に復帰すれば入力信号に等しいディジタル値が得られる。尚、第１の積分器でゲインが低下するが、これはゲイン回路で是正される。
【００１０】
つまり、積分器を含むフィードバックシステム（この場合、変調器部分）では、最前段に置かれた積分器が飽和しなければ、後段のいずれかの箇所で飽和してもシステム全体としての出力値は入力信号の積分値と等しくなるので、変調器の出力をディジタルフィルタで積分しても正確な値を求めることができるのである。
【００１１】
【発明の実施の形態】
以下、図１に示した本発明の実施形態について説明する。同図において、１は入力信号源であり、２は第１の積分器である。３は第１の積分器２の出力をゲインアップするゲイン回路である。４はシグマデルタ型Ａ／Ｄコンバータであり、変調器４ａとディジタルフィルタ４ｂとから成る。
【００１２】
第１の積分器２は演算増幅器５と、その反転端子（−）と出力端子間に接続された容量値の大きなコンデンサＣＯと、フィードバック抵抗ＲＯとから成っている。演算増幅器５の非反転端子（＋）は直流電圧に接続され、反転端子（−）は前記信号源１に接続される。
【００１３】
ゲイン回路３は前記第１の積分器２の出力端に接続された第１抵抗Ｒ１と、フィードバック用の第２抵抗Ｒ２とから成っている。これらの抵抗の値は、Ｒ１＜Ｒ２の関係に選ばれており、具体的には、特にこれに限る必要はないが、Ｒ１はＲ２の１０分の１に設定されている。その結果、ゲインはＲ２／Ｒ１＝１０となり、充分にゲインアップされる。
【００１４】
シグマデルタ型Ａ／Ｄコンバータ４の変調器４ａは、２つの積分器１１、１２と、コンパレータ８、Ｄフリップフロップ９、クロック源１１を含んでいる。積分器１１は演算増幅器６とコンデンサＣ１とから構成され、積分器１２は演算増幅器７とコンデンサＣ２とから構成されている。これらのコンデンサＣ１、Ｃ２の値は上記コンデンサＣＯに比して充分小さい。Ｒ３は第３抵抗、Ｒ４はフィードバック用の第４抵抗である。Ｒ３の抵抗値とＲ４の抵抗値は等しく、且つＲ２の抵抗値にも等しい。演算増幅器１１、１２の非反転端子はそれぞれ所定の直流電圧に接続される。
【００１５】
８はコンパレータであり、その（−）端子には積分器１２の出力が入力され、（＋）端子には基準電圧Ｖｒｅｆが入力される。（−）端子の入力がＶｒｅｆより小さければハイレベル、大きければローレベルがコンパレータ８から出力される。コンパレータ９の出力はＤフリップフロップ９のＤ端子へ与えられる。Ｄフリップフロップ９はクロック源１１からのクロックＣＬＫによって動作する。
【００１６】
その−Ｑ出力は抵抗Ｒ０、Ｒ４を介してそれぞれ第１積分器２と積分器１２へフィードバックされ、Ｑ出力は抵抗Ｒ２を介して積分器１１へフィードバックされる。フィードバックされた−Ｑ出力、Ｑ出力はそれぞれ（イ）（ロ）（ハ）点において入力信号と減算されてから積分される。ＤフリップフロップのＱ出力は次段のディジタルフィルタ４ｂへ与えられる。ディジタルフィルタ４ｂはＤフリップフロップ１０を有しており、そのクロック端子には前記クロック源１１からのクロックＣＬＫが与えられる。
【００１７】
以上のように構成される本実施形態では積分器２が大きな容量ＣＯによって時定数が大きいものとなっているので、入力を保持する時間が長い。従って、フルスケール近くの信号にノイズが乗っていることにより変調器４ａが飽和を起こしても、その入力信号は第１の積分器２で保持されていることになる。その間に、変調器４ａがフィードバックにより飽和領域からリニア領域にリターン（復帰）すれば、積分器２に保持されている信号が、そのリニア領域で変調されるので、全体として出力は入力の積分値に等しくなる。尚、第１の積分器２でゲインが低下した入力信号は次段のゲイン回路３によりゲインが上昇した（元に戻った）形でΣデルタ型Ａ／Ｄコンバータ４へ入力される。
【００１８】
【発明の効果】
以上説明したように本発明によれば、シグマデルタ型Ａ／Ｄコンバータのフルスケール近くの入力信号に乗っているノイズによりシグマデルタ型Ａ／Ｄコンバータ部分で飽和を起こしても、入力信号に応じた正しい出力が得られる。換言すれば、本発明ではシグマデルタ型Ａ／Ｄコンバータのダイナミックレンジを拡大且つ有効に利用できることになる。
【図面の簡単な説明】
【図１】本発明のＡ／Ｄコンバータの実施形態を示す回路図。
【符号の説明】
１ 信号源
２ 第１の積分器
３ ゲイン回路
４ シグマデルタ型Ａ／Ｄコンバータ
４ａ 変調器
４ｂ ディジタルフィルタ
Claims (2)
- シグマデルタ型Ａ／Ｄコンバータの入力側に、前記シグマデルタ型Ａ／Ｄコンバータが飽和を起こしても、該シグマデルタ型Ａ／Ｄコンバータがリニア動作になるまで入力信号を保持する容量値を持ったコンデンサを有する第１の積分器と、該第１の積分器の出力のゲインを大きくするゲイン回路とを接続したことを特徴とするＡ／Ｄコンバータ。
- 前記シグマデルタ型Ａ／Ｄコンバータは、前記第１の積分器のコンデンサよりも容量値の小さなコンデンサを有する第２の積分器と、第２の積分器の出力を基準値と比較するコンパレータと、コンパレータの出力をＤ入力とするＤフリップフロップと、該Ｄフリップフロップのクロック端子にクロックを与えるクロック源と、前記Ｄフリップフロップの出力を第２の積分器の入力にフィードバックする第３の抵抗、前記Ｄフリップフロップの出力端に接続されたディジタルフィルタとから成っており、前記第２の積分器、コンパレータ、Ｄフリップフロップ、クロック源が変調器を構成していることを特徴とする請求項１に記載のＡ／Ｄコンバータ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07289597A JP3625122B2 (ja) | 1997-03-26 | 1997-03-26 | Ａ／ｄコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07289597A JP3625122B2 (ja) | 1997-03-26 | 1997-03-26 | Ａ／ｄコンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10271007A JPH10271007A (ja) | 1998-10-09 |
| JP3625122B2 true JP3625122B2 (ja) | 2005-03-02 |
Family
ID=13502554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07289597A Expired - Fee Related JP3625122B2 (ja) | 1997-03-26 | 1997-03-26 | Ａ／ｄコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3625122B2 (ja) |
-
1997
- 1997-03-26 JP JP07289597A patent/JP3625122B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10271007A (ja) | 1998-10-09 |
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