JP3630741B2

JP3630741B2 - Data processing device

Info

Publication number: JP3630741B2
Application number: JP31828894A
Authority: JP
Inventors: 慶幸佐々木; 伸逸山下
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1994-12-21
Filing date: 1994-12-21
Publication date: 2005-03-23
Anticipated expiration: 2020-03-23
Also published as: JPH08180589A

Description

【０００１】
【産業上の利用分野】
本発明はデータ処理装置に関し、特にはデジタルＶＴＲ等のデジタル信号を再生し、処理を施す装置に関する。
【０００２】
【従来の技術】
従来より、この種の装置として、例えば、ビデオ信号をデジタル信号として磁気テープに記録・再生するデジタルＶＴＲが知られている。
【０００３】
以下、従来のデジタルＶＴＲについて説明する。
【０００４】
図６はこの様な従来のデジタルＶＴＲにおける再生系のブロック図である。
【０００５】
図６において、１は磁気テープ、２は記録再生用の磁気ヘッド、３は磁気ヘッドの再生信号を増幅するヘッドアンプ、４はヘッドアンプの出力を等化するための所定の周波数特性を有するＬＣネットワーク等で構成された再生イコライザ、５は再生イコライザ４の出力のアナログ信号を再びディジタル信号にするデータ検出回路、６はデータ検出回路６の出力と発振器８の出力との位相差を検出する位相検波器、７は位相検波器６の出力の位相誤差電圧をフィルタ処理して発振器８に負帰還するループフィルタで、位相検波器６とループフィルタ７と発振器８でデータ検出用ＰＬＬ回路を構成している。
【０００６】
９は発振器８の出力をクロックパルスとしてデータ検出回路５の出力をラッチするＤフリップフロップ、１０はＤフリップフロップ９でラッチされたデータをデジタル復調する復調器、１１は復調した再生データに含まれたエラーを検出してエラー訂正を行うエラー訂正復号回路、１２はエラー訂正されたデータに対して記録時の信号処理とほぼ逆の信号処理を行う再生信号処理回路である。
【０００７】
次に動作について説明する。画像データ等のデータが記録された磁気テープ１をトレースして磁気ヘッド２から得られる微小な再生信号は、ヘッドアンプ３で５０〜６０ｄＢ増幅される。磁気ヘッド２の再生信号の振幅について周波数特性は図７に示すように、低域では微分特性、高域では各種の損失により減衰特性となっている。そこで再生イコライザ４において、図８に示すような図７の逆特性を用いて再生信号の振幅を補正するようにしている。これは積分方式と呼ばれる等化方法である。
【０００８】
この再生イコライザ４出力のアナログ信号を、データ検出回路５において、図９のようなスレッショルドレベルでコンパレータ等を用いて波形変換することにより再生ディジタルデータとする。
【０００９】
位相検波器６は、データ検出回路５の出力と発振器８の出力の位相差を位相誤差電圧として発生し、ループフィルタ７でフィルタ処理して発振器８の制御入力に負帰還するので、発振器８の出力は再生ディジタルデータに同期したクロック信号となる。
【００１０】
Ｄフリップフロップ９はこのクロック信号でデータ検出回路５の出力をラッチし、復調器１０でＤフリップフロップ９の出力のデジタルデータに対して逆Ｉ−ＮＲＺＩ等のデジタル復調処理を施す。さらにエラー訂正復号回路１１において、記録時に付加されたエラー訂正パリティを用いてエラー訂正を行い、再生信号処理回路１２で記録時の逆の信号処理をすると、再生画像信号が得られる。
【００１１】
つぎに、再生イコライザ４と発振器８についてさらに説明する。再生イコライザ４の周波数特性は図８に示したように、単調増加あるいは単調減少などの一次フィルタ特性ではない。そこで従来では、たとえば図１０に示すように、インダクタＬとコンデンサＣを組み合わせた二次フィルタをバッファで接続し、各二次フィルタの遮断周波数やＱを異なるものとして合成した特性で図８の特性としていた。
【００１２】
また、発振器は図１１に一例を示すような回路構成が用いられている。電圧制御電流源１３でＬとＣによる二次フィルタ（共振回路）を駆動し、その二次フィルタの共振周波数
【００１３】
【外１】

で発振する。コンデンサにバリキャップダイオードを用いて、制御電圧でバリキャップダイオードの容量を変化させて発振周波数を制御することができる。
【００１４】
つぎに、再生イコライザ４を集積回路上に構成する方法について説明する。図１２は「ＮａｔｉｏｎａｌＴｅｃｈｎｉｃａｌＲｅｐｏｒｔＶｏｌ．３９Ｎｏ．６Ｄｅｃ１９９３ビデオムービー用Ｙ／Ｃ１チップＩＣＡＮ２４００」に示されるジャイレータと呼ばれる回路の一例で、端子Ａから端子Ａ′間を流れる電流ｉ_１と両端子間の電圧Ｖ_１の関係は次式となる。
【００１５】
【外２】

ここで、Ｉ_１、Ｉ_３は直流電流ｉ_１は交流電流
これより
【００１６】
【外３】

となり、ＲとＣを用いてインダクタを集積回路上に実現できることになる。そして、Ｉ_３を固定し、Ｉ_１を可変すればＬ値を変化させることが可能である。
【００１７】
つぎに、Ｒ値、Ｃ値のバラつきによるフィルタ特性の変動を抑圧する方法について図１３を用いて説明する。
【００１８】
図１３は二次フィルタの特性を制御する回路の構成を示す図で、図中、点線で示した二次ローパスフィルタの目標とする遮断周波数を、水晶発振器１４の発振周波数と同じとする。そして遮断周波数において９０°遅れた信号と、水晶発振器１４出力との位相差が９０°となるように図１２及び式（２）における基準電流Ｉ_１を変化させ、目標のしゃ断周波数となるようにＬ値を調整するフィードバックループを形成している。
【００１９】
集積回路の特徴として、各抵抗間、各コンデンサ間の相対値のバラつきは極めて小さく、図１０中のインダクタをジャイレータで構成し、すべてのジャイレータの基準電流Ｉ_１を同時に制御することによりイコライザ特性を正規の特性に調整できるものである。
【００２０】
【発明が解決しようとする課題】
この様なデジタルＶＴＲにおいては早送り、スロー発生などの特殊再生モードにおいて、磁気デープ上を磁気ヘッドが走査する速度（ヘッド相対速度）が変化し、これに伴って再生信号の周波数が変動してしまう。
【００２１】
従って再生イコライザの特性が固定のままであると最適な特性とはならず、再生デジタルデータに含まれるエラーが多くなり、画面に白点が出るなど見苦しい再生画像となる欠点があった。
【００２２】
このため、イコライザが特性とクロック生成用ＰＬＬの特性を制御する必要があるが、この場合にはクロック生成のためのＰＬＬ回路を構成する位相検波器及び発振器のほかに再生イコライザを調整するためにさらに一系統の位相検波器と発振器が必要であった。従って、回路が複雑になりコストが高くなるなどの問題点があった。
【００２３】
本発明は上記のような問題を解決するためになされたもので、とくに集積回路上に再生系回路を構成する際にＲ、Ｃ等の回路素子のバラつきの影響を少ない回路構成で吸収し、かつヘッド相対速度の変化に応じて最適に再生イコライザ、クロック生成回路を制御することのできる装置を提供することを目的としている。
【００２４】
【課題を解決するための手段】
前述課題を考慮して、本願発明は、遮断周波数の制御可能な二次以上の次数を有する第一のフィルタ回路を有し、入力データを等化する等化手段と、前記等化手段の出力信号から検出されたデジタルデータとクロックとの位相差を検出する位相検出手段と、遮断周波数の制御可能な二次以上の次数を有する第二のフィルタによりその発振周波数が制御され、前記位相検出手段の出力を入力として前記入力データに位相同期した前記クロックを発生する発振手段とを備え、前記位相検出手段の出力に基づいて前記第一のフィルタ回路の遮断周波数を制御することにより前記等化手段の等化特性を調整すると共に、前記位相検出手段の出力に基づいて前記第二のフィルタ回路の遮断周波数を制御することにより前記発振手段の発振周波数を調整する構成とした。
【００２５】
【作用】
本発明は前述のように構成したので、回路規模を大型化することなく等化特性を最適に制御することができ、また、入力データに正確に同期したクロックを発生することができる。
【００２６】
【実施例】
図１は本発明の実施例としてのデジタルＶＴＲのブロック図であり、特に再生イコライザと発振器の周辺を示している。
【００２７】
図１において、Ｒ_１、Ｒ_２、Ｒ_３、Ｌ_１とアンプ１で一次のフィルタ１、Ｒ_４、Ｌ_２、Ｃ_２とアンプ２で二次のフィルタ２、Ｒ_５、Ｌ_３、Ｃ_３とアンプ３で二次のフィルタ３、この３つのフィルタで再生イコライザを構成している。
【００２８】
またＬ_４、Ｃ_４とアンプ４で発振器８の発振周波数を決定する二次のフィルタ４を構成し、発振器の出力を逓倍回路１６に出力して周波数を２倍し、位相検波器６、Ｄフリップフロップ９等再生系の各デジタル回路へクロック信号として供給している。
【００２９】
次に動作について説明する。本実施例においては、集積回路上に同様の回路形式、マスク構成で作られたジャイレータを用いて等化インダクタとされたＬ_１、Ｌ_２、Ｌ_３、Ｌ_４がほぼ同じインダクタンスになるようにジャイレータ負荷となるコンデンサＣ_０（図１２）が等しく選ばれているとする。
【００３０】
そして、フィルタ１、フィルタ２、フィルタ３それぞれの周波数特性は、ジャイレータの基準電流が中心値であると図２（ａ）、図２（ｂ）、図２（ｃ）のような遮断周波数、Ｑとなるように抵抗、コンデンサの値が選ばれている。
【００３１】
ここで、再生イコライザの伝送帯域は、信号伝送理論として知られるナイキスト基準を満足する信号伝送速度（再生クロック周波数）ｆｂの１／２程度としている。
【００３２】
一方、発振器８の発振周波数を決めるフィルタ４の周波数特性は、ジャイレータの基準電流が中心値であると図３のようにｆｂ／２に鋭いピークを持つ特性であるのでｆｂ／２を中心周波数として発振することがわかる。そして、発振器８の出力を逓倍器１６で周波数を２倍して周波数ｆｂのクロックとして再生系デジタル回路へ供給している。
【００３３】
次にデジタルＶＴＲが通常再生されている場合について説明する。ヘッドアンプより供給された再生信号は、当初、最適な特性ではない再生イコライザで、ＰＬＬループが動く程度には等化される。この再生イコライザ４出力のアナログ信号をデータ検出回路５でデジタル化し、位相検波器６に供給する。位相検波器６ではデータ検出回路５出力の再生デジタルデータと逓倍器１６出力であるクロックとの位相検波を行い、その位相差信号をループフィルタ７を通して各ジャイレータに基準電流として負帰還するので、フィルタ４の遮断周波数により決まる発振器８の発振周波数はｆｂ／２に自動調整される。
【００３４】
ここで、フィルタ３とフィルタ４それぞれで用いるコンデンサの値（Ｃ_３とＣ_４）を同じものにすれば、ジャイレータの浮遊容量も含めてフィルタ３のしゃ断周波数を常にｆｂ／２とすることができ、このフィルタ３を基準としてフィルタ２で使うコンデンサの値（Ｃ_２）を容易に求めることができる。
【００３５】
本実施例ではこの様に集積回路のＲ値、Ｃ値の絶対値の変動量を、データ検出用のＰＬＬ回路から得られる発振器の制御信号であるジャイレータの基準電流で検出し、同じ基準電流で再生イコライザの各ジャイレータを制御してしゃ断周波数を正規の周波数に調整することによって再生イコライザ特性の変化を小さくできるものである。
【００３６】
即ち、特殊再生モードにおいては、前述の様にヘッド相対速度の変化により信号伝送速度ｆｂが変化するが、本実施例ではデータ検出用のＰＬＬ回路がこの変化に追従し、又、これに伴い再生イコライザの伝送帯域も制御し図４に示すように最適なものとすることができる。
【００３７】
なお、前述の実施例では遮断周波数が制御可能なフィルタ回路としてジャイレータを用いた例について説明したが、図５に示すようなトランスコンダクタンス回路と呼ばれる電圧−電流変換特性（ｇｍ）が制御可能な素子を用いたアクティブフィルタなど、集積回路上に実現でき、かつしゃ断周波数の制御可能なフィルタであれば、前述の実施例と同様の動作が期待できる。
【００３８】
また。前述の実施例では、発振器のジャイレータの基準電流を直接再生イコライザのジャイレータにも供給する構成について説明したが、デジタルＶＴＲにおける再生デジタルデータの時間軸変動は数ＫＨｚにわたっているので、発振器のジャイレータの基準電流をフィルタにより平滑化して低周波成分を再生イコライザのジャイレータの基準電流とすればなお一層の動作の安定化が図れる。
【００３９】
また、前述の実施例ではデジタルＶＴＲを一例にして説明したが、無線光ファイバー通信等、他の伝送路を用いる場合であっても同様の動作が期待できる。
【００４０】
【発明の効果】
以上の説明から明らかなように、本発明では、入力データから検出されたデジタルデータとクロックとの位相差の検出出力に基づいて等化手段のフィルタ回路の遮断周波数と発信手段のフィルタ回路の遮断周波数とを制御することにより等化手段の等化特性と発振手段の発振周波数とを制御しているので、回路規模を大型化することなく、入力データの周波数変動に応じて最適な等化を行うことができると共に入力データに同期したクロックを得ることができる。
【図面の簡単な説明】
【図１】本発明の実施例としてのデジタルＶＴＲの構成を示すブロック図である。
【図２】図１の等化回路における各フィルタの特性を示す図である。
【図３】図１の発振器におけるフィルタの周波数特性を示す図である。
【図４】図１の等化回路の等化特性を示す図である。
【図５】本発明の実施例で用いられるトランスコンダクタンス回路の構成を示す図である。
【図６】従来のデジタルＶＴＲの構成を示すブロック図である。
【図７】本発明の実施例における再生データの周波数特性を示す図である。
【図８】図６の等化回路の等化特性を示す図である。
【図９】本発明の実施例におけるデータ検出回路の動作を説明するための図である。
【図１０】本発明の実施例における等化回路の構成例を示す図である。
【図１１】本発明の実施例における発振器の構成を示す図である。
【図１２】本発明の実施例で用いられるジャイレータの構成を示す図である。
【図１３】従来のフィルタの周波数特性の制御回路の構成を示す図である。
【符号の説明】
４等化回路
５データ検出回路
７ループフィルタ
８発振器[0001]
[Industrial application fields]
The present invention relates to a data processing apparatus, and more particularly to an apparatus for reproducing and processing a digital signal such as a digital VTR.
[0002]
[Prior art]
Conventionally, as this type of apparatus, for example, a digital VTR that records and reproduces a video signal as a digital signal on a magnetic tape is known.
[0003]
Hereinafter, a conventional digital VTR will be described.
[0004]
FIG. 6 is a block diagram of a reproduction system in such a conventional digital VTR.
[0005]
In FIG. 6, 1 is a magnetic tape, 2 is a magnetic head for recording / reproducing, 3 is a head amplifier that amplifies the reproduction signal of the magnetic head, and 4 is an LC having a predetermined frequency characteristic for equalizing the output of the head amplifier A reproduction equalizer composed of a network or the like, 5 is a data detection circuit that converts the analog signal output from the reproduction equalizer 4 back into a digital signal, and 6 is a phase that detects the phase difference between the output of the data detection circuit 6 and the output of the oscillator 8. A detector 7 is a loop filter that filters the phase error voltage of the output of the phase detector 6 and negatively feeds back to the oscillator 8. The phase detector 6, the loop filter 7, and the oscillator 8 constitute a data detection PLL circuit. ing.
[0006]
9 is a D flip-flop that latches the output of the data detection circuit 5 using the output of the oscillator 8 as a clock pulse, 10 is a demodulator that digitally demodulates the data latched by the D flip-

flop

9, and 11 is included in the demodulated reproduction data. An error correction decoding circuit 12 that detects an error and corrects the error, and a reproduction signal processing circuit 12 that performs signal processing that is substantially the reverse of the signal processing at the time of recording on the error-corrected data.
[0007]
Next, the operation will be described. A minute reproduction signal obtained from the magnetic head 2 by tracing the magnetic tape 1 on which data such as image data is recorded is amplified by the head amplifier 3 by 50 to 60 dB. As shown in FIG. 7, the frequency characteristic of the amplitude of the reproduction signal of the magnetic head 2 is a differential characteristic in the low range and an attenuation characteristic due to various losses in the high range. Therefore, the reproduction equalizer 4 corrects the amplitude of the reproduction signal by using the reverse characteristic of FIG. 7 as shown in FIG. This is an equalization method called an integration method.
[0008]
The analog signal output from the reproduction equalizer 4 is converted into a reproduced digital data by converting the waveform of the analog signal output from the reproduction equalizer 4 using a comparator or the like at a threshold level as shown in FIG.
[0009]
Since the phase detector 6 generates a phase difference between the output of the data detection circuit 5 and the output of the oscillator 8 as a phase error voltage, and the filter is processed by the loop filter 7 and negatively fed back to the control input of the oscillator 8. The output is a clock signal synchronized with the reproduced digital data.
[0010]
The D flip-flop 9 latches the output of the data detection circuit 5 with this clock signal, and the demodulator 10 performs digital demodulation processing such as inverse I-NRZI on the digital data output from the D flip-flop 9. Further, the error correction decoding circuit 11 performs error correction using the error correction parity added at the time of recording, and when the reproduction signal processing circuit 12 performs reverse signal processing at the time of recording, a reproduced image signal is obtained.
[0011]
Next, the reproduction equalizer 4 and the oscillator 8 will be further described. As shown in FIG. 8, the frequency characteristic of the reproduction equalizer 4 is not a primary filter characteristic such as a monotone increase or a monotone decrease. Therefore, in the prior art, for example, as shown in FIG. 10, a secondary filter combining an inductor L and a capacitor C is connected by a buffer, and the characteristics shown in FIG. I was trying.
[0012]
The oscillator has a circuit configuration as shown in FIG. A voltage-controlled current source 13 drives a secondary filter (resonance circuit) using L and C, and the resonance frequency of the secondary filter.
[Outside 1]

It oscillates at. By using a varicap diode as a capacitor, the oscillation frequency can be controlled by changing the capacitance of the varicap diode with a control voltage.
[0014]
Next, a method for configuring the reproduction equalizer 4 on an integrated circuit will be described. FIG. 12 shows an example of a circuit called a gyrator shown in “National Technical Report Vol. 39 No. 6 Dec1993 video movie Y / C 1-chip IC AN 2400”. Current i ₁ flowing from terminal A to terminal A ′ and both ends relationship between the voltage V ₁ between the child becomes the following equation.
[0015]
[Outside 2]

Here, I ₁ and I ₃ are DC currents i _{1 and} AC currents.
[Outside 3]

Thus, an inductor can be realized on the integrated circuit using R and C. Then, to secure the I _3, it is possible to vary the L value if variable I _1.
[0017]
Next, a method for suppressing fluctuations in filter characteristics due to variations in R and C values will be described with reference to FIG.
[0018]
FIG. 13 is a diagram showing the configuration of a circuit that controls the characteristics of the secondary filter. In the figure, the target cutoff frequency of the secondary low-pass filter indicated by the dotted line is the same as the oscillation frequency of the crystal oscillator 14. Then, the reference current I ₁ in FIG. 12 and the equation (2) is changed so that the phase difference between the signal delayed by 90 ° in the cutoff frequency and the output of the crystal oscillator 14 becomes 90 °, so that the target cutoff frequency is obtained. A feedback loop for adjusting the L value is formed.
[0019]
As a feature of the integrated circuit, between the resistors, variation of the relative values between each capacitor is very small, the inductor in FIG. 10 constituted by gyrator, the equalizer characteristic by controlling all the reference current I ₁ of the gyrator simultaneously It can be adjusted to normal characteristics.
[0020]
[Problems to be solved by the invention]
In such a digital VTR, the speed at which the magnetic head scans the magnetic tape (head relative speed) changes in a special playback mode such as fast-forwarding or slowing, and the frequency of the playback signal fluctuates accordingly. .
[0021]
Therefore, if the characteristics of the reproduction equalizer remain fixed, the characteristics will not be optimal, and there will be a number of errors contained in the reproduction digital data, resulting in an unsightly reproduction image such as white spots appearing on the screen.
[0022]
For this reason, it is necessary for the equalizer to control the characteristics and the characteristics of the clock generation PLL. In this case, in order to adjust the reproduction equalizer in addition to the phase detector and the oscillator constituting the PLL circuit for clock generation. In addition, a system of phase detector and oscillator was required. Accordingly, there are problems such as a complicated circuit and high cost.
[0023]
The present invention has been made to solve the above-described problems. In particular, when a reproduction system circuit is configured on an integrated circuit, the influence of variations in circuit elements such as R and C is absorbed with a small circuit configuration. It is another object of the present invention to provide a device capable of optimally controlling a reproduction equalizer and a clock generation circuit in accordance with a change in head relative speed.
[0024]
[Means for Solving the Problems]
In view of the above problems, the present invention has a first filter circuit having a second or higher order whose cutoff frequency is controllable, and equalization means for equalizing input data, and output of the equalization means A phase detection unit for detecting a phase difference between the digital data detected from the signal and the clock, and a second filter having a second or higher order whose cutoff frequency can be controlled. Oscillating means for generating the clock that is phase-synchronized with the input data, and controlling the cutoff frequency of the first filter circuit based on the output of the phase detecting means. And adjusting the oscillation frequency of the oscillating means by controlling the cutoff frequency of the second filter circuit based on the output of the phase detecting means. It was constructed.
[0025]
[Action]
Since the present invention is configured as described above, the equalization characteristic can be optimally controlled without increasing the circuit scale, and a clock accurately synchronized with the input data can be generated.
[0026]
【Example】
FIG. 1 is a block diagram of a digital VTR as an embodiment of the present invention, and particularly shows the periphery of a reproduction equalizer and an oscillator.
[0027]
In FIG. 1, R ₁ , R ₂ , R ₃ , L ₁ and amplifier 1 are primary filters 1, R ₄ , L ₂ , C ₂ and amplifier 2 are secondary filters 2, R ₅ , L ₃ , C _3. The amplifier 3 and the secondary filter 3 constitute a reproduction equalizer.
[0028]
A secondary filter 4 that determines the oscillation frequency of the oscillator 8 is constituted by L ₄ , C ₄ and the amplifier 4. The output of the oscillator is output to the multiplier circuit 16 to double the frequency, and the phase detector 6, D It is supplied as a clock signal to each digital circuit in the reproduction system such as the flip-flop 9.
[0029]
Next, the operation will be described. In the present embodiment, L ₁ , L ₂ , L ₃ , and L _{4 that} are equalized inductors using gyrators having the same circuit type and mask configuration on the integrated circuit are set to have substantially the same inductance. It is assumed that the capacitor C ₀ (FIG. 12) serving as the gyrator load is selected equally.
[0030]
The frequency characteristics of the filter 1, filter 2, and filter 3 are as follows. When the reference current of the gyrator is the center value, the cutoff frequency as shown in FIGS. 2 (a), 2 (b), and 2 (c), Q The values of resistors and capacitors are selected so that
[0031]
Here, the transmission band of the reproduction equalizer is about ½ of the signal transmission speed (reproduction clock frequency) fb that satisfies the Nyquist standard known as signal transmission theory.
[0032]
On the other hand, the frequency characteristic of the filter 4 that determines the oscillation frequency of the oscillator 8 is a characteristic that has a sharp peak at fb / 2 as shown in FIG. 3 when the reference current of the gyrator is the center value. It can be seen that it oscillates. The output of the oscillator 8 is doubled by the multiplier 16 and supplied to the reproduction digital circuit as a clock of the frequency fb.
[0033]
Next, a case where the digital VTR is normally reproduced will be described. The reproduction signal supplied from the head amplifier is initially equalized to the extent that the PLL loop moves by a reproduction equalizer that is not optimal in characteristics. The analog signal output from the reproduction equalizer 4 is digitized by the data detection circuit 5 and supplied to the phase detector 6. The phase detector 6 performs phase detection of the reproduced digital data output from the data detection circuit 5 and the clock output from the multiplier 16 and negatively feeds back the phase difference signal as a reference current to each gyrator through the loop filter 7. The oscillation frequency of the oscillator 8 determined by the cutoff frequency of 4 is automatically adjusted to fb / 2.
[0034]
Here, if the capacitor values (C ₃ and C ₄ ) used in the filter 3 and the filter 4 are the same, the cutoff frequency of the filter 3 including the stray capacitance of the gyrator can always be fb / 2. The value (C ₂ ) of the capacitor used in the filter 2 can be easily obtained with this filter 3 as a reference.
[0035]
In this embodiment, the fluctuation amount of the absolute value of the R value and C value of the integrated circuit is detected by the reference current of the gyrator, which is an oscillator control signal obtained from the data detection PLL circuit, and the same reference current is used. By controlling each gyrator of the reproduction equalizer and adjusting the cutoff frequency to a normal frequency, the change in the reproduction equalizer characteristic can be reduced.
[0036]
That is, in the special reproduction mode, the signal transmission speed fb changes due to the change in the relative speed of the head as described above. In this embodiment, the PLL circuit for data detection follows this change, and the reproduction is accompanied accordingly. The transmission band of the equalizer can also be controlled and optimized as shown in FIG.
[0037]
In the above-described embodiment, the example in which the gyrator is used as the filter circuit capable of controlling the cut-off frequency has been described. As long as the filter can be realized on an integrated circuit and can control the cutoff frequency, such as an active filter using, an operation similar to that of the above-described embodiment can be expected.
[0038]
Also. In the above-described embodiment, the configuration in which the reference current of the oscillator gyrator is directly supplied to the gyrator of the reproduction equalizer has been described. However, since the time base fluctuation of the reproduction digital data in the digital VTR extends over several KHz, the reference of the oscillator gyrator If the current is smoothed by a filter and the low frequency component is used as the reference current for the gyrator of the reproduction equalizer, the operation can be further stabilized.
[0039]
In the above-described embodiment, the digital VTR has been described as an example, but the same operation can be expected even when other transmission paths such as wireless optical fiber communication are used.
[0040]
【The invention's effect】
As is apparent from the above description, in the present invention, the cutoff frequency of the filter circuit of the equalization means and the cutoff of the filter circuit of the transmission means based on the detection output of the phase difference between the digital data detected from the input data and the clock. Since the equalization characteristic of the equalization means and the oscillation frequency of the oscillation means are controlled by controlling the frequency, optimal equalization can be performed according to the frequency fluctuation of the input data without increasing the circuit scale. A clock that can be performed and synchronized with input data can be obtained.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a digital VTR as an embodiment of the present invention.
FIG. 2 is a diagram showing characteristics of each filter in the equalization circuit of FIG. 1;
FIG. 3 is a diagram showing frequency characteristics of a filter in the oscillator of FIG. 1;
FIG. 4 is a diagram showing equalization characteristics of the equalization circuit of FIG.
FIG. 5 is a diagram showing a configuration of a transconductance circuit used in an embodiment of the present invention.
FIG. 6 is a block diagram showing a configuration of a conventional digital VTR.
FIG. 7 is a diagram illustrating frequency characteristics of reproduction data according to an embodiment of the present invention.
FIG. 8 is a diagram showing equalization characteristics of the equalization circuit of FIG. 6;
FIG. 9 is a diagram for explaining the operation of the data detection circuit according to the embodiment of the present invention.
FIG. 10 is a diagram showing a configuration example of an equalization circuit in an embodiment of the present invention.
FIG. 11 is a diagram illustrating a configuration of an oscillator according to an embodiment of the present invention.
FIG. 12 is a diagram showing a configuration of a gyrator used in an embodiment of the present invention.
FIG. 13 is a diagram showing a configuration of a conventional frequency characteristic control circuit of a filter.
[Explanation of symbols]
4 Equalizing circuit 5 Data detecting circuit 7 Loop filter 8 Oscillator

Claims

An equalization means for equalizing input data, having a first filter circuit having a second or higher order controllable cutoff frequency;
Phase detection means for detecting a phase difference between the digital data detected from the output signal of the equalization means and the clock;
The oscillation frequency is controlled by a second filter having a second or higher order whose cutoff frequency can be controlled, and the oscillation means for generating the clock synchronized in phase with the input data with the output of the phase detection means as input. Prepared,
The equalization characteristic of the equalization means is adjusted by controlling the cutoff frequency of the first filter circuit based on the output of the phase detection means, and the second filter is adjusted based on the output of the phase detection means A data processing device for adjusting an oscillation frequency of the oscillation means by controlling a cutoff frequency of a circuit.

A loop filter having the output of the phase detection means as an input is provided, and the cutoff frequency of the first filter circuit and the cutoff frequency of the second filter circuit are controlled based on the output of the loop filter. The data processing apparatus according to claim 1.

An equalizer having first filter means for controlling frequency characteristics of input data;
Phase detection means for detecting a phase difference between the digital data detected from the output signal of the equalizer and the clock;
Oscillating means for generating the clock synchronized with the input data, and having a second filter means,
A data processing device that adjusts the equalization characteristic of the equalizer and the frequency of the clock by controlling both cutoff frequencies of the first filter and the second filter by an output signal of the phase detection means.

4. The first filter means includes a plurality of filters each having a second or higher order, and the cut-off frequencies of the plurality of filters and the second filter means are close to each other. Data processing equipment.

Each of the first filter means and the second filter means has a filter circuit comprising an equalizing inductance and a capacitor using a gyrator circuit, and each gyrator of the first filter means and the second filter means 4. The data processing apparatus according to claim 3, wherein the equalization characteristic of the equalizer and the frequency of the clock are adjusted by controlling the circuit with the same reference current based on the output signal of the phase difference detecting means.

4. A data processing apparatus according to claim 3, wherein said first filter means and said second filter means include a transconductance circuit.