JP3641182B2

JP3641182B2 - Self-destructive semiconductor device

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Publication number: JP3641182B2
Application number: JP2000070715A
Authority: JP
Inventors: 重男小川; 一生青山
Original assignee: Nippon Telegraph and Telephone Corp; NTT Inc USA
Current assignee: NTT Inc; NTT Inc USA
Priority date: 2000-03-14
Filing date: 2000-03-14
Publication date: 2005-04-20
Anticipated expiration: 2020-03-14
Also published as: JP2001256119A

Description

【０００１】
【発明の属する技術分野】
本発明は、機密性の高い重要な情報を記憶および処理する機能を備えた半導体集積回路のメモリ内容の改ざんに対する物理的セキュリティー技術に係わり、特にＩＣ（Integrated Circuits ）カード等の薄型の半導体装置に搭載するのに適した薄型の電力供給源を不正な解析者による物理的攻撃の検知器として用いる自己破壊型半導体装置に関するものである。
【０００２】
【従来の技術】
現在、クレジットカードや電子マネーとして使用されるＩＣカードは、個人のプライバシーや金銭等の重要な情報を記憶及び処理するための種々の機能を半導体集積回路（ＩＣチップ）中に備え、このＩＣチップをプラスティックのカードに封止する構造となっている。そのため、場合によってはプラスティックカードの本体よりＩＣチップを取り出した上、ＩＣチップの表面を光学顕微鏡等で観察し、集積回路の機能、動作方式、回路方式、回路パタン、記憶データ等を不正に解析して、その内容を改ざんする者（不正な解析者、以下、アタッカと称する）が現れる可能性がある。
【０００３】
そこで、これら重要な情報を記憶し、処理するＩＣカードには、これらの不正行為を防止するための何らかの防御手段を施す必要がある。
例えば、ハイエンドクラスのＩＣカードでは、デジタルデータの改ざん防止のため、暗号を使用して信号処理するためのコプロセッサが搭載されたり、デジタルデータの不正アクセス防止のため、耐タンパ（Tamper resistance ）回路と呼ばれる不正動作防止回路を内蔵したりしている。この耐タンパ回路の例としては、周波数検知回路、温度検知回路、電源電圧検知回路等がある。
【０００４】
周波数検知回路については、アタッカがＣＰＵへのクロックを１命令ごと入れながら解析する手法をとることが考えられ、この解析を防ぐためにＣＰＵのクロックを検知する低周波検知回路が内蔵されている。
また、ＩＣチップ上の集積回路は、どんな温度でも動作するというわけではなく、必ず最適の動作温度が存在する。この動作温度以外になったときには、動作が保証できなくなるため、温度検知回路により、規格外の温度になったとき集積回路の動作を停止させるようにしている。
同様に、規格電圧以外の電圧が印加されると集積回路の動作が不安定になるため、電源電圧検知回路により、正常電圧以外の電圧になったとき集積回路が動作しないように工夫している。
【０００５】
ところで、アタッカによる不正行為には、大きく分けて、ＩＣチップを破壊して内部を解析する手法と非破壊で解析する手法の二つがある。上記の耐タンパ回路は、おもに外部接続用電極を介したＩＣチップの電気的な信号データの解析を防止するためのものが主であり、後者の非破壊で解析する手法に対する防御策といえる。他方、ＩＣチップの物理的解剖・解析に対しては、従来の構造のＩＣカードでは、それを防止することはできない。
【０００６】
図１０は、現在使用されている接触型ＩＣカード１３の概略的な構成例を示しており、同図において、（ａ）はＩＣカード１３に搭載された半導体集積回路における回路ブロック配置を示す平面図、（ｂ）はＩＣモジュール断面図、（ｃ）はＩＣモジュール搭載例を示す断面図である。
図１０（ｃ）に示すように、プラスティックよりなるＩＣカード１３には、ＩＣチップ１２とコンタクト電極基体とから構成されるＩＣモジュール１１がホットメルト接着剤３４によって搭載されている。コンタクト電極基体は、接触型ＩＣカード１３の電極に当たるコンタクトパターン３５をガラスエポキシ基板３６上に銅箔等で印刷したものである。また、ＩＣモジュール１１は、コンタクトパターン３５を形成したガラスエポキシ基板３６に、ＩＣチップ１２がダイボンディングされ、金ワイヤ３７によって、外部接続用電極パッド７と各コンタクトパターン３５とがワイヤーボンディングされた後、モールド樹脂３８により固定・封止された構造をしている。
【０００７】
図１０（ａ）に示すように、ＩＣチップ１２の上には、暗号コードや認証コードなど特に重要な情報を記憶している、複数ビットのデータの電気的な書込及び一括消去が可能な不揮発性メモリからなるデータメモリ（フラッシュメモリ、ＥＥＰＲＯＭ（Electrically Erasable and Programable ROM ）あるいは強誘電体薄膜メモリ（FRAM;Ferroelectric RAM）などで構成）１４、およびその書込・消去のための電圧昇圧回路を始めとする周辺回路１５、所定の制御プログラムが記憶された読み出し専用のプログラムメモリ（ＲＯＭなどで構成）１６、プログラムメモリ１６に記憶された制御プログラムを読み出し、この制御プログラムに応じて処理を行い、演算や不揮発性メモリ内に記憶されているデータの書換等の制御を行う中央演算処理部（ＣＰＵ）１７、一時的なデータ蓄え用のワーキングメモリとしての揮発性メモリよりなるランダムアクセスメモリ（ＲＡＭ）１８、セキュリティー認証用マイクロプロセッサ（ＭＰＵ）１９が同一半導体基板上に形成されている。そして、これらの周辺には、データバスおよび電源供給用の電極配線（図示せず）が施されている。
【０００８】
また、ＩＣカード１３とは別体のリーダ／ライタからＩＣチップ１２へ電気信号や駆動電圧を供給するために、このＩＣチップ１２の対向する２辺の端部近傍にはアルミニウム等の金属からなる合計８個の外部接続用電極パッド７が形成されている。したがって、カード表面のコンタクトパターン３５を介して、ＩＣチップ１２上の外部接続用電極パッド７によりＩＣチップ外部との電気信号のやり取りが行われる。
なお、外部からの電気信号の読み出しや書き込みの際には、認証あるいは暗号処理用のマイクロプロセッサ１９により電気信号の暗号処理が行われてセキュリティーを高めている。
【０００９】
上記のＩＣチップ１２内の特にデータメモリ１４やプログラムメモリ１６には、通信の際に必要なプロトコル、認証用の番号コード、セキュリティーに必要なパスワードなどの重要なデータが格納されている。そのため、これらのコードやデータ類、さらには半導体装置を構成している回路ブロック、回路パタンなどの情報は、ＩＣカードの偽造・改ざんを防止する観点から、アタッカによって読み出されることを阻止する必要がある。
【００１０】
しかしながら、図１０に示すような半導体装置においては、上部からの光学的観察によって回路構成ブロックを始め、機能素子回路、データメモリ１４やプログラムメモリ１６及び認証用マイクロプロセッサ１９の配置を見ることができ、その上、電子ビームを用いたプロービング測定により、メモリ素子の記憶内容を容易に読み出したり、認証用マイクロプロセッサ１９をトリガー暴走させて誤動作させ、認証プロセスそのものをスキップさせたりすることが可能であった。
【００１１】
そこで、ＩＣモジュール１１そのものを物理的に研削することによる薄型化及び上部からの光学的観察を阻止する目的も兼ねて、最近の高密度実装技術においては、ＩＣチップ１２の半導体集積回路の形成されている素子形成面側に電気的な接続を得るためのバンプ電極を形成し、ＩＣチップを裏返して外部接続用のコンタクト電極が形成された実装基板（電極基体）と接続するフリップチップ実装が頻繁に採用されている。
【００１２】
しかしながら、半導体集積回路の形成された半導体基板の裏面から、非破壊で、半導体基板表面近傍の回路を観察する手法も、故障解析技術等の要請により開発されている。この手法は、観察光源として半導体基板に吸収されにくい波長の赤外線を用いることにより、半導体基板の透明性を高めて、主に金属からなる配線パタン等を半導体基板裏面側より観察するものである。これにより、最下層のトランジスタのパタンや第一層の配線パタンを非破壊で観察することができる。したがって、フリップチップ実装方法では、チップ裏面が外側に露出するため、ＩＣチップの素子形成面側よりもむしろ裏面側からのパタン観察が容易となる。
【００１３】
そこで、上記の問題を解決する一手法として、筆者らは、薄型電力供給源を内蔵し、かつ薄型電力供給源をＩＣチップの裏面側に搭載することで、裏面からの光学的観察を阻止する自己破壊型半導体装置を提案した（特開平１１−３０６７８６号公報、特開２０００−０２２０９３号公報、特願平１０−２４３４４４号）。
このような実装構造をとる概念的理由は以下の通りである。アタッカによる物理的解析手法は多岐にわたり、その全てに対して有効な防御策を施すことは技術的にも困難が多く、またコスト的にも不合理である。より主体的な防御策としては、アタッカによる攻撃を限定させ、その限定した攻撃範囲において有効な防御策を組み込むことである。
【００１４】
すなわち、薄型電力供給源をフリップチップ実装したＩＣチップの裏面に積層実装する構造にすることで、アタッカをしてＩＣチップ解析を進めるために、どうしても薄型電力供給源を最初に取り外すように仕向ける。そして、薄型電力供給源への攻撃を検知した場合には秘密情報を確実に消去してしまう自己破壊の仕組みを予め組み込んでおくことで、アタッカが必要とする情報を与えないようにする。
【００１５】
上記に提案した自己破壊型半導体装置では、タンパ検出センサとして、積層実装した薄型電力供給源そのものを用い、その電圧変化を常時監視することとする。そして、薄型電力供給源の電力は、それと並列に接続された大容量キャパシタに蓄電することで、電力供給源が先に攻撃されて、動作不良となった場合の、破壊用電力供給源としておく。当然、電力供給源と破壊用キャパシタ、及び破壊用キャパシタと破壊回路との接続は、電圧変化検知回路からの検出信号により同時に切り替わるようになっている。
【００１６】
さて、このような自己破壊システムに要求される機能は、以下の通りである。想定されるアタッカによる攻撃は、
（１）遮蔽用の薄型電力供給源を取り外す、
（２）遮蔽用の薄型電力供給源を予め短絡させる
などの二つが考えられ、その何れが行われても、メモリが消去されなくてはならない。
【００１７】
したがって、自己破壊型半導体装置に要求される自己破壊機能は、電力供給源に対する攻撃を検知したら、メモリ内の秘密重要情報を消去することである。さらに、アタッカによる攻撃は、何時起こるか予測できず、ＩＣチップの動作保証期間の間、常にアタッカによる攻撃を監視し続ける必要がある。そこで、耐タンパ回路は、薄型電力供給源の限られた電池容量の範囲で、ＩＣチップの動作保証期間の間、常時、タンパ行為を検知し続け、かつアタッカによる攻撃を検知した場合は、直ちにメモリ内の秘密重要情報を消去しなくてはならない。
【００１８】
このような自己破壊機能を備えた自己破壊型半導体装置の基本的な回路ブロック構成図を図１１に示し、各回路がＭＯＳトランジスタ回路からなる具体的な１構成例（特願平１０−３６０６８０号にて提案済み）を図１２に示し、薄型電力供給源をＩＣチップ裏面に搭載した実装構造を図１３及び図１４に示す。図１３（ａ）は特開２０００−０２２０９３号公報で開示された自己破壊型半導体装置の配置構成例を示す下面図、図１３（ｂ）はこの自己破壊型半導体装置の断面図、図１４はフリップチップ実装の様子を示す図である。なお、図１３（ａ）は、フリップチップ実装を行う前の状態を示している。
図１３（ａ）に示すように、ＩＣチップ１２ａ上の半導体集積回路には、前述した図１０に示した本来のＩＣカード機能に必要なデータメモリ１４、プログラムメモリ１６、中央演算処理部１７、ランダムアクセスメモリ１８、認証用マイクロプロセッサ１９が形成されている。
【００１９】
本構成では、以上の構成に加えて、破壊回路２として、メモリ情報を破壊する破壊回路が付加されており、さらにＩＣチップ１２ａ上には、破壊用キャパシタ３、制御用回路乃至素子４、および電圧変化検出回路５が形成されている。そして、電圧変化検出回路５により端子電圧が常時監視されている端子１０に、薄型の電力供給源６が接続配置されている。
破壊回路２を駆動するための電源としては、ＩＣチップ１２ａ上に形成された大容量の破壊用キャパシタ３に蓄積された電荷を用いる。このキャパシタ３には、通常動作状態において、制御回路乃至素子４を介して電力供給源６が接続されており、電力供給源６の出力電圧は、電圧変化検出回路５により、常時、監視されている。
【００２０】
薄型の電力供給源６は、図１３（ｂ）に示すように、正極集電体兼端子板２１、正極２２、固体電解質２３、負極２４、負極集電体兼端子板２５の積層構造により形成され、周辺を封止材２６により熱溶着封止されている。また、正極集電体兼端子板２１と負極集電体兼端子板２５の外形寸法を異なる設計とし、金属等の導電性材料に電池端面が接触しても、外部短絡しないように構成されている。なお、通常は、正極集電体兼端子板２１を負極集電体兼端子板２５より小さめに構成している。
【００２１】
ＩＣチップ１２の裏面側に積層実装した薄型電力供給源６による裏面遮蔽効果を確実にするため、これまで、２ｎ本の接続リードを持つ薄型電力供給源の実装構造（特開２０００−０２２０９３号公報）や、あるいは接続リードをアタッカから隠すために、金属箔により電力供給源を覆うようにして、薄型電力供給源をＩＣチップ裏面側に搭載する実装構造（特願平１０−２４３４４４号）を提案してきた。
【００２２】
例えば、図１４には、予めＩＣチップ１２ａをフリップチップ実装した電極基体３２ａへ金属箔の接続リードを持つ薄型電力供給源６を実装する様子を示してある。なお、図１４のＩＣチップ１２ａに対応する自己破壊型半導体装置の下面配置構成例は図１３（ａ）に示すものと同一であり、また図１３（ｂ）は、この自己破壊型半導体装置の断面図を示している。これらの図で図１０と同等の構成には同一の符号を付してある。図１４に示す２ｎ本の接続リード２８を持つ電力供給源６の実装構造に対応して、図１３（ａ）に示すＩＣチップ１２ａには、ＩＣカードとしての動作に必要な８つの外部接続用電極パッド７（７−１〜７−８）に加え、電力供給源６ａと接続するための電極パッド１０が２ｎ個、すなわち電力供給源６ａの正極リード用にｎ個、負極リード用にｎ個追加されている。
【００２３】
また、対応する電極基体３２ａのＩＣチップ搭載面には、ＩＣチップ１２ａの外部接続用電極パッド７−１〜７−８に対応する外部接続用電極パッド６２−１〜６２−８が形成され、各電極パッド６２−１〜６２−８は、それぞれスルーホール等によってコンタクトパターン３５−１〜３５−８と接続されている。さらに、電極基体３２ａのＩＣチップ搭載面には、ＩＣチップ１２ａの２ｎ個の電力供給源接続用電極パッド１０に対応する２ｎ個（正極及び負極用にｎ個ずつ）の電力供給源接続用電極パッド６３が形成されると共に、電力供給源６の２ｎ本の接続リード２８に対応する２ｎ個（正極及び負極リード用にｎ個ずつ）の電力供給源接続用電極パッド６４が形成されている。そして、電極パッド６３の各々は、対応する電極パッド６４と配線接続されている。
【００２４】
図１３（ｂ）に示すように、電極基体３２ａのＩＣチップ搭載面全体に塗布された異方性導電接着樹脂６１を介して、ＩＣチップ１２ａが電極基体３２ａ上にフリップチップ実装される。さらに、電極基体３２ａにフリップチップ実装されたＩＣチップ１２ａの裏面に、電力供給源６が接着フィルム２０を介して搭載され、その接続リード２８と電極基体３２ａの電力供給源接続用電極パッド６４とがバンプ２７により電気的に接続される。こうして、薄型電力供給源６によるＩＣチップ１２ａの裏面遮蔽効果を備えた実装構造を実現することができる。
【００２５】
これらの実装構造が物理的耐タンパ構造として期待通りに機能するためのシステム回路について、以下、回路ブロック図１１及びＭＯＳトランジスタを用いた具体的な回路構成の一例である図１２を用いて説明する。
回路全体への電力供給は、電力供給源６に並列接続された破壊用キャパシタ３に蓄積された電荷により行う。制御回路乃至素子４は、ＣＭＯＳトランスミッションゲートを組み合わせたＣＭＯＳセレクタ回路により構成される。通常状態では、破壊用キャパシタ３と電力供給源６との問のＣＭＯＳトランスミッションゲートはオン状態で、破壊用キャパシタ３と電圧変化検出回路５を通じて電力供給源６とを導通状態とし、他方破壊用キャパシタ３と破壊回路２との間に設けられたＣＭＯＳトランスミッションゲートは不通状態に保たれている。
【００２６】
電圧変化検出回路５は、検出感度の高い一段構成の変形カレントミラー型の差動増幅回路５２（図１５参照）を中心に、その差動電圧入力のうち、検出電圧入力Ｖin側には容量分圧されたＲＣ時定数回路より構成される開放・短絡検出回路５０（図１６参照）を接続し、基準電圧入力Ｖref 側には破壊用キャパシタ３より供給される電圧を容量分圧して基準電圧を設定する基準電圧設定回路５１を接続し、また差動増幅回路５２の出力側には一段構成のＣＭＯＳインバータによるデジタル出力バッファ回路５３（図１７参照）を配置して構成される。
【００２７】
この電圧変化検出回路５全体の直流リーク電流は、開放・短絡検出回路５０のＲＣ時定数回路に用いられたトランジスタを流れるサブスレッショルドリーク電流ＩLK1 、差動増幅回路５２を流れる電流ＩLK2 、及びデジタル出力バッファ回路５３を流れる電流ＩLK3 の三成分より構成される。そのうち、デジタル出力バッファ回路５３を流れる電流ＩLK3 は、ＣＭＯＳスイッチ構成であるので、直流電流成分は極めてすくなく、差動増幅回路５２を流れる電流ＩLK2 が全リーク電流を支配する。
【００２８】
開放・短絡検出回路５０にＲＣ時定数回路を設ける理由は、電力供給源接続用電極パッド１０ａ，１０ｂ間が電力供給源取り外し等により開放状態になったとき、ＲＣ時定数回路の抵抗を流れるリーク電流で容量内の電荷引き抜きが起こり、差動増幅回路５２の検出側差動電圧入力Ｖinが基準電圧入力Ｖref より先に低下するようにして、電圧変化を検出するためである。このＲＣ時定数回路が、電力供給源接続用電極パッド１０ａ，１０ｂ間の開放状態を検出する際の遅延時間を与えることとなる。他方、電力供給源接続用電極パッド１０ａ，１０ｂ間を短絡した場合には、差動電圧入力の検出電圧入力Ｖinが直ちに低下するので、差動増幅回路５２はその電圧差を直ちに検知する。
【００２９】
検知信号は、出力段のデジタル出力バッファ回路５３により０−Ｖddの信号に変換され、ＣＭＯＳトランスミッションゲートより構成された制御回路乃至素子４へ出力される。インバータ前後の制御電圧Ｖout 及びそれに相補な電圧バーＶout を受けた制御回路乃至素子４は、破壊用キャパシタ３と電圧変化検出回路５及び電力供給源６とを接続しているトランスミッションゲートの導通を断つと共に、破壊用キャパシタ３と破壊回路２とを接続しているトランスミッションゲートを導通させる。こうして、電力供給源６の取り外し、あるいは針刺し等の電力供給源６へのアタックが電圧変化検出回路５により検出され、その信号出力により、破壊用キャパシタ３に蓄積された電力が破壊回路２へと供給されるので、秘密メモリ情報が消去され、データの改ざんを阻止することが最低限の機能として実現できた。
【００３０】
【発明が解決しようとする課題】
しかしながら、図１１に示す１段構成の差動増幅回路５２を用いた電圧変化検出回路５では、電力供給源６の開放時の電圧低下の検出に時間がかかるという問題点があった。その結果、制御回路乃至素子４による接続切り替えが迅速に行われず、場合によっては、破壊用キャパシタ３に蓄えられた電荷が、破壊回路２へ供給されてメモリ消去に活用される前に、電圧変化検出回路５を駆動する電力として消費されて放電してしまい、その結果、自己破壊メカニズムが作動しないという問題点があった。
また、１段構成の差動増幅回路５２及び１段構成のデジタル出力バッファ回路５３を用いた電圧変化検出回路５では、回路の最適化が不充分な場合、その検出信号出力に低電位Ｖss（０Ｖ）と高電位Ｖddとの間の中間電位が発生しやすくなるという問題点があった。その結果、制御回路乃至素子４の構成要素である、破壊用キャパシタ３と電圧変化検出回路５及び電力供給源６とを接続しているトランスミッションゲートが完全なオフ状態にならないという問題点があった。
本発明は、上記課題を解決するためになされたもので、電力供給源の限られた電池容量で必要な期間動作し、電力供給源の短絡・開放を含む電圧変化を迅速に検出することができる自己破壊型半導体装置を提供することを目的とする。
また、本発明は、自己破壊メカニズムの作動（制御回路乃至素子の切替動作）に必要な検出信号を高速、かつ信号波形の鈍り無く確実に出力することができる自己破壊型半導体装置を提供することを目的とする。
【００３１】
【課題を解決するための手段】
本発明の自己破壊型半導体装置は、半導体メモリ素子と、このメモリ素子に記憶されたデータを処理する中央演算処理素子と、半導体メモリ素子のメモリ情報の少なくとも一部を消去することにより自己破壊を行う破壊回路（２）と、この破壊回路により自己破壊を行うための電荷を蓄積しておく少なくとも１つ以上の破壊用キャパシタ（３）と、破壊用キャパシタに電荷を蓄積する電力供給源の正極及び負極用に設けられた接続端子（１０ａ，１０ｂ）と、正極及び負極用の接続端子の端子間電圧を監視しその電圧低下に応じて検出信号を出力する電圧変化検出回路（５ａ）と、通常動作時は接続端子を介して電力供給源と破壊用キャパシタを接続し、電圧変化検出回路から検出信号が出力されたときは、接続を遮断して破壊用キャパシタと破壊回路を接続する制御回路乃至素子（４）とを、同一半導体基板上に有すると共に、接続端子に接続された電力供給源（６）とを有している。電圧変化検出回路（５ａ）は、電力供給源の開放・短絡を検出する開放・短絡検出回路（５０ａ）と、所定の基準電圧（Ｖref ）を生成する基準電圧設定回路と、第１、第２の２段の差動増幅回路（５４−１，５４−２）からなり、開放・短絡検出回路の出力電圧と基準電圧設定回路の基準電圧とを比較し、開放・短絡検出回路の出力電圧低下を検出したとき検出信号を出力する差動増幅回路ブロック（５２ａ）とを備え、各回路がＭＯＳトランジスタ回路から構成される。また、制御回路乃至素子（４）は、ＣＭＯＳセレクタ回路から構成される。
電力供給源（６）の取り外しや短絡が発生すると、電圧変化検出回路（５ａ）により電圧低下が検出される。この検出信号により制御回路乃至素子（４）がオン動作し、破壊回路（２）と破壊用キャパシタ（３）が接続される。これにより、破壊用キャパシタ（３）に蓄積された電荷が破壊回路（２）に供給される。そのため、改ざんしようとする集積回路の必須不揮発性メモリデータが破壊されるので、改ざんは不可能となる。
【００３２】
また、本発明の自己破壊型半導体装置の１構成例として、差動増幅回路ブロック（５２ａ）の第１の差動増幅回路は、第１、第２のｐチャネルＭＯＳトランジスタ（Ｑ２０，Ｑ２１）からなる第１の差動増幅部と、この第１の差動増幅部と接続された、第１、第２のｎチャネルＭＯＳトランジスタ（Ｑ２２，Ｑ２３）からなる第１のカレントミラー型負荷と、この第１のカレントミラー型負荷と接続された、パワー制御用の第３のｎチャネルＭＯＳトランジスタ（Ｑ２４）とを備え、差動増幅回路ブロックの第２の差動増幅回路は、第３、第４のｐチャネルＭＯＳトランジスタ（Ｑ２５，Ｑ２６）からなる第２の差動増幅部と、この第２の差動増幅部と接続された、第４、第５のｎチャネルＭＯＳトランジスタ（Ｑ２７，Ｑ２８）からなる第２のカレントミラー型負荷と、この第２のカレントミラー型負荷と接続された、接続端子間短絡時のタイミング調整用の第６のｎチャネルＭＯＳトランジスタ（Ｑ２９）とを備え、第１、第２のｐチャネルＭＯＳトランジスタのソース電極が、接続端子を介して電力供給源の高電位側と接続され、第１、第２のｐチャネルＭＯＳトランジスタのドレイン電極が、第１、第２のｎチャネルＭＯＳトランジスタのドレイン電極とそれぞれ接続され、第１のｐチャネルＭＯＳトランジスタのゲート電極に開放・短絡検出回路の第１の出力電圧（Ｖin1 ）が入力され、第２のｐチャネルＭＯＳトランジスタのゲート電極に基準電圧設定回路の基準電圧（Ｖref ）が入力され、第１、第２のｎチャネルＭＯＳトランジスタのソース電極が、第３のｎチャネルＭＯＳトランジスタのドレイン電極及びゲート電極と接続され、第３のｎチャネルＭＯＳトランジスタのソース電極が、接続端子を介して電力供給源の低電位側と接続され、第３、第４のｐチャネルＭＯＳトランジスタのソース電極が、接続端子を介して電力供給源の高電位側と接続され、第３、第４のｐチャネルＭＯＳトランジスタのドレイン電極が、第４、第５のｎチャネルＭＯＳトランジスタのドレイン電極とそれぞれ接続され、第３のｐチャネルＭＯＳトランジスタのゲート電極に開放・短絡検出回路の第２の出力電圧（Ｖin2 ）が入力され、第４のｐチャネルＭＯＳトランジスタのゲート電極に第２のｐチャネルＭＯＳトランジスタと第２のｎチャネルＭＯＳトランジスタの共通ドレイン電極の電圧（Ｖout ）が入力され、第４、第５のｎチャネルＭＯＳトランジスタのソース電極が、第６のｎチャネルＭＯＳトランジスタのドレイン電極と接続され、第６のｎチャネルＭＯＳトランジスタのゲート電極が、接続端子を介して電力供給源の高電位側と接続され、第６のｎチャネルＭＯＳトランジスタのソース電極が、接続端子を介して電力供給源の低電位側と接続され、第４のｐチャネルＭＯＳトランジスタと第５のｎチャネルＭＯＳトランジスタの共通ドレイン電極の電圧を検出信号（バーＶout1）として出力するものである。
このように、差動増幅回路ブロックとして、低消費電力で動作可能な変形カレントミラー型差動増幅回路を２段組み合わせて用いることにより、開放・短絡検出回路の第１の出力電圧（Ｖin1 ）と基準電圧設定回路の基準電圧（Ｖref ）の電位差を高感度に検出すると共に、開放・短絡検出回路の第２の出力電圧（Ｖin2 ）と第１の差動増幅回路の検出信号（Ｖout ）の電位差を精度良く検出することで、特に、電力供給源接続端子間の開放事象を短時間で（高速に）検出することができる。
【００３３】
また、本発明の自己破壊型半導体装置の１構成例として、開放・短絡検出回路（５０ａ）は、正極及び負極用の接続端子間に直列に挿入された第１、第２のキャパシタ（Ｃ１，Ｃ２）からなる接続端子間電圧分圧部と、ソース電極が接続端子を介して電力供給源の高電位側と接続され、ドレイン電極が接続端子を介して電力供給源の低電位側と接続され、ゲート電極が第１、第２のキャパシタの接続点に接続されたｐチャネルＭＯＳトランジスタ（Ｑ１）とを備え、第１、第２のキャパシタの接続点で得られる分圧電圧を第１の出力電圧（Ｖin1 ）とし、第１のキャパシタと電力供給源の高電位側との接続点で得られる電圧を第２の出力電圧（Ｖin2 ）として出力するものである。
このように、開放・短絡検出回路（５０ａ）は、電力供給源（６）が接続端子（１０ａ，１０ｂ）から外され、接続端子が開放端となったことを検出するためのＲＣ時定数回路で構成されている。電力供給源（６）が接続端子から取り外されると、キャパシタ（Ｃ１，Ｃ２）に蓄えられた電荷は、ｐチャネルＭＯＳトランジスタ（Ｑ１）を通る経路で放電され、出力電圧（Ｖin1，Ｖin2）が低下する。また、電力供給源（６）の短絡が発生した場合には、出力電圧（Ｖin1，Ｖin2）は直ちに低下する。
【００３４】
また、本発明の自己破壊型半導体装置の１構成例は、第１、第２の２段のＣＭＯＳインバータ（５５−１，５５−２）からなり、差動増幅回路ブロックの検出信号（バーＶout1）と相補な信号（Ｖout1）及び検出信号と同相の信号（バーＶout2）を生成するデジタル出力バッファ回路ブロックを有し、制御回路乃至素子（４）は、ソース電極とドレイン電極がそれぞれ共通接続されたｐチャネルＭＯＳトランジスタ（Ｑ４０，Ｑ４２）とｎチャネルＭＯＳトランジスタ（Ｑ４１，Ｑ４３）のペアで構成されたトランスミッションゲートを２つ直列接続してなるＣＭＯＳセレクタ回路であり、各トランスミッションゲートでは、ｐチャネルＭＯＳトランジスタの基板電極がドレイン電極と接続され、ｎチャネルＭＯＳトランジスタの基板電極が接続端子を介して電力供給源の低電位側と接続され、第１のトランスミッションゲート内のｎチャネルＭＯＳトランジスタと第２のトランスミッションゲート内のｐチャネルＭＯＳトランジスタの各ゲート電極に検出信号が入力され、第１のトランスミッションゲート内のｐチャネルＭＯＳトランジスタと第２のトランスミッションゲート内のｎチャネルＭＯＳトランジスタの各ゲート電極に検出信号と相補な信号が入力され、各トランジスタの共通接続されたドレイン電極が破壊用キャパシタと接続され、第１のトランスミッションゲート内の各トランジスタの共通接続されたソース電極が高電位側の接続端子と接続され、第２のトランスミッションゲート内の各トランジスタの共通接続されたソース電極が破壊回路と接続されるものである。
【００３５】
また、本発明の自己破壊型半導体装置の１構成例として、デジタル出力バッファ回路ブロック（５３ａ）は、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとから構成されるＣＭＯＳインバータ（５５−１，５５−２）を２段重ねることで構成され、第１のｎチャネルＭＯＳトランジスタ（Ｑ３０）と第１のｐチャネルＭＯＳトランジスタ（Ｑ３１）のゲート電極同士が接続されると共に、ドレイン電極同士が接続され、第１のｐチャネルＭＯＳトランジスタのソース電極及び基板電極が接続端子を介して電力供給源の高電位側と接続され、第１のｎチャネルＭＯＳトランジスタのソース電極及び基板電極が接続端子を介して電力供給源の低電位側と接続され、第１のｎチャネルＭＯＳトランジスタと第１のｐチャネルＭＯＳトランジスタの共通接続されたゲート電極に差動増幅回路ブロックの検出信号（バーＶout1）が入力され、第１のｎチャネルＭＯＳトランジスタと第１のｐチャネルＭＯＳトランジスタの共通接続されたドレイン電極から検出信号と相補な信号（Ｖout1）を出力し、第２のｎチャネルＭＯＳトランジスタ（Ｑ３２）と第２のｐチャネルＭＯＳトランジスタ（Ｑ３３）のゲート電極同士が接続されると共に、ドレイン電極同士が接続され、第２のｐチャネルＭＯＳトランジスタのソース電極及び基板電極が接続端子を介して電力供給源の高電位側と接続され、第２のｎチャネルＭＯＳトランジスタのソース電極及び基板電極が接続端子を介して電力供給源の低電位側と接続され、第２のｎチャネルＭＯＳトランジスタと第２のｐチャネルＭＯＳトランジスタの共通接続されたゲート電極に検出信号と相補な信号（Ｖout1）が入力され、第２のｎチャネルＭＯＳトランジスタと第２のｐチャネルＭＯＳトランジスタの共通接続されたドレイン電極から検出信号と同相の信号（バーＶout2）を出力するものである。
このように、デジタル出力バッファ回路ブロック（５３ａ）を２段のＣＭＯＳインバータで構成することで、出力波形の弛れを低減し、かつ中間電位部分の発生を抑制することができる。これにより、電力供給源の短絡・開放を含む電圧変化を高速に検出し、次段回路を確実に動作させるのに必要な急峻な出力波形を出力させ、タンパ検知回路としての機能を確実にする。
【００３６】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。図１は本発明の実施の形態を示す自己破壊型半導体装置の回路ブロック構成図である。本実施の形態においても、図１１と同様に、ＩＣチップ１２ｂ（半導体基板９ｂ）上の半導体集積回路１には、本来のＩＣカード機能に必要なデータメモリ、周辺回路、プログラムメモリ、中央演算処理部、ランダムアクセスメモリ、セキュリティー認証用マイクロプロセッサが形成されているが、ここでは省略している。
【００３７】
本発明では、以上の構成に加えて、データメモリのメモリ情報を消去する破壊回路２が半導体基板９ｂ上に付加されており、さらに破壊回路２、破壊用キャパシタ３、制御用回路乃至素子４及び電圧変化検出回路５ａが半導体基板９ｂ上に付加されている。こうして、自己破壊型のＩＣチップ１２ｂが構成されている。
【００３８】
そして、本発明では、破壊回路２を駆動するための電力を蓄積するものとして、半導体基板９ｂ上に形成された大容量の破壊用キャパシタ３を用いる。
破壊用キャパシタ３に電荷を蓄積するための薄型の電力供給源６は、図１３（ｂ）に示すように、正極集電体兼端子板２１、正極２２、固体電解質２３、負極２４、負極集電体兼端子板２５の積層構造により形成され、周辺を封止材２６により熱溶着封止されている。
【００３９】
なお、電力供給源６は、破壊回路２、破壊用キャパシタ３、制御回路乃至素子４、電圧変化検出回路５ａに電力を供給するものであって、破壊回路２を除く半導体集積回路１には、８つの外部接続用電極パッド７のうちの電力供給端子を介して外部から電力が供給される。
【００４０】
以上のような電力供給源６に対して、ＩＣチップ１２ｂが形成された半導体基板９ｂには、ＩＣカードとしての動作に必要な８つの外部接続用電極パッド７に加え、電力供給源６の正極と接続するための電力供給源接続用電極パッド１０ａが少なくとも２個追加され、さらに電力供給源６の負極と接続するための電力供給源接続用電極パッド１０ｂが少なくとも１個追加されている。
【００４１】
電圧変化検出回路５ａは、電力供給源接続用電極パッド１０ａと１０ｂ間の電圧、すなわち電力供給源６の出力電圧を随時、監視している。この電圧変化検出回路５ａは、電力供給源６の開放・短絡を検出する開放・短絡検出回路５０ａと、所定の基準電圧Ｖref を生成する基準電圧設定回路５１と、開放・短絡検出回路５０ａの第１の出力電圧Ｖin1 と基準電圧設定回路５１の基準電圧Ｖref とを比較する第１の差動増幅回路５４−１及び開放・短絡検出回路５０ａの第２の出力電圧Ｖin2 と第１の差動増幅回路５４−１の出力電圧Ｖout とを比較する第２の差動増幅回路５４−２の２段より構成された差動増幅回路ブロック５２ａと、差動増幅回路ブロック５２ａから出力される検出信号バーＶout1と相補な信号Ｖout1及び同相の信号バーＶout2を生成するデジタル出力バッファ回路ブロック５３ａと、電力供給源短絡時保護用のｎチャネルＭＯＳトランジスタＱ５０とから構成されている。
【００４２】
そして、制御回路乃至素子４は、電圧変化検出回路５ａから出力される検出信号を制御入力とするスイッチを有しており、このスイッチは、電圧変化検出回路５ａからの検出信号出力がない通常動作状態において図１に示すＮＣ側を選択している。
【００４３】
次に、本実施の形態の自己破壊型半導体装置を設計するに当たって、考慮すべき課題としては以下の２つがある。
イ）自己破壊機能を実現する耐タンパ回路（自己破壊回路）において許容される消費電流Ｉstの大きさ
ロ）破壊用キャパシタ３に必要とされる容量値ＣBKの大きさ
【００４４】
以下、このような課題に対する考え方を説明する。
まず、電力供給源６の電池容量をＣBT［ｍＡｈ］とし、自己破壊回路（破壊回路２、破壊用キャパシタ３、制御回路乃至素子４及び電圧変化検出回路５ａ）が動作し続けなくてはならない動作保証期間をＴ［ｈ］とする。
自己破壊回路において許容される常時導通可能な電流量Ｉstは、次式で与えられる。
Ｉst＝ＣBT／Ｔ［Ａ］・・・（１）
【００４５】
例えば、現在手に入りうる厚さ０．３ｍｍの薄型リチウム電池の場合、電池サイズが１×１ｃｍ² の場合、その電池容量ＣBTは約３ｍＡｈである。自己破壊回路の動作保証期間Ｔを約３年と仮定すると、単純計算よりシステムに許容される定常電流値Ｉstは、約１１４ｎＡとなる。
自己破壊回路全体の平常時の動作電流は、この定常電流値Ｉst未満に止めるように設計しなくてはならない。
【００４６】
図１に示す自己破壊回路において、考慮しなくてはならない消費電流は、開放・短絡検出回路５０ａを流れるスタンバイ電流ＩLK1 と、差動増幅回路ブロック５２の動作電流ＩLK2 （＝ＩLK21＋ＩLK22）と、デジタル出力バッファ回路ブロック５３ａを流れるリーク電流ＩLK3 （＝ＩLK31＋ＩLK32）の３つである。
【００４７】
後述のように、基準電圧設定回路５１は直列接続された複数個のキャパシタから構成されるので、基準電圧設定回路５１を流れるリーク電流成分は問題とはならない。同様に、破壊用キャパシタ３も容量であるので、破壊用キャパシタ３を流れるリーク電流成分も問題とはならない。
【００４８】
一方、通常動作時に、破壊用キャパシタ３から制御回路乃至素子４を介して破壊回路２に流れるリーク電流が考えられるので、その大きさを微弱に止めることが重要である。後述のように、制御回路乃至素子４は２つのＣＭＯＳトランスミッションゲートから構成されるので、各トランスミッションゲートのしきい値電圧を高めに設定することで、サブスレッショルドリーク電流を小さく絞ることが可能である。
【００４９】
したがって、図１に示す自己破壊回路において、常時導通している総電流量がＩst未満であるという条件は、次式で与えられる。
ＩLK1 ＋ＩLK2 ＋ＩLK3 ＜Ｉst ・・・（２）
【００５０】
次に、データメモリの特に重要な情報を記憶しているメモリ部分を消去するために必要な電荷量Ｑerは、破壊回路２を構成する電圧昇圧回路に流す電流Ｉcp及びその駆動時間ｔcpより、次式で与えられる。
Ｑer＝Ｉcp×ｔcp ・・・（３）
【００５１】
これにより、破壊用キャパシタ３に必要とされる容量値ＣBKは、電力供給源６の出力電圧をＶddとすると、次式で与えられる。
ＣBK＝α×Ｑer／Ｖdd ・・・（４）
式（４）において、αは安全係数であり、１より大きい正の実数である。
【００５２】
具体的には、Ｖdd＝３．３Ｖで動作する６４ｋｂｉｔのＥＥＰＲＯＭを消去するのに、標準的な０．６μｍのデザインルールで製造されたチャンネルホットエレクトロン注入方式で書込／消去するＥＥＰＲＯＭでは、消去電流１ｍＡを消去時間１０ｍｓの間、流し続ける必要がある。
したがって、破壊用キャパシタ３の容量値ＣBKとしては、α＝３として式（４）を用いると、約１０μＦが必要となる。
【００５３】
なお、この破壊用キャパシタ３に必要とされる容量値ＣBKは、データメモリに採用されている不揮発性メモリの消去方式に強く依存している。
ＥＥＰＲＯＭを構成している浮遊ゲート素子のトンネル酸化膜間に、制御ゲート電極に高電圧を印加した際にファウラー・ノルドハイムトンネル電流を流すことにより消去を行う方式（ＦＮ消去方式）の場合には、消去時の電流はさほど必要ではなく、また消去時間も短くなる。したがって、ＦＮ消去方式によるＥＥＰＲＯＭをデータメモリとして用いた場合、破壊用キャパシタ３に要求される容量値ＣBKは１０μＦよりも１桁から２桁弱程小さくなる可能性がある。
【００５４】
以上の条件のもと、図１の自己破壊型半導体装置を以下のように構成する。図２は、図１の自己破壊型半導体装置の具体的な１構成例を示す回路ブロック構成図である。なお、ｎチャネルＭＯＳトランジスタＱ５０は、電力供給源接続用電極パッド１０ａ，１０ｂ間が短絡された場合の急激な電圧降下を阻止するために挿入されている。
まず、電力供給源６の開放（取り外し）・短絡を検出する開放・短絡検出回路５０ａについて説明する。図３は開放・短絡検出回路５０ａの１構成例を示す回路図である。
【００５５】
図３の開放・短絡検出回路５０ａは、電力供給源接続用電極パッド１０ａ，１０ｂ間に直列に挿入された２つのキャパシタＣ１，Ｃ２からなる接続端子間電圧分圧部と、ソース電極が正極用の電極パッド１０ａと接続され、ドレイン電極が負極用の電極パッド１０ｂと接続され、ゲート電極がキャパシタＣ１，Ｃ２の接続点に接続された、開放端検出用のｐチャネルＭＯＳトランジスタＱ１とを備えている。
【００５６】
本実施の形態の開放・短絡検出回路５０ａは、電力供給源６が電力供給源接続用電極パッド１０ａ，１０ｂから外され、電極パッド１０ａ，１０ｂが開放端となったことを検出するためのＲＣ時定数回路で構成されている。
電力供給源６の出力電圧Ｖddは、電圧分圧用キャパシタＣ１によって分圧される。そして、キャパシタＣ１，Ｃ２の接続点で得られる分圧電圧が開放・短絡検出回路５０ａの第１の出力電圧Ｖin1 となる。また、正極用電極パッド１０ａの入力電圧が開放・短絡検出回路５０ａの第２の出力電圧Ｖin2 となる。
【００５７】
次に、このような開放・短絡検出回路５０ａの動作を説明する。
通常動作状態において、ｐチャネルＭＯＳトランジスタＱ１は、キャパシタＣ１，Ｃ２の接続点で得られる分圧電圧によりバイアスされ、常時オン状態にある。ここで、電力供給源６が電力供給源接続用電極パッド１０ａ，１０ｂから取り外されると、キャパシタＣ１，Ｃ２に蓄えられた電荷は、オン状態にあるｐチャネルＭＯＳトランジスタＱ１を通る経路で放電される。
【００５８】
このような回路のＲＣ時定数の抵抗成分Ｒは、ｐチャネルＭＯＳトランジスタＱ１のオン抵抗により与えられる。また、ＲＣ時定数の容量成分Ｃは、キャパシタＣ１，Ｃ２により与えられる。
よって、電力供給源６が電力供給源接続用電極パッド１０ａ，１０ｂから取り外されると、第１、第２の出力電圧Ｖin1，Ｖin2は、上記ＲＣ時定数に従って次第に低下する。
【００５９】
また、電力供給源６の短絡が発生した場合には、この短絡によってキャパシタＣ１，Ｃ２に蓄えられた電荷が即座に放電されるので、第１、第２の出力電圧Ｖin1，Ｖin2は共に直ちに低下する。
以上のような開放・短絡検出回路５０ａを流れる電流ＩLK1 は、ｐチャネルＭＯＳトランジスタＱ１を流れるサブスレッショルド電流であり、この電流値はトランジスタＱ１のしきい値電圧の設定の仕方により小さく絞り込むことが可能である。
【００６０】
本実施の形態の開放・短絡検出回路５０ａでは、上記ＲＣ時定数が、電力供給源接続用電極パッド１０ａ，１０ｂの開放が発生した際の放電時定数を決定している。
したがって、電力供給源６の取り外しに応じて自己破壊機能を速やかに動作させるためには、上記ＲＣ時定数をできるだけ短くして、第１、第２の出力電圧Ｖin1，Ｖin2を速やかに低下させる必要がある。
【００６１】
一方、電力供給源６の電池容量の消耗を抑えるために、ｐチャネルＭＯＳトランジスタＱ１を流れるサブスレッショルド電流ＩLK1 をできるだけ小さく絞り込む必要がある。これに伴い、トランジスタＱ１のオン抵抗Ｒが大きくなるので、ＲＣ時定数を短くするために、キャパシタＣ１，Ｃ２を微小な容量に設定することが望ましい。
【００６２】
次に、所定の基準電圧Ｖref を生成する基準電圧設定回路５１について説明する。図４は基準電圧設定回路５１の１構成例を示す回路図である。
本実施の形態の基準電圧設定回路５１は、キャパシタＣ１０，Ｃ１１からなる容量分割回路で構成される。電力供給源６及びそれに並列接続された破壊用キャパシタ３からの電圧Ｖddは、キャパシタＣ１０，Ｃ１１により分圧される。そして、キャパシタＣ１０，Ｃ１１の接続点で得られる分圧電圧が基準電圧Ｖref となる。
【００６３】
この基準電圧設定回路５１に蓄えられる電荷量Ｑは、次式で与えられる。
Ｑ＝Ｃtot ×Ｖdd＝Ｃ１１×Ｖref ＝Ｃ１０×（Ｖdd−Ｖref ）・・・（５）
式（５）において、Ｃtot は、基準電圧設定回路５１の総容量であり、次式で与えられる。
Ｃtot ＝Ｃ１０×Ｃ１１／（Ｃ１０＋Ｃ１１）・・・（６）
【００６４】
よって、式（５）、（６）より、キャパシタＣ１０，Ｃ１１の接続点から出力される基準電圧Ｖref は、以下のようになる。
Ｖref ＝（Ｃtot ／Ｃ１１）×Ｖdd＝｛Ｃ１０／（Ｃ１０＋Ｃ１１）｝×Ｖdd・・・（７）
本実施の形態では、キャパシタＣ１０，Ｃ１１の直列接続によって基準電圧設定回路５１を構成しているので、その電流経路にリーク経路がない。したがって、電力供給源６の限られた電力を消費することがない構成となっている。
【００６５】
次に、電圧変化検出回路５ａにおける心臓部とも云うべき差動増幅回路ブロック５２ａについて説明する。
図５は差動増幅回路ブロック５２ａの１構成例を示す回路図である。本実施の形態では、差動増幅回路ブロック５２ａとして、ＭＯＳトランジスタによる変形カレントミラー型差動増幅回路を、従来の一段構成（図１５参照）の代わりに、二段組み合わせている。
【００６６】
本実施の形態では、第１の差動増幅回路５４−１の構成に当たり、通常、２つのｐチャネルＭＯＳトランジスタでカレントミラー型負荷を組むところを、２つのｎチャネルＭＯＳトランジスタＱ２２，Ｑ２３でカレントミラー型負荷を構成し、代わりに２つのｐチャネルＭＯＳトランジスタＱ２０，Ｑ２１で差動増幅部を構成している。
同様に、第２の差動増幅回路５４−２の構成に当たり、２つのｎチャネルＭＯＳトランジスタＱ２７，Ｑ２８でカレントミラー型負荷を構成し、代わりに２つのｐチャネルＭＯＳトランジスタＱ２５，Ｑ２６で差動増幅部を構成している。
【００６７】
このように従来のカレントミラー型センスアンプの回路内ブロック構成を逆転させることにより、それぞれの差動増幅回路５４−１，５４−２の消費電力を低減し、その結果、差動増幅回路ブロック全体の消費電流を低減し、限られた電池容量の電力供給源６により長時間動作可能な回路構成としてある。
【００６８】
第１の差動増幅回路５４−１の差動増幅部を構成する２つのｐチャネルＭＯＳトランジスタＱ２０，Ｑ２１のソース電極は、正極用の電力供給源接続用電極パッド１０ａを介して電力供給源６の高電位側と接続される。
第１のｐチャネルＭＯＳトランジスタＱ２０のドレイン電極は、カレントミラー型負荷を構成する第１のｎチャネルＭＯＳトランジスタＱ２２のドレイン電極と接続され、第２のｐチャネルＭＯＳトランジスタＱ２１のドレイン電極は、同負荷を構成する第２のｎチャネルＭＯＳトランジスタＱ２３のドレイン電極と接続される。
【００６９】
第１、第２のｎチャネルＭＯＳトランジスタＱ２２，Ｑ２３のソース電極は、パワー制御用の第３のｎチャネルＭＯＳトランジスタＱ２４のドレイン電極と接続される。この第３のｎチャネルＭＯＳトランジスタＱ２４のソース電極は、負極用の電力供給源接続用電極パッド１０ｂを介して電力供給源６の低電位側と接続される。
【００７０】
第１のｐチャネルＭＯＳトランジスタＱ２０のゲート電極には、開放・短絡検出回路５０ａからの第１の出力電圧Ｖin1 が入力される。
一方、第２のｐチャネルＭＯＳトランジスタＱ２１のゲート電極には、基準電圧設定回路５１からの基準電圧Ｖref が入力される。
そして、第２のｐチャネルＭＯＳトランジスタＱ２１と第２のｎチャネルＭＯＳトランジスタＱ２３の共通ドレイン電極の電圧が第１の差動増幅回路５４−１の内部検出信号Ｖout として出力される。
【００７１】
２つのｎチャネルＭＯＳトランジスタＱ２２，Ｑ２３で構成されるカレントミラー型負荷では、トランジスタＱ２２のドレイン電極とトランジスタＱ２２，２３のゲート電極とが接続されることにより、第１のｎチャネルＭＯＳトランジスタＱ２２のドレイン電流と等しいドレイン電流が流れるように第２のｎチャネルＭＯＳトランジスタＱ２３のゲート電極がバイアスされる。
これにより、第１の差動増幅回路５４−１の差動増幅部のＶin1 側とＶref 側とが同一の電流駆動を受けるように構成される。
【００７２】
そして、内部検出信号Ｖout の電位は、差動増幅部を構成する第１のｐチャネルＭＯＳトランジスタＱ２０と第２のｐチャネルＭＯＳトランジスタＱ２１とを流れる電流の比で決定される。
図５に示すように、第２の差動増幅回路５４−２は、一部を除き、第１の差動増幅回路５４−１と同様に構成されている。
【００７３】
すなわち、第２の差動増幅回路５４−２の差動増幅部を構成する２つのｐチャネルＭＯＳトランジスタＱ２５，Ｑ２６のソース電極は、正極用の電力供給源接続用電極パッド１０ａを介して電力供給源６の高電位側と接続される。
第３のｐチャネルＭＯＳトランジスタＱ２５のドレイン電極は、カレントミラー型負荷を構成する第４のｎチャネルＭＯＳトランジスタＱ２７のドレイン電極と接続され、第４のｐチャネルＭＯＳトランジスタＱ２６のドレイン電極は、同負荷を構成する第５のｎチャネルＭＯＳトランジスタＱ２８のドレイン電極と接続される。
【００７４】
第４、第５のｎチャネルＭＯＳトランジスタＱ２７，Ｑ２８のソース電極は、電力供給源接続用電極パッド１０ａ，１０ｂ間の短絡時のタイミング調整用の第６のｎチャネルＭＯＳトランジスタＱ２９のドレイン電極と接続される。この第６のｎチャネルＭＯＳトランジスタＱ２９のソース電極は、負極用の電力供給源接続用電極パッド１０ｂを介して電力供給源６の低電位側と接続され、ゲート電極は、正極用の電力供給源接続用電極パッド１０ａを介して電力供給源６の高電位側と接続される。
【００７５】
第３のｐチャネルＭＯＳトランジスタＱ２５のゲート電極には、開放・短絡検出回路５０ａからの第２の出力電圧Ｖin2 （＝電力供給源６の高電位Ｖdd）が入力される。
一方、第４のｐチャネルＭＯＳトランジスタＱ２６のゲート電極には、前段の差動増幅回路５４−１からの内部検出信号Ｖout が入力される。
【００７６】
したがって、この回路構成においては、第２の差動増幅回路５４−２の差動増幅部を構成する２つのｐチャネルＭＯＳトランジスタＱ２５，Ｑ２６は、電力供給源６の高電位Ｖddによってオフ（非導通）状態にあるので、充分高抵抗となっており、第１の差動増幅回路５４−１で必要とされたようなパワー制御用、すなわち差動増幅回路を流れるリーク電流ＩLK22を絞り込むためのｎチャネルＭＯＳトランジスタＱ２９は、本来であれば必要としない。また、このｎチャネルＭＯＳトランジスタＱ２９は、電力供給源接続用電極パッド１０ａ，１０ｂ間が開放状態にある場合にも必要とされない。
【００７７】
しかし、電力供給源接続用電極パッド１０ａ，１０ｂ間が短絡された場合には、開放・短絡検出回路５０ａからの第２の出力電圧Ｖin2 が急激に低下するので、この場合、第１の差動増幅回路５４−１からの内部検出信号Ｖout の変化にタイミングがとれるようにするためにはｎチャネルＭＯＳトランジスタＱ２９が必要となる。
【００７８】
そして、第４のｐチャネルＭＯＳトランジスタＱ２６と第５のｎチャネルＭＯＳトランジスタＱ２８の共通ドレイン電極の電圧が差動増幅回路ブロック５２ａの検出信号バーＶout1として出力される。
次に、差動増幅回路ブロック５２ａの動作を説明する。まず、通常動作状態において、開放・短絡検出回路５０ａからの第１の出力電圧Ｖin1 と基準電圧設定回路５１からの基準電圧Ｖref は、等電位となるように各回路で設定されている。
【００７９】
このとき、差動増幅回路ブロック５２ａは、「Ｌ」レベルの検出信号バーＶout1を出力する。一方、電力供給源６の取り外しや短絡によって、開放・短絡検出回路５０ａの第１の出力電圧Ｖin1 が基準電圧設定回路５１の基準電圧Ｖref より低くなると、差動増幅回路ブロック５２ａは、「Ｈ」レベルの検出信号バーＶout1を出力する。
なお、ここでの「Ｈ」レベルとは、後述するデジタル出力バッファ回路ブロック５３ａのしきい値電圧以上のレベルを意味する。
【００８０】
以上のような差動増幅回路ブロック５２ａの第１の差動増幅回路５４−１において、カレントミラー型負荷の共通接続されたソース電極側に直列接続された第３のｐチャネルＭＯＳトランジスタＱ２４は、図５の変形カレントミラー型差動増幅回路全体のパワーダウン制御のために用いられている。
【００８１】
したがって、差動増幅回路ブロック５２ａの動作電流ＩLK2 は、第３のｐチャネルＭＯＳトランジスタＱ２４を流れるサブスレッショルド電流である。このサブスレッショルド電流は、ｐチャネルＭＯＳトランジスタＱ２４のしきい値電圧の設定の仕方により小さく絞り込むことが可能である。その結果、限られた電池容量の電力供給源６により、本差動増幅回路ブロック５２ａを長期間にわたって駆動し続けることが可能となる。
【００８２】
次に、差動増幅回路ブロック５２ａから出力された検出信号バーＶout1をＶss（０）あるいはＶｄｄの２値電圧に変換するデジタル出力バッファ回路ブロック５３ａについて説明する。
図６はデジタル出力バッファ回路ブロック５３ａの１構成例を示す回路図である。本実施の形態では、デジタル出力バッファ回路ブロック５３ａとして、２段のＣＭＯＳインバータ５５−１，５５−２を用いている。
【００８３】
図６に示すように、第１のＣＭＯＳインバータ５５−１は、第１のｎチャネルＭＯＳトランジスタＱ３０を駆動素子、第１のｐチャネルＭＯＳトランジスタＱ３１を負荷素子とし、トランジスタＱ３０，Ｑ３１のゲート電極を共通接続して入力端子とし、ドレイン電極を共通接続して出力端子としたものである。すなわち、第１のｎチャネルＭＯＳトランジスタＱ３０と第１のｐチャネルＭＯＳトランジスタＱ３１とが電力供給源接続用電極パッド１０ａ，１０ｂを介して電力供給源６の高電位Ｖddと低電位Ｖssとの間に直列接続されている。
【００８４】
同様に、第２のＣＭＯＳインバータ５５−２は、第２のｎチャネルＭＯＳトランジスタＱ３２を駆動素子、第２のｐチャネルＭＯＳトランジスタＱ３３を負荷素子とし、トランジスタＱ３２，Ｑ３３のゲート電極を共通接続して入力端子とし、ドレイン電極を共通接続して出力端子としたものである。
【００８５】
第１、第２のｎチャネルＭＯＳトランジスタＱ３０，Ｑ３２の基板電極は、通常、低電位Ｖssに接続（接地）されており、第１、第２のｐチャネルＭＯＳトランジスタＱ３１，Ｑ３３の基板電極は、高電位Ｖddに接続されている。
差動増幅回路ブロック５２ａから出力された検出信号バーＶout1は、第１のＣＭＯＳインバータ５５−１を構成するトランジスタＱ３０，Ｑ３１の共通接続されたゲート電極に印加され、検出信号と相補な信号Ｖout1が、トランジスタＱ３０，Ｑ３１の共通接続されたドレイン電極から取り出される。
【００８６】
続いて、この信号Ｖout1は、第２のＣＭＯＳインバータ５５−２を構成するトランジスタＱ３２，Ｑ３３の共通接続されたゲート電極に印加され、検出信号と同相の信号バーＶout2が、トランジスタＱ３２，Ｑ３３の共通接続されたドレイン電極から取り出される。
【００８７】
検出信号バーＶout1が「Ｌ」レベルのとき、第１のＣＭＯＳインバータ５５−１では、ｎチャネルＭＯＳトランジスタＱ３０がオフ（非導通）となり、ｐチャネルＭＯＳトランジスタＱ３１がオン（導通）となって、出力信号Ｖout1が「Ｈ」レベルとなる。これにより、第２のＣＭＯＳインバータ５５−２では、ｎチャネルＭＯＳトランジスタＱ３２がオンとなり、ｐチャネルＭＯＳトランジスタＱ３３がオフとなって、出力信号バーＶout2が「Ｌ」レベルとなる。
【００８８】
逆に、検出信号バーＶout1が「Ｈ」レベルのとき、第１のＣＭＯＳインバータ５５−１では、ｎチャネルＭＯＳトランジスタＱ３０がオンとなり、ｐチャネルＭＯＳトランジスタＱ３１がオフとなって、出力信号Ｖout1が「Ｌ」レベルとなる。これにより、第２のＣＭＯＳインバータ５５−２では、ｎチャネルＭＯＳトランジスタＱ３２がオフとなり、ｐチャネルＭＯＳトランジスタＱ３３がオンとなって、出力信号バーＶout2が「Ｈ」レベルとなる。
【００８９】
このように、差動増幅回路ブロック５２ａからの検出信号バーＶout1に応じて、トランジスタＱ３０，Ｑ３１の何れか一方が導通、他方が非導通となり、さらにトランジスタＱ３２，Ｑ３３の何れか一方が導通、他方が非導通となるので、高電位Ｖddから低電位Ｖssへ向かうＣＭＯＳインバータを通じての電流リークＩLK31及びＩLK32が原理的に少ない。
ただし、実際のＣＭＯＳインバータでは、何れか一方のＭＯＳトランジスタがオフしても、チャネル部をリークするサブスレッショルド電流が存在するので、この電流がＣＭＯＳインバータ全体を通じたリーク電流ＩLK3 となる。このサブスレッショルド電流に関しては、トランジスタＱ３０，Ｑ３１，Ｑ３２，Ｑ３３のしきい値電圧を高めに設定するなどして低減することが可能である。
【００９０】
次に、電源電圧３Ｖ動作の０．５μｍルールの標準セル構造のパラメタを用いて、図２に示す自己破壊型半導体装置の電圧変化検出回路５ａ（３０個のトランジスタ規模の回路）を構成した際の数値例を示す。図７は、図１の自己破壊型半導体装置の電圧変化検出回路５ａの回路動作シミュレーション結果を示す図であり、（ａ）は電力供給源接続用電極パッド１０ａ，１０ｂ間が開放の場合、（ｂ）は電極パッド１０ａ，１０ｂ間が短絡の場合を示している。
【００９１】
本回路全体の通常時の動作電流は２７．１ｎＡとなっており、その内訳は、開放・短絡検出回路５０ａで約７．７ｎＡ、第１段目の変形カレントミラー型差動増幅回路５４−１で１８．７ｎＡ、第２段目の変形カレントミラー型差動増幅回路５４−２で５．４３ｐＡ、デジタル出力バッファ回路ブロックの第１のＣＭＯＳインバータ５５−１で６８０ｐＡ、第２のＣＭＯＳインバータ５５−２で８．５ｐＡとなっている。
【００９２】
前述のように、本自己破壊型半導体装置の電圧変化検出回路５ａにおいて、最も多くの動作電流を必要としているのは、差動増幅回路ブロック５２ａの第１段目の差動増幅回路５４−１であり、差動増幅回路ブロック全体のリーク電流ＩLK2 （≒ＩLK21）は、パワー制御用の第３のｎチャネルＭＯＳトランジスタＱ２４を流れるサブスレッショルド電流である。したがって、第３のｎチャネルＭＯＳトランジスタＱ２４のしきい値電圧を高めに設定することで、電圧変化検出回路５ａ全体の動作電流を小さく絞り込むことが可能である。
【００９３】
図７に示す回路シミュレーションでは、時刻ｔ＝０において電力供給源接続用電極パッド１０ａ，１０ｂ間が開放あるいは短絡された後の、開放・短絡検出回路５０ａからの第１、第２の出力電圧Ｖin1，Ｖin2、基準電圧設定回路５１による基準電圧Ｖref 、差動増幅回路ブロック５２ａの検出信号バーＶout1及び差動増幅回路ブロック５２ａ内の第１の差動増幅回路５４−１の内部出力信号Ｖout 、デジタル出力バッファ回路ブロック５３ａを構成する第１のＣＭＯＳインバータ５５−１の出力電圧Ｖout1及び第２のＣＭＯＳインバータ５５−２の出力電圧バーＶout2のそれぞれの応答時間に対する変化が示されている。
【００９４】
図７より、差動増幅回路ブロック５２ａの検出信号バーＶout1とデジタル出力バッファ回路ブロック５３ａの出力電圧バーＶout2とは、互いに同相に変化しており、しかも出力バッファ回路ブロック５３ａの出力電圧はより急峻な出力波形となっている。
【００９５】
図７（ａ）に示す数値例によると、時刻ｔ＝０において電力供給源接続用電極パッド１０ａ，１０ｂ間を開放したとき、電圧変化検出回路５ａ全体としては、９０μｓ後に０−３Ｖの検出信号バーＶout1を出力できることが確認できる。
【００９６】
電力供給源接続用電極パッド１０ａ，１０ｂ間を開放すると、開放・短絡検出回路５０ａでは、微小容量Ｃ１，Ｃ２からの電荷の引き抜きが起こり、出力電圧Ｖin1，Ｖin2の低下がじわじわと起こる。他方、破壊用キャパシタ３よりの電荷供給で電圧Ｖddに保持されている基準電圧設定回路５１の基準電圧Ｖref は不変のまま推移する。開放・短絡検出回路５０ａの第２の出力電圧Ｖin2 と第１の差動増幅回路５４−１からの内部検出信号Ｖout の電位差が第２の差動増幅回路５４−２により検出され、デジタル出力バッファ回路ブロック５３ａより、０−Ｖｄｄのデジタル検出信号が出力されている。
【００９７】
他方、図７（ｂ）に示す数値例では、電力供給源接続用電極パッド１０ａ，１０ｂ間の短絡状態を電極パッド１０ａ，１０ｂ間の抵抗値を１０Ωと仮定することで模擬している。時刻ｔ＝０において電力供給源接続用電極パッド１０ａ，１０ｂ間を短絡すると、保護用トランジスタＱ５０より左側の電圧Ｖdd、開放・短絡検出回路５０ａの出力電圧Ｖin1，Ｖin2は全てＶss（＝０Ｖ）となり、同時に破壊用キャパシタ３よりの電荷の引き抜きが起こる。
【００９８】
しかし、この電荷の引き抜きは保護用トランジスタＱ５０により遮断され、破壊用キャパシタ３の残留した電力によって駆動された差動増幅回路ブロック５２ａが動作して、デジタル出力バッファ回路ブロック５３ａより、０−Ｖｄｄのデジタル検出信号が出力される。このように保護用トランジスタＱ５０は、電力供給源接続用電極パッド１０ａ，１０ｂ間が短絡された際の急激な電圧降下を有効に阻止しており、トランジスタＱ５０より右側の回路ブロックでは、破壊用キャパシタ３に蓄積された電荷により短絡前の高電圧Ｖddが保持されている。
【００９９】
この数値例が示すように、本発明の電圧変化検出回路５ａは、電極パッド１０ａ，１０ｂ間の短絡から３ｎｓ後に０−３Ｖ振幅のデジタル検出信号を出力している。デジタル出力バッファ回路ブロック５３ａからの出力信号Ｖout1及びバーＶout2を受けてＣＭＯＳセレクタが切り替わって、破壊用キャパシタ３は電力供給源接続用電極パッド１０ａ，１０ｂから切り放されて、破壊回路２へ接続が切り替わる。
【０１００】
次に、制御回路乃至素子４について説明する。図８は制御回路乃至素子４の１構成例を示す回路図である。本実施の形態では、制御回路乃至素子４として、ＣＭＯＳトランスミッションゲートを２つ組み合わせたＣＭＯＳセレクタ回路を用いている。
【０１０１】
この制御回路乃至素子４に要求される特性は、以下の通りである。
通常動作時には、電力供給源６の出力電圧が制御回路乃至素子４を介して破壊用キャパシタ３に印加され、破壊用キャパシタ３に破壊用電荷が蓄積される。このとき、破壊用キャパシタ３と破壊回路２との間は非道通状態となっている。
【０１０２】
一方、開放・短絡検出回路５０ａと基準電圧設定回路５１との間に生じた電圧差が差動増幅回路ブロック５２ａによって検出されると、その「Ｈ」レベルの検出信号バーＶout1はデジタル出力バッファ回路ブロック５３ａにより「Ｌ」レベルの出力信号Ｖout1と「Ｈ」レベルの出力信号バーＶout2に変換される。
これに応じて、制御回路乃至素子４は、電力供給源６と破壊用キャパシタ３との経路を遮断し、代わって破壊用キャパシタ３と破壊回路２との経路を導通させる。
【０１０３】
トランスミッションゲートＴＧ１は、図８に示すように、ソース電極が共通接続されると共にドレイン電極が共通接続されたｐチャネルＭＯＳトランジスタＱ４０とｎチャネルＭＯＳトランジスタＱ４１のペアで構成されている。
ｐチャネルＭＯＳトランジスタＱ４０の基板電極は、ドレイン電極と接続され、ｎチャネルＭＯＳトランジスタＱ４１の基板電極は、負極用の電力供給源接続用電極パッド１０ｂを介して電力供給源６の低電位側と接続されている。
【０１０４】
差動増幅回路ブロック５２ａの検出信号バーＶout1は、デジタル出力バッファ回路５３によって出力信号Ｖout1に変換されてｎチャネルＭＯＳトランジスタＱ４１のゲート電極に印加され、同時にデジタル出力バッファ回路ブロック５３ａのもう１つの出力信号バーＶout2がｐチャネルＭＯＳトランジスタＱ４０のゲート電極に印加される。
検出信号バーＶout1が「Ｌ」レベル（信号Ｖout1は「Ｈ」レベル）のとき、トランジスタＱ４０，Ｑ４１は共にオン（導通状態）となり、入力（ドレイン電極）と出力（ソース電極）とが接続される。
【０１０５】
一方、検出信号バーＶout1が「Ｈ」レベル（信号Ｖout1は「Ｌ」レベル）のとき、トランジスタＱ４０，Ｑ４１は共にオフ（非導通状態）となり、出力は入力から切り離され、それ以前の出力電位を寄生容量で保持することになる。
このようなＣＭＯＳトランスミッションゲートは、入出力に対して対称であり、信号伝搬は双方向性である。
【０１０６】
したがって、図８のように、第１のトランスミッションゲートＴＧ１と、このＴＧ１と同構成の第２のトランスミッションゲートＴＧ２のドレイン電極同士を接続して、検出信号バーＶout2を第１のトランスミッションゲートＴＧ１を構成するｐチャネルＭＯＳトランジスタＱ４０及び第２のトランスミッションゲートＴＧ２を構成するｎチャネルＭＯＳトランジスタＱ４３のゲート電極に印加すると共に、その相補信号Ｖout1を第１のトランスミッションゲートＴＧ１を構成するｎチャネルＭＯＳトランジスタＱ４１及び第２のトランスミッションゲートＴＧ２を構成するｐチャネルＭＯＳトランジスタＱ４２のゲート電極に印加すれば、第１、第２のトランスミッションゲートＴＧ１，ＴＧ２の接続点を入力とする１入力２出力の切り替えスイッチ、即ちセレクタとして作用させることが可能である。
【０１０７】
本実施の形態では、２つのＣＭＯＳトランスミッションゲートより構成されたＣＭＯＳセレクタ回路のこのような性質を利用して、必要とする機能を備えた制御回路乃至素子４を構成している。
なお、破壊用キャパシタ３は、トランスミッションゲートＴＧ１，ＴＧ２の入力（ドレイン電極）と接続され、電力供給源接続用電極パッド１０ａ（より正確にはトランジスタＱ５０のソース電極）は第１の出力（トランスミッションゲートＴＧ１のソース電極）と接続され、破壊回路２は第２の出力（トランスミッションゲートＴＧ２のソース電極）と接続される。
【０１０８】
次に、データメモリに格納された秘密情報の消去を行う破壊回路２について説明する。図９は破壊回路２の１構成例を示す回路図である。本実施の形態では、破壊回路２として、電圧昇圧回路を用いている。
【０１０９】
一般に、データメモリを構成する不揮発性メモリは、浮遊ゲート素子を基本デバイスとするＥＥＰＲＯＭ（Electrically Erasable and Programable ROM ）やフラッシュメモリからなる。
これら不揮発性メモリでは、記憶セルにセル情報を書き込む場合あるいは記憶セルに格納されているセル情報を消去する場合に、通常、電源電圧Ｖddより高い書き込み電圧あるいは消去電圧Ｖppが必要である。
【０１１０】
前述したように、書き込みにホットエレクトロン注入を用いるプログラム方式の不揮発性メモリの場合、大電流が必要なため、高電圧Ｖppは外部から供給されなくてはならない。つまり、この場合は、外部接続用電極パッド７に接続される電源によって、書き込み・消去が行われている。
【０１１１】
一方、書き込み・消去にファウラー・ノルドハイム（Fowler-Nordheim ）トンネル電流を用いるＦＮ方式の不揮発性メモリの場合には、電流値が小さくてもよいので、チップ上のチャージポンピングによって発生する昇圧電圧でまかなうことができる。
そこで、電力供給源６の出力電圧Ｖddを高電圧Ｖppにまで昇圧する図９のような電圧昇圧回路により、不揮発性メモリに格納された秘密重要情報を消去する破壊回路２を構成することが可能となる。
【０１１２】
本実施の形態の破壊回路２では、ゲート電極がドレイン電極と接続され、基板電極が電力供給源接続用電極パッド１０ｂを介して電力供給源６の低電圧側と接続された昇圧用のｎチャネルＭＯＳトランジスタＱ３−ｋ（ｋ＝１，２，・・・ｎ）と、一端がトランジスタＱ３−ｋのソース電極と接続された昇圧用のキャパシタＣ４−ｋとからなる昇圧ブロックが、ソース電極と次段のトランジスタのドレイン電極とを接続することで、ｎ段直列に接続されている。
【０１１３】
さらに、最終段のトランジスタＱ３−ｎのソース電極には、ｎチャネルＭＯＳトランジスタＱ４のドレイン電極が接続され、このトランジスタＱ４のゲート電極は、ドレイン電極と接続されている。
ｎチャネルＭＯＳトランジスタＱ４のソース電極には、出力キャパシタＣ５の一端が接続され、出力キャパシタＣ５の他端は、電力供給源６の低電圧側と接続されている。
【０１１４】
さらに、ｐチャネルＭＯＳトランジスタＱ５とｎチャネルＭＯＳトランジスタＱ６とからなる第１のＣＭＯＳインバータとｐチャネルＭＯＳトランジスタＱ７とｎチャネルＭＯＳトランジスタＱ８とからなる第２のＣＭＯＳインバータとを直列に接続することにより、発振器の出力段が構成されている。
【０１１５】
第１のＣＭＯＳインバータの入力端子にはクロック信号ＣＬＫが入力される。この第１のＣＭＯＳインバータの出力信号であるクロック信号バーφは、第２のＣＭＯＳインバータの入力端子に入力されると共に、キャパシタＣ４−ｋのうち偶数段のキャパシタＣ４−ｉ（ｉ＝２，４，・・・）の他端に与えられる。
そして、第２のＣＭＯＳインバータの出力信号であるクロック信号φは、キャパシタＣ４−ｋのうち奇数段のキャパシタＣ４−ｊ（ｊ＝１，３，・・・）の他端に与えられる。
【０１１６】
このように構成された破壊回路２では、初段のトランジスタＱ３−１に破壊用キャパシタ３からの電圧Ｖddが供給されると、後段のトランジスタＱ４のソース電極から出力される出力電圧Ｖppは、ほぼ電源電圧Ｖddのレベルとなる。
この状態で、第１のＣＭＯＳインバータにクロック信号ＣＬＫが入力されると、第２のＣＭＯＳインバータから出力されるクロック信号φの第１パルスでキャパシタＣ４−１のドレイン・ソース端子がＶssからＶddのレベルまで引き上げられるため、キャパシタＣ４−１とトランジスタＱ３−２のカップリングレシオに基づいてトランジスタＱ３−２のドレイン電圧及びゲート電圧が引き上げられ、その電位が出力電圧Ｖppとして出力端子Ｔout から出力される。
【０１１７】
次いで、クロック信号ＣＬＫに応じてクロック信号φ、バーφが反転すると、容量Ｃ４−２とトランジスタＱ３−３との間で上記と同様の動作が行われて、出力電圧Ｖppが更に引き上げられる。
そして、このようなクロック信号ＣＬＫに応じたクロック信号φ、バーφの反転動作が繰り返されると、出力電圧Ｖppのレベルは階段状に上昇する。
【０１１８】
以上のように、クロック信号ＣＬＫの半周期ごとに破壊用キャパシタ３からの電荷を次段に転送して出力キャパシタＣ５を高電圧Ｖppのレベルまで充電することにより、メモリ消去に必要な高電圧Ｖppを得ることができる。
この高電圧Ｖppを消去電圧としてデータメモリの秘密情報を格納したメモリブロックに対応する制御ゲート電極に印加することにより、該メモリブロック全体が消去され、必要とするメモリ消去の機能を実現することが可能となる。
【０１１９】
さて、本実施の形態では、電力供給源６より供給される高々３．６Ｖ程度の低い電圧から記憶セルを構成する浮遊ゲート素子のトンネル酸化膜にファウラー・ノルドハイムトンネル電流を流すのに必要な十数Ｖの高電圧にまで昇圧するために、チャージポンプの各段を構成するトランジスタＱ３−ｋ，Ｑ４にしきい値電圧が０Ｖ近傍にあるトランジスタを使用する。
【０１２０】
その理由は、バックゲート効果による電圧の降下を抑制するためである。また、消費電力の低減のために昇圧用クロック信号ＣＬＫは出来るだけ遅くして、書き込み時の消費電力を、Ｖdd＝３Ｖ時に約１ｍＡ程度以下に抑制する。
このようにして構成した電圧昇圧回路を破壊回路２とすることで、限られた電池容量の電力供給源６に並列接続された破壊用キャパシタ３に蓄積された電荷により、データメモリ内の秘密情報を記憶しているメモリブロックを消去することが可能となる。
【０１２１】
次に、本実施の形態の自己破壊型半導体装置の自己破壊メカニズムについて説明する。ＩＣチップ１２ｂの改ざんを目的とする第三者は、まずプラスティックケースよりＩＣモジュールを外し、次に化学薬品を用いてモールド樹脂を除去する。そして、ＩＣチップ１２ｂの裏面あるいは素子面を観察しようとするが、電力供給源６がＩＣチップ１２ｂの裏面あるいは素子面上に搭載されている場合、電力供給源６を取り外さない限り、観察することができない。
【０１２２】
ここで、電力供給源６が電力供給源接続用電極パッド１０ａ，１０ｂから取り外されると、前述のように、開放・短絡検出回路５０ａ内のキャパシタＣ１，Ｃ２に蓄えられた電荷が、ｐチャネルＭＯＳトランジスタＱ１を通る経路で放電され、開放・短絡検出回路５０ａの第１、第２の出力電圧Ｖin1，Ｖin2が共に低下する。
【０１２３】
一方、大容量の破壊用キャパシタ３に充電された電圧を基準電圧設定回路５１で分圧することによって生成される基準電圧Ｖref は、電力供給源接続用電極パッド１０ａ，１０ｂ間が開放されても、直ぐに低下することはない。よって、開放・短絡検出回路５０ａの出力電圧Ｖin1，Ｖin2と基準電圧設定回路５１の基準電圧Ｖref との間に電位差が生じる。
変形カレントミラー型の差動増幅回路ブロック５２ａは、この電位差を精度良く検出して「Ｈ」レベルの検出信号バーＶout1を出力する。
【０１２４】
制御回路乃至素子４は、「Ｌ」レベルの検出信号バーＶout1が出力されている通常動作時、電力供給源６と破壊用キャパシタ３とを接続している。
ここで、差動増幅回路ブロック５２ａから「Ｈ」レベルの検出信号バーＶout1が出力されると、制御回路乃至素子４は、電力供給源６と破壊用キャパシタ３との接続を遮断し、破壊用キャパシタ３と破壊回路２とを接続する。こうして、破壊回路２が動作を開始し、半導体集積回路１内のデータメモリに格納された秘密重要情報が消去される。
【０１２５】
一方、アタッカが電力供給源６に針を刺す等して電力供給源６を短絡させた場合には、開放・短絡検出回路５０ａ内のキャパシタＣ１，Ｃ２に蓄えられた電荷が、短絡によって即座に放電されるので、開放・短絡検出回路５０ａの第１、第２の出力電圧Ｖin1，Ｖin2は直ちに低下する。
【０１２６】
ここで、電力供給源接続用電極パッド１０ａから基準電圧設定回路５１、差動増幅回路ブロック５２ａ、制御回路乃至素子４、破壊用キャパシタ３及び破壊回路２へ至る電源ラインには、電力供給源短絡時保護用のｎチャネルＭＯＳトランジスタＱ５０が直列に挿入され、このトランジスタＱ５０のゲート電極には開放・短絡検出回路５０ａの第１の出力電圧Ｖin1 が入力される。よって、通常動作時、ｎチャネルＭＯＳトランジスタＱ５０はオン状態にある。
【０１２７】
これに対して、電力供給源６の短絡によって開放・短絡検出回路５０ａの出力電圧Ｖin1 が低下すると、トランジスタＱ５０はオフ状態に移行する。これにより、破壊用キャパシタ３に蓄えられた電荷が電力供給源６の短絡によって放電されることを防ぐことができる。
そして、最終的には、開放時と同様の動作により、制御回路乃至素子４が電力供給源６と破壊用キャパシタ３との接続を遮断し、破壊回路２が半導体集積回路１内のデータメモリに格納された秘密重要情報を消去する。
【０１２８】
なお、本実施の形態では、ＩＣチップ１２ｂと電力供給源６の搭載方法について説明していないが、図１３、図１４で示した搭載方法を用いてもよいし、別の搭載方法でもよい。
【０１２９】
【発明の効果】
本発明によれば、電圧変化検出回路内の開放・短絡検出回路、基準電圧設定回路からの検出電圧を２段の差動増幅回路で差動入力することにより、電力供給源の短絡・開放による接続端子間の電圧変化を高感度、かつ高速に検出することができ、特に接続端子間が開放された場合の電圧変化を迅速に検出することができる。また、電圧変化検出回路内の開放・短絡検出回路、基準電圧設定回路及び差動増幅回路ブロックをＭＯＳトランジスタ回路で構成し、制御回路乃至素子をＣＭＯＳセレクタ回路で構成することにより、動作電流を抑えることができる。また、開放・短絡検出回路を設けることにより、電力供給源の取り外しだけでなく、電力供給源の短絡も検出することができる。その結果、半導体集積回路の動作保証期間の間、常に物理的攻撃を監視し続け、電力供給源の取り外しあるいは短絡が発生した場合には、これを直ちに検出して、半導体集積回路のメモリ情報を破壊することができるので、半導体集積回路のメモリ内容の改ざん、偽造行為を確実に防止することができる。
【０１３０】
また、差動増幅回路ブロックの第１の差動増幅回路を、第１、第２のｐチャネルＭＯＳトランジスタからなる第１の差動増幅部と、第１、第２のｎチャネルＭＯＳトランジスタからなる第１のカレントミラー型負荷と、第３のｎチャネルＭＯＳトランジスタとから構成し、差動増幅回路ブロックの第２の差動増幅回路を、第３、第４のｐチャネルＭＯＳトランジスタからなる第２の差動増幅部と、第４、第５のｎチャネルＭＯＳトランジスタからなる第２のカレントミラー型負荷と、第６のｎチャネルＭＯＳトランジスタとから構成することにより、検出精度の高い変形カレントミラー型の差動増幅回路を実現でき、動作電流を抑えることができる。
【０１３１】
また、開放・短絡検出回路を、第１、第２のキャパシタとからなる接続端子間電圧分圧部と、ｐチャネルＭＯＳトランジスタとから構成することにより、電力供給源の取り外し（接続端子の開放）及び短絡を確実に検出でき、動作電流を抑えることができる。
【０１３２】
また、制御回路乃至素子を、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタのペアで構成されたトランスミッションゲートを２つ直列接続してなるＣＭＯＳセレクタ回路から構成することにより、リーク電流を抑えることができる。また、デジタル出力バッファ回路ブロックを２段のＣＭＯＳインバータで構成することにより、ＣＭＯＳセレクタ回路で構成された制御回路乃至素子が確実に動作することが可能な鈍りのない２値のデジタル検出信号を出力することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態を示す自己破壊型半導体装置の回路ブロック構成図である。
【図２】図１の自己破壊型半導体装置の具体的な１構成例を示す回路ブロック構成図である。
【図３】本発明の実施の形態における開放・短絡検出回路の１構成例を示す回路図である。
【図４】本発明の実施の形態における基準電圧設定回路の１構成例を示す回路図である。
【図５】本発明の実施の形態における差動増幅回路ブロックの１構成例を示す回路図である。
【図６】本発明の実施の形態におけるデジタル出力バッファ回路ブロックの１構成例を示す回路図である。
【図７】本発明の実施の形態における電圧変化検出回路の回路動作シミュレーション結果を示す図である。
【図８】本発明の実施の形態における制御回路乃至素子の１構成例を示す回路図である。
【図９】本発明の実施の形態における破壊回路の１構成例を示す回路図である。
【図１０】一般的なＩＣカードの構成例を示す説明図である。
【図１１】従来の自己破壊型半導体装置の回路ブロック構成図である。
【図１２】図１１の自己破壊型半導体装置の具体的な１構成例を示す回路ブロック構成図である。
【図１３】図１１の自己破壊型半導体装置の配置構成例を示す平面図および断面図である。
【図１４】図１３の自己破壊型半導体装置におけるフリップチップ実装の様子を示す図である。
【図１５】図１１の差動増幅回路の１構成例を示す回路図である。
【図１６】図１１の開放・短絡検出回路の１構成例を示す回路図である。
【図１７】図１１のデジタル出力バッファ回路の１構成例を示す回路図である。
【符号の説明】
１…半導体集積回路、２…破壊回路、３…破壊用キャパシタ、４…制御回路乃至素子、５ａ…電圧変化検出回路、６…電力供給源、７…外部接続用電極パッド、９ｂ…半導体基板、１０ａ、１０ｂ…電力供給源接続用電極パッド、１２ｂ…ＩＣチップ、５０ａ…開放・短絡検出回路、５１…基準電圧設定回路、５２ａ…差動増幅回路ブロック、５３ａ…デジタル出力バッファ回路ブロック、５４−１、５４−２…差動増幅回路、５５−１、５５−２…ＣＭＯＳインバータ、Ｑ１、Ｑ５、Ｑ７、Ｑ２０、Ｑ２１、Ｑ２５、Ｑ２６、Ｑ３１、Ｑ３３、Ｑ４０、Ｑ４２…ｐチャネルＭＯＳトランジスタ、Ｑ３−ｋ、Ｑ４、Ｑ６、Ｑ８、Ｑ２２、Ｑ２３、Ｑ２４、Ｑ２７、Ｑ２８、Ｑ２９、Ｑ３０、Ｑ３２、Ｑ４１、Ｑ４３、Ｑ５０…ｎチャネルＭＯＳトランジスタ、Ｃ１、Ｃ２、Ｃ４−ｋ、Ｃ５、Ｃ１０、Ｃ１１…キャパシタ。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a physical security technique against alteration of memory contents of a semiconductor integrated circuit having a function of storing and processing important information with high confidentiality, and particularly to a thin semiconductor device such as an IC (Integrated Circuits) card. The present invention relates to a self-destructive semiconductor device that uses a thin power supply source suitable for mounting as a detector for a physical attack by an unauthorized analyst.
[0002]
[Prior art]
Currently, an IC card used as a credit card or electronic money is provided with various functions in a semiconductor integrated circuit (IC chip) for storing and processing important information such as personal privacy and money. Is sealed to a plastic card. Therefore, in some cases, the IC chip is taken out from the main body of the plastic card, and the surface of the IC chip is observed with an optical microscope or the like to illegally analyze the function, operation method, circuit method, circuit pattern, stored data, etc. of the integrated circuit. Then, there is a possibility that a person who alters the contents (an unauthorized analyst, hereinafter referred to as an attacker) may appear.
[0003]
Therefore, it is necessary to apply some defensive means to prevent such illegal acts on the IC card that stores and processes such important information.
For example, in a high-end class IC card, a coprocessor for processing signals using encryption is installed to prevent digital data from being tampered with, or a tamper resistance circuit is used to prevent unauthorized access to digital data. It has a built-in illegal operation prevention circuit. Examples of the tamper resistant circuit include a frequency detection circuit, a temperature detection circuit, and a power supply voltage detection circuit.
[0004]
With regard to the frequency detection circuit, it is conceivable that an attacker can take a technique of analyzing the CPU while inputting the clock to the CPU one by one. In order to prevent this analysis, a low frequency detection circuit for detecting the CPU clock is incorporated.
Further, the integrated circuit on the IC chip does not operate at any temperature, and there is always an optimum operating temperature. Since the operation cannot be guaranteed when the operating temperature is exceeded, the operation of the integrated circuit is stopped by the temperature detection circuit when the temperature is out of the standard.
Similarly, since the operation of the integrated circuit becomes unstable when a voltage other than the standard voltage is applied, the power supply voltage detection circuit is designed to prevent the integrated circuit from operating when a voltage other than the normal voltage is applied. .
[0005]
By the way, there are two types of illegal acts by attackers: a technique of breaking an IC chip and analyzing the inside, and a technique of nondestructive analysis. The tamper resistant circuit is mainly for preventing the analysis of the electrical signal data of the IC chip via the external connection electrodes, and can be said to be a defense against the latter non-destructive analysis method. On the other hand, the IC card having the conventional structure cannot prevent the physical dissection / analysis of the IC chip.
[0006]
FIG. 10 shows a schematic configuration example of a contact IC card 13 currently used. In FIG. 10, (a) is a plan view showing a circuit block arrangement in a semiconductor integrated circuit mounted on the IC card 13. FIG. 4B is a cross-sectional view of an IC module, and FIG.
As shown in FIG. 10C, an IC module 11 composed of an IC chip 12 and a contact electrode base is mounted on an IC card 13 made of plastic by a hot melt adhesive 34. The contact electrode substrate is obtained by printing a contact pattern 35 corresponding to an electrode of the contact IC card 13 on a glass epoxy substrate 36 with a copper foil or the like. The IC module 11 is formed after the IC chip 12 is die-bonded to the glass epoxy substrate 36 on which the contact pattern 35 is formed, and the external connection electrode pad 7 and each contact pattern 35 are wire-bonded by the gold wire 37. The structure is fixed and sealed with a mold resin 38.
[0007]
As shown in FIG. 10 (a), on the IC chip 12, a particularly important information such as an encryption code and an authentication code is stored, and a plurality of bits of data can be electrically written and erased at once. A data memory (comprising flash memory, EEPROM (Electrically Erasable and Programmable ROM)) or ferroelectric thin film memory (FRAM; Ferroelectric RAM) 14, and a voltage boosting circuit for writing / erasing the data memory The peripheral circuit 15 to be started, a read-only program memory (configured by a ROM or the like) 16 in which a predetermined control program is stored, a control program stored in the program memory 16 is read, and processing is performed according to this control program, Central processing unit (CPU) 17 for controlling operations and rewriting of data stored in the nonvolatile memory, temporarily A random access memory (RAM) 18 and a security authentication microprocessor (MPU) 19 formed of a volatile memory as a working memory for storing data are formed on the same semiconductor substrate. In addition, a data bus and power supply electrode wiring (not shown) are provided around these.
[0008]
Further, in order to supply an electrical signal and a driving voltage to the IC chip 12 from a reader / writer separate from the IC card 13, the ends of the two opposite sides of the IC chip 12 are made of a metal such as aluminum. A total of eight external connection electrode pads 7 are formed. Therefore, the external connection electrode pads 7 on the IC chip 12 exchange electrical signals with the outside of the IC chip via the contact pattern 35 on the card surface.
When reading or writing an electrical signal from the outside, the authentication or encryption processing microprocessor 19 performs encryption processing of the electrical signal to enhance security.
[0009]
The data memory 14 and the program memory 16 in the IC chip 12 store important data such as a protocol necessary for communication, a number code for authentication, and a password necessary for security. Therefore, it is necessary to prevent these codes and data, as well as information such as circuit blocks and circuit patterns constituting the semiconductor device, from being read by an attacker from the viewpoint of preventing counterfeiting / tampering of the IC card. is there.
[0010]
However, in the semiconductor device as shown in FIG. 10, the arrangement of the functional element circuit, the data memory 14, the program memory 16, and the authentication microprocessor 19 can be seen by optical observation from above. In addition, the probing measurement using an electron beam makes it possible to easily read out the stored contents of the memory element, or to cause the authentication microprocessor 19 to run out of control to cause a malfunction, thereby skipping the authentication process itself. It was.
[0011]
Therefore, in the recent high-density mounting technology, the semiconductor integrated circuit of the IC chip 12 is formed in order to reduce the thickness by physically grinding the IC module 11 itself and to prevent optical observation from above. Flip chip mounting is often performed by forming bump electrodes to obtain electrical connection on the element forming surface side, and turning the IC chip over and connecting to a mounting substrate (electrode substrate) on which contact electrodes for external connection are formed Has been adopted.
[0012]
However, a technique for observing a circuit in the vicinity of the surface of the semiconductor substrate in a non-destructive manner from the back surface of the semiconductor substrate on which the semiconductor integrated circuit is formed has been developed in response to a request for failure analysis technology. In this technique, infrared light having a wavelength that is difficult to be absorbed by the semiconductor substrate is used as an observation light source, thereby increasing the transparency of the semiconductor substrate and observing a wiring pattern made mainly of metal from the back side of the semiconductor substrate. Thereby, the pattern of the lowermost transistor and the wiring pattern of the first layer can be observed nondestructively. Therefore, in the flip chip mounting method, since the back surface of the chip is exposed to the outside, it is easy to observe the pattern from the back surface side rather than the element formation surface side of the IC chip.
[0013]
Therefore, as a technique for solving the above problem, the authors prevent optical observation from the back surface by incorporating a thin power supply source and mounting the thin power supply source on the back surface side of the IC chip. Self-destructive semiconductor devices have been proposed (Japanese Patent Laid-Open Nos. 11-306786, 2000-022093, and Japanese Patent Application No. 10-243444).
The conceptual reason for adopting such a mounting structure is as follows. There are a wide variety of physical analysis methods by attackers, and it is technically difficult to apply effective defenses to all of them, and the cost is unreasonable. A more proactive defense measure is to limit attacks by attackers and incorporate effective defense measures within the limited attack range.
[0014]
That is, by making a structure in which the thin power supply source is stacked and mounted on the back surface of the flip-chip mounted IC chip, the thin power supply source is inevitably removed first in order to perform an IC chip analysis by attacking. Then, when an attack on the thin power supply source is detected, a self-destruction mechanism that securely erases the secret information is incorporated in advance so that the information required by the attacker is not given.
[0015]
In the self-destructive semiconductor device proposed above, a thin and stacked power supply source itself is used as a tamper detection sensor and its voltage change is constantly monitored. The power of the thin power supply source is stored in a large-capacitance capacitor connected in parallel with the power supply source, so that the power supply source is attacked first and becomes a failure power supply source in the case of malfunction. . Naturally, the connection between the power supply source and the destruction capacitor, and the destruction capacitor and the destruction circuit are switched simultaneously by a detection signal from the voltage change detection circuit.
[0016]
Now, the functions required for such a self-destruct system are as follows. The attack by the assumed attacker is
(1) Remove the shielding thin power supply source,
(2) Short-circuit the thin power supply source for shielding in advance
The memory must be erased no matter which one is done.
[0017]
Therefore, the self-destructive function required for the self-destructive semiconductor device is to erase secret important information in the memory when an attack against the power supply source is detected. Furthermore, it is impossible to predict when an attack by the attacker will occur, and it is necessary to constantly monitor the attack by the attacker during the operation guarantee period of the IC chip. Therefore, the tamper-resistant circuit always detects the tampering action during the guaranteed operation period of the IC chip within the limited battery capacity of the thin power supply source, and immediately detects an attack by the attacker. Secret sensitive information in memory must be erased.
[0018]
A basic circuit block diagram of a self-destructive semiconductor device having such a self-destructive function is shown in FIG. 11, and one specific configuration example in which each circuit is composed of a MOS transistor circuit (Japanese Patent Application No. 10-360680) FIG. 12 shows a mounting structure in which a thin power supply source is mounted on the back surface of the IC chip. 13A is a bottom view showing an arrangement configuration example of the self-destructive semiconductor device disclosed in Japanese Patent Laid-Open No. 2000-022093, FIG. 13B is a cross-sectional view of the self-destructive semiconductor device, and FIG. It is a figure which shows the mode of flip chip mounting. FIG. 13A shows a state before flip chip mounting.
As shown in FIG. 13A, the semiconductor integrated circuit on the IC chip 12a includes a data memory 14, a program memory 16, a central processing unit 17, which are necessary for the original IC card function shown in FIG. A random access memory 18 and an authentication microprocessor 19 are formed.
[0019]
In the present configuration, in addition to the above configuration, a destructive circuit for destroying memory information is added as the destructive circuit 2, and further, on the IC chip 12a, a destructive capacitor 3, a control circuit or element 4, and A voltage change detection circuit 5 is formed. A thin power supply source 6 is connected to a terminal 10 whose terminal voltage is constantly monitored by the voltage change detection circuit 5.
As a power source for driving the destruction circuit 2, charges accumulated in a large-capacity destruction capacitor 3 formed on the IC chip 12a are used. A power supply source 6 is connected to the capacitor 3 via a control circuit or an element 4 in a normal operation state. The output voltage of the power supply source 6 is constantly monitored by a voltage change detection circuit 5. Yes.
[0020]
As shown in FIG. 13B, the thin power supply source 6 is formed by a laminated structure of a positive electrode current collector / terminal plate 21, a positive electrode 22, a solid electrolyte 23, a negative electrode 24, and a negative electrode current collector / terminal plate 25. The periphery is thermally sealed by a sealing material 26. Further, the positive electrode current collector / terminal plate 21 and the negative electrode current collector / terminal plate 25 are designed to have different external dimensions, and are configured so as not to be externally short-circuited even when the battery end face comes into contact with a conductive material such as metal. Yes. Normally, the positive electrode current collector / terminal plate 21 is configured to be smaller than the negative electrode current collector / terminal plate 25.
[0021]
In order to ensure the back surface shielding effect by the thin power supply source 6 laminated and mounted on the back surface side of the IC chip 12, a thin power supply source mounting structure having 2n connection leads has been heretofore disclosed (Japanese Patent Laid-Open No. 2000-022093). In order to hide the connection leads from the attacker, a mounting structure (Japanese Patent Application No. 10-243444) is proposed in which the power supply source is covered with a metal foil and a thin power supply source is mounted on the back side of the IC chip. I have done it.
[0022]
For example, FIG. 14 shows a state in which the thin power supply source 6 having a metal foil connection lead is mounted on the electrode base 32a on which the IC chip 12a is flip-chip mounted in advance. 14 is the same as that shown in FIG. 13A, and FIG. 13B shows the configuration of the self-destructive semiconductor device corresponding to the IC chip 12a in FIG. A cross-sectional view is shown. In these drawings, the same reference numerals are given to the same components as those in FIG. Corresponding to the mounting structure of the power supply source 6 having 2n connection leads 28 shown in FIG. 14, the IC chip 12a shown in FIG. 13 (a) has eight external connection necessary for operation as an IC card. In addition to the electrode pads 7 (7-1 to 7-8), 2n electrode pads 10 for connecting to the power supply source 6a, that is, n for the positive lead of the power supply source 6a and n for the negative lead Have been added.
[0023]
Further, external connection electrode pads 62-1 to 62-8 corresponding to the external connection electrode pads 7-1 to 7-8 of the IC chip 12a are formed on the IC chip mounting surface of the corresponding electrode base 32a, Each electrode pad 62-1 to 62-8 is connected to the contact pattern 35-1 to 35-8 through a through hole or the like. Further, on the IC chip mounting surface of the electrode base 32a, 2n (n for positive and negative electrodes) power supply source connection electrodes corresponding to 2n power supply source connection electrode pads 10 of the IC chip 12a. The pads 63 are formed, and 2n power supply source connection electrode pads 64 corresponding to the 2n connection leads 28 of the power supply source 6 (n for each of the positive electrode and the negative electrode lead) are formed. Each electrode pad 63 is connected to a corresponding electrode pad 64 by wiring.
[0024]
As shown in FIG. 13B, the IC chip 12a is flip-chip mounted on the electrode substrate 32a through the anisotropic conductive adhesive resin 61 applied to the entire IC chip mounting surface of the electrode substrate 32a. Furthermore, the power supply source 6 is mounted via the adhesive film 20 on the back surface of the IC chip 12a flip-chip mounted on the electrode substrate 32a. The connection lead 28 and the electrode pad 64 for connecting the power supply source of the electrode substrate 32a Are electrically connected by the bumps 27. In this way, a mounting structure having the effect of shielding the back surface of the IC chip 12a by the thin power supply source 6 can be realized.
[0025]
A system circuit for these mounting structures to function as expected as a physical tamper-resistant structure will be described below with reference to a circuit block diagram 11 and FIG. 12 which is an example of a specific circuit configuration using MOS transistors. .
Power supply to the entire circuit is performed by charges accumulated in the destruction capacitor 3 connected in parallel to the power supply source 6. The control circuit thru | or the element 4 are comprised by the CMOS selector circuit which combined the CMOS transmission gate. In a normal state, the CMOS transmission gate between the breakdown capacitor 3 and the power supply source 6 is in an on state, and the power supply source 6 is brought into conduction through the breakdown capacitor 3 and the voltage change detection circuit 5, while the breakdown capacitor is connected. The CMOS transmission gate provided between 3 and the destruction circuit 2 is kept in a disconnected state.
[0026]
The voltage change detection circuit 5 is centered on a modified current mirror type differential amplifier circuit 52 (see FIG. 15) having a one-stage configuration with high detection sensitivity. An open / short circuit detection circuit 50 (see FIG. 16) composed of a pressed RC time constant circuit is connected, and the reference voltage is divided by dividing the voltage supplied from the destruction capacitor 3 on the reference voltage input Vref side. A reference voltage setting circuit 51 to be set is connected, and on the output side of the differential amplifier circuit 52, a digital output buffer circuit 53 (see FIG. 17) using a single-stage CMOS inverter is arranged.
[0027]
The DC leakage current of the entire voltage change detection circuit 5 includes a sub-threshold leakage current ILK1 that flows through the transistors used in the RC time constant circuit of the open / short circuit detection circuit 50, a current ILK2 that flows through the differential amplifier circuit 52, and a digital output. It is composed of three components of the current ILK3 flowing through the buffer circuit 53. Among them, since the current ILK3 flowing through the digital output buffer circuit 53 has a CMOS switch configuration, the direct current component is very small, and the current ILK2 flowing through the differential amplifier circuit 52 dominates the total leakage current.
[0028]
The reason for providing the RC time constant circuit in the open / short circuit detection circuit 50 is that when the power supply source connection electrode pads 10a and 10b are opened due to the removal of the power supply source or the like, a leak flows through the resistance of the RC time constant circuit. This is because the charge is extracted from the capacitor by the current, and the detection side differential voltage input Vin of the differential amplifier circuit 52 is lowered before the reference voltage input Vref to detect the voltage change. This RC time constant circuit provides a delay time when detecting an open state between the power supply source connection electrode pads 10a and 10b. On the other hand, when the power supply source connection electrode pads 10a and 10b are short-circuited, the detection voltage input Vin of the differential voltage input immediately decreases, so that the differential amplifier circuit 52 immediately detects the voltage difference.
[0029]
The detection signal is converted into a 0-Vdd signal by the digital output buffer circuit 53 in the output stage, and is output to a control circuit or element 4 constituted by a CMOS transmission gate. The control circuit or element 4 that has received the control voltage Vout before and after the inverter and the voltage bar Vout complementary thereto cuts off the conduction of the transmission gate that connects the breakdown capacitor 3, the voltage change detection circuit 5, and the power supply source 6. At the same time, the transmission gate connecting the destruction capacitor 3 and the destruction circuit 2 is made conductive. In this way, an attack to the power supply source 6 such as removal of the power supply source 6 or needle stick is detected by the voltage change detection circuit 5, and the electric power accumulated in the breakdown capacitor 3 is sent to the breakdown circuit 2 by the signal output. Since it is supplied, the secret memory information is erased, and the prevention of data alteration can be realized as a minimum function.
[0030]
[Problems to be solved by the invention]
However, the voltage change detection circuit 5 using the single-stage differential amplifier circuit 52 shown in FIG. 11 has a problem that it takes time to detect a voltage drop when the power supply source 6 is opened. As a result, the connection switching by the control circuit or the element 4 is not performed quickly, and in some cases, the voltage stored before the charge stored in the destruction capacitor 3 is supplied to the destruction circuit 2 and used for erasing the memory is changed. There is a problem in that the power consumed to drive the detection circuit 5 is consumed and discharged, and as a result, the self-destruction mechanism does not operate.
In addition, in the voltage change detection circuit 5 using the single-stage differential amplifier circuit 52 and the single-stage digital output buffer circuit 53, when the circuit is not sufficiently optimized, a low potential Vss ( 0V) and the high potential Vdd are likely to be generated. As a result, there is a problem that the transmission gate connecting the breakdown capacitor 3, the voltage change detection circuit 5, and the power supply source 6, which is a component of the control circuit or the element 4, is not completely turned off. .
The present invention has been made to solve the above-described problem, and operates for a necessary period of time with a limited battery capacity of a power supply source, and can quickly detect a voltage change including a short circuit / opening of the power supply source. An object of the present invention is to provide a self-destructive semiconductor device that can be used.
Another object of the present invention is to provide a self-destructive semiconductor device capable of reliably outputting a detection signal required for the operation of the self-destruct mechanism (control circuit or element switching operation) at high speed and without signal waveform dullness. With the goal.
[0031]
[Means for Solving the Problems]
The self-destructive semiconductor device according to the present invention self-destructs by erasing at least a part of memory information of a semiconductor memory element, a central processing element that processes data stored in the memory element, and the semiconductor memory element. A breakdown circuit (2) to be performed, at least one breakdown capacitor (3) for storing charges for self-destruction by the breakdown circuit, and a positive electrode of a power supply source for storing charges in the breakdown capacitor And a voltage change detection circuit (5a) for monitoring the voltage between the terminals of the connection terminals (10a, 10b) provided for the negative electrode and the connection terminals for the positive electrode and the negative electrode and outputting a detection signal according to the voltage drop, During normal operation, the power supply source and the destruction capacitor are connected via the connection terminal. When a detection signal is output from the voltage change detection circuit, the connection is cut off and the destruction capacitor is connected. And a control circuit to elements connecting the breaking circuit (4), which has on the same semiconductor substrate, and has connected power supply and (6) to the connecting terminal. The voltage change detection circuit (5a) includes an open / short detection circuit (50a) for detecting an open / short circuit of the power supply source, a reference voltage setting circuit for generating a predetermined reference voltage (Vref), first and second The output voltage of the open / short detection circuit is reduced by comparing the output voltage of the open / short detection circuit with the reference voltage of the reference voltage setting circuit. And a differential amplifier circuit block (52a) that outputs a detection signal when each signal is detected, and each circuit is constituted by a MOS transistor circuit. Further, the control circuit to the element (4) are composed of a CMOS selector circuit.
When the power supply source (6) is removed or a short circuit occurs, a voltage drop is detected by the voltage change detection circuit (5a). The control circuit or element (4) is turned on by this detection signal, and the destruction circuit (2) and the destruction capacitor (3) are connected. Thereby, the electric charge accumulated in the destruction capacitor (3) is supplied to the destruction circuit (2). For this reason, essential nonvolatile memory data of the integrated circuit to be tampered with is destroyed, so that tampering is impossible.
[0032]
As one configuration example of the self-destructive semiconductor device according to the present invention, the first differential amplifier circuit of the differential amplifier circuit block (52a) includes first and second p-channel MOS transistors (Q20, Q21). And a first current mirror type load composed of first and second n-channel MOS transistors (Q22, Q23) connected to the first differential amplifier, and And a third n-channel MOS transistor (Q24) for power control connected to the first current mirror type load, and the second differential amplifier circuit of the differential amplifier circuit block includes third, fourth, A second differential amplifying unit comprising p channel MOS transistors (Q25, Q26) and fourth and fifth n channel MOS transistors (Q27, Q28) connected to the second differential amplifying unit. The first Current mirror type load and a sixth n-channel MOS transistor (Q29) for timing adjustment when the connection terminals are short-circuited, connected to the second current mirror type load. The source electrode of the p-channel MOS transistor is connected to the high potential side of the power supply source via the connection terminal, and the drain electrodes of the first and second p-channel MOS transistors are the first and second n-channel MOS transistors. The first output voltage (Vin1) of the open / short detection circuit is input to the gate electrode of the first p-channel MOS transistor, and the reference voltage is applied to the gate electrode of the second p-channel MOS transistor. The reference voltage (Vref) of the setting circuit is input, and the source electrodes of the first and second n-channel MOS transistors are connected to the third n-channel. The third and fourth p-channel MOS transistors are connected to the drain electrode and the gate electrode of the MOS transistor, and the source electrode of the third n-channel MOS transistor is connected to the low potential side of the power supply source through the connection terminal. Are connected to the high potential side of the power supply source via a connection terminal, and the drain electrodes of the third and fourth p-channel MOS transistors are connected to the drain electrodes of the fourth and fifth n-channel MOS transistors. The second output voltage (Vin2) of the open / short detection circuit is input to the gate electrode of the third p-channel MOS transistor, and the second p-channel MOS is applied to the gate electrode of the fourth p-channel MOS transistor. The voltage (Vout) of the common drain electrode of the transistor and the second n-channel MOS transistor is input, and the fourth and second The source electrode of the n-channel MOS transistor is connected to the drain electrode of the sixth n-channel MOS transistor, and the gate electrode of the sixth n-channel MOS transistor is connected to the high potential side of the power supply source through the connection terminal. The source electrode of the sixth n-channel MOS transistor is connected to the low potential side of the power supply source via the connection terminal, and the common drain electrode of the fourth p-channel MOS transistor and the fifth n-channel MOS transistor The voltage is output as a detection signal (bar Vout1).
As described above, as the differential amplifier circuit block, the first output voltage (Vin1) of the open / short detection circuit can be obtained by using a combination of two stages of the modified current mirror type differential amplifier circuit operable with low power consumption. The potential difference between the reference voltage (Vref) of the reference voltage setting circuit is detected with high sensitivity, and the potential difference between the second output voltage (Vin2) of the open / short detection circuit and the detection signal (Vout) of the first differential amplifier circuit. In particular, it is possible to detect an open event between the power supply source connection terminals in a short time (high speed).
[0033]
Further, as one configuration example of the self-destructive semiconductor device of the present invention, the open / short detection circuit (50a) includes first and second capacitors (C1, C1) inserted in series between the positive and negative connection terminals. The voltage dividing part between connecting terminals composed of C2), the source electrode is connected to the high potential side of the power supply source via the connection terminal, and the drain electrode is connected to the low potential side of the power supply source via the connection terminal. And a p-channel MOS transistor (Q1) whose gate electrode is connected to the connection point of the first and second capacitors, and the divided voltage obtained at the connection point of the first and second capacitors is the first output. The voltage (Vin1) is output as a second output voltage (Vin2) which is obtained at the connection point between the first capacitor and the high potential side of the power supply source.
Thus, the open / short detection circuit (50a) is an RC time constant circuit for detecting that the power supply source (6) has been disconnected from the connection terminals (10a, 10b) and the connection terminals have become open ends. It consists of When the power supply source (6) is removed from the connection terminal, the charge stored in the capacitors (C1, C2) is discharged through a path passing through the p-channel MOS transistor (Q1), and the output voltages (Vin1, Vin2) are lowered. To do. Further, when a short circuit of the power supply source (6) occurs, the output voltages (Vin1, Vin2) immediately decrease.
[0034]
In addition, one configuration example of the self-destructive semiconductor device of the present invention includes first and second two-stage CMOS inverters (55-1, 55-2), and a detection signal (bar Vout1) of the differential amplifier circuit block. ) And a digital output buffer circuit block for generating a signal (Vout2) complementary to the detection signal and a signal in phase with the detection signal (bar Vout2). The control circuit to the element (4) are connected in common with the source electrode and the drain electrode, respectively. This is a CMOS selector circuit formed by connecting two transmission gates composed of a pair of p-channel MOS transistors (Q40, Q42) and n-channel MOS transistors (Q41, Q43) in series. Transistor substrate electrode is connected to drain electrode, n-channel MOS transistor substrate electrode is connected The detection signal is input to the gate electrodes of the n-channel MOS transistor in the first transmission gate and the p-channel MOS transistor in the second transmission gate, connected to the low potential side of the power supply source through the child, A signal complementary to the detection signal is input to each gate electrode of the p-channel MOS transistor in one transmission gate and the n-channel MOS transistor in the second transmission gate, and the drain electrode connected in common to each transistor is a breakdown capacitor. , The commonly connected source electrode of each transistor in the first transmission gate is connected to the high potential side connection terminal, and the commonly connected source electrode of each transistor in the second transmission gate is the breakdown circuit. It is connected with.
[0035]
As one configuration example of the self-destructive semiconductor device of the present invention, the digital output buffer circuit block (53a) includes a CMOS inverter (55-1, 55-2) composed of an n-channel MOS transistor and a p-channel MOS transistor. ), The gate electrodes of the first n-channel MOS transistor (Q30) and the first p-channel MOS transistor (Q31) are connected to each other, and the drain electrodes are connected to each other. The source electrode and substrate electrode of the p-channel MOS transistor are connected to the high potential side of the power supply source via the connection terminal, and the source electrode and substrate electrode of the first n-channel MOS transistor are connected to the power supply source via the connection terminal. Connected to the low potential side of the first n-channel MOS transistor and the first p-channel MO The detection signal (bar Vout1) of the differential amplifier circuit block is input to the commonly connected gate electrodes of the transistors, and the detection signal is output from the commonly connected drain electrodes of the first n-channel MOS transistor and the first p-channel MOS transistor. And the gate electrode of the second n-channel MOS transistor (Q32) and the second p-channel MOS transistor (Q33) are connected to each other, and the drain electrodes are connected to each other. The source electrode and substrate electrode of the second p-channel MOS transistor are connected to the high potential side of the power supply source through the connection terminal, and the source electrode and substrate electrode of the second n-channel MOS transistor are supplied with power through the connection terminal. The second n-channel MOS transistor and the second p-channel MOS transistor are connected to the low potential side of the source. A signal (Vout1) complementary to the detection signal is input to the commonly connected gate electrodes of the transistors, and is in phase with the detection signal from the commonly connected drain electrodes of the second n-channel MOS transistor and the second p-channel MOS transistor. A signal (bar Vout2) is output.
In this way, by configuring the digital output buffer circuit block (53a) with a two-stage CMOS inverter, it is possible to reduce the sag of the output waveform and to suppress the generation of the intermediate potential portion. As a result, voltage changes including short-circuit and open-circuit of the power supply source can be detected at high speed, and a steep output waveform necessary for reliable operation of the next-stage circuit can be output to ensure the function as a tamper detection circuit. .
[0036]
DETAILED DESCRIPTION OF THE INVENTION
Next, embodiments of the present invention will be described in detail with reference to the drawings. FIG. 1 is a circuit block diagram of a self-destructive semiconductor device showing an embodiment of the present invention. Also in the present embodiment, as in FIG. 11, the semiconductor integrated circuit 1 on the IC chip 12b (semiconductor substrate 9b) includes a data memory, a peripheral circuit, a program memory, and a central processing unit necessary for the original IC card function. , Random access memory, and security authentication microprocessor are formed, but are omitted here.
[0037]
In the present invention, in addition to the above configuration, the destruction circuit 2 for erasing the memory information of the data memory is added on the semiconductor substrate 9b, and the destruction circuit 2, the destruction capacitor 3, the control circuit or the element 4 and A voltage change detection circuit 5a is added on the semiconductor substrate 9b. Thus, a self-destructive IC chip 12b is configured.
[0038]
In the present invention, a large-capacity destruction capacitor 3 formed on the semiconductor substrate 9b is used to store electric power for driving the destruction circuit 2.
As shown in FIG. 13B, a thin power supply source 6 for accumulating electric charge in the breakdown capacitor 3 includes a positive electrode current collector / terminal plate 21, a positive electrode 22, a solid electrolyte 23, a negative electrode 24, and a negative electrode current collector. It is formed by a laminated structure of electric and terminal boards 25, and the periphery is thermally sealed by a sealing material 26.
[0039]
The power supply source 6 supplies power to the breakdown circuit 2, the breakdown capacitor 3, the control circuit or element 4, and the voltage change detection circuit 5a. The semiconductor integrated circuit 1 excluding the breakdown circuit 2 includes Power is supplied from the outside through the power supply terminal of the eight external connection electrode pads 7.
[0040]
In contrast to the power supply source 6 as described above, the semiconductor substrate 9b on which the IC chip 12b is formed has a positive electrode of the power supply source 6 in addition to the eight external connection electrode pads 7 necessary for operation as an IC card. At least two power supply source connection electrode pads 10a for connection to the power supply source 6 are added, and at least one power supply source connection electrode pad 10b for connection to the negative electrode of the power supply source 6 is added.
[0041]
The voltage change detection circuit 5a monitors the voltage between the power supply source connection electrode pads 10a and 10b, that is, the output voltage of the power supply source 6 as needed. The voltage change detection circuit 5a includes an open / short detection circuit 50a that detects open / short of the power supply source 6, a reference voltage setting circuit 51 that generates a predetermined reference voltage Vref, and a first open / short detection circuit 50a. The first differential amplification circuit 54-1 for comparing the output voltage Vin1 of 1 and the reference voltage Vref of the reference voltage setting circuit 51 and the second output voltage Vin2 of the open / short detection circuit 50a and the first differential amplification. A differential amplifier circuit block 52a composed of two stages of a second differential amplifier circuit 54-2 for comparing the output voltage Vout of the circuit 54-1, and a detection signal bar output from the differential amplifier circuit block 52a It comprises a digital output buffer circuit block 53a that generates a signal Vout1 complementary to Vout1 and a signal bar Vout2 in phase, and an n-channel MOS transistor Q50 for protecting when the power supply source is short-circuited. .
[0042]
The control circuit or element 4 has a switch that uses the detection signal output from the voltage change detection circuit 5a as a control input. This switch does not output a detection signal from the voltage change detection circuit 5a. In the state, the NC side shown in FIG. 1 is selected.
[0043]
Next, in designing the self-destructive semiconductor device of the present embodiment, there are the following two issues to be considered.
B) The amount of current consumption Ist allowed in a tamper-resistant circuit (self-destructing circuit) that realizes a self-destructing function
B) Size of capacitance value CBK required for destruction capacitor 3
[0044]
Hereinafter, the concept for such a problem will be described.
First, the battery capacity of the power supply source 6 is CBT [mAh], and the self-destruction circuit (destruction circuit 2, destruction capacitor 3, control circuit or element 4 and voltage change detection circuit 5a) must continue to operate. The warranty period is T [h].
The amount of current Ist that is always allowed to conduct in the self-breaking circuit is given by the following equation.
Ist = CBT / T [A] (1)
[0045]
For example, in the case of a thin lithium battery with a thickness of 0.3 mm that is currently available, the battery size is 1 × 1 cm. ² In this case, the battery capacity CBT is about 3 mAh. Assuming that the operation guarantee period T of the self-destructing circuit is about 3 years, the steady current value Ist allowed for the system is about 114 nA based on simple calculation.
The normal operating current of the entire self-destroying circuit must be designed to stop below this steady current value Ist.
[0046]
In the self-destructing circuit shown in FIG. 1, the current consumption that must be taken into consideration is the standby current ILK1 flowing through the open / short detection circuit 50a, the operating current ILK2 (= ILK21 + ILK22) of the differential amplifier circuit block 52, and the digital output. There are three leakage currents ILK3 (= ILK31 + ILK32) flowing through the buffer circuit block 53a.
[0047]
As will be described later, since the reference voltage setting circuit 51 is composed of a plurality of capacitors connected in series, the leakage current component flowing through the reference voltage setting circuit 51 is not a problem. Similarly, since the breakdown capacitor 3 also has a capacity, the leakage current component flowing through the breakdown capacitor 3 does not matter.
[0048]
On the other hand, since a leakage current flowing from the breakdown capacitor 3 to the breakdown circuit 2 via the control circuit or the element 4 can be considered during normal operation, it is important to keep the magnitude of the leakage current weak. As will be described later, since the control circuit or element 4 is composed of two CMOS transmission gates, it is possible to reduce the subthreshold leakage current by setting the threshold voltage of each transmission gate higher. .
[0049]
Therefore, in the self-destructing circuit shown in FIG. 1, the condition that the total amount of current that is always conducting is less than Ist is given by the following equation.
ILK1 + ILK2 + ILK3 <Ist (2)
[0050]
Next, the amount of charge Qer necessary for erasing a memory portion storing particularly important information in the data memory is as follows from the current Icp flowing through the voltage booster circuit constituting the destruction circuit 2 and its drive time tcp. It is given by the formula.
Qer = Icp × tcp (3)
[0051]
As a result, the capacitance value CBK required for the breakdown capacitor 3 is given by the following equation where the output voltage of the power supply source 6 is Vdd.
CBK = α × Qer / Vdd (4)
In Expression (4), α is a safety factor, and is a positive real number greater than 1.
[0052]
Specifically, in the case of erasing a 64 kbit EEPROM operating at Vdd = 3.3 V, an EEPROM which is programmed / erased by a channel hot electron injection method manufactured with a standard 0.6 μm design rule is erased. It is necessary to keep a current of 1 mA flowing for an erase time of 10 ms.
Therefore, the capacitance value CBK of the destruction capacitor 3 requires about 10 μF when α = 3 and Equation (4) is used.
[0053]
Note that the capacitance value CBK required for the destructive capacitor 3 strongly depends on the erasing method of the nonvolatile memory employed in the data memory.
In the case of an erasure method (FN erasure method) in which a Fowler-Nordheim tunnel current is caused to flow when a high voltage is applied to a control gate electrode between tunnel oxide films of floating gate elements constituting an EEPROM. The current for erasing is not so necessary and the erasing time is shortened. Therefore, when an EEPROM based on the FN erasing method is used as a data memory, the capacitance value CBK required for the destruction capacitor 3 may be smaller by 1 to 2 digits than 10 μF.
[0054]
Under the above conditions, the self-destructive semiconductor device of FIG. 1 is configured as follows. FIG. 2 is a circuit block configuration diagram showing one specific configuration example of the self-destructive semiconductor device of FIG. The n-channel MOS transistor Q50 is inserted to prevent a rapid voltage drop when the power supply source connection electrode pads 10a and 10b are short-circuited.
First, the open / short circuit detection circuit 50a for detecting open (removal) / short circuit of the power supply source 6 will be described. FIG. 3 is a circuit diagram showing one configuration example of the open / short circuit detection circuit 50a.
[0055]
The open / short circuit detection circuit 50a of FIG. 3 has a voltage dividing part between connecting terminals composed of two capacitors C1 and C2 inserted in series between power supply source connecting electrode pads 10a and 10b, and a source electrode for a positive electrode. An open-end detection p-channel MOS transistor Q1 having a drain electrode connected to the negative electrode pad 10b, and a gate electrode connected to a connection point between the capacitors C1 and C2. Yes.
[0056]
The open / short circuit detection circuit 50a of the present embodiment is an RC for detecting that the power supply source 6 is disconnected from the power supply source connection electrode pads 10a and 10b and the electrode pads 10a and 10b become open ends. It consists of a time constant circuit.
The output voltage Vdd of the power supply source 6 is divided by the voltage dividing capacitor C1. The divided voltage obtained at the connection point of the capacitors C1 and C2 becomes the first output voltage Vin1 of the open / short circuit detection circuit 50a. Further, the input voltage of the positive electrode pad 10a becomes the second output voltage Vin2 of the open / short detection circuit 50a.
[0057]
Next, the operation of the open / short detection circuit 50a will be described.
In the normal operation state, the p-channel MOS transistor Q1 is biased by the divided voltage obtained at the connection point between the capacitors C1 and C2, and is always in the on state. Here, when the power supply source 6 is removed from the power supply source connection electrode pads 10a and 10b, the charges stored in the capacitors C1 and C2 are discharged through a path passing through the p-channel MOS transistor Q1 in the on state. .
[0058]
The resistance component R of the RC time constant of such a circuit is given by the on-resistance of the p-channel MOS transistor Q1. Further, the capacitance component C of the RC time constant is given by the capacitors C1 and C2.
Therefore, when the power supply source 6 is removed from the power supply source connection electrode pads 10a and 10b, the first and second output voltages Vin1 and Vin2 gradually decrease according to the RC time constant.
[0059]
When the power supply source 6 is short-circuited, the charges stored in the capacitors C1 and C2 are immediately discharged by this short-circuit, so that both the first and second output voltages Vin1 and Vin2 are immediately decreased. To do.
The current ILK1 flowing through the open / short detection circuit 50a as described above is a subthreshold current flowing through the p-channel MOS transistor Q1, and this current value can be reduced to a small value depending on how the threshold voltage of the transistor Q1 is set. It is.
[0060]
In the open / short circuit detection circuit 50a of the present embodiment, the RC time constant determines the discharge time constant when the power supply source connection electrode pads 10a and 10b are opened.
Therefore, in order to quickly operate the self-destructing function according to the removal of the power supply source 6, it is necessary to make the RC time constant as short as possible and to quickly reduce the first and second output voltages Vin1 and Vin2. There is.
[0061]
On the other hand, in order to suppress the consumption of the battery capacity of the power supply source 6, it is necessary to reduce the subthreshold current ILK1 flowing through the p-channel MOS transistor Q1 as small as possible. Along with this, the on-resistance R of the transistor Q1 increases, so it is desirable to set the capacitors C1 and C2 to be very small in order to shorten the RC time constant.
[0062]
Next, the reference voltage setting circuit 51 that generates the predetermined reference voltage Vref will be described. FIG. 4 is a circuit diagram showing one configuration example of the reference voltage setting circuit 51.
The reference voltage setting circuit 51 of the present embodiment is configured by a capacitance dividing circuit including capacitors C10 and C11. The voltage Vdd from the power supply source 6 and the breakdown capacitor 3 connected in parallel thereto is divided by the capacitors C10 and C11. The divided voltage obtained at the connection point between the capacitors C10 and C11 becomes the reference voltage Vref.
[0063]
The charge amount Q stored in the reference voltage setting circuit 51 is given by the following equation.
Q = Ctot * Vdd = C11 * Vref = C10 * (Vdd-Vref) (5)
In Formula (5), Ctot is the total capacity of the reference voltage setting circuit 51 and is given by the following formula.
Ctot = C10 × C11 / (C10 + C11) (6)
[0064]
Therefore, from the expressions (5) and (6), the reference voltage Vref output from the connection point of the capacitors C10 and C11 is as follows.
Vref = (Ctot / C11) * Vdd = {C10 / (C10 + C11)} * Vdd (7)
In the present embodiment, since the reference voltage setting circuit 51 is configured by connecting the capacitors C10 and C11 in series, there is no leakage path in the current path. Therefore, the power supply source 6 does not consume limited power.
[0065]
Next, the differential amplifier circuit block 52a that should be called the heart of the voltage change detection circuit 5a will be described.
FIG. 5 is a circuit diagram showing one configuration example of the differential amplifier circuit block 52a. In this embodiment, as the differential amplifier circuit block 52a, a modified current mirror type differential amplifier circuit using MOS transistors is combined in two stages instead of the conventional one-stage configuration (see FIG. 15).
[0066]
In the present embodiment, in the configuration of the first differential amplifier circuit 54-1, a current mirror type load is usually formed by two p-channel MOS transistors, and a current mirror is formed by two n-channel MOS transistors Q22 and Q23. A type load is configured, and instead, two p-channel MOS transistors Q20 and Q21 form a differential amplifier.
Similarly, in the configuration of the second differential amplifier circuit 54-2, two n-channel MOS transistors Q27 and Q28 form a current mirror type load, and instead two p-channel MOS transistors Q25 and Q26 perform differential amplification. Part.
[0067]
Thus, by reversing the in-circuit block configuration of the conventional current mirror type sense amplifier, the power consumption of each of the differential amplifier circuits 54-1 and 54-2 is reduced. As a result, the entire differential amplifier circuit block is reduced. The circuit configuration is capable of operating for a long time with the power supply source 6 having a limited battery capacity.
[0068]
The source electrodes of the two p-channel MOS transistors Q20 and Q21 constituting the differential amplifier of the first differential amplifier circuit 54-1 are connected to the power supply source 6 via the positive power supply source connection electrode pad 10a. Is connected to the high potential side.
The drain electrode of first p-channel MOS transistor Q20 is connected to the drain electrode of first n-channel MOS transistor Q22 constituting a current mirror type load, and the drain electrode of second p-channel MOS transistor Q21 is connected to the same load. Connected to the drain electrode of second n-channel MOS transistor Q23.
[0069]
The source electrodes of the first and second n-channel MOS transistors Q22 and Q23 are connected to the drain electrode of the third n-channel MOS transistor Q24 for power control. The source electrode of the third n-channel MOS transistor Q24 is connected to the low potential side of the power supply source 6 via the negative power supply source connection electrode pad 10b.
[0070]
The first output voltage Vin1 from the open / short detection circuit 50a is input to the gate electrode of the first p-channel MOS transistor Q20.
On the other hand, the reference voltage Vref from the reference voltage setting circuit 51 is input to the gate electrode of the second p-channel MOS transistor Q21.
The voltage of the common drain electrode of the second p-channel MOS transistor Q21 and the second n-channel MOS transistor Q23 is output as the internal detection signal Vout of the first differential amplifier circuit 54-1.
[0071]
In a current mirror type load composed of two n-channel MOS transistors Q22 and Q23, the drain electrode of the transistor Q22 and the gate electrode of the transistors Q22 and 23 are connected, so that the drain of the first n-channel MOS transistor Q22 is connected. The gate electrode of second n-channel MOS transistor Q23 is biased so that a drain current equal to the current flows.
Thus, the Vin1 side and the Vref side of the differential amplifier of the first differential amplifier circuit 54-1 are configured to receive the same current drive.
[0072]
The potential of the internal detection signal Vout is determined by the ratio of currents flowing through the first p-channel MOS transistor Q20 and the second p-channel MOS transistor Q21 constituting the differential amplifier.
As shown in FIG. 5, the second differential amplifier circuit 54-2 is configured in the same manner as the first differential amplifier circuit 54-1, except for a part thereof.
[0073]
That is, the source electrodes of the two p-channel MOS transistors Q25 and Q26 constituting the differential amplifier of the second differential amplifier circuit 54-2 are supplied with power through the positive power supply source connection electrode pad 10a. Connected to the high potential side of the source 6.
The drain electrode of third p-channel MOS transistor Q25 is connected to the drain electrode of fourth n-channel MOS transistor Q27 constituting the current mirror type load, and the drain electrode of fourth p-channel MOS transistor Q26 is connected to the same load. Connected to the drain electrode of the fifth n-channel MOS transistor Q28.
[0074]
The source electrodes of the fourth and fifth n-channel MOS transistors Q27 and Q28 are connected to the drain electrode of the sixth n-channel MOS transistor Q29 for timing adjustment when the power supply source connection electrode pads 10a and 10b are short-circuited. Is done. The source electrode of the sixth n-channel MOS transistor Q29 is connected to the low potential side of the power supply source 6 via the negative power supply source connection electrode pad 10b, and the gate electrode is connected to the positive power supply source. The power supply source 6 is connected to the high potential side through the connection electrode pad 10a.
[0075]
The second output voltage Vin2 (= high potential Vdd of the power supply source 6) from the open / short detection circuit 50a is input to the gate electrode of the third p-channel MOS transistor Q25.
On the other hand, the internal detection signal Vout from the differential amplifier circuit 54-1 at the previous stage is input to the gate electrode of the fourth p-channel MOS transistor Q26.
[0076]
Therefore, in this circuit configuration, the two p-channel MOS transistors Q25 and Q26 constituting the differential amplifier of the second differential amplifier circuit 54-2 are turned off (non-conductive) by the high potential Vdd of the power supply source 6. ) State, the resistance is sufficiently high, and n for narrowing down the leak current ILK22 flowing through the differential amplifier circuit for power control as required by the first differential amplifier circuit 54-1. The channel MOS transistor Q29 is not necessary if it is originally. The n-channel MOS transistor Q29 is not required even when the power supply source connection electrode pads 10a and 10b are open.
[0077]
However, when the power supply source connection electrode pads 10a and 10b are short-circuited, the second output voltage Vin2 from the open / short-circuit detection circuit 50a rapidly decreases. In this case, the first differential voltage An n-channel MOS transistor Q29 is required for timing the change of the internal detection signal Vout from the amplifier circuit 54-1.
[0078]
The voltage at the common drain electrode of the fourth p-channel MOS transistor Q26 and the fifth n-channel MOS transistor Q28 is output as the detection signal bar Vout1 of the differential amplifier circuit block 52a.
Next, the operation of the differential amplifier circuit block 52a will be described. First, in the normal operation state, the first output voltage Vin1 from the open / short detection circuit 50a and the reference voltage Vref from the reference voltage setting circuit 51 are set in each circuit so as to be equipotential.
[0079]
At this time, the differential amplifier circuit block 52a outputs the “L” level detection signal bar Vout1. On the other hand, when the first output voltage Vin1 of the open / short circuit detection circuit 50a becomes lower than the reference voltage Vref of the reference voltage setting circuit 51 due to the removal or short circuit of the power supply source 6, the differential amplifier circuit block 52a becomes “H”. The level detection signal bar Vout1 is output.
The “H” level here means a level equal to or higher than a threshold voltage of a digital output buffer circuit block 53a described later.
[0080]
In the first differential amplifier circuit 54-1 of the differential amplifier circuit block 52a as described above, the third p-channel MOS transistor Q24 connected in series to the commonly connected source electrode side of the current mirror type load is: This is used for power down control of the entire modified current mirror type differential amplifier circuit of FIG.
[0081]
Therefore, the operating current ILK2 of the differential amplifier circuit block 52a is a subthreshold current flowing through the third p-channel MOS transistor Q24. This subthreshold current can be narrowed down by setting the threshold voltage of p channel MOS transistor Q24. As a result, the differential amplifier circuit block 52a can be continuously driven over a long period of time by the power supply source 6 having a limited battery capacity.
[0082]
Next, the digital output buffer circuit block 53a that converts the detection signal bar Vout1 output from the differential amplifier circuit block 52a into a binary voltage of Vss (0) or Vdd will be described.
FIG. 6 is a circuit diagram showing one configuration example of the digital output buffer circuit block 53a. In the present embodiment, two-stage CMOS inverters 55-1 and 55-2 are used as the digital output buffer circuit block 53a.
[0083]
As shown in FIG. 6, the first CMOS inverter 55-1 uses the first n-channel MOS transistor Q30 as a drive element, the first p-channel MOS transistor Q31 as a load element, and the gate electrodes of the transistors Q30 and Q31. A common connection is used as an input terminal, and a drain electrode is commonly connected as an output terminal. That is, the first n-channel MOS transistor Q30 and the first p-channel MOS transistor Q31 are connected between the high potential Vdd and the low potential Vss of the power supply source 6 via the power supply source connection electrode pads 10a and 10b. They are connected in series.
[0084]
Similarly, the second CMOS inverter 55-2 has the second n-channel MOS transistor Q32 as a drive element, the second p-channel MOS transistor Q33 as a load element, and the gate electrodes of the transistors Q32 and Q33 are connected in common. An input terminal is used as an output terminal by connecting drain electrodes in common.
[0085]
The substrate electrodes of the first and second n-channel MOS transistors Q30 and Q32 are normally connected (grounded) to the low potential Vss, and the substrate electrodes of the first and second p-channel MOS transistors Q31 and Q33 are Connected to high potential Vdd.
The detection signal bar Vout1 output from the differential amplifier circuit block 52a is applied to the commonly connected gate electrodes of the transistors Q30 and Q31 constituting the first CMOS inverter 55-1, and a signal Vout1 complementary to the detection signal is supplied. The transistors Q30 and Q31 are taken out from the commonly connected drain electrodes.
[0086]
Subsequently, this signal Vout1 is applied to the commonly connected gate electrodes of the transistors Q32 and Q33 constituting the second CMOS inverter 55-2, and the signal bar Vout2 in phase with the detection signal is common to the transistors Q32 and Q33. It is taken out from the connected drain electrode.
[0087]
When the detection signal bar Vout1 is at "L" level, in the first CMOS inverter 55-1, the n-channel MOS transistor Q30 is turned off (non-conducting), the p-channel MOS transistor Q31 is turned on (conducting), and the output The signal Vout1 becomes “H” level. Thereby, in the second CMOS inverter 55-2, the n-channel MOS transistor Q32 is turned on, the p-channel MOS transistor Q33 is turned off, and the output signal bar Vout2 is set to the “L” level.
[0088]
Conversely, when the detection signal bar Vout1 is at “H” level, in the first CMOS inverter 55-1, the n-channel MOS transistor Q30 is turned on, the p-channel MOS transistor Q31 is turned off, and the output signal Vout1 is “ L "level. Thereby, in the second CMOS inverter 55-2, the n-channel MOS transistor Q32 is turned off, the p-channel MOS transistor Q33 is turned on, and the output signal bar Vout2 becomes “H” level.
[0089]
As described above, according to the detection signal bar Vout1 from the differential amplifier circuit block 52a, one of the transistors Q30 and Q31 is turned on and the other is turned off, and one of the transistors Q32 and Q33 is turned on and the other is turned on. Is non-conductive, so that there are few current leaks ILK31 and ILK32 through the CMOS inverter from the high potential Vdd to the low potential Vss in principle.
However, in an actual CMOS inverter, even if any one of the MOS transistors is turned off, there is a subthreshold current that leaks through the channel portion, and this current becomes a leakage current ILK3 through the entire CMOS inverter. The subthreshold current can be reduced by setting the threshold voltages of the transistors Q30, Q31, Q32, and Q33 higher.
[0090]
Next, when the voltage change detection circuit 5a (30 transistors scale circuit) of the self-destructive semiconductor device shown in FIG. 2 is configured using the parameters of the standard cell structure of the 0.5 μm rule for the power supply voltage 3V operation A numerical example of 7 is a diagram showing a circuit operation simulation result of the voltage change detection circuit 5a of the self-destructive semiconductor device of FIG. 1. FIG. 7A shows a case where the power supply source connection electrode pads 10a and 10b are open. b) shows a case where the electrode pads 10a and 10b are short-circuited.
[0091]
The normal operating current of the entire circuit is 27.1 nA, which is about 7.7 nA for the open / short detection circuit 50a, and the first-stage modified current mirror type differential amplifier circuit 54-1. 18.7 nA, second-stage modified current mirror type differential amplifier circuit 54-2 is 5.43 pA, digital output buffer circuit block first CMOS inverter 55-1 is 680 pA, second CMOS inverter 55- 2 is 8.5 pA.
[0092]
As described above, in the voltage change detection circuit 5a of the self-destructive semiconductor device, the most demanding operating current is the differential amplifier circuit 54-1 in the first stage of the differential amplifier circuit block 52a. The leakage current ILK2 (≈ILK21) of the entire differential amplifier circuit block is a subthreshold current flowing through the third n-channel MOS transistor Q24 for power control. Therefore, by setting the threshold voltage of the third n-channel MOS transistor Q24 higher, it is possible to reduce the operating current of the entire voltage change detection circuit 5a.
[0093]
In the circuit simulation shown in FIG. 7, the first and second output voltages Vin1 from the open / short detection circuit 50a after the power supply source connection electrode pads 10a and 10b are opened or short-circuited at time t = 0. , Vin2, the reference voltage Vref by the reference voltage setting circuit 51, the detection signal bar Vout1 of the differential amplifier circuit block 52a, and the internal output signal Vout of the first differential amplifier circuit 54-1 in the differential amplifier circuit block 52a, digital The change with respect to each response time of the output voltage Vout1 of the 1st CMOS inverter 55-1 and the output voltage bar Vout2 of the 2nd CMOS inverter 55-2 which comprises the output buffer circuit block 53a is shown.
[0094]
From FIG. 7, the detection signal bar Vout1 of the differential amplifier circuit block 52a and the output voltage bar Vout2 of the digital output buffer circuit block 53a change in phase with each other, and the output voltage of the output buffer circuit block 53a is steeper. Output waveform.
[0095]
According to the numerical example shown in FIG. 7A, when the power supply source connection electrode pads 10a and 10b are opened at time t = 0, the voltage change detection circuit 5a as a whole has a detection signal of 0-3V after 90 μs. It can be confirmed that the bar Vout1 can be output.
[0096]
When the power supply source connection electrode pads 10a and 10b are opened, the open / short detection circuit 50a draws out charges from the minute capacitors C1 and C2, and the output voltages Vin1 and Vin2 gradually decrease. On the other hand, the reference voltage Vref of the reference voltage setting circuit 51 held at the voltage Vdd by the charge supply from the destruction capacitor 3 remains unchanged. A potential difference between the second output voltage Vin2 of the open / short detection circuit 50a and the internal detection signal Vout from the first differential amplifier circuit 54-1 is detected by the second differential amplifier circuit 54-2, and the digital output buffer A 0-Vdd digital detection signal is output from the circuit block 53a.
[0097]
On the other hand, in the numerical example shown in FIG. 7B, the short circuit state between the power supply source connecting electrode pads 10a and 10b is simulated by assuming that the resistance value between the electrode pads 10a and 10b is 10Ω. When the power supply source connection electrode pads 10a and 10b are short-circuited at time t = 0, the voltage Vdd on the left side of the protection transistor Q50 and the output voltages Vin1 and Vin2 of the open / short detection circuit 50a are all Vss (= 0V). At the same time, the charge is extracted from the destruction capacitor 3.
[0098]
However, the extraction of this charge is interrupted by the protection transistor Q50, and the differential amplifier circuit block 52a driven by the remaining power of the destruction capacitor 3 operates, and the digital output buffer circuit block 53a causes the 0-Vdd. A digital detection signal is output. Thus, the protection transistor Q50 effectively prevents a sudden voltage drop when the power supply source connection electrode pads 10a and 10b are short-circuited. In the circuit block on the right side of the transistor Q50, the protection capacitor Q50 The high voltage Vdd before the short circuit is held by the electric charge accumulated in 3.
[0099]
As this numerical example shows, the voltage change detection circuit 5a of the present invention outputs a digital detection signal having an amplitude of 0 to 3 V 3 ns after a short circuit between the electrode pads 10a and 10b. In response to the output signal Vout1 and the bar Vout2 from the digital output buffer circuit block 53a, the CMOS selector is switched, and the breakdown capacitor 3 is disconnected from the power supply source connection electrode pads 10a and 10b and connected to the breakdown circuit 2. Switch.
[0100]
Next, the control circuit or element 4 will be described. FIG. 8 is a circuit diagram showing one configuration example of the control circuit or the element 4. In this embodiment, a CMOS selector circuit in which two CMOS transmission gates are combined is used as the control circuit or element 4.
[0101]
The characteristics required for this control circuit or element 4 are as follows.
During normal operation, the output voltage of the power supply source 6 is applied to the breakdown capacitor 3 via the control circuit or the element 4, and the breakdown charge is accumulated in the breakdown capacitor 3. At this time, the destruction capacitor 3 and the destruction circuit 2 are out of communication.
[0102]
On the other hand, when a voltage difference generated between the open / short detection circuit 50a and the reference voltage setting circuit 51 is detected by the differential amplifier circuit block 52a, the "H" level detection signal bar Vout1 is converted into a digital output buffer circuit. The block 53a converts the output signal Vout1 at "L" level and the output signal bar Vout2 at "H" level.
In response to this, the control circuit or element 4 cuts off the path between the power supply source 6 and the breakdown capacitor 3 and makes the path between the breakdown capacitor 3 and the breakdown circuit 2 conductive instead.
[0103]
As shown in FIG. 8, the transmission gate TG1 is composed of a pair of a p-channel MOS transistor Q40 and an n-channel MOS transistor Q41 having a source electrode connected in common and a drain electrode connected in common.
The substrate electrode of p channel MOS transistor Q40 is connected to the drain electrode, and the substrate electrode of n channel MOS transistor Q41 is connected to the low potential side of power supply source 6 via negative power supply source connection electrode pad 10b. Has been.
[0104]
The detection signal bar Vout1 of the differential amplifier circuit block 52a is converted into the output signal Vout1 by the digital output buffer circuit 53 and applied to the gate electrode of the n-channel MOS transistor Q41, and at the same time, another output of the digital output buffer circuit block 53a. Signal bar Vout2 is applied to the gate electrode of p channel MOS transistor Q40.
When the detection signal bar Vout1 is “L” level (signal Vout1 is “H” level), the transistors Q40 and Q41 are both turned on (conductive state), and the input (drain electrode) and the output (source electrode) are connected. .
[0105]
On the other hand, when the detection signal bar Vout1 is at the “H” level (the signal Vout1 is at the “L” level), the transistors Q40 and Q41 are both turned off (non-conductive state), the output is disconnected from the input, and the previous output potential is set. It will be held by parasitic capacitance.
Such CMOS transmission gates are symmetric with respect to input and output, and signal propagation is bidirectional.
[0106]
Therefore, as shown in FIG. 8, the first transmission gate TG1 is connected to the drain electrodes of the second transmission gate TG2 having the same configuration as the TG1, and the detection signal bar Vout2 is configured as the first transmission gate TG1. The p-channel MOS transistor Q40 and the n-channel MOS transistor Q43 constituting the second transmission gate TG2 are applied to the gate electrodes, and the complementary signal Vout1 is applied to the n-channel MOS transistor Q41 and the first transmission gate TG1. When applied to the gate electrode of the p-channel MOS transistor Q42 constituting the second transmission gate TG2, switching between one input and two outputs using the connection point of the first and second transmission gates TG1 and TG2 as input Switch, i.e., it is possible to act as a selector.
[0107]
In the present embodiment, a control circuit or element 4 having a required function is configured by utilizing such a property of a CMOS selector circuit configured by two CMOS transmission gates.
The breakdown capacitor 3 is connected to the inputs (drain electrodes) of the transmission gates TG1 and TG2, and the power supply source connection electrode pad 10a (more precisely, the source electrode of the transistor Q50) is connected to the first output (transmission gate). The breakdown circuit 2 is connected to the second output (source electrode of the transmission gate TG2).
[0108]
Next, the destruction circuit 2 that erases secret information stored in the data memory will be described. FIG. 9 is a circuit diagram showing a configuration example of the destruction circuit 2. In the present embodiment, a voltage booster circuit is used as the destruction circuit 2.
[0109]
In general, a nonvolatile memory constituting a data memory includes an EEPROM (Electrically Erasable and Programmable ROM) or a flash memory having a floating gate element as a basic device.
In these nonvolatile memories, when writing cell information into the memory cell or erasing the cell information stored in the memory cell, usually a write voltage or erase voltage Vpp higher than the power supply voltage Vdd is required.
[0110]
As described above, in the case of a program type non-volatile memory using hot electron injection for writing, a large current is required, so the high voltage Vpp must be supplied from the outside. That is, in this case, writing / erasing is performed by the power source connected to the external connection electrode pad 7.
[0111]
On the other hand, in the case of an FN type nonvolatile memory using Fowler-Nordheim tunnel current for writing / erasing, the current value may be small, so that the boosted voltage generated by charge pumping on the chip is sufficient. be able to.
Therefore, it is possible to configure the destruction circuit 2 for erasing secret important information stored in the nonvolatile memory by using a voltage boosting circuit as shown in FIG. 9 that boosts the output voltage Vdd of the power supply source 6 to the high voltage Vpp. It becomes.
[0112]
In the breakdown circuit 2 of the present embodiment, the n-channel for boosting in which the gate electrode is connected to the drain electrode and the substrate electrode is connected to the low voltage side of the power supply source 6 via the power supply source connection electrode pad 10b. A boosting block composed of a MOS transistor Q3-k (k = 1, 2,... N) and a boosting capacitor C4-k having one end connected to the source electrode of the transistor Q3-k is connected to the source electrode and the next. N stages are connected in series by connecting the drain electrodes of the stage transistors.
[0113]
Further, the drain electrode of n channel MOS transistor Q4 is connected to the source electrode of transistor Q3-n at the final stage, and the gate electrode of transistor Q4 is connected to the drain electrode.
One end of the output capacitor C5 is connected to the source electrode of the n-channel MOS transistor Q4, and the other end of the output capacitor C5 is connected to the low voltage side of the power supply source 6.
[0114]
Further, by connecting in series a first CMOS inverter comprising a p-channel MOS transistor Q5 and an n-channel MOS transistor Q6 and a second CMOS inverter comprising a p-channel MOS transistor Q7 and an n-channel MOS transistor Q8. An output stage of the oscillator is configured.
[0115]
The clock signal CLK is input to the input terminal of the first CMOS inverter. The clock signal bar φ, which is an output signal of the first CMOS inverter, is input to the input terminal of the second CMOS inverter, and the capacitor C4-i (i = 2, 4) of the even number of capacitors C4-k. ,...).
The clock signal φ, which is the output signal of the second CMOS inverter, is applied to the other end of the odd-numbered capacitors C4-j (j = 1, 3,...) Of the capacitors C4-k.
[0116]
In the breakdown circuit 2 configured as described above, when the voltage Vdd from the breakdown capacitor 3 is supplied to the first-stage transistor Q3-1, the output voltage Vpp output from the source electrode of the subsequent-stage transistor Q4 is almost equal to the power supply. It becomes the level of the voltage Vdd.
In this state, when the clock signal CLK is input to the first CMOS inverter, the drain / source terminal of the capacitor C4-1 is changed from Vss to Vdd by the first pulse of the clock signal φ output from the second CMOS inverter. Since the voltage is raised to the level, the drain voltage and gate voltage of the transistor Q3-2 are raised based on the coupling ratio between the capacitor C4-1 and the transistor Q3-2, and the potential is output as the output voltage Vpp from the output terminal Tout. .
[0117]
Next, when the clock signal φ and the bar φ are inverted according to the clock signal CLK, the same operation as described above is performed between the capacitor C4-2 and the transistor Q3-3, and the output voltage Vpp is further increased.
When the inversion operation of the clock signal φ and bar φ according to the clock signal CLK is repeated, the level of the output voltage Vpp rises stepwise.
[0118]
As described above, by transferring the charge from the destruction capacitor 3 to the next stage every half cycle of the clock signal CLK and charging the output capacitor C5 to the level of the high voltage Vpp, the high voltage Vpp necessary for erasing the memory is obtained. Can be obtained.
By applying this high voltage Vpp to the control gate electrode corresponding to the memory block storing the secret information of the data memory as the erasing voltage, the entire memory block is erased, and the necessary memory erasing function can be realized. It becomes possible.
[0119]
In the present embodiment, the Fowler-Nordheim tunnel current is required to flow from the voltage as low as about 3.6 V supplied from the power supply source 6 to the tunnel oxide film of the floating gate element constituting the memory cell. In order to boost the voltage to a high voltage of several tens of volts, transistors whose threshold voltages are in the vicinity of 0V are used as the transistors Q3-k and Q4 constituting each stage of the charge pump.
[0120]
The reason is to suppress the voltage drop due to the back gate effect. In order to reduce power consumption, the boost clock signal CLK is delayed as much as possible, and the power consumption during writing is suppressed to about 1 mA or less when Vdd = 3V.
By using the voltage booster circuit configured in this way as the destruction circuit 2, the confidential information in the data memory is generated by the electric charge accumulated in the destruction capacitor 3 connected in parallel to the power supply source 6 having a limited battery capacity. Can be erased.
[0121]
Next, the self-destructive mechanism of the self-destructive semiconductor device of this embodiment will be described. A third party who intends to tamper with the IC chip 12b first removes the IC module from the plastic case, and then removes the mold resin using chemicals. Then, an attempt is made to observe the back surface or the element surface of the IC chip 12b. When the power supply source 6 is mounted on the back surface or the element surface of the IC chip 12b, the observation is performed unless the power supply source 6 is removed. I can't.
[0122]
Here, when the power supply source 6 is removed from the power supply source connection electrode pads 10a and 10b, as described above, the charges stored in the capacitors C1 and C2 in the open / short detection circuit 50a are transferred to the p-channel MOS. The first and second output voltages Vin1 and Vin2 of the open / short circuit detection circuit 50a are decreased by discharging along the path passing through the transistor Q1.
[0123]
On the other hand, the reference voltage Vref generated by dividing the voltage charged in the large-capacity destruction capacitor 3 by the reference voltage setting circuit 51 is not limited even if the power supply source connection electrode pads 10a and 10b are opened. There is no immediate decline. Therefore, a potential difference is generated between the output voltages Vin1 and Vin2 of the open / short detection circuit 50a and the reference voltage Vref of the reference voltage setting circuit 51.
The modified current mirror type differential amplifier circuit block 52a detects this potential difference with high accuracy and outputs a detection signal bar Vout1 of "H" level.
[0124]
The control circuit or the element 4 connects the power supply source 6 and the destruction capacitor 3 during normal operation in which the detection signal bar Vout1 of “L” level is output.
Here, when the detection signal bar Vout1 of “H” level is output from the differential amplifier circuit block 52a, the control circuit or element 4 cuts off the connection between the power supply source 6 and the destruction capacitor 3, The capacitor 3 and the destruction circuit 2 are connected. Thus, the destruction circuit 2 starts operating, and the secret important information stored in the data memory in the semiconductor integrated circuit 1 is erased.
[0125]
On the other hand, when the attacker short-circuits the power supply source 6 by inserting a needle into the power supply source 6 or the like, the charge stored in the capacitors C1 and C2 in the open / short-circuit detection circuit 50a is instantly caused by the short circuit. Since the battery is discharged, the first and second output voltages Vin1 and Vin2 of the open / short detection circuit 50a immediately drop.
[0126]
Here, the power supply source short circuit is connected to the power supply line from the power supply source connection electrode pad 10 a to the reference voltage setting circuit 51, the differential amplifier circuit block 52 a, the control circuit or element 4, the destruction capacitor 3, and the destruction circuit 2. An n-channel MOS transistor Q50 for time protection is inserted in series, and the first output voltage Vin1 of the open / short detection circuit 50a is input to the gate electrode of the transistor Q50. Therefore, n channel MOS transistor Q50 is in an on state during normal operation.
[0127]
On the other hand, when the output voltage Vin1 of the open / short circuit detection circuit 50a decreases due to the short circuit of the power supply source 6, the transistor Q50 shifts to the off state. Thereby, it is possible to prevent the electric charge stored in the destruction capacitor 3 from being discharged due to a short circuit of the power supply source 6.
Finally, the control circuit or the element 4 cuts off the connection between the power supply source 6 and the destruction capacitor 3 by the same operation as when the circuit is opened, and the destruction circuit 2 becomes a data memory in the semiconductor integrated circuit 1. Erase stored secret sensitive information.
[0128]
In this embodiment, the mounting method of the IC chip 12b and the power supply source 6 is not described, but the mounting method shown in FIGS. 13 and 14 may be used, or another mounting method may be used.
[0129]
【The invention's effect】
According to the present invention, the open / short detection circuit in the voltage change detection circuit and the detection voltage from the reference voltage setting circuit are differentially input by the two-stage differential amplifier circuit, thereby causing a short circuit / opening of the power supply source. The voltage change between the connection terminals can be detected with high sensitivity and high speed, and the voltage change particularly when the connection terminals are opened can be detected quickly. Further, the open / short circuit detection circuit, the reference voltage setting circuit, and the differential amplifier circuit block in the voltage change detection circuit are configured by MOS transistor circuits, and the control circuit or element is configured by a CMOS selector circuit, thereby suppressing the operating current. be able to. Further, by providing an open / short circuit detection circuit, not only the removal of the power supply source but also a short circuit of the power supply source can be detected. As a result, the physical attack is continuously monitored during the operation guarantee period of the semiconductor integrated circuit, and when the power supply source is removed or short-circuited, this is immediately detected to obtain the memory information of the semiconductor integrated circuit. Since it can be destroyed, tampering and counterfeiting of the memory contents of the semiconductor integrated circuit can be reliably prevented.
[0130]
Further, the first differential amplifier circuit of the differential amplifier circuit block includes a first differential amplifier unit including first and second p-channel MOS transistors and first and second n-channel MOS transistors. The second current amplifier circuit is composed of a first current mirror type load and a third n-channel MOS transistor, and the second differential amplifier circuit of the differential amplifier circuit block is a second transistor including third and fourth p-channel MOS transistors. The differential amplification section, the second current mirror type load composed of the fourth and fifth n-channel MOS transistors, and the sixth n-channel MOS transistor make it a modified current mirror type with high detection accuracy. The differential amplifier circuit can be realized, and the operating current can be suppressed.
[0131]
Further, the open / short detection circuit is constituted by a voltage dividing unit between connection terminals composed of first and second capacitors and a p-channel MOS transistor, thereby removing the power supply source (opening the connection terminal). And a short circuit can be detected reliably and an operating current can be suppressed.
[0132]
Further, the leakage current can be suppressed by configuring the control circuit or element from a CMOS selector circuit in which two transmission gates composed of a pair of a p-channel MOS transistor and an n-channel MOS transistor are connected in series. In addition, by configuring the digital output buffer circuit block with a two-stage CMOS inverter, the control circuit or the element configured with the CMOS selector circuit can output a binary digital detection signal without dullness that can operate reliably. can do.
[Brief description of the drawings]
FIG. 1 is a circuit block diagram of a self-destructive semiconductor device showing an embodiment of the present invention.
2 is a circuit block configuration diagram showing a specific configuration example of the self-destructive semiconductor device of FIG. 1;
FIG. 3 is a circuit diagram showing a configuration example of an open / short circuit detection circuit according to the embodiment of the present invention.
FIG. 4 is a circuit diagram showing one configuration example of a reference voltage setting circuit in the embodiment of the present invention.
FIG. 5 is a circuit diagram showing one configuration example of a differential amplifier circuit block in the embodiment of the present invention.
FIG. 6 is a circuit diagram showing one configuration example of a digital output buffer circuit block in the embodiment of the present invention.
FIG. 7 is a diagram showing a circuit operation simulation result of the voltage change detection circuit in the embodiment of the present invention.
FIG. 8 is a circuit diagram showing a configuration example of a control circuit or an element in the embodiment of the present invention.
FIG. 9 is a circuit diagram showing one configuration example of a destruction circuit in the embodiment of the present invention.
FIG. 10 is an explanatory diagram showing a configuration example of a general IC card.
FIG. 11 is a circuit block diagram of a conventional self-destructive semiconductor device.
12 is a circuit block configuration diagram showing one specific configuration example of the self-destructive semiconductor device of FIG. 11;
13A and 13B are a plan view and a cross-sectional view illustrating an arrangement configuration example of the self-destructive semiconductor device of FIG.
14 is a diagram showing a state of flip chip mounting in the self-destructive semiconductor device of FIG. 13;
15 is a circuit diagram showing one configuration example of the differential amplifier circuit of FIG. 11;
16 is a circuit diagram showing one configuration example of the open / short circuit detection circuit of FIG. 11;
17 is a circuit diagram showing one configuration example of the digital output buffer circuit of FIG. 11. FIG.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Semiconductor integrated circuit, 2 ... Destruction circuit, 3 ... Destruction capacitor, 4 ... Control circuit thru | or element, 5a ... Voltage change detection circuit, 6 ... Power supply source, 7 ... External connection electrode pad, 9b ... Semiconductor substrate, 10a, 10b ... Electrode pads for connecting power supply source, 12b ... IC chip, 50a ... Open / short detection circuit, 51 ... Reference voltage setting circuit, 52a ... Differential amplifier circuit block, 53a ... Digital output buffer circuit block, 54- DESCRIPTION OF SYMBOLS 1, 54-2 ... Differential amplifier circuit, 55-1, 55-2 ... CMOS inverter, Q1, Q5, Q7, Q20, Q21, Q25, Q26, Q31, Q33, Q40, Q42 ... p channel MOS transistor, Q3 -K, Q4, Q6, Q8, Q22, Q23, Q24, Q27, Q28, Q29, Q30, Q32, Q41, Q43, Q50 ... n-channel MO Transistor, C1, C2, C4-k, C5, C10, C11 ... capacitor.

Claims

A semiconductor memory element; a central processing element that processes data stored in the memory element; a destruction circuit that self-destructs by erasing at least a part of memory information of the semiconductor memory element; At least one or more destruction capacitors for accumulating charges for performing destruction, connection terminals provided for positive and negative electrodes of a power supply source for accumulating electric charges in the destruction capacitors, and for positive and negative electrodes A voltage change detection circuit that monitors the voltage between terminals of the connection terminals and outputs a detection signal in response to the voltage drop, and in normal operation, a power supply source and a destruction capacitor are connected via the connection terminals to detect voltage changes. When a detection signal is output from the circuit, a control circuit or element for disconnecting the connection and connecting the destruction capacitor and the destruction circuit is provided on the same semiconductor substrate. Rutotomoni, a self-destroying semiconductor device having a connected power supply to said connection terminals,
The voltage change detection circuit is an open / short circuit detection circuit that detects an open / short circuit of the power supply source, and
A reference voltage setting circuit for generating a predetermined reference voltage;
Comprising first and second differential amplifier circuits, the output voltage of the open / short detection circuit is compared with the reference voltage of the reference voltage setting circuit, and the output voltage drop of the open / short detection circuit is detected. And a differential amplifier circuit block for outputting the detection signal, each circuit is composed of a MOS transistor circuit,
The control circuit or element is a CMOS selector circuit, and is a self-destructive semiconductor device.

The self-destructive semiconductor device according to claim 1,
The first differential amplifier circuit of the differential amplifier circuit block includes a first differential amplifier unit including first and second p-channel MOS transistors;
A first current mirror type load composed of first and second n-channel MOS transistors connected to the first differential amplifier;
A third n-channel MOS transistor for power control connected to the first current mirror type load;
The second differential amplifier circuit of the differential amplifier circuit block includes: a second differential amplifier unit including third and fourth p-channel MOS transistors;
A second current mirror type load composed of fourth and fifth n-channel MOS transistors connected to the second differential amplifier;
A sixth n-channel MOS transistor for timing adjustment at the time of a short circuit between the connection terminals, connected to the second current mirror type load,
The source electrodes of the first and second p-channel MOS transistors are connected to the high potential side of the power supply source via the connection terminals, and the drain electrodes of the first and second p-channel MOS transistors are A first output voltage of the open / short detection circuit is input to the gate electrode of the first p-channel MOS transistor, connected to the drain electrode of the second n-channel MOS transistor, and the second p-channel MOS transistor The reference voltage of the reference voltage setting circuit is input to the gate electrode, the source electrodes of the first and second n-channel MOS transistors are connected to the drain electrode and the gate electrode of the third n-channel MOS transistor, The source electrode of the n-channel MOS transistor is connected to the low potential side of the power supply source through the connection terminal,
The source electrodes of the third and fourth p-channel MOS transistors are connected to the high potential side of the power supply source through the connection terminal, and the drain electrodes of the third and fourth p-channel MOS transistors are the fourth, The second output voltage of the open / short detection circuit is input to the gate electrode of the third p-channel MOS transistor, respectively connected to the drain electrode of the fifth n-channel MOS transistor, and the fourth p-channel MOS transistor The voltage of the common drain electrode of the second p-channel MOS transistor and the second n-channel MOS transistor is input to the gate electrode, and the source electrode of the fourth and fifth n-channel MOS transistors is the sixth n-channel MOS transistor. And the gate electrode of the sixth n-channel MOS transistor is connected to the drain electrode of Through the children connected to the high potential side of the power supply source, the source electrode of the n-channel MOS transistor of the sixth is connected to the low potential side of the power supply source via the connection terminal,
A self-destructive semiconductor device, wherein a voltage of a common drain electrode of a fourth p-channel MOS transistor and a fifth n-channel MOS transistor is output as the detection signal.

The self-destructive semiconductor device according to claim 1,
The open / short circuit detection circuit includes a voltage dividing unit between connection terminals including first and second capacitors inserted in series between the connection terminals for the positive electrode and the negative electrode,
The source electrode is connected to the high potential side of the power supply source via the connection terminal, the drain electrode is connected to the low potential side of the power supply source via the connection terminal, and the gate electrodes are first and second. A p-channel MOS transistor connected to the connection point of the capacitor
The divided voltage obtained at the connection point of the first and second capacitors is the first output voltage, and the voltage obtained at the connection point between the first capacitor and the high potential side of the power supply source is the second output voltage. Output as a self-destructive semiconductor device.

The self-destructive semiconductor device according to claim 1,
A digital output buffer circuit block that includes a first and second two-stage CMOS inverter, and that generates a signal complementary to the detection signal of the differential amplifier circuit block and a signal in phase with the detection signal;
The control circuit or element is a CMOS selector circuit formed by serially connecting two transmission gates composed of a pair of a p-channel MOS transistor and an n-channel MOS transistor each having a source electrode and a drain electrode connected in common.
In each transmission gate, the substrate electrode of the p-channel MOS transistor is connected to the drain electrode, and the substrate electrode of the n-channel MOS transistor is connected to the low potential side of the power supply source through the connection terminal. The detection signal is input to the gate electrodes of the n-channel MOS transistor and the p-channel MOS transistor in the second transmission gate, and the n-channel in the p-channel MOS transistor and the second transmission gate in the first transmission gate. A signal complementary to the detection signal is input to each gate electrode of the MOS transistor, a drain electrode connected in common to each transistor is connected to the breakdown capacitor, and a common connection of each transistor in the first transmission gate is connected. A self-destructive semiconductor device, characterized in that a connected source electrode is connected to the connection terminal on the high potential side, and a commonly connected source electrode of each transistor in the second transmission gate is connected to the breakdown circuit .

The self-destructive semiconductor device according to claim 4,
The digital output buffer circuit block is configured by stacking two stages of CMOS inverters composed of n-channel MOS transistors and p-channel MOS transistors,
The gate electrodes of the first n-channel MOS transistor and the first p-channel MOS transistor are connected to each other, the drain electrodes are connected to each other, and the source electrode and the substrate electrode of the first p-channel MOS transistor are connected to the connection terminal. Is connected to the high potential side of the power supply source, the source electrode and the substrate electrode of the first n-channel MOS transistor are connected to the low potential side of the power supply source via the connection terminal, and the first n-channel MOS transistor The detection signal of the differential amplifier circuit block is input to the gate electrode connected in common between the transistor and the first p-channel MOS transistor, and the first n-channel MOS transistor and the first p-channel MOS transistor are connected in common. A signal complementary to the detection signal is output from the drain electrode,
The gate electrodes of the second n-channel MOS transistor and the second p-channel MOS transistor are connected to each other, the drain electrodes are connected to each other, and the source electrode and the substrate electrode of the second p-channel MOS transistor are connected to the connection terminal. To the high potential side of the power supply source, the source electrode and the substrate electrode of the second n-channel MOS transistor are connected to the low potential side of the power supply source via the connection terminal, and the second n-channel MOS A signal complementary to the detection signal is input to a commonly connected gate electrode of the transistor and the second p-channel MOS transistor, and a commonly connected drain electrode of the second n-channel MOS transistor and the second p-channel MOS transistor. Outputs a signal in phase with the detection signal from the self-destructive semiconductor device.