JP3654011B2

JP3654011B2 - マスク及びそれを用いた半導体装置の製造方法

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Publication number: JP3654011B2
Application number: JP30499198A
Authority: JP
Inventors: 彰今井; 吉孝中村; 吉田　　誠; 昇雄長谷川
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1998-10-27
Filing date: 1998-10-27
Publication date: 2005-06-02
Anticipated expiration: 2018-10-27
Also published as: JP2000131826A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体素子、超伝導体素子、磁性体素子、光集積回路素子、等の各種固体素子の製造で用いるマスク及びそのマスクを用いた半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
従来、大規模半導体集積回路等の固体素子における極微細パタンの形成には、主に光リソグラフィ法の一つである縮小投影露光法が用いられてきた。本方法は、マスクあるいはレチクル（以下、マスクと総称する）上に形成されたマスクパタンを結像光学系を用いて基板上に縮小転写する方法である。
【０００３】
半導体素子等の固体素子を製造するには複数層の回路パタンを高精度に重ね合わせて基板上に形成することが必要である。マスクパタンを基板上のパタンに対して位置決めして重ね合わせ転写する場合、基板上に形成されたマークパタンの位置を検出し、この検出結果からマスクパタン転写位置を決定して位置決めして重ね合わせ転写する。ここで、マークパタン位置の検出方法としては、基板上に形成されたパタンをレーザ光、白色光等の検出光を用いて検出し、得られた検出信号からマークパタンエッジ位置を検出してマークパタン位置を求める方法、マークパタンの2次元検出像を検出系であらかじめ記憶している基準パタンと比較することでマークパタン位置を求める方法等がある。
【０００４】
上記マークパタンは露光ショット内に配置されるが、その配置位置はパタン転写に用いる露光装置に依存して配置できない領域が存在する場合もあるが基本的には露光領域内の任意の位置でよかった。
【０００５】
【発明が解決しようとする課題】
プロセス裕度拡大等を目的にケミカル・メカニカル・ポリシング技術（ＣＭＰ技術）、ケミカル・メカニカル・ラッピング技術(ＣＭＬ技術)等の基板平坦化技術を用いて基板表面を研磨して平坦化する技術が用いられている。平坦化の際、基板上に形成されたパタンの配置、パタン密度、装置特性等に依存して基板表面研磨量の基板面内分布が生じる。このため、リソグラフィで重ね合わせ露光する際に用いる位置決め用のマークパタンや重ね合わせ転写した結果の重ね合わせずれ量を測定する重ね合わせずれ量測定パタン（重ね合わせ検査パタン）がパタン配置等に依存して非対称に研磨されてしまい、この結果測定ばらつきや測定誤差が生じてデバイスパタンの重ね合わせずれが生じてしまうという問題があった。
【０００６】
【課題を解決するための手段】
上記問題は、基体上にレジスト膜を塗布する工程と、マスクを用いて露光して、前記レジスト膜をパターニングする工程と、その後、前記基体を平坦化する工程とを有し、前記マスクは、矩形状の第１の素子領域と第２の素子領域を含むチップ領域と、前記チップ領域を取り囲んで配置されたスクライブライン領域と、前記スクライブライン領域内に配置された位置決め用のマークパタンとを有し、前記位置決め用のマークパタンは、前記第１の素子領域と前記第２の素子領域との中間位置となるように前記スクライブライン領域内に配置され、前記第１の素子領域のパタン配置密度と前記第２の素子領域のパタン配置密度とが前記位置決め用のマークパタンに対して対称となるような位置に前記位置決め用のマークパタンが配置されている半導体装置の製造方法により、さらに、前記平坦化する工程は、ケミカル・メカニカル・ポリッシング法、もしくはケミカル・メカニカル・ラッピング法であることにより解決される。
【０００７】
さらに上記問題は上記の露光用マスクにより、さらに前記露光用マスクを用いて回路パタンを転写することにより、さらに前記パタン転写方法を用いて製造する固体素子の製造方法により解決される。
【０００８】
【発明の実施の形態】
（実施例１）
以下、本発明を実施例を用いて説明する。
【０００９】
ここでは最小設計寸法0.2μｍの256メガビットDRAM（ダイナミックランダムアクセスメモリ）級の大規模集積回路記憶素子の製造工程を例に説明する。
【００１０】
本実施例では開口数NA=0.60の縮小比5:1のKrFエキシマレーザ（露光波長248nm）縮小投影露光装置とハーフトーン位相シフトマスクを用い、露光装置の照明条件を輪帯照明条件(コヒーレンシ(sigma)値で外径sigma値0.8、内径sigma値0.4のドーナツ状照明光源形状条件)やコヒーレンシ値0.3の小sigma照明条件等を用いて最小設計寸法0.2μｍのパタンを基板上に転写した。
【００１１】
図２に露光ショット内のマスクパタン配置状態を模式的に示す。露光ショット３内にレイアウトの同じ２つのチップ１０−１、１０−２が並んで配置されている。重ね合わせ露光で位置決めに用いる露光装置用のマークパタン、重ね合わせずれ量を測定するための重ね合わせずれ検査パタン、その他の検査用パタン、QCパタンは通常スクライブ領域と呼ばれるチップ１０−１、１０−２以外の領域１１内に配置されている。露光装置用のマークパタンは、図１３に模式的に示したような十字形状のマーク３３、あるいは図１４、図１５に模式的に示したようなラインパタン群からなるマークパタン３４、３５等が用いられる。重ね合わせずれ検査パタンとしては例えば図１２に模式的に示したようなbox in boxパタン等が用いられる。図１２の重ねあわせずれ検査パタンは基板上に形成された被重ね合わせ層パタン３１に対して重ね合わせ層パタン３２が転写された状態を示している。重ね合わせずれ量は被重ね合わせ層パタン３１に対する重ね合わせ層パタン３２の相対的な位置ずれ量から求めることができる。
【００１２】
各チップ内のパタンは記憶素子パタンがまとめて配置されたメモリセルブロック１３、記憶素子に記憶したデータの読み書き等を制御するためのパタンが配置された周辺回路パタン領域１２に大別できる。又、両者のパタン密度は異なっていた。
【００１３】
露光装置で使用する位置決め用のマークパタンはＸ、Ｙ両方向用の１つを配置する場合、Ｘ方向用、Ｙ方向用の２つのマークパタンを配置する場合、Ｘ方向用、Ｙ方向用、ショット回転計測用の３つのマークパタンを配置する場合、等がある。
【００１４】
一方、ＣＭＰ法等を用いた基板平坦化工程では、基板上に形成されたパタンのパタン密度、パタン配置、研磨装置に依存してチップ内、ウエハ内で研磨量分布が生じる。例えば、基板上に穴パタンを形成し、この穴をタングステン膜で埋め込んだ後に穴部分に埋め込まれた部分以外のタングステン膜をＣＭＰ法で研磨して平坦化する場合、タングステン膜が埋め込まれた穴パタンのパタン密度が高い場合とパタン密度が低い場合とでは研磨速度が異なってくる。この場合、穴パタン密度に依存してＣＭＰ研磨後の基板表面凹凸が発生する。このため、周辺の穴パタン密度が変化している部分のようなＣＭＰ研磨速度が変化するような場所にマークパタンが配置されていると、マークパタンが研磨速度分布に応じて非対称に研磨されてしまう。ＣＭＰ法のような基板平坦化工程では、このようなパタン密度に依存した研磨分布に加えてウエハ面内での研磨分布も生じるため、研磨速度変化があるような部分に配置されたマークパタンの研磨ばらつき、非対称性はさらに大きくなってしまう恐れがある。以上で述べたような研磨の非対称性や研磨ばらつきはマークパタンの検出誤差を発生させるため、結果として重ね合わせ精度の劣化を生じさせてしまう。
【００１５】
上記問題を解決するには、マークパタンや検査用パタンを基板平坦化工程による基板表面凹凸の分布、ばらつきの影響を受けにくい位置に配置することが必要である。例えば、あるマークパタンの配置位置が、そのマークパタン周辺の基板上のパタン密度、配置が対称的になるようにすればよい。以下において、このようなパタン配置を実現した例について説明する。
【００１６】
例えば図２の例では、露光装置用のＸマークパタン１４を２つのチップ間の中心位置１７に重なるように配置している。ＸマークパタンはＸ方向の位置決めに用いるものであり、例えば図１４に示したようにＹ方向に平行な直線パタンが複数個配置されたパタン等を用いることができる。通常は図１に模式的に示したようにウエハ上に露光ショットを繰り返して配置するので、同一のパタンが上下左右に繰り返して隣接して配置される。すなわち、Ｘマークパタン１４の上下及び左右方向について、配置されたパタンのパタン密度は対称的になる。これによりＸマークパタン１４配置位置付近の研磨速度変化が抑えられるので、Ｘマークパタン１４は上下方向及び左右方向に対して対称的に平坦化研磨されるようになる。
【００１７】
同様に、Ｙ方向マークについても周辺に配置されたパタンのパタン密度が対称的になるような位置に配置することが好ましい。図２に示した例ではＹマークパタン１５をチップの中央付近のメモリセルブロック１３の中間位置１８に重なるように配置している。ＹマークパタンはＹ方向の位置決めに用いるものであり、例えば図１５に示したように図１４のマークパタンを９０度回転したものを用いることができる。
【００１８】
なお、マークパタン１４、１５は基板平坦化工程で直接研磨されるような断面構造であった。
【００１９】
以上で述べたようにしてマークパタンを配置したマスクパタンを基板上に転写した例を図３、図４に模式的に示す。図３ではマークパタン１５、１５”の中心がチップとチップの境界の中心線２１−１、２１−２上で、かつ、メモリセルブロック１３、１３’、１３”の中心線上１９−３に転写されている。図４では中心線２１−１、２１−２上で、かつ、メモリセルブロック間の中心線１８−２上にマークパタン１５、１５”の中心が重なるように転写されている。いずれの例でもマークパタン１５、１５”近傍に配置されたパタンのパタン密度分布は上下方向、左右方向に対して対称になるので、マークパタン１５、１５”は対称的に平坦化研磨されるようになる。
【００２０】
一方、重ね合わせずれ検査パタン１６−１〜１６−４についても同様に、各パタンの配置位置がそのマークパタン周辺のパタン密度、配置が対称的になるように配置すればよい。検査パタン１６−１〜１６−４も基板平坦化工程で表面が直接研磨されるような断面構造であった。図２に示した例では各メモリセルブロック１３のＹ方向中心１９−１、１９−２に重なるように配置している。
【００２１】
図２に示した例において、マークパタン１４、１５は重ね合わせずれ検査パタンについても例えば基板上に転写した結果チップとチップの境界の中心に配置することが好ましい。しかし、各ショットの左右に同じように重ね合わせずれ検査パタンを配置すると、基板上で左右の重ね合わせずれ検査パタンが重ね合わされて転写されてしまうので、重ね合わせずれ検査パタンとして用いることができなくなってしまう。そこで、周辺パタンの対称性をできるだけ保ちながら、かつ、左右の重ね合わせずれ検査パタンが基板上で重なって転写されないようにするために、例えば図５に模式的に示したように中心線１９−４が重ね合わせずれ検査パタン２０−１、２０−２の境界となるように重ね合わせずれ検査パタン２０−１、２０−２を配置すればよい。このとき、チップとチップの境界の中心となる中心位置２１−１、２１−２と各検査パタンの中心とを重ねて配置することはできる。図５に示したように配置したマスクパタンを基板上に転写すると、図６に模式的に示したように図１チップＥとチップＦ及びチップＦとチップＧとのそれぞれの境界の中央線２１−１、２１−２と各検査パタン２０−１、２０−２、２０−１’、２０−２’の中心が重なり、また、メモリセルブロックの中央線１９−４の上下位置に各検査パタンが配置される。重ね合わせずれ検査パタンをメモリセルブロック１３の間に配置した場合も同様である。
【００２２】
図７はメモリセルブロックの中心線１９−６上に重ね合わせずれ検査パタン２０−１、２０−２を横に並べて配置した例である。この例ではチップＥとチップＦ、チップＦとチップＧとの境界の中心線２１−１、２１−２の両側に各中心線について対称に配置した。この場合にはＹ方向に対して対称に、Ｘ方向に対してもほぼ対称なパタン配置となる。これにより検査パタンはほぼ対称的に平坦化研磨されるので、研磨分布等に起因した検出誤差を抑えることができる。
【００２３】
ところで、実際のデバイス製造では複数層で基板平坦化工程を行なう場合がある。この場合、すべてのマークパタンを最適な位置に配置することが困難になってくる。そこで、転写パタン層に優先順位をつけて、最適配置位置から順に配置していくことになる。ここで優先順位としては、基板平坦化研磨ばらつきの影響を受けやすい方から、さらに、必要重ね合わせ精度が高い方から配置すればよい。例えば図８に示した例では、重ね合わせずれ検査パタンがメモリセルブロック１３のＹ方向中心線１９−４を中心に上下に片側３個づつ配置されているが、重ね合わせずれ検査パタン２０ー１及び２０−２が研磨の影響をもっとも受けやすく、かつ、最も高い重ね合わせ精度が要求される層間の重ね合わせずれを測定する際に用いるパタンとした。なお、ここでは検査パタン２０ー１、２０−２は同一のパタンである。パタン２０−３、２０−４はパタン２０−１の次に研磨の影響を受けやすく、また、パタン２０−１と同じ重ね合わせ精度が要求される層間の合わせずれ測定パタンとした。パタン２０−５はパタン２０−３と同程度に研磨の影響を受けやすいが要求重ね合わせ精度はパタン２０−３よりも大きな層間の合わせずれ測定パタンとした。チップの左右で中心線１９−４の上下に分けて配置しているのは、図５で説明したようにウエハ上で左右のパタンが重ならないようにするためである。パタン２０−３とパタン２０−４は同一、パタン２０−５とパタン２０−６は同一パタンである。
【００２４】
露光装置で重ね合わせ露光する際に用いる位置決め用のマークパタンについても同様に優先順位をつけて最適位置から順に配置していけばよい。例えば図９に示した例では、マークパタン１５−１、１５−２、１５−３、１５−４の順に平坦化研磨のばらつき等の影響を受けやすい順番となっている。
【００２５】
図１０に示した例ではショット内のパタン密度がショット中心に対してＸ、Ｙ方向に対してほぼ対称に分布するようにパタンが配置されている。このため、例えばメモリセルブロック１３の中心線１９−７〜１９−１０上、メモリセルブロック１３の間の中心線１８−１〜１８−３上、チップとチップの境界の中心線１７上、ショットの四隅位置において、基板上にパタンを転写したときに周辺のパタン密度がほぼ対称になる。そこで、重ね合わせ露光で用いるＸマークパタン２７、２８をショット下部のスクライブ領域の中心２１−４と中心線１９−７、１７との交点上に、Ｙマークパタン２５、２６をショット左側のスクライブ領域の中心２１−１と中心線１９−９、１８−１との交点上に配置した。また、重ね合わせずれ検査パタン１６−１〜１６−４はショット左右のスクライブ領域に、パタンを基板上に転写した際に重ならないようにメモリセルブロック１３の中心線１９−８、１９−１０の上下に、かつ、スクライブ領域の中心線２１−１、２１−２上に配置した。
【００２６】
また、ショットの四隅にも重ね合わせずれ検査パタン２４−１〜２４−４を配置した。ショットコーナー部の基板上に転写されたパタンの模式図を図１１に示す。図１のショット配置を例に用いて説明すると、チップＡ、Ｂ、Ｃ、Ｄが接するショットのコーナー部分に重ね合わせずれ検査パタン２４−１〜２４−４が転写されている。ここで、２４−１はチップＢの左下隅、２４−２はチップＤの左上隅、２４−３はチップＣの右上隅、２４−４はチップＡの右下隅にそれぞれ配置されたものである。各チップとチップの境界の中央線２１−３、１９−８はショット４辺のスクライブ領域の中心線と一致している。図１０に示した例ではチップ内のパタン密度が上下、左右方向に対してほぼ対称であったので、ショットの四隅位置に対する周辺のパタン密度はほぼ対称になる。従って、検査パタン２４−１〜２４−４は基板平坦化工程で対称的に研磨されるようになる。
【００２７】
なお、図１０に示した例では、マークパタン２５、２７は基板平坦化工程でマークパタン上に積層されたシリコン酸化膜が研磨されるような断面構造であった。すなわち、基板平坦化工程後のマークパタン上のシリコン酸化膜厚が均一になるようにすることでマークパタン検出誤差を抑えるようにしたものである。
【００２８】
（実施例２）
次に、最小設計寸法0.2μｍの64メガビットDRAM（ダイナミックランダムアクセスメモリ）級の半導体メモリ素子とゲート寸法0.25μｍの半導体論理素子の両方を同一チップ上に集積した大規模集積回路素子の製造工程用マスクのマスクパタンを例に説明する。パタン配置を図１６に模式的に示す。露光ショット３内にスクライブ領域１１、メモリ素子領域４１、論理素子領域４０が配置されている。ここで、基板平坦化工程時に基板上に形成されて平坦化研磨されるパタンのパタン密度はメモリ素子領域４１と論理素子領域４０とで異なっていた。また、各領域内でのパタン配置密度はほぼ一様で、各領域内のパタン密度の変化は基板平坦化研磨の研磨速度変化が十分小さい範囲内となる程度であった。
【００２９】
露光装置で重ねあわせ露光する際に用いるＹマークパタン２９の中心がメモリ素子領域４１のＹ方向の中心線４２上に重るように、Ｘマークパタン３０の中心がチップのＸ方向の中心線４４上に重なるように配置した。また、重ね合わせずれ検査パタン１６−１〜１６−４は中心線４２および中心線４３の上下に配置した。ここで、中心線４２上にはＹマークパタン２９を優先して配置したため、基板上に形成された回路パタンとＹマークパタン２９を検出して位置決めして転写した回路パタンとの重ね合わせずれ量を測定するための重ね合わせずれ検査パタン１６−１と１６−２をＹマークパタン２９の上下に配置した。なお、マークパタン２９、３０は基板平坦化工程であるＣＭＰ工程により研磨されるパタン断面構造であった。また、重ね合わせ検査パタン１６−１〜１６−４の基準側パタンも同様にＣＭＰ工程で研磨される断面構造であった。
【００３０】
各マークパタンおよび重ね合わせ検査パタンを配置した位置は周辺に配置されたパタンのパタン密度分布の対称軸近傍位置とした。
【００３１】
（実施例３）
図１７はメモリ素子と論理素子を同一チップ上に形成した別のメモリ・ロジック混載型半導体装置のパタン配置を模式的に示した図である。チップ３内に論理素子領域４０、メモリ素子領域４１−１、４１−２が配置されている。基板平坦化工程で研磨、平坦化されるパタンの密度は論理素子領域４０とメモリ素子領域４１−１，４１−２間で異なっていた。また、その他の層のパタンのパタン密度についても、論理素子領域４０とメモリ素子領域４０−１、４０−２とで異なっていた。
【００３２】
この例ではＹマークパタン２９を論理素子領域の中心線４３上で、かつ、スクライブ領域の中心線２１−１上に配置した。同様にＸマークパタン３０をチップ中心線４４上で、かつ、スクライブ領域の中心線２１−４上に配置した。重ね合わせずれ検査パタン２４−１〜２４−４はチップの四隅位置に配置した。この場合もマークパタンおよび重ね合わせ検査パタン配置位置は周辺パタン配置がほぼ対称になるような位置である。
【００３３】
なお、基板上にパタンが転写された状態では左右に隣接したショットのスクライブ領域の中心線２１−１と中心線２１−２とは重なって転写されている。同様に上下に隣接したショットのスクライブ領域の中心線２１−３と中心線２１−４とは重なって転写されている。また、ターゲットパタン２９、３０及び重ね合わせずれ検査パタン２４−１〜２４−４は基板平坦化工程で平坦化研磨されるパタン断面構造となっていた。また、重ね合わせずれ検査パタン１６−９、１６−１０は検査パタン１６−９、１６−１０の被重ね合わせ層で形成したパタン上に積層されたシリコン酸化膜が基板表面平坦化工程で研磨されるような断面構造であった。重ね合わせずれ検査パタン２４−１〜２４−４、１６−１、１６−２はいずれもマークパタン２９、３０を検出して基板上に形成された被重ね合わせ層パタンに対して位置決めして重ね合わせ露光した重ね合わせ層パタンと、被重ね合わせ層パタンとの重ね合わせ精度を測定する際に用いるものである。
【００３４】
以上で説明したようにマークパタンを配置する際、配置するマークパタンが複数個ある場合、マークパタンが対称的に研磨されるような位置あるいはその近傍で非対称研磨量が十分小さくなるような位置に必ずしも配置できるとは限らない。このような場合、例えば図１８に模式的に示したようにマークパタン３６の周辺にダミーパタン３７を配置して、マークパタン３６の研磨対称性を改善することもできる。この場合のダミーパタンの配置は、研磨によるマークパタン非対称削れが十分に抑えられるようなパタン形状、パタン密度、配置領域サイズに設定することが望ましい。
【００３５】
（実施例３）
図１９は本発明のマスクパタンレイアウト方法を用いて製造したマスクを用いたマスクパタン露光方法を実現する露光装置の構成例である。光源７１から発する光は、フライアイレンズ７２、アパーチャ７０、コンデンサレンズ７３、７５及びミラー７４を介してマスク７７を照明する。光学条件のうち、コヒーレンシはアパーチャ７６の開口部の大きさを変化させることにより調整した。
【００３６】
マスク７７上には異物付着によるパタン転写不良を防止するためのペリクル７８が設けられている。マスク７７上に描かれたマスクパタンは、投影レンズ８０を介して試料基板であるウエハ８１上に投影される。なお、マスク７７はマスク位置制御手段９１で制御されたマスクステージ７９上に載置され、その中心と投影レンズ８０の光軸とは正確に位置合わせがなされている。
【００３７】
ウエハ８１は、試料台８２上に真空吸着されている。試料台８２は、投影レンズ８０の光軸方向すなわちＺ方向に移動可能なＺステージ８３上に載置され、さらにＸＹステージ８４上に搭載されている。Ｚステージ８３及びＸＹステージ８４は、主制御系８９からの制御命令に応じてそれぞれの駆動手段８７、８８によって駆動されるので、所望の露光位置に移動可能である。その位置はＺステージ８３に固定されたミラー８６の位置として、レーザ測長機８５で正確にモニタされている。また、ウエハ８１の表面位置は、通常の露光装置が有する焦点位置検出手段で計測される。計測結果に応じてＺステージ８３を駆動させることにより、ウエハ８１の表面は常に投影レンズ８０の結像面と一致させることができる。
【００３８】
ウエハ８１上に形成された回路パタンに対してマスク７７上の回路パタンを重ね合わせ露光する場合、ウエハ８１上に形成されたマークパタンの位置をアライメント検出光学系９３を用いて検出し、検出結果からウエハ８１を位置決めして重ね合わせ転写する。
【００３９】
主制御系８９はネットワーク装置９４と接続されており、露光装置状態の遠隔監視等が可能である。
【００４０】
（実施例４）
図２０は、本実施例で製造した半導体集積回路素子の一部分を示した断面模式図である。図は蓄積電極形成後に絶縁膜を積層した工程での断面を示した。Ｐ型のＳｉ半導体１０１を基板に用い、その表面に公知の素子分離技術を用いて埋め込み型素子分離領域１０２を形成する。次に、例えば厚さ150nmの多結晶シリコンと厚さ200nmの酸化シリコンを積層した構造のワード線１０５を形成する。通常の工程を経て素子領域１００とデータ線１０９を接続するデータ線コンタクトパタン１０８を形成し、さらに多結晶シリコン又は高融点金属シリサイド、あるいはこれらの積層膜などから成るデータ線１０９を形成し、さらに多結晶シリコンからなる蓄積電極１１４を形成する。その後、五酸化タンタルを被着してキャパシタ用絶縁膜１１５を形成する。キャパシタ用絶縁膜としては、五酸化タンタル以外にも窒化シリコン、酸化シリコン、強誘電体、あるいはこれらの複合膜などを用いることもできる。ひきつづき多結晶シリコン、高融点金属、高融点金属シリサイド、あるいはAl、Cu等の低抵抗な導体を被着しプレート電極１１６を形成する。ここでは代表的な製造工程のみを説明したが、これ以外は通常の素子製造工程を用いた。
【００４１】
ここに示した例では、例えばデータ線コンタクトパタン１０８を形成するために、レジストパタンをマスクにコンタクト孔を形成した後タングステン膜を積層し、ＣＭＰ法により基板表面を研磨してコンタクト孔内にのみタングステン膜が残るようにした。データ線１０９を形成するためのレジストパタン転写工程ではデータ線コンタクトパタン１０８を形成する際に同時に形成したマークパタンを用いたので、基板平坦化工程で研磨される断面構造であった。そこで、このとき用いるマークパタンおよび重ね合わせ検査パタンを上記で説明したように周辺パタンのパタン密度が対称になるような位置に配置した。
【００４２】
次に、上述の半導体集積回路素子を製造するためのリソグラフィ工程で形成したパタンについて説明する。図２１に製造した半導体集積回路素子を構成する代表的なパタンのメモリ部のパタン配置を示す。ワード線１２２、データ線１２４、アクティブ領域１２１、データ線コンタクト孔１２３、蓄積電極１２６、電極取り出し孔１２５のパタンが配置されている。本実施例では、ワード線１２２、データ線１２４のパタン転写にハーフトーン位相シフトマスクを、蓄積電極１２６のパタン転写にレベンソンタイプの位相シフトマスクを用いた。また、データ線コンタクト孔１２３、電極取り出し孔１２５のパタン転写にもハーフトーン位相シフトマスクを用いた。
【００４３】
データ線コンタクト孔１２３と同時に転写されるマークパタンおよび重ね合わせ検査パタンはデータ線１２６のパタン転写時に用いられるため、前述のようにこれらパタンを周辺パタンのパタン密度が対称になるような位置に配置した。
【００４４】
以上で説明したようにして製造したマスクを用いることにより基板平坦化工程でのマークパタンおよび重ね合わせ検査パタンの非対称研磨を抑えることができるため、マークパタン検出だまされ、検出ばらつきを抑制することができる。これにより重ね合わせ精度を向上し、結果として上記大規模集積回路素子を高い歩留まりで製造することができる。
【００４５】
なお、露光手段はＫｒＦやＡｒＦ等のエキシマレーザーに限らず、ＥＢやＥＵＢを用いても良いことは言うまでもない。
【００４６】
【発明の効果】
以上本発明によれば基板平坦化工程でのマークパタンや重ね合わせ検査パタンの非対称研磨を抑制することができるため、マークパタンの検出誤差を抑え、高精度な重ね合わせを実現できる。さらにこれにより、固体素子を高い歩留まりで製造することが可能となる。
【図面の簡単な説明】
【図１】基板上の露光ショット配列例を示した模式図。
【図２】本発明の一実施例を示した模式図。
【図３】本発明によるパタン配置の一例を示した模式図。
【図４】本発明によるパタン配置の一例を示した模式図。
【図５】本発明によるパタン配置の一例を示した模式図。
【図６】本発明によるパタン配置の一例を示した模式図。
【図７】本発明によるパタン配置の一例を示した模式図。
【図８】本発明によるパタン配置の一例を示した模式図。
【図９】本発明によるパタン配置の一例を示した模式図。
【図１０】本発明によるパタン配置の一例を示した模式図。
【図１１】本発明によるパタン配置の一例を示した模式図。
【図１２】重ね合わせずれ検査パタンの一例を示した模式図。
【図１３】重ね合わせ露光用ターゲットパタンの一例を示した模式図。
【図１４】重ね合わせ露光用Ｘ方向ターゲットパタンの一例を示した模式図。
【図１５】重ね合わせ露光用Ｙ方向ターゲットパタンの一例を示した模式図。
【図１６】本発明によるパタン配置の一例を示した模式図。
【図１７】本発明によるパタン配置の一例を示した模式図。
【図１８】本発明によるターゲットパタンの一例を示した模式図。
【図１９】露光装置の構成を示した模式図。
【図２０】実施例で製造した半導体装置の断面の一部分を示した模式図。
【図２１】実施例で製造した半導体装置のパタン配置模式図。
【符号の説明】
１：基板、２：露光ショット、３：チップパタン領域、４：スクライブ領域、１０−１、１０−２：チップ、１１：スクライブ領域、１２、１２’、１２”：第１のパタン領域、１３、１３’、１３”：第２のパタン領域、１４：Ｘマークパタン、１５、１５’、１５−１〜１５−４、１５−１’〜１５−４’：Ｙマークパタン、１６−１〜１６−１０：重ね合わせずれ検査パタン、１７：チップ境界中心線、１８−１：第２のパタン領域間の中心線、１９−１〜１９−１０：第２のパタン領域の中心線、２０−１〜２０−６：重ね合わせずれ検査パタン、２１−１〜２１−３：チップ境界の中心線、２４−１〜２４−４：重ね合わせずれ検査パタン、２５、２６、２９：Ｙマークパタン、２７、２８、３０：Ｘマークパタン、３１：被重ね合わせ層パタン、３２：重ね合わせ層パタン、３３、３４、３５：マークパタン、３６：マークパタン、３７：ダミーパタン、４０：論理素子回路領域、４１：メモリ素子回路領域、４２：メモリ素子領域のＹ方向中心線、４３：論理素子領域のＹ方向中心線、４４：チップのＸ方向中心線、７０：アパーチャ、７１：光源、７２：フライアイレンズ、７３、７５：コンデンサレンズ、７４：ミラー、７７：マスク、７６：アパーチャ、７８：ペリクル、８０：投影レンズ、８１：ウエハ９１：マスク位置制御手段、７９：マスクステージ、８２：試料台、８３：Ｚステージ、８４：ＸＹステージ、８９：主制御系、８７、８８：駆動手段、８６：ミラー、８５：レーザ測長機、９３：アライメント検出光学系、９４：ネットワーク装置、１０１：半導体基板、１０２：埋め込み型素子分離領域、１０５：ワード線、１０８：データ線、１１４：蓄積電極、１１５：キャパシタ用絶縁膜、１１６：プレート電極、１２２：ワード線、１２４：データ線、１２１：アクティブ領域、１２３：データ線コンタクト孔、１２６：蓄積電極、１２５：電極取り出し孔。

Claims

基体上にレジスト膜を塗布する工程と、
マスクを用いて露光して、前記レジスト膜をパターニングする工程と、
その後、前記基体を平坦化する工程とを有し、
前記マスクは、矩形状の第１の素子領域と第２の素子領域を含むチップ領域と、前記チップ領域を取り囲んで配置されたスクライブライン領域と、前記スクライブライン領域内に配置された位置決め用のマークパタンとを有し、前記位置決め用のマークパタンは、前記第１の素子領域と前記第２の素子領域との中間位置となるように前記スクライブライン領域内に配置され、前記第１の素子領域のパタン配置密度と前記第２の素子領域のパタン配置密度とが前記位置決め用のマークパタンに対して対称となるような位置に前記位置決め用のマークパタンが配置されていることを特徴とする半導体装置の製造方法。
前記平坦化する工程は、ケミカル・メカニカル・ポリッシング法、もしくはケミカル・メカニカル・ラッピング法によることを特徴とする請求項１記載の半導体装置の製造方法。
基体上にレジスト膜を塗布する工程と、
マスクを用いて露光して、前記レジスト膜をパターニングする工程と、
その後、前記基体を研磨により平坦化する工程とを有し、
前記マスクは、矩形状の複数の素子領域を含む第１のチップ領域及び第２のチップ領域と、前記第１のチップ領域及び前記第２のチップ領域を取り囲んで配置されたスクライブライン領域と、前記スクライブライン領域内に配置された位置決め用のマークパタンとを有し、前記位置決め用のマークパタンは、前記第１のチップ領域及び前記第２のチップ領域の中間位置となる前記スクライブライン領域内に配置され、前記第１のチップ領域内で前記位置決め用のマークパタン近傍に配置された第１の素子領域のパタン配置密度と、前記第２のチップ領域内で前記位置決め用のマークパタン近傍に配置された第２の素子領域のパタン配置密度とは、前記位置決め用のマークパタンに対して対称となるような位置に前記位置決め用のマークパタンが配置されていることを特徴とする半導体装置の製造方法。
基体上にレジスト膜を塗布する工程と、
マスクを用いて露光して、前記レジスト膜をパターニングする工程と、
その後、前記基体を研磨により平坦化する工程とを有し、
前記マスクは、矩形状の第１の素子領域と第２の素子領域を含むチップ領域と、前記チップ領域を取り囲んで配置されたスクライブライン領域と、前記スクライブライン領域内に配置された位置決め用のマークパタンとを有し、前記第１の素子領域内のパタン配置密度はほぼ一様であり、前記位置決め用のマークパタンは、前記第１の素子領域の互いに対向する辺と辺との中間位置となるように前記スクライブライン領域内に配置されていることを特徴とする半導体装置の製造方法。