JP3660474B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、高融点金属を用いた配線或いは電極を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体デバイスの高集積化及び高速化に対する要求が高まりつつある。これらの要求を実現するために、素子間および素子寸法の縮小化、微細化が進められる一方、内部配線材料の低抵抗化などが検討されている。
【０００３】
とりわけＲＣ遅延が顕著に現れるワード線では、低抵抗化が大きな課題となっている。そこで、最近ではワード線の低抵抗化を図るため、多結晶シリコン膜と金属シリサイド膜との２層構造からなるポリサイドゲートが広く採用されている。高融点金属シリサイド膜は、多結晶シリコン膜に比べ抵抗が約１桁低いので、低抵抗配線の材料として有望である。なお、高融点金属シリサイド膜としては、タングステンンリサイド（ＷＳｉ）が最も広く使われている。
【０００４】
しかしながら、０．２５μｍ以下の微細な配線に対応するためには、さらに配線の低抵抗化を図って遅延時間を短縮することが求められている。ポリサイド構造を用いてシート抵抗１Ω／□以下の抵抗を有するゲート電極を実現するためには、シリサイド層の膜厚を厚くしなけれはならない。ゲート電極を厚くすると、加工や電極上の層間絶縁膜の形成が困難になるため、電極のアスペクト比を大きくすることなく、低いシート抵抗を達成することが要求されている。
【０００５】
そのためには、金属シリサイドよりも比抵抗値の低い高融点金属を直接ゲート酸化膜上に形成するメタルゲート電極の開発が必須である。
しかし、高融点金属膜は非常に酸化されやすく、４５０℃程度の温度で酸化物となる。そのため、例えば層間絶縁膜の成膜に際し酸化性雰囲気を用いるシリコン酸化膜を高融点金属膜上に成膜すると、高融点金属膜表面或いは全てが酸化され、絶縁体となる。また、高融点金属の酸化は体積膨張を伴い、高融点金属表面の凹凸が激しくなる。シリコン酸化膜の表面は、金属膜表面の凹凸を反映し、モフォロジ荒れという形で顕在化する。従って、高融点金属膜上の層間絶縁膜は、非酸化性雰囲気で成膜が可能なシリコン窒化膜が良く用いられる。
【０００６】
しかしながら、層間絶縁膜の成膜以前に高融点金属膜表面に酸化物が存在する場合、非酸化性雰囲気でシリコン窒化膜の成膜を行っても、表面荒れが生じることがある。具体的には、タングステン膜上に酸化物層が存在すると、シリコン窒化膜形成後に表面荒れが起きる。
【０００７】
タングステンの酸化物は、６００〜７００℃付近で相転移が起こり針状結晶となる。シリコン窒化膜は７００〜８００℃程度の基板温度で成膜されるため、成膜前の加熱段階でタングステン表面に針結晶が形成され、その上に成膜を行うことによりシリコン窒化膜の表面荒れが起きる。このような表面荒れは救μｍ単位の大ささで起こるため、０．１μｍ世代のデバイスでは無視できない問題であり、高融点金属膜を用いた配線あるいは電極の実現にあたり致命的な課題と言える。
【０００８】
また、この問題は成膜時に限らず、６００℃以上に加熱すると相転移が起こるため、成膜以外の窒素雰囲気中のアニール処理に際しても数μｍ単位の針状の酸化物が発生してしまう。
【０００９】
【発明が解決しようとする課題】
上記したように、高融点金属の表面に酸化物がある状態で加熱すると、該酸化物が相転移を起こし、配線或いは電極の形状が変化するという問題があった。
本発明の目的は、高融点金属からなる配線或いは電極の形状変化を防ぎ、信頼性の高い半導体装置を形成し得る半導体装置の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
［構成］
本発明は、上記目的を達成するために以下のように構成されている。
（１） 本発明（請求項１）は、高融点金属膜を６００℃以上に加熱処理する工程を含む半導体装置の製造方法において、前記高融点金属膜表面に形成された酸化物層を除去した後、前記加熱処理を非酸化性雰囲気で行うことを特徴とする。
（２） 本発明（請求項２）の半導体装置の製造方法は、半導体基板上に高融点金属膜の表面に形成された酸化物層を除去する除去工程と、前記半導体基板を６００℃以上に加熱し、前記高融点金属膜上に成膜を行う工程とを含むことを特徴とする。
【００１１】
本発明の好ましい実施態様を以下に示す。
ポリシリコン，ＴｉＮ，Ａｌ，或いはＷのような導電性被膜、又はシリコン窒化膜のような絶縁性被膜が成膜される。
【００１２】
前記酸化物を除去する工程として、該酸化物層の水和物を形成する溶液に浸す。
前記溶液が、硫化水素酸，フッ化水素酸，塩化水素酸，アンモニア或いはコリンを含む溶液である。
【００１３】
前記酸化物を除去する工程は、該酸化物層と反応して水和物を形成する研磨液を用いた化学的機械研磨法による。
前記研磨液が、希硫酸，希フッ酸或いは希硝酸を含む溶液である。
【００１４】
また、前記酸化物層の除去を行った後、前記高融点金属膜上に非酸化性雰囲気をソースガスとして用いた化学気相成長法によって成膜を行う。
またさらには、イオン注入を行って拡散層を形成し、前記酸化物層を除去した後、非酸化性雰囲気中で拡散層の活性化のためのアニールを行う。
【００１５】
［作用］
本発明は、上記構成によって以下の作用・効果を有する。
高融点金属の酸化物は、６００〜７００℃で相転移を起こし、針状結晶となる。そこで、６００℃以上に過熱する前に針状結晶を形成する酸化物を除去することによって、加熱してもシリコン窒化膜の表面荒れが起こることがない。
【００１６】
また、ウエットエッチング法を用いて高融点金属の酸化物を除去する際、該酸化物は直接溶液に溶けるのではないことが発明者の研究に判明した。高融点金属の酸化物は、溶液と反応し水和物が生成され、この水和物が溶けて除去される。従って、酸化物の除去には、該酸化物と反応し水和物を生成する溶液を用い、且つ該溶液の水溶液を用いることが好ましい。
【００１７】
また、化学的機械研磨法による前記酸化物の除去においても、該酸化物と反応し水和物を形成する研磨液を用いることによって、効率よく該酸化物を除去することができる。
【００１８】
【発明の実施の形態】
本発明の実施の形態を以下に図面を参照して説明する。
［第１実施形態］
本実施形態では、２０％に希釈した硫化水素酸水溶液と硫化水素酸（９９％）とのタングステン酸化物の除去効果を比較結果について述べる。
【００１９】
タングステン膜を９０秒間程度酸素プラズマにさらすことによって、その表面に約１０ｎｍのタングステン酸化物を形成した試料を、それぞれの溶液に浸してエッチングを行った。
【００２０】
図１に二つの溶液のエッチング効果を示す。図から分かるように、タングステン表面の酸化物は、処理時間とともにエッチングされその膜厚が減少していくが、２０％に希釈した硫酸の方がそのエッチング効果が大きいことが分かる。
【００２１】
この実験結果から、硫酸自体が酸化物除去に関わっているのではないということが導き出される。つまり、酸化物の除去は、硫酸を仲介して水溶性のタングステン酸水和物（ＷＯ3 ・Ｈ2 Ｏ）が形成され、タングステン酸水和物が水に溶けることによって行われていると考えられる。
【００２２】
なお、このような除去作用は、希択した硫化水素酸水溶液に限らず、フッ化水素酸や塩化水素酸にも起こっていることが確認された。また、酸系の薬品に限らずアルカリ系の薬品でも同様な除去作用が起こっており、アンモニアやコリン（ＴＭＡＨ）等でも希釈することで、酸化物の除去効果が高くなることが確認された。 なお、好ましい硫酸の希釈率は、１０〜８０％の範囲である。
【００２３】
また、タングステン以外の高融点金属でも同様に、溶液を希釈することでよりエッチング効果が高まることが確認された。
［第２実施形態］
次いで、高融点金属膜上の酸化物を除去した後にシリコン窒化物を成膜し、該シリコン窒化膜の表面荒れを観察した。
【００２４】
図２は本発明の第２実施形態に係わる配線の製造工程を示す工程断面図である。
先ず、図２（ａ）に示すように、単結晶シリコン基板１１上に薄い酸化膜１２（膜厚５ｎｍ）を形成する。次いで、タングステン・ターゲット及びＡｒとＮ2 との混合ガスをスパッタリングガスとして用いた反応性スパッタリング法によって窒化タングステン膜１３（膜厚５ｎｍ）を全面に堆積し、さらにスパッタリング法によってタングステン膜１４（膜厚１００ｎｍ）を全面に堆積する。
【００２５】
タングステン膜１４の堆積後、反応容器から大気中に取り出すと、タングステン膜１４と大気中の酸素とが反応し、図２（ｂ）に示すように、タングステン膜１４上にタングステン酸化物層１５が形成される。
【００２６】
次いで、図２（ｃ）に示すように、例えば２０％に希釈した硫化水素酸水溶液に浸すことにより、選択的に酸化物層１５を除去する。
そして、図２（ｄ）に示すように、水素のような非酸化性雰囲気中で、シリコン基板１１を７００〜８００℃の温度に加熱し、シランとアンモニアガスを流し、タングステン膜１４上にＣＶＤ法によりシリコン窒化膜１６を堆積する。
【００２７】
シリコン窒化膜１６の表面を観察した結果、表面荒れが起きておらず、均一に成膜されていることが確認された。
［第３実施形態］
次に、本先明をＭＯＳ型トランジスタのゲート電極の形成に適用した例について説明する。
【００２８】
図３〜５は本発明の第２実施形態に関わるトランジスタの製造工程を示す工程断面図である。
先ず、第２実施形態と同様に、Ｐ型の単結晶シリコンからなる基板１１上に薄い酸化膜１１（膜厚５ｎｍ），窒化タングステン膜１３（膜厚５ｎｍ）及びタングステン膜１４（膜厚１００ｎｍ）を全面に順次堆積する。そして、反応容器から取り出し大気中にさらすと、図３（ａ）に示すように、表面のタングステン膜１４と大気中の酸素と反応し、タングステン膜１４上にタングステン酸化物層１５が形成される。
【００２９】
次いで、１０％に希釈した硫化水素酸水溶液に浸すことにより、酸化物層１５を除去した後、図３（ｂ）に示すように、水素のような非酸化性雰囲気中でシリコン基板１１を７００〜８００℃の温度に加熱し、シランとアンモニアガスを流し、タングステン膜１４上にＣＶＤ法を用いてシリコン窒化膜１６（膜厚２００ｎｍ）を７００〜８００℃の基板温度で堆積する。シリコン窒化膜１６の成膜に先立ち、酸化物層を選択的に除去することによってシリコン窒化膜１６は表面荒れを起こすことなく均一に成膜される。
【００３０】
次いで、シリコン窒化膜１６上にスピンコート法により約１μｍの膜厚でフォトレジストを塗布し、露光・現像処理して例えば０．１５μｍ幅のレジストパターンを形成する。次いで、レジストパターンをマスクとし、シリコン窒化膜１６をエッチングした後、レジストパターンを酸素プラズマアッシングを用いて除去する。そして、シリコン窒化膜をマスクとして、タングステン膜１４及び窒化タングステン膜１３をエッチングし、図３（ｃ）に示すように、配線を形成する。
【００３１】
次いで、所定領域をレジストマスクで被覆した後、例えば加速エネルギー３０ｋｅＶ、ドーズ量５×１０14ｃｍ-2程度でＡｓをイオン注入し、Ｎ- 型拡散層１７を形成する。そして、レジストパターンを酸素プラズマアッシングを用いて除去する。
【００３２】
この酸素プラズマアッシングによって、タングステンが酸化されるため、図４（ｄ）に示すように、タングステン膜の側面にタングステン酸化物層１８が形成される。
【００３３】
タングステン酸化物層１８が形成された状態でＮ- 型拡散層１７を活性化させるためアニールを行うと、相転移を起こし針状結晶が形成される。そこで、図４（ｅ）に示すように、タングステン膜表面の酸化物層１５の除去と同様に、希硫酸に浸しタングステン膜１４側面のタングステン酸化物層１８を選択的に除去する。そして、窒素や水素のような非酸化性雰囲気中で９５０℃３０秒の短時間加熱処理（ＲＴＰ）を施し、Ｎ- 型拡散層１７を活性化させる。
【００３４】
次いで、水素のような非酸化性雰囲気中でシリコン基板１１を７００〜８００℃に加熱し、シランとアンモニアガスを流し、シリコン窒化膜１６を含むシリコン基板１１の表面にシリコン窒化膜２０を堆積した後（図４（ｆ））、シリコン窒化膜２０をエッチングすることによって、タングステン膜１４および窒化タングステン膜１３からなるゲート電極がシリコン窒化膜１６，２０で囲まれた構造を形成する（図５（ｇ））。
【００３５】
次いで、図５（ｈ）に示すように、加速電圧６０ＫｅＶ，ドーズ量７×１０16ｃｍ-2程度でＡｓのイオン注入を行い、Ｎ+ 型拡散層２１を形成する。そして最後に、アニールしてＮ+ 型領域２１を活性化させることによって、ＬＤＤ構造のトランジスタが形成される。
【００３６】
次いで、水素のような非酸化性雰囲気中でシリコン基板１１を７００〜８００℃に加熱し、シランとアンモニアガスを流し、全面にシリコン窒化膜２２を堆積する。そして、タングステン膜１４上に開口部を有するレジストパターンを形成し、シリコン窒化膜２２をＲＩＥ法を用いてエッチングすることによって、タングステン膜１４に接続するコンタクトホール２３を形成する。そして、レジストパターンをプラズマアッシングによって除去する。このプラズマアッシングの際、タングステン膜１４が酸化され、タングステン膜１４上にタングステン酸化物層２４が形成される（図５（ｉ））。
【００３７】
次いで、希釈硫酸に浸すことによって、タングステン酸化物層２４を除去する。そして、水素のような非酸化性雰囲気中でシリコン基板１１を７００〜８００℃に加熱し、シランガスを流し、ポリシリコン膜２５をＣＶＤ法によって全面に堆積した後、ＣＭＰ法を用いてシリコン窒化膜２２上のポリシリコン膜２５を除去し、コンタクトホール２３中にポリシリコン膜２５を埋め込み形成する( 図５（ｊ）) 。
【００３８】
以上説明したように、ゲート電極表面，側面の酸化物層を除去した後、成膜，アニールを行うことによって、針状の酸化物が形成されず、ゲート電極の形状変化が起こらない。
【００３９】
なお、本実施形態では、Ｎ- 型拡散層１７を形成した直後にＲＴＰを行って電気的に活性化させているが、イオン注入後すぐに活性化を行わず、Ｎ+ 型拡散層形成後に両方の拡散層を活性化させても良い。但し、Ｎ- 型拡散層１７形成後、ゲート電極側壁のシリコン窒化膜を成膜する際に基板が６００℃以上に加熱されるので、この場合もタングステン膜１４側面の酸化物層１８を予め除去する必要がある。
【００４０】
［第４実施形態］
次いで、本発明を相補型ＭＯＳＦＥＴ（ＣＭＯＳＦＥＴ）の形成に適用した例について説明する。
【００４１】
図６〜１０は、本発明の第４実施形態に係るＣＭＯＳＦＥＴの製造方法を示す工程断面図である。
先ず、シリコン基板３０表面の所定領域に、フォトリソグラフィ技術を用いてレジストパターンを形成する。そして、レジストパターンをマスクとしてシリコン基板３０にＢ，Ｇａ或いはＩｎをイオン注入し、Ｐウェル領域３１を形成する。そして、所定領域のシリコン基板３０の表面にレジストパターンを形成し、該レジストパターンをマスクとしてシリコン基板３０にＡｓ，Ｐ或いはＳｂをイオン注入し、Ｎウェル領域３２を形成する。その後、アニールを行い、図６（ａ）に示すように、基板３０表面に深さ１μｍ程度のＰウェル領域３１とＮウェル領域３２を活性化させる。
【００４２】
次いで、図６（ｂ）に示すように、シリコン基板３０のＰウェル領域３１とＮウェル領域３２の境界部に膜厚６００ｎｍ程度の酸化膜３３を形成し、素子分離領域を形成する。
【００４３】
次いで、１０ｎｍ程度の膜厚の保護酸化膜を、Ｐウェル領域３１及びＮウェル領域３２の表面に形成する。そして、トランジスタのしきい値に合わせるためのイオン注入を行う。次いで、保護酸化膜を剥離し、図６（ｃ）に示すように、Ｐウェル領域３１及びＮウェル領域３２の表面に数１０ｎｍ程度の膜厚のゲート酸化膜３４を形成する。
【００４４】
次いで、図７（ｄ）に示すように、全面に多結晶シリコン膜３５を形成する。そして、フォトリソグラフィ法を用いてＮウェル領域３２上にレジストパターンを形成し、このレジストパターンをマスクとしてＰウェル領域３１の多結晶シリコン膜３５にＢ，Ｇａ又はＩｎを注入する。同様にＰウェル領域３１上にレジストパターンを形成し、Ｎウェル領域３２の多結晶シリコン３５にＡｓ，ＰまたはＳｂをイオン注入する。
【００４５】
次いで、図７（ｅ）に示すように、ＷＳｉx ターゲット及びＡｒ＋Ｎ2 雰囲気を用いた反応性スパッタリングを行うことにより、多結晶シリコン膜３５上に膜厚１ｎｍ程度のＷＳｉx Ｎy 膜３６を堆積する。ＷＳｉx Ｎy 膜３６は、Ｐウェル及びＮウェル領域３１，３２にドープされている不純物が後に形成するＷ膜中に拡散することを抑制する効果がある。なお、ＷＳｉx Ｎy 膜３６は上記のスパッタリングによる成膜以外に、ＣＶＤ法等を用いて形成する事も可能である。
【００４６】
次いで、ＷＳｉx Ｎy 膜３６上に、Ｗターゲット及びＡｒ雰囲気を用いたスパッタリング法、若しくはＣＶＤ法等により膜厚１００ｎｍ程度のＷ膜３７を形成する。タングステン膜３７成膜後、成膜装置から取り出し大気にさらすことによって、図７（ｆ）に示すように、タングステン膜３７が大気中の酸素と反応し、１ｎｍ程度のタングステン酸化物層３８が形成される。
【００４７】
次いで、図８（ｇ）に示すように、化学的機械研磨法を用いて、タングステン酸化物層３８を選択的に除去する。ここで、化学的機械研磨で用いる研磨液（スラリー）には、タングステン酸化物と反応してタングステン酸水和物（ＷＯ3 ・Ｈ2 Ｏ）を生成する薬液を含む研磨液を用いる。こめような薬液には例えば硫酸、フッ酸等がある。又タングステン酸化物層の除去は、ＣＭＰ法以外にも、ＣＤＥ（Chemical Dry Etching）やＲＩＥ（Reactive Ion Etching）のようなエッチングを用いることも可能である。また、１，２，第３実施形態と同様に希硫酸を用いて除去するようなウエットエッチングを用いることも可能である。
【００４８】
酸化物層３８の除去後２４時間以上放置すると、タングステン膜３７上に再び十分な量の自然酸化膜が形成される。そのため酸化物層３８除去後数時間以内に、図８（ｈ）に示すように、水素のような非酸化性雰囲気中でシリコン基板３０を約８００℃程度に加熱し、シランとアンモニアガスを流して、タングステン膜３７上にＣＶＤ法により膜厚２５０ｎｍ程度のシリコン窒化膜３９を堆積する。シリコン窒化膜３９の成膜温度はおよそ８００℃程度であるが、タングステン膜３７上のタングステン酸化物層が除去されているため針状結晶が成長することはない。
【００４９】
次いで、図８（ｉ）に示すように、フォトリソグラフィ技術を用いて所望のゲート電極或いはゲート配線の形状にレジストパターン４０を形成する。次いで、レジストパターンパターン４０をマスクとしてシリコン窒化膜３９をＲＩＥ法を用いてパターニングする。次にレジストパターン４０をアッシャーを用いて除去し、シリコン窒化膜３９をマスクとしてタングステン膜３７，ＷＳｉx Ｎy 膜３６及び多結晶シリコン膜３５をＲＩＥ法を用いてエッチングし、図９（ｊ）に示すようなゲート電極あるいは配線を形成する。ここで、タングステン膜３７の側面には自然酸化膜４１が存在する。
【００５０】
次いで、図９（ｋ）に示すように、希硫酸に浸すことによって自然酸化膜４１を選択的に除去する。自然酸化膜の除去後直ちに、Ｎ2 ，Ｈ2 ，Ｈ2 Ｏで、Ｈ2 とＨ2 Ｏとの分圧比を制御した雰囲気で８００℃６０分程度のアニールを行うことで多結晶シリコン膜３５を選択的に酸化して、酸化シリコン４２を形成する。この選択酸化工程は、タングステン膜３７を酸化せず多結晶シリコン膜３５のみ酸化することによって、ゲート端での電界集中やダメージを緩和して信頼性を向上させるためのものである。
【００５１】
次いで、フォトリソグラフイ技術を用いてＰウェル領域３１上にレジストパターンを形成し、レジストパターンをマスクとしてＮウェル領域３２に加速電圧２０ＫｅＶ，ドーズ量５×１０-2ｃｍ-2程度でＡｓをイオン注入し、図９（ｌ）に示すように、Ｐ- 型拡散層４３を形成する。Ｐウェル領域３１のレジストパターンを酸素アッシャーを用いて除去した後、同様にＮウェル領域３２にレジストパターンを形成し、レジストパターンをマスクとしてＰウェル領域３１に加速電圧２０ＫｅＶ，ドーズ量５×１０14ｃｍ-2程度でＢＦ2 のイオン注入を行い、Ｎ- 型領域４４を形成する。そして、Ｎウェル領域３２上のレジストパターンを酸素アッシャーを用いて除去する。酸素アッシャーによるレジストの除去の際、タングステン膜の側面にタングステン酸化物層が形成されるので、希硫酸に浸すことによって、タングステン酸化物層を選択的に除去する。
【００５２】
次いで、水素のような非酸化性雰囲気中でシリコン基板を８００℃に加熱し、シランとアンモニアガスを流して、膜厚６ｎｍ程度のシリコン窒化膜をシリコン基板の全面にＣＶＤ法により堆積した後、ＲＩＥ法を用いてエッチングを行うことで、図１０（ｍ）に示すようにゲート側壁にシリコン窒化膜４５が形成された構造を得る。次いで、図１０（ｎ）に示すように、フォトリソグラフィ技術を用いてＰウェル領域３１上にレジストパターンを形成し、レジストパターンをマスクとして、Ｎウェル領域３２に加速電圧６０ＫｅＶ，ドーズ量７×１０16ｃｍ-2程度でＡｓのイオン注入を行い、Ｐ+ 型領域４６を形成する。同様にＮウェル領域３２にレジストパターンを形成し、レジストパターンをマスクとしてＰウェル領域３１にＢＦ2 ６０ＫｅＶ，６×１０15ｃｍ-2程度のイオン注入を行い、Ｎ+ 型領域４７を形成する。そして、最後に、アニールすることによって、Ｐ- 型領域４３，Ｎ- 型領域４４，Ｐ+ 型領域４６及びＮ+ 型領域４７を活性化させる。
【００５３】
その後、通常の方法により層間絶縁膜及び配線を形成し、ＣＭＯＳＦＥＴが形成される。
以上説明したように、高温熱処理中に針状生成物が発生することがなく、ゲート電極が加工当初の形態を保つので、高信頼性の低抵抗ゲート電極を有するＣＭＯＳＦＥＴを得ることができる。
【００５４】
なお、本発明は、上記実施形態に限定されるものではない。例えば、高融点金属は、タングステン以外にも、モリブデン（Ｍｏ）、チタン（Ｔｉ）、白金（Ｐｔ）もしくはそれら金属の合金を用いることができる。また酸化物以下にも、それらの金属の炭化物或いはホウ化物に対しても除去することができる。
【００５５】
また、ゲート電極以外の金属配線層に対しても用いることかできる。
また、高融点金属膜上の成膜としてＣＶＤ法によるシリコン窒化膜を例に挙げたが、シリコン膜，窒化チタン膜或いはタングステン膜を成膜しても良い。
その他、本発明は、その要旨を逸脱しない範囲で、種々変形して実施することが可能である。
【００５６】
【発明の効果】
以上説明したように本発明によれば、高融点金属膜の表面に形成されている酸化膜を予め除去した後に、加熱することによって表面モフォロジの悪化等が起こらず、信頼性の高い半導体装置を提供することができる。
【図面の簡単な説明】
【図１】第１実施形態に係わるエッチングの効果を説明する特性図。
【図２】第２実施形態に係わる製造工程を示す工程断面図。
【図３】第３実施形態に関わるＭＯＳトランジスタの製造工程を示す工程断面図。
【図４】第３実施形態に関わるＭＯＳトランジスタの製造工程を示す工程断面図。
【図５】第３実施形態に関わるＭＯＳトランジスタの製造工程を示す工程断面図。
【図６】第４実施形態に関わるＣＭＯＳＦＥＴの製造工程を示す工程断面図。
【図７】第４実施形態に関わるＣＭＯＳＦＥＴの製造工程を示す工程断面図。
【図８】第４実施形態に関わるＣＭＯＳＦＥＴの製造工程を示す工程断面図。
【図９】第４実施形態に関わるＣＭＯＳＦＥＴの製造工程を示す工程断面図。
【図１０】第４実施形態に関わるＣＭＯＳＦＥＴの製造工程を示す工程断面図。
【符号の説明】
１１…単結晶シリコン基板
１２…酸化膜
１３…窒化タングステン膜
１４…タングステン膜（高融点金属膜）
１５…タングステン酸化物層
１６…シリコン窒化膜
１７…Ｎ- 型拡散層
１８…タングステン酸化物層
２０…シリコン窒化膜
２１…Ｎ+ 型拡散層
２２…シリコン窒化膜
２３…コンタクトホール
２４…タングステン酸化物層
２５…ポリシリコン膜
３０…シリコン基板
３１…Ｐウェル領域
３２…Ｎウェル領域
３３…酸化膜
３４…ゲート酸化膜
３５…多結晶シリコン膜
３６…ＷＳｉx Ｎy 膜
３７…タングステン膜
３８…タングステン酸化物層
３９…シリコン窒化膜
４０…レジストパターン
４１…タングステン酸化物層
４２…酸化シリコン
４３…Ｐ- 型領域
４４…Ｎ- 型領域
４５…シリコン窒化膜
４６…Ｐ+ 型領域
４７…Ｎ+ 型領域
【発明の属する技術分野】
本発明は、高融点金属を用いた配線或いは電極を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体デバイスの高集積化及び高速化に対する要求が高まりつつある。これらの要求を実現するために、素子間および素子寸法の縮小化、微細化が進められる一方、内部配線材料の低抵抗化などが検討されている。
【０００３】
とりわけＲＣ遅延が顕著に現れるワード線では、低抵抗化が大きな課題となっている。そこで、最近ではワード線の低抵抗化を図るため、多結晶シリコン膜と金属シリサイド膜との２層構造からなるポリサイドゲートが広く採用されている。高融点金属シリサイド膜は、多結晶シリコン膜に比べ抵抗が約１桁低いので、低抵抗配線の材料として有望である。なお、高融点金属シリサイド膜としては、タングステンンリサイド（ＷＳｉ）が最も広く使われている。
【０００４】
しかしながら、０．２５μｍ以下の微細な配線に対応するためには、さらに配線の低抵抗化を図って遅延時間を短縮することが求められている。ポリサイド構造を用いてシート抵抗１Ω／□以下の抵抗を有するゲート電極を実現するためには、シリサイド層の膜厚を厚くしなけれはならない。ゲート電極を厚くすると、加工や電極上の層間絶縁膜の形成が困難になるため、電極のアスペクト比を大きくすることなく、低いシート抵抗を達成することが要求されている。
【０００５】
そのためには、金属シリサイドよりも比抵抗値の低い高融点金属を直接ゲート酸化膜上に形成するメタルゲート電極の開発が必須である。
しかし、高融点金属膜は非常に酸化されやすく、４５０℃程度の温度で酸化物となる。そのため、例えば層間絶縁膜の成膜に際し酸化性雰囲気を用いるシリコン酸化膜を高融点金属膜上に成膜すると、高融点金属膜表面或いは全てが酸化され、絶縁体となる。また、高融点金属の酸化は体積膨張を伴い、高融点金属表面の凹凸が激しくなる。シリコン酸化膜の表面は、金属膜表面の凹凸を反映し、モフォロジ荒れという形で顕在化する。従って、高融点金属膜上の層間絶縁膜は、非酸化性雰囲気で成膜が可能なシリコン窒化膜が良く用いられる。
【０００６】
しかしながら、層間絶縁膜の成膜以前に高融点金属膜表面に酸化物が存在する場合、非酸化性雰囲気でシリコン窒化膜の成膜を行っても、表面荒れが生じることがある。具体的には、タングステン膜上に酸化物層が存在すると、シリコン窒化膜形成後に表面荒れが起きる。
【０００７】
タングステンの酸化物は、６００〜７００℃付近で相転移が起こり針状結晶となる。シリコン窒化膜は７００〜８００℃程度の基板温度で成膜されるため、成膜前の加熱段階でタングステン表面に針結晶が形成され、その上に成膜を行うことによりシリコン窒化膜の表面荒れが起きる。このような表面荒れは救μｍ単位の大ささで起こるため、０．１μｍ世代のデバイスでは無視できない問題であり、高融点金属膜を用いた配線あるいは電極の実現にあたり致命的な課題と言える。
【０００８】
また、この問題は成膜時に限らず、６００℃以上に加熱すると相転移が起こるため、成膜以外の窒素雰囲気中のアニール処理に際しても数μｍ単位の針状の酸化物が発生してしまう。
【０００９】
【発明が解決しようとする課題】
上記したように、高融点金属の表面に酸化物がある状態で加熱すると、該酸化物が相転移を起こし、配線或いは電極の形状が変化するという問題があった。
本発明の目的は、高融点金属からなる配線或いは電極の形状変化を防ぎ、信頼性の高い半導体装置を形成し得る半導体装置の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
［構成］
本発明は、上記目的を達成するために以下のように構成されている。
（１） 本発明（請求項１）は、高融点金属膜を６００℃以上に加熱処理する工程を含む半導体装置の製造方法において、前記高融点金属膜表面に形成された酸化物層を除去した後、前記加熱処理を非酸化性雰囲気で行うことを特徴とする。
（２） 本発明（請求項２）の半導体装置の製造方法は、半導体基板上に高融点金属膜の表面に形成された酸化物層を除去する除去工程と、前記半導体基板を６００℃以上に加熱し、前記高融点金属膜上に成膜を行う工程とを含むことを特徴とする。
【００１１】
本発明の好ましい実施態様を以下に示す。
ポリシリコン，ＴｉＮ，Ａｌ，或いはＷのような導電性被膜、又はシリコン窒化膜のような絶縁性被膜が成膜される。
【００１２】
前記酸化物を除去する工程として、該酸化物層の水和物を形成する溶液に浸す。
前記溶液が、硫化水素酸，フッ化水素酸，塩化水素酸，アンモニア或いはコリンを含む溶液である。
【００１３】
前記酸化物を除去する工程は、該酸化物層と反応して水和物を形成する研磨液を用いた化学的機械研磨法による。
前記研磨液が、希硫酸，希フッ酸或いは希硝酸を含む溶液である。
【００１４】
また、前記酸化物層の除去を行った後、前記高融点金属膜上に非酸化性雰囲気をソースガスとして用いた化学気相成長法によって成膜を行う。
またさらには、イオン注入を行って拡散層を形成し、前記酸化物層を除去した後、非酸化性雰囲気中で拡散層の活性化のためのアニールを行う。
【００１５】
［作用］
本発明は、上記構成によって以下の作用・効果を有する。
高融点金属の酸化物は、６００〜７００℃で相転移を起こし、針状結晶となる。そこで、６００℃以上に過熱する前に針状結晶を形成する酸化物を除去することによって、加熱してもシリコン窒化膜の表面荒れが起こることがない。
【００１６】
また、ウエットエッチング法を用いて高融点金属の酸化物を除去する際、該酸化物は直接溶液に溶けるのではないことが発明者の研究に判明した。高融点金属の酸化物は、溶液と反応し水和物が生成され、この水和物が溶けて除去される。従って、酸化物の除去には、該酸化物と反応し水和物を生成する溶液を用い、且つ該溶液の水溶液を用いることが好ましい。
【００１７】
また、化学的機械研磨法による前記酸化物の除去においても、該酸化物と反応し水和物を形成する研磨液を用いることによって、効率よく該酸化物を除去することができる。
【００１８】
【発明の実施の形態】
本発明の実施の形態を以下に図面を参照して説明する。
［第１実施形態］
本実施形態では、２０％に希釈した硫化水素酸水溶液と硫化水素酸（９９％）とのタングステン酸化物の除去効果を比較結果について述べる。
【００１９】
タングステン膜を９０秒間程度酸素プラズマにさらすことによって、その表面に約１０ｎｍのタングステン酸化物を形成した試料を、それぞれの溶液に浸してエッチングを行った。
【００２０】
図１に二つの溶液のエッチング効果を示す。図から分かるように、タングステン表面の酸化物は、処理時間とともにエッチングされその膜厚が減少していくが、２０％に希釈した硫酸の方がそのエッチング効果が大きいことが分かる。
【００２１】
この実験結果から、硫酸自体が酸化物除去に関わっているのではないということが導き出される。つまり、酸化物の除去は、硫酸を仲介して水溶性のタングステン酸水和物（ＷＯ3 ・Ｈ2 Ｏ）が形成され、タングステン酸水和物が水に溶けることによって行われていると考えられる。
【００２２】
なお、このような除去作用は、希択した硫化水素酸水溶液に限らず、フッ化水素酸や塩化水素酸にも起こっていることが確認された。また、酸系の薬品に限らずアルカリ系の薬品でも同様な除去作用が起こっており、アンモニアやコリン（ＴＭＡＨ）等でも希釈することで、酸化物の除去効果が高くなることが確認された。 なお、好ましい硫酸の希釈率は、１０〜８０％の範囲である。
【００２３】
また、タングステン以外の高融点金属でも同様に、溶液を希釈することでよりエッチング効果が高まることが確認された。
［第２実施形態］
次いで、高融点金属膜上の酸化物を除去した後にシリコン窒化物を成膜し、該シリコン窒化膜の表面荒れを観察した。
【００２４】
図２は本発明の第２実施形態に係わる配線の製造工程を示す工程断面図である。
先ず、図２（ａ）に示すように、単結晶シリコン基板１１上に薄い酸化膜１２（膜厚５ｎｍ）を形成する。次いで、タングステン・ターゲット及びＡｒとＮ2 との混合ガスをスパッタリングガスとして用いた反応性スパッタリング法によって窒化タングステン膜１３（膜厚５ｎｍ）を全面に堆積し、さらにスパッタリング法によってタングステン膜１４（膜厚１００ｎｍ）を全面に堆積する。
【００２５】
タングステン膜１４の堆積後、反応容器から大気中に取り出すと、タングステン膜１４と大気中の酸素とが反応し、図２（ｂ）に示すように、タングステン膜１４上にタングステン酸化物層１５が形成される。
【００２６】
次いで、図２（ｃ）に示すように、例えば２０％に希釈した硫化水素酸水溶液に浸すことにより、選択的に酸化物層１５を除去する。
そして、図２（ｄ）に示すように、水素のような非酸化性雰囲気中で、シリコン基板１１を７００〜８００℃の温度に加熱し、シランとアンモニアガスを流し、タングステン膜１４上にＣＶＤ法によりシリコン窒化膜１６を堆積する。
【００２７】
シリコン窒化膜１６の表面を観察した結果、表面荒れが起きておらず、均一に成膜されていることが確認された。
［第３実施形態］
次に、本先明をＭＯＳ型トランジスタのゲート電極の形成に適用した例について説明する。
【００２８】
図３〜５は本発明の第２実施形態に関わるトランジスタの製造工程を示す工程断面図である。
先ず、第２実施形態と同様に、Ｐ型の単結晶シリコンからなる基板１１上に薄い酸化膜１１（膜厚５ｎｍ），窒化タングステン膜１３（膜厚５ｎｍ）及びタングステン膜１４（膜厚１００ｎｍ）を全面に順次堆積する。そして、反応容器から取り出し大気中にさらすと、図３（ａ）に示すように、表面のタングステン膜１４と大気中の酸素と反応し、タングステン膜１４上にタングステン酸化物層１５が形成される。
【００２９】
次いで、１０％に希釈した硫化水素酸水溶液に浸すことにより、酸化物層１５を除去した後、図３（ｂ）に示すように、水素のような非酸化性雰囲気中でシリコン基板１１を７００〜８００℃の温度に加熱し、シランとアンモニアガスを流し、タングステン膜１４上にＣＶＤ法を用いてシリコン窒化膜１６（膜厚２００ｎｍ）を７００〜８００℃の基板温度で堆積する。シリコン窒化膜１６の成膜に先立ち、酸化物層を選択的に除去することによってシリコン窒化膜１６は表面荒れを起こすことなく均一に成膜される。
【００３０】
次いで、シリコン窒化膜１６上にスピンコート法により約１μｍの膜厚でフォトレジストを塗布し、露光・現像処理して例えば０．１５μｍ幅のレジストパターンを形成する。次いで、レジストパターンをマスクとし、シリコン窒化膜１６をエッチングした後、レジストパターンを酸素プラズマアッシングを用いて除去する。そして、シリコン窒化膜をマスクとして、タングステン膜１４及び窒化タングステン膜１３をエッチングし、図３（ｃ）に示すように、配線を形成する。
【００３１】
次いで、所定領域をレジストマスクで被覆した後、例えば加速エネルギー３０ｋｅＶ、ドーズ量５×１０14ｃｍ-2程度でＡｓをイオン注入し、Ｎ- 型拡散層１７を形成する。そして、レジストパターンを酸素プラズマアッシングを用いて除去する。
【００３２】
この酸素プラズマアッシングによって、タングステンが酸化されるため、図４（ｄ）に示すように、タングステン膜の側面にタングステン酸化物層１８が形成される。
【００３３】
タングステン酸化物層１８が形成された状態でＮ- 型拡散層１７を活性化させるためアニールを行うと、相転移を起こし針状結晶が形成される。そこで、図４（ｅ）に示すように、タングステン膜表面の酸化物層１５の除去と同様に、希硫酸に浸しタングステン膜１４側面のタングステン酸化物層１８を選択的に除去する。そして、窒素や水素のような非酸化性雰囲気中で９５０℃３０秒の短時間加熱処理（ＲＴＰ）を施し、Ｎ- 型拡散層１７を活性化させる。
【００３４】
次いで、水素のような非酸化性雰囲気中でシリコン基板１１を７００〜８００℃に加熱し、シランとアンモニアガスを流し、シリコン窒化膜１６を含むシリコン基板１１の表面にシリコン窒化膜２０を堆積した後（図４（ｆ））、シリコン窒化膜２０をエッチングすることによって、タングステン膜１４および窒化タングステン膜１３からなるゲート電極がシリコン窒化膜１６，２０で囲まれた構造を形成する（図５（ｇ））。
【００３５】
次いで、図５（ｈ）に示すように、加速電圧６０ＫｅＶ，ドーズ量７×１０16ｃｍ-2程度でＡｓのイオン注入を行い、Ｎ+ 型拡散層２１を形成する。そして最後に、アニールしてＮ+ 型領域２１を活性化させることによって、ＬＤＤ構造のトランジスタが形成される。
【００３６】
次いで、水素のような非酸化性雰囲気中でシリコン基板１１を７００〜８００℃に加熱し、シランとアンモニアガスを流し、全面にシリコン窒化膜２２を堆積する。そして、タングステン膜１４上に開口部を有するレジストパターンを形成し、シリコン窒化膜２２をＲＩＥ法を用いてエッチングすることによって、タングステン膜１４に接続するコンタクトホール２３を形成する。そして、レジストパターンをプラズマアッシングによって除去する。このプラズマアッシングの際、タングステン膜１４が酸化され、タングステン膜１４上にタングステン酸化物層２４が形成される（図５（ｉ））。
【００３７】
次いで、希釈硫酸に浸すことによって、タングステン酸化物層２４を除去する。そして、水素のような非酸化性雰囲気中でシリコン基板１１を７００〜８００℃に加熱し、シランガスを流し、ポリシリコン膜２５をＣＶＤ法によって全面に堆積した後、ＣＭＰ法を用いてシリコン窒化膜２２上のポリシリコン膜２５を除去し、コンタクトホール２３中にポリシリコン膜２５を埋め込み形成する( 図５（ｊ）) 。
【００３８】
以上説明したように、ゲート電極表面，側面の酸化物層を除去した後、成膜，アニールを行うことによって、針状の酸化物が形成されず、ゲート電極の形状変化が起こらない。
【００３９】
なお、本実施形態では、Ｎ- 型拡散層１７を形成した直後にＲＴＰを行って電気的に活性化させているが、イオン注入後すぐに活性化を行わず、Ｎ+ 型拡散層形成後に両方の拡散層を活性化させても良い。但し、Ｎ- 型拡散層１７形成後、ゲート電極側壁のシリコン窒化膜を成膜する際に基板が６００℃以上に加熱されるので、この場合もタングステン膜１４側面の酸化物層１８を予め除去する必要がある。
【００４０】
［第４実施形態］
次いで、本発明を相補型ＭＯＳＦＥＴ（ＣＭＯＳＦＥＴ）の形成に適用した例について説明する。
【００４１】
図６〜１０は、本発明の第４実施形態に係るＣＭＯＳＦＥＴの製造方法を示す工程断面図である。
先ず、シリコン基板３０表面の所定領域に、フォトリソグラフィ技術を用いてレジストパターンを形成する。そして、レジストパターンをマスクとしてシリコン基板３０にＢ，Ｇａ或いはＩｎをイオン注入し、Ｐウェル領域３１を形成する。そして、所定領域のシリコン基板３０の表面にレジストパターンを形成し、該レジストパターンをマスクとしてシリコン基板３０にＡｓ，Ｐ或いはＳｂをイオン注入し、Ｎウェル領域３２を形成する。その後、アニールを行い、図６（ａ）に示すように、基板３０表面に深さ１μｍ程度のＰウェル領域３１とＮウェル領域３２を活性化させる。
【００４２】
次いで、図６（ｂ）に示すように、シリコン基板３０のＰウェル領域３１とＮウェル領域３２の境界部に膜厚６００ｎｍ程度の酸化膜３３を形成し、素子分離領域を形成する。
【００４３】
次いで、１０ｎｍ程度の膜厚の保護酸化膜を、Ｐウェル領域３１及びＮウェル領域３２の表面に形成する。そして、トランジスタのしきい値に合わせるためのイオン注入を行う。次いで、保護酸化膜を剥離し、図６（ｃ）に示すように、Ｐウェル領域３１及びＮウェル領域３２の表面に数１０ｎｍ程度の膜厚のゲート酸化膜３４を形成する。
【００４４】
次いで、図７（ｄ）に示すように、全面に多結晶シリコン膜３５を形成する。そして、フォトリソグラフィ法を用いてＮウェル領域３２上にレジストパターンを形成し、このレジストパターンをマスクとしてＰウェル領域３１の多結晶シリコン膜３５にＢ，Ｇａ又はＩｎを注入する。同様にＰウェル領域３１上にレジストパターンを形成し、Ｎウェル領域３２の多結晶シリコン３５にＡｓ，ＰまたはＳｂをイオン注入する。
【００４５】
次いで、図７（ｅ）に示すように、ＷＳｉx ターゲット及びＡｒ＋Ｎ2 雰囲気を用いた反応性スパッタリングを行うことにより、多結晶シリコン膜３５上に膜厚１ｎｍ程度のＷＳｉx Ｎy 膜３６を堆積する。ＷＳｉx Ｎy 膜３６は、Ｐウェル及びＮウェル領域３１，３２にドープされている不純物が後に形成するＷ膜中に拡散することを抑制する効果がある。なお、ＷＳｉx Ｎy 膜３６は上記のスパッタリングによる成膜以外に、ＣＶＤ法等を用いて形成する事も可能である。
【００４６】
次いで、ＷＳｉx Ｎy 膜３６上に、Ｗターゲット及びＡｒ雰囲気を用いたスパッタリング法、若しくはＣＶＤ法等により膜厚１００ｎｍ程度のＷ膜３７を形成する。タングステン膜３７成膜後、成膜装置から取り出し大気にさらすことによって、図７（ｆ）に示すように、タングステン膜３７が大気中の酸素と反応し、１ｎｍ程度のタングステン酸化物層３８が形成される。
【００４７】
次いで、図８（ｇ）に示すように、化学的機械研磨法を用いて、タングステン酸化物層３８を選択的に除去する。ここで、化学的機械研磨で用いる研磨液（スラリー）には、タングステン酸化物と反応してタングステン酸水和物（ＷＯ3 ・Ｈ2 Ｏ）を生成する薬液を含む研磨液を用いる。こめような薬液には例えば硫酸、フッ酸等がある。又タングステン酸化物層の除去は、ＣＭＰ法以外にも、ＣＤＥ（Chemical Dry Etching）やＲＩＥ（Reactive Ion Etching）のようなエッチングを用いることも可能である。また、１，２，第３実施形態と同様に希硫酸を用いて除去するようなウエットエッチングを用いることも可能である。
【００４８】
酸化物層３８の除去後２４時間以上放置すると、タングステン膜３７上に再び十分な量の自然酸化膜が形成される。そのため酸化物層３８除去後数時間以内に、図８（ｈ）に示すように、水素のような非酸化性雰囲気中でシリコン基板３０を約８００℃程度に加熱し、シランとアンモニアガスを流して、タングステン膜３７上にＣＶＤ法により膜厚２５０ｎｍ程度のシリコン窒化膜３９を堆積する。シリコン窒化膜３９の成膜温度はおよそ８００℃程度であるが、タングステン膜３７上のタングステン酸化物層が除去されているため針状結晶が成長することはない。
【００４９】
次いで、図８（ｉ）に示すように、フォトリソグラフィ技術を用いて所望のゲート電極或いはゲート配線の形状にレジストパターン４０を形成する。次いで、レジストパターンパターン４０をマスクとしてシリコン窒化膜３９をＲＩＥ法を用いてパターニングする。次にレジストパターン４０をアッシャーを用いて除去し、シリコン窒化膜３９をマスクとしてタングステン膜３７，ＷＳｉx Ｎy 膜３６及び多結晶シリコン膜３５をＲＩＥ法を用いてエッチングし、図９（ｊ）に示すようなゲート電極あるいは配線を形成する。ここで、タングステン膜３７の側面には自然酸化膜４１が存在する。
【００５０】
次いで、図９（ｋ）に示すように、希硫酸に浸すことによって自然酸化膜４１を選択的に除去する。自然酸化膜の除去後直ちに、Ｎ2 ，Ｈ2 ，Ｈ2 Ｏで、Ｈ2 とＨ2 Ｏとの分圧比を制御した雰囲気で８００℃６０分程度のアニールを行うことで多結晶シリコン膜３５を選択的に酸化して、酸化シリコン４２を形成する。この選択酸化工程は、タングステン膜３７を酸化せず多結晶シリコン膜３５のみ酸化することによって、ゲート端での電界集中やダメージを緩和して信頼性を向上させるためのものである。
【００５１】
次いで、フォトリソグラフイ技術を用いてＰウェル領域３１上にレジストパターンを形成し、レジストパターンをマスクとしてＮウェル領域３２に加速電圧２０ＫｅＶ，ドーズ量５×１０-2ｃｍ-2程度でＡｓをイオン注入し、図９（ｌ）に示すように、Ｐ- 型拡散層４３を形成する。Ｐウェル領域３１のレジストパターンを酸素アッシャーを用いて除去した後、同様にＮウェル領域３２にレジストパターンを形成し、レジストパターンをマスクとしてＰウェル領域３１に加速電圧２０ＫｅＶ，ドーズ量５×１０14ｃｍ-2程度でＢＦ2 のイオン注入を行い、Ｎ- 型領域４４を形成する。そして、Ｎウェル領域３２上のレジストパターンを酸素アッシャーを用いて除去する。酸素アッシャーによるレジストの除去の際、タングステン膜の側面にタングステン酸化物層が形成されるので、希硫酸に浸すことによって、タングステン酸化物層を選択的に除去する。
【００５２】
次いで、水素のような非酸化性雰囲気中でシリコン基板を８００℃に加熱し、シランとアンモニアガスを流して、膜厚６ｎｍ程度のシリコン窒化膜をシリコン基板の全面にＣＶＤ法により堆積した後、ＲＩＥ法を用いてエッチングを行うことで、図１０（ｍ）に示すようにゲート側壁にシリコン窒化膜４５が形成された構造を得る。次いで、図１０（ｎ）に示すように、フォトリソグラフィ技術を用いてＰウェル領域３１上にレジストパターンを形成し、レジストパターンをマスクとして、Ｎウェル領域３２に加速電圧６０ＫｅＶ，ドーズ量７×１０16ｃｍ-2程度でＡｓのイオン注入を行い、Ｐ+ 型領域４６を形成する。同様にＮウェル領域３２にレジストパターンを形成し、レジストパターンをマスクとしてＰウェル領域３１にＢＦ2 ６０ＫｅＶ，６×１０15ｃｍ-2程度のイオン注入を行い、Ｎ+ 型領域４７を形成する。そして、最後に、アニールすることによって、Ｐ- 型領域４３，Ｎ- 型領域４４，Ｐ+ 型領域４６及びＮ+ 型領域４７を活性化させる。
【００５３】
その後、通常の方法により層間絶縁膜及び配線を形成し、ＣＭＯＳＦＥＴが形成される。
以上説明したように、高温熱処理中に針状生成物が発生することがなく、ゲート電極が加工当初の形態を保つので、高信頼性の低抵抗ゲート電極を有するＣＭＯＳＦＥＴを得ることができる。
【００５４】
なお、本発明は、上記実施形態に限定されるものではない。例えば、高融点金属は、タングステン以外にも、モリブデン（Ｍｏ）、チタン（Ｔｉ）、白金（Ｐｔ）もしくはそれら金属の合金を用いることができる。また酸化物以下にも、それらの金属の炭化物或いはホウ化物に対しても除去することができる。
【００５５】
また、ゲート電極以外の金属配線層に対しても用いることかできる。
また、高融点金属膜上の成膜としてＣＶＤ法によるシリコン窒化膜を例に挙げたが、シリコン膜，窒化チタン膜或いはタングステン膜を成膜しても良い。
その他、本発明は、その要旨を逸脱しない範囲で、種々変形して実施することが可能である。
【００５６】
【発明の効果】
以上説明したように本発明によれば、高融点金属膜の表面に形成されている酸化膜を予め除去した後に、加熱することによって表面モフォロジの悪化等が起こらず、信頼性の高い半導体装置を提供することができる。
【図面の簡単な説明】
【図１】第１実施形態に係わるエッチングの効果を説明する特性図。
【図２】第２実施形態に係わる製造工程を示す工程断面図。
【図３】第３実施形態に関わるＭＯＳトランジスタの製造工程を示す工程断面図。
【図４】第３実施形態に関わるＭＯＳトランジスタの製造工程を示す工程断面図。
【図５】第３実施形態に関わるＭＯＳトランジスタの製造工程を示す工程断面図。
【図６】第４実施形態に関わるＣＭＯＳＦＥＴの製造工程を示す工程断面図。
【図７】第４実施形態に関わるＣＭＯＳＦＥＴの製造工程を示す工程断面図。
【図８】第４実施形態に関わるＣＭＯＳＦＥＴの製造工程を示す工程断面図。
【図９】第４実施形態に関わるＣＭＯＳＦＥＴの製造工程を示す工程断面図。
【図１０】第４実施形態に関わるＣＭＯＳＦＥＴの製造工程を示す工程断面図。
【符号の説明】
１１…単結晶シリコン基板
１２…酸化膜
１３…窒化タングステン膜
１４…タングステン膜（高融点金属膜）
１５…タングステン酸化物層
１６…シリコン窒化膜
１７…Ｎ- 型拡散層
１８…タングステン酸化物層
２０…シリコン窒化膜
２１…Ｎ+ 型拡散層
２２…シリコン窒化膜
２３…コンタクトホール
２４…タングステン酸化物層
２５…ポリシリコン膜
３０…シリコン基板
３１…Ｐウェル領域
３２…Ｎウェル領域
３３…酸化膜
３４…ゲート酸化膜
３５…多結晶シリコン膜
３６…ＷＳｉx Ｎy 膜
３７…タングステン膜
３８…タングステン酸化物層
３９…シリコン窒化膜
４０…レジストパターン
４１…タングステン酸化物層
４２…酸化シリコン
４３…Ｐ- 型領域
４４…Ｎ- 型領域
４５…シリコン窒化膜
４６…Ｐ+ 型領域
４７…Ｎ+ 型領域
Claims (7)
- 高融点金属膜を６００℃以上に加熱処理する工程を含む半導体装置の製造方法において、
前記高融点金属膜表面に形成された酸化物層を除去した後、前記加熱処理を非酸化性雰囲気で行うことを特徴とする半導体装置の製造方法。 - 半導体基板上の高融点金属膜の表面に形成された酸化物層を除去する除去工程と、
前記半導体基板を６００℃以上に加熱し、前記高融点金属膜上に成膜を行う工程とを含むことを特徴とする半導体装置の製造方法。 - 前記成膜において、導電性被膜、又は絶縁性被膜が形成されることを特徴とする請求項２に記載の半導体装置の製造方法。
- 前記酸化物を除去する工程として、該酸化物層の水和物を形成する溶液に浸すことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
- 前記溶液が、硫化水素酸，フッ化水素酸，塩化水素酸，アンモニア或いはコリンを含む溶液であることを特徴とする請求項４記載の半導体装置の製造方法。
- 前記酸化物を除去する工程は、該酸化物層と反応して水和物を形成する研磨液を用いた化学的機械研磨法によることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
- 前記研磨液が、希硫酸，希フッ酸或いは希硝酸を含む溶液であることを特徴とする請求項６記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20909497A JP3660474B2 (ja) | 1997-08-04 | 1997-08-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20909497A JP3660474B2 (ja) | 1997-08-04 | 1997-08-04 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1154510A JPH1154510A (ja) | 1999-02-26 |
| JP3660474B2 true JP3660474B2 (ja) | 2005-06-15 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20909497A Expired - Lifetime JP3660474B2 (ja) | 1997-08-04 | 1997-08-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3660474B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5057605B2 (ja) * | 1999-03-17 | 2012-10-24 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| KR100441999B1 (ko) | 2002-08-23 | 2004-07-30 | 삼성전자주식회사 | 반도체 장치에서 도전막 형성 방법 및 도전성 패턴 형성방법. |
| CN117015849A (zh) * | 2021-03-23 | 2023-11-07 | 三菱瓦斯化学株式会社 | 存储元件用半导体基板的制造方法 |
-
1997
- 1997-08-04 JP JP20909497A patent/JP3660474B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1154510A (ja) | 1999-02-26 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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