JP3662438B2

JP3662438B2 - 半導体集積回路装置

Info

Publication number: JP3662438B2
Application number: JP09061099A
Authority: JP
Inventors: 宣亨藤井; 新也梶山
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 1999-03-31
Filing date: 1999-03-31
Publication date: 2005-06-22
Anticipated expiration: 2019-03-31
Also published as: JP2000286648A

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路装置に関するものであり、例えば発振回路で形成された小振幅の高周波信号を受けてデューティがほぼ５０％のクロック信号を形成する増幅回路を備えたものに利用して有効な技術に関するものである。
【０００２】
【従来の技術】
デジタル集積回路では、発振回路で形成された小振幅信号を増幅して、電源電圧に対応した第１レベルと、回路の接地電位に対応した第２レベルの２値信号に変換して、デジタル回路の動作に必要なクロック信号を形成するものがある。上記増幅回路は、発振周波数が比較的低いものではゲインが比較的大きく設定できるシングルエンド型差動アンプ等簡単な回路を用いることができる。
【０００３】
【発明が解決しようとする課題】
デジタル集積回路の高速化に伴い、例えば５００ＭＨｚを超えるような高速なクロック信号を形成する場合、一般にアンプを高帯域化するとゲインが大きくとれないため、上記のようなシングルエンド型差動アンプでは必要なゲインが確保できない。そこで、本願発明者等は図２に示すように差動アンプを２個縦列接続して高帯域化と必要なゲインを確保することを考えた。この場合、差動アンプを直列形態に接続するために、完全差動化の差動アンプが用いられる。そして、上記のような小振幅信号を増幅する場合、次段の差動ＭＯＳＦＥＴＭ１６，Ｍ１７を飽和領域で動作させるために、初段アンプの定電流源の負荷ＭＯＳＦＥＴＭ２，Ｍ４に並列にダイオード接続のＭＯＳＦＥＴＭ３，Ｍ５を接続して出力の動作点を決めるものである。
【０００４】
このようにすると、増幅ＭＯＳＦＥＴＭ１４，Ｍ１５のドレインにそれぞれ設けられる負荷回路が、並列接続の定電流ＭＯＳＦＥＴＭ２とダイオード接続のＭＯＳＦＥＴＭ３及び定電流ＭＯＳＦＥＴＭ４とダイオード接続のＭＯＳＦＥＴＭ５となり、電流ミラーＭＯＳＦＥＴを負荷回路として用いるシングルエンド型差動アンプに比べてゲインが小さく、図２のように２段直列形態に接続しても十分なゲインが得られない。また、出力段の差動アンプには、出力をバランスさせるためにダミーのインバータ回路が必要となり、回路が複雑になるとともにその分消費電流も増加し、後述するように出力パルスの立ち上がり時間ｔｒと立ち下がり時間ｔｄのバランスが悪くパルスデューティが５０％からずれてしまうことが本願発明者によって見い出された。
【０００５】
この発明の目的は、高速化及び高ゲインを実現した増幅回路を備えた半導体集積回路装置を提供することにある。簡単な構成で高周波数のクロック信号を形成する増幅回路を備えた半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００６】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、差動形態にされた第１導電型の第１と第２増幅ＭＯＳＦＥＴと、上記第１増幅ＭＯＳＦＥＴのドレインにゲートとドレインが接続された第２導電型の第１ＭＯＳＦＥＴと、上記第１ＭＯＳＦＥＴとゲート及びソースが接続されて電流ミラー形態とされ、そのドレインが上記第２増幅ＭＯＳＦＥＴのドレインに接続された第２導電型の第２ＭＯＳＦＥＴとを含む第１のシングルエンド型差動アンプと、差動形態にされた第１導電型の第３と第４増幅ＭＯＳＦＥＴと、上記第３増幅ＭＯＳＦＥＴのドレインにゲートとドレインが接続された第２導電型の第３ＭＯＳＦＥＴと、上記第３ＭＯＳＦＥＴとゲート及びソースが接続されて電流ミラー形態とされ、そのドレインが上記第４増幅ＭＯＳＦＥＴのドレインに接続された第２導電型の第４ＭＯＳＦＥＴとを含む第２のシングルエンド型差動アンプとを備え、上記第１と第２増幅ＭＯＳＦＥＴのゲートには互いに逆相の小振幅入力信号を供給し、上記第２のシングルエンド型差動アンプの上記第３増幅ＭＯＳＦＥＴのゲートには、上記第２増幅ＭＯＳＦＥＴのドレイン出力信号を入力し、上記第４増幅ＭＯＳＦＥＴのゲートには、上記第１増幅ＭＯＳＦＥＴのドレイン出力信号を入力し、上記第４増幅ＭＯＳＦＥＴのドレインから出力信号を得る。
【０００７】
【発明の実施の形態】
図１には、この発明に係る半導体集積回路装置に設けられる増幅回路の一実施例の回路図が示されている。この実施例では、高ゲインを実現するために２個のシングルエンド型差動アンプが用いられる。この２個のシングルエンド型差動アンプを含む増幅回路に供給される入力信号ＩＮＹ，ＩＮＸは、例えば図示しない発振回路で形成され、電源電圧ＶＤＤに対して小さな信号振幅（例えば、０．５Ｖ程度）とされた互いに逆相の信号とされる。発振回路は例えば水晶振動子を用いた発振回路とされる。上記増幅回路は上記の小振幅の発振信号を増幅し、電源電圧ＶＤＤ（例えば３Ｖ程度）の回路の接地電位ＧＮＤ（０Ｖ）に対応したパルス信号に変換し、クロックパルスとして半導体集積回路装置に形成された内部回路に供給する。
【０００８】
上記２個のシングルエンド型差動アンプのうち入力（前段）側の差動アンプは、差動形態にされたＰチャンネル型の増幅ＭＯＳＦＥＴＭ１、Ｍ２と、その共通接続されたソースと電源電圧ＶＤＤとの間に設けられた定電流源Ｉ１と、上記増幅ＭＯＳＦＥＴＭ１，Ｍ２のドレインと回路の接地電位ＧＮＤとの間に設けられ、電流ミラー形態にされたＰチャンネル型の負荷ＭＯＳＦＥＴＭ３，Ｍ４とから構成される。上記増幅ＭＯＳＦＥＴＭ１のゲートには、上記差動入力のうちの一方の入力信号ＩＮＸが供給され、上記増幅ＭＯＳＦＥＴＭ２のゲートには、上記一方の入力信号ＩＮＸとは逆位相にされた上記差動入力のうちの他方の入力信号ＩＮＹが供給される。特に制限されないが、上記定電流源Ｉ１には定電流２Ｉｄｓが流れるようにされる。
【０００９】
上記２個のシングルエンド型差動アンプのうち出力（後段）側の差動アンプは、差動形態にされたＰチャンネル型の増幅ＭＯＳＦＥＴＭ５、Ｍ６と、その共通接続されたソースと電源電圧ＶＤＤとの間に設けられた定電流源Ｉ２と、上記増幅ＭＯＳＦＥＴＭ５，Ｍ６のドレインと回路の接地電位ＧＮＤとの間に設けられ、電流ミラー形態にされたＰチャンネル型の負荷ＭＯＳＦＥＴＭ７，Ｍ８とから構成される。この実施例では、パルスデューティの劣化を防ぐために、換言すれば、パルスの立ち上がりｔｒと立ち下がりｔｄを均等にしてほぼ５０％のデューティを確保するために、上記増幅ＭＯＳＦＥＴＭ５のゲートには、入力段の増幅ＭＯＳＦＥＴＭ２のドレイン出力が供給され、上記増幅ＭＯＳＦＥＴＭ６のゲートには、入力段の増幅ＭＯＳＦＥＴＭ１のドレイン出力が供給される。上記定電流源Ｉ２には上記電流源Ｉ１と同じ定電流２Ｉｄｓが流れるようにされる。
【００１０】
この実施例では、上記のようにパルスデューティが５０％からずれてしまうのを防ぐために、２個のシングルエンド型差動アンプの接続に工夫がなされている。つまり、入力側の差動アンプを構成する電流ミラー回路の２つの負荷ＭＯＳＦＥＴＭ３とＭ４のうち、ダイオード接続された入力側の負荷ＭＯＳＦＥＴＭ３に対応した増幅ＭＯＳＦＥＴＭ１のドレイン出力を、それとは逆に出力側の差動アンプを構成する電流ミラー回路の２つの負荷ＭＯＳＦＥＴＭ７とＭ８のうち、ダイオード接続されない出力側の負荷ＭＯＳＦＥＴＭ８に対応した増幅ＭＯＳＦＥＴＭ６のゲートに供給する。また、入力側の差動アンプを構成する電流ミラー回路の２つの負荷ＭＯＳＦＥＴＭ３とＭ４のうち、ダイオード接続されない出力側の負荷ＭＯＳＦＥＴＭ４に対応した増幅ＭＯＳＦＥＴＭ２のドレイン出力を、それとは逆に出力側の差動アンプを構成する電流ミラー回路の２つの負荷ＭＯＳＦＥＴＭ７とＭ８のうち、ダイオード接続された入力側の負荷ＭＯＳＦＥＴＭ７に対応した増幅ＭＯＳＦＥＴＭ５のゲートに供給する。
【００１１】
このように２個のシングルエンド型差動アンプの直列接続する際に、その入力と出力との関係を上記のようにいわばクロスさせて接続させるようにするものである。この理由は、入力側の差動アンプで見ると、増幅ＭＯＳＦＥＴＭ１のソースに流れる電流は、負荷ＭＯＳＦＥＴＭ３とＭ４のゲート容量等を駆動する電流が含まれるために、実質的な電流比は全体を１００とするとＭ１：Ｍ２＝４９：５１のようにアンバランスとなる。出力側の差動アンプも入力信号が同じなら同様にＭ５：Ｍ６＝４９：５１のようなアンバランスを持つ。したがって、同図のような接続を行うことで、入力側の差動アンプで発生した出力信号のアンバランスを出力側の差動アンプの持つ信号伝達特性のアンバランスによって補正することができる。
【００１２】
上記のような信号伝達特性のアンバランスを正確に補正するために、上記入力側の差動形態の増幅ＭＯＳＦＥＴＭ１，Ｍ２とそれに対応した出力側の増幅ＭＯＳＦＥＴＭ５の素子定数が同じく、言い換えるならば、同じ素子サイズに形成される。また、上記と同様に電流ミラー形態にされた入力側の負荷ＭＯＳＦＥＴＭ３，Ｍ４とそれに対応した出力側の負荷ＭＯＳＦＥＴＭ７，Ｍ８及び定電流源Ｉ１とＩ２も上記同様にそれぞれに対応したものどうしは、素子サイズが同じものとされる。
【００１３】
この実施例では、出力側の差動アンプの出力信号は、Ｎチャンネル型ＭＯＳＦＥＴＭ９と定電流源Ｉ４からなる定電流インバータアンプに伝えられる。このようなインバータアンプを偶数個直列接続して、デジタル回路等に供給されるクロックパルスが形成される。同図には、ＭＯＳＦＥＴＭ９と定電流源Ｉ３、ＭＯＳＦＥＴＭ１０と定電流源Ｉ４からなる２つのインバータアンプと、４個のインバータアンプＩＮＶ１〜ＩＮＶ４からなる全体で６個から構成される。
【００１４】
これらのインバータアンプは、その電流駆動能力が順次に大きくされて最終段では必要な電流駆動能力を持つようにされる。この場合、電源線ＶＤＤ及びＧＮＤに流れる電流が一定になるように定電流負荷が用いられインバータアンプを偶数個として、２個ずつが対とされて信号変化に無関係に常に一定の電流が流れるようにされる。このように電源線に流れる電流を一定にすることにより、電源供給のためのボンディングワイヤの持つ寄生インダクタンス成分による不所望なノイズの発生を抑えることが出来る。
【００１５】
この実施例の増幅回路は、上記のように高帯域化し、しかもゲインを大きく設定しているので、電源線ＶＤＤ及びＧＮＤに発生するノイズが無視できなくなるるが、上記のようなインバータアンプを用いることによって安定した増幅動作を行わせることができる。
【００１６】
図３には、この発明を説明するための波形図が示されている。同図は、前記図１に示した定電流インバータアンプＭ９のドレイン出力波形と、図２に示された完全差動化アンプを用いた場合の同様なインバータアンプの出力波形が示されている。この出力波形は、コンピュータシュミレーションにより形成されたものである。同図の実線で示したのが、本願発明に係る図１に示した波形図であり、（ａ）のように立ち上がりｔｒ及び立ち下がりｔｄとがほぼ同一となり、約５０％のパルスデューティを実現している。是れに対して、図２に示した回路では、点線で示したように全体としてのゲインが不足し、立ち上がりｔｒに比べて立ち下がりｔｄが遅くなり、その結果パルスデューティが５０％以下になってしまっている。このデューティ変動を定量的に算出すると、図１のものでは±３．５％であるのに対して、図２のものでは±８％にも達している。
【００１７】
図４には、この発明が適用される磁気ディスクメモリ装置の一実施例の概略ブロック図が示されている。磁気ディスクメモリ装置は、磁気記録面を持つ複数のディクスと、それを回転駆動する駆動装置、上記ディスク面への記録及び再生を行うヘッドと、そのヘッドとの間でリード／ライト信号を授受するリード／ライト（Ｒ／Ｗ）ＬＳＩ（集積回路）及びＲ／ＷＬＳＩとの間での信号の授受を行う信号処理処理ＬＳＩ及びコントローラから構成される。
【００１８】
この実施例の増幅回路は、信号処理ＬＳＩに設けられる。信号処理ＬＳＩのＡＧＣ回路は、各ヘッドに対応したチャンネル毎の信号振幅を検出して一定の信号振幅になるように自動利得制御を行い、アクティブフィルタＡＦを通してサーボ回路に供給される。アクティブフィルタＡＦは、そのカットオフ周波数がレジスタによりＡＤＣ（アナログ・デジタル・コンパレータ）を制御し、このＤＡＣの出力電流に対応した周波数に設定される。
【００１９】
上記ＡＤＣは、クロックパルスにより動作するチョッパ型のコンパレータを含んでおり、その高精度で高速化のためにクロックパルスは前記のような高い周波数にされる。特に制限されないが、読み出し信号に含まれるクロック信号成分に同期してＶＣＯに含まれる発振回路で形成され、小振幅で約５００ＭＨｚのような高い周波数信号を前記図１に示したような増幅回路で増幅し、クロックパルスを発生させて上記ＡＤＣやデジタル回路に供給される。
【００２０】
上記の実施例から得られる作用効果は、下記の通りである。すなわち、
（１）第１導電型の第１増幅ＭＯＳＦＥＴのドレインにゲートとドレインが接続された第２導電型の第１ＭＯＳＦＥＴを接続し、上記第１ＭＯＳＦＥＴと電流ミラー形態とされた第２ＭＯＳＦＥＴのドレインを上記第１増幅ＭＯＳＦＥＴと差動形態にされた第２増幅ＭＯＳＦＥＴのドレインに接続したシングルエンド型差動アンプを２個直列形態に接続し、前段の差動アンプには互いに逆相の小振幅入力信号を供給し、後段のシングルエンド型差動アンプの上記第１増幅ＭＯＳＦＥＴに対応したＭＯＳＦＥＴのゲートには、上記第２増幅ＭＯＳＦＥＴのドレイン出力信号を入力し、上記第２増幅ＭＯＳＦＥＴに対応したＭＯＳＦＥＴののゲートには、上記第１増幅ＭＯＳＦＥＴのドレイン出力信号を入力して上記第２増幅ＭＯＳＦＥＴに対応したＭＯＳＦＥＴのドレインから出力信号を得るようにすることにより、高ゲインのシングルエンド型差動アンプのアンバランスが補正されて高速化及び高ゲインを実現することができるという効果が得られる。
【００２１】
（２）上記第１と第２のシングルエンド型差動アンプは、対応する素子がそれぞれ同じ素子サイズに形成することにより、シングルエンド型差動アンプの出力のアンバランスを高い精度で補正することができるという効果が得られる。
【００２２】
（３）上記互いに逆相にされた第１と第２の入力信号を発振回路で形成され、電源電圧に対して信号振幅が小さな信号とし出力信号を電源電圧に対応した大振幅信号とすることにより、高周波数のクロックパルスを形成することができるという効果が得られる。
【００２３】
（４）上記増幅回路の出力信号を増幅する増幅ＭＯＳＦＥＴと定電流負荷からなるインバータ回路の偶数個を更に備えることにより、必要な駆動能力を確保しつつ、電源線に流れる電流を一定にできるから電源線に発生するノイズを低減でき、安定した増幅動作を行わせることができるという効果が得られる。
【００２４】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、増幅ＭＯＳＦＥＴをＮチャンネル型ＭＯＳＦＥＴとし、電流ミラー形態の負荷ＭＯＳＦＥＴをＰチャンネル型ＭＯＳＦＥＴとしてもよい。出力パルスが供給される負荷回路の入力容量等が小さくて電流駆動能力が小さくてよいならば、前記定電流インバータアンプを省略することができる。定電流インバータアンプは、Ｐチャンネル型の増幅ＭＯＳＦＥＴとＮチャンネル型の定電流源ＭＯＳＦＥＴとで構成してもよい。この発明は、高域化で高ゲインの増幅回路を備えた半導体集積回路装置に広く利用することができる。
【００２５】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、第１導電型の第１増幅ＭＯＳＦＥＴのドレインにゲートとドレインが接続された第２導電型の第１ＭＯＳＦＥＴを接続し、上記第１ＭＯＳＦＥＴと電流ミラー形態とされた第２ＭＯＳＦＥＴのドレインを上記第１増幅ＭＯＳＦＥＴと差動形態にされた第２増幅ＭＯＳＦＥＴのドレインに接続したシングルエンド型差動アンプを２個直列形態に接続し、前段の差動アンプには互いに逆相の小振幅入力信号を供給し、後段のシングルエンド型差動アンプの上記第１増幅ＭＯＳＦＥＴに対応したＭＯＳＦＥＴのゲートには、上記第２増幅ＭＯＳＦＥＴのドレイン出力信号を入力し、上記第２増幅ＭＯＳＦＥＴに対応したＭＯＳＦＥＴののゲートには、上記第１増幅ＭＯＳＦＥＴのドレイン出力信号を入力して上記第２増幅ＭＯＳＦＥＴに対応したＭＯＳＦＥＴのドレインから出力信号を得るようにすることにより、高ゲインのシングルエンド型差動アンプのアンバランスが補正されて高速化及び高ゲインを実現することができる。
【図面の簡単な説明】
【図１】この発明に係る半導体集積回路装置に設けられる増幅回路の一実施例を示す回路図である。
【図２】この発明に先立って検討された増幅回路の一例を示す回路図である。
【図３】この発明を説明するための波形図である。
【図４】この発明が適用される磁気ディスクメモリ装置の一実施例を示す概略ブロック図である。
【符号の説明】
Ｍ１〜Ｍ１７…ＭＯＳＦＥＴ、Ｉ１〜Ｉ４…定電流源、ＩＮＶ０〜ＩＮＶ４…定電流インバータアンプ。

Claims

差動形態にされた第１導電型の第１増幅ＭＯＳＦＥＴ及び第２増幅ＭＯＳＦＥＴと、上記第１増幅ＭＯＳＦＥＴのドレインにゲートとドレインが接続された第２導電型の第１ＭＯＳＦＥＴと、上記第１ＭＯＳＦＥＴとゲート及びソースが接続されて電流ミラー形態とされ、そのドレインが上記第２増幅ＭＯＳＦＥＴのドレインに接続された第２導電型の第２ＭＯＳＦＥＴとを含む第１のシングルエンド型差動アンプと、
差動形態にされた第１導電型の第３増幅ＭＯＳＦＥＴ及び第４増幅ＭＯＳＦＥＴと、上記第３増幅ＭＯＳＦＥＴのドレインにゲートとドレインが接続された第２導電型の第３ＭＯＳＦＥＴと、上記第３ＭＯＳＦＥＴとゲート及びソースが接続されて電流ミラー形態とされ、そのドレインが上記第４増幅ＭＯＳＦＥＴのドレインに接続された第２導電型の第４ＭＯＳＦＥＴとを含む第２のシングルエンド型差動アンプと、
上記第２のシングルエンド型差動アンプの出力信号を増幅する増幅ＭＯＳＦＥＴと定電流負荷からなるインバータ回路の偶数個とを備え、
上記第１のシングルエンド型差動アンプの上記第１と第２増幅ＭＯＳＦＥＴのゲートには、発振回路で形成され、電源電圧に対して信号振幅が小さな互いに逆相にされた入力信号が供給され、
上記第２のシングルエンド型差動アンプの上記第３増幅ＭＯＳＦＥＴのゲートには上記第２増幅ＭＯＳＦＥＴのドレイン出力信号が供給され、上記第４増幅ＭＯＳＦＥＴのゲートには上記第１増幅ＭＯＳＦＥＴのドレイン出力信号が供給され、上記第４増幅ＭＯＳＦＥＴのドレインから出力信号を得るようにした増幅回路であり、
上記第１と第２のシングルエンド型差動アンプは、対応する素子がそれぞれ同じ素子サイズに形成されるものであり、
上記偶数個のインバータ回路を通した出力信号はほぼ電源電圧に対応した大振幅信号であることを特徴とする半導体集積回路装置。
請求項１において、
上記偶数個のインバータ回路は、複数対から構成され、
上記複数対のインバータ回路は、初段側から順に電流駆動能力が大きく設定されてなることを特徴とする半導体集積回路装置。