JP3673091B2 - クロック制御回路およびディジタル信号処理装置 - Google Patents
クロック制御回路およびディジタル信号処理装置 Download PDFInfo
- Publication number
- JP3673091B2 JP3673091B2 JP25438498A JP25438498A JP3673091B2 JP 3673091 B2 JP3673091 B2 JP 3673091B2 JP 25438498 A JP25438498 A JP 25438498A JP 25438498 A JP25438498 A JP 25438498A JP 3673091 B2 JP3673091 B2 JP 3673091B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- control circuit
- switching
- output
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
- Electronic Switches (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、クロック制御回路およびそれを備えるディジタル信号処理装置に関するものである。
【０００２】
【従来の技術】
ディジタル信号処理装置の応用例としてＭＤ（ミニディスク）システムを例に取り説明する。ただし従来のディジタル信号処理装置（ＭＤシステムを含む）には、クロックを発生する回路は備えられているが、クロックを発生してそれを制御する本発明のクロック制御回路に相当するものは、備えられていない。従来のＭＤシステムについては特開平６ー１０３６９９号公報に記載されたものが知られている。
【０００３】
図４は従来のミニディスクシステムの概略ブロック図を示すものである。図４において、１は記録再生媒体であるディスク、２は再生信号処理回路、３は再生データを一時記憶するメモリ、４は圧縮されたデータを復元する圧縮復元回路、５は復元されたデータをオーディオ信号に変換するディジタル・アナログコンバータ、１０はアナログオーディオ信号をディジタル化するアナログ・ディジタルコンバータ、９はディジタル化されたデータを情報圧縮してデータ量を削減させる圧縮回路、８は記録データを一時記憶するメモリ、７は記録信号処理回路であり、６は記録媒体を所定の速度で動かすサーボ回路、１１はメモリの記憶状態を管理するメモリ制御回路、１２はメモリ制御回路１１をはじめとするシステム中のクロックを必要とする部材にクロックを供給するクロック発生回路である。図５はメモリ制御回路の動作を表す概念図である。
【０００４】
以上のように構成された、従来のミニディスクシステムについて、その動作を説明する。ディスク１から再生された信号は、再生信号処理回路２でデータとして再生されて、一旦メモリ３に書き込まれる。詳細は後述するがこのメモリ３を用いて信号の転送レート変換を行って、メモリ制御回路１１が圧縮復元回路４へ再生信号の出力を指令する。圧縮復元回路４では、ＭＤの場合にはＡＴＲＡＣと呼ばれている圧縮方式により記録されているので、その復元処理を行って、オーディオ信号を復元する。こうして復元されたデータをＤ／Ａコンバータ５でアナログ音声信号に変換して出力する。
【０００５】
記録時にはアナログの音声信号をＡ／Ｄコンバータ１０でディジタルデータに変換し、その信号を圧縮回路９でＡＴＲＡＣ規格に基づいたデータ列に変換する。この圧縮処理は１枚のディスクに記録できる記録時間を長くするために導入されている処理であるが、この圧縮処理により記録再生されるデータの転送レートがＡ／Ｄ・Ｄ／Ａされる信号の転送レートよりも小さくなるので、同じレートで転送を行う場合には、待ち時間を作って転送レートを変換する必要がある。このレート変換処理は後述するようにメモリ制御回路１１で制御される。圧縮回路９の出力は一旦メモリ８に書き込まれて、メモリ制御回路１１の指示で記録信号処理回路７へ出力される。メモリ制御回路１１では、このメモリからの読み出しに合わせてサーボ回路６へ指令を出して、ディスクにあらかじめ書き込まれているアドレス情報を元に、正しい位置にデータを書き込むように制御させる。なおこのサーボ回路６の動作は再生時にも同様のアドレス制御処理が行われている。
【０００６】
再生時／記録時ともに、クロック発生回路１２は、メモリ制御回路１１をはじめとするシステム中のクロックを必要とする部材にクロックを供給している。ただし、各部材に継続して供給するのではなく、各部材での動作タイミングずれを補正するために、各部材毎に必要なときのみクロック発生回路１２にアクセスするものである。
【０００７】
メモリ制御回路１１の動作を図５を参照しながら説明する。図５の横軸方向は、時間の流れを示している。
【０００８】
（ａ）点でメモリ３への書き込みを開始すると、メモリの使用量が急速に増加していく。
【０００９】
次に（ｂ）点でメモリからの読み出しを開始する。ＭＤシステムの場合ディスクから再生されるデータの転送レートのほうがオーディオ信号として再生される信号のレートより速く設定されているので、読み出しを始めてもメモリの使用量は増加率が減少するものの増加していく。
【００１０】
メモリの容量があふれる前に（ｃ）点でメモリへの書き込みを一旦停止する。こうすると読み出しだけが行われることになるので、メモリの使用量がだんだん減っていく。
【００１１】
しばらく経ったところで、（ｄ）点で、またメモリへの書き込みを再開する。こうして、（ｃ）（ｄ）の動作を繰り返すことで、読み出しを続けたままで転送レートの変換処理が実行される。
【００１２】
（ｇ）点では、何らかの要因でディスクからの再生信号が途切れた場合で、しばらくの間は書き込みができない状態が続いた場合を表していて、メモリの内容が全て読み出されてしまう前に、（ｈ）点で書き込みを開始できれば、読み出し側を途切れさせることなく再生動作を続けることができる。
【００１３】
（ｉ）点までメモリにデータを貯めてから、（ｄ）（ｅ）と同様に動作させる。
【００１４】
このようにメモリを用いているので、読み出し側は連続的に動作しているが、書き込み側は必要なときだけ動作すればよい。したがって、動作の必要の無いときには書き込み側の回路のクロックを停止させることにより消費電力の削減を図ることができる。さらに読み出し側の処理だけを実行すれば良い場合には、通常の書き込み、読み出しを両方行う場合より処理量が少なくてすむので、信号処理プロセッサーの動作クロックを下げて動作させることが考えられる。
【００１５】
【発明が解決しようとする課題】
クロック系の切換を行う場合には、通常はリセットを発行して内部の回路状態を初期化してから新しいクロックで動作させる事が行われているが、上記のように連続的にデータを読み出しながらクロックを切換える事を実現しようとすると、リセットをかけることはできない。また、連続的に動作している部分が無いような、切換え時の動作の不安定性を考慮する必要が無い機器では、リセットをかけずに切換えを行う事ができるが、連続的に動作している部分がある機器では、そのような処理を行うと動作が異常になる場合がありうる。
【００１６】
本発明は、上述した課題を考慮し、クロック供給先に実質的に支障を与えることなく、クロックを切り換えることのできるクロック制御回路、および、本発明のクロック制御回路を備えることによって、効率的な信号処理が行えるディジタル信号処理装置を提供することを目的とするものである。
【００１７】
【課題を解決するための手段】
上述した課題を解決するため、第１の本発明（請求項１に記載の本発明に対応）は、少なくとも２つの周波数のクロックを切り換えてマスタークロックとして出力するクロック発生部と、前記マスタークロックに基づいて出力クロックを出力するタイミング制御部と、データ処理中にデータを一時記憶する一時記憶手段とを備え、前記タイミング制御部は、クロック切換要求を受けると、前記一時記憶手段が前記出力クロックにアクセスしているか否かを監視して、前記アクセスのないタイミングで、前記クロック発生部へ前記マスタークロックの切換を指示することを特徴とするクロック制御回路である。
【００１８】
また、第２の本発明（請求項２に記載の本発明に対応）は、前記タイミング制御部が、前記マスタークロックの切換を指示した後、切り換えられた前記マスタークロックに基づく新しい前記出力クロックの出力を開始するまでの間は、前記出力クロックを出力しないことを特徴とする第１の本発明のクロック制御回路である。
【００１９】
また、第３の本発明（請求項３に記載の本発明に対応）は、本発明のクロック制御回路と、少なくとも２つの処理モードの切り換えを行うモード切換手段とを備え、前記モード切換手段が、前記処理モードの切り換えを行う際に、前記各処理モードに対応する前記クロック切換要求を前記タイミング制御部へ出力することを特徴とするディジタル信号処理装置である。
【００２０】
第４の本発明（請求項４に記載の本発明に対応）は、前記２つの処理モードは、前記一時記憶手段からのデータの読み出し、および前記一時記憶手段へのデータの書き込みを並行して行う第１の処理モードと、前記一時記憶手段からのデータの読み出しのみを行う第２の処理モードとであることを特徴とする第３の本発明のディジタル信号処理装置である。
【００２２】
【発明の実施の形態】
以下に、本発明の実施の形態を図面を参照して説明する。
【００２３】
図１は、本発明の一実施の形態におけるディジタル信号処理装置の概略ブロック図である。本実施の形態におけるディジタル信号処理装置は、図４で説明した従来のミニディスクシステムに、本発明のクロック制御回路を装備したものである。
【００２４】
図１において、１は記録再生媒体であるディスク、２は再生信号処理回路、３は再生データを一時記憶するメモリ、４は圧縮されたデータを復元する圧縮復元回路、５は復元されたデータをオーディオ信号に変換するディジタル・アナログコンバータ、１０はアナログオーディオ信号をディジタル化するアナログ・ディジタルコンバータ、９はディジタル化されたデータを情報圧縮してデータ量を削減させる圧縮回路、８は記録データを一時記憶するメモリ、７は記録信号処理回路であり、６は記録媒体を所定の速度で動かすサーボ回路、１１はメモリの記憶状態を管理するメモリ制御回路、１０１は２つの周波数のクロックを切り換えてマスタークロックとして出力するクロック発生部、１０２はマスタークロックに基づいて出力クロックを出力するタイミング制御部である。クロック発生部１０１およびタイミング制御部１０２で、本発明のクロック制御回路を構成している。
【００２５】
なお、上記の各部材において、図４で示した従来のミニディスクシステムのものと同じ機能を有するものについては、同一符号を付与しており、それらの機能および動作の詳細は、図４で示した従来のミニディスクシステムのものに準ずるものとする。すなわち、メモリ制御回路１１の動作については、図５にしたがって、メモリ３、８に対して、書き込み、読み出しの制御を行う。ただし、図４のミニディスクシステムと、本実施の形態におけるディジタル信号処理装置としてのミニディスクシステムとの違いは、各部材の動作に用いられるクロックが、図４のクロック発生部１２からではなく、本発明のクロック制御回路であるクロック発生部１０１およびタイミング制御部１０２から供給されていることに関する点である。
【００２６】
図２は、本発明の一実施の形態におけるクロック制御回路のブロック図であり、図１のクロック発生部１０１およびタイミング制御部１０２の詳細を示すものである。図２において、１０１はクロック発生部で、１０２はタイミング制御部である。図３はタイミング制御部１０２の動作を説明するためのタイミング図であり、図３の横軸方向は、時間の流れを示している。図３において、２０１はメモリ制御回路１１からのクロック切換要求信号、２０２はメモリ３、８等が出力クロック２０７、２０８へアクセスしているか否かを示すアクセス情報信号、２０３はクロック発生部１０１への切換信号、２０４はクロック発生部１０１からの初期化信号、２０５は外部からの出力クロック２０７、２０８へのアクセスの可否を表すアクセス許可信号、２０６はタイミング制御部１０２でマスタークロック２０９の位相を調整して生成しているアクセスタイミング用基準クロック（内部信号）、２０７はメモリ読み出し系への出力クロック、２０８はメモリ書き込み系への出力クロック、２０９はクロック発生部１０１からタイミング制御部１０２へ出力されるマスタークロック（図３には図示せず）である。クロック切換要求信号２０１については、信号ＯＮ時がデータの読み出し処理のみの処理モードへの切換を、信号ＯＦＦ時がデータの読み出し処理およびデータの書き込み処理とを並行して行う処理モードへの切換を示すものである。また、アクセス許可信号２０５については、信号ＯＮ時が外部からの出力クロック２０７、２０８へのアクセスの許可を、信号ＯＦＦ時が外部からの出力クロック２０７、２０８へのアクセスの禁止を示すものである。なお、出力クロック２０７、２０８は、メモリ３、８等で使用されるものであり、タイミング制御部１０２から直接供給先へ出力されるとしてもよいが、ここでは、メモリ制御回路１１経由で供給されるとして以下の説明を行う。同様に、アクセス情報信号２０２についても、タイミング制御部１０２が直接、メモリ３、８等からのアクセスを検出して発するとしてもよいが、ここでは、メモリ制御回路１１により発せられるとして以下の説明を行う。
【００２７】
以下、図３を参照しながら、処理モード切換の例を示す。
【００２８】
メモリ制御回路１１は、メモリ３および／またはメモリ８に対して、データの読み出し処理と、データの書き込み処理とを並行して行うように制御しているものとする（例えば、図５の（ｄ）〜（ｅ））。メモリ制御回路１１は、メモリの使用量を参照して、メモリ３および／またはメモリ８に対して、データの読み出し処理のみを行うように処理モードを変更する。それと同時にまたはその直後に、メモリ制御回路１１は、クロック切換要求信号２０１をタイミング制御部１０２へ出力する。タイミング制御部１０２は、クロック切換要求信号２０１を受けると、メモリ制御回路１１からのアクセス情報信号２０２の監視をはじめる。通常動作時にはアクセス情報信号２０２はメモリへの書き込みと読み出しの両方に対して発生しているが、処理モード切換を行うときにはメモリへの書き込みが発生しない状態なので、しばらくするとアクセスのないタイミングが生じて、アクセス情報信号２０２が０になる。このタイミング（図３の点線のタイミング）で、タイミング制御部１０２では、クロック発生部１０１への切換信号２０３を出力し、メモリ制御回路１１へ対してのアクセス許可信号２０５の出力をＯＦＦにする。それと同時にメモリ書き込み系のクロックである出力クロック２０８を停止させる。
【００２９】
切換信号２０３を受けたクロック発生部１０１では、マスタークロック２０９の切換を実行するが、クロックに余分なノイズを発生させないための待ち時間が必要とされる。この待ち時間が終了して、マスタークロック２０９の切換が完了すると、クロック発生部１０１では初期化信号２０４を発行する。この初期化信号２０４を受け取ったタイミング制御部１０２では、マスタークロック２０９とメモリのアクセスタイミング用基準クロック２０６との位相を初期化して、クロック切換え以前との整合性を確保する。初期位相調整が完了した段階でアクセス許可信号２０５をメモリ制御回路１１へ出力する。同時に読み出し系の出力クロック２０７も出力を開始する。
【００３０】
こうして切換えられた状態では、マスタークロック２０９の周波数が下がり、メモリ書き込み系のクロックが停止し、メモリ読み出し系のクロックも下がっているので、余分な消費電力を削減することができる。したがって、例えば、電池を電力供給源として用いている場合は、電池の寿命の長いシステムを実現することができる。
【００３１】
データの読み出し処理のみを行う処理モードから、データの読み出し処理とデータの書き込み処理とを並行して行う処理モードへの切換についても、上記に準ずる。
【００３２】
なお、本発明のディジタル信号処理装置は、本実施の形態においては、ミニディスクシステムであるとして説明したが、これに限るものではなく、他のディジタル信号処理装置であってもよい、要するに、本発明のクロック制御回路と、少なくとも２つの処理モードの切り換えを行うモード切換手段とを備え、前記モード切換手段が、前記処理モードの切り換えを行う際に、前記各処理モードに対応する前記クロック切換要求を前記タイミング制御部へ出力するディジタル信号処理装置であればよい。
【００３３】
また、本発明のクロック制御回路は、本実施の形態においては、ミニディスクシステムに備えられ、出力クロックに対するアクセスとしてＲＡＭのアクセス信号を用いているとして説明したが、これに限るものではなく、他のクロック制御回路であってもよい、要するに、少なくとも２つの周波数のクロックを切り換えてマスタークロックとして出力するクロック発生部と、前記マスタークロックに基づいて出力クロックを出力するタイミング制御部とを備え、前記タイミング制御部が、クロック切換要求を受けると、前記出力クロックに対するアクセスを監視して、前記アクセスのないタイミングで、前記クロック発生部へ前記マスタークロックの切換を指示するクロック制御回路であればよい。
【００３４】
【発明の効果】
以上説明したところから明らかなように、請求項１、２の本発明は、クロック供給先に実質的に支障を与えることなく、クロックを切り換えることのできるクロック制御回路を提供することができる。
【００３５】
また、請求項３および４の本発明は、本発明のクロック制御回路を備えることによって、効率的な信号処理が行えるディジタル信号処理装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態におけるディジタル信号処理装置の概略ブロック図である。
【図２】本発明の一実施の形態におけるクロック制御回路のブロック図本である。
【図３】本発明の一実施の形態におけるクロック制御回路の動作を説明するためのタイミング図である。
【図４】従来のＭＤシステムのブロック図である。
【図５】従来のＭＤシステムのバッファメモリの使用量変動を示すタイミング図である。
【符号の説明】
１ ディスク
２ 再生信号処理回路
３、８ メモリ
５ Ｄ／Ａコンバータ
６ サーボ回路
７ 記録信号処理回路
４、９ 圧縮／復元回路
１０ Ａ／Ｄコンバータ
１１ メモリ制御回路
１０１ クロック発生部
１０２ タイミング制御部
２０１ クロック切換要求信号
２０２ アクセス情報信号
２０３ 切換信号
２０４ 初期化信号
２０５ アクセス許可信号
２０６ アクセスタイミング用基準クロック
２０７ 読み出し系出力クロック
２０８ 書き込み系出力クロック
【発明の属する技術分野】
本発明は、クロック制御回路およびそれを備えるディジタル信号処理装置に関するものである。
【０００２】
【従来の技術】
ディジタル信号処理装置の応用例としてＭＤ（ミニディスク）システムを例に取り説明する。ただし従来のディジタル信号処理装置（ＭＤシステムを含む）には、クロックを発生する回路は備えられているが、クロックを発生してそれを制御する本発明のクロック制御回路に相当するものは、備えられていない。従来のＭＤシステムについては特開平６ー１０３６９９号公報に記載されたものが知られている。
【０００３】
図４は従来のミニディスクシステムの概略ブロック図を示すものである。図４において、１は記録再生媒体であるディスク、２は再生信号処理回路、３は再生データを一時記憶するメモリ、４は圧縮されたデータを復元する圧縮復元回路、５は復元されたデータをオーディオ信号に変換するディジタル・アナログコンバータ、１０はアナログオーディオ信号をディジタル化するアナログ・ディジタルコンバータ、９はディジタル化されたデータを情報圧縮してデータ量を削減させる圧縮回路、８は記録データを一時記憶するメモリ、７は記録信号処理回路であり、６は記録媒体を所定の速度で動かすサーボ回路、１１はメモリの記憶状態を管理するメモリ制御回路、１２はメモリ制御回路１１をはじめとするシステム中のクロックを必要とする部材にクロックを供給するクロック発生回路である。図５はメモリ制御回路の動作を表す概念図である。
【０００４】
以上のように構成された、従来のミニディスクシステムについて、その動作を説明する。ディスク１から再生された信号は、再生信号処理回路２でデータとして再生されて、一旦メモリ３に書き込まれる。詳細は後述するがこのメモリ３を用いて信号の転送レート変換を行って、メモリ制御回路１１が圧縮復元回路４へ再生信号の出力を指令する。圧縮復元回路４では、ＭＤの場合にはＡＴＲＡＣと呼ばれている圧縮方式により記録されているので、その復元処理を行って、オーディオ信号を復元する。こうして復元されたデータをＤ／Ａコンバータ５でアナログ音声信号に変換して出力する。
【０００５】
記録時にはアナログの音声信号をＡ／Ｄコンバータ１０でディジタルデータに変換し、その信号を圧縮回路９でＡＴＲＡＣ規格に基づいたデータ列に変換する。この圧縮処理は１枚のディスクに記録できる記録時間を長くするために導入されている処理であるが、この圧縮処理により記録再生されるデータの転送レートがＡ／Ｄ・Ｄ／Ａされる信号の転送レートよりも小さくなるので、同じレートで転送を行う場合には、待ち時間を作って転送レートを変換する必要がある。このレート変換処理は後述するようにメモリ制御回路１１で制御される。圧縮回路９の出力は一旦メモリ８に書き込まれて、メモリ制御回路１１の指示で記録信号処理回路７へ出力される。メモリ制御回路１１では、このメモリからの読み出しに合わせてサーボ回路６へ指令を出して、ディスクにあらかじめ書き込まれているアドレス情報を元に、正しい位置にデータを書き込むように制御させる。なおこのサーボ回路６の動作は再生時にも同様のアドレス制御処理が行われている。
【０００６】
再生時／記録時ともに、クロック発生回路１２は、メモリ制御回路１１をはじめとするシステム中のクロックを必要とする部材にクロックを供給している。ただし、各部材に継続して供給するのではなく、各部材での動作タイミングずれを補正するために、各部材毎に必要なときのみクロック発生回路１２にアクセスするものである。
【０００７】
メモリ制御回路１１の動作を図５を参照しながら説明する。図５の横軸方向は、時間の流れを示している。
【０００８】
（ａ）点でメモリ３への書き込みを開始すると、メモリの使用量が急速に増加していく。
【０００９】
次に（ｂ）点でメモリからの読み出しを開始する。ＭＤシステムの場合ディスクから再生されるデータの転送レートのほうがオーディオ信号として再生される信号のレートより速く設定されているので、読み出しを始めてもメモリの使用量は増加率が減少するものの増加していく。
【００１０】
メモリの容量があふれる前に（ｃ）点でメモリへの書き込みを一旦停止する。こうすると読み出しだけが行われることになるので、メモリの使用量がだんだん減っていく。
【００１１】
しばらく経ったところで、（ｄ）点で、またメモリへの書き込みを再開する。こうして、（ｃ）（ｄ）の動作を繰り返すことで、読み出しを続けたままで転送レートの変換処理が実行される。
【００１２】
（ｇ）点では、何らかの要因でディスクからの再生信号が途切れた場合で、しばらくの間は書き込みができない状態が続いた場合を表していて、メモリの内容が全て読み出されてしまう前に、（ｈ）点で書き込みを開始できれば、読み出し側を途切れさせることなく再生動作を続けることができる。
【００１３】
（ｉ）点までメモリにデータを貯めてから、（ｄ）（ｅ）と同様に動作させる。
【００１４】
このようにメモリを用いているので、読み出し側は連続的に動作しているが、書き込み側は必要なときだけ動作すればよい。したがって、動作の必要の無いときには書き込み側の回路のクロックを停止させることにより消費電力の削減を図ることができる。さらに読み出し側の処理だけを実行すれば良い場合には、通常の書き込み、読み出しを両方行う場合より処理量が少なくてすむので、信号処理プロセッサーの動作クロックを下げて動作させることが考えられる。
【００１５】
【発明が解決しようとする課題】
クロック系の切換を行う場合には、通常はリセットを発行して内部の回路状態を初期化してから新しいクロックで動作させる事が行われているが、上記のように連続的にデータを読み出しながらクロックを切換える事を実現しようとすると、リセットをかけることはできない。また、連続的に動作している部分が無いような、切換え時の動作の不安定性を考慮する必要が無い機器では、リセットをかけずに切換えを行う事ができるが、連続的に動作している部分がある機器では、そのような処理を行うと動作が異常になる場合がありうる。
【００１６】
本発明は、上述した課題を考慮し、クロック供給先に実質的に支障を与えることなく、クロックを切り換えることのできるクロック制御回路、および、本発明のクロック制御回路を備えることによって、効率的な信号処理が行えるディジタル信号処理装置を提供することを目的とするものである。
【００１７】
【課題を解決するための手段】
上述した課題を解決するため、第１の本発明（請求項１に記載の本発明に対応）は、少なくとも２つの周波数のクロックを切り換えてマスタークロックとして出力するクロック発生部と、前記マスタークロックに基づいて出力クロックを出力するタイミング制御部と、データ処理中にデータを一時記憶する一時記憶手段とを備え、前記タイミング制御部は、クロック切換要求を受けると、前記一時記憶手段が前記出力クロックにアクセスしているか否かを監視して、前記アクセスのないタイミングで、前記クロック発生部へ前記マスタークロックの切換を指示することを特徴とするクロック制御回路である。
【００１８】
また、第２の本発明（請求項２に記載の本発明に対応）は、前記タイミング制御部が、前記マスタークロックの切換を指示した後、切り換えられた前記マスタークロックに基づく新しい前記出力クロックの出力を開始するまでの間は、前記出力クロックを出力しないことを特徴とする第１の本発明のクロック制御回路である。
【００１９】
また、第３の本発明（請求項３に記載の本発明に対応）は、本発明のクロック制御回路と、少なくとも２つの処理モードの切り換えを行うモード切換手段とを備え、前記モード切換手段が、前記処理モードの切り換えを行う際に、前記各処理モードに対応する前記クロック切換要求を前記タイミング制御部へ出力することを特徴とするディジタル信号処理装置である。
【００２０】
第４の本発明（請求項４に記載の本発明に対応）は、前記２つの処理モードは、前記一時記憶手段からのデータの読み出し、および前記一時記憶手段へのデータの書き込みを並行して行う第１の処理モードと、前記一時記憶手段からのデータの読み出しのみを行う第２の処理モードとであることを特徴とする第３の本発明のディジタル信号処理装置である。
【００２２】
【発明の実施の形態】
以下に、本発明の実施の形態を図面を参照して説明する。
【００２３】
図１は、本発明の一実施の形態におけるディジタル信号処理装置の概略ブロック図である。本実施の形態におけるディジタル信号処理装置は、図４で説明した従来のミニディスクシステムに、本発明のクロック制御回路を装備したものである。
【００２４】
図１において、１は記録再生媒体であるディスク、２は再生信号処理回路、３は再生データを一時記憶するメモリ、４は圧縮されたデータを復元する圧縮復元回路、５は復元されたデータをオーディオ信号に変換するディジタル・アナログコンバータ、１０はアナログオーディオ信号をディジタル化するアナログ・ディジタルコンバータ、９はディジタル化されたデータを情報圧縮してデータ量を削減させる圧縮回路、８は記録データを一時記憶するメモリ、７は記録信号処理回路であり、６は記録媒体を所定の速度で動かすサーボ回路、１１はメモリの記憶状態を管理するメモリ制御回路、１０１は２つの周波数のクロックを切り換えてマスタークロックとして出力するクロック発生部、１０２はマスタークロックに基づいて出力クロックを出力するタイミング制御部である。クロック発生部１０１およびタイミング制御部１０２で、本発明のクロック制御回路を構成している。
【００２５】
なお、上記の各部材において、図４で示した従来のミニディスクシステムのものと同じ機能を有するものについては、同一符号を付与しており、それらの機能および動作の詳細は、図４で示した従来のミニディスクシステムのものに準ずるものとする。すなわち、メモリ制御回路１１の動作については、図５にしたがって、メモリ３、８に対して、書き込み、読み出しの制御を行う。ただし、図４のミニディスクシステムと、本実施の形態におけるディジタル信号処理装置としてのミニディスクシステムとの違いは、各部材の動作に用いられるクロックが、図４のクロック発生部１２からではなく、本発明のクロック制御回路であるクロック発生部１０１およびタイミング制御部１０２から供給されていることに関する点である。
【００２６】
図２は、本発明の一実施の形態におけるクロック制御回路のブロック図であり、図１のクロック発生部１０１およびタイミング制御部１０２の詳細を示すものである。図２において、１０１はクロック発生部で、１０２はタイミング制御部である。図３はタイミング制御部１０２の動作を説明するためのタイミング図であり、図３の横軸方向は、時間の流れを示している。図３において、２０１はメモリ制御回路１１からのクロック切換要求信号、２０２はメモリ３、８等が出力クロック２０７、２０８へアクセスしているか否かを示すアクセス情報信号、２０３はクロック発生部１０１への切換信号、２０４はクロック発生部１０１からの初期化信号、２０５は外部からの出力クロック２０７、２０８へのアクセスの可否を表すアクセス許可信号、２０６はタイミング制御部１０２でマスタークロック２０９の位相を調整して生成しているアクセスタイミング用基準クロック（内部信号）、２０７はメモリ読み出し系への出力クロック、２０８はメモリ書き込み系への出力クロック、２０９はクロック発生部１０１からタイミング制御部１０２へ出力されるマスタークロック（図３には図示せず）である。クロック切換要求信号２０１については、信号ＯＮ時がデータの読み出し処理のみの処理モードへの切換を、信号ＯＦＦ時がデータの読み出し処理およびデータの書き込み処理とを並行して行う処理モードへの切換を示すものである。また、アクセス許可信号２０５については、信号ＯＮ時が外部からの出力クロック２０７、２０８へのアクセスの許可を、信号ＯＦＦ時が外部からの出力クロック２０７、２０８へのアクセスの禁止を示すものである。なお、出力クロック２０７、２０８は、メモリ３、８等で使用されるものであり、タイミング制御部１０２から直接供給先へ出力されるとしてもよいが、ここでは、メモリ制御回路１１経由で供給されるとして以下の説明を行う。同様に、アクセス情報信号２０２についても、タイミング制御部１０２が直接、メモリ３、８等からのアクセスを検出して発するとしてもよいが、ここでは、メモリ制御回路１１により発せられるとして以下の説明を行う。
【００２７】
以下、図３を参照しながら、処理モード切換の例を示す。
【００２８】
メモリ制御回路１１は、メモリ３および／またはメモリ８に対して、データの読み出し処理と、データの書き込み処理とを並行して行うように制御しているものとする（例えば、図５の（ｄ）〜（ｅ））。メモリ制御回路１１は、メモリの使用量を参照して、メモリ３および／またはメモリ８に対して、データの読み出し処理のみを行うように処理モードを変更する。それと同時にまたはその直後に、メモリ制御回路１１は、クロック切換要求信号２０１をタイミング制御部１０２へ出力する。タイミング制御部１０２は、クロック切換要求信号２０１を受けると、メモリ制御回路１１からのアクセス情報信号２０２の監視をはじめる。通常動作時にはアクセス情報信号２０２はメモリへの書き込みと読み出しの両方に対して発生しているが、処理モード切換を行うときにはメモリへの書き込みが発生しない状態なので、しばらくするとアクセスのないタイミングが生じて、アクセス情報信号２０２が０になる。このタイミング（図３の点線のタイミング）で、タイミング制御部１０２では、クロック発生部１０１への切換信号２０３を出力し、メモリ制御回路１１へ対してのアクセス許可信号２０５の出力をＯＦＦにする。それと同時にメモリ書き込み系のクロックである出力クロック２０８を停止させる。
【００２９】
切換信号２０３を受けたクロック発生部１０１では、マスタークロック２０９の切換を実行するが、クロックに余分なノイズを発生させないための待ち時間が必要とされる。この待ち時間が終了して、マスタークロック２０９の切換が完了すると、クロック発生部１０１では初期化信号２０４を発行する。この初期化信号２０４を受け取ったタイミング制御部１０２では、マスタークロック２０９とメモリのアクセスタイミング用基準クロック２０６との位相を初期化して、クロック切換え以前との整合性を確保する。初期位相調整が完了した段階でアクセス許可信号２０５をメモリ制御回路１１へ出力する。同時に読み出し系の出力クロック２０７も出力を開始する。
【００３０】
こうして切換えられた状態では、マスタークロック２０９の周波数が下がり、メモリ書き込み系のクロックが停止し、メモリ読み出し系のクロックも下がっているので、余分な消費電力を削減することができる。したがって、例えば、電池を電力供給源として用いている場合は、電池の寿命の長いシステムを実現することができる。
【００３１】
データの読み出し処理のみを行う処理モードから、データの読み出し処理とデータの書き込み処理とを並行して行う処理モードへの切換についても、上記に準ずる。
【００３２】
なお、本発明のディジタル信号処理装置は、本実施の形態においては、ミニディスクシステムであるとして説明したが、これに限るものではなく、他のディジタル信号処理装置であってもよい、要するに、本発明のクロック制御回路と、少なくとも２つの処理モードの切り換えを行うモード切換手段とを備え、前記モード切換手段が、前記処理モードの切り換えを行う際に、前記各処理モードに対応する前記クロック切換要求を前記タイミング制御部へ出力するディジタル信号処理装置であればよい。
【００３３】
また、本発明のクロック制御回路は、本実施の形態においては、ミニディスクシステムに備えられ、出力クロックに対するアクセスとしてＲＡＭのアクセス信号を用いているとして説明したが、これに限るものではなく、他のクロック制御回路であってもよい、要するに、少なくとも２つの周波数のクロックを切り換えてマスタークロックとして出力するクロック発生部と、前記マスタークロックに基づいて出力クロックを出力するタイミング制御部とを備え、前記タイミング制御部が、クロック切換要求を受けると、前記出力クロックに対するアクセスを監視して、前記アクセスのないタイミングで、前記クロック発生部へ前記マスタークロックの切換を指示するクロック制御回路であればよい。
【００３４】
【発明の効果】
以上説明したところから明らかなように、請求項１、２の本発明は、クロック供給先に実質的に支障を与えることなく、クロックを切り換えることのできるクロック制御回路を提供することができる。
【００３５】
また、請求項３および４の本発明は、本発明のクロック制御回路を備えることによって、効率的な信号処理が行えるディジタル信号処理装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態におけるディジタル信号処理装置の概略ブロック図である。
【図２】本発明の一実施の形態におけるクロック制御回路のブロック図本である。
【図３】本発明の一実施の形態におけるクロック制御回路の動作を説明するためのタイミング図である。
【図４】従来のＭＤシステムのブロック図である。
【図５】従来のＭＤシステムのバッファメモリの使用量変動を示すタイミング図である。
【符号の説明】
１ ディスク
２ 再生信号処理回路
３、８ メモリ
５ Ｄ／Ａコンバータ
６ サーボ回路
７ 記録信号処理回路
４、９ 圧縮／復元回路
１０ Ａ／Ｄコンバータ
１１ メモリ制御回路
１０１ クロック発生部
１０２ タイミング制御部
２０１ クロック切換要求信号
２０２ アクセス情報信号
２０３ 切換信号
２０４ 初期化信号
２０５ アクセス許可信号
２０６ アクセスタイミング用基準クロック
２０７ 読み出し系出力クロック
２０８ 書き込み系出力クロック
Claims (4)
- 少なくとも２つの周波数のクロックを切り換えてマスタークロックとして出力するクロック発生部と、前記マスタークロックに基づいて出力クロックを出力するタイミング制御部と、データ処理中にデータを一時記憶する一時記憶手段とを備え、前記タイミング制御部は、クロック切換要求を受けると、前記一時記憶手段が前記出力クロックにアクセスしているか否かを監視して、前記アクセスのないタイミングで、前記クロック発生部へ前記マスタークロックの切換を指示することを特徴とするクロック制御回路。
- 前記タイミング制御部は、前記マスタークロックの切換を指示した後、切り換えられた前記マスタークロックに基づく新しい前記出力クロックの出力を開始するまでの間は、前記出力クロックを出力しないことを特徴とする請求項１に記載のクロック制御回路。
- 請求項１または２に記載のクロック制御回路と、少なくとも２つの処理モードの切り換えを行うモード切換手段とを備え、前記モード切換手段は、前記処理モードの切り換えを行う際に、前記各処理モードに対応する前記クロック切換要求を前記タイミング制御部へ出力することを特徴とするディジタル信号処理装置。
- 前記２つの処理モードは、
前記一時記憶手段からのデータの読み出し、および前記一時記憶手段へのデータの書き込みを並行して行う第１の処理モードと、
前記一時記憶手段からのデータの読み出しのみを行う第２の処理モードとであることを特徴とする請求項３に記載のディジタル信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25438498A JP3673091B2 (ja) | 1998-09-08 | 1998-09-08 | クロック制御回路およびディジタル信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25438498A JP3673091B2 (ja) | 1998-09-08 | 1998-09-08 | クロック制御回路およびディジタル信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000090591A JP2000090591A (ja) | 2000-03-31 |
| JP3673091B2 true JP3673091B2 (ja) | 2005-07-20 |
Family
ID=17264244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25438498A Expired - Lifetime JP3673091B2 (ja) | 1998-09-08 | 1998-09-08 | クロック制御回路およびディジタル信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3673091B2 (ja) |
-
1998
- 1998-09-08 JP JP25438498A patent/JP3673091B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000090591A (ja) | 2000-03-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3673091B2 (ja) | クロック制御回路およびディジタル信号処理装置 | |
| JPH06275092A (ja) | 録音再生装置 | |
| KR101288421B1 (ko) | Ａｖ 디코더에서 메모리 액세스를 관리하기 위한 방법 및장치 | |
| JP2010134858A (ja) | データ処理回路 | |
| JP2008021290A (ja) | ストレージ装置、ストレージコントローラ、及び情報処理装置 | |
| JP3033653B2 (ja) | ディジタルオーディオ用インターフェイス回路及び録音・再生装置 | |
| KR100594026B1 (ko) | 이동통신단말기의 하드 디스크 드라이브 구동을 위한배터리 소비전력 감축 방법 | |
| JP4200560B2 (ja) | サーバ装置およびサーバ装置の制御方法 | |
| JP2005190332A (ja) | データ転送制御装置 | |
| JPH03214315A (ja) | ディジタルデータ記録再生装置 | |
| JPH09161489A (ja) | 不揮発性メモリ装置 | |
| JP2000298935A (ja) | ディスク装置 | |
| JP4457440B2 (ja) | データ記録／再生システム及びデータ記録／再生方法 | |
| JP2005011460A (ja) | メモリ制御装置およびメモリ制御方法 | |
| JP2979884B2 (ja) | 情報記録再生装置 | |
| JPH08179894A (ja) | メモリシステム及びディスク記録再生装置に適用されるメモリシステム | |
| JP2000011520A (ja) | 記録再生装置 | |
| JP2000066843A (ja) | ディスクアレイ装置 | |
| JPH10293655A (ja) | 光ディスク装置 | |
| JP2570986B2 (ja) | データ転送制御装置及び方法 | |
| JP2004086439A (ja) | データ記録・再生装置およびそのハード・ディスク・ドライブに対するデータ読み書き制御方法 | |
| JPH01166378A (ja) | デイスク制御装置 | |
| JP2004355707A (ja) | 記録再生方法および磁気ディスク装置 | |
| JPH05324117A (ja) | 情報処理装置 | |
| JPH04341237A (ja) | 記録・再生装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040427 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040511 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040706 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040921 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041116 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050419 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050421 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080428 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090428 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100428 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110428 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120428 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130428 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130428 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140428 Year of fee payment: 9 |
|
| EXPY | Cancellation because of completion of term |