JP3674812B2

JP3674812B2 - Manufacturing method of semiconductor device and mask material

Info

Publication number: JP3674812B2
Application number: JP32642597A
Authority: JP
Inventors: 哲也片山; 浩一星野
Original assignee: Japan Science and Technology Agency; Denso Corp; National Institute of Japan Science and Technology Agency
Current assignee: Japan Science and Technology Agency; Denso Corp; National Institute of Japan Science and Technology Agency
Priority date: 1997-11-27
Filing date: 1997-11-27
Publication date: 2005-07-27
Anticipated expiration: 2017-11-27
Also published as: JPH11162994A

Description

【０００１】
【発明の属する技術分野】
この発明は、リセスゲート構造を有するショットキー接合電解効果型トランジスタ（Ｍetal Ｓemiconductor Ｆield Ｅffect Ｔtansistor ；ＭＥＳＦＥＴ）の製造方法に関するもので、高周波で用いられる高電子移動度トランジスタ（Ｈigh Ｅlectoron Ｍobility Ｔransistor ；以下、ＨＥＭＴと記す）等の半導体プロセスに利用されるものである。
【０００２】
【従来の技術】
ＨＥＭＴは、半導体層にオーミック接触したソース電極とドレイン電極との間に、半導体層にショットキー接触したゲート電極を形成し、ゲート電極の電解効果によりドレイン電流を調整するものであり、半導体材料にＧａＡｓ等の高い移動度を有する材料を用いることにより高周波半導体素子として用いられている。また最近では、半導体へテロ接合を利用し、キャリアを発生する電子供給層とキャリアが走行するチャネル層を分離することにより、より高周波での動作を可能にしたＨＥＭＴの開発も盛んである。
【０００３】
ＨＥＭＴの結晶成長法は、分子線エピタキシャル法（以下、ＭＢＥ法と略記）が主流であり、ウェハ全面に結晶成長したエピタキシャル膜をメサエッチングにて素子間分離している。
【０００４】
以下、この種のＨＥＭＴについて、図２０の平面図および図２０のＤ−Ｄ断面を示す図２１を用いて説明する。通常、ＨＥＭＴは、半絶縁性基板４１の主面上にメサ状積層部５６が形成され、このメサ状積層部５６は、高純度のバッファ層４２、チャネル層４３、スペーサ層４４、電子供給層４５、ゲートコンタクト層４６、キャップ層４７を積層したものである。キャップ層４７上には、オーム性接触よりなるソース電極４８およびドレイン電極４９が形成され、ソース電極４８とドレイン電極４９に挟まれたリセス５０内にショットキー接触よりなるゲート電極５１が配置され、同ゲート電極５１は半絶縁性基板４１上に延設されている。
【０００５】
従来、化合物半導体よりなるＨＥＭＴの構造は、相互コンダクタンスｇ_mや遮断周波数ｆ_maxを高くする必要がある。このためにはゲート電極５１のゲート長はできるだけ短く、かつソース・ドレイン電極４８，４９に接近している方が望ましい。さらに、ゲート耐圧を高くする必要性もある。
【０００６】
この構造を作製する方法に、リセス５０における底部から側壁にかけてのみ円弧形を描くようにリセスエッチングを行うことでゲート耐圧を確保する、シングルリセス工程（特開昭６１−５４６７７号公報）や、シングルレジストマスクでドライエッチングとウェットエッチングを多用しダブルリセス構造にし耐圧向上を図る工程（特開平４−６２９３９号公報）が提案されている。
【０００７】
【発明が解決しようとする課題】
しかし、寄生抵抗を小さくすべく図２１のゲート電極５１の端部とキャップ層４７の端部を接近させると、ゲート耐圧が低下することとなり、相反する関係がある。
【０００８】
また、リセス５０の断面形状の角部を無くすことで電界集中を緩和しゲート耐圧を向上しようとしても、図２０に示す平面形状でのゲート電極５１とキャップ層４７の端部の接近によるゲート耐圧の低下という課題が残る。
【０００９】
以下、これをより詳しく説明する。図２０に示すように、半絶縁性基板４１上のメサ状積層部５６からゲート電極５１がメサ状積層部５６の端部５６ａ，５６ｂを経て半絶縁性基板４１上に延設されるが、これを、リセスエッチング用およびゲート電極形成用の同一マスクで行うと（シングルマスク工程においては）、次のようになる。まず、図２２に示すように、半絶縁性基板４１の上にバッファ層４２、チャネル層４３、スペーサ層４４、電子供給層４５、ゲートコンタクト層４６、キャップ層４７を積層し、図２０のようにメサ状にエッチングし積層部５６とする。さらに、基板の上に図２２のレジスト５３を配置するとともに、図２３に示すようにアルカリ処理にてレジスト５３の表面処理を行う。そして、図２４に示すように、ガラスマスク５４を用いて露光する。引き続き、図２５に示すように、現像にて所定領域のレジスト５３を除去し、図２６に示すように、リセスエッチングを行った後、図２７に示すように、ゲート電極形成用金属膜５５の蒸着を行い、最後に、リフトオフを行いレジスト５３およびその上のゲート電極形成用金属膜５５を同時に除去する。その結果、図２８に示すように、リセス５０内にゲート電極５１が配置される。
【００１０】
しかしながら、リセスエッチングとゲート電極形成を同一マスク５４で作製する場合、ゲート長をメサ状積層部５６上で一定の長さにする必要があるため、一定のゲート長でガラスマスク５４を作製する。しかし、ウェットにて行うリセスエッチングは、サイドエッチング量がメサ状積層部５６上とその端部（メサ段差部）５６ａ，５６ｂ付近（図２０のＣ部）で不均一となる不具合が発生した。
【００１１】
これは、ウェットエッチングの場合、フォト工程のポストベークによりメサ状積層部の端部（メサ段差部）５６ａ，５６ｂのレジスト５３に応力が集中し、基板とレジスト５３の密着性が局部的に増加することで、リセスエッチング液の横方向のエッチングレートが低下したためと考えられる。
【００１２】
この結果、図２０のＣ部のように、ゲート電極５１の端部とキャップ層４７の端部が、メサ状積層部５６上よりもメサ状積層部５６の端部（メサ段差部）５６ａ，５６ｂにおいて接近した。この構造のゲート電極５１に電圧を印加した場合、メサ段差部５６ａ，５６ｂにおけるゲート電極５１の端部とキャップ層４７の端部に電界が集中しゲート耐圧の低下を引き起こす。
【００１３】
そこで、この発明の目的は、メサ構造における段差部のゲート電極端部とキャップ層端部の電界集中を緩和し、ゲート耐圧を向上させることができる半導体装置の製造方法およびマスク材を提供することにある。
【００１４】
【課題を解決するための手段】
請求項１に記載の発明によれば、半絶縁性基板の上にメサ状積層部を形成した状態において、第１回レジストパターン形成工程により、第１のレジストが塗布されるとともに、このレジストに対しメサ状積層部の端部でのリセス長・相当長さがメサ状積層部の内方でのリセス長・相当長さより長くなったリセス形成用開口部が形成される。そして、リセスエッチング工程により、第１のレジストを用いてエッチングが行われリセスが形成される。引き続き、第２回レジストパターン形成工程により、第２のレジストが塗布されるとともに、このレジストに対しゲート電極形成用開口部が形成される。そして、電極形成工程により、第２のレジストを用いたリフトオフにてゲート電極が形成される。
【００１５】
このように、リセスエッチングのマスクパターンを形成するフォト工程とゲート電極を形成するフォト工程を２回に分けたダブルマスク工程を採用する。また、リセスのサイドエッチング量が低下するメサ状積層部の端部（メサ段差部）において、サイドエッチング量が低下する分を見込んで予めガラスマスクのパターンとしてリセス長・相当長さを長くしておく。つまり、請求項５に記載のように、メサ状積層部の端部でのリセス長・相当長さがメサ状積層部の内方でのリセス長・相当長さより長くなったパターンを有するリセス形成用ガラスマスクを用いる。
【００１６】
このガラスマスクを用いてリセスエッチング用レジストマスク開口部を形成することにより、エッチング後のリセス長をメサ状積層部の端部（メサ段差部）とメサ状積層部上で等しく、または、メサ状積層部の端部（メサ段差部）のリセス長をメサ状積層部上よりも長くすることができる。
【００１７】
このようにして、メサ構造における段差部のゲート電極端部とキャップ層端部の電界集中を緩和し、ゲート耐圧を向上させることができる。
ここで、前記第１回レジストパターン形成工程でのリセス形成用開口部として、請求項２に記載のようにリセス長・相当長さをメサ状積層部の内方からメサ状積層部の端部に近づくにつれて徐々に長くすると、実用上好ましいものとなる。
【００１８】
さらに、リセス形成用開口部として、請求項３に記載のようにリセス長・相当長さをドレイン電極側のみ徐々に長くしたり、請求項４に記載のように、リセス長・相当長さをソース電極側に比べドレイン電極側の方を長くすると、更に実用上好ましいものとなる。
【００１９】
また、前記リセス形成用ガラスマスクのパターンとして、請求項６に記載のようにリセス長・相当長さをメサ状積層部の内方からメサ状積層部の端部に近づくにつれて徐々に長くすると、実用上好ましいものとなる。
【００２０】
さらに、前記パターンとして、請求項７に記載のようにリセス長・相当長さをドレイン電極側のみ徐々に長くしたり、請求項８に記載のようにリセス長・相当長さをソース電極側に比べドレイン電極側の方を長くすると、更に実用上好ましいものとなる。
【００２１】
また、請求項９に記載のように前記リセス形成用ガラスマスクのパターンを、メサ状積層部の端部から半絶縁性基板の上に端部での幅と同一幅でリセスの延設方向に延びる帯状部を有するものとすると、ガラスマスクのアライメントずれがリセスの延設方向に発生してもメサ状積層部の端部でリセス長・相当長さを短縮させることなくエッチングできる。
【００２２】
【発明の実施の形態】
以下、この発明を具体化した実施の形態を図面に従って説明する。
図１には、本実施形態におけるＨＥＭＴの平面図を示し、図２には図１のＡ−Ａ線に沿う断面図を、図３には図１のＢ−Ｂ線に沿う断面図を示す。
【００２３】
図２，３において、半絶縁性ＩｎＰ基板１上に、厚さ１００ｎｍのノンドープ（ｉ型）Ｉｎ_0.52Ａｌ_0.48Ａｓバッファ層２と、厚さ２０ｎｍのノンドープＩｎ_0.8Ｇａ_0.2Ａｓチャネル層３と、厚さ５ｎｍのＩｎ_0.52Ａｌ_0.48Ａｓスペーサ層４と、シリコン（Ｓｉ）を８．０×１０¹²ｃｍ^-2プレーナドープしたｎ型Ｉｎ_0.52Ａｌ_0.48Ａｓ電子供給層５と、厚さ２０ｎｍのノンドープＩｎ_0.52Ａｌ_0.48Ａｓゲートコンタクト層６と、シリコン（Ｓｉ）を１．０×１０¹⁹ｃｍ^-3ドープした厚さ２０ｎｍのｎ型Ｉｎ_0.53Ｇａ_0.47Ａｓキャップ層７とが順に積層されている。この積層体は、図１に示すように、半絶縁性ＩｎＰ基板１上にメサ状に形成され、メサ状積層部８となっている。
【００２４】
メサ状積層部８の上面にはリセス９が形成されている。このリセス９は図１に示すように帯状をなし、直線的に延設され、両端部がメサ状積層部８の端部８ａ，８ｂに達している。図２に示すように、リセス９の底面にはゲートコンタクト層６が露出しており、この露出部には帯状のゲート電極１０が配置されている。ゲート電極１０はゲートコンタクト層６とショットキー接触している。ゲート電極１０において、一方の端部が、図１に示すように、リセス９内からメサ状積層部８の端部８ａを経て更に半絶縁性ＩｎＰ基板１の上面に延設されている。また、ゲート電極１０の他方の端部がリセス９内からメサ状積層部８の端部８ｂを経て更に半絶縁性ＩｎＰ基板１の上面に延設され、この半絶縁性ＩｎＰ基板１の上面において幅広部１０ａが形成されている。ゲート電極１０の幅広部１０ａの上には、ボンディングパッド用金属膜１５が形成されている（図３参照）。
【００２５】
また、図１，２に示すように、メサ状積層部８の上面においてゲート電極１０を挟んでソース電極１１とドレイン電極１２がキャップ層７の上に配置されている。ソース電極１１とドレイン電極１２はキャップ層７とオーミック接触している。さらに、ソース電極１１とドレイン電極１２の外周側には各電極のボンディングパッド用金属膜１３，１４が形成されている。
【００２６】
次に、製造方法を図４〜図１４の断面模式図を用いて説明する。
まず、図４に示すように、半絶縁性ＩｎＰ基板１上にＭＢＥ法などにより厚さ１００ｎｍのノンドープ（ｉ型）Ｉｎ_0.52Ａｌ_0.48Ａｓバッファ層２、厚さ２０ｎｍのノンドープＩｎ_0.8Ｇａ_0.2Ａｓチャネル層３、厚さ５ｎｍのＩｎ_0.52Ａｌ_0.48Ａｓスペーサ層４、シリコン（Ｓｉ）を８．０×１０¹²ｃｍ^-2プレーナドープしたｎ型Ｉｎ_0.52Ａｌ_0.48Ａｓ電子供給層５、厚さ２０ｎｍのノンドープＩｎ_0.52Ａｌ_0.48Ａｓゲートコンタクト層６、シリコン（Ｓｉ）を１．０×１０¹⁹ｃｍ^-3ドープした厚さ２０ｎｍのｎ型Ｉｎ_0.53Ｇａ_0.47Ａｓキャップ層７を順次結晶成長する。
【００２７】
そして、硫酸および過酸化水素水の混合液を用いたウェットエッチングにより、図１に示すメサ状積層部８の形状を残したメサエッチングを行う。つまり、メサ状積層部８の形成領域以外の部分はエピタキシャル膜を全てエッチングし、この工程で素子間分離を行う。さらに、メサ状積層部８でのキャップ層７の上面における所定領域にソース電極１１とドレイン電極１２を配置する。
【００２８】
その後、メサ状積層部８の上を含めた半絶縁性ＩｎＰ基板１の上にレジスト（第１のレジスト）２０を塗布する。より詳しくは、ウェハ全面に厚さ１μｍのｉ線ポジレジスト２０を塗布する。
【００２９】
そして、図５に示すように、リセス形成用ガラスマスク２１を配置する。図１５にはリセス形成用ガラスマスク２１を示す。このガラスマスク２１にはリセスパターンが形成されており、このリセスパターン（クロム薄膜の無い領域）２２は、直線的に延びる第１帯状部２２ａと、その両端の斜状部２２ｂ，２２ｃと、その両端の第２帯状部２２ｄ，２２ｅを有している。第１帯状部２２ａはメサ状積層部８の上に位置し一定幅（リセス長・相当長さ）Ｌ１となっている。より具体的には、Ｌ１＝０．６μｍである。斜状部２２ｂは、メサ状積層部８の端部８ａから内側への距離Ｌ３（＝１．０μｍ）の箇所から端部８ａに向かってソース電極側およびドレイン電極側に直線的に０．２μｍずつ拡がっており、メサ状積層部８の端部８ａにおいて幅（リセス長・相当長さ）がＬ２（＝１．０μｍ）となり、前述のＬ１より大きくなっている。同様に、斜状部２２ｃは、メサ状積層部８の端部８ｂから内側への距離Ｌ３（＝１．０μｍ）の箇所から端部８ｂに向かってソース電極側およびドレイン電極側に直線的に０．２μｍずつ拡がっており、メサ状積層部８の端部８ｂにおいて長さ（リセス長・相当長さ）がＬ２（＝１．０μｍ）となり、前述のＬ１より大きくなっている。このように、ガラスマスク２１におけるパターン２２はリセス長・相当長さがメサ状積層部８の内方からメサ状積層部の端部８ａ，８ｂに近づくにつれて直線的に徐々に長くなっている。
【００３０】
また、リセスパターン２２の第２帯状部２２ｄ，２２ｅは、半絶縁性ＩｎＰ基板１の上に位置し一定幅（リセス長・相当長さ）Ｌ２となっている。つまり、第２帯状部２２ｄ，２２ｅは、メサ状積層部８の端部８ａ，８ｂからＩｎＰ基板１の上に端部８ａ，８ｂでの幅と同一幅でリセスの延設方向に延びている。これは、ガラスマスク２１のアライメントずれが図１５に示すＸ方向（リセスの延設方向）に発生してもメサ段差部８ａ，８ｂでリセス長・相当長さを短縮させることなくエッチングできるよう安全側に考慮したものである。
【００３１】
このリセス用ガラスマスク２１を用いて図５のようにｉ線ステッパで露光する。
次に、現像を行い、図６に示すように、ウェハ上にレジストマスク（２０）を作製する。つまり、レジスト２０における所定領域を除去してリセス形成用開口部２３を形成する。ここで、リセス形成用開口部２３の形状は、図１５のパターン２２が転写され、メサ状積層部の端部８ａ，８ｂでのリセス長・相当長さＬ２がメサ状積層部８の内方でのリセス長・相当長さＬ１より長くなっており、より詳しくは、リセス長・相当長さがメサ状積層部８の内方からメサ状積層部の端部８ａ，８ｂに近づくにつれて徐々に長くなっている。
【００３２】
そして、ポストベークを行ってレジスト２０と基板の密着性を強化する。
その後、リセスエッチング液の親水性を高めウェハ面内のエッチングばらつきを低減する目的で酸素ディスカムを行う。そして、図７に示すように、レジスト２０をマスクとしてクエン酸と過酸化水素水の混合液を用いてキャップ層７に対するエッチングを行いリセス９を形成する。
【００３３】
引き続き、図８に示すように、レジスト２０を除去（剥離）し、図９に示すように、再度、基板上に厚さ０．７μｍの電極形成用ｉ線ポジレジスト２４を塗布する。そして、図１０に示すように、レジスト２４の表面２４ａをアルカリ処理する。つまり、露光前にレジスト表面の現像レートを低下させる目的で基板をアルカリ性の現像液に浸漬する（アルカリ処理）。
【００３４】
さらに、図１１に示すように、電極形成用ガラスマスク２５を配置する。電極形成用ガラスマスク２５の平面図を図１６に示す。このガラスマスク２５には電極形成用パターンが形成されており、この電極形成用パターン（クロム薄膜の無い領域）２６はゲート電極の形成のための形状となっている。
【００３５】
この電極形成用ガラスマスク２５を用いて図１１のレジスト２４をｉ線ステッパで露光する。そして、図１２に示すように、現像を行う。つまり、レジスト２４における所定領域を除去して電極形成用開口部２７を形成する。ここで、前述のアルカリ処理の結果、レジスト２４の表面２４ａが難溶化されており、図１２に示すように、レジストパターンの断面形状が逆テーパ形状になる。
【００３６】
その後、ゲートコンタクト層６が露出している部分の自然酸化膜を除去する目的で、クエン酸水溶液にてライトエッチングを行う。さらに、図１３に示すように、電極形成用金属膜２８としてＴｉ／Ｐｔ／Ａｕ（チタン／白金／金）をウェハ全面に蒸着して、リフトオフ工程にてレジスト２４およびその上に堆積した電極形成用金属膜２８を除去する（金属ごとレジスト剥離する）。その結果、図１４に示すように、リセス９内にゲート電極１０が配置される。
【００３７】
このように２枚のガラスマスク２１，２５を用いたダブルマスク工程にてＨＥＭＴが製造される。このように製造されたＨＥＭＴにおいては、図１に示すように、レジスト２０を用いたリセスエッチング後においてメサ状積層部の端部（メサ段差部）８ａ，８ｂのリセス長Ｌ２’がメサ状積層部８上のリセス長Ｌ１’よりも長くなっている。これにより、メサ状積層部の端部（メサ段差部）８ａ，８ｂにおけるゲート電極１０の端部とキャップ層７の端部の電界集中が緩和され、ゲート耐圧を向上させることができる。
【００３８】
つまり、レジスト２０の開口部パターン形成後におけるポストベークによりメサ状積層部の端部（メサ段差部）８ａ，８ｂのレジスト２０に応力が集中し、基板とレジスト２０の密着性が局部的に増加しリセスエッチング液の横方向のエッチングレートが低下して、ゲート電極１０の端部とキャップ層７の端部がメサ状積層部８上よりもメサ状積層部８の端部（メサ段差部）８ａ，８ｂにおいて接近しようとする。ところが、図１５のリセス形成用ガラスマスク２１のパターン２２はメサ状積層部の端部８ａ，８ｂでのリセス長・相当長さＬ２がメサ状積層部８の内方でのリセス長・相当長さＬ１より長くなっており、レジスト２０に対しメサ状積層部の端部８ａ，８ｂでのリセス長・相当長さＬ２がメサ状積層部８の内方でのリセス長・相当長さＬ１より長くなったリセス形成用開口部２３が形成される。よって、レジスト２０のポストベークを経たリセスエッチング後においてもメサ状積層部の端部（メサ段差部）８ａ，８ｂのリセス長Ｌ２’がメサ状積層部８上のリセス長Ｌ１’よりも長くなり、製造されたＨＥＭＴにおいてゲート電極１０に電圧を印加した際に、メサ段差部８ａ，８ｂにおけるゲート電極１０の端部とキャップ層７の端部に電界が集中することなくゲート耐圧の低下を回避できる。
【００３９】
なお、リセスエッチング後において、メサ状積層部の端部（メサ段差部）８ａ，８ｂのリセス長Ｌ２’が、メサ状積層部８上のリセス長Ｌ１’と等しくなっていてもよい。
【００４０】
以下に、ゲート耐圧の低下現象を間接的に実験にて調査した結果を示す。
図１７には、ＨＥＭＴのゲート長を０．５μｍに固定し、リセス長Ｌ１’を０．６μｍから１．０μｍまで変化させたＴＥＧ（Ｔest Ｅlement Ｇroup）のゲートリーク電流の測定結果を示す。つまり、図１７の横軸にリセス長をとり、縦軸にゲートリーク電流をとっている。
【００４１】
測定条件は、ゲート電極に−３ボルトを加え、ソース・ドレイン電極を接地した状態でゲートリーク電流を測定した。
図１７から、リセス長が短くなるほどゲートリーク電流が増加していることが分かる。これは、ゲート電極の端部とキャップ層の端部が接近すればするほどゲートリーク電流が増加していることを示し、リーク経路は縦方向のショットキー界面より横方向に大きく依存していることが分かる。
【００４２】
以上の結果から、局所的にゲート電極の端部とキャップ層の端部が接近すると（例えば図２０のＣ部のような形状になると）、電界集中が発生しゲートリーク電流が増加することが予想できる。
【００４３】
従って、図１５に示すように、リセスのサイドエッチング量が低下するメサ段差部８ａ，８ｂにおいて、サイドエッチング量が低下する分を見込んで予めガラスマスク２１のリセスパターン２２ｂ，２２ｃを広げておき、このガラスマスク２１を用いて図６のリセスエッチング用レジストマスク開口部２３を形成することにより、均一に接近したゲート電極１０端部とキャップ層７の端部が形成でき、寄生抵抗が小さく、かつゲート耐圧が確保できることとなる。
【００４４】
このように本実施の形態は、下記の特徴を有する。
（イ）図５に示すように半絶縁性ＩｎＰ基板１の上にメサ状積層部８を形成した状態において、第１のレジスト２０を塗布するとともに、図６に示すように、このレジスト２０に対しメサ状積層部の端部８ａ，８ｂでのリセス長・相当長さＬ２がメサ状積層部８の内方でのリセス長・相当長さＬ１より長くなったリセス形成用開口部２３を形成し（第１回レジストパターン形成工程）、図７に示すように、第１のレジスト２０を用いてエッチングを行いリセス９を形成し（リセスエッチング工程）、図９に示すように、第２のレジスト２４を塗布するとともに、このレジスト２４に対し図１２に示すようにゲート電極形成用開口部２７を形成し（第２回レジストパターン形成工程）、図１３に示すように第２のレジスト２４を用いたリフトオフにてゲート電極１０を形成した（電極形成工程）。
【００４５】
このように、リセスエッチングのマスクパターンを形成するフォト工程とゲート電極を形成するフォト工程を２回に分けたダブルマスク工程を採用するとともに、リセス９のサイドエッチング量が低下するメサ状積層部８の端部（メサ段差部）８ａ，８ｂにおいて、サイドエッチング量が低下する分を見込んで予めガラスマスク２１のパターンとしてリセス長・相当長さを長くした。つまり、図１５に示すように、メサ状積層部の端部８ａ，８ｂでのリセス長・相当長さＬ２がメサ状積層部８の内方でのリセス長・相当長さＬ１より長くなったパターン２２を有するリセス形成用ガラスマスク２１を用い、このガラスマスク２１を用いてリセスエッチング用レジストマスク開口部２３を形成することにより、エッチング後のリセス長をメサ状積層部の端部（メサ段差部）８ａ，８ｂとメサ状積層部８上で等しく、または、メサ状積層部の端部（メサ段差部）８ａ，８ｂのリセス長をメサ状積層部８上よりも長くすることができる。
【００４６】
このようにして、メサ構造における段差部のゲート電極端部とキャップ層端部の電界集中を緩和し、ゲート耐圧を向上させることができる。
（ロ）図１５に示すリセス形成用ガラスマスク２１のパターン２２は、メサ状積層部８の端部８ａ，８ｂからＩｎＰ基板１の上に端部８ａ，８ｂでの幅と同一幅でリセスの延設方向に延びる帯状部２２ｄ，２２ｅを有するので、ガラスマスク２１のアライメントずれがリセスの延設方向（図１５のＸ方向）に発生してもメサ状積層部８の端部８ａ，８ｂでリセス長・相当長さを短縮させることなくエッチングできる。
（第２の実施の形態）
次に、第２の実施の形態を、第１の実施の形態との相違点を中心に説明する。
【００４７】
本実施の形態においては、図１５のリセス形成用ガラスマスクではなく、図１８に示す形状のリセス形成用ガラスマスクを用いている。
以下、ゲート耐圧向上を達成するためのリセス形成用ガラスマスクの形状について、図１５と図１８を比較して相違点を説明する。
【００４８】
図１５においては、メサ段差部８ａ，８ｂにおけるガラスマスクのパターン２２ｂを段差部８ａに接近するにつれて、ゲート電極１０端部からソース電極１１側とドレイン電極１２側に等間隔で広げている。
【００４９】
これに対し、図１８はドレイン電極１２側のみ広げた形状としている。
実際、ＨＥＭＴを動作させる場合は、ドレイン電極１２に正バイアス（例えば２ボルト）を印加し、ソース電極１１はグランドに接地（０ボルト）した状態で、ゲート電極１０に入力波形を印加する。入力波の最小電圧が例えば−３ボルトの場合、ゲート・ソース間は３ボルトの電位差が発生するのに対し、ゲート・ドレイン間は５ボルトの電位差が発生するため、図１８のようにドレイン側とゲートとの間隔を広げてゲート・ドレイン間の耐圧向上の向上を図る。
【００５０】
このように本実施形態においては、リセス形成用ガラスマスクのパターンとして、リセス長・相当長さをドレイン電極側のみ徐々に長くした。つまり、レジストにおけるリセス形成用開口部として、リセス長・相当長さをドレイン電極側のみ徐々に長くした。このようにすると、実用上好ましいものとなる。
（第３の実施の形態）
次に、第３の実施の形態を、第１，２の実施の形態との相違点を中心に説明する。
【００５１】
本実施の形態においては、図１５，１８のリセス形成用ガラスマスクではなく、図１９に示す形状のリセス形成用ガラスマスクを用いている。
ゲート耐圧向上と寄生抵抗低減を両立させる目的でリセスを形成するために、リセス形成用ガラスマスクのパターン形状をメサ段差部８ａ，８ｂにおいて図１９のように、ゲート電極１０の端部とソース電極１１側の間隔Ｌs よりドレイン電極側の間隔Ｌd を大きくして広く間隔としている。
【００５２】
これは、各電極（ゲート〜ソース間、ゲート〜ドレイン）間の電位差と電極間隔を考慮し耐圧を保持し、かつ寄生抵抗を低減するために、ゲート電極１０の端部からソース電極１１側のリセス形状として極力接近させた形状とし、また、ゲート電極１０の端部とドレイン電極１２側のリセス形状として極力離間させて電界集中を緩和する形状にしたものである。
【００５３】
このように本実施形態においては、リセス形成用ガラスマスクのパターンとして、リセス長・相当長さをソース電極側に比べドレイン電極側の方を長くした。つまり、レジストにおけるリセス形成用開口部として、リセス長・相当長さをソース電極側に比べドレイン電極側の方を長くした。このようにすると、実用上好ましいものとなる。
【図面の簡単な説明】
【図１】第１の実施の形態におけるＨＥＭＴの平面図。
【図２】図１のＡ−Ａ線に沿う断面図。
【図３】図１のＢ−Ｂ線に沿う断面図。
【図４】製造工程を説明するためのＨＥＭＴの断面図。
【図５】製造工程を説明するためのＨＥＭＴの断面図。
【図６】製造工程を説明するためのＨＥＭＴの断面図。
【図７】製造工程を説明するためのＨＥＭＴの断面図。
【図８】製造工程を説明するためのＨＥＭＴの断面図。
【図９】製造工程を説明するためのＨＥＭＴの断面図。
【図１０】製造工程を説明するためのＨＥＭＴの断面図。
【図１１】製造工程を説明するためのＨＥＭＴの断面図。
【図１２】製造工程を説明するためのＨＥＭＴの断面図。
【図１３】製造工程を説明するためのＨＥＭＴの断面図。
【図１４】製造工程を説明するためのＨＥＭＴの断面図。
【図１５】リセス形成用ガラスマスクの平面図。
【図１６】電極形成用ガラスマスクの平面図。
【図１７】リセス長とゲートリーク電流の測定結果を示す図。
【図１８】第２の実施の形態におけるガラスマスクの平面図。
【図１９】第３の実施の形態におけるガラスマスクの平面図。
【図２０】従来技術を説明するためのＨＥＭＴの平面図。
【図２１】図２０のＤ−Ｄ断面図。
【図２２】従来のＨＥＭＴの製造工程を説明するための断面図。
【図２３】同じくＨＥＭＴの製造工程を説明するための断面図。
【図２４】同じくＨＥＭＴの製造工程を説明するための断面図。
【図２５】同じくＨＥＭＴの製造工程を説明するための断面図。
【図２６】同じくＨＥＭＴの製造工程を説明するための断面図。
【図２７】同じくＨＥＭＴの製造工程を説明するための断面図。
【図２８】同じくＨＥＭＴの製造工程を説明するための断面図。
【符号の説明】
１…半絶縁性ＩｎＰ基板、３…Ｉｎ_0.8Ｇａ_0.2Ａｓチャネル層、５…ｎ型Ｉｎ_0.52Ａｌ_0.48Ａｓ電子供給層、６…Ｉｎ_0.52Ａｌ_0.48Ａｓゲートコンタクト層、７…ｎ型Ｉｎ_0.53Ｇａ_0.47Ａｓキャップ層、８…メサ状積層部、８ａ，８ｂ…端部、９…リセス、１０…ゲート電極、１１…ソース電極、１２…ドレイン電極、２０…レジスト、２１…ガラスマスク、２２…リセスパターン、２３…開口部、２４…レジスト、２５…ガラスマスク、２６…電極形成用パターン、２７…開口部[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method of manufacturing a Schottky junction field effect transistor (MESFET) having a recessed gate structure, and a high electron mobility transistor (High Electoron Mobility Transistor; hereinafter referred to as HEMT) used at a high frequency. It is used for semiconductor processes such as
[0002]
[Prior art]
HEMT forms a gate electrode in Schottky contact with a semiconductor layer between a source electrode and a drain electrode in ohmic contact with the semiconductor layer, and adjusts a drain current by an electrolytic effect of the gate electrode. It is used as a high-frequency semiconductor element by using a material having high mobility such as GaAs. In recent years, HEMTs that use a semiconductor heterojunction to separate an electron supply layer that generates carriers and a channel layer that carriers travel from each other and enable operation at higher frequencies have been actively developed.
[0003]
The crystal growth method of HEMT is mainly a molecular beam epitaxial method (hereinafter abbreviated as MBE method), and an epitaxial film grown on the entire surface of the wafer is separated between elements by mesa etching.
[0004]
Hereinafter, this type of HEMT will be described with reference to a plan view of FIG. 20 and FIG. 21 showing a DD cross section of FIG. In general, in the HEMT, a mesa-shaped stacked portion 56 is formed on the main surface of the semi-insulating substrate 41, and the mesa-shaped stacked portion 56 includes a high-purity buffer layer 42, a channel layer 43, a spacer layer 44, an electron supply layer. 45, a gate contact layer 46, and a cap layer 47 are laminated. On the cap layer 47, a source electrode 48 and a drain electrode 49 made of ohmic contact are formed, and a gate electrode 51 made of Schottky contact is disposed in a recess 50 sandwiched between the source electrode 48 and the drain electrode 49. The gate electrode 51 is extended on the semi-insulating substrate 41.
[0005]
Conventionally, the structure of a HEMT made of a compound semiconductor has a mutual conductance g. _m And cutoff frequency f _max Need to be high. For this purpose, the gate length of the gate electrode 51 is preferably as short as possible and close to the source / drain electrodes 48 and 49. Furthermore, there is a need to increase the gate breakdown voltage.
[0006]
In the method of manufacturing this structure, a single recess process (Japanese Patent Laid-Open No. 61-54677) for securing a gate breakdown voltage by performing recess etching so as to draw an arc shape only from the bottom to the side wall in the recess 50, There has been proposed a process (Japanese Patent Laid-Open No. 4-62939) that uses a single resist mask to make a double recess structure by frequently using dry etching and wet etching.
[0007]
[Problems to be solved by the invention]
However, if the end portion of the gate electrode 51 and the end portion of the cap layer 47 in FIG. 21 are brought close to each other in order to reduce the parasitic resistance, the gate breakdown voltage decreases, and there is a conflicting relationship.
[0008]
Further, even if an attempt is made to reduce the electric field concentration and improve the gate breakdown voltage by eliminating the corners of the cross-sectional shape of the recess 50, the gate breakdown voltage due to the proximity of the gate electrode 51 and the end of the cap layer 47 in the planar shape shown in FIG. The problem of decline is still left.
[0009]
This will be described in more detail below. As shown in FIG. 20, the gate electrode 51 extends from the mesa-shaped stacked portion 56 on the semi-insulating substrate 41 through the end portions 56 a and 56 b of the mesa-shaped stacked portion 56. When this is performed with the same mask for recess etching and gate electrode formation (in the single mask process), the following occurs. First, as shown in FIG. 22, a buffer layer 42, a channel layer 43, a spacer layer 44, an electron supply layer 45, a gate contact layer 46, and a cap layer 47 are stacked on a semi-insulating substrate 41, as shown in FIG. Then, a mesa shape is etched to form a laminated portion 56. Further, the resist 53 of FIG. 22 is arranged on the substrate, and the surface treatment of the resist 53 is performed by alkali treatment as shown in FIG. Then, as shown in FIG. 24, exposure is performed using a glass mask 54. Subsequently, as shown in FIG. 25, the resist 53 in a predetermined region is removed by development, and after recess etching as shown in FIG. 26, the gate electrode forming metal film 55 is formed as shown in FIG. Evaporation is performed, and finally, lift-off is performed to simultaneously remove the resist 53 and the gate electrode forming metal film 55 thereon. As a result, the gate electrode 51 is disposed in the recess 50 as shown in FIG.
[0010]
However, when the recess etching and the gate electrode formation are made with the same mask 54, the gate length needs to be constant on the mesa-shaped stacked portion 56, so the glass mask 54 is made with a constant gate length. However, the recess etching performed by wet has a problem that the side etching amount is non-uniform on the mesa-shaped laminated portion 56 and in the vicinity of its end portions (mesa step portions) 56a and 56b (C portion in FIG. 20).
[0011]
In the case of wet etching, stress is concentrated on the resist 53 of the end portions (mesa stepped portions) 56a and 56b of the mesa-like laminated portion by post-baking in the photo process, and the adhesion between the substrate and the resist 53 is locally increased. This is considered to be because the etching rate in the lateral direction of the recess etching solution was lowered.
[0012]
As a result, as shown in part C of FIG. 20, the end of the gate electrode 51 and the end of the cap layer 47 are located on the end (mesa stepped portion) 56 a of the mesa-shaped stacked portion 56 rather than on the mesa-shaped stacked portion 56. Approached at 56b. When a voltage is applied to the gate electrode 51 having this structure, the electric field concentrates at the end of the gate electrode 51 and the end of the cap layer 47 in the mesa stepped portions 56a and 56b, causing a reduction in gate breakdown voltage.
[0013]
SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a semiconductor device manufacturing method and a mask material that can alleviate electric field concentration at the gate electrode end portion and cap layer end portion of the step portion in the mesa structure and improve the gate breakdown voltage. It is in.
[0014]
[Means for Solving the Problems]
According to the first aspect of the present invention, the first resist is applied by the first resist pattern forming step in the state where the mesa-shaped laminated portion is formed on the semi-insulating substrate, and the resist is applied to the resist. On the other hand, a recess forming opening is formed in which the recess length / equivalent length at the end of the mesa laminate is longer than the recess length / equivalent length inward of the mesa laminate. Then, in the recess etching process, etching is performed using the first resist to form a recess. Subsequently, in the second resist pattern forming step, the second resist is applied, and an opening for forming a gate electrode is formed in the resist. Then, a gate electrode is formed by lift-off using the second resist in the electrode formation step.
[0015]
As described above, a double mask process in which a photo process for forming a mask pattern for recess etching and a photo process for forming a gate electrode are divided into two steps is employed. In addition, at the end of the mesa-shaped laminated part where the side etching amount of the recess decreases (mesa stepped portion), the recess length and the corresponding length are increased in advance as a glass mask pattern in anticipation of the decrease in the side etching amount. deep. In other words, as described in claim 5, the recess formation having a pattern in which the recess length / equivalent length at the end of the mesa-like stacked portion is longer than the recess length / equivalent length inside the mesa-shaped stacked portion. Use a glass mask.
[0016]
By forming a resist mask opening for recess etching using this glass mask, the recess length after etching is equal on the end of the mesa layered portion (mesa stepped portion) and on the mesa layered portion, or mesa shape The recess length of the end portion (mesa step portion) of the stacked portion can be made longer than that on the mesa-shaped stacked portion.
[0017]
In this way, the electric field concentration at the gate electrode end and the cap layer end of the step portion in the mesa structure can be relaxed, and the gate breakdown voltage can be improved.
Here, as the recess forming opening in the first resist pattern forming step, the recess length / equivalent length is set to the end of the mesa laminated portion from the inside of the mesa laminated portion as described in claim 2. Increasing the length gradually as it approaches the value is preferable for practical use.
[0018]
Further, as the recess forming opening, the recess length / equivalent length is gradually increased only on the drain electrode side as described in claim 3, or the recess length / equivalent length is set as described in claim 4. When the length on the drain electrode side is longer than that on the source electrode side, it becomes more practically preferable.
[0019]
Further, as the pattern of the glass mask for forming the recess, when the recess length / equivalent length is gradually increased from the inner side of the mesa-like laminated portion toward the end of the mesa-like laminated portion as described in claim 6, This is preferable for practical use.
[0020]
Further, as the pattern, the recess length / equivalent length is gradually increased only on the drain electrode side as described in claim 7, or the recess length / equivalent length is set on the source electrode side as described in claim 8. In comparison, if the length on the drain electrode side is made longer, it becomes more practically preferable.
[0021]
Further, the recess-forming glass mask pattern according to claim 9 is formed in the extending direction of the recess with the same width as that of the end portion on the semi-insulating substrate from the end portion of the mesa-shaped laminated portion. If it has a strip-like portion that extends, even if misalignment of the glass mask occurs in the extending direction of the recess, etching can be performed without reducing the recess length and the corresponding length at the end of the mesa-like laminated portion.
[0022]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
FIG. 1 is a plan view of the HEMT according to the present embodiment, FIG. 2 is a cross-sectional view taken along line AA in FIG. 1, and FIG. 3 is a cross-sectional view taken along line BB in FIG. .
[0023]
2 and 3, a non-doped (i-type) In having a thickness of 100 nm is formed on a semi-insulating InP substrate 1. _0.52 Al _0.48 As buffer layer 2 and 20 nm thick non-doped In _0.8 Ga _0.2 As channel layer 3 and 5 nm thick In _0.52 Al _0.48 As spacer layer 4 and silicon (Si) 8.0 × 10 ¹² cm ^-2 Planar doped n-type In _0.52 Al _0.48 As electron supply layer 5 and 20 nm thick non-doped In _0.52 Al _0.48 As gate contact layer 6 and silicon (Si) 1.0 × 10 ¹⁹ cm ^-3 Doped n-type In with a thickness of 20 nm _0.53 Ga _0.47 The As cap layer 7 is laminated in order. As shown in FIG. 1, this laminated body is formed in a mesa shape on the semi-insulating InP substrate 1 to form a mesa laminated portion 8.
[0024]
A recess 9 is formed on the upper surface of the mesa-shaped laminated portion 8. As shown in FIG. 1, the recess 9 has a belt shape and is linearly extended, and both end portions reach the end portions 8 a and 8 b of the mesa-shaped laminated portion 8. As shown in FIG. 2, the gate contact layer 6 is exposed at the bottom surface of the recess 9, and a strip-shaped gate electrode 10 is disposed at the exposed portion. The gate electrode 10 is in Schottky contact with the gate contact layer 6. As shown in FIG. 1, one end of the gate electrode 10 extends from the recess 9 to the upper surface of the semi-insulating InP substrate 1 through the end 8 a of the mesa-shaped stacked portion 8. The other end portion of the gate electrode 10 extends from the recess 9 to the upper surface of the semi-insulating InP substrate 1 through the end portion 8b of the mesa-shaped stacked portion 8, and on the upper surface of the semi-insulating InP substrate 1. A wide portion 10a is formed. A bonding pad metal film 15 is formed on the wide portion 10a of the gate electrode 10 (see FIG. 3).
[0025]
As shown in FIGS. 1 and 2, the source electrode 11 and the drain electrode 12 are disposed on the cap layer 7 with the gate electrode 10 interposed therebetween on the upper surface of the mesa-shaped stacked portion 8. The source electrode 11 and the drain electrode 12 are in ohmic contact with the cap layer 7. Further, metal films 13 and 14 for bonding pads of the respective electrodes are formed on the outer peripheral sides of the source electrode 11 and the drain electrode 12.
[0026]
Next, a manufacturing method is demonstrated using the cross-sectional schematic diagram of FIGS.
First, as shown in FIG. 4, non-doped (i-type) In having a thickness of 100 nm is formed on the semi-insulating InP substrate 1 by MBE or the like. _0.52 Al _0.48 As buffer layer 2, 20 nm thick non-doped In _0.8 Ga _0.2 As channel layer 3, 5 nm thick In _0.52 Al _0.48 As spacer layer 4 and silicon (Si) 8.0 × 10 ¹² cm ^-2 Planar doped n-type In _0.52 Al _0.48 As electron supply layer 5, non-doped In having a thickness of 20 nm _0.52 Al _0.48 As gate contact layer 6, silicon (Si) 1.0 × 10 ¹⁹ cm ^-3 Doped n-type In with a thickness of 20 nm _0.53 Ga _0.47 The As cap layer 7 is sequentially crystal-grown.
[0027]
Then, mesa etching is performed by wet etching using a mixed solution of sulfuric acid and hydrogen peroxide solution, leaving the shape of the mesa-shaped stacked portion 8 shown in FIG. In other words, the entire epitaxial film is etched in a portion other than the formation region of the mesa-shaped laminated portion 8, and element isolation is performed in this step. Further, the source electrode 11 and the drain electrode 12 are arranged in a predetermined region on the upper surface of the cap layer 7 in the mesa-shaped laminated portion 8.
[0028]
Thereafter, a resist (first resist) 20 is applied on the semi-insulating InP substrate 1 including the top of the mesa-shaped stacked portion 8. More specifically, an i-line positive resist 20 having a thickness of 1 μm is applied to the entire surface of the wafer.
[0029]
And as shown in FIG. 5, the glass mask 21 for recess formation is arrange | positioned. FIG. 15 shows a glass mask 21 for recess formation. A recess pattern is formed on the glass mask 21. The recess pattern (region without the chromium thin film) 22 includes a first strip-shaped portion 22a extending linearly, oblique portions 22b and 22c at both ends thereof, It has the 2nd strip | belt-shaped parts 22d and 22e of both ends. The first belt-like portion 22a is located on the mesa-like laminated portion 8 and has a constant width (recess length / equivalent length) L1. More specifically, L1 = 0.6 μm. The slanted portion 22b is linearly 0.2 μm toward the source electrode side and the drain electrode side from the location of the distance L3 (= 1.0 μm) inward from the end portion 8a of the mesa-shaped laminated portion 8 toward the end portion 8a. The width (recess length / equivalent length) is L2 (= 1.0 μm) at the end 8a of the mesa-shaped laminated portion 8, which is larger than the aforementioned L1. Similarly, the inclined portion 22c is linearly formed on the source electrode side and the drain electrode side from the portion of the distance L3 (= 1.0 μm) inward from the end portion 8b of the mesa-shaped stacked portion 8 toward the end portion 8b. The length is increased by 0.2 μm, and the length (recess length / equivalent length) is L2 (= 1.0 μm) at the end 8b of the mesa-shaped laminated portion 8, which is larger than the aforementioned L1. As described above, the pattern 22 in the glass mask 21 has a recess length / equivalent length that gradually increases linearly from the inside of the mesa-shaped stacked portion 8 toward the ends 8a and 8b of the mesa-shaped stacked portion.
[0030]
The second strips 22d and 22e of the recess pattern 22 are located on the semi-insulating InP substrate 1 and have a constant width (recess length / equivalent length) L2. That is, the second strip portions 22d and 22e extend from the end portions 8a and 8b of the mesa-shaped stacked portion 8 onto the InP substrate 1 in the extending direction of the recess with the same width as the end portions 8a and 8b. . This is because the glass mask 21 can be etched without reducing the recess length and the corresponding length at the mesa stepped portions 8a and 8b even if the misalignment of the glass mask 21 occurs in the X direction (the extending direction of the recess) shown in FIG. This is a side consideration.
[0031]
Using this recess glass mask 21, exposure is performed with an i-line stepper as shown in FIG.
Next, development is performed to produce a resist mask (20) on the wafer as shown in FIG. That is, the predetermined area in the resist 20 is removed to form the recess forming opening 23. Here, the shape of the recess forming opening 23 is such that the pattern 22 shown in FIG. 15 is transferred, and the recess length / equivalent length L2 at the end portions 8a and 8b of the mesa-like laminated portion is inward of the mesa-like laminated portion 8. More specifically, the recess length / equivalent length is gradually increased from the inside of the mesa-shaped stacked portion 8 toward the end portions 8a, 8b of the mesa-shaped stacked portion. It is getting longer.
[0032]
Then, post-baking is performed to enhance the adhesion between the resist 20 and the substrate.
Thereafter, oxygen discharge is performed for the purpose of increasing the hydrophilicity of the recess etching solution and reducing the etching variation in the wafer surface. Then, as shown in FIG. 7, a recess 9 is formed by etching the cap layer 7 using a mixed solution of citric acid and hydrogen peroxide water using the resist 20 as a mask.
[0033]
Subsequently, as shown in FIG. 8, the resist 20 is removed (peeled), and an electrode forming i-line positive resist 24 having a thickness of 0.7 μm is applied again on the substrate as shown in FIG. Then, as shown in FIG. 10, the surface 24a of the resist 24 is subjected to alkali treatment. That is, the substrate is immersed in an alkaline developer for the purpose of reducing the development rate of the resist surface before exposure (alkali treatment).
[0034]
Further, as shown in FIG. 11, a glass mask 25 for electrode formation is disposed. A plan view of the electrode-forming glass mask 25 is shown in FIG. An electrode forming pattern is formed on the glass mask 25, and the electrode forming pattern (region without the chromium thin film) 26 has a shape for forming a gate electrode.
[0035]
Using this electrode-forming glass mask 25, the resist 24 in FIG. 11 is exposed with an i-line stepper. Then, development is performed as shown in FIG. That is, the electrode forming opening 27 is formed by removing a predetermined region in the resist 24. Here, as a result of the above-described alkali treatment, the surface 24a of the resist 24 is hardly soluble, and as shown in FIG.
[0036]
Thereafter, light etching is performed with an aqueous citric acid solution for the purpose of removing the natural oxide film in the portion where the gate contact layer 6 is exposed. Further, as shown in FIG. 13, Ti / Pt / Au (titanium / platinum / gold) is vapor-deposited on the entire surface of the wafer as the electrode forming metal film 28, and the resist 24 and electrode formation deposited thereon are formed in a lift-off process. The metal film 28 is removed (resist is removed together with the metal). As a result, the gate electrode 10 is disposed in the recess 9 as shown in FIG.
[0037]
Thus, the HEMT is manufactured by a double mask process using the two glass masks 21 and 25. In the HEMT manufactured in this way, as shown in FIG. 1, the recess length L2 ′ of the end portions (mesa stepped portions) 8a and 8b of the mesa-like laminated portion after the recess etching using the resist 20 is mesa-like laminated. It is longer than the recess length L1 ′ on the portion 8. Thereby, the electric field concentration at the end of the gate electrode 10 and the end of the cap layer 7 at the ends (mesa stepped portions) 8a and 8b of the mesa-shaped stacked portion is alleviated, and the gate breakdown voltage can be improved.
[0038]
That is, stress is concentrated on the resist 20 at the end portions (mesa stepped portions) 8a and 8b of the mesa-shaped laminated portion by post-baking after the opening pattern of the resist 20 is formed, and the adhesion between the substrate and the resist 20 is locally increased. Then, the lateral etching rate of the recess etching solution is lowered, and the end of the gate electrode 10 and the end of the cap layer 7 are more on the end of the mesa stack 8 than on the mesa stack 8 (mesa step). Attempts to approach at 8a and 8b. However, in the pattern 22 of the glass mask 21 for recess formation in FIG. 15, the recess length / equivalent length L2 at the end portions 8a, 8b of the mesa-like laminated portion is the recess length / equivalent length inside the mesa-like laminated portion 8. The recess length / equivalent length L2 at the end portions 8a, 8b of the mesa-shaped stacked portion with respect to the resist 20 is longer than the recess length / corresponding length L1 inside the mesa-shaped stacked portion 8. An elongated recess forming opening 23 is formed. Therefore, even after the recess etching after the post-baking of the resist 20, the recess length L 2 ′ of the end portions (mesa stepped portions) 8 a and 8 b of the mesa stack portion is longer than the recess length L 1 ′ on the mesa stack portion 8. When a voltage is applied to the gate electrode 10 in the manufactured HEMT, a reduction in gate breakdown voltage is avoided without concentrating the electric field at the end of the gate electrode 10 and the end of the cap layer 7 at the mesa stepped portions 8a and 8b. it can.
[0039]
Note that, after the recess etching, the recess length L2 ′ of the end portions (mesa step portions) 8a and 8b of the mesa-shaped stacked portion may be equal to the recess length L1 ′ on the mesa-shaped stacked portion 8.
[0040]
Below, the result of investigating indirectly the phenomenon of lowering the gate breakdown voltage is shown.
FIG. 17 shows the measurement results of the gate leakage current of a TEG (Test Element Group) with the HEMT gate length fixed at 0.5 μm and the recess length L1 ′ varied from 0.6 μm to 1.0 μm. That is, the horizontal axis in FIG. 17 represents the recess length, and the vertical axis represents the gate leakage current.
[0041]
The measurement conditions were that the gate leakage current was measured with -3 volts applied to the gate electrode and the source / drain electrodes grounded.
It can be seen from FIG. 17 that the gate leakage current increases as the recess length becomes shorter. This indicates that the closer the end of the gate electrode and the end of the cap layer are, the more the gate leakage current increases, and the leakage path is more dependent on the lateral direction than the vertical Schottky interface. I understand that.
[0042]
From the above results, when the end portion of the gate electrode and the end portion of the cap layer locally approach each other (for example, when it has a shape like C portion in FIG. 20), electric field concentration occurs and the gate leakage current increases. I can expect.
[0043]
Therefore, as shown in FIG. 15, in the mesa stepped portions 8a and 8b where the side etching amount of the recess is reduced, the recess patterns 22b and 22c of the glass mask 21 are preliminarily widened in anticipation of the reduction of the side etching amount. By using the glass mask 21 to form the recess etching resist opening 23 of FIG. 6, the end of the gate electrode 10 and the end of the cap layer 7 that are uniformly close can be formed, the parasitic resistance is small, and The gate breakdown voltage can be secured.
[0044]
Thus, the present embodiment has the following features.
(A) In the state where the mesa-like laminated portion 8 is formed on the semi-insulating InP substrate 1 as shown in FIG. 5, the first resist 20 is applied, and as shown in FIG. On the other hand, a recess forming opening 23 is formed in which the recess length / equivalent length L2 at the end portions 8a, 8b of the mesa-like laminated portion is longer than the recess length / equivalent length L1 inside the mesa-like laminated portion 8. (First resist pattern forming step), as shown in FIG. 7, etching is performed using the first resist 20 to form a recess 9 (recess etching step). As shown in FIG. A resist 24 is applied, and a gate electrode forming opening 27 is formed in the resist 24 as shown in FIG. 12 (second resist pattern forming step), and the second resist 24 is applied as shown in FIG. Lifting used Forming the gate electrode 10 at (electrode formation step).
[0045]
As described above, the double mask process in which the photo process for forming the mask pattern for the recess etching and the photo process for forming the gate electrode are adopted in two steps, and the side etching amount of the recess 9 is reduced. At the end portions (mesa step portions) 8a and 8b, the recess length and the corresponding length were previously increased as the pattern of the glass mask 21 in anticipation of the reduction in the side etching amount. That is, as shown in FIG. 15, the recess length / equivalent length L2 at the end portions 8a, 8b of the mesa-shaped laminated portion is longer than the recess length / equivalent length L1 inside the mesa-shaped laminated portion 8. By using the glass mask 21 for recess formation having the pattern 22 and forming the resist mask opening 23 for recess etching using the glass mask 21, the recess length after etching is adjusted to the end of the mesa-shaped laminated portion (mesa step difference). Part) 8a, 8b and the mesa-like laminated portion 8 are equal, or the recess lengths of the end portions (mesa stepped portions) 8a, 8b of the mesa-like laminated portion can be made longer than those on the mesa-like laminated portion 8.
[0046]
In this way, the electric field concentration at the gate electrode end and the cap layer end of the step portion in the mesa structure can be relaxed, and the gate breakdown voltage can be improved.
(B) The pattern 22 of the recess-forming glass mask 21 shown in FIG. 15 is formed on the InP substrate 1 from the end portions 8a and 8b of the mesa-shaped laminated portion 8 with the same width as that of the end portions 8a and 8b. Since the strip-shaped portions 22d and 22e extending in the extending direction are provided, even if misalignment of the glass mask 21 occurs in the extending direction of the recess (the X direction in FIG. 15), the end portions 8a and 8b of the mesa-shaped stacked portion 8 Etching can be performed without reducing the recess length or equivalent length.
(Second Embodiment)
Next, the second embodiment will be described focusing on the differences from the first embodiment.
[0047]
In the present embodiment, a glass mask for recess formation having the shape shown in FIG. 18 is used instead of the glass mask for recess formation shown in FIG.
Hereinafter, the difference in the shape of the glass mask for forming the recess for achieving the improvement of the gate breakdown voltage will be described by comparing FIG. 15 and FIG.
[0048]
In FIG. 15, as the glass mask pattern 22b in the mesa stepped portions 8a and 8b approaches the stepped portion 8a, the glass mask pattern 22b is spread from the end of the gate electrode 10 to the source electrode 11 side and the drain electrode 12 side at equal intervals.
[0049]
On the other hand, FIG. 18 shows a shape in which only the drain electrode 12 side is expanded.
Actually, when operating the HEMT, a positive bias (for example, 2 volts) is applied to the drain electrode 12, and an input waveform is applied to the gate electrode 10 while the source electrode 11 is grounded (0 volts) to the ground. When the minimum voltage of the input wave is, for example, -3 volts, a potential difference of 3 volts is generated between the gate and the source, whereas a potential difference of 5 volts is generated between the gate and the drain. The gate-drain breakdown voltage is improved by widening the gap between the gate and the drain.
[0050]
As described above, in this embodiment, the recess length / equivalent length is gradually increased only on the drain electrode side as the pattern of the glass mask for forming the recess. That is, the recess length / equivalent length is gradually increased only on the drain electrode side as the recess forming opening in the resist. This is preferable in practice.
(Third embodiment)
Next, the third embodiment will be described focusing on the differences from the first and second embodiments.
[0051]
In the present embodiment, a glass mask for recess formation having the shape shown in FIG. 19 is used instead of the glass mask for recess formation of FIGS.
In order to form a recess for the purpose of achieving both improvement in gate breakdown voltage and reduction in parasitic resistance, the pattern shape of the glass mask for forming the recess is formed in the mesa stepped portions 8a and 8b as shown in FIG. The interval Ld on the drain electrode side is made larger than the interval Ls on the 11 side to make it wider.
[0052]
This is because the voltage difference between the electrodes (between the gate and the source, the gate and the drain) and the electrode interval are taken into consideration and the breakdown voltage is maintained and the parasitic resistance is reduced from the end of the gate electrode 10 to the source electrode 11 side. The recess shape is made as close as possible, and the recess shape between the end of the gate electrode 10 and the drain electrode 12 is made as far as possible to reduce the electric field concentration.
[0053]
As described above, in the present embodiment, as the pattern of the glass mask for forming the recess, the recess length / equivalent length is made longer on the drain electrode side than on the source electrode side. In other words, the recess length / equivalent length of the recess forming opening in the resist is longer on the drain electrode side than on the source electrode side. This is preferable in practice.
[Brief description of the drawings]
FIG. 1 is a plan view of a HEMT according to a first embodiment.
FIG. 2 is a cross-sectional view taken along the line AA in FIG.
3 is a cross-sectional view taken along line BB in FIG.
FIG. 4 is a cross-sectional view of a HEMT for explaining a manufacturing process.
FIG. 5 is a cross-sectional view of a HEMT for explaining a manufacturing process.
FIG. 6 is a cross-sectional view of a HEMT for explaining a manufacturing process.
FIG. 7 is a cross-sectional view of a HEMT for explaining a manufacturing process.
FIG. 8 is a cross-sectional view of a HEMT for explaining a manufacturing process.
FIG. 9 is a cross-sectional view of a HEMT for explaining a manufacturing process.
FIG. 10 is a cross-sectional view of a HEMT for explaining a manufacturing process.
FIG. 11 is a cross-sectional view of a HEMT for explaining a manufacturing process.
FIG. 12 is a cross-sectional view of a HEMT for explaining a manufacturing process.
FIG. 13 is a cross-sectional view of a HEMT for explaining a manufacturing process.
FIG. 14 is a cross-sectional view of a HEMT for explaining a manufacturing process.
FIG. 15 is a plan view of a glass mask for forming a recess.
FIG. 16 is a plan view of a glass mask for electrode formation.
FIG. 17 is a diagram showing measurement results of recess length and gate leakage current.
FIG. 18 is a plan view of a glass mask according to the second embodiment.
FIG. 19 is a plan view of a glass mask in the third embodiment.
FIG. 20 is a plan view of a HEMT for explaining the prior art.
FIG. 21 is a sectional view taken along the line DD of FIG. 20;
FIG. 22 is a cross-sectional view for explaining a manufacturing process of a conventional HEMT.
FIG. 23 is a cross-sectional view for explaining the manufacturing process of the HEMT.
FIG. 24 is a cross-sectional view for explaining the manufacturing process of the HEMT.
FIG. 25 is a cross-sectional view for explaining the manufacturing process of the HEMT.
FIG. 26 is a cross-sectional view for explaining the manufacturing process of the HEMT.
FIG. 27 is a cross-sectional view for explaining the manufacturing process of the HEMT.
FIG. 28 is a cross-sectional view for explaining the manufacturing process of the HEMT.
[Explanation of symbols]
1 ... Semi-insulating InP substrate, 3 ... In _0.8 Ga _0.2 As channel layer, 5 ... n-type In _0.52 Al _0.48 As electron supply layer, 6 ... In _0.52 Al _0.48 As gate contact layer, 7... N-type In _0.53 Ga _0.47 As cap layer, 8 ... mesa-like laminated portion, 8a, 8b ... end, 9 ... recess, 10 ... gate electrode, 11 ... source electrode, 12 ... drain electrode, 20 ... resist, 21 ... glass mask, 22 ... recess pattern , 23 ... opening, 24 ... resist, 25 ... glass mask, 26 ... pattern for electrode formation, 27 ... opening

Claims

On the semi-insulating substrate is disposed a mesa-shaped laminated portion composed of at least a channel layer, an electron supply layer, a gate contact layer, and a cap layer, and a strip-shaped recess is formed on the upper surface of the mesa-shaped laminated portion. In the recess, the bottom surface reaches the gate contact layer and reaches the end of the mesa-shaped stacked portion, and the gate electrode extends from the recess in the mesa-shaped stacked portion to the upper surface of the semi-insulating substrate. And a method of manufacturing a semiconductor device in which source and drain electrodes are disposed on the cap layer across the gate electrode on the upper surface of the mesa-shaped stacked portion,
In the state where the mesa-like laminated portion is formed on the semi-insulating substrate, the first resist is applied, and the recess length and the equivalent length at the end of the mesa-like laminated portion are the mesa-like laminated portion. A first resist pattern forming step of forming a recess forming opening that is longer than the recess length / equivalent length inward,
A recess etching step of forming a recess by etching using the first resist;
A second resist pattern forming step of applying a second resist and forming an opening for forming a gate electrode in the resist;
An electrode forming step of forming a gate electrode by lift-off using the second resist;
A method for manufacturing a semiconductor device, comprising:

The recess forming opening in the first resist pattern forming step has a recess length / equivalent length that gradually increases from the inside of the mesa-shaped stacked portion toward the end of the mesa-shaped stacked portion. 2. A method for manufacturing a semiconductor device according to 1.

The method of manufacturing a semiconductor device according to claim 2, wherein the recess forming opening has a recess length / equivalent length that is gradually increased only on the drain electrode side.

The method of manufacturing a semiconductor device according to claim 2, wherein the recess forming opening has a recess length / equivalent length that is longer on the drain electrode side than on the source electrode side.

On the semi-insulating substrate is disposed a mesa-shaped laminated portion composed of at least a channel layer, an electron supply layer, a gate contact layer, and a cap layer, and a strip-shaped recess is formed on the upper surface of the mesa-shaped laminated portion. In the recess, the bottom surface reaches the gate contact layer and reaches the end of the mesa-shaped stacked portion, and the gate electrode extends from the recess in the mesa-shaped stacked portion to the upper surface of the semi-insulating substrate. And a mask material used in manufacturing a semiconductor device in which a source electrode and a drain electrode are disposed on the cap layer with the gate electrode sandwiched on the upper surface of the mesa-shaped stacked portion,
A recess-forming glass mask having a pattern in which the recess length / equivalent length at the end of the mesa-shaped laminated portion is longer than the recess length / equivalent length inside the mesa-shaped laminated portion;
A glass mask for forming a gate electrode having a pattern for forming a gate electrode;
A mask material characterized by comprising:

6. The mask material according to claim 5, wherein the recess-forming glass mask pattern has a recess length / equivalent length that gradually increases from the inside of the mesa-shaped stacked portion toward the end of the mesa-shaped stacked portion.

The mask material according to claim 6, wherein the pattern has a recess length / equivalent length that is gradually increased only on the drain electrode side.

The mask material according to claim 6, wherein the pattern has a recess length / equivalent length that is longer on the drain electrode side than on the source electrode side.

The pattern of the glass mask for forming a recess has a strip-like portion extending in the extending direction of the recess with the same width as the width at the end portion on the semi-insulating substrate from the end portion of the mesa-shaped laminated portion. 6. The mask material according to 6.