JP3679992B2 - 半導体集積回路及びその試験方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は複数のＮチャネル型ＭＯＳＦＥＴと複数のＰチャネル型ＭＯＳＦＥＴとを集積して構成される半導体集積回路に関し、特に、複数の各チャネル型ＭＯＳＦＥＴそれぞれにおいて、少なくともしきい値電圧が異なるＭＯＳＦＥＴが含まれる半導体集積回路及びその試験方法に関する。
【０００２】
【従来の技術】
近年、ＰＨＳ（パーソナル・ハンディホン・システム）やＰＤＡ（携帯情報端末）等に代表される携帯情報機器が普及している。この携帯情報機器の構成部品の１つとして半導体集積回路（以下、ＩＣと称する）がある。このようなＩＣにおいては、処理速度性能を低下することなく、消費電力を低減することが強く要求されている。
【０００３】
ＣＭＯＳ技術を使用したＩＣは、バイポーラ技術やＥＤＭＯＳ技術を使用したＩＣに比べて、低消費電力であることが知られている。しかしながら、近年においては、ＩＣにおける動作周波数の高周波数化に伴って、ＣＭＯＳ技術を使用したＩＣにおいてもその消費電力の大きさが問題となってきている。
【０００４】
ＣＭＯＳ技術を用いたＩＣにおけるＣＭＯＳ論理ゲート回路の消費電力は、一般に次式で近似されている。
Ｐ∝Ｋ・Ｃ・Ｖｄｄ２・ｆ＋Ｉｌｅａｋ・Ｖｄｄ ・・・・（１）ここで、（１）式において、Ｋはスイッチング確率、ＣはＣＭＯＳ論理ゲート回路の出力負荷容量、Ｖｄｄは電源電圧、ｆは動作周波数、Ｉｌｅａｋはサブスレッショルドリーク電流である。サブスレッショルドリーク電流については後述する。なお、（１）式中の”・”は乗算子であり、後述の式においても同様である。
【０００５】
ＩＣが動作モード時（例えば、所定の周波数のクロック信号がＣＭＯＳ論理ゲート回路に供給されて、ＣＭＯＳ論理ゲート回路が動作状態の時）は、（１）式の第１項が支配的となり、消費電力は電源電圧Ｖｄｄの２乗に比例する。また、ＩＣが待機モード時（クロック信号のＣＭＯＳ論理ゲート回路への供給が禁止されて、ＣＭＯＳ論理ゲート回路の動作が停止した状態の時）は、動作周波数ｆがゼロとなるため、（１）式の第２項が支配的となる。（１）式から分かるように、電源電圧Ｖｄｄを低下することにより、特に、動作モード時の消費電力を大幅に低減できる。このため、携帯情報機器に使用されるＩＣに対しては、低電源電圧にて動作することの要求が高まっている。
【０００６】
上述のように、電源電圧Ｖｄｄを低下させることで、ＩＣにおける消費電力が低減できる。しかしながら、電源電圧Ｖｄｄを低下させると、ＩＣを構成するＣＭＯＳ論理ゲート回路のゲート遅延時間ｔｐｄは増大することとなる。ＣＭＯＳ論理ゲート回路のゲート遅延時間ｔｐｄは、一般に次式で近似される。
ｔｐｄ＝Ｃ・Ｖｄｄ／（ＶｄｄーＶｔ）α ・・・・（２）ここで、（２）式において、ＣはＣＭＯＳ論理ゲート回路の出力負荷容量、Ｖｄｄは電源電圧、ＶｔはスイッチングするＭＯＳＦＥＴのしきい値電圧、αはデバイス世代に応じて決まる係数で１≦α≦２である。
【０００７】
（２）式から明らかなように、電源電圧Ｖｄｄを低下すると、ゲート遅延時間ｔｐｄが徐々に増加することが分かる。特に、電源電圧ＶｄｄがＭＯＳＦＥＴのしきい値電圧Ｖｔ近くまで低下したとすると、（２）式の右辺の分母が小さい数値となるため、ゲート遅延時間ｔｐｄが著しく増加することが分かる。このことから、ゲート遅延時間ｔｐｄを増加することなく電源電圧をＶｄｄを低くするためには、電源電圧Ｖｄｄの低下に合わせてＭＯＳＦＥＴのしきい値電圧Ｖｔを低下する必要がある。
【０００８】
一方、ＣＭＯＳ論理ゲート回路の待機モード時の消費電力（以下、スタンバイ消費電力と称する）は、（１）式の第２項に示されるように、ＭＯＳＦＥＴのゲートーソース間電圧が０Ｖの状態でのリーク電流（一般に、サブスレッショルドリーク電流と称される）Ｉｌｅａｋによってほぼ決定される。サブスレッショルドリーク電流Ｉｌｅａｋは一般に次式で近似される。
Ｉｌｅａｋ∝ｅｘｐ（ーＶｔ（Ｓ／Ｉｎ１０）） ・・・・（３）
ここで、（３）式において、ＶｔはＭＯＳＦＥＴのしきい値電圧、Ｓはサブスレッショルド係数と呼ばれるＭＯＳＦＥＴの特性を示す数値の一つであり、具体的には、ＭＯＳＦＥＴのゲートーソース間電圧がしきい値電圧Ｖｔ以下の領域での電流ー電圧特性を表す値である。一般に、サブミクロンオーダーのＭＯＳＦＥＴにおいては、８０〜９０ｍＶ／ｄｅｃａｄｅ程度の数値となる。
【０００９】
（３）式から明らかなように、しきい値電圧Ｖｔを低く設定すると、サブスレッショルドリーク電流Ｉｌｅａｋが指数的に増加することを示している。例えば、ＣＭＯＳ論理ゲート回路を有するＩＣを構成するＭＯＳＦＥＴのしきい値電圧を０．３Ｖ下げた場合、そのＩＣの待機モード時のサブスレッショルドリーク電流Ｉｌｅａｋは３桁から４桁も増加してしまうこととなる。
【００１０】
以上のように、しきい値電圧Ｖｔを変化させた場合のサブスレッショルドリーク電流Ｉｌｅａｋとゲート遅延時間ｔｐｄとはトレードオフの関係にある。一般的には、ＣＭＯＳ論理ゲート回路を有するＩＣにおいては、製品仕様などで許容されるスタンバイ消費電力を満足しつつ、必要なゲート遅延時間ｔｐｄが得られるように、しきい値Ｖｔが設定されている。しかしながら、近年の電源電圧Ｖｄｄの低電圧化要求に対しては、満足できるサブスレッショルドリーク電流Ｉｌｅａｋとゲート遅延時間ｔｐｄとを両立させることが極めて困難になってきている。
【００１１】
ＣＭＯＳ技術において、動作速度特性（例えば、ゲート遅延時間ｔｐｄ）を低下させることなくスタンバイ消費電力を低減できる技術として、次の文献に開示されるものがある。
文献名：”1-V Power Supply High-Speed Digital Circuit Technology with Multithreshold-Voltage CMOS.”IEEE Journal of Solid-State Circuits 30[8], pp。847-854, 1995
【００１２】
上記文献に開示の技術はMulti-Threshold Voltage ＣＭＯＳ（以下、ＭＴＣＭＯＳと称する）技術と呼ばれている。上記文献に開示のＭＴＣＭＯＳ技術について、以下に簡単に説明する。
【００１３】
ＭＴＣＭＯＳ技術を使用したＩＣにおいては、論理ゲート回路には高電位側疑似電源電圧線と低電位側疑似電源電圧線とから電源電圧が供給されるものである。論理ゲート回路は、低いしきい値電圧を有するＰチャネル型ＭＯＳＦＥＴ及びＮチャネル型ＭＯＳＦＥＴにて構成されている。高電位側疑似電源電圧線は、論理ゲート回路を構成するＰチャネル型ＭＯＳＦＥＴのしきい値電圧より高いしきい値電圧を有するＰチャネル型ＭＯＳＦＥＴからなるスイッチを介して高電位側電源電圧が供給される。低電位側疑似電源電圧線は、論理ゲート回路を構成するＮチャネル型ＭＯＳＦＥＴのしきい値電圧より高いしきい値電圧を有するＮチャネル型ＭＯＳＦＥＴからなるスイッチを介して低電位側電源電圧が供給される。
【００１４】
このＩＣを構成するＮチャネル型ＭＯＳＦＥＴ及びＮチャネル型ＭＯＳＦＥＴからなるスイッチを、ドレイン、ソース、ゲート、サブストレートの端子を有する４端子素子として見た時、これらＮチャネル型ＭＯＳＦＥＴのサブストレート端子はＰウェル層、もしくはＰ型半導体基板（Ｐ型半導体基板を使用した場合）を介して低電位側電源電圧が供給される。また、このＩＣを構成するＰチャネル型ＭＯＳＦＥＴ及びＰチャネル型ＭＯＳＦＥＴからなるスイッチを、ドレイン、ソース、ゲート、サブストレートの端子を有する４端子素子として見た時、これらＰチャネル型ＭＯＳＦＥＴのサブストレート端子はＮウェル層、もしくはＮ型半導体基板（Ｎ型半導体基板を使用した場合）を介して高電位側電源電圧が供給される。
【００１５】
このように構成されたＭＴＣＭＯＳ技術を使用したＩＣは、動作モード時には、上述したスイッチとしてのＮチャネル型ＭＯＳＦＥＴ及びＰチャネル型ＭＯＳＦＥＴとを導通状態とする。このため、高電位側疑似電源電圧線は、スイッチとしてのＰチャネル型ＭＯＳＦＥＴを介して供給される高電位側電源電圧により、高電位側電源電圧とほぼ同等の電位となる。同様に、低電位側疑似電源電圧線は、スイッチとしてのＮチャネル型ＭＯＳＦＥＴを介して供給される低電位側電源電圧により、低電位側電源電圧とほぼ同等の電位となる。このため、論理ゲート回路にはそれぞれ高電位側電源電圧及び低電位側電源電圧が供給されるため、論理ゲート回路は所望の論理動作が可能となる。
【００１６】
ここで、論理ゲート回路を構成するＮチャネル型ＭＯＳＦＥＴ及びＰチャネル型ＭＯＳＦＥＴのしきい値電圧は低くしているため、高いしきい値電圧のＮチャネル型ＭＯＳＦＥＴ及びＰチャネル型ＭＯＳＦＥＴを使用した場合に比べて、ゲート遅延時間ｔｐｄを増加することなく、電源電圧Ｖｄｄを低くして動作することが可能となる。すなわち、論理ゲート回路に高いしきい値電圧のＮチャネル型ＭＯＳＦＥＴ及びＰチャネル型ＭＯＳＦＥＴを使用した場合と同等の速度性能を維持したまま、動作モード時の消費電力の低減が可能となる。
【００１７】
また、待機モード時には、上述したスイッチとしてのＮチャネル型ＭＯＳＦＥＴ及びＰチャネル型ＭＯＳＦＥＴとを非導通状態とする。このため、高電位側疑似電源電圧から低電位側電源電圧に流れるサブスレッショルドリーク電流Ｉｌｅａｋは、上述したスイッチを構成するＮチャネル型ＭＯＳＦＥＴ及びＰチャネル型ＭＯＳＦＥＴの非導通状態でのサブスレッショルド電流特性で決まることとなる。上述したように、スイッチを構成するＮチャネル型ＭＯＳＦＥＴ及びＰチャネル型ＭＯＳＦＥＴはしきい値電圧を高くしているので、サブスレッショルドリーク電流Ｉｌｅａｋを小さい値とすることができる。つまり、論理ゲート回路を低いしきい値電圧のＭＯＳＦＥＴで構成しているにも係らず、サブスレッショルドリーク電流Ｉｌｅａｋは論理ゲート回路を高いしきい値電圧のＭＯＳＦＥＴで構成した場合と同等にすることができる。
【００１８】
以上のように、ＭＴＣＭＯＳ技術を使用したＩＣにおいては、電源電圧Ｖｄｄを低下させて動作モード時の消費電力を低減し、論理ゲート回路のゲート遅延時間ｔｐｄを増加することなく遅延性能を保つこと、及び待機モード時のサブスレッショルドリーク電流によるスタンバイ消費電力を低減することが可能となる。
【００１９】
【発明が解決しようとする課題】
上述のように、ＭＴＣＭＯＳ技術を使用したＩＣは、優れた特性が得られるものの、そのテスト時においては懸念される問題がある。これは、特に、大規模論理ＩＣの不良検出率を向上するために、近年における製品の量産出荷テスト時に導入されているＩＤＤＱテストが適用できないことである。
【００２０】
ＩＤＤＱテストとは、高いしきい値電圧のＭＯＳＦＥＴを使用して構成された論理ゲート回路において、良品においては、論理ゲート回路を構成するＭＯＳＦＥＴがスイッチング動作をしていない状態では、電源電流（高電位側電源電圧から低電位側電源電圧へ流れる電流）ＩＤＤは、各ＭＯＳＦＥＴのサブスレッショルドリーク電流で決まる非常に小さいリーク電流（例えば、ＩＣ全体で数ｎＡ〜数十μＡ）しか流れない、という特徴を利用したものである。
【００２１】
すなわち、ＩＣ内部の各論理ゲート回路の出力電圧を高電圧レベルあるいは低電圧レベルに設定した何パターンかでの安定状態で電源電流ＩＤＤの電流値を測定する。測定した電源電流ＩＤＤの電流値が、予め予測されるリーク電流の電流値よりも十分に大きな値であった場合は、そのＩＣ内部で何らかの異常（配線間のショートや配線の断線等）が発生していると判断できる。つまり、待機モード時の電源電流ＩＤＤを測定することで、そのＩＣ内部の物理的な不良を検出できるものである。
【００２２】
一般的な０．２５μｍクラスで１０万ゲートを集積したＣＭＯＳ技術によるＩＣにおいてＮチャネル型ＭＯＳＦＥＴ及びＰチャネル型ＭＯＳＦＥＴのしきい値をそれぞれ０．５Ｖ及びー０．５Ｖに設定した場合のサブスレッショルド電流による電源電流ＩＤＤは１００ｎＡ〜１０μＡ程度である。一方、ＩＣ内部に異常、例えば、配線間のショートがあった場合に流れるショート電流は１００μＡ〜１０ｍＡ程度と桁違いに大きくなる。このショート電流は電源電流ＩＤＤに重畳されるため、電源電流ＩＤＤの電流値を測定することにより、ＩＣ内部で異常が発生しているか否かを容易に検出できる。
【００２３】
ＩＣ内部の不良検出において、従来のような論理テストパターン列の入力に対するＩＣの論理出力値を論理期待値と照合する論理機能試験やファンクション試験に比べて、ＩＤＤＱ試験は不良検出率が高く、テスト時間の短縮やテストコストの低減が可能である。特に、ＩＣ製造プロセスの微細化に伴うＩＣにおける論理ゲート回路の集積規模の著しい増大を考慮すると、ＩＤＤＱ試験を用いる効果は絶大である。
【００２４】
ここで、上述したＩＤＤＱ試験をＭＴＣＭＯＳ技術を使用したＩＣに適用することができない理由を説明する。
【００２５】
動作モード時には、スイッチとしてのＰチャネル型ＭＯＳＦＥＴ及びＮチャネル型ＭＯＳＦＥＴとを導通状態として、高電位側疑似電源電圧線及び低電位側疑似電源電圧線にそれぞれ高電位側電源電圧及び低電位側電源電圧を供給する。このため、ＩＣ内部の論理ゲート回路は論理動作可能な状態となるので、各論理ゲート回路の出力電圧を高電圧レベルあるいは低電圧レベルに設定することは可能となる。しかしながら、ＭＴＣＭＯＳ技術を使用したＩＣの論理ゲート回路は、低いしきい値電圧を有するＭＯＳＦＥＴを用いて構成しているため、各ＭＯＳＦＥＴにおけるサブスレッショルドリーク電流が大きくなってしまう。このため、論理動作をしていない状態においても、ＩＣ全体での電源電流ＩＤＤはかなり大きくなってしまうこととなる。
【００２６】
例えば、一般的な０．２５μｍクラスで１０万ゲートを集積したＣＭＯＳ技術によるＩＣにおいてＮチャネル型ＭＯＳＦＥＴ及びＰチャネル型ＭＯＳＦＥＴのしきい値をそれぞれ０．２Ｖ及びー０．２Ｖに設定した場合のサブスレッショルド電流による電源電流ＩＤＤは１００μＡ〜１０ｍＡ程度となる。このため、仮に一部の論理ゲート回路に配線間のショート等の不良があり、これによるショートリーク電流が１００μＡ〜１０ｍＡ程度であって、このショート電流が電源電流ＩＤＤに重畳されていたとしても、サブスレッショルドリーク電流による電源電流にショート電流が隠れてしまう。このため、電源電流ＩＤＤを測定することで不良検出することが、極めて困難あるいは不可能となってしまう。
【００２７】
また、待機モード時においては、スイッチとしてのＰチャネル型ＭＯＳＦＥＴ及びＮチャネル型ＭＯＳＦＥＴとを非導通状態としてしまう。このため、ＩＣ内部の論理ゲート回路には高電位側電源電圧及び低電位側電源電圧が供給されないため、論理ゲート回路に不良があったとしても、電源電流ＩＤＤからは検出することができない。
【００２８】
以上のように、ＭＴＣＭＯＳ技術を使用したＩＣに対しては、動作モード時は、サブスレッショルドリーク電流に基づく電源電流ＩＤＤが、一般的な高いしきい値電圧を有するＭＯＳＦＥＴを使用して構成された論理ゲート回路を有するＩＣと比較すると大きくなり、論理ゲート回路の不良を検出することが困難、あるいは不可能となってしまう。また、待機モード時は、電源電流ＩＤＤから論理ゲート回路の不良を検出できない。
【００２９】
このように、ＭＴＣＭＯＳ技術を使用したＩＣ、特に論理ゲート回路の集積規模の大きいＩＣに対しては、ＩＤＤＱ試験が適用できない。この結果、製品の量産出荷テスト時の不良検出率が低くなったり、不良検出率を上げるために、膨大な量のファンクション試験を追加する必要が生じ、テスト時間の増加やテストコストの増加が生ずることとなる。
【００３０】
本発明は、上記課題に鑑みて、不良検出率を向上することが可能な半導体集積回路を提供することを目的とする。
【００３１】
また、本発明は、半導体集積回路のチップサイズの増加を極力低減して、上記目的を実現可能な半導体集積回路を提供することを目的とする。
【００３２】
また、本発明は、テスト時間やテストコストを増加することなく、不良検出率を向上できる半導体集積回路の試験方法を提供することを目的とする。
【００３３】
【課題を解決するための手段】
上記目的を実現するため、本発明の半導体集積回路は、第１の電源電圧が供給される第１の電源線と、ゲート電極、第１及び第２の電極を有し、該第１の電極が、前記第１の電源線に接続された、第１のしきい値を有する第１導電型の第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタの前記第２の電極に接続された第１の疑似電源線と、前記第１のしきい値より低い第２のしきい値を有する少なくとも１つの第１導電型の第２のＭＯＳトランジスタを含んで構成され、前記第１の疑似電源線から一方の電源電圧が供給されるもので、クロック信号が入力される内部論理回路と、テスト信号を受信可能な第１の端子と、前記第１の端子に受信されたテスト信号の論理レベルがテストを指示する所定の論理レベルの際に、前記第２のＭＯＳトランジスタのサブストレート端子に、該第２のＭＯＳトランジスタのしきい値を高くする電圧を供給する電圧供給回路と、を有し、前記テスト信号の論理レベルがテストを指示する所定の論理レベルの際に、前記内部論理回路への前記クロック信号の入力が禁止されるものである。
【００３４】
また、本発明の半導体集積回路は、第１の電源電圧が供給される第１の電源線と、前記第１の電源電圧とは異なる第２の電源電圧が供給される第２の電源線と、ゲート電極、第１及び第２の電極を有し、該第１の電極が、前記第１の電源線に接続された、第１のしきい値を有する第１導電型の第１のＭＯＳトランジスタと、ゲート電極、第１及び第２の電極を有し、該第１の電極が前記第２の電源線に接続された、第３のしきい値電圧を有する第２導電型の第３のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタの前記第２の電極に接続された第１の疑似電源線と、前記第３のＭＯＳトランジスタの前記第２の電極に接続され、前記内部論理回路へ他方の電源電圧を供給する第２の疑似電源線と、前記第１のしきい値より低い第２のしきい値を有する少なくとも１つの第１導電型の第２のＭＯＳトランジスタと前記第３のしきい値より低い第４のしきい値を有する少なくとも１つの第２導電型の第４のＭＯＳトランジスタとを含んで構成され、前記第１の疑似電源線から一方の電源電圧が供給され、前記第２の疑似電源線から他方の電源電圧が供給されるもので、クロック信号が入力される内部論理回路と、テスト信号を受信可能な第１の端子と、前記第１の端子に受信されたテスト信号の論理レベルがテストを指示する所定の論理レベルの際に、前記第２のＭＯＳトランジスタのサブストレート端子に該第２のＭＯＳトランジスタのしきい値を高くする第１の所定の電圧を供給するとともに、前記第４のＭＯＳトランジスタのサブストレート端子に該第４のＭＯＳトランジスタのしきい値を高くする第２の所定の電圧を供給する電圧供給回路と、を有し、前記テスト信号の論理レベルがテストを指示する所定の論理レベルの際に、前記内部論理回路への前記クロック信号の入力が禁止されるものである。
【００３５】
また、本発明の半導体集積回路は、前記第２の端子と前記第４の端子とはワイヤボンディング接続にて電気的に接続されるようにしてもよい。
【００３６】
また、本発明の半導体集積回路は、前記第１の端子と前記第３の端子とはワイヤボンディング接続にて電気的に接続されるようにしてもよい。
【００３７】
また、本発明の半導体集積回路は、前記第１の電源線に接続された第３の端子と前記第２の電源線に接続された第４の端子とを有し、前記半導体集積回路が樹脂封止された状態においては、前記第１の端子と前記第３の端子とがワイヤボンディング接続され、前記第２の端子と前記第４の端子とがワイヤボンディング接続されるようにしてもよい。
【００３８】
また、本発明の半導体集積回路の試験方法は、前記第１の電源線に前記第１の電源電圧を供給し、前記第１のＭＯＳトランジスタを導通状態として、前記第１の端子を用いて、前記第２のＭＯＳトランジスタのしきい値を高くする電圧を、前記第２のＭＯＳトランジスタのサブストレート端子に供給した後に、前記内部論理回路に流れる電流値を測定するものである。
【００３９】
また、本発明の半導体集積回路の試験方法は、前記第１の電源線に前記第１の電源電圧を、前記第２の電源線に前記第２の電源電圧を、それぞれ供給し、前記第１及び前記第３のＭＯＳトランジスタを導通状態として、前記第１の端子を用いて、前記第２のＭＯＳトランジスタのしきい値を高くする電圧を、前記第２のＭＯＳトランジスタのサブストレート端子に、前記第２の端子を用いて、前記第４のＭＯＳトランジスタのしきい値を高くする電圧を、前記第４のＭＯＳトランジスタのサブストレート端子に、それぞれ供給した後に、前記内部論理回路に流れる電流値を測定するものである。
【００４０】
【発明の実施の形態】
本発明の半導体集積回路及びその試験方法について、図面を用いて以下に説明する。図１は、本発明の第１の実施の形態における半導体集積回路の要部を示す回路図である。図１は、Ｐチャネル型ＭＯＳＦＥＴ（以下、ＰＭＯＳと称する）、Ｎチャネル型ＭＯＳＦＥＴ（以下、ＮＭＯＳと称する）それぞれにおいて、しきい値電圧が異なる２種類のＭＯＳＦＥＴを使用したＭＴＣＭＯＳ技術を適用したＩＣである。以下の説明において、特に説明がない限り、ＭＯＳＦＥＴのしきい値電圧ＶｔはそのＭＯＳＦＥＴのサブストレートーソース間電圧Ｖｂｓが０Ｖのときの値とする。また、各実施の形態におけるＩＣは、シリコン基板上に形成されているものとする。
【００４１】
図１におけるＩＣは、高電位側電源電圧が供給された高電位側電源線（以下、ＶＤＤ線と称する）１０１、低電位側電源電圧が供給された低電位側電源線（以下、ＶＳＳ線と称する）１０２、高電位側疑似電源線（以下、ＶＤＤＶ線と称する）１０３、低電位側疑似電源線（以下、ＶＳＳＶ線と称する）１０４を有している。また、図１に示されるように、ＶＤＤ線１０１に一方の電極が接続され、ＶＤＤＶ線１０３に他方の電極が接続されたＰＭＯＳ１１１と、ＶＳＳ線１０２に一方の電極が接続され、ＶＳＳＶ線１０４に他方の電極が接続されたＮＭＯＳ１２１を有している。
【００４２】
ここで、ＰＭＯＳ１１１とＮＭＯＳ１２１は、高いしきい値電圧を有するものである。ＰＭＯＳ１１１のしきい値電圧Ｖｔは、例えば、ー０．５Ｖであり、ＮＭＯＳ１２１のしきい値電圧Ｖｔは、例えば、０．５Ｖである。
【００４３】
また、ＰＭＯＳ１１１のゲート電極には制御信号ＳＬが入力され、ＮＭＯＳ１２１のゲート電極には制御信号ＳＬの電圧レベルと相補的な電圧レベルを有する反転論理信号ＳＬが入力されている。つまり、制御信号ＳＬの電圧レベルが高い（少なくともしきい値電圧Ｖｔを越える電圧レベル）時には、ＰＭＯＳ１１１及びＮＭＯＳ１２１が導通状態となる。このため、ＶＤＤ線１０１とＶＤＤＶ線１０３が電気的に接続状態となり、ＶＳＳ線１０２とＶＳＳＶ線１０４が電気的に接続状態となる。制御信号ＳＬの電圧レベルが低い（少なくともしきい値電圧Ｖｔを越えない電圧レベル）時には、ＰＭＯＳ１１１及びＮＭＯＳ１２１が非導通状態となる。このため、ＶＤＤ線１０１とＶＤＤＶ線１０３が電気的な接続状態が断たれた状態となり、ＶＳＳ線１０２とＶＳＳＶ線１０４が電気的な接続状態が断たれた状態となる。つまり、ＰＭＯＳ１１１は高電位側のスイッチとして働き、ＮＭＯＳ１２１は低電位側のスイッチとして働く。
【００４４】
図１においては、ＶＤＤＶ線１０３とＶＳＳＶ線１０４それぞれに接続されたＣＭＯＳ論理ゲート回路（以下、論理ゲート回路と称する）１０５が示されている。論理ゲート回路１０５にはＶＤＤＶ線１０３から高電位側電源電圧が供給され、ＶＳＳＶ線１０４から低電位側電源電圧が供給される。
【００４５】
図１の論理ゲート回路１０５は、低しきい値電圧を有するＰＭＯＳ１３１〜１３３と、低いしきい値電圧を有するＮＭＯＳ１４１〜１４３により構成されているものを示している。図１においては、例えば、ＰＭＯＳ１３１、１３２が並列接続され、ＮＭＯＳ１４１、１４２が縦列接続され、ＰＭＯＳ１３１と１３２それぞれの一方の電極がＮＭＯＳ１４１の一方の電極に接続された回路と、ＰＭＯＳ１３３とＮＭＯＳ１４３を縦列接続した回路とが示されている。なお、ＰＭＯＳ１３１、１３２、１３３それぞれの他方の電極はＶＤＤＶ線１０３に接続され、ＮＭＯＳ１４２、１４３それぞれの一方の電極はＶＳＳＶ線１０４に接続されている。
【００４６】
論理ゲート回路１０５を構成するＰＭＯＳやＮＭＯＳのゲート電極に対する入力信号の配線を省略しているが、これらのゲート電極には、例えば、他の論理ゲート回路の出力信号配線や外部入力端子からの信号配線が接続される。例えば、ＰＭＯＳ１３１のゲート電極とＮＭＯＳ１４１のゲート電極に同じ入力信号を入力し、ＰＭＯＳ１３２のゲート電極とＮＭＯＳ１４２のゲート電極に同じ入力信号を入力すれば、ＰＭＯＳ１３１、１３２、ＮＭＯＳ１４１、１４２によりＮＡＮＤゲートとして動作可能となる。また、ＰＭＯＳ１３３とＮＭＯＳ１４３はインバータとして動作可能である。
【００４７】
なお、論理ゲート回路１０５はこの回路構成に限定されることなく、様々な変更が可能である。また、実際のＩＣにおいては、論理ゲート回路１０５内には、他にも多数の論理ゲート回路が配置されているが、ここでは、図及び説明の簡略化のため、ＰＭＯＳ１３１〜１３３とＮＭＯＳ１４１〜１４３の６素子のみ示している。
【００４８】
ここで、上述したように、ＰＭＯＳ１３１〜１３３とＮＭＯＳ１４１〜１４３は、低いしきい値電圧を有するものである。ＰＭＯＳ１３１〜１３３のしきい値電圧Ｖｔは、例えば、ー０．２Ｖであり、ＮＭＯＳ１４１〜１４３のしきい値電圧Ｖｔは、例えば、０．２Ｖである。なお、ＰＭＯＳにおいては、ＰＭＯＳ１１１のしきい値電圧Ｖｔをー０．５Ｖとしているので、単純にその数値だけ比較すると、ＰＭＯＳ１３１〜１３３のしきい値電圧Ｖｔの方が高いように見えるが、しきい値電圧が意味する、ＰＭＯＳが導通状態となり得る境界値の幅としては、その数値の絶対値として見ると、ＰＭＯＳ１３１〜１３３のしきい値電圧Ｖｔの方が低いことが分かる。
【００４９】
図１における容量１５１と１５２は、それぞれＶＤＤＶ線１０３とＶＳＳＶ線１０４が他の電圧端子や配線や基板との間に持つ静電容量を図示化したものである。この容量１５１及び１５２には、それぞれＶＤＤＶ線１０３及びＶＳＳＶ線１０４に寄生的に付加される静電容量や、それぞれＶＤＤＶ線１０３及びＶＳＳＶ線１０４の電圧値を、動作モード時において安定化させるために故意に接続した容量素子の容量等が含まれている。
【００５０】
ここで、高電位側スイッチであるＰＭＯＳ１１１及びＰＭＯＳ１３１〜１３３それぞれを、ドレイン、ゲート、ソース、サブストレートの各端子を持つ４端子素子として見た時、これらのＰＭＯＳのサブストレート端子は、半導体基板に形成されたＮ型ウェル層あるいはＮ型半導体基板（Ｎ型半導体基板を使用したＩＣの場合）を介して、高電位側サブストレート電源線（以下、ＶＤＤＳ線と称する）１０６に接続されている。ＶＤＤＳ線１０６は、半導体基板上においては、ＶＤＤ線１０１及びＶＤＤＶ線１０３とは独立した電源線である。
【００５１】
同様に、低電位側スイッチであるＮＭＯＳ１２１及びＮＭＯＳ１４１〜１４３それぞれを、ドレイン、ゲート、ソース、サブストレートの各端子を持つ４端子素子として見た時、これらのＮＭＯＳのサブストレート端子は、半導体基板に形成されたＰ型ウェル層あるいはＰ型半導体基板（Ｐ型半導体基板を使用したＩＣの場合）を介して、低電位側サブストレート電源線（以下、ＶＳＳＳ線と称する）１０７に接続されている。ＶＳＳＳ線１０７は、半導体基板上においては、ＶＳＳ線１０２及びＶＳＳＶ線１０４とは独立した電源線である。
【００５２】
図１に示されるパッド１６１は、高電位側電源電圧ＶＤＤをＩＣ外部から供給するために半導体基板上に設けられた端子であり、パッド１６２は、低電位側電源電圧ＶＳＳをＩＣ外部から供給するために半導体基板上に設けられた端子である。パッド１６１はＶＤＤ線１０１に接続されており、パッド１６２はＶＳＳ線１０２に接続されている。これらのパッド１６１、１６２は一般に電源パッドと称されている。
【００５３】
図１に示されるパッド１６３は、ＶＤＤＳ線１０６を介してＰＭＯＳ１１１、１３１〜１３３の各サブストレート端子にサブストレート電圧を供給するための端子であり、パッド１６４は、ＶＳＳＳ線１０７を介してＮＭＯＳ１２１、１４１〜１４３の各サブストレート端子にサブストレート電圧を供給するための端子である。パッド１６３、１６４はともに半導体基板上に設けられている。
【００５４】
このように、図１に示すＩＣにおいては、ＩＣを構成するＰＭＯＳのサブストレート端子をＶＤＤ線１０１と切り離し、このサブストレート端子に供給する電圧を、パッド１６３を用いて、例えば、外部から供給可能としている。同様に、ＩＣを構成するＮＭＯＳのサブストレート端子をＶＳＳ線１０２と切り離し、このサブストレート端子に供給する電圧を、パッド１６４を用いて、例えば、外部から供給可能としている。次に、図１におけるＩＣの動作について以下に説明する。
【００５５】
製品の量産出荷試験時の論理機能試験あるいはファンクション試験の際、及び出荷試験後の実使用時には、パッド１６３には、パッド１６１と同様に高電位側電源電圧ＶＤＤを与え、パッド１６４には、パッド１６２と同様に低電位側電源電圧ＶＳＳを与える。これにより、図１のＩＣは、ＭＴＣＭＯＳ技術を使用した通常のＩＣとして論理動作することができる。
【００５６】
つまり、動作モード時には、制御信号ＳＬの電圧レベルを低電位側電源電圧ＶＳＳレベルとすることにより、ＰＭＯＳ１１１及びＮＭＯＳ１２１はともに導通状態となる。この時、ＰＭＯＳ１１１及びＮＭＯＳ１２１は導通状態において内部にオン抵抗を有するため、論理ゲート回路１０５が消費する電源電流による内部電圧降下を生じる。ここで、ＰＭＯＳ１１１及びＮＭＯＳ１２１はこれらのオン抵抗を無視できる程度に小さくなるようゲート幅を大きく設計しておく。このため、ＶＤＤＶ線１０３はＶＤＤ線１０１とほぼ同電位にすることができ、ＶＳＳＶ線１０４はＶＳＳ線１０２とほぼ同電位にすることができる。この結果、論理ゲート回路１０５にはＶＤＤＶ線１０３及びＶＳＳＶ線１０４からそれぞれ高電位側電源電圧ＶＤＤ相当の電圧及び低電位側電源電圧ＶＳＳ相当の電圧が供給される。
【００５７】
また、論理ゲート回路１０５を構成するＰＭＯＳ１３１〜１３３のサブストレート端子には高電位側電源電圧ＶＤＤが供給され、ＮＭＯＳ１４１〜１４３のサブストレート端子には低電位側電源電圧ＶＳＳが供給されているため、論理ゲート回路１０５は論理動作が可能となる。
【００５８】
ここで、論理ゲート回路１０５を構成するＰＭＯＳ１３１〜１３３及びＮＭＯＳ１４１〜１４３は低いしきい値電圧Ｖｔを有するものとしているため、論理ゲート回路を高いしきい値電圧を有するＰＭＯＳやＮＭＯＳで構成した場合と比べて、ゲート遅延時間ｔｐｄを同等以上に保持したまま、電源電圧ＶＤＤを低くして動作することができる。つまり、この状態での図１のＩＣの動作及び機能は従来のＭＴＣＭＯＳ技術を用いたＩＣに何ら劣ることはない。
【００５９】
また、待機モード時には、制御信号ＳＬの電圧レベルを高電位側電源電圧ＶＤＤレベルとすることにより、ＰＭＯＳ１１１及びＮＭＯＳ１２１はともに非導通状態となる。このため、論理ゲート回路１０５には、高電位側電源電圧ＶＤＤ及び低電位側電源電圧ＶＳＳの供給が停止されるので、この時のサブスレッショルドリーク電流Ｉｌｅａｋはスイッチを構成するＮＭＯＳ１１１及びＰＭＯＳ１２１の非導通状態でのサブスレッショルド電流特性で決まることとなる。上述したように、スイッチを構成するＮＭＯＳ１１１及びＰＭＯＳ１２１はしきい値電圧を高くしているので、論理ゲート回路１０５を低いしきい値電圧を有するＰＭＯＳやＮＭＯＳで構成しているにも係らず、サブスレッショルドリーク電流Ｉｌｅａｋを小さい値とすることができる。つまり、この状態での図１のＩＣの動作及び機能も従来のＭＴＣＭＯＳ技術を用いたＩＣに何ら劣ることはない。
【００６０】
次に、製品の量産出荷試験時において、図１のＩＣに対するＩＤＤＱ試験を実施する場合の動作についてを以下に説明する。
【００６１】
ＩＤＤＱ試験の実施時においては、パッド１６３には高電位側電源電圧ＶＤＤよりも高い電圧、例えば、ＶＤＤ＋１．０Ｖの電圧を印加する。このため、ＰＭＯＳ１１１、１３１〜１３３のサブストレート端子には、ＶＤＤ＋１．０Ｖの電圧が印加されるため、各ＰＭＯＳのサブストレートーソース間電圧Ｖｂｓは、１．０Ｖとなる。また、パッド１６４には低電位側電源電圧ＶＳＳよりも低い電圧、例えば、ＶＳＳ−２．０Ｖの電圧を印加する。このため、ＮＭＯＳ１２１、１４１〜１４３のサブストレート端子には、ＶＳＳ−２．０Ｖの電圧が印加されるため、各ＮＭＯＳのサブストレートーソース間電圧Ｖｂｓは、−２．０Ｖとなる。
【００６２】
ここで、上記のようなサブストレート電圧が印加された場合のＰＭＯＳ及びＮＭＯＳの電気的特性の変化についてを説明する、図２はサブミクロンクラスのＭＯＳＦＥＴのしきい値電圧Ｖｔにおけるサブストレートーソース間電圧Ｖｂｓ依存の一般的特性を示す図である。図２（ａ）はＰＭＯＳの例であり、図２（ｂ）はＮＭＯＳの例である。
【００６３】
図２に示されるように、一般にＭＯＳＦＥＴのしきい値電圧Ｖｔは、サブストレートーソース間電圧Ｖｂｓにより変化することが分かる。これは、基板バイアス効果として知られるＭＯＳＦＥＴの電気的特性である。図２（ａ）に示すように、ＰＭＯＳの場合、Ｖｂｓ＝０Ｖの時、それぞれしきい値電圧Ｖｔがー０．５Ｖ及びー０．２Ｖに設定されている２つのＰＭＯＳにおいては、サブストレート端子に与える電圧であるサブストレート電圧をＶＤＤ＋１．０ＶすなわちＶｂｓ＝１．０Ｖとすることにより、しきい値電圧はそれぞれー０．８Ｖ及びー０．５Ｖ程度のＶｔとなる。つまり、しきい値電圧は、負の方向に大きくなる。
【００６４】
同様に、図２（ｂ）に示すように、ＮＭＯＳの場合、Ｖｂｓ＝０Ｖの時、それぞれしきい値電圧Ｖｔが０．５Ｖ及び０．２Ｖに設定されている２つのＮＭＯＳにおいては、サブストレート端子に与える電圧であるサブストレート電圧をＶＤＤ−２．０ＶすなわちＶｂｓ＝−２．０Ｖとすることにより、しきい値電圧はそれぞれ０．８Ｖ及び０．５Ｖ程度のＶｔとなる。つまり、しきい値電圧は、正の方向に大きくなる。
【００６５】
このように、図１においては、論理ゲート回路１０５を構成するＰＭＯＳ１３１〜１３３のしきい値電圧Ｖｔをー０．２Ｖ（ただし、Ｖｂｓ＝０Ｖ）とし、ＮＭＯＳ１４１〜１４３のしきい値電圧Ｖｔを０．２Ｖ（ただし、Ｖｂｓ＝０Ｖ）としたにも係らず、パッド１６３及びパッド１６４からサブストレート電圧として任意の電圧値を印加することにより、各ＭＯＳＦＥＴのしきい値電圧Ｖｔを変化させることができる。本実施の形態の場合、パッド１６３にはＶＤＤ＋１．０Ｖを印加し、パッド１６４にはＶＳＳー２．０Ｖを印加しているため、論理ゲート１０５を構成するＰＭＯＳ１３１〜１３３のしきい値電圧Ｖｔを高いしきい値電圧と同程度のー０．５Ｖに設定でき、ＮＭＯＳ１４１〜１４３のしきい値電圧Ｖｔを高いしきい値電圧と同程度の０．５Ｖに設定できる。
【００６６】
このように設定することにより、例えば、０．２５μｍクラスで１０万ゲートを集積したＩＣを想定すると、制御信号ＳＬの電圧レベルを低電位側電源電圧ＶＳＳレベルとしてＰＭＯＳ１１１及びＮＭＯＳ１２１をともに導通状態とした動作モード時においても、ＩＣ全体でのサブスレッショルドリーク電流Ｉｌｅａｋを１００ｎＡ〜１０μＡ程度に抑制することができる。このため、ＩＤＤＱ試験が可能となる。
【００６７】
つまり、パッド１６３、１６４からの電圧印加により、論理ゲート回路１０５のＭＯＳＦＥＴのしきい値電圧を通常の状態より高くした状態で、ＩＣ内部の各論理ゲート回路の出力電圧のレベルを高電圧レベルあるいは低電圧レベルに設定した何パターンかでの安定状態で、電源電流ＩＤＤの電流値を測定する。測定した電源電流ＩＤＤの電流値が、予め予測されるリーク電流値（例えば、１００ｎＡ〜１０μＡ）よりも十分に大きな電流値として計測されることで、ＩＣ内部での異常の発生が判断できる。このように、電源電流ＩＤＤを測定することで、そのＩＣ内部での配線間のショート等による異常がある場合には、１００μＡ〜１０ｍＡのショート電流が電源電流ＩＤＤに重畳されるため、異常の判定が容易に行える。
【００６８】
以上のように、第１の実施の形態における半導体集積回路においては、論理ゲート回路１０５を構成する各ＰＭＯＳ及び各ＮＭＯＳに対するサブストレート電圧を、パッド１６３及びパッド１６４から任意の電圧を外部から印加可能としている。このため、製品の量産出荷試験時のＩＤＤＱ試験の時に、サブストレート電圧として、論理ゲート回路を構成する低いしきい値電圧Ｖｔを有するＰＭＯＳ及びＮＭＯＳのしきい値電圧Ｖｔを高くするような電圧を印加することで、ＩＤＤＱ試験におけるＩＣ内部での異常を容易に検出可能となり、製品の量産出荷試験時における不良検出率を向上させることが可能となる。
【００６９】
また、本実施の形態によれば、不良検出率を向上するために、膨大なファンクション試験を追加する必要もないので、テスト時間の増加やテストコストの増加を大幅に低減することができる。さらに、本実施の形態によれば、上記の効果を得るために、特に、ＶＤＤＳ線１０６、ＶＳＳＳ線１０７、パッド１６３、１６４を設けている程度であり、ＩＣ全体としてのチップサイズが増大することもない。これらのＶＤＤＳ線１０６、ＶＳＳＳ線１０７、パッド１６３、１６４は通常の半導体製造技術を用いれば構成可能のものであり、製造工程が複雑化したり、増加することもほとんどない。
【００７０】
次に、第２の実施の形態についてを図面を用いて説明する。図３は第２の実施の形態における半導体集積回路の要部を示す回路図である。なお、図３において、図１と同様な構成要素については、同様の符号を付けている。また、図３の構成の説明においては、図１と異なる部分についてのみ説明する。
【００７１】
図３においては、高電位側スイッチであるＰＭＯＳ１１１のサブストレート端子をＶＤＤ線１０１に接続し、低電位側スイッチであるＮＭＯＳ１２１のサブストレート端子をＶＳＳ線１０２に接続している。図４におけるＩＣにおける動作についてを以下に説明する。
【００７２】
製品の量産出荷試験時の論理機能試験あるいはファンクション試験の際、及び出荷試験後の実使用時には、パッド１６３には、パッド１６１と同様に高電位側電源電圧ＶＤＤを与え、パッド１６４には、パッド１６２と同様に低電位側電源電圧ＶＳＳを与える。これにより、ＰＭＯＳ１１１、１３１〜１３３の各サブストレート端子には高電位側電源電圧ＶＤＤが供給され、ＮＭＯＳ１２１、１４１〜１４３の各サブストレート端子には低電位側電源電圧ＶＳＳが供給された状態となる。この場合、図３のＩＣは、図１のＩＣと同様に、ＭＴＣＭＯＳ技術を使用した通常のＩＣとして論理動作することができる。この状態での動作は、図１の場合と同様となるので、ここでは省略する。
【００７３】
次に、製品の量産出荷試験において、図３のＩＣにおけるＩＤＤＱ試験を実施した場合の動作を以下に説明する。
【００７４】
ＩＤＤＱ試験時においては、パッド１６３には、高電位側電源電圧ＶＤＤよりも高い電圧として、例えば、ＶＤＤ＋１．０Ｖの電圧を印加する。このため、論理ゲート回路１０５を構成するＰＭＯＳ１３１〜１３３のサブストレート端子には、ＶＤＤ＋１．０Ｖの電圧が印加されることとなる。よって、論理ゲート回路１０５を構成するＰＭＯＳ１３１〜１３３の各サブストレートーソース間電圧Ｖｂｓは１．０Ｖとなるため、しきい値電圧Ｖｔはー０．５Ｖに設定される。
【００７５】
また、パッド１６４には、低電位側電源電圧ＶＳＳよりも低い電圧として、例えば、ＶＳＳ−２．０Ｖの電圧を印加する。このため、論理ゲート回路１０５を構成するＮＭＯＳ１４１〜１４３のサブストレート端子には、ＶＳＳ−２．０Ｖの電圧が印加されることとなる。よって、論理ゲート回路１０５を構成するＮＭＯＳ１４１〜１４３の各サブストレートーソース間電圧Ｖｂｓは−２．０Ｖとなるため、しきい値電圧Ｖｔは０．５Ｖに設定される。
【００７６】
このため、第２の実施の形態においては、第１の実施の形態と同様に、ＩＤＤＱ試験時には、論理ゲート回路１０５を構成する各ＰＭＯＳ及び各ＮＭＯＳのしきい値電圧を高くすることができるので、第１の実施の形態と同様な効果を得ることができる。
【００７７】
また、第２の実施の形態においては、さらに次のような効果が得られる。
【００７８】
第１の実施の形態においては、ＩＤＤＱ試験時に、高電位側スイッチであるＰＭＯＳ１１１にはＶＤＤＳ線１０６からＶＤＤ＋１．０Ｖのサブストレート電圧が与えられ、低電位側スイッチであるＰＭＯＳ１２１にはＶＳＳＳ線１０７からＶＳＳ−２．０Ｖのサブストレート電圧が与えられる。このため、ＰＭＯＳ１１１のしきい値電圧はー０．８Ｖ程度に、ＮＭＯＳ１２１のしきい値電圧は０．８Ｖ程度になる。この結果、ＩＤＤＱ試験時にスイッチであるＰＭＯＳ１１１、ＮＭＯＳ１２１が導通状態において、内部オン抵抗が高くなることとなる。ＭＯＳＦＥＴの導通状態でのドレイン電流Ｉｄは、ゲートーソース間電圧をＶｇｓとすると、次式で表現できる。
Ｉｄ∝（ＶｇｓーＶｔ）２ ・・・・（５）
【００７９】
ここで、動作モード時におけるＰＭＯＳ１１１及びＮＭＯＳ１２１のＶｇｓはＶｇｓ＝ＶＤＤとなる。このため、動作モード時におけるドレイン電流Ｉｄは（５）式に基づき、次のように表現できる。
Ｉｄ∝（ＶＤＤーＶｔ）２ ・・・・（６）
【００８０】
（６）式からわかるように、しきい値電圧Ｖｔが高くなると、ドレイン電流Ｉｄが小さく、言い換えると、オン抵抗が大きくなる。このため、ＩＤＤＱ試験時において、ＩＣ内部の論理ゲート回路１０５を動作させて論理ゲート回路１０５の各出力電圧を所定の電圧レベル（高電圧レベルあるいは低電圧レベル）に設定する際、ＰＭＯＳ１１１及びＮＭＯＳ１２１の電源電流の供給が不足する可能性が考慮される。この場合、ＶＤＤＶ線１０３及びＶＳＳＶ線１０４の電圧レベルが大きく変動することとなり、論理ゲート回路１０５の動作が安定しずらく、論理ゲート回路１０５の出力電圧の電圧レベルが正確に設定することに時間がかかる。ＰＭＯＳ１１１及びＮＭＯＳ１２１のゲート幅をより大きく設計して電流供給能力を高くすることで、対応可能であるが、この場合、ＩＣのチップ面積が増加する。
【００８１】
第２の実施の形態においては、ＰＭＯＳ１１１のサブストレート端子はＶＤＤ線１０１に接続し、ＮＭＯＳ１２１のサブストレート端子はＶＳＳ線１０２に接続している。このため、ＩＤＤＱ試験時においても、ＰＭＯＳ１１１及びＮＭＯＳ１２１のサブストレート電圧は変化することはない。この結果、ＩＤＤＱ試験時に、ＰＭＯＳ１１１及びＮＭＯＳ１２１の電流供給能力が不足することがないため、論理ゲート回路１０５の出力電圧の電圧レベルを正確に設定することが容易に可能となる。
【００８２】
ここで、第１の実施の形態及び第２の実施の形態におけるＩＣの構造についてを説明する。図４は、第１の実施の形態におけるＩＣの構造を示す要部断面図であり、図５は、第２の実施の形態におけるＩＣの構造を示す要部断面図である。図４、図５とも、図の複雑化を避けるため、論理ゲート回路１０５内のＰＭＯＳ１３１、１３２及びＮＭＯＳ１４１、１４２は省略してある。また、図４において、図１の構成要素に対応する構成要素については図１と同じ符号を付け、図５において、図３の構成要素に対応する構成要素については図３と同じ符号を付けている。
【００８３】
図４において、Ｐ型シリコン基板２０１にはＮウェル層２０３とＰウェル層２０５が形成されている。Ｎウェル層２０３内には、ＰＭＯＳ１１１のソース電極２１１及びドレイン電極２１３、ＰＭＯＳ１３３のソース電極２２１及びドレイン電極２２３がそれぞれ形成されている。Ｎウェル層２０３上において、ＰＭＯＳ１１１のソース電極２１１とドレイン電極２１３との間に、ゲート酸化膜を介してゲート電極２１５が形成され、ＰＭＯＳ１３３のソース電極２２１とドレイン電極２２３との間に、ゲート酸化膜を介してゲート電極２２５が形成されている。
【００８４】
また、Ｐウェル層２０５内には、ＮＭＯＳ１２１のソース電極２４１及びドレイン電極２４３、ＮＭＯＳ１４３のソース電極２３１及びドレイン電極２３３がそれぞれ形成されている。Ｐウェル層２０５上において、ＮＭＯＳ１２１のソース電極２４１とドレイン電極２４３との間に、ゲート酸化膜を介してゲート電極２４５が形成され、ＮＭＯＳ１４３のソース電極２３１とドレイン電極２３３との間に、ゲート酸化膜を介してゲート電極２３５が形成されている。
【００８５】
Ｎウェル層２０３は、ＶＤＤＳ線１０６を介してパッド１６３に接続されている。ＰＭＯＳ１１１のソース電極２１１はＶＤＤ線１０１を介してパッド１６１に接続されている。ＰＭＯＳ１１１のドレイン電極２１３は、ＶＤＤＶ線１０３を介してＰＭＯＳ１３３のソース電極２２１に接続されている。ＰＭＯＳ１３３のドレイン電極２２３は配線２０７を介してＮＭＯＳ１４３のドレイン電極２３３に接続されている。
【００８６】
Ｐウェル層２０５は、ＶＳＳＳ線１０７を介してパッド１６４に接続されている。ＮＭＯＳ１２１のソース電極２４１はＶＳＳ線１０２を介してパッド１６２に接続されている。ＮＭＯＳ１２１のドレイン電極２４３は、ＶＳＳＶ線１０４を介してＮＭＯＳ１４３のソース電極２３１に接続されている。
【００８７】
図４において、Ｎウェル層２０３及びＰウェル層２０５がそれぞれＰＭＯＳ及びＮＭＯＳにおけるサブストレート端子に相当する。つまり、各ＰＭＯＳのサブストレート端子はＶＤＤＳ線１０６に接続され、各ＮＭＯＳのサブストレート端子はＶＳＳＳ線１０７に接続される。このように、図１に示す第１の実施の形態のＩＣは、それぞれ１つのＮウェル層とＰウェル層により各ＭＯＳＦＥＴを形成することができ、ダブルウェル構造のＣＭＯＳプロセス技術にて実現可能である。
【００８８】
なお、図４においては、Ｐ型シリコン基板にて説明したが、Ｎ型シリコン基板においても、同様に考慮される。この場合、Ｐ型シリコン基板２０１をＮ型シリコン基板に置き換えて、その他の構成要素は同一として考慮すればよい。
【００８９】
図５（ａ）は、第２の実施の形態のＩＣをＰ型シリコン基板を用いて構成した図である。図５（ａ）において、Ｐ型シリコン基板３０１には３つのＮウェル層３０２、３０３、３０４とＰウェル層３０６が形成されている。Ｎウェル層３０２内には、ＰＭＯＳ１１１のソース電極２１１及びドレイン電極２１３が形成され、Ｎウェル層３０３内には、ＰＭＯＳ１３３のソース電極２２１及びドレイン電極２２３が形成されている。Ｎウェル層３０２上において、ＰＭＯＳ１１１のソース電極２１１とドレイン電極２１３との間に、ゲート酸化膜を介してゲート電極２１５が形成され、Ｎウェル層３０３上において、ＰＭＯＳ１３３のソース電極２２１とドレイン電極２２３との間に、ゲート酸化膜を介してゲート電極２２５が形成されている。
【００９０】
Ｎウェル層３０４内にはＰウェル層３０５が形成されている。Ｐウェル層３０５内には、ＮＭＯＳ１４３のソース電極２３１及びドレイン電極２３３が形成されている。Ｐウェル層３０５上において、ＮＭＯＳ１４３のソース電極２３１とドレイン電極２３３との間に、ゲート酸化膜を介してゲート電極２３５が形成されている。
【００９１】
また、Ｐウェル層３０６内には、ＮＭＯＳ１２１のソース電極２４１及びドレイン電極２４３がそれぞれ形成されている。Ｐウェル層３０６上において、ＮＭＯＳ１２１のソース電極２４１とドレイン電極２４３との間に、ゲート酸化膜を介してゲート電極２４５が形成されている。
【００９２】
Ｎウェル層３０２及びＰＭＯＳ１１１のソース電極２１１はＶＤＤ線１０１を介してパッド１６１に接続されている。Ｎウェル層３０３はＶＤＤＳ線１０６を介してパッド１６３に接続されている。ＰＭＯＳ１１１のドレイン電極２１３は、ＶＤＤＶ線１０３を介してＰＭＯＳ１３３のソース電極２２１に接続されている。ＰＭＯＳ１３３のドレイン電極２２３は配線２０７を介してＮＭＯＳ１４３のドレイン電極２３３に接続されている。
【００９３】
Ｐウェル層３０５は、ＶＳＳＳ線１０７を介してパッド１６４に接続されている。ＮＭＯＳ１４３のソース電極２４１はＶＳＳＶ線１０４を介してＮＭＯＳ１２１のドレイン電極２４３に接続されている。Ｐウェル層３０６及びＮＭＯＳ１２１のソース電極２４１はＶＳＳ線１０２を介してパッド１６２に接続されている。
【００９４】
図５（ａ）において、Ｎウェル層３０４を設けているのは、Ｐウェル層３０５とＰウェル層３０６とが、Ｐ型シリコン基板を介して電気的に抵抗性接続がなされてしまうことを防止するためである。このため、Ｎウェル層３０４はＰウェル層３０５を取り囲むように形成されている。このＮウェル層３０４には電源電圧ＶＤＤ等の高電位側電源電圧を与えることにより、Ｐウェル層３０５とＰウェル層３０６とは電気的に分離することができる。
【００９５】
Ｎウェル層３０２、３０３及びＰウェル層３０５、３０６がそれぞれ各ウェル層内に構成されるＰＭＯＳやＮＭＯＳにおけるサブストレート端子に相当する。よって、第２の実施の形態におけるＩＣのスイッチであるＰＭＯＳ１１１とＮＭＯＳ１２１の各サブストレート端子には論理ゲート回路１０５の各ＭＯＳＦＥＴのサブストレート端子とは異なる電圧が供給される構成とすることができる。よって、第２の実施の形態のＩＣは、図５（ａ）に示すようなウェル構造とすることで実現可能である。このようなウェル構造はトリプルウェル構造と呼ばれ、トリプルウェル構造のＣＭＯＳプロセス技術にて、第２の実施の形態のＩＣは実現可能である。
【００９６】
図５（ｂ）は、第２の実施の形態のＩＣをＮ型シリコン基板を用いて構成した図である。図５（ｂ）において、Ｎ型シリコン基板４０１には３つのＰウェル層４０４、４０５、４０６とＮウェル層４０２が形成されている。Ｎウェル層４０２内には、ＰＭＯＳ１１１のソース電極２１１及びドレイン電極２１３が形成され、Ｐウェル層４０４内にはＮウェル層４０３が形成されている。Ｎウェル層４０３内には、ＰＭＯＳ１３３のソース電極２２１及びドレイン電極２２３が形成されている。Ｎウェル層４０２上において、ＰＭＯＳ１１１のソース電極２１１とドレイン電極２１３との間に、ゲート酸化膜を介してゲート電極２１５が形成され、Ｎウェル層４０３上において、ＰＭＯＳ１３３のソース電極２２１とドレイン電極２２３との間に、ゲート酸化膜を介してゲート電極２２５が形成されている。
【００９７】
Ｐウェル層４０５内には、ＮＭＯＳ１４３のソース電極２３１及びドレイン電極２３３が形成されている。Ｐウェル層４０５上において、ＮＭＯＳ１４３のソース電極２３１とドレイン電極２３３との間に、ゲート酸化膜を介してゲート電極２３５が形成されている。
【００９８】
また、Ｐウェル層４０６内には、ＮＭＯＳ１２１のソース電極２４１及びドレイン電極２４３がそれぞれ形成されている。Ｐウェル層４０６上において、ＮＭＯＳ１２１のソース電極２４１とドレイン電極２４３との間に、ゲート酸化膜を介してゲート電極２４５が形成されている。
【００９９】
Ｎウェル層４０２及びＰＭＯＳ１１１のソース電極２１１はＶＤＤ線１０１を介してパッド１６１に接続されている。Ｎウェル層４０３はＶＤＤＳ線１０６を介してパッド１６３に接続されている。ＰＭＯＳ１１１のドレイン電極２１３は、ＶＤＤＶ線１０３を介してＰＭＯＳ１３３のソース電極２２１に接続されている。ＰＭＯＳ１３３のドレイン電極２２３は配線２０７を介してＮＭＯＳ１４３のドレイン電極２３３に接続されている。
【０１００】
Ｐウェル層４０５は、ＶＳＳＳ線１０７を介してパッド１６４に接続されている。ＮＭＯＳ１４３のソース電極２３１はＶＳＳＶ線１０４を介してＮＭＯＳ１２１のドレイン電極２４３に接続されている。Ｐウェル層４０６及びＮＭＯＳ１２１のソース電極２４１はＶＳＳ線１０２を介してパッド１６２に接続されている。
【０１０１】
図５（ｂ）において、Ｐウェル層４０４を設けているのは、Ｎウェル層４０２とＮウェル層４０３とが、Ｎ型シリコン基板４０１を介して電気的に抵抗性接続がなされてしまうことを防止するためである。このため、Ｐウェル層４０４はＮウェル層４０３を取り囲むように形成されている。このＰウェル層４０４には電源電圧ＶＳＳ等の低電位側電源電圧を与えることにより、Ｎウェル層４０２とＮウェル層４０３とは電気的に分離することができる。
【０１０２】
Ｎウェル層４０２、４０３及びＰウェル層４０５、４０６がそれぞれ各ウェル層内に構成されるＰＭＯＳやＮＭＯＳにおけるサブストレート端子に相当する。よって、第２の実施の形態におけるＩＣのスイッチであるＰＭＯＳ１１１とＮＭＯＳ１２１の各サブストレート端子には論理ゲート回路１０５の各ＭＯＳＦＥＴのサブストレート端子とは異なる電圧が供給される構成とすることができる。よって、第２の実施の形態のＩＣは、Ｎ型シリコン基板を用いても、図５（ｂ）に示すようなウェル構造とすることで実現可能である。
【０１０３】
次に、第３の実施の形態についてを図面を用いて説明する。図６は第３の実施の形態における半導体集積回路の要部を示す回路図である。なお、図６において、図１と同様な構成要素については、同様の符号を付けている。また、図６の構成の説明においては、図１と異なる部分についてのみ説明する。
【０１０４】
図６においては、図１のＩＣに対して、ＶＤＤＳ線１０６とＶＤＤ線１０１とを後工程にて接続できるように、ＶＤＤ線１０１にＶＤＤＳ線１０６との接続用のパッド１６５を設けている。また、ＶＳＳＳ線１０７とＶＳＳ線１０２とを後工程にて接続できるように、ＶＳＳ線１０２にＶＳＳＳ線１０７との接続用のパッド１６６を設けている。なお、ここで言う「後工程」とは、シリコン基板上に素子を形成する製造プロセス工程（一般にウェハプロセス工程と言われる）の完了後における、プロービングによるテスト等を実施して得られた良品と判断されたチップをスクライブ、ワイヤボンド、及びパッケージングする組立工程（一般にアセンブリ工程と言われる）のことを指すものである。図６は、パッド１６３がパッド１６５にワイヤ１６７にてワイヤボンド接続され、パッド１６４がパッド１６６にワイヤ１６８にてワイヤボンド接続された状態を示している。
【０１０５】
ワイヤ１６７及びワイヤ１６８により、それぞれパッド１６３とパッド１６５、及びパッド１６４とパッド１６６を接続する前においては、第１の実施の形態と同様の状態となる。このため、第１の実施の形態と同様な作用、効果が望めるものである。つまり、第１の実施の形態と同様に、ＩＤＤＱ試験等を実施することができる。
【０１０６】
ＩＤＤＱ試験等の製品の量産出荷テスト時の後に、後工程にてそれぞれパッド１６３とパッド１６５、及びパッド１６４とパッド１６６を、それぞれワイヤ１６７及び１６８によりワイヤボンド接続する。このため、ＩＣとしての外部端子としては、パッド１６３とパッド１６５を電源電圧ＶＤＤを外部から受ける１つの外部端子でよく、パッド１６４とパッド１６６を接地電圧ＶＳＳを外部から受ける１つの外部端子でよい。よって、パッド１６３、１６４の追加に応じて、ＩＣとしての外部端子が追加されることがないため、ＩＣとしての外部端子数は、本発明を適用しないものと同様とすることができる。
【０１０７】
よって、第３の実施の形態によれば、第１の実施の形態と同様な効果が得られるとともに、ＩＣの端子数の増加を防止することができるため、ＩＣ製品としての使い易さを損なうことや、パッケージ材料費用のコストアップを発生することがない。また、第３の実施の形態の特徴を第２の実施の形態のＩＣに適用することも可能である。
【０１０８】
次に、第４の実施の形態についてを図面を用いて説明する。図７は第４の実施の形態における半導体集積回路の要部を示す回路図である。なお、図７において、図１と同様な構成要素については、同様の符号を付けている。また、図７の構成の説明においては、図１と異なる部分についてのみ説明する。
【０１０９】
図７においては、図１の回路に対して、パッド１６３、１６４の代わりに、論理ゲート回路１０５を構成する各ＭＯＳＦＥＴのサブストレート電圧を発生する電圧発生回路２０１が設けられている。電圧発生回路２０１を設けたことに伴って、パッド２０５、ＮＭＯＳ２０３、ＰＭＯＳ２０７も設けられている。図７におけるその他の構成要素は図１と同様である。
【０１１０】
電圧発生回路２０１には、パッド２０５に入力される信号、例えば、ＩＤＤＱ試験等のテストを指示するテスト信号が配線２１３を介して入力される。また、電圧発生回路２０１には、ＮＭＯＳ２０３が導通状態の時に、ＮＭＯＳ２０３を介してクロック信号ＣＫが入力される。ＮＭＯＳ２０３のゲート電極はパッド２０５に接続されている。ＰＭＯＳ２０７は、導通状態の時に、クロック信号ＣＫをＩＣ内部、例えば、論理ゲート回路１０５に伝達するものである。ＰＭＯＳ２０７のゲート電極はパッド２０５に接続されている。
【０１１１】
つまり、パッド２０５から、高電位側電源電圧ＶＤＤレベルの電圧を有するテスト信号が入力された時には、ＰＭＯＳ２０７は非導通状態となり、ＮＭＯＳ２０３は導通状態となる。このため、論理ゲート回路１０５にはクロック信号ＣＫが転送されないため、論理ゲート回路１０５の出力電圧のレベルを固定しておくことができる。また、電圧発生回路２０１にはクロック信号ＣＫが供給され、論理ゲート回路１０５を構成する各ＭＯＳＦＥＴのしきい値電圧を高くするサブストレート電圧を発生し、これを、ＶＤＤＳ線１０６、ＶＳＳＳ線１０７に伝達する。従って、第１の実施の形態と同様に、ＩＤＤＱ試験を実施することができる。
【０１１２】
また、パッド２０５から、低電位側電源電圧ＶＳＳレベルの電圧を有するテスト信号が入力された時には、ＰＭＯＳ２０７は導通状態となり、ＮＭＯＳ２０３は非導通状態となる。このため、論理ゲート回路１０５にはクロック信号ＣＫが転送される。また、電圧発生回路２０１にはクロック信号ＣＫが供給されないため、論理ゲート回路１０５を構成する各ＭＯＳＦＥＴのしきい値電圧を低い状態に保つサブストレート電圧を発生し、これを、ＶＤＤＳ線１０６、ＶＳＳＳ線１０７に伝達する。従って、第１の実施の形態と同様に、論理ゲート回路１０５は論理動作可能となり、ＩＣ全体として通常の動作が実行できる。
【０１１３】
ここで、電圧発生回路２０１の構成についてを図面を用いて説明する。図８は、電圧発生回路２０１の回路図である。
【０１１４】
図８に示すように、電圧発生回路２０１は２入力１出力のＮＡＮＤゲート２２１、インバータ２２１、コンデンサ２２３及び２２４、ＮＭＯＳ２２５〜２２８から構成されている。ＮＡＮＤゲート２２１の２つの入力端子には配線２１１を介してクロック信号ＣＫと、配線２１３を介してパッド２０５から入力される信号（例えばテスト信号）が入力される。ＮＡＮＤゲート２２１の出力端子はインバータ２２２の入力端子に接続されている。インバータ２２２の出力端子はコンデンサ２２３及び２２４それぞれの一方の電極に接続されている。なお、電圧発生回路２０１を構成する各ＮＭＯＳ２２５〜２２８は、ＮＭＯＳ１２１と同様に高いしきい値電圧を有するものとし、各ＮＭＯＳ２２５〜２２８のサブストレート端子はＶＳＳ線１０２に接続されているものとする。
【０１１５】
コンデンサ２２３の他方の電極はＮＭＯＳ２２５及び２２７それぞれの一方の電極に接続されている。ＮＭＯＳ２２５のゲート電極及び他方の電極には高電位側電源電圧ＶＤＤが供給されている。ＮＭＯＳ２２７のゲート電極はコンデンサ２２３の他方の電極と接続されている。ＮＭＯＳ２２７の他方の電極はＶＤＤＳ線１０６に接続されている。
【０１１６】
コンデンサ２２４の他方の電極はＮＭＯＳ２２６及び２２８それぞれの一方の電極に接続されている。ＮＭＯＳ２２６のゲート電極はコンデンサ２２３の他方の電極と接続されている。ＮＭＯＳ２２６の他方の電極には低電位側電源電圧ＶＳＳが供給されている。ＮＭＯＳ２２８のゲート電極及び他方の電極はＶＳＳＳ線１０７に接続されている。
【０１１７】
このように接続された電圧発生回路２０１はパッド２０５から、電圧レベルが低電位側電源電圧ＶＳＳレベルのテスト信号が入力された時は、ＮＡＮＤゲート２２１の出力信号の電圧レベルが高電位側電源電圧ＶＤＤレベルに固定される。このため、ＶＤＤＳ線１０６には、導通状態のＮＭＯＳ２２５、２２７を介して高電位側電源電圧ＶＤＤが供給されることとなり、ＶＳＳＳ線１０７には、導通状態のＮＭＯＳ２２６、２２８を介して低電位側電源電圧ＶＳＳが供給されることとなる。このため、上述したように、論理ゲート回路１０５の各ＭＯＳＦＥＴのしきい値電圧は低い状態に維持され、論理ゲート回路１０５は論理動作可能となり、ＩＣ全体として通常の動作が実行できる。
【０１１８】
また、パッド２０５から、電圧レベルが高電位側電源電圧ＶＤＤレベルのテスト信号が入力された時は、ＮＡＮＤゲート２２１の出力信号の電圧レベルが配線２１１から伝達されるクロック信号ＣＫの電圧レベルに応じたものとなる。このＮＡＮＤゲート２２１の出力信号がインバータ２２２にて波形整形されて、コンデンサ２２３、２２４の一方の電極に伝達される。コンデンサ２２３、２２４はインバータ２２２の出力信号に応じて、充放電を繰り返し行う。このコンデンサの動作に基づいて、ＶＤＤＳ線１０６には、導通状態のＮＭＯＳ２２５、２２７を介して供給される高電位側電源電圧ＶＤＤより高い電圧、例えば、ＶＤＤ＋１．０Ｖが供給されることとなり、ＶＳＳＳ線１０７には、導通状態のＮＭＯＳ２２６、２２８を介して供給される低電位側電源電圧ＶＳＳより低い電圧、例えば、ＶＳＳー２．０Ｖが供給されることとなる。このため、上述したように、論理ゲート回路１０５の各ＭＯＳＦＥＴのしきい値電圧を高くすることができ、ＩＤＤＱ試験が実行できる。
【０１１９】
このように、第４の実施の形態によれば、第１の実施の形態の効果が得られる上、高電位側電源電圧ＶＤＤレベルあるいは低電位側電源電圧ＶＳＳレベルの電圧レベルを有する信号をパッド２０５から入力することで、論理ゲート回路１０５を構成する各ＭＯＳＦＥＴのサブストレート電圧を変更することができる。この結果、ＩＣの外部にて論理ゲート回路１０５を構成する各ＭＯＳＦＥＴのしきい値電圧を高くするようなサブストレート電圧を入力する必要あるいは、ＩＣの外部にてそのようなサブストレート電圧を発生する回路を設ける必要がない。
【０１２０】
また、図７のＩＣを樹脂封止する場合に、パッド２０５に対応して、パッド２０５に接続され、パッド２０５に外部からのテスト信号を入力可能とするための外部リードを設けておけば、パッケージングされた後にも、必要に応じて、ＩＤＤＱ試験を行うことができるので、使い勝手がより高くなる。なお、上述したようなテスト信号を発生可能な回路を有するＩＣであれば、そのテスト信号発生回路から出力されるテスト信号をパッド２０５に入力されるようにしておけば、外部端子数の増加もなくなることが期待できる。
【０１２１】
なお、ＶＳＳ線１０２に、図６に示すパッド１６６のようなものを設けておけば、図７のＩＣを樹脂封止する場合に、パッド１６６とパッド２０５をワイヤボンディング接続すれば、外部端子数を増やすことなく、通常のＩＣとしてのみ動作可能とすることもできる。また、ＮＭＯＳ２０３は設けなくともよいが、本実施の形態においては、クロック信号ＣＫを電圧発生回路２０１のＮＡＮＤゲート２２１に供給しないことにより、より確実な動作を電圧発生回路２０１が行えるようにするため、ＮＭＯＳ２０３を設けているものである。なお、第４の実施の形態の特徴を第２の実施の形態のＩＣに適用することも可能である。
【０１２２】
以上、第１、第２、第３及び第４の実施の形態においては、ＶＤＤ線１０１とＶＤＤＶ線１０３との間に高いしきい値電圧を有するＰＭＯＳ１１１を持ち、ＶＳＳ線１０２とＶＳＳＶ線１０４との間に高いしきい値電圧を有するＮＭＯＳ１２１を持ち、論理ゲート回路１０５が低いしきい値電圧を有するＭＯＳＦＥＴで構成されたＭＴＣＭＯＳ技術を使用したＩＣについて、本発明を適用した場合についてを述べてきた。しかしながら、ＭＴＣＭＯＳ技術では、ＰＭＯＳ１１１あるいはＮＭＯＳ１２１を省略した構成であっても問題はない。
【０１２３】
例えば、図９、図１０にそれぞれ第２の実施の形態のＩＣの変形例を示す。図９のＩＣは、第２の実施の形態である図３のＩＣに対して、ＮＭＯＳ１２１及びＶＳＳＶ線１０４を削除している。また、論理ゲート回路１０５には、ＶＳＳＶ線１０４の代わりにＶＳＳ線１０２が直接接続されている。ＭＴＣＭＯＳ技術では、ＶＤＤ線１０１とＶＳＳ線１０２との間に、ＰＭＯＳ１１１あるいはＮＭＯＳ１２１に相当する、少なくとも１つ以上の高いしきい値電圧を有するＭＯＳＦＥＴの電源スイッチを設けておけば、待機モード時におけるサブスレッショルドリーク電流を小さくすることができるため、図９の構成であってもよいことが理解できる。このため、図９のような構成あっても、第２の実施の形態と同様な効果が期待できる。
【０１２４】
同様に、図１０のＩＣは、第２の実施の形態である図３のＩＣに対して、ＰＭＯＳ１１１及びＶＤＤＶ線１０３を削除している。また、論理ゲート回路１０５には、ＶＤＤＶ線１０３の代わりにＶＤＤ線１０１が直接接続されている。図１０の構成においても、第２の実施の形態と同様な効果が期待できる。
【０１２５】
なお、図９あるいは図１０にて説明したような、ＰＭＯＳ１１１あるいはＮＭＯＳ１２１を省略した構成は、第２の実施の形態に限らず、第１、第３あるいは第４の実施の形態のいずれとも組み合わせた適用が可能である。
【０１２６】
以上、各実施の形態についてを詳細に説明したが、本発明は上記の構成に限定されるものではない。
【０１２７】
例えば、論理ゲート回路１０５の回路構成については、上記各実施の形態で説明したものに限られるものではない。つまり、論理ゲート回路１０５には、低いしきい値電圧のＭＯＳＦＥＴだけでなく、高いしきい値電圧のＭＯＳＦＥＴが含まれるものであってもよい。これは、特に、遅延時間を短くして高速化を必要とすることが要求されない回路においては、論理ゲート回路１０５内において高いしきい値電圧のＭＯＳＦＥＴを含めて構成される場合もあるからである。このような論理ゲート回路１０５を有するＩＣにおいても、低いしきい値電圧を有するＭＯＳＦＥＴのしきい値電圧を高くすることが可能なように、本発明の構成を適用すれば、本発明における効果を得ることができる。
【０１２８】
このように、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【０１２９】
【発明の効果】
以上、詳細に説明したように、本発明によれば、不良検出率を向上することが可能な半導体集積回路を提供することができる。
【０１３０】
また、本発明によれば、半導体集積回路のチップサイズの増加を極力低減して、不良検出率を向上することを実現可能な半導体集積回路を提供することができる。
【０１３１】
また、本発明によれば、テスト時間やテストコストを増加することなく、不良検出率を向上できる半導体集積回路の試験方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における半導体集積回路の要部を示す回路図である。
【図２】ＭＯＳＦＥＴのしきい値電圧Ｖｔにおけるサブストレートーソース間電圧Ｖｂｓ依存の一般的特性を示す図である。
【図３】本発明の第２の実施の形態における半導体集積回路の要部を示す回路図である。
【図４】第１の実施の形態における半導体集積回路の構造を示す要部断面図である。
【図５】第２の実施の形態における半導体集積回路の構造を示す要部断面図である。
【図６】本発明の第３の実施の形態における半導体集積回路の要部を示す回路図である。
【図７】本発明の第４の実施の形態における半導体集積回路の要部を示す回路図である。
【図８】図７における電圧発生回路の回路図である。
【図９】第２の実施の形態における半導体集積回路の変形例である。
【図１０】第２の実施の形態における半導体集積回路の変形例である。
【符号の説明】
１０１ 高電位側電源電圧線
１０２ 低電位側電源電圧線
１０３ 高電位側疑似電源電圧線
１０４ 低電位側疑似電源電圧線
１０５ 論理ゲート回路
１０６ 高電位側サブストレート電源線
１０７ 低電位側サブストレート電源線
１１１ 高電位側電源スイッチ
１２１ 低電位側電源スイッチ
１５１、１５２ 容量
１６１、１６２、１６３、１６４、１６５、１６６、２０５ パッド
１３１、１３２、１３３ Ｐチャネル型ＭＯＳＦＥＴ
１４１，１４２，１４３ Ｎチャネル型ＭＯＳＦＥＴ
２０１ 電圧発生回路
２０３ Ｎチャネル型ＭＯＳＦＥＴ
２０７ Ｐチャネル型ＭＯＳＦＥＴ
【発明の属する技術分野】
本発明は複数のＮチャネル型ＭＯＳＦＥＴと複数のＰチャネル型ＭＯＳＦＥＴとを集積して構成される半導体集積回路に関し、特に、複数の各チャネル型ＭＯＳＦＥＴそれぞれにおいて、少なくともしきい値電圧が異なるＭＯＳＦＥＴが含まれる半導体集積回路及びその試験方法に関する。
【０００２】
【従来の技術】
近年、ＰＨＳ（パーソナル・ハンディホン・システム）やＰＤＡ（携帯情報端末）等に代表される携帯情報機器が普及している。この携帯情報機器の構成部品の１つとして半導体集積回路（以下、ＩＣと称する）がある。このようなＩＣにおいては、処理速度性能を低下することなく、消費電力を低減することが強く要求されている。
【０００３】
ＣＭＯＳ技術を使用したＩＣは、バイポーラ技術やＥＤＭＯＳ技術を使用したＩＣに比べて、低消費電力であることが知られている。しかしながら、近年においては、ＩＣにおける動作周波数の高周波数化に伴って、ＣＭＯＳ技術を使用したＩＣにおいてもその消費電力の大きさが問題となってきている。
【０００４】
ＣＭＯＳ技術を用いたＩＣにおけるＣＭＯＳ論理ゲート回路の消費電力は、一般に次式で近似されている。
Ｐ∝Ｋ・Ｃ・Ｖｄｄ２・ｆ＋Ｉｌｅａｋ・Ｖｄｄ ・・・・（１）ここで、（１）式において、Ｋはスイッチング確率、ＣはＣＭＯＳ論理ゲート回路の出力負荷容量、Ｖｄｄは電源電圧、ｆは動作周波数、Ｉｌｅａｋはサブスレッショルドリーク電流である。サブスレッショルドリーク電流については後述する。なお、（１）式中の”・”は乗算子であり、後述の式においても同様である。
【０００５】
ＩＣが動作モード時（例えば、所定の周波数のクロック信号がＣＭＯＳ論理ゲート回路に供給されて、ＣＭＯＳ論理ゲート回路が動作状態の時）は、（１）式の第１項が支配的となり、消費電力は電源電圧Ｖｄｄの２乗に比例する。また、ＩＣが待機モード時（クロック信号のＣＭＯＳ論理ゲート回路への供給が禁止されて、ＣＭＯＳ論理ゲート回路の動作が停止した状態の時）は、動作周波数ｆがゼロとなるため、（１）式の第２項が支配的となる。（１）式から分かるように、電源電圧Ｖｄｄを低下することにより、特に、動作モード時の消費電力を大幅に低減できる。このため、携帯情報機器に使用されるＩＣに対しては、低電源電圧にて動作することの要求が高まっている。
【０００６】
上述のように、電源電圧Ｖｄｄを低下させることで、ＩＣにおける消費電力が低減できる。しかしながら、電源電圧Ｖｄｄを低下させると、ＩＣを構成するＣＭＯＳ論理ゲート回路のゲート遅延時間ｔｐｄは増大することとなる。ＣＭＯＳ論理ゲート回路のゲート遅延時間ｔｐｄは、一般に次式で近似される。
ｔｐｄ＝Ｃ・Ｖｄｄ／（ＶｄｄーＶｔ）α ・・・・（２）ここで、（２）式において、ＣはＣＭＯＳ論理ゲート回路の出力負荷容量、Ｖｄｄは電源電圧、ＶｔはスイッチングするＭＯＳＦＥＴのしきい値電圧、αはデバイス世代に応じて決まる係数で１≦α≦２である。
【０００７】
（２）式から明らかなように、電源電圧Ｖｄｄを低下すると、ゲート遅延時間ｔｐｄが徐々に増加することが分かる。特に、電源電圧ＶｄｄがＭＯＳＦＥＴのしきい値電圧Ｖｔ近くまで低下したとすると、（２）式の右辺の分母が小さい数値となるため、ゲート遅延時間ｔｐｄが著しく増加することが分かる。このことから、ゲート遅延時間ｔｐｄを増加することなく電源電圧をＶｄｄを低くするためには、電源電圧Ｖｄｄの低下に合わせてＭＯＳＦＥＴのしきい値電圧Ｖｔを低下する必要がある。
【０００８】
一方、ＣＭＯＳ論理ゲート回路の待機モード時の消費電力（以下、スタンバイ消費電力と称する）は、（１）式の第２項に示されるように、ＭＯＳＦＥＴのゲートーソース間電圧が０Ｖの状態でのリーク電流（一般に、サブスレッショルドリーク電流と称される）Ｉｌｅａｋによってほぼ決定される。サブスレッショルドリーク電流Ｉｌｅａｋは一般に次式で近似される。
Ｉｌｅａｋ∝ｅｘｐ（ーＶｔ（Ｓ／Ｉｎ１０）） ・・・・（３）
ここで、（３）式において、ＶｔはＭＯＳＦＥＴのしきい値電圧、Ｓはサブスレッショルド係数と呼ばれるＭＯＳＦＥＴの特性を示す数値の一つであり、具体的には、ＭＯＳＦＥＴのゲートーソース間電圧がしきい値電圧Ｖｔ以下の領域での電流ー電圧特性を表す値である。一般に、サブミクロンオーダーのＭＯＳＦＥＴにおいては、８０〜９０ｍＶ／ｄｅｃａｄｅ程度の数値となる。
【０００９】
（３）式から明らかなように、しきい値電圧Ｖｔを低く設定すると、サブスレッショルドリーク電流Ｉｌｅａｋが指数的に増加することを示している。例えば、ＣＭＯＳ論理ゲート回路を有するＩＣを構成するＭＯＳＦＥＴのしきい値電圧を０．３Ｖ下げた場合、そのＩＣの待機モード時のサブスレッショルドリーク電流Ｉｌｅａｋは３桁から４桁も増加してしまうこととなる。
【００１０】
以上のように、しきい値電圧Ｖｔを変化させた場合のサブスレッショルドリーク電流Ｉｌｅａｋとゲート遅延時間ｔｐｄとはトレードオフの関係にある。一般的には、ＣＭＯＳ論理ゲート回路を有するＩＣにおいては、製品仕様などで許容されるスタンバイ消費電力を満足しつつ、必要なゲート遅延時間ｔｐｄが得られるように、しきい値Ｖｔが設定されている。しかしながら、近年の電源電圧Ｖｄｄの低電圧化要求に対しては、満足できるサブスレッショルドリーク電流Ｉｌｅａｋとゲート遅延時間ｔｐｄとを両立させることが極めて困難になってきている。
【００１１】
ＣＭＯＳ技術において、動作速度特性（例えば、ゲート遅延時間ｔｐｄ）を低下させることなくスタンバイ消費電力を低減できる技術として、次の文献に開示されるものがある。
文献名：”1-V Power Supply High-Speed Digital Circuit Technology with Multithreshold-Voltage CMOS.”IEEE Journal of Solid-State Circuits 30[8], pp。847-854, 1995
【００１２】
上記文献に開示の技術はMulti-Threshold Voltage ＣＭＯＳ（以下、ＭＴＣＭＯＳと称する）技術と呼ばれている。上記文献に開示のＭＴＣＭＯＳ技術について、以下に簡単に説明する。
【００１３】
ＭＴＣＭＯＳ技術を使用したＩＣにおいては、論理ゲート回路には高電位側疑似電源電圧線と低電位側疑似電源電圧線とから電源電圧が供給されるものである。論理ゲート回路は、低いしきい値電圧を有するＰチャネル型ＭＯＳＦＥＴ及びＮチャネル型ＭＯＳＦＥＴにて構成されている。高電位側疑似電源電圧線は、論理ゲート回路を構成するＰチャネル型ＭＯＳＦＥＴのしきい値電圧より高いしきい値電圧を有するＰチャネル型ＭＯＳＦＥＴからなるスイッチを介して高電位側電源電圧が供給される。低電位側疑似電源電圧線は、論理ゲート回路を構成するＮチャネル型ＭＯＳＦＥＴのしきい値電圧より高いしきい値電圧を有するＮチャネル型ＭＯＳＦＥＴからなるスイッチを介して低電位側電源電圧が供給される。
【００１４】
このＩＣを構成するＮチャネル型ＭＯＳＦＥＴ及びＮチャネル型ＭＯＳＦＥＴからなるスイッチを、ドレイン、ソース、ゲート、サブストレートの端子を有する４端子素子として見た時、これらＮチャネル型ＭＯＳＦＥＴのサブストレート端子はＰウェル層、もしくはＰ型半導体基板（Ｐ型半導体基板を使用した場合）を介して低電位側電源電圧が供給される。また、このＩＣを構成するＰチャネル型ＭＯＳＦＥＴ及びＰチャネル型ＭＯＳＦＥＴからなるスイッチを、ドレイン、ソース、ゲート、サブストレートの端子を有する４端子素子として見た時、これらＰチャネル型ＭＯＳＦＥＴのサブストレート端子はＮウェル層、もしくはＮ型半導体基板（Ｎ型半導体基板を使用した場合）を介して高電位側電源電圧が供給される。
【００１５】
このように構成されたＭＴＣＭＯＳ技術を使用したＩＣは、動作モード時には、上述したスイッチとしてのＮチャネル型ＭＯＳＦＥＴ及びＰチャネル型ＭＯＳＦＥＴとを導通状態とする。このため、高電位側疑似電源電圧線は、スイッチとしてのＰチャネル型ＭＯＳＦＥＴを介して供給される高電位側電源電圧により、高電位側電源電圧とほぼ同等の電位となる。同様に、低電位側疑似電源電圧線は、スイッチとしてのＮチャネル型ＭＯＳＦＥＴを介して供給される低電位側電源電圧により、低電位側電源電圧とほぼ同等の電位となる。このため、論理ゲート回路にはそれぞれ高電位側電源電圧及び低電位側電源電圧が供給されるため、論理ゲート回路は所望の論理動作が可能となる。
【００１６】
ここで、論理ゲート回路を構成するＮチャネル型ＭＯＳＦＥＴ及びＰチャネル型ＭＯＳＦＥＴのしきい値電圧は低くしているため、高いしきい値電圧のＮチャネル型ＭＯＳＦＥＴ及びＰチャネル型ＭＯＳＦＥＴを使用した場合に比べて、ゲート遅延時間ｔｐｄを増加することなく、電源電圧Ｖｄｄを低くして動作することが可能となる。すなわち、論理ゲート回路に高いしきい値電圧のＮチャネル型ＭＯＳＦＥＴ及びＰチャネル型ＭＯＳＦＥＴを使用した場合と同等の速度性能を維持したまま、動作モード時の消費電力の低減が可能となる。
【００１７】
また、待機モード時には、上述したスイッチとしてのＮチャネル型ＭＯＳＦＥＴ及びＰチャネル型ＭＯＳＦＥＴとを非導通状態とする。このため、高電位側疑似電源電圧から低電位側電源電圧に流れるサブスレッショルドリーク電流Ｉｌｅａｋは、上述したスイッチを構成するＮチャネル型ＭＯＳＦＥＴ及びＰチャネル型ＭＯＳＦＥＴの非導通状態でのサブスレッショルド電流特性で決まることとなる。上述したように、スイッチを構成するＮチャネル型ＭＯＳＦＥＴ及びＰチャネル型ＭＯＳＦＥＴはしきい値電圧を高くしているので、サブスレッショルドリーク電流Ｉｌｅａｋを小さい値とすることができる。つまり、論理ゲート回路を低いしきい値電圧のＭＯＳＦＥＴで構成しているにも係らず、サブスレッショルドリーク電流Ｉｌｅａｋは論理ゲート回路を高いしきい値電圧のＭＯＳＦＥＴで構成した場合と同等にすることができる。
【００１８】
以上のように、ＭＴＣＭＯＳ技術を使用したＩＣにおいては、電源電圧Ｖｄｄを低下させて動作モード時の消費電力を低減し、論理ゲート回路のゲート遅延時間ｔｐｄを増加することなく遅延性能を保つこと、及び待機モード時のサブスレッショルドリーク電流によるスタンバイ消費電力を低減することが可能となる。
【００１９】
【発明が解決しようとする課題】
上述のように、ＭＴＣＭＯＳ技術を使用したＩＣは、優れた特性が得られるものの、そのテスト時においては懸念される問題がある。これは、特に、大規模論理ＩＣの不良検出率を向上するために、近年における製品の量産出荷テスト時に導入されているＩＤＤＱテストが適用できないことである。
【００２０】
ＩＤＤＱテストとは、高いしきい値電圧のＭＯＳＦＥＴを使用して構成された論理ゲート回路において、良品においては、論理ゲート回路を構成するＭＯＳＦＥＴがスイッチング動作をしていない状態では、電源電流（高電位側電源電圧から低電位側電源電圧へ流れる電流）ＩＤＤは、各ＭＯＳＦＥＴのサブスレッショルドリーク電流で決まる非常に小さいリーク電流（例えば、ＩＣ全体で数ｎＡ〜数十μＡ）しか流れない、という特徴を利用したものである。
【００２１】
すなわち、ＩＣ内部の各論理ゲート回路の出力電圧を高電圧レベルあるいは低電圧レベルに設定した何パターンかでの安定状態で電源電流ＩＤＤの電流値を測定する。測定した電源電流ＩＤＤの電流値が、予め予測されるリーク電流の電流値よりも十分に大きな値であった場合は、そのＩＣ内部で何らかの異常（配線間のショートや配線の断線等）が発生していると判断できる。つまり、待機モード時の電源電流ＩＤＤを測定することで、そのＩＣ内部の物理的な不良を検出できるものである。
【００２２】
一般的な０．２５μｍクラスで１０万ゲートを集積したＣＭＯＳ技術によるＩＣにおいてＮチャネル型ＭＯＳＦＥＴ及びＰチャネル型ＭＯＳＦＥＴのしきい値をそれぞれ０．５Ｖ及びー０．５Ｖに設定した場合のサブスレッショルド電流による電源電流ＩＤＤは１００ｎＡ〜１０μＡ程度である。一方、ＩＣ内部に異常、例えば、配線間のショートがあった場合に流れるショート電流は１００μＡ〜１０ｍＡ程度と桁違いに大きくなる。このショート電流は電源電流ＩＤＤに重畳されるため、電源電流ＩＤＤの電流値を測定することにより、ＩＣ内部で異常が発生しているか否かを容易に検出できる。
【００２３】
ＩＣ内部の不良検出において、従来のような論理テストパターン列の入力に対するＩＣの論理出力値を論理期待値と照合する論理機能試験やファンクション試験に比べて、ＩＤＤＱ試験は不良検出率が高く、テスト時間の短縮やテストコストの低減が可能である。特に、ＩＣ製造プロセスの微細化に伴うＩＣにおける論理ゲート回路の集積規模の著しい増大を考慮すると、ＩＤＤＱ試験を用いる効果は絶大である。
【００２４】
ここで、上述したＩＤＤＱ試験をＭＴＣＭＯＳ技術を使用したＩＣに適用することができない理由を説明する。
【００２５】
動作モード時には、スイッチとしてのＰチャネル型ＭＯＳＦＥＴ及びＮチャネル型ＭＯＳＦＥＴとを導通状態として、高電位側疑似電源電圧線及び低電位側疑似電源電圧線にそれぞれ高電位側電源電圧及び低電位側電源電圧を供給する。このため、ＩＣ内部の論理ゲート回路は論理動作可能な状態となるので、各論理ゲート回路の出力電圧を高電圧レベルあるいは低電圧レベルに設定することは可能となる。しかしながら、ＭＴＣＭＯＳ技術を使用したＩＣの論理ゲート回路は、低いしきい値電圧を有するＭＯＳＦＥＴを用いて構成しているため、各ＭＯＳＦＥＴにおけるサブスレッショルドリーク電流が大きくなってしまう。このため、論理動作をしていない状態においても、ＩＣ全体での電源電流ＩＤＤはかなり大きくなってしまうこととなる。
【００２６】
例えば、一般的な０．２５μｍクラスで１０万ゲートを集積したＣＭＯＳ技術によるＩＣにおいてＮチャネル型ＭＯＳＦＥＴ及びＰチャネル型ＭＯＳＦＥＴのしきい値をそれぞれ０．２Ｖ及びー０．２Ｖに設定した場合のサブスレッショルド電流による電源電流ＩＤＤは１００μＡ〜１０ｍＡ程度となる。このため、仮に一部の論理ゲート回路に配線間のショート等の不良があり、これによるショートリーク電流が１００μＡ〜１０ｍＡ程度であって、このショート電流が電源電流ＩＤＤに重畳されていたとしても、サブスレッショルドリーク電流による電源電流にショート電流が隠れてしまう。このため、電源電流ＩＤＤを測定することで不良検出することが、極めて困難あるいは不可能となってしまう。
【００２７】
また、待機モード時においては、スイッチとしてのＰチャネル型ＭＯＳＦＥＴ及びＮチャネル型ＭＯＳＦＥＴとを非導通状態としてしまう。このため、ＩＣ内部の論理ゲート回路には高電位側電源電圧及び低電位側電源電圧が供給されないため、論理ゲート回路に不良があったとしても、電源電流ＩＤＤからは検出することができない。
【００２８】
以上のように、ＭＴＣＭＯＳ技術を使用したＩＣに対しては、動作モード時は、サブスレッショルドリーク電流に基づく電源電流ＩＤＤが、一般的な高いしきい値電圧を有するＭＯＳＦＥＴを使用して構成された論理ゲート回路を有するＩＣと比較すると大きくなり、論理ゲート回路の不良を検出することが困難、あるいは不可能となってしまう。また、待機モード時は、電源電流ＩＤＤから論理ゲート回路の不良を検出できない。
【００２９】
このように、ＭＴＣＭＯＳ技術を使用したＩＣ、特に論理ゲート回路の集積規模の大きいＩＣに対しては、ＩＤＤＱ試験が適用できない。この結果、製品の量産出荷テスト時の不良検出率が低くなったり、不良検出率を上げるために、膨大な量のファンクション試験を追加する必要が生じ、テスト時間の増加やテストコストの増加が生ずることとなる。
【００３０】
本発明は、上記課題に鑑みて、不良検出率を向上することが可能な半導体集積回路を提供することを目的とする。
【００３１】
また、本発明は、半導体集積回路のチップサイズの増加を極力低減して、上記目的を実現可能な半導体集積回路を提供することを目的とする。
【００３２】
また、本発明は、テスト時間やテストコストを増加することなく、不良検出率を向上できる半導体集積回路の試験方法を提供することを目的とする。
【００３３】
【課題を解決するための手段】
上記目的を実現するため、本発明の半導体集積回路は、第１の電源電圧が供給される第１の電源線と、ゲート電極、第１及び第２の電極を有し、該第１の電極が、前記第１の電源線に接続された、第１のしきい値を有する第１導電型の第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタの前記第２の電極に接続された第１の疑似電源線と、前記第１のしきい値より低い第２のしきい値を有する少なくとも１つの第１導電型の第２のＭＯＳトランジスタを含んで構成され、前記第１の疑似電源線から一方の電源電圧が供給されるもので、クロック信号が入力される内部論理回路と、テスト信号を受信可能な第１の端子と、前記第１の端子に受信されたテスト信号の論理レベルがテストを指示する所定の論理レベルの際に、前記第２のＭＯＳトランジスタのサブストレート端子に、該第２のＭＯＳトランジスタのしきい値を高くする電圧を供給する電圧供給回路と、を有し、前記テスト信号の論理レベルがテストを指示する所定の論理レベルの際に、前記内部論理回路への前記クロック信号の入力が禁止されるものである。
【００３４】
また、本発明の半導体集積回路は、第１の電源電圧が供給される第１の電源線と、前記第１の電源電圧とは異なる第２の電源電圧が供給される第２の電源線と、ゲート電極、第１及び第２の電極を有し、該第１の電極が、前記第１の電源線に接続された、第１のしきい値を有する第１導電型の第１のＭＯＳトランジスタと、ゲート電極、第１及び第２の電極を有し、該第１の電極が前記第２の電源線に接続された、第３のしきい値電圧を有する第２導電型の第３のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタの前記第２の電極に接続された第１の疑似電源線と、前記第３のＭＯＳトランジスタの前記第２の電極に接続され、前記内部論理回路へ他方の電源電圧を供給する第２の疑似電源線と、前記第１のしきい値より低い第２のしきい値を有する少なくとも１つの第１導電型の第２のＭＯＳトランジスタと前記第３のしきい値より低い第４のしきい値を有する少なくとも１つの第２導電型の第４のＭＯＳトランジスタとを含んで構成され、前記第１の疑似電源線から一方の電源電圧が供給され、前記第２の疑似電源線から他方の電源電圧が供給されるもので、クロック信号が入力される内部論理回路と、テスト信号を受信可能な第１の端子と、前記第１の端子に受信されたテスト信号の論理レベルがテストを指示する所定の論理レベルの際に、前記第２のＭＯＳトランジスタのサブストレート端子に該第２のＭＯＳトランジスタのしきい値を高くする第１の所定の電圧を供給するとともに、前記第４のＭＯＳトランジスタのサブストレート端子に該第４のＭＯＳトランジスタのしきい値を高くする第２の所定の電圧を供給する電圧供給回路と、を有し、前記テスト信号の論理レベルがテストを指示する所定の論理レベルの際に、前記内部論理回路への前記クロック信号の入力が禁止されるものである。
【００３５】
また、本発明の半導体集積回路は、前記第２の端子と前記第４の端子とはワイヤボンディング接続にて電気的に接続されるようにしてもよい。
【００３６】
また、本発明の半導体集積回路は、前記第１の端子と前記第３の端子とはワイヤボンディング接続にて電気的に接続されるようにしてもよい。
【００３７】
また、本発明の半導体集積回路は、前記第１の電源線に接続された第３の端子と前記第２の電源線に接続された第４の端子とを有し、前記半導体集積回路が樹脂封止された状態においては、前記第１の端子と前記第３の端子とがワイヤボンディング接続され、前記第２の端子と前記第４の端子とがワイヤボンディング接続されるようにしてもよい。
【００３８】
また、本発明の半導体集積回路の試験方法は、前記第１の電源線に前記第１の電源電圧を供給し、前記第１のＭＯＳトランジスタを導通状態として、前記第１の端子を用いて、前記第２のＭＯＳトランジスタのしきい値を高くする電圧を、前記第２のＭＯＳトランジスタのサブストレート端子に供給した後に、前記内部論理回路に流れる電流値を測定するものである。
【００３９】
また、本発明の半導体集積回路の試験方法は、前記第１の電源線に前記第１の電源電圧を、前記第２の電源線に前記第２の電源電圧を、それぞれ供給し、前記第１及び前記第３のＭＯＳトランジスタを導通状態として、前記第１の端子を用いて、前記第２のＭＯＳトランジスタのしきい値を高くする電圧を、前記第２のＭＯＳトランジスタのサブストレート端子に、前記第２の端子を用いて、前記第４のＭＯＳトランジスタのしきい値を高くする電圧を、前記第４のＭＯＳトランジスタのサブストレート端子に、それぞれ供給した後に、前記内部論理回路に流れる電流値を測定するものである。
【００４０】
【発明の実施の形態】
本発明の半導体集積回路及びその試験方法について、図面を用いて以下に説明する。図１は、本発明の第１の実施の形態における半導体集積回路の要部を示す回路図である。図１は、Ｐチャネル型ＭＯＳＦＥＴ（以下、ＰＭＯＳと称する）、Ｎチャネル型ＭＯＳＦＥＴ（以下、ＮＭＯＳと称する）それぞれにおいて、しきい値電圧が異なる２種類のＭＯＳＦＥＴを使用したＭＴＣＭＯＳ技術を適用したＩＣである。以下の説明において、特に説明がない限り、ＭＯＳＦＥＴのしきい値電圧ＶｔはそのＭＯＳＦＥＴのサブストレートーソース間電圧Ｖｂｓが０Ｖのときの値とする。また、各実施の形態におけるＩＣは、シリコン基板上に形成されているものとする。
【００４１】
図１におけるＩＣは、高電位側電源電圧が供給された高電位側電源線（以下、ＶＤＤ線と称する）１０１、低電位側電源電圧が供給された低電位側電源線（以下、ＶＳＳ線と称する）１０２、高電位側疑似電源線（以下、ＶＤＤＶ線と称する）１０３、低電位側疑似電源線（以下、ＶＳＳＶ線と称する）１０４を有している。また、図１に示されるように、ＶＤＤ線１０１に一方の電極が接続され、ＶＤＤＶ線１０３に他方の電極が接続されたＰＭＯＳ１１１と、ＶＳＳ線１０２に一方の電極が接続され、ＶＳＳＶ線１０４に他方の電極が接続されたＮＭＯＳ１２１を有している。
【００４２】
ここで、ＰＭＯＳ１１１とＮＭＯＳ１２１は、高いしきい値電圧を有するものである。ＰＭＯＳ１１１のしきい値電圧Ｖｔは、例えば、ー０．５Ｖであり、ＮＭＯＳ１２１のしきい値電圧Ｖｔは、例えば、０．５Ｖである。
【００４３】
また、ＰＭＯＳ１１１のゲート電極には制御信号ＳＬが入力され、ＮＭＯＳ１２１のゲート電極には制御信号ＳＬの電圧レベルと相補的な電圧レベルを有する反転論理信号ＳＬが入力されている。つまり、制御信号ＳＬの電圧レベルが高い（少なくともしきい値電圧Ｖｔを越える電圧レベル）時には、ＰＭＯＳ１１１及びＮＭＯＳ１２１が導通状態となる。このため、ＶＤＤ線１０１とＶＤＤＶ線１０３が電気的に接続状態となり、ＶＳＳ線１０２とＶＳＳＶ線１０４が電気的に接続状態となる。制御信号ＳＬの電圧レベルが低い（少なくともしきい値電圧Ｖｔを越えない電圧レベル）時には、ＰＭＯＳ１１１及びＮＭＯＳ１２１が非導通状態となる。このため、ＶＤＤ線１０１とＶＤＤＶ線１０３が電気的な接続状態が断たれた状態となり、ＶＳＳ線１０２とＶＳＳＶ線１０４が電気的な接続状態が断たれた状態となる。つまり、ＰＭＯＳ１１１は高電位側のスイッチとして働き、ＮＭＯＳ１２１は低電位側のスイッチとして働く。
【００４４】
図１においては、ＶＤＤＶ線１０３とＶＳＳＶ線１０４それぞれに接続されたＣＭＯＳ論理ゲート回路（以下、論理ゲート回路と称する）１０５が示されている。論理ゲート回路１０５にはＶＤＤＶ線１０３から高電位側電源電圧が供給され、ＶＳＳＶ線１０４から低電位側電源電圧が供給される。
【００４５】
図１の論理ゲート回路１０５は、低しきい値電圧を有するＰＭＯＳ１３１〜１３３と、低いしきい値電圧を有するＮＭＯＳ１４１〜１４３により構成されているものを示している。図１においては、例えば、ＰＭＯＳ１３１、１３２が並列接続され、ＮＭＯＳ１４１、１４２が縦列接続され、ＰＭＯＳ１３１と１３２それぞれの一方の電極がＮＭＯＳ１４１の一方の電極に接続された回路と、ＰＭＯＳ１３３とＮＭＯＳ１４３を縦列接続した回路とが示されている。なお、ＰＭＯＳ１３１、１３２、１３３それぞれの他方の電極はＶＤＤＶ線１０３に接続され、ＮＭＯＳ１４２、１４３それぞれの一方の電極はＶＳＳＶ線１０４に接続されている。
【００４６】
論理ゲート回路１０５を構成するＰＭＯＳやＮＭＯＳのゲート電極に対する入力信号の配線を省略しているが、これらのゲート電極には、例えば、他の論理ゲート回路の出力信号配線や外部入力端子からの信号配線が接続される。例えば、ＰＭＯＳ１３１のゲート電極とＮＭＯＳ１４１のゲート電極に同じ入力信号を入力し、ＰＭＯＳ１３２のゲート電極とＮＭＯＳ１４２のゲート電極に同じ入力信号を入力すれば、ＰＭＯＳ１３１、１３２、ＮＭＯＳ１４１、１４２によりＮＡＮＤゲートとして動作可能となる。また、ＰＭＯＳ１３３とＮＭＯＳ１４３はインバータとして動作可能である。
【００４７】
なお、論理ゲート回路１０５はこの回路構成に限定されることなく、様々な変更が可能である。また、実際のＩＣにおいては、論理ゲート回路１０５内には、他にも多数の論理ゲート回路が配置されているが、ここでは、図及び説明の簡略化のため、ＰＭＯＳ１３１〜１３３とＮＭＯＳ１４１〜１４３の６素子のみ示している。
【００４８】
ここで、上述したように、ＰＭＯＳ１３１〜１３３とＮＭＯＳ１４１〜１４３は、低いしきい値電圧を有するものである。ＰＭＯＳ１３１〜１３３のしきい値電圧Ｖｔは、例えば、ー０．２Ｖであり、ＮＭＯＳ１４１〜１４３のしきい値電圧Ｖｔは、例えば、０．２Ｖである。なお、ＰＭＯＳにおいては、ＰＭＯＳ１１１のしきい値電圧Ｖｔをー０．５Ｖとしているので、単純にその数値だけ比較すると、ＰＭＯＳ１３１〜１３３のしきい値電圧Ｖｔの方が高いように見えるが、しきい値電圧が意味する、ＰＭＯＳが導通状態となり得る境界値の幅としては、その数値の絶対値として見ると、ＰＭＯＳ１３１〜１３３のしきい値電圧Ｖｔの方が低いことが分かる。
【００４９】
図１における容量１５１と１５２は、それぞれＶＤＤＶ線１０３とＶＳＳＶ線１０４が他の電圧端子や配線や基板との間に持つ静電容量を図示化したものである。この容量１５１及び１５２には、それぞれＶＤＤＶ線１０３及びＶＳＳＶ線１０４に寄生的に付加される静電容量や、それぞれＶＤＤＶ線１０３及びＶＳＳＶ線１０４の電圧値を、動作モード時において安定化させるために故意に接続した容量素子の容量等が含まれている。
【００５０】
ここで、高電位側スイッチであるＰＭＯＳ１１１及びＰＭＯＳ１３１〜１３３それぞれを、ドレイン、ゲート、ソース、サブストレートの各端子を持つ４端子素子として見た時、これらのＰＭＯＳのサブストレート端子は、半導体基板に形成されたＮ型ウェル層あるいはＮ型半導体基板（Ｎ型半導体基板を使用したＩＣの場合）を介して、高電位側サブストレート電源線（以下、ＶＤＤＳ線と称する）１０６に接続されている。ＶＤＤＳ線１０６は、半導体基板上においては、ＶＤＤ線１０１及びＶＤＤＶ線１０３とは独立した電源線である。
【００５１】
同様に、低電位側スイッチであるＮＭＯＳ１２１及びＮＭＯＳ１４１〜１４３それぞれを、ドレイン、ゲート、ソース、サブストレートの各端子を持つ４端子素子として見た時、これらのＮＭＯＳのサブストレート端子は、半導体基板に形成されたＰ型ウェル層あるいはＰ型半導体基板（Ｐ型半導体基板を使用したＩＣの場合）を介して、低電位側サブストレート電源線（以下、ＶＳＳＳ線と称する）１０７に接続されている。ＶＳＳＳ線１０７は、半導体基板上においては、ＶＳＳ線１０２及びＶＳＳＶ線１０４とは独立した電源線である。
【００５２】
図１に示されるパッド１６１は、高電位側電源電圧ＶＤＤをＩＣ外部から供給するために半導体基板上に設けられた端子であり、パッド１６２は、低電位側電源電圧ＶＳＳをＩＣ外部から供給するために半導体基板上に設けられた端子である。パッド１６１はＶＤＤ線１０１に接続されており、パッド１６２はＶＳＳ線１０２に接続されている。これらのパッド１６１、１６２は一般に電源パッドと称されている。
【００５３】
図１に示されるパッド１６３は、ＶＤＤＳ線１０６を介してＰＭＯＳ１１１、１３１〜１３３の各サブストレート端子にサブストレート電圧を供給するための端子であり、パッド１６４は、ＶＳＳＳ線１０７を介してＮＭＯＳ１２１、１４１〜１４３の各サブストレート端子にサブストレート電圧を供給するための端子である。パッド１６３、１６４はともに半導体基板上に設けられている。
【００５４】
このように、図１に示すＩＣにおいては、ＩＣを構成するＰＭＯＳのサブストレート端子をＶＤＤ線１０１と切り離し、このサブストレート端子に供給する電圧を、パッド１６３を用いて、例えば、外部から供給可能としている。同様に、ＩＣを構成するＮＭＯＳのサブストレート端子をＶＳＳ線１０２と切り離し、このサブストレート端子に供給する電圧を、パッド１６４を用いて、例えば、外部から供給可能としている。次に、図１におけるＩＣの動作について以下に説明する。
【００５５】
製品の量産出荷試験時の論理機能試験あるいはファンクション試験の際、及び出荷試験後の実使用時には、パッド１６３には、パッド１６１と同様に高電位側電源電圧ＶＤＤを与え、パッド１６４には、パッド１６２と同様に低電位側電源電圧ＶＳＳを与える。これにより、図１のＩＣは、ＭＴＣＭＯＳ技術を使用した通常のＩＣとして論理動作することができる。
【００５６】
つまり、動作モード時には、制御信号ＳＬの電圧レベルを低電位側電源電圧ＶＳＳレベルとすることにより、ＰＭＯＳ１１１及びＮＭＯＳ１２１はともに導通状態となる。この時、ＰＭＯＳ１１１及びＮＭＯＳ１２１は導通状態において内部にオン抵抗を有するため、論理ゲート回路１０５が消費する電源電流による内部電圧降下を生じる。ここで、ＰＭＯＳ１１１及びＮＭＯＳ１２１はこれらのオン抵抗を無視できる程度に小さくなるようゲート幅を大きく設計しておく。このため、ＶＤＤＶ線１０３はＶＤＤ線１０１とほぼ同電位にすることができ、ＶＳＳＶ線１０４はＶＳＳ線１０２とほぼ同電位にすることができる。この結果、論理ゲート回路１０５にはＶＤＤＶ線１０３及びＶＳＳＶ線１０４からそれぞれ高電位側電源電圧ＶＤＤ相当の電圧及び低電位側電源電圧ＶＳＳ相当の電圧が供給される。
【００５７】
また、論理ゲート回路１０５を構成するＰＭＯＳ１３１〜１３３のサブストレート端子には高電位側電源電圧ＶＤＤが供給され、ＮＭＯＳ１４１〜１４３のサブストレート端子には低電位側電源電圧ＶＳＳが供給されているため、論理ゲート回路１０５は論理動作が可能となる。
【００５８】
ここで、論理ゲート回路１０５を構成するＰＭＯＳ１３１〜１３３及びＮＭＯＳ１４１〜１４３は低いしきい値電圧Ｖｔを有するものとしているため、論理ゲート回路を高いしきい値電圧を有するＰＭＯＳやＮＭＯＳで構成した場合と比べて、ゲート遅延時間ｔｐｄを同等以上に保持したまま、電源電圧ＶＤＤを低くして動作することができる。つまり、この状態での図１のＩＣの動作及び機能は従来のＭＴＣＭＯＳ技術を用いたＩＣに何ら劣ることはない。
【００５９】
また、待機モード時には、制御信号ＳＬの電圧レベルを高電位側電源電圧ＶＤＤレベルとすることにより、ＰＭＯＳ１１１及びＮＭＯＳ１２１はともに非導通状態となる。このため、論理ゲート回路１０５には、高電位側電源電圧ＶＤＤ及び低電位側電源電圧ＶＳＳの供給が停止されるので、この時のサブスレッショルドリーク電流Ｉｌｅａｋはスイッチを構成するＮＭＯＳ１１１及びＰＭＯＳ１２１の非導通状態でのサブスレッショルド電流特性で決まることとなる。上述したように、スイッチを構成するＮＭＯＳ１１１及びＰＭＯＳ１２１はしきい値電圧を高くしているので、論理ゲート回路１０５を低いしきい値電圧を有するＰＭＯＳやＮＭＯＳで構成しているにも係らず、サブスレッショルドリーク電流Ｉｌｅａｋを小さい値とすることができる。つまり、この状態での図１のＩＣの動作及び機能も従来のＭＴＣＭＯＳ技術を用いたＩＣに何ら劣ることはない。
【００６０】
次に、製品の量産出荷試験時において、図１のＩＣに対するＩＤＤＱ試験を実施する場合の動作についてを以下に説明する。
【００６１】
ＩＤＤＱ試験の実施時においては、パッド１６３には高電位側電源電圧ＶＤＤよりも高い電圧、例えば、ＶＤＤ＋１．０Ｖの電圧を印加する。このため、ＰＭＯＳ１１１、１３１〜１３３のサブストレート端子には、ＶＤＤ＋１．０Ｖの電圧が印加されるため、各ＰＭＯＳのサブストレートーソース間電圧Ｖｂｓは、１．０Ｖとなる。また、パッド１６４には低電位側電源電圧ＶＳＳよりも低い電圧、例えば、ＶＳＳ−２．０Ｖの電圧を印加する。このため、ＮＭＯＳ１２１、１４１〜１４３のサブストレート端子には、ＶＳＳ−２．０Ｖの電圧が印加されるため、各ＮＭＯＳのサブストレートーソース間電圧Ｖｂｓは、−２．０Ｖとなる。
【００６２】
ここで、上記のようなサブストレート電圧が印加された場合のＰＭＯＳ及びＮＭＯＳの電気的特性の変化についてを説明する、図２はサブミクロンクラスのＭＯＳＦＥＴのしきい値電圧Ｖｔにおけるサブストレートーソース間電圧Ｖｂｓ依存の一般的特性を示す図である。図２（ａ）はＰＭＯＳの例であり、図２（ｂ）はＮＭＯＳの例である。
【００６３】
図２に示されるように、一般にＭＯＳＦＥＴのしきい値電圧Ｖｔは、サブストレートーソース間電圧Ｖｂｓにより変化することが分かる。これは、基板バイアス効果として知られるＭＯＳＦＥＴの電気的特性である。図２（ａ）に示すように、ＰＭＯＳの場合、Ｖｂｓ＝０Ｖの時、それぞれしきい値電圧Ｖｔがー０．５Ｖ及びー０．２Ｖに設定されている２つのＰＭＯＳにおいては、サブストレート端子に与える電圧であるサブストレート電圧をＶＤＤ＋１．０ＶすなわちＶｂｓ＝１．０Ｖとすることにより、しきい値電圧はそれぞれー０．８Ｖ及びー０．５Ｖ程度のＶｔとなる。つまり、しきい値電圧は、負の方向に大きくなる。
【００６４】
同様に、図２（ｂ）に示すように、ＮＭＯＳの場合、Ｖｂｓ＝０Ｖの時、それぞれしきい値電圧Ｖｔが０．５Ｖ及び０．２Ｖに設定されている２つのＮＭＯＳにおいては、サブストレート端子に与える電圧であるサブストレート電圧をＶＤＤ−２．０ＶすなわちＶｂｓ＝−２．０Ｖとすることにより、しきい値電圧はそれぞれ０．８Ｖ及び０．５Ｖ程度のＶｔとなる。つまり、しきい値電圧は、正の方向に大きくなる。
【００６５】
このように、図１においては、論理ゲート回路１０５を構成するＰＭＯＳ１３１〜１３３のしきい値電圧Ｖｔをー０．２Ｖ（ただし、Ｖｂｓ＝０Ｖ）とし、ＮＭＯＳ１４１〜１４３のしきい値電圧Ｖｔを０．２Ｖ（ただし、Ｖｂｓ＝０Ｖ）としたにも係らず、パッド１６３及びパッド１６４からサブストレート電圧として任意の電圧値を印加することにより、各ＭＯＳＦＥＴのしきい値電圧Ｖｔを変化させることができる。本実施の形態の場合、パッド１６３にはＶＤＤ＋１．０Ｖを印加し、パッド１６４にはＶＳＳー２．０Ｖを印加しているため、論理ゲート１０５を構成するＰＭＯＳ１３１〜１３３のしきい値電圧Ｖｔを高いしきい値電圧と同程度のー０．５Ｖに設定でき、ＮＭＯＳ１４１〜１４３のしきい値電圧Ｖｔを高いしきい値電圧と同程度の０．５Ｖに設定できる。
【００６６】
このように設定することにより、例えば、０．２５μｍクラスで１０万ゲートを集積したＩＣを想定すると、制御信号ＳＬの電圧レベルを低電位側電源電圧ＶＳＳレベルとしてＰＭＯＳ１１１及びＮＭＯＳ１２１をともに導通状態とした動作モード時においても、ＩＣ全体でのサブスレッショルドリーク電流Ｉｌｅａｋを１００ｎＡ〜１０μＡ程度に抑制することができる。このため、ＩＤＤＱ試験が可能となる。
【００６７】
つまり、パッド１６３、１６４からの電圧印加により、論理ゲート回路１０５のＭＯＳＦＥＴのしきい値電圧を通常の状態より高くした状態で、ＩＣ内部の各論理ゲート回路の出力電圧のレベルを高電圧レベルあるいは低電圧レベルに設定した何パターンかでの安定状態で、電源電流ＩＤＤの電流値を測定する。測定した電源電流ＩＤＤの電流値が、予め予測されるリーク電流値（例えば、１００ｎＡ〜１０μＡ）よりも十分に大きな電流値として計測されることで、ＩＣ内部での異常の発生が判断できる。このように、電源電流ＩＤＤを測定することで、そのＩＣ内部での配線間のショート等による異常がある場合には、１００μＡ〜１０ｍＡのショート電流が電源電流ＩＤＤに重畳されるため、異常の判定が容易に行える。
【００６８】
以上のように、第１の実施の形態における半導体集積回路においては、論理ゲート回路１０５を構成する各ＰＭＯＳ及び各ＮＭＯＳに対するサブストレート電圧を、パッド１６３及びパッド１６４から任意の電圧を外部から印加可能としている。このため、製品の量産出荷試験時のＩＤＤＱ試験の時に、サブストレート電圧として、論理ゲート回路を構成する低いしきい値電圧Ｖｔを有するＰＭＯＳ及びＮＭＯＳのしきい値電圧Ｖｔを高くするような電圧を印加することで、ＩＤＤＱ試験におけるＩＣ内部での異常を容易に検出可能となり、製品の量産出荷試験時における不良検出率を向上させることが可能となる。
【００６９】
また、本実施の形態によれば、不良検出率を向上するために、膨大なファンクション試験を追加する必要もないので、テスト時間の増加やテストコストの増加を大幅に低減することができる。さらに、本実施の形態によれば、上記の効果を得るために、特に、ＶＤＤＳ線１０６、ＶＳＳＳ線１０７、パッド１６３、１６４を設けている程度であり、ＩＣ全体としてのチップサイズが増大することもない。これらのＶＤＤＳ線１０６、ＶＳＳＳ線１０７、パッド１６３、１６４は通常の半導体製造技術を用いれば構成可能のものであり、製造工程が複雑化したり、増加することもほとんどない。
【００７０】
次に、第２の実施の形態についてを図面を用いて説明する。図３は第２の実施の形態における半導体集積回路の要部を示す回路図である。なお、図３において、図１と同様な構成要素については、同様の符号を付けている。また、図３の構成の説明においては、図１と異なる部分についてのみ説明する。
【００７１】
図３においては、高電位側スイッチであるＰＭＯＳ１１１のサブストレート端子をＶＤＤ線１０１に接続し、低電位側スイッチであるＮＭＯＳ１２１のサブストレート端子をＶＳＳ線１０２に接続している。図４におけるＩＣにおける動作についてを以下に説明する。
【００７２】
製品の量産出荷試験時の論理機能試験あるいはファンクション試験の際、及び出荷試験後の実使用時には、パッド１６３には、パッド１６１と同様に高電位側電源電圧ＶＤＤを与え、パッド１６４には、パッド１６２と同様に低電位側電源電圧ＶＳＳを与える。これにより、ＰＭＯＳ１１１、１３１〜１３３の各サブストレート端子には高電位側電源電圧ＶＤＤが供給され、ＮＭＯＳ１２１、１４１〜１４３の各サブストレート端子には低電位側電源電圧ＶＳＳが供給された状態となる。この場合、図３のＩＣは、図１のＩＣと同様に、ＭＴＣＭＯＳ技術を使用した通常のＩＣとして論理動作することができる。この状態での動作は、図１の場合と同様となるので、ここでは省略する。
【００７３】
次に、製品の量産出荷試験において、図３のＩＣにおけるＩＤＤＱ試験を実施した場合の動作を以下に説明する。
【００７４】
ＩＤＤＱ試験時においては、パッド１６３には、高電位側電源電圧ＶＤＤよりも高い電圧として、例えば、ＶＤＤ＋１．０Ｖの電圧を印加する。このため、論理ゲート回路１０５を構成するＰＭＯＳ１３１〜１３３のサブストレート端子には、ＶＤＤ＋１．０Ｖの電圧が印加されることとなる。よって、論理ゲート回路１０５を構成するＰＭＯＳ１３１〜１３３の各サブストレートーソース間電圧Ｖｂｓは１．０Ｖとなるため、しきい値電圧Ｖｔはー０．５Ｖに設定される。
【００７５】
また、パッド１６４には、低電位側電源電圧ＶＳＳよりも低い電圧として、例えば、ＶＳＳ−２．０Ｖの電圧を印加する。このため、論理ゲート回路１０５を構成するＮＭＯＳ１４１〜１４３のサブストレート端子には、ＶＳＳ−２．０Ｖの電圧が印加されることとなる。よって、論理ゲート回路１０５を構成するＮＭＯＳ１４１〜１４３の各サブストレートーソース間電圧Ｖｂｓは−２．０Ｖとなるため、しきい値電圧Ｖｔは０．５Ｖに設定される。
【００７６】
このため、第２の実施の形態においては、第１の実施の形態と同様に、ＩＤＤＱ試験時には、論理ゲート回路１０５を構成する各ＰＭＯＳ及び各ＮＭＯＳのしきい値電圧を高くすることができるので、第１の実施の形態と同様な効果を得ることができる。
【００７７】
また、第２の実施の形態においては、さらに次のような効果が得られる。
【００７８】
第１の実施の形態においては、ＩＤＤＱ試験時に、高電位側スイッチであるＰＭＯＳ１１１にはＶＤＤＳ線１０６からＶＤＤ＋１．０Ｖのサブストレート電圧が与えられ、低電位側スイッチであるＰＭＯＳ１２１にはＶＳＳＳ線１０７からＶＳＳ−２．０Ｖのサブストレート電圧が与えられる。このため、ＰＭＯＳ１１１のしきい値電圧はー０．８Ｖ程度に、ＮＭＯＳ１２１のしきい値電圧は０．８Ｖ程度になる。この結果、ＩＤＤＱ試験時にスイッチであるＰＭＯＳ１１１、ＮＭＯＳ１２１が導通状態において、内部オン抵抗が高くなることとなる。ＭＯＳＦＥＴの導通状態でのドレイン電流Ｉｄは、ゲートーソース間電圧をＶｇｓとすると、次式で表現できる。
Ｉｄ∝（ＶｇｓーＶｔ）２ ・・・・（５）
【００７９】
ここで、動作モード時におけるＰＭＯＳ１１１及びＮＭＯＳ１２１のＶｇｓはＶｇｓ＝ＶＤＤとなる。このため、動作モード時におけるドレイン電流Ｉｄは（５）式に基づき、次のように表現できる。
Ｉｄ∝（ＶＤＤーＶｔ）２ ・・・・（６）
【００８０】
（６）式からわかるように、しきい値電圧Ｖｔが高くなると、ドレイン電流Ｉｄが小さく、言い換えると、オン抵抗が大きくなる。このため、ＩＤＤＱ試験時において、ＩＣ内部の論理ゲート回路１０５を動作させて論理ゲート回路１０５の各出力電圧を所定の電圧レベル（高電圧レベルあるいは低電圧レベル）に設定する際、ＰＭＯＳ１１１及びＮＭＯＳ１２１の電源電流の供給が不足する可能性が考慮される。この場合、ＶＤＤＶ線１０３及びＶＳＳＶ線１０４の電圧レベルが大きく変動することとなり、論理ゲート回路１０５の動作が安定しずらく、論理ゲート回路１０５の出力電圧の電圧レベルが正確に設定することに時間がかかる。ＰＭＯＳ１１１及びＮＭＯＳ１２１のゲート幅をより大きく設計して電流供給能力を高くすることで、対応可能であるが、この場合、ＩＣのチップ面積が増加する。
【００８１】
第２の実施の形態においては、ＰＭＯＳ１１１のサブストレート端子はＶＤＤ線１０１に接続し、ＮＭＯＳ１２１のサブストレート端子はＶＳＳ線１０２に接続している。このため、ＩＤＤＱ試験時においても、ＰＭＯＳ１１１及びＮＭＯＳ１２１のサブストレート電圧は変化することはない。この結果、ＩＤＤＱ試験時に、ＰＭＯＳ１１１及びＮＭＯＳ１２１の電流供給能力が不足することがないため、論理ゲート回路１０５の出力電圧の電圧レベルを正確に設定することが容易に可能となる。
【００８２】
ここで、第１の実施の形態及び第２の実施の形態におけるＩＣの構造についてを説明する。図４は、第１の実施の形態におけるＩＣの構造を示す要部断面図であり、図５は、第２の実施の形態におけるＩＣの構造を示す要部断面図である。図４、図５とも、図の複雑化を避けるため、論理ゲート回路１０５内のＰＭＯＳ１３１、１３２及びＮＭＯＳ１４１、１４２は省略してある。また、図４において、図１の構成要素に対応する構成要素については図１と同じ符号を付け、図５において、図３の構成要素に対応する構成要素については図３と同じ符号を付けている。
【００８３】
図４において、Ｐ型シリコン基板２０１にはＮウェル層２０３とＰウェル層２０５が形成されている。Ｎウェル層２０３内には、ＰＭＯＳ１１１のソース電極２１１及びドレイン電極２１３、ＰＭＯＳ１３３のソース電極２２１及びドレイン電極２２３がそれぞれ形成されている。Ｎウェル層２０３上において、ＰＭＯＳ１１１のソース電極２１１とドレイン電極２１３との間に、ゲート酸化膜を介してゲート電極２１５が形成され、ＰＭＯＳ１３３のソース電極２２１とドレイン電極２２３との間に、ゲート酸化膜を介してゲート電極２２５が形成されている。
【００８４】
また、Ｐウェル層２０５内には、ＮＭＯＳ１２１のソース電極２４１及びドレイン電極２４３、ＮＭＯＳ１４３のソース電極２３１及びドレイン電極２３３がそれぞれ形成されている。Ｐウェル層２０５上において、ＮＭＯＳ１２１のソース電極２４１とドレイン電極２４３との間に、ゲート酸化膜を介してゲート電極２４５が形成され、ＮＭＯＳ１４３のソース電極２３１とドレイン電極２３３との間に、ゲート酸化膜を介してゲート電極２３５が形成されている。
【００８５】
Ｎウェル層２０３は、ＶＤＤＳ線１０６を介してパッド１６３に接続されている。ＰＭＯＳ１１１のソース電極２１１はＶＤＤ線１０１を介してパッド１６１に接続されている。ＰＭＯＳ１１１のドレイン電極２１３は、ＶＤＤＶ線１０３を介してＰＭＯＳ１３３のソース電極２２１に接続されている。ＰＭＯＳ１３３のドレイン電極２２３は配線２０７を介してＮＭＯＳ１４３のドレイン電極２３３に接続されている。
【００８６】
Ｐウェル層２０５は、ＶＳＳＳ線１０７を介してパッド１６４に接続されている。ＮＭＯＳ１２１のソース電極２４１はＶＳＳ線１０２を介してパッド１６２に接続されている。ＮＭＯＳ１２１のドレイン電極２４３は、ＶＳＳＶ線１０４を介してＮＭＯＳ１４３のソース電極２３１に接続されている。
【００８７】
図４において、Ｎウェル層２０３及びＰウェル層２０５がそれぞれＰＭＯＳ及びＮＭＯＳにおけるサブストレート端子に相当する。つまり、各ＰＭＯＳのサブストレート端子はＶＤＤＳ線１０６に接続され、各ＮＭＯＳのサブストレート端子はＶＳＳＳ線１０７に接続される。このように、図１に示す第１の実施の形態のＩＣは、それぞれ１つのＮウェル層とＰウェル層により各ＭＯＳＦＥＴを形成することができ、ダブルウェル構造のＣＭＯＳプロセス技術にて実現可能である。
【００８８】
なお、図４においては、Ｐ型シリコン基板にて説明したが、Ｎ型シリコン基板においても、同様に考慮される。この場合、Ｐ型シリコン基板２０１をＮ型シリコン基板に置き換えて、その他の構成要素は同一として考慮すればよい。
【００８９】
図５（ａ）は、第２の実施の形態のＩＣをＰ型シリコン基板を用いて構成した図である。図５（ａ）において、Ｐ型シリコン基板３０１には３つのＮウェル層３０２、３０３、３０４とＰウェル層３０６が形成されている。Ｎウェル層３０２内には、ＰＭＯＳ１１１のソース電極２１１及びドレイン電極２１３が形成され、Ｎウェル層３０３内には、ＰＭＯＳ１３３のソース電極２２１及びドレイン電極２２３が形成されている。Ｎウェル層３０２上において、ＰＭＯＳ１１１のソース電極２１１とドレイン電極２１３との間に、ゲート酸化膜を介してゲート電極２１５が形成され、Ｎウェル層３０３上において、ＰＭＯＳ１３３のソース電極２２１とドレイン電極２２３との間に、ゲート酸化膜を介してゲート電極２２５が形成されている。
【００９０】
Ｎウェル層３０４内にはＰウェル層３０５が形成されている。Ｐウェル層３０５内には、ＮＭＯＳ１４３のソース電極２３１及びドレイン電極２３３が形成されている。Ｐウェル層３０５上において、ＮＭＯＳ１４３のソース電極２３１とドレイン電極２３３との間に、ゲート酸化膜を介してゲート電極２３５が形成されている。
【００９１】
また、Ｐウェル層３０６内には、ＮＭＯＳ１２１のソース電極２４１及びドレイン電極２４３がそれぞれ形成されている。Ｐウェル層３０６上において、ＮＭＯＳ１２１のソース電極２４１とドレイン電極２４３との間に、ゲート酸化膜を介してゲート電極２４５が形成されている。
【００９２】
Ｎウェル層３０２及びＰＭＯＳ１１１のソース電極２１１はＶＤＤ線１０１を介してパッド１６１に接続されている。Ｎウェル層３０３はＶＤＤＳ線１０６を介してパッド１６３に接続されている。ＰＭＯＳ１１１のドレイン電極２１３は、ＶＤＤＶ線１０３を介してＰＭＯＳ１３３のソース電極２２１に接続されている。ＰＭＯＳ１３３のドレイン電極２２３は配線２０７を介してＮＭＯＳ１４３のドレイン電極２３３に接続されている。
【００９３】
Ｐウェル層３０５は、ＶＳＳＳ線１０７を介してパッド１６４に接続されている。ＮＭＯＳ１４３のソース電極２４１はＶＳＳＶ線１０４を介してＮＭＯＳ１２１のドレイン電極２４３に接続されている。Ｐウェル層３０６及びＮＭＯＳ１２１のソース電極２４１はＶＳＳ線１０２を介してパッド１６２に接続されている。
【００９４】
図５（ａ）において、Ｎウェル層３０４を設けているのは、Ｐウェル層３０５とＰウェル層３０６とが、Ｐ型シリコン基板を介して電気的に抵抗性接続がなされてしまうことを防止するためである。このため、Ｎウェル層３０４はＰウェル層３０５を取り囲むように形成されている。このＮウェル層３０４には電源電圧ＶＤＤ等の高電位側電源電圧を与えることにより、Ｐウェル層３０５とＰウェル層３０６とは電気的に分離することができる。
【００９５】
Ｎウェル層３０２、３０３及びＰウェル層３０５、３０６がそれぞれ各ウェル層内に構成されるＰＭＯＳやＮＭＯＳにおけるサブストレート端子に相当する。よって、第２の実施の形態におけるＩＣのスイッチであるＰＭＯＳ１１１とＮＭＯＳ１２１の各サブストレート端子には論理ゲート回路１０５の各ＭＯＳＦＥＴのサブストレート端子とは異なる電圧が供給される構成とすることができる。よって、第２の実施の形態のＩＣは、図５（ａ）に示すようなウェル構造とすることで実現可能である。このようなウェル構造はトリプルウェル構造と呼ばれ、トリプルウェル構造のＣＭＯＳプロセス技術にて、第２の実施の形態のＩＣは実現可能である。
【００９６】
図５（ｂ）は、第２の実施の形態のＩＣをＮ型シリコン基板を用いて構成した図である。図５（ｂ）において、Ｎ型シリコン基板４０１には３つのＰウェル層４０４、４０５、４０６とＮウェル層４０２が形成されている。Ｎウェル層４０２内には、ＰＭＯＳ１１１のソース電極２１１及びドレイン電極２１３が形成され、Ｐウェル層４０４内にはＮウェル層４０３が形成されている。Ｎウェル層４０３内には、ＰＭＯＳ１３３のソース電極２２１及びドレイン電極２２３が形成されている。Ｎウェル層４０２上において、ＰＭＯＳ１１１のソース電極２１１とドレイン電極２１３との間に、ゲート酸化膜を介してゲート電極２１５が形成され、Ｎウェル層４０３上において、ＰＭＯＳ１３３のソース電極２２１とドレイン電極２２３との間に、ゲート酸化膜を介してゲート電極２２５が形成されている。
【００９７】
Ｐウェル層４０５内には、ＮＭＯＳ１４３のソース電極２３１及びドレイン電極２３３が形成されている。Ｐウェル層４０５上において、ＮＭＯＳ１４３のソース電極２３１とドレイン電極２３３との間に、ゲート酸化膜を介してゲート電極２３５が形成されている。
【００９８】
また、Ｐウェル層４０６内には、ＮＭＯＳ１２１のソース電極２４１及びドレイン電極２４３がそれぞれ形成されている。Ｐウェル層４０６上において、ＮＭＯＳ１２１のソース電極２４１とドレイン電極２４３との間に、ゲート酸化膜を介してゲート電極２４５が形成されている。
【００９９】
Ｎウェル層４０２及びＰＭＯＳ１１１のソース電極２１１はＶＤＤ線１０１を介してパッド１６１に接続されている。Ｎウェル層４０３はＶＤＤＳ線１０６を介してパッド１６３に接続されている。ＰＭＯＳ１１１のドレイン電極２１３は、ＶＤＤＶ線１０３を介してＰＭＯＳ１３３のソース電極２２１に接続されている。ＰＭＯＳ１３３のドレイン電極２２３は配線２０７を介してＮＭＯＳ１４３のドレイン電極２３３に接続されている。
【０１００】
Ｐウェル層４０５は、ＶＳＳＳ線１０７を介してパッド１６４に接続されている。ＮＭＯＳ１４３のソース電極２３１はＶＳＳＶ線１０４を介してＮＭＯＳ１２１のドレイン電極２４３に接続されている。Ｐウェル層４０６及びＮＭＯＳ１２１のソース電極２４１はＶＳＳ線１０２を介してパッド１６２に接続されている。
【０１０１】
図５（ｂ）において、Ｐウェル層４０４を設けているのは、Ｎウェル層４０２とＮウェル層４０３とが、Ｎ型シリコン基板４０１を介して電気的に抵抗性接続がなされてしまうことを防止するためである。このため、Ｐウェル層４０４はＮウェル層４０３を取り囲むように形成されている。このＰウェル層４０４には電源電圧ＶＳＳ等の低電位側電源電圧を与えることにより、Ｎウェル層４０２とＮウェル層４０３とは電気的に分離することができる。
【０１０２】
Ｎウェル層４０２、４０３及びＰウェル層４０５、４０６がそれぞれ各ウェル層内に構成されるＰＭＯＳやＮＭＯＳにおけるサブストレート端子に相当する。よって、第２の実施の形態におけるＩＣのスイッチであるＰＭＯＳ１１１とＮＭＯＳ１２１の各サブストレート端子には論理ゲート回路１０５の各ＭＯＳＦＥＴのサブストレート端子とは異なる電圧が供給される構成とすることができる。よって、第２の実施の形態のＩＣは、Ｎ型シリコン基板を用いても、図５（ｂ）に示すようなウェル構造とすることで実現可能である。
【０１０３】
次に、第３の実施の形態についてを図面を用いて説明する。図６は第３の実施の形態における半導体集積回路の要部を示す回路図である。なお、図６において、図１と同様な構成要素については、同様の符号を付けている。また、図６の構成の説明においては、図１と異なる部分についてのみ説明する。
【０１０４】
図６においては、図１のＩＣに対して、ＶＤＤＳ線１０６とＶＤＤ線１０１とを後工程にて接続できるように、ＶＤＤ線１０１にＶＤＤＳ線１０６との接続用のパッド１６５を設けている。また、ＶＳＳＳ線１０７とＶＳＳ線１０２とを後工程にて接続できるように、ＶＳＳ線１０２にＶＳＳＳ線１０７との接続用のパッド１６６を設けている。なお、ここで言う「後工程」とは、シリコン基板上に素子を形成する製造プロセス工程（一般にウェハプロセス工程と言われる）の完了後における、プロービングによるテスト等を実施して得られた良品と判断されたチップをスクライブ、ワイヤボンド、及びパッケージングする組立工程（一般にアセンブリ工程と言われる）のことを指すものである。図６は、パッド１６３がパッド１６５にワイヤ１６７にてワイヤボンド接続され、パッド１６４がパッド１６６にワイヤ１６８にてワイヤボンド接続された状態を示している。
【０１０５】
ワイヤ１６７及びワイヤ１６８により、それぞれパッド１６３とパッド１６５、及びパッド１６４とパッド１６６を接続する前においては、第１の実施の形態と同様の状態となる。このため、第１の実施の形態と同様な作用、効果が望めるものである。つまり、第１の実施の形態と同様に、ＩＤＤＱ試験等を実施することができる。
【０１０６】
ＩＤＤＱ試験等の製品の量産出荷テスト時の後に、後工程にてそれぞれパッド１６３とパッド１６５、及びパッド１６４とパッド１６６を、それぞれワイヤ１６７及び１６８によりワイヤボンド接続する。このため、ＩＣとしての外部端子としては、パッド１６３とパッド１６５を電源電圧ＶＤＤを外部から受ける１つの外部端子でよく、パッド１６４とパッド１６６を接地電圧ＶＳＳを外部から受ける１つの外部端子でよい。よって、パッド１６３、１６４の追加に応じて、ＩＣとしての外部端子が追加されることがないため、ＩＣとしての外部端子数は、本発明を適用しないものと同様とすることができる。
【０１０７】
よって、第３の実施の形態によれば、第１の実施の形態と同様な効果が得られるとともに、ＩＣの端子数の増加を防止することができるため、ＩＣ製品としての使い易さを損なうことや、パッケージ材料費用のコストアップを発生することがない。また、第３の実施の形態の特徴を第２の実施の形態のＩＣに適用することも可能である。
【０１０８】
次に、第４の実施の形態についてを図面を用いて説明する。図７は第４の実施の形態における半導体集積回路の要部を示す回路図である。なお、図７において、図１と同様な構成要素については、同様の符号を付けている。また、図７の構成の説明においては、図１と異なる部分についてのみ説明する。
【０１０９】
図７においては、図１の回路に対して、パッド１６３、１６４の代わりに、論理ゲート回路１０５を構成する各ＭＯＳＦＥＴのサブストレート電圧を発生する電圧発生回路２０１が設けられている。電圧発生回路２０１を設けたことに伴って、パッド２０５、ＮＭＯＳ２０３、ＰＭＯＳ２０７も設けられている。図７におけるその他の構成要素は図１と同様である。
【０１１０】
電圧発生回路２０１には、パッド２０５に入力される信号、例えば、ＩＤＤＱ試験等のテストを指示するテスト信号が配線２１３を介して入力される。また、電圧発生回路２０１には、ＮＭＯＳ２０３が導通状態の時に、ＮＭＯＳ２０３を介してクロック信号ＣＫが入力される。ＮＭＯＳ２０３のゲート電極はパッド２０５に接続されている。ＰＭＯＳ２０７は、導通状態の時に、クロック信号ＣＫをＩＣ内部、例えば、論理ゲート回路１０５に伝達するものである。ＰＭＯＳ２０７のゲート電極はパッド２０５に接続されている。
【０１１１】
つまり、パッド２０５から、高電位側電源電圧ＶＤＤレベルの電圧を有するテスト信号が入力された時には、ＰＭＯＳ２０７は非導通状態となり、ＮＭＯＳ２０３は導通状態となる。このため、論理ゲート回路１０５にはクロック信号ＣＫが転送されないため、論理ゲート回路１０５の出力電圧のレベルを固定しておくことができる。また、電圧発生回路２０１にはクロック信号ＣＫが供給され、論理ゲート回路１０５を構成する各ＭＯＳＦＥＴのしきい値電圧を高くするサブストレート電圧を発生し、これを、ＶＤＤＳ線１０６、ＶＳＳＳ線１０７に伝達する。従って、第１の実施の形態と同様に、ＩＤＤＱ試験を実施することができる。
【０１１２】
また、パッド２０５から、低電位側電源電圧ＶＳＳレベルの電圧を有するテスト信号が入力された時には、ＰＭＯＳ２０７は導通状態となり、ＮＭＯＳ２０３は非導通状態となる。このため、論理ゲート回路１０５にはクロック信号ＣＫが転送される。また、電圧発生回路２０１にはクロック信号ＣＫが供給されないため、論理ゲート回路１０５を構成する各ＭＯＳＦＥＴのしきい値電圧を低い状態に保つサブストレート電圧を発生し、これを、ＶＤＤＳ線１０６、ＶＳＳＳ線１０７に伝達する。従って、第１の実施の形態と同様に、論理ゲート回路１０５は論理動作可能となり、ＩＣ全体として通常の動作が実行できる。
【０１１３】
ここで、電圧発生回路２０１の構成についてを図面を用いて説明する。図８は、電圧発生回路２０１の回路図である。
【０１１４】
図８に示すように、電圧発生回路２０１は２入力１出力のＮＡＮＤゲート２２１、インバータ２２１、コンデンサ２２３及び２２４、ＮＭＯＳ２２５〜２２８から構成されている。ＮＡＮＤゲート２２１の２つの入力端子には配線２１１を介してクロック信号ＣＫと、配線２１３を介してパッド２０５から入力される信号（例えばテスト信号）が入力される。ＮＡＮＤゲート２２１の出力端子はインバータ２２２の入力端子に接続されている。インバータ２２２の出力端子はコンデンサ２２３及び２２４それぞれの一方の電極に接続されている。なお、電圧発生回路２０１を構成する各ＮＭＯＳ２２５〜２２８は、ＮＭＯＳ１２１と同様に高いしきい値電圧を有するものとし、各ＮＭＯＳ２２５〜２２８のサブストレート端子はＶＳＳ線１０２に接続されているものとする。
【０１１５】
コンデンサ２２３の他方の電極はＮＭＯＳ２２５及び２２７それぞれの一方の電極に接続されている。ＮＭＯＳ２２５のゲート電極及び他方の電極には高電位側電源電圧ＶＤＤが供給されている。ＮＭＯＳ２２７のゲート電極はコンデンサ２２３の他方の電極と接続されている。ＮＭＯＳ２２７の他方の電極はＶＤＤＳ線１０６に接続されている。
【０１１６】
コンデンサ２２４の他方の電極はＮＭＯＳ２２６及び２２８それぞれの一方の電極に接続されている。ＮＭＯＳ２２６のゲート電極はコンデンサ２２３の他方の電極と接続されている。ＮＭＯＳ２２６の他方の電極には低電位側電源電圧ＶＳＳが供給されている。ＮＭＯＳ２２８のゲート電極及び他方の電極はＶＳＳＳ線１０７に接続されている。
【０１１７】
このように接続された電圧発生回路２０１はパッド２０５から、電圧レベルが低電位側電源電圧ＶＳＳレベルのテスト信号が入力された時は、ＮＡＮＤゲート２２１の出力信号の電圧レベルが高電位側電源電圧ＶＤＤレベルに固定される。このため、ＶＤＤＳ線１０６には、導通状態のＮＭＯＳ２２５、２２７を介して高電位側電源電圧ＶＤＤが供給されることとなり、ＶＳＳＳ線１０７には、導通状態のＮＭＯＳ２２６、２２８を介して低電位側電源電圧ＶＳＳが供給されることとなる。このため、上述したように、論理ゲート回路１０５の各ＭＯＳＦＥＴのしきい値電圧は低い状態に維持され、論理ゲート回路１０５は論理動作可能となり、ＩＣ全体として通常の動作が実行できる。
【０１１８】
また、パッド２０５から、電圧レベルが高電位側電源電圧ＶＤＤレベルのテスト信号が入力された時は、ＮＡＮＤゲート２２１の出力信号の電圧レベルが配線２１１から伝達されるクロック信号ＣＫの電圧レベルに応じたものとなる。このＮＡＮＤゲート２２１の出力信号がインバータ２２２にて波形整形されて、コンデンサ２２３、２２４の一方の電極に伝達される。コンデンサ２２３、２２４はインバータ２２２の出力信号に応じて、充放電を繰り返し行う。このコンデンサの動作に基づいて、ＶＤＤＳ線１０６には、導通状態のＮＭＯＳ２２５、２２７を介して供給される高電位側電源電圧ＶＤＤより高い電圧、例えば、ＶＤＤ＋１．０Ｖが供給されることとなり、ＶＳＳＳ線１０７には、導通状態のＮＭＯＳ２２６、２２８を介して供給される低電位側電源電圧ＶＳＳより低い電圧、例えば、ＶＳＳー２．０Ｖが供給されることとなる。このため、上述したように、論理ゲート回路１０５の各ＭＯＳＦＥＴのしきい値電圧を高くすることができ、ＩＤＤＱ試験が実行できる。
【０１１９】
このように、第４の実施の形態によれば、第１の実施の形態の効果が得られる上、高電位側電源電圧ＶＤＤレベルあるいは低電位側電源電圧ＶＳＳレベルの電圧レベルを有する信号をパッド２０５から入力することで、論理ゲート回路１０５を構成する各ＭＯＳＦＥＴのサブストレート電圧を変更することができる。この結果、ＩＣの外部にて論理ゲート回路１０５を構成する各ＭＯＳＦＥＴのしきい値電圧を高くするようなサブストレート電圧を入力する必要あるいは、ＩＣの外部にてそのようなサブストレート電圧を発生する回路を設ける必要がない。
【０１２０】
また、図７のＩＣを樹脂封止する場合に、パッド２０５に対応して、パッド２０５に接続され、パッド２０５に外部からのテスト信号を入力可能とするための外部リードを設けておけば、パッケージングされた後にも、必要に応じて、ＩＤＤＱ試験を行うことができるので、使い勝手がより高くなる。なお、上述したようなテスト信号を発生可能な回路を有するＩＣであれば、そのテスト信号発生回路から出力されるテスト信号をパッド２０５に入力されるようにしておけば、外部端子数の増加もなくなることが期待できる。
【０１２１】
なお、ＶＳＳ線１０２に、図６に示すパッド１６６のようなものを設けておけば、図７のＩＣを樹脂封止する場合に、パッド１６６とパッド２０５をワイヤボンディング接続すれば、外部端子数を増やすことなく、通常のＩＣとしてのみ動作可能とすることもできる。また、ＮＭＯＳ２０３は設けなくともよいが、本実施の形態においては、クロック信号ＣＫを電圧発生回路２０１のＮＡＮＤゲート２２１に供給しないことにより、より確実な動作を電圧発生回路２０１が行えるようにするため、ＮＭＯＳ２０３を設けているものである。なお、第４の実施の形態の特徴を第２の実施の形態のＩＣに適用することも可能である。
【０１２２】
以上、第１、第２、第３及び第４の実施の形態においては、ＶＤＤ線１０１とＶＤＤＶ線１０３との間に高いしきい値電圧を有するＰＭＯＳ１１１を持ち、ＶＳＳ線１０２とＶＳＳＶ線１０４との間に高いしきい値電圧を有するＮＭＯＳ１２１を持ち、論理ゲート回路１０５が低いしきい値電圧を有するＭＯＳＦＥＴで構成されたＭＴＣＭＯＳ技術を使用したＩＣについて、本発明を適用した場合についてを述べてきた。しかしながら、ＭＴＣＭＯＳ技術では、ＰＭＯＳ１１１あるいはＮＭＯＳ１２１を省略した構成であっても問題はない。
【０１２３】
例えば、図９、図１０にそれぞれ第２の実施の形態のＩＣの変形例を示す。図９のＩＣは、第２の実施の形態である図３のＩＣに対して、ＮＭＯＳ１２１及びＶＳＳＶ線１０４を削除している。また、論理ゲート回路１０５には、ＶＳＳＶ線１０４の代わりにＶＳＳ線１０２が直接接続されている。ＭＴＣＭＯＳ技術では、ＶＤＤ線１０１とＶＳＳ線１０２との間に、ＰＭＯＳ１１１あるいはＮＭＯＳ１２１に相当する、少なくとも１つ以上の高いしきい値電圧を有するＭＯＳＦＥＴの電源スイッチを設けておけば、待機モード時におけるサブスレッショルドリーク電流を小さくすることができるため、図９の構成であってもよいことが理解できる。このため、図９のような構成あっても、第２の実施の形態と同様な効果が期待できる。
【０１２４】
同様に、図１０のＩＣは、第２の実施の形態である図３のＩＣに対して、ＰＭＯＳ１１１及びＶＤＤＶ線１０３を削除している。また、論理ゲート回路１０５には、ＶＤＤＶ線１０３の代わりにＶＤＤ線１０１が直接接続されている。図１０の構成においても、第２の実施の形態と同様な効果が期待できる。
【０１２５】
なお、図９あるいは図１０にて説明したような、ＰＭＯＳ１１１あるいはＮＭＯＳ１２１を省略した構成は、第２の実施の形態に限らず、第１、第３あるいは第４の実施の形態のいずれとも組み合わせた適用が可能である。
【０１２６】
以上、各実施の形態についてを詳細に説明したが、本発明は上記の構成に限定されるものではない。
【０１２７】
例えば、論理ゲート回路１０５の回路構成については、上記各実施の形態で説明したものに限られるものではない。つまり、論理ゲート回路１０５には、低いしきい値電圧のＭＯＳＦＥＴだけでなく、高いしきい値電圧のＭＯＳＦＥＴが含まれるものであってもよい。これは、特に、遅延時間を短くして高速化を必要とすることが要求されない回路においては、論理ゲート回路１０５内において高いしきい値電圧のＭＯＳＦＥＴを含めて構成される場合もあるからである。このような論理ゲート回路１０５を有するＩＣにおいても、低いしきい値電圧を有するＭＯＳＦＥＴのしきい値電圧を高くすることが可能なように、本発明の構成を適用すれば、本発明における効果を得ることができる。
【０１２８】
このように、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【０１２９】
【発明の効果】
以上、詳細に説明したように、本発明によれば、不良検出率を向上することが可能な半導体集積回路を提供することができる。
【０１３０】
また、本発明によれば、半導体集積回路のチップサイズの増加を極力低減して、不良検出率を向上することを実現可能な半導体集積回路を提供することができる。
【０１３１】
また、本発明によれば、テスト時間やテストコストを増加することなく、不良検出率を向上できる半導体集積回路の試験方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における半導体集積回路の要部を示す回路図である。
【図２】ＭＯＳＦＥＴのしきい値電圧Ｖｔにおけるサブストレートーソース間電圧Ｖｂｓ依存の一般的特性を示す図である。
【図３】本発明の第２の実施の形態における半導体集積回路の要部を示す回路図である。
【図４】第１の実施の形態における半導体集積回路の構造を示す要部断面図である。
【図５】第２の実施の形態における半導体集積回路の構造を示す要部断面図である。
【図６】本発明の第３の実施の形態における半導体集積回路の要部を示す回路図である。
【図７】本発明の第４の実施の形態における半導体集積回路の要部を示す回路図である。
【図８】図７における電圧発生回路の回路図である。
【図９】第２の実施の形態における半導体集積回路の変形例である。
【図１０】第２の実施の形態における半導体集積回路の変形例である。
【符号の説明】
１０１ 高電位側電源電圧線
１０２ 低電位側電源電圧線
１０３ 高電位側疑似電源電圧線
１０４ 低電位側疑似電源電圧線
１０５ 論理ゲート回路
１０６ 高電位側サブストレート電源線
１０７ 低電位側サブストレート電源線
１１１ 高電位側電源スイッチ
１２１ 低電位側電源スイッチ
１５１、１５２ 容量
１６１、１６２、１６３、１６４、１６５、１６６、２０５ パッド
１３１、１３２、１３３ Ｐチャネル型ＭＯＳＦＥＴ
１４１，１４２，１４３ Ｎチャネル型ＭＯＳＦＥＴ
２０１ 電圧発生回路
２０３ Ｎチャネル型ＭＯＳＦＥＴ
２０７ Ｐチャネル型ＭＯＳＦＥＴ
Claims (10)
- 複数の第１導電型ＭＯＳトランジスタと複数の第２導電型ＭＯＳトランジスタとを集積して構成される半導体集積回路において、
第１の電源電圧が供給される第１の電源線と、
ゲート電極、第１及び第２の電極を有し、該第１の電極が、前記第１の電源線に接続された、第１のしきい値を有する第１導電型の第１のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタの前記第２の電極に接続された第１の疑似電源線と、
前記第１のしきい値より低い第２のしきい値を有する少なくとも１つの第１導電型の第２のＭＯＳトランジスタを含んで構成され、前記第１の疑似電源線から前記第１の電源電圧に基づく電圧が供給されるもので、クロック信号が入力される内部論理回路と、
テスト信号を受信可能な第１の端子と、
前記第１のＭＯＳトランジスタが導通状態において、前記第１の端子にテストを指示する所定の論理レベルの前記テスト信号が入力されたことに応じて、前記第２のＭＯＳトランジスタのサブストレート端子に、該第２のＭＯＳトランジスタのしきい値を高くする電圧を供給する電圧供給回路と、
を有し、前記テスト信号の前記所定の論理レベルに応じて、前記内部論理回路への前記クロック信号の入力が禁止されることを特徴とする半導体集積回路。 - 複数の第１導電型ＭＯＳトランジスタと複数の第２導電型ＭＯＳトランジスタとを集積して構成される半導体集積回路において、
第１の電源電圧が供給される第１の電源線と、
前記第１の電源電圧とは異なる第２の電源電圧が供給される第２の電源線と、
ゲート電極、第１及び第２の電極を有し、該第１の電極が前記第１の電源線に接続された、第１のしきい値を有する第１導電型の第１のＭＯＳトランジスタと、
ゲート電極、第１及び第２の電極を有し、該第１の電極が前記第２の電源線に接続された、第３のしきい値電圧を有する第２導電型の第３のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタの前記第２の電極に接続された第１の疑似電源線と、
前記第３のＭＯＳトランジスタの前記第２の電極に接続された第２の疑似電源線と、
前記第１のしきい値より低い第２のしきい値を有する少なくとも１つの第１導電型の第２のＭＯＳトランジスタと前記第３のしきい値より低い第４のしきい値を有する少なくとも１つの第２導電型の第４のＭＯＳトランジスタとを含んで構成され、前記第１の疑似電源線から前記第１の電源電圧に基づく一方の電源電圧が供給され、前記第２の疑似電源線から前記第２の電源電圧に基づく他方の電源電圧が供給されるもので、クロック信号が入力される内部論理回路と、
テスト信号を受信可能な第１の端子と、
前記第１及び第３のＭＯＳトランジスタが導通状態において、前記第１の端子にテストを指示する所定の論理レベルの前記テスト信号が入力されたことに応じて、前記第２のＭＯＳトランジスタのサブストレート端子に該第２のＭＯＳトランジスタのしきい値を高くする第１の所定の電圧を供給するとともに、前記第４のＭＯＳトランジスタのサブストレート端子に該第４のＭＯＳトランジスタのしきい値を高くする第２の所定の電圧を供給する電圧供給回路と、
を有し、前記テスト信号の前記所定の論理レベルに応じて、前記内部論理回路への前記クロック信号の入力が禁止されることを特徴とする半導体集積回路。 - 前記第１の電源線に前記第１の電源電圧を供給し、前記第１のＭＯＳトランジスタを導通状態として、前記第１の端子を用いて、前記第２のＭＯＳトランジスタのしきい値を高くする電圧を、前記第２のＭＯＳトランジスタのサブストレート端子に供給した後に、前記内部論理回路に流れる電流値を測定することを特徴とする請求項１記載の半導体集積回路の試験方法。
- 前記第１の電源線に前記第１の電源電圧を、前記第２の電源線に前記第２の電源電圧を、それぞれ供給し、前記第１及び前記第３のＭＯＳトランジスタを導通状態として、前記第１の端子を用いて、前記第２のＭＯＳトランジスタのしきい値を高くする電圧を、前記第２のＭＯＳトランジスタのサブストレート端子に、前記第２の端子を用いて、前記第４のＭＯＳトランジスタのしきい値を高くする電圧を、前記第４のＭＯＳトランジスタのサブストレート端子に、それぞれ供給した後に、前記内部論理回路に流れる電流値を測定することを特徴とする請求項２記載の半導体集積回路の試験方法。
- 前記電圧供給回路は、前記第１の端子にテストを指示する所定の論理レベルの前記テスト信号が入力されたことに応じて、前記クロック信号が供給されることにより、前記第２のＭＯＳトランジスタのしきい値を高くする電圧を生成することを特徴とする請求項１記載の半導体集積回路。
- 前記電圧供給回路は、前記第１の端子にテストを指示する所定の論理レベルとは異なる論理レベルの前記テスト信号が入力されたことに応じて、前記クロック信号の供給が停止されることにより、前記第２のＭＯＳトランジスタのしきい値を維持する電圧を出力することを特徴とする請求項１または請求項５記載の半導体集積回路。
- 前記電圧供給回路は、前記第１の端子にテストを指示する所定の論理レベルの前記テスト信号が入力されたことに応じて、前記クロック信号が供給されることにより、前記第１の所定の電圧及び前記第２の所定の電圧をそれぞれ生成することを特徴とする請求項２記載の半導体集積回路。
- 前記電圧供給回路は、前記第１の端子にテストを指示する所定の論理レベルとは異なる論理レベルの前記テスト信号が入力されたことに応じて、前記クロック信号の供給が停止されることにより、前記第２及び前記４のＭＯＳトランジスタのしきい値をそれぞれ維持する電圧を出力することを特徴とする請求項２または請求項７記載の半導体集積回路。
- 前記半導体集積回路は前記第１の端子を含めて樹脂にて封止されるものであり、該第１の端子は、外部から前記テスト信号が入力される外部リードと電気的に接続されていることを特徴とする請求項１，２，５，６，７，８のいずれか１つに記載の半導体集積回路。
- 前記テスト信号を生成するテスト信号発生回路を有することを特徴とする請求項１，２，５，６，７，８のいずれか１つに記載の半導体集積回路。
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