JP3687614B2

JP3687614B2 - Semiconductor device

Info

Publication number: JP3687614B2
Application number: JP2002030282A
Authority: JP
Inventors: 正人大月; 聖自百田; 光明桐沢; 尚吉村
Original assignee: Fuji Electric Device Technology Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2001-02-09
Filing date: 2002-02-07
Publication date: 2005-08-24
Anticipated expiration: 2022-02-07
Also published as: JP2002314083A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に絶縁ゲート型バイポーラトランジスタを構成する半導体装置に関する。
【０００２】
【従来の技術】
従来、絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴとする）として、図２５および図２６に示すプレーナーゲート構造のものや、図２７および図２８に示すトレンチゲート構造のものが知られている。図２５および図２７に示すノンパンチスルー型のＩＧＢＴは、たとえばＦＺウエハよりなるｎ型半導体基板１をベース層２とし、その表面側にｐ型のチャネル拡散領域３、ｎ型のエミッタ拡散領域４、エミッタ電極５、ゲート絶縁膜６、ゲート電極７および絶縁膜８が形成され、裏面側にｐ型のコレクタ層９およびコレクタ電極１０が形成された構成となっている。
【０００３】
一方、図２６および図２８に示すパンチスルー型のＩＧＢＴでは、たとえばｐ型のウエハ１１上にｎ型の半導体層１２およびそれよりも不純物濃度が低いｎ型の半導体層１３を順次エピタキシャル成長させたウエハ（エピタキシャルウエハ）が用いられる。ｐ型のウエハ１１の部分はコレクタ層９となり、その上のｎ型の半導体層１２はバッファ層１４となり、さらにその上のｎ型の半導体層１３はベース層２となる。
【０００４】
このエピタキシャルウエハのベース層２側の表面にｐ型のチャネル拡散領域３、ｎ型のエミッタ拡散領域４、エミッタ電極５、ゲート絶縁膜６、ゲート電極７および絶縁膜８が形成され、コレクタ層９側の表面（エピタキシャルウエハの裏面）にコレクタ電極１０が形成される。
【０００５】
【発明が解決しようとする課題】
しかしながら、上述したノンパンチスルー型のＩＧＢＴでは、オフ時のベース層２での空乏層の伸びがベース層２の厚さを越えないようにするため、ベース層２を厚くする必要があり、そのため損失が大きくなるという欠点がある。一方、上述したパンチスルー型のＩＧＢＴでは、たとえば耐圧クラスが１２００Ｖの場合、そのベース層２の厚さは１２０μｍ程度であり、ノンパンチスルー型のＩＧＢＴのベース層２の厚さが１８０μｍ程度であるのに比べて薄いため、低損失であるが、エピタキシャルウエハがＦＺウエハよりも高価（２倍以上）であるだけでなく、チップの歩留りも低くなるためチップの価格が高くなるという欠点がある。
【０００６】
本発明は、上記問題点に鑑みてなされたものであって、安価なウエハを用いて歩留りよく製造可能であり、かつ低損失のＩＧＢＴを構成する半導体装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、本発明にかかる半導体装置は、たとえばＦＺウエハのように、インゴットから切り出され、その表面を研磨、洗浄された状態のウエハを用いて製造されるＩＧＢＴにおいて、コレクタ層とベース層との間に、オフ時の電界を止めるのに十分なドーズ量を有するｎ型の不純物拡散層を、オフ時の電界を止めるための半導体層（以下、フィールドストップ層とする）として設けたものである。その際、フィールドストップ層の不純物濃度がベース層の不純物濃度の２倍となる位置をＸfsとし、フィールドストップ層とコレクタ層との接合位置をＸｊとしたときに、フィールドストップ層の厚さ、すなわちＸfs−Ｘｊが０．５μｍ以上３μｍ以下の範囲となるようにする。
【０００８】
ここで、フィールドストップ層の厚さ（Ｘfs−Ｘｊ）が上記範囲である理由は、フィールドストップ層をイオン注入法により形成する場合、現在のイオン注入エネルギーの限界により打ち込むことができる最大深さが現実として３μｍであるからである。一方、上記下限値よりも薄い拡散層をイオン注入により制御性よく形成するのは困難であるからである。
【０００９】
このＩＧＢＴにおいては、ベース層が空乏化する電圧は、素子耐圧の０．４５倍以上０．７倍以下であるのが適当である。その理由は、下限値に満たないとスイッチング時に発生するスパイク電圧が素子耐圧に近くなり、ＩＧＢＴの破壊や、ＩＧＢＴを適用したシステムの破壊や誤動作を引き起こすおそれがあるからである。一方、上記上限値を超えると、２０％を超える損失低減が期待できないからである。一般に、市場においては従来製品に取って替わるためには、従来製品と比較して２０％を超える損失低減が必要であるとされる。
【００１０】
また、コレクタ層の不純物濃度のピーク値はフィールドストップ層の不純物濃度のピーク値の１５倍よりも大きいのがよい。その理由は、１５倍以下ではＩＧＢＴのオン電圧が３Ｖを超えるため、実用的でなくなるからである。
【００１１】
また、コレクタ層とフィールドストップ層との接合位置（リンの不純物濃度＝ボロンの不純物濃度となる位置）での不純物濃度は４×１０¹⁶ｃｍ^-3以上であるのがよい。その理由は、４×１０¹⁶ｃｍ^-3に満たないと、実動作においてコレクタ電位がエミッタ電位よりも低くなった場合の耐圧が十分でなくなるからである。
【００１２】
また、フィールドストップ層の平均ドナー濃度は１×１０¹⁵ｃｍ^-3以上であり、ベース層のドナー濃度の１５倍以上であるのがよい。その理由は、たとえばベース層が６００Ｖの電圧を支えることができる素子において、たとえば上述したようにフィールドストップ層をイオン注入法により形成する場合の深さ（Ｘfs−Ｘｊ）の限界が３μｍであるので、１×１０¹⁵ｃｍ^-3未満ではフィールドストップ層が６００Ｖの電圧を支えることができない、つまり合計で１２００Ｖの耐圧が得られないからである。このフィールドストップ層の平均ドナー濃度は、比抵抗が６０Ωｃｍのベース層（ドナー濃度：７×１０¹³ｃｍ^-3）のおおよそ１５倍以上に相当する。
【００１３】
また、フィールドストップ層のドーズ量は３×１０¹¹ｃｍ^-2以上１×１０¹²ｃｍ^-2以下であるのが適当である。その理由は、フィールドストップ層の平均ドナー濃度が１×１０¹⁵ｃｍ^-3以上であり、かつその厚さ（Ｘｆｓ−Ｘｊ）が３μｍのときのドーズ量は３×１０¹¹ｃｍ^-2以上となるからである。また、フィールドストップ層の厚さ（Ｘｆｓ−Ｘｊ）が０．５μｍのときにはフィールドストップ層の平均ドナー濃度が２×１０¹⁶ｃｍ^-3であればフィールドストップ層で６００Ｖの電圧を支えることができると推測される。そのときのドーズ量は１×１０¹²ｃｍ^-2であり、これがドーズ量の上限となる。
【００１４】
さらには、２５℃においてフィールドストップ層とベース層とがパンチスルーする電圧は、ｐｎ接合のアバランシェブレークダウンで決まる電圧の１．５４倍以上か、または０．８４倍以下が適当である。その理由は、ＩＧＢＴの一般的な動作保証温度範囲は−２０℃〜１５０℃であるが、２５℃において１．５４倍以上ないと１５０℃において素子破壊が起こりやすくなり、一方、２５℃において０．８４倍以下でないと−２０℃において素子破壊が起こりやすくなるからである。
【００１５】
この発明によれば、フィールドストップ層となる不純物拡散層が、半導体基板の一主面側に、イオン注入エネルギーの現実的な限界により打ち込むことができる最大深さである３μｍ以下の深さで形成されているため、この不純物拡散層をイオン注入法により形成することができ、それによってノンパンチスルー型のＩＧＢＴのようにＦＺウエハ等の安価なウエハを用いてＩＧＢＴを歩留りよく製造することができる。また、フィールドストップ層があることにより、ベース層をパンチスルー型のＩＧＢＴと同程度に薄くして低損失化を図ることができる。
【００１６】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。図１は、本発明にかかる半導体装置の一例を示す縦断面図である。この半導体装置はプレーナーゲート構造のＩＧＢＴであり、たとえば単結晶ＳｉのＦＺウエハよりなるｎ型半導体基板１をベース層２とする。そのベース層２の表面側にｐ型のチャネル拡散領域３が形成されている。
【００１７】
チャネル拡散領域３内にはｎ型のエミッタ拡散領域４が形成されている。エミッタ拡散領域４の一部の上にはゲート絶縁膜６を介してゲート電極７が形成されている。エミッタ電極５はチャネル拡散領域３およびエミッタ拡散領域４に電気的に接続するとともに、絶縁膜８によりゲート電極７から絶縁されている。ベース層２の裏面側にはｎ型の不純物拡散層よりなるフィールドストップ層２４が浅く形成されている。また、ベース層２の裏面側には、フィールドストップ層２４よりも浅いｐ型のコレクタ層９が形成されている。コレクタ電極１０はコレクタ層９の表面に形成されている。
【００１８】
図２に、図１に示す構成のＩＧＢＴのコレクタ層９付近の不純物プロファイルを示す。図２において、Ｃｂ、ＣcpおよびＣfpはそれぞれベース層２の不純物濃度、コレクタ層９の不純物濃度のピーク値、およびフィールドストップ層２４の不純物濃度のピーク値を表す。また、ＸcpおよびＸfpは、それぞれコレクタ層９およびフィールドストップ層２４の不純物濃度がピークとなる位置の深さを表す。Ｘｊは、コレクタ層９とフィールドストップ層２４との接合位置までの深さを表す。Ｘfsは、フィールドストップ層２４の不純物濃度がベース層２の不純物濃度（Ｃｂ）の２倍となる位置までの深さを表す。これらの深さは、いずれもコレクタ層９とコレクタ電極１０との界面からの深さである。
【００１９】
図１に示す構成のＩＧＢＴにおいて、Ｘfs−Ｘｊをフィールドストップ層２４の厚さとすると、この厚さは０．５μｍ以上３μｍ以下の値となる。その理由は、本実施の形態ではフィールドストップ層２４はイオン注入法により形成されるが、その場合、現実的なイオン注入エネルギーの限界によりイオンを打ち込むことができる最大深さが３μｍであるため、上記上限値を超えてイオンを深く打ち込むことは困難であるからである。
【００２０】
一方、上記下限値よりも薄い拡散層をイオン注入により制御性よく形成するのは困難であるため非現実的であるからである。なお、イオン注入装置等の改良により、より深くイオンを打ち込むことができる場合や、より浅くても制御性よく拡散層を形成することができる場合には、フィールドストップ層２４の厚さはそれに応じた厚さとなるのはいうまでもない。
【００２１】
半導体基板１、すなわちＦＺウエハの比抵抗は、厚さ方向に一様であり、特に限定しないが、たとえば６０Ωｃｍである。ここで比抵抗が厚さ方向に一様であるということは、厚さ方向の比抵抗のばらつきが±２０％以内であることを意味する。なお、ウエハの厚さ方向の比抵抗のばらつきが±２０％以内にあれば、ＦＺウエハに限らない。ウエハの比抵抗が６０Ωｃｍである場合、ベース層２の比抵抗は６０Ωｃｍである。たとえば１２００Ｖ耐圧の素子の場合、ベース層２の厚さはおおよそ１２０μｍである。これは、フィールドストップ層２４が、従来のパンチスルー型のＩＧＢＴのバッファ層と同様にオフ時のベース層２に生じる空乏層を止めるため、従来のパンチスルー型のＩＧＢＴのベース層と同程度の厚さを有していればよいからである。
【００２２】
また、ベース層２が空乏化する電圧Ｖptは、素子耐圧ＢＶceの０．４５倍以上０．７倍以下であるのが適当である。その理由は以下のとおりである。フィールドストップ層２４を備えたＩＧＢＴにおいて、ベース層２が薄いと、図３に示すように、コレクタ電圧が高い状態でのターンオフ時にベース層２中の蓄積キャリアが枯渇して、電流および電圧振動を起こす。
【００２３】
この電流・電圧振動はスイッチングノイズとなるだけでなく、過電圧によるシステムの破壊や誤動作を引き起こす原因となるため、極力抑える必要がある。たとえば、耐圧クラスが１２００ＶのＩＧＢＴを用いたインバータでは、コレクタ電圧の定常値はほぼ６００Ｖであるが、動作条件によってはコレクタ電圧は８００Ｖ程度まで上昇する可能性がある。
【００２４】
図４は、耐圧が１２００Ｖの素子についてベース層２の厚さとＶｃｃ＝８００Ｖでスイッチングしたときのスパイク電圧との関係を示す特性図である。ここでは、ベース層２が厚くなれば、ベース層２が空乏化する電圧Ｖptが大きくなるため、ベース層２の厚さをＶpt／ＢＶceで表している。ＢＶceは素子耐圧を表す。コレクタ電圧が８００Ｖ程度まで上昇することを考慮すると、スパイク電圧は最大でも４００Ｖ程度であるのが望ましい。
【００２５】
したがって、図４よりＶpt／ＢＶceは０．４５以上、つまりＶptはＢＶceの０．４５倍以上でなければならない。Ｖpt／ＢＶceの値の上限については、スパイク電圧の抑制という点からすれば特に制限する必要はないが、Ｖptが大きくなればベース層２が厚くなり、その結果損失が大きくなるため、従来のノンパンチスルー型のＩＧＢＴの損失に対して２０％以上の損失低減を図るためにはＶpt／ＢＶceは０．７以下であるのが適当である。この理由は、耐圧クラスが１２００Ｖ以外の素子においても同様にあてはまるため、耐圧クラスが１２００Ｖ以外の素子においてもベース層２が空乏化する電圧Ｖptは、素子耐圧ＢＶceの０．４５倍以上０．７倍以下であるのが適当である。
【００２６】
また、コレクタ層９の不純物濃度のピーク値Ｃcpはフィールドストップ層２４の不純物濃度のピーク値Ｃfpの１５倍よりも大きいのが適当である。その理由は以下のとおりである。図５は、Ｃcp／Ｃfpと素子のオン電圧との関係を示す特性図である。この図より、Ｃcp／Ｃfpの値が１００以下になると、少数キャリアの注入が不足するため、オン電圧が急激に上昇し、Ｃcp／Ｃfpの値が１５のときに３Ｖを超えることがわかる。
【００２７】
一般に、オン電圧が３Ｖを超えると実用的でないため、Ｃcp／Ｃfpの値が１５以下ではＩＧＢＴは非実用的となってしまう。なお、後述するが、フィールドストップ層２４の平均ドナー濃度は１×１０¹⁵ｃｍ^-3以上である。一般的に、コレクタ層９の不純物濃度のピーク値Ｃcpは最大でも１×１０¹⁹ｃｍ^-3程度であり、したがってＣcp／Ｃfpの値の上限値も決まるが、Ｃcp／Ｃfpの値が大きくなるとオン電圧はある値に収束するので、上限値自体は余り重要ではない。
【００２８】
また、コレクタ層９とフィールドストップ層２４との接合位置Ｘｊでの不純物濃度は４×１０¹⁶ｃｍ^-3以上であるのがよい。その理由は以下のとおりである。通常、ＩＧＢＴにおいては、コレクタはエミッタ電位よりも高い正電圧となるが、インバータなどの実動作においては逆バイアスが印加されることがあり、そのため最低でも２０Ｖ程度の逆耐圧が必要である。ＩＧＢＴの逆耐圧はＸｊでの不純物濃度に基づいて決まる。
【００２９】
ｐｎ接合が２０Ｖ以上の耐圧を有するために必要なｐｎ接合部の不純物濃度は、図６に示す不純物濃度とブレークダウン電圧との関係を表す特性図より、４×１０¹⁶ｃｍ^-3以上であることがわかる。なお、この図６は、１９８１年に出版されたＳ．Ｍ．Ｓｚｅの著書“Ｐhysics of Ｓemiconductor Ｄevices 2nd Ｅdition”（Ｊohn Ｗiley＆Ｓons ,Ｉnc.）の第１０１ページに掲載されたものを引用したものである。
【００３０】
また、フィールドストップ層２４の平均ドナー濃度は１×１０¹⁵ｃｍ^-3以上であるのが適当である。その理由は以下のとおりである。図７は、フィールドストップ層２４の厚さと平均ドナー濃度との関係を示す特性図である。このグラフは、ベース層２の厚さを１２０μｍとし、そのベース層２が６００Ｖの電圧を支えるとしたＩＧＢＴについて、フィールドストップ層２４が６００Ｖの電圧を支えることができる臨界値をシミュレーションした結果である。
【００３１】
破線で示す曲線よりも右上のハッチングを付した領域、すなわちフィールドストップ層２４の厚さ（Ｘfs−Ｘｊ）がより厚く、また濃度がより濃い領域が、フィールドストップ層２４が６００Ｖの電圧を支えることができる領域である。つまり、この右上の領域であれば、ＩＧＢＴ全体で１２００Ｖの電圧を支えることができる。先に説明したとおり、現在のイオン注入エネルギーの限界によれば、フィールドストップ層２４をイオン注入法により形成する場合のＸfs−Ｘｊの現実的な限界は３μｍであるので、耐圧が１２００ＶクラスのＩＧＢＴでは、図７よりフィールドストップ層２４の平均ドナー濃度が１×１０¹⁵ｃｍ^-3以上でなければならないことがわかる。
【００３２】
このフィールドストップ層２４の平均ドナー濃度は、比抵抗が６０Ωｃｍであるベース層２（ドナー濃度：７×１０¹³ｃｍ^-3）のおおよそ１５倍以上に相当する。したがって、フィールドストップ層２４の平均ドナー濃度は、ベース層２の１５倍以上であるのが望ましい。なお、耐圧が１２００Ｖよりも低い、たとえば６００Ｖ、９００Ｖといった素子では、フィールドストップ層２４の平均ドナー濃度およびそのベース層２に対する倍率は低くなり、一方、耐圧が１２００Ｖよりも高い、たとえば１４００Ｖ、１８００Ｖ、２０００Ｖといった素子では、フィールドストップ層２４の平均ドナー濃度およびそのベース層２に対する倍率は高くなるのはいうまでもない。
【００３３】
また、フィールドストップ層２４のドーズ量は３×１０¹¹ｃｍ^-2以上１×１０¹²ｃｍ^-2以下であるのが適当である。厚さが３μｍで、かつ平均ドナー濃度が１×１０¹⁵ｃｍ^-3以上のフィールドストップ層２４の平均ドナー濃度をドーズ量に換算すると、つぎの計算式よりドーズ量は３×１０¹¹ｃｍ^-2以上となる。
１×１０¹⁵ｃｍ^-3×３×１０^-4ｃｍ＝３×１０¹¹ｃｍ^-2
【００３４】
また、図７よりフィールドストップ層２４の厚さ（Ｘfs−Ｘｊ）が０．５μｍのときにはフィールドストップ層２４の平均ドナー濃度が２×１０¹⁶ｃｍ^-3であればフィールドストップ層２４で６００Ｖの電圧を支えることができることがわかる。そのときのドーズ量はつぎの計算式より１×１０¹²ｃｍ^-2となり、これがドーズ量の上限となる。
２×１０¹⁶ｃｍ^-3×０．５×１０^-4ｃｍ＝１×１０¹²ｃｍ^-2
【００３５】
また、２５℃においてフィールドストップ層２４とベース層２とがパンチスルーする電圧は、ｐｎ接合のアバランシェブレークダウンで決まる電圧の１．５４倍以上か、または０．８４倍が適当である。そうすれば、素子の破壊を防ぐことができる。その理由は以下のとおりである。図８は、図１に示す構成のＩＧＢＴにおいてフィールドストップ層２４のドーズ量と素子耐圧との関係を示す特性図である。
【００３６】
図１に示す構成のＩＧＢＴにおいて、素子耐圧が決まるモードには、ベース層２とフィールドストップ層２４とがパンチスルーするモード（図８においてＡで示す線）と、ｐｎ接合がアバランシェブレークダウンするモード（図８においてＢで示す線）がある。パンチスルー・モードでは、素子耐圧は、フィールドストップ層２４のドーズ量（濃度および深さ）とベース層２の濃度および厚さにより決まる。アバランシェブレークダウン・モードでは、素子耐圧は、ベース層２の濃度および厚さと、表面の構造により決まる。そして、図８に示すように、実際の素子の耐圧値は、パンチスルー・モードの耐圧とアバランシェブレークダウン・モードの耐圧のうち低い方で決まる。
【００３７】
しかし、両方のモードが共存する領域、すなわち図８においてＡの線とＢの線が交差する領域では素子のアバランシェ破壊耐量は極めて弱くなる。これは、ＩＧＢＴを構成するｐｎｐトランジスタがパンチスルー寸前の状態にあるとき、そのｐｎｐトランジスタのベース領域は著しく狭くなっており、パンチスルー・モードで表面に発生したインパクトイオン化により発生した少数キャリアがベース電流となりトランジスタが局部的にオンすることによる電流集中が発生して素子破壊に至るものである。
【００３８】
この現象の発生を防ぐためには、本発明者らがおこなった実験結果によれば、パンチスルー・モードでの耐圧ＶAとアバランシェブレークダウン・モードでの耐圧ＶBとの間にはほぼ±５％以上の差がなければならないことがわかっている。ここで、実験の内容について簡単に説明すると、パンチスルー・モードでの耐圧ＶAおよびアバランシェブレークダウン・モードでの耐圧ＶBを種々変えて図１に示す構成のＩＧＢＴを作製し、それらの破壊率を調べた。図９は、その実験結果を示す特性図であり、この図よりパンチスルー・モードでの耐圧ＶAとアバランシェブレークダウン・モードでの耐圧ＶBとの間にほぼ±５％以上の差があれば、素子の破壊率は著しく低くなることがわかる。
【００３９】
また、本発明者らは、パンチスルー・モードでの耐圧ＶAおよびアバランシェブレークダウン・モードでの耐圧ＶBのそれぞれについて温度依存性を調べた。その結果を図１０に示す。同図より、パンチスルー・モードでの耐圧ＶAの温度に対する係数は負になっており、したがって温度が高くなるほど耐圧ＶAが低下することがわかる。その変化率は１℃あたり０．２％である。
【００４０】
それに対して、アバランシェブレークダウン・モードでの耐圧ＶBの温度に対する係数は正であり、温度が低くなるほど耐圧ＶBが低下することがわかる。その変化率は１℃あたり０．０８％である。上記のデータに基づき、ＩＧＢＴの一般的な動作保証温度範囲である−２０℃〜１５０℃においてＩＧＢＴの破壊を避けるための条件を得ることができる。つまり２５℃で、パンチスルーモードでの耐圧ＶAがアバランシェブレークダウン・モードでの耐圧ＶBより大きい場合、高温側にいくにしたがってＶAとＶBは近づく。したがって、−２０℃〜１５０℃の全温度範囲で破壊を避けるための条件は、１５０℃でＶAがＶBより５％以上大きいこととなる。これを式で表すと、ＶA（１５０℃）／ＶB（１５０℃）≧１．０５となる。この左辺に温度と変化率を代入すると、左辺＝｛ＶA（２５℃）×［１−０．００２×（１５０−２５）］｝／｛ＶB（２５℃）×［１＋０．０００８×（１５０−２５）］｝となり、左辺＝０．７５ＶA／１．１ＶBとなるので、したがって、ＶA（２５℃）≧１．５４×ＶB（２５℃）である。
【００４１】
したがって、２５℃においてパンチスルー・モードでの耐圧ＶAがアバランシェブレークダウン・モードでの耐圧ＶBの１．５４倍以上であれば、−２０℃〜１５０℃の全温度範囲でパンチスルー・モードでの耐圧ＶAはアバランシェブレークダウン・モードでの耐圧ＶBに対して５％以上上まわることになり、したがって破壊は避けられる。同様に、２５℃においてパンチスルーモードでの耐圧ＶAがアバランシェブレークダウン・モードでの耐圧ＶBよりも小さい場合の条件も求めることができる。この場合は低温側にいくにしたがってＶAとＶBが近づくこととなる。したがって、−２０℃〜１５０℃の全温度範囲で破壊を避ける条件は、−２０℃でＶAがＶBより５％以上小さいこととなる。これを式で表すと、ＶA（−２０℃）／ＶB（−２０℃）≦０．９５となる。この左辺に温度と変化率を代入すると、左辺＝｛ＶA（２５℃）×［１−０．００２×（−２０−２５）］｝／｛ＶB（２５℃）×［１＋０．０００８×（−２０−２５）］｝となり、左辺＝１．０９ＶA／０．９６４ＶBとなるので、したがって、ＶA（２５℃）≦０．８４×ＶB（２５℃）である。
【００４２】
したがって、２５℃においてパンチスルー・モードでの耐圧ＶAがアバランシェブレークダウン・モードでの耐圧ＶBに対して０．８４倍以下であれば、−２０℃〜１５０℃の全温度範囲でパンチスルー・モードでの耐圧ＶAはアバランシェブレークダウン・モードでの耐圧ＶBに対して５％以上下まわることになり、したがって破壊は避けられる。
【００４３】
つぎに、図１に示す構成のＩＧＢＴの製造プロセスについて図１１〜図１６を参照しながら説明する。まず、たとえば比抵抗が６０ΩｃｍのＦＺウエハよりなる半導体基板１の一方の主面にゲート絶縁膜６を形成し、さらにその上にゲート電極７となるポリシリコンを積層させる。そして、フォトリソグラフィ技術およびエッチングにより、ゲート絶縁膜６およびゲート電極７の、チャネル拡散領域３に対応する領域に窓を開け、ボロンイオンをイオン注入する。ここまでの状態が図１１に示されている。
【００４４】
つづいて、フォトレジストをパターニングしてチャネル拡散領域３に対応する窓の中央部にレジスト３１を残し、そのレジスト３１をマスクとしてイオン注入法によりチャネル拡散領域３にヒ素イオンを打ち込む。ここまでの状態が図１２に示されている。レジスト３１を除去した後、熱処理によりイオン注入による損傷の回復とともに注入イオンの活性化をおこない、チャネル拡散領域３およびエミッタ拡散領域４を形成する。しかる後、絶縁膜８を積層し、それをエッチングしてチャネル拡散領域３およびエミッタ拡散領域４の一部を露出させ、その上にアルミニウム等でエミッタ電極５を積層する。ここまでの状態が図１３に示されている。
【００４５】
ついで、ウエハを半導体基板１のもう一方の主面側から研削および研磨してウエハの厚さを１２０μｍにする。そして、その研磨した側の面に、フィールドストップ層２４を形成するため、イオン注入法によりリンイオンを打ち込む。このときのドーズ量は５×１０¹²ｃｍ^-2程度である。ここまでの状態が図１４に示されている。ここで、熱処理の温度が４００℃での燐の活性化率は約１０％であるため、５×１０¹²ｃｍ^-2でイオン注入されたリンのうち電気的に活性となるものは、約５×１０¹¹ｃｍ^-2となる。さらに、コレクタ層９を形成するため、イオン注入法によりボロンイオンを打ち込む。このときのドーズ量は１×１０¹⁵ｃｍ^-2程度である。ここまでの状態が図１５に示されている。
【００４６】
その後、図１６に示すように、４００℃程度の熱処理によりイオン注入による損傷の回復とともに注入イオンの活性化をおこない、フィールドストップ層２４およびコレクタ層９を形成する。そして、スパッタリング法などにより、コレクタ層９の表面にコレクタ電極１０を被着させることによって、図１に示す構成のＩＧＢＴができあがる。コレクタ電極１０に関し、コレクタ層９と接触する部分はアルミニウムまたは白金などである。
【００４７】
図１７は、本発明にかかる半導体装置の他の例を示す縦断面図である。この半導体装置はトレンチゲート構造のＩＧＢＴであり、たとえばＳｉのＦＺウエハよりなるｎ型半導体基板１をベース層２とする。そのベース層２の表面側にｐ型のチャネル拡散領域３が形成されている。チャネル拡散領域３内にはｎ型のエミッタ拡散領域４が形成されている。チャネル拡散領域３の中央部にはエミッタ拡散領域４を貫通する溝が形成されており、その溝の内面を覆うゲート絶縁膜６を介して溝内にゲート電極７が設けられている。
【００４８】
エミッタ電極５はチャネル拡散領域３およびエミッタ拡散領域４に電気的に接続するとともに、絶縁膜８によりゲート電極７から絶縁されている。ベース層２の裏面側にはフィールドストップ層２４が浅く形成されている。また、ベース層２の裏面側には、フィールドストップ層２４よりも浅いｐ型のコレクタ層９が形成されている。コレクタ電極１０はコレクタ層９の表面に形成されている。
【００４９】
図１７に示す構成のＩＧＢＴは、図１に示す構成のＩＧＢＴがプレーナーゲート構造であるのに対して、トレンチゲート構造である点が異なるだけである。したがって、図１７に示す構成のＩＧＢＴにおいて、フィールドストップ層２４の厚さＸfs−Ｘｊは０．５μｍ以上３μｍ以下である。また、ベース層２が空乏化する電圧は、素子耐圧の０．４５倍以上０．７倍以下である。また、コレクタ層９の不純物濃度のピーク値Ｃcpはフィールドストップ層２４の不純物濃度のピーク値Ｃfpの１５倍よりも大きい。
【００５０】
また、コレクタ層９とフィールドストップ層２４との接合位置でのドナー濃度は４×１０¹⁶ｃｍ^-3以上である。また、フィールドストップ層２４の平均ドナー濃度は１×１０¹⁵ｃｍ^-3以上であり、ベース層２のドナー濃度の１５倍以上である。また、フィールドストップ層２４のドーズ量は３×１０¹¹ｃｍ^-2以上１×１０¹²ｃｍ^-2以下である。さらには、２５℃においてフィールドストップ層２４とベース層２とがパンチスルーする電圧は、ｐｎ接合のアバランシェブレークダウンで決まる電圧の１．５４倍以上か、または０．８４倍以下である。これらの数値限定の理由は、図１に示す構成のＩＧＢＴの説明において図２〜図１０に関連して説明した内容と同じである。
【００５１】
つぎに、図１７に示す構成のＩＧＢＴの製造プロセスについて図１８〜図２３を参照しながら説明する。まず、たとえば比抵抗が６０ΩｃｍのＦＺウエハよりなる半導体基板１の一方の主面に、チャネル拡散領域３を形成するためにボロンイオンをイオン注入し、その後フォトリソグラフィ技術およびエッチングにより溝を形成する。ここまでの状態が図１８に示されている。つづいて、ゲート絶縁膜６を積層し、さらにその上にゲート電極７となるポリシリコンを積層させる。そして、エッチングにより溝内にのみゲート絶縁膜６およびゲート電極７を残す。
【００５２】
つづいて、フォトレジストを被着させ、それをパターニングしてエミッタ拡散領域４に対応する領域に窓を開ける。そして、残ったレジスト３２をマスクとしてイオン注入法によりチャネル拡散領域３にヒ素イオンを打ち込む。ここまでの状態が図１９に示されている。レジスト３２を除去した後、熱処理によりイオン注入による損傷の回復とともに注入イオンの活性化をおこない、チャネル拡散領域３およびエミッタ拡散領域４を形成する。しかる後、絶縁膜８を積層し、それをエッチングしてゲート電極７を覆うとともにチャネル拡散領域３およびエミッタ拡散領域４の一部を露出させ、その上にエミッタ電極５を積層する。ここまでの状態が図２０に示されている。
【００５３】
これ以降は、上述したプレーナーゲート構造のＩＧＢＴと同様である。すなわち、図２１に示すように、ウエハを厚さ１２０μｍまで研磨した後、フィールドストップ層２４を形成するため、イオン注入法によりリンイオンを打ち込む。つづいて、図２２に示すように、コレクタ層９を形成するため、イオン注入法によりボロンイオンを打ち込む。その後、図２３に示すように、熱処理をおこない、フィールドストップ層２４およびコレクタ層９を形成する。そして、スパッタリング法などにより、コレクタ層９の表面にコレクタ電極１０を被着させることによって、図１７に示す構成のＩＧＢＴができあがる。
【００５４】
上述した実施の形態によれば、フィールドストップ層２４が、半導体基板の一主面側に、イオン注入エネルギーの限界により打ち込むことができる現実的な最大深さである３μｍ以下の深さで形成されているため、このフィールドストップ層２４をイオン注入法により形成することができ、それによってノンパンチスルー型のＩＧＢＴのようにＦＺウエハ等の安価なウエハを用いてＩＧＢＴを歩留りよく製造することができる。また、フィールドストップ層２４があることにより、ベース層２をパンチスルー型のＩＧＢＴと同程度に薄くして低損失化を図ることができる。したがって、ノンパンチスルー型と同程度に安価であり、かつパンチスルー型のＩＧＢＴと同程度に低損失なＩＧＢＴが得られる。
【００５５】
また、上述した実施の形態によれば、フィールドストップ層２４の深さが３μｍ以下であり、コレクタ層９の深さはそれよりも浅いため、ベース層２、フィールドストップ層２４およびコレクタ層９の蓄積キャリアは著しく少ない。したがって、ターンオフ波形が、図２４に示すように理想的な波形になるという効果が得られる。
【００５６】
図２４は、（１）フィールドストップ層２４を有する実施の形態にかかるＩＧＢＴ、（２）従来のノンパンチスルー型のＩＧＢＴ、および（３）従来のパンチスルー型のＩＧＢＴについて、同じオン電圧を有するこれらのデバイスのシミュレーション結果により得られたターンオフ波形を示す図である。（２）のＩＧＢＴでは、ベース層が厚く、蓄積キャリアが多いので、低電流で長く続くテール電流が大きい。（３）のＩＧＢＴでは、バッファ層およびコレクタ層に蓄積されたキャリアによるテール電流が大きい。それに対して、（１）のＩＧＢＴは、上述した（２）のＩＧＢＴの欠点と（３）のＩＧＢＴの欠点の両方を克服しており、テール電流がほとんどなく、理想的である。
【００５７】
以上において本発明は、種々変更可能である。たとえば、エミッタおよびゲートの構成は、上述した実施の形態の構成に限らない。また、上述した実施の形態では主に耐圧が１２００ＶクラスのＩＧＢＴを例に挙げて説明したが、本発明は耐圧が５００Ｖ、６００Ｖ、９００Ｖ、１４００Ｖ、１７００Ｖ、１８００Ｖ、２０００Ｖ、２５００Ｖ、３３００ＶなどのＩＧＢＴにも同様に適用可能である。
【００５８】
【発明の効果】
本発明によれば、フィールドストップ層となる不純物拡散層が、半導体基板の一主面側に、イオン注入エネルギーの限界により打ち込むことができる現実的な最大深さである３μｍ以下の深さで形成されているため、この不純物拡散層をイオン注入法により形成することができ、それによってノンパンチスルー型のＩＧＢＴのようにＦＺウエハ等の安価なウエハを用いてＩＧＢＴを歩留りよく製造することができる。さらにベース層が空乏化する電圧は、素子耐圧の０．４５倍以上０．７倍以下であるという特性を有することにより、過電圧によるシステムの破壊や誤動作を引き起こす原因となる電流および電圧振動を抑えることができる。
【００５９】
また、フィールドストップ層があることにより、ベース層をパンチスルー型のＩＧＢＴと同程度に薄くして低損失化を図ることができる。したがって、ノンパンチスルー型と同程度に安価であり、かつパンチスルー型のＩＧＢＴと同程度に低損失なＩＧＢＴを構成する半導体装置が得られる。
【図面の簡単な説明】
【図１】本発明にかかる半導体装置の一例を示す縦断面図である。
【図２】図１に示す構成のＩＧＢＴのコレクタ層付近の不純物プロファイルを示す図である。
【図３】フィールドストップ層を有し、ベース層が薄いＩＧＢＴにおいてターンオフ時に発生するコレクタ電流およびコレクタ−エミッタ間電圧の振動の様子を示す波形図である。
【図４】耐圧が１２００ＶのＩＧＢＴについてベース層の厚さと８００Ｖでスイッチングしたときのスパイク電圧との関係を示す特性図である。
【図５】ＩＧＢＴのＣcp／Ｃfpとオン電圧との関係を示す特性図である。
【図６】不純物濃度とｐｎ接合部のブレークダウン電圧との関係を示す特性図である。
【図７】フィールドストップ層の厚さと平均ドナー濃度との関係を示す特性図である。
【図８】フィールドストップ層のドーズ量と素子耐圧との関係を示す特性図である。
【図９】パンチスルー・モードでの耐圧ＶAとアバランシェブレークダウン・モードでの耐圧ＶBと素子の破壊率との関係を示す特性図である。
【図１０】パンチスルー・モードでの耐圧ＶAとアバランシェブレークダウン・モードでの耐圧ＶBの温度依存性を示す特性図である。
【図１１】図１に示す構成のＩＧＢＴの製造プロセスを説明するためにＩＧＢＴの製造途中の断面構造を示す縦断面図である。
【図１２】図１に示す構成のＩＧＢＴの製造プロセスを説明するためにＩＧＢＴの製造途中の断面構造を示す縦断面図である。
【図１３】図１に示す構成のＩＧＢＴの製造プロセスを説明するためにＩＧＢＴの製造途中の断面構造を示す縦断面図である。
【図１４】図１に示す構成のＩＧＢＴの製造プロセスを説明するためにＩＧＢＴの製造途中の断面構造を示す縦断面図である。
【図１５】図１に示す構成のＩＧＢＴの製造プロセスを説明するためにＩＧＢＴの製造途中の断面構造を示す縦断面図である。
【図１６】図１に示す構成のＩＧＢＴの製造プロセスを説明するためにＩＧＢＴの製造途中の断面構造を示す縦断面図である。
【図１７】本発明にかかる半導体装置の他の例を示す縦断面図である。
【図１８】図１７に示す構成のＩＧＢＴの製造プロセスを説明するためにＩＧＢＴの製造途中の断面構造を示す縦断面図である。
【図１９】図１７に示す構成のＩＧＢＴの製造プロセスを説明するためにＩＧＢＴの製造途中の断面構造を示す縦断面図である。
【図２０】図１７に示す構成のＩＧＢＴの製造プロセスを説明するためにＩＧＢＴの製造途中の断面構造を示す縦断面図である。
【図２１】図１７に示す構成のＩＧＢＴの製造プロセスを説明するためにＩＧＢＴの製造途中の断面構造を示す縦断面図である。
【図２２】図１７に示す構成のＩＧＢＴの製造プロセスを説明するためにＩＧＢＴの製造途中の断面構造を示す縦断面図である。
【図２３】図１７に示す構成のＩＧＢＴの製造プロセスを説明するためにＩＧＢＴの製造途中の断面構造を示す縦断面図である。
【図２４】実施の形態にかかるＩＧＢＴおよび従来のＩＧＢＴについて同じオン電圧を有するＩＧＢＴでのシミュレーション結果により得られたターンオフ波形を示す特性図である。
【図２５】従来のＩＧＢＴの構成を示す縦断面図である。
【図２６】従来のＩＧＢＴの構成を示す縦断面図である。
【図２７】従来のＩＧＢＴの構成を示す縦断面図である。
【図２８】従来のＩＧＢＴの構成を示す縦断面図である。
【符号の説明】
１半導体基板
２ベース層
３チャネル拡散領域
４エミッタ拡散領域
５エミッタ電極
６ゲート絶縁膜
７ゲート電極
８絶縁膜
９コレクタ層
１０コレクタ電極
２４フィールドストップ層（不純物拡散層）[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device, and more particularly to a semiconductor device constituting an insulated gate bipolar transistor.
[0002]
[Prior art]
Conventionally, as the insulated gate bipolar transistor (hereinafter referred to as IGBT), the planar gate structure shown in FIGS. 25 and 26 and the trench gate structure shown in FIGS. 27 and 28 are known. The non-punch-through IGBT shown in FIGS. 25 and 27 has an n-type semiconductor substrate 1 made of, for example, an FZ wafer as a base layer 2 and a p-type channel diffusion region 3 and an n-type emitter diffusion region 4 on the surface side. The emitter electrode 5, the gate insulating film 6, the gate electrode 7 and the insulating film 8 are formed, and the p-type collector layer 9 and the collector electrode 10 are formed on the back surface side.
[0003]
On the other hand, in the punch-through IGBT shown in FIGS. 26 and 28, for example, a wafer in which an n-type semiconductor layer 12 and an n-type semiconductor layer 13 having a lower impurity concentration are sequentially epitaxially grown on a p-type wafer 11. (Epitaxial wafer) is used. The portion of the p-type wafer 11 becomes the collector layer 9, the n-type semiconductor layer 12 thereon becomes the buffer layer 14, and the n-type semiconductor layer 13 thereon becomes the base layer 2.
[0004]
A p-type channel diffusion region 3, an n-type emitter diffusion region 4, an emitter electrode 5, a gate insulating film 6, a gate electrode 7 and an insulating film 8 are formed on the surface of the epitaxial wafer on the base layer 2 side. A collector electrode 10 is formed on the front surface (the back surface of the epitaxial wafer).
[0005]
[Problems to be solved by the invention]
However, in the above-described non-punch through type IGBT, it is necessary to increase the thickness of the base layer 2 so that the extension of the depletion layer in the base layer 2 does not exceed the thickness of the base layer 2 when OFF. There is a disadvantage that loss is increased. On the other hand, in the punch-through type IGBT described above, for example, when the withstand voltage class is 1200 V, the thickness of the base layer 2 is about 120 μm, and the thickness of the base layer 2 of the non-punch-through type IGBT is about 180 μm. However, the epitaxial wafer is not only more expensive (twice or more) than the FZ wafer, but also has the disadvantage that the chip yield is low and the chip price is high.
[0006]
The present invention has been made in view of the above problems, and an object of the present invention is to provide a semiconductor device that can be manufactured with a high yield using an inexpensive wafer and that constitutes a low-loss IGBT.
[0007]
[Means for Solving the Problems]
In order to achieve the above object, a semiconductor device according to the present invention includes a collector layer in an IGBT manufactured using a wafer that has been cut from an ingot, such as an FZ wafer, and whose surface has been polished and cleaned. An n-type impurity diffusion layer having a dose sufficient to stop the electric field at the time of off is provided as a semiconductor layer (hereinafter referred to as a field stop layer) for stopping the electric field at the time of off between the base layer and the base layer. It is a thing. At that time, when the position where the impurity concentration of the field stop layer is twice the impurity concentration of the base layer is Xfs, and the junction position between the field stop layer and the collector layer is Xj, the thickness of the field stop layer, that is, Xfs−Xj is set in the range of 0.5 μm to 3 μm.
[0008]
Here, the reason why the thickness (Xfs−Xj) of the field stop layer is in the above range is that when the field stop layer is formed by the ion implantation method, the maximum depth that can be implanted is limited by the current limit of ion implantation energy. This is because the actual thickness is 3 μm. On the other hand, it is difficult to form a diffusion layer thinner than the lower limit value with good controllability by ion implantation.
[0009]
In this IGBT, it is appropriate that the voltage at which the base layer is depleted is not less than 0.45 times and not more than 0.7 times the element breakdown voltage. The reason is that if the lower limit value is not reached, the spike voltage generated at the time of switching becomes close to the device breakdown voltage, which may cause destruction of the IGBT, or destruction or malfunction of a system to which the IGBT is applied. On the other hand, if the above upper limit is exceeded, loss reduction exceeding 20% cannot be expected. Generally, in order to replace a conventional product in the market, it is said that a loss reduction of more than 20% is required as compared with the conventional product.
[0010]
The peak value of the impurity concentration of the collector layer is preferably larger than 15 times the peak value of the impurity concentration of the field stop layer. The reason is that the IGBT's on-voltage exceeds 3V at 15 times or less, which makes it impractical.
[0011]
The impurity concentration at the junction position of the collector layer and the field stop layer (the position where the impurity concentration of phosphorus = the impurity concentration of boron) is 4 × 10.¹⁶cm^-3That is good. The reason is 4 × 10¹⁶cm^-3This is because the withstand voltage when the collector potential becomes lower than the emitter potential in actual operation is not sufficient.
[0012]
The average donor concentration in the field stop layer is 1 × 10.¹⁵cm^-3That is the above, and it is preferable that it is 15 times or more the donor concentration of the base layer. This is because, for example, in an element in which the base layer can support a voltage of 600 V, for example, as described above, the depth (Xfs−Xj) limit when the field stop layer is formed by the ion implantation method is 3 μm. 1 × 10¹⁵cm^-3This is because the field stop layer cannot support a voltage of 600 V, that is, a total withstand voltage of 1200 V cannot be obtained. The average donor concentration of this field stop layer is a base layer having a specific resistance of 60 Ωcm (donor concentration: 7 × 10¹³cm^-3) Is approximately 15 times or more.
[0013]
The dose amount of the field stop layer is 3 × 10.¹¹cm^-21 × 10 or more¹²cm^-2It is appropriate that: The reason is that the average donor concentration in the field stop layer is 1 × 10¹⁵cm^-3When the thickness is (Xfs−Xj) is 3 μm, the dose amount is 3 × 10¹¹cm^-2This is because of the above. When the field stop layer thickness (Xfs−Xj) is 0.5 μm, the average donor concentration of the field stop layer is 2 × 10.¹⁶cm^-3If so, it is estimated that the field stop layer can support a voltage of 600V. The dose amount at that time is 1 × 10¹²cm^-2This is the upper limit of the dose amount.
[0014]
Furthermore, the voltage at which the field stop layer and the base layer punch through at 25 ° C. is suitably 1.54 times or more or 0.84 times or less the voltage determined by the avalanche breakdown of the pn junction. The reason for this is that the general guaranteed operating temperature range of the IGBT is −20 ° C. to 150 ° C., but element breakdown tends to occur at 150 ° C. unless it is 1.54 times or more at 25 ° C. This is because element breakdown tends to occur at −20 ° C. unless it is less than .84 times.
[0015]
According to the present invention, the impurity diffusion layer serving as the field stop layer is formed on one main surface side of the semiconductor substrate at a depth of 3 μm or less, which is the maximum depth that can be implanted due to the practical limit of ion implantation energy. Therefore, the impurity diffusion layer can be formed by an ion implantation method, whereby an IGBT can be manufactured with a high yield using an inexpensive wafer such as an FZ wafer such as a non-punch through type IGBT. . In addition, the presence of the field stop layer makes it possible to reduce the loss by making the base layer as thin as a punch-through IGBT.
[0016]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. FIG. 1 is a longitudinal sectional view showing an example of a semiconductor device according to the present invention. This semiconductor device is an IGBT having a planar gate structure, and an n-type semiconductor substrate 1 made of, for example, a single crystal Si FZ wafer is used as a base layer 2. A p-type channel diffusion region 3 is formed on the surface side of the base layer 2.
[0017]
An n-type emitter diffusion region 4 is formed in the channel diffusion region 3. A gate electrode 7 is formed on a part of the emitter diffusion region 4 via a gate insulating film 6. The emitter electrode 5 is electrically connected to the channel diffusion region 3 and the emitter diffusion region 4 and is insulated from the gate electrode 7 by the insulating film 8. A field stop layer 24 made of an n-type impurity diffusion layer is shallowly formed on the back side of the base layer 2. A p-type collector layer 9 shallower than the field stop layer 24 is formed on the back surface side of the base layer 2. The collector electrode 10 is formed on the surface of the collector layer 9.
[0018]
FIG. 2 shows an impurity profile in the vicinity of the collector layer 9 of the IGBT having the configuration shown in FIG. In FIG. 2, Cb, Ccp, and Cfp represent the impurity concentration of the base layer 2, the peak value of the impurity concentration of the collector layer 9, and the peak value of the impurity concentration of the field stop layer 24, respectively. Xcp and Xfp represent the depths of the positions where the impurity concentration of the collector layer 9 and the field stop layer 24 peaks, respectively. Xj represents the depth to the junction position between the collector layer 9 and the field stop layer 24. Xfs represents the depth to the position where the impurity concentration of the field stop layer 24 is twice the impurity concentration (Cb) of the base layer 2. These depths are all from the interface between the collector layer 9 and the collector electrode 10.
[0019]
In the IGBT having the configuration shown in FIG. 1, when Xfs−Xj is the thickness of the field stop layer 24, the thickness is a value of 0.5 μm or more and 3 μm or less. The reason is that in this embodiment, the field stop layer 24 is formed by an ion implantation method. In this case, the maximum depth at which ions can be implanted is 3 μm due to a practical limit of ion implantation energy. This is because it is difficult to deeply implant ions beyond the upper limit.
[0020]
On the other hand, it is unrealistic to form a diffusion layer thinner than the lower limit value by ion implantation with good controllability. In the case where ions can be implanted more deeply by improving the ion implantation apparatus or the like, or when the diffusion layer can be formed with good controllability even if it is shallower, the thickness of the field stop layer 24 is set accordingly. It goes without saying that the thickness is too large.
[0021]
The specific resistance of the semiconductor substrate 1, that is, the FZ wafer is uniform in the thickness direction and is not particularly limited, but is, for example, 60 Ωcm. Here, the fact that the specific resistance is uniform in the thickness direction means that the variation of the specific resistance in the thickness direction is within ± 20%. If the variation in specific resistance in the wafer thickness direction is within ± 20%, the wafer is not limited to the FZ wafer. When the specific resistance of the wafer is 60 Ωcm, the specific resistance of the base layer 2 is 60 Ωcm. For example, in the case of an element having a withstand voltage of 1200 V, the thickness of the base layer 2 is approximately 120 μm. This is because the field stop layer 24 stops the depletion layer generated in the base layer 2 at the time of OFF similarly to the buffer layer of the conventional punch-through type IGBT, so that it is similar to the base layer of the conventional punch-through type IGBT. This is because it only needs to have a thickness.
[0022]
The voltage Vpt at which the base layer 2 is depleted is suitably 0.45 to 0.7 times the element withstand voltage BVce. The reason is as follows. In the IGBT including the field stop layer 24, when the base layer 2 is thin, as shown in FIG. 3, the accumulated carriers in the base layer 2 are depleted at the time of turn-off in a state where the collector voltage is high, and current and voltage fluctuations are generated. Wake up.
[0023]
This current / voltage oscillation not only causes switching noise but also causes system breakdown and malfunction due to overvoltage, so it is necessary to suppress it as much as possible. For example, in an inverter using an IGBT with a breakdown voltage class of 1200V, the steady value of the collector voltage is approximately 600V, but the collector voltage may rise to about 800V depending on the operating conditions.
[0024]
FIG. 4 is a characteristic diagram showing the relationship between the thickness of the base layer 2 and the spike voltage when switching is performed at Vcc = 800 V for an element with a breakdown voltage of 1200 V. Here, since the voltage Vpt at which the base layer 2 is depleted increases as the base layer 2 becomes thicker, the thickness of the base layer 2 is represented by Vpt / BVce. BVce represents the element breakdown voltage. Considering that the collector voltage rises to about 800V, the spike voltage is preferably about 400V at the maximum.
[0025]
Therefore, from FIG. 4, Vpt / BVce must be 0.45 or more, that is, Vpt must be 0.45 times or more of BVce. The upper limit of the value of Vpt / BVce is not particularly limited in terms of suppression of spike voltage, but the base layer 2 becomes thicker as Vpt increases, resulting in increased loss. In order to reduce the loss by 20% or more with respect to the loss of the punch-through type IGBT, Vpt / BVce is suitably 0.7 or less. The reason is the same in the case of an element with a breakdown voltage class other than 1200 V. Therefore, even in an element with a breakdown voltage class other than 1200 V, the voltage Vpt at which the base layer 2 is depleted is 0.45 times the element breakdown voltage BVce or more. It is appropriate that it is less than double.
[0026]
The peak value Ccp of the impurity concentration of the collector layer 9 is suitably larger than 15 times the peak value Cfp of the impurity concentration of the field stop layer 24. The reason is as follows. FIG. 5 is a characteristic diagram showing the relationship between Ccp / Cfp and the on-voltage of the element. From this figure, it can be seen that when the value of Ccp / Cfp is 100 or less, minority carrier injection is insufficient, so that the on-voltage rises rapidly and exceeds 3 V when the value of Ccp / Cfp is 15.
[0027]
In general, when the on-voltage exceeds 3V, it is not practical, and therefore the IGBT becomes impractical when the value of Ccp / Cfp is 15 or less. As will be described later, the average donor concentration of the field stop layer 24 is 1 × 10 6.¹⁵cm^-3That's it. Generally, the peak value Ccp of the impurity concentration of the collector layer 9 is 1 × 10 at the maximum.¹⁹cm^-3Therefore, although the upper limit value of the Ccp / Cfp value is also determined, the ON voltage converges to a certain value as the Ccp / Cfp value increases, so the upper limit value itself is not so important.
[0028]
The impurity concentration at the junction position Xj between the collector layer 9 and the field stop layer 24 is 4 × 10.¹⁶cm^-3That is good. The reason is as follows. Normally, in the IGBT, the collector has a positive voltage higher than the emitter potential, but a reverse bias may be applied in the actual operation of an inverter or the like. Therefore, a reverse breakdown voltage of about 20 V is required at the minimum. The reverse breakdown voltage of the IGBT is determined based on the impurity concentration at Xj.
[0029]
The impurity concentration of the pn junction necessary for the pn junction to have a breakdown voltage of 20 V or higher is 4 × 10 from the characteristic diagram showing the relationship between the impurity concentration and the breakdown voltage shown in FIG.¹⁶cm^-3It turns out that it is above. This FIG. 6 is an S.D. published in 1981. M.M. Sze's book “Physics of Semiconductor Devices 2nd Edition” (John Wiley & Sons, Inc.) is quoted from page 101.
[0030]
The average donor concentration of the field stop layer 24 is 1 × 10.¹⁵cm^-3The above is appropriate. The reason is as follows. FIG. 7 is a characteristic diagram showing the relationship between the thickness of the field stop layer 24 and the average donor concentration. This graph is a result of simulating a critical value with which the field stop layer 24 can support a voltage of 600 V for an IGBT in which the thickness of the base layer 2 is 120 μm and the base layer 2 supports a voltage of 600 V. .
[0031]
The hatched area on the upper right side of the curve indicated by the broken line, that is, the field stop layer 24 having a larger thickness (Xfs-Xj) and a higher concentration supports the field stop layer 24 with a voltage of 600V. This is an area where That is, in this upper right region, the entire IGBT can support a voltage of 1200V. As described above, according to the current limit of ion implantation energy, the practical limit of Xfs-Xj when the field stop layer 24 is formed by the ion implantation method is 3 μm. In FIG. 7, the average donor concentration of the field stop layer 24 is 1 × 10.¹⁵cm^-3It turns out that it must be above.
[0032]
The average donor concentration of the field stop layer 24 is the base layer 2 having a specific resistance of 60 Ωcm (donor concentration: 7 × 10¹³cm^-3) Is approximately 15 times or more. Therefore, the average donor concentration of the field stop layer 24 is desirably 15 times or more that of the base layer 2. In an element having a breakdown voltage lower than 1200 V, such as 600 V and 900 V, for example, the average donor concentration of the field stop layer 24 and its magnification relative to the base layer 2 are low, while the breakdown voltage is higher than 1200 V, such as 1400 V, 1800 V, In the device of 2000V, it goes without saying that the average donor concentration of the field stop layer 24 and its magnification with respect to the base layer 2 are high.
[0033]
The dose amount of the field stop layer 24 is 3 × 10.¹¹cm^-21 × 10 or more¹²cm^-2It is appropriate that: Thickness of 3 μm and average donor concentration of 1 × 10¹⁵cm^-3When the above average donor concentration of the field stop layer 24 is converted into a dose amount, the dose amount is 3 × 10 5 according to the following calculation formula.¹¹cm^-2That's it.
1 × 10¹⁵cm^-3× 3 × 10^-Fourcm = 3 × 10¹¹cm^-2
[0034]
Further, according to FIG. 7, when the thickness (Xfs−Xj) of the field stop layer 24 is 0.5 μm, the average donor concentration of the field stop layer 24 is 2 × 10.¹⁶cm^-3Then, it can be seen that the field stop layer 24 can support a voltage of 600V. The dose amount at that time is 1 × 10 from the following formula:¹²cm^-2This is the upper limit of the dose amount.
2 × 10¹⁶cm^-3× 0.5 × 10^-Fourcm = 1 × 10¹²cm^-2
[0035]
The voltage at which the field stop layer 24 and the base layer 2 punch through at 25 ° C. is suitably 1.54 times or more, or 0.84 times the voltage determined by the avalanche breakdown of the pn junction. By doing so, destruction of the element can be prevented. The reason is as follows. FIG. 8 is a characteristic diagram showing the relationship between the dose of the field stop layer 24 and the element breakdown voltage in the IGBT having the configuration shown in FIG.
[0036]
In the IGBT having the configuration shown in FIG. 1, the mode in which the element breakdown voltage is determined includes a mode in which the base layer 2 and the field stop layer 24 punch through (a line indicated by A in FIG. 8), and a mode in which the pn junction is avalanche breakdown. (The line indicated by B in FIG. 8). In the punch-through mode, the element breakdown voltage is determined by the dose amount (concentration and depth) of the field stop layer 24 and the concentration and thickness of the base layer 2. In the avalanche breakdown mode, the element breakdown voltage is determined by the concentration and thickness of the base layer 2 and the surface structure. As shown in FIG. 8, the breakdown voltage value of the actual element is determined by the lower one of the breakdown voltage in the punch-through mode and the breakdown voltage in the avalanche breakdown mode.
[0037]
However, in the region where both modes coexist, that is, in the region where the A line and the B line cross in FIG. 8, the avalanche breakdown resistance of the device is extremely weak. This is because when the pnp transistor that constitutes the IGBT is in a state immediately before punch-through, the base region of the pnp transistor is extremely narrow, and minority carriers generated by impact ionization generated on the surface in the punch-through mode are the base. A current concentration occurs due to current being turned on and the transistor is locally turned on, leading to element destruction.
[0038]
In order to prevent the occurrence of this phenomenon, according to the results of experiments conducted by the present inventors, there is approximately ± 5% or more between the breakdown voltage VA in the punch-through mode and the breakdown voltage VB in the avalanche breakdown mode. I know there must be a difference. Here, the contents of the experiment will be briefly explained. The breakdown voltage VA in the punch-through mode and the breakdown voltage VB in the avalanche breakdown mode are variously changed to fabricate the IGBT having the configuration shown in FIG. Examined. FIG. 9 is a characteristic diagram showing the experimental results. From this figure, if there is a difference of about ± 5% or more between the breakdown voltage VA in the punch-through mode and the breakdown voltage VB in the avalanche breakdown mode, It can be seen that the destruction rate of the device is extremely low.
[0039]
In addition, the inventors investigated the temperature dependence of each of the breakdown voltage VA in the punch-through mode and the breakdown voltage VB in the avalanche breakdown mode. The result is shown in FIG. From the figure, it can be seen that the coefficient with respect to the temperature of the withstand voltage VA in the punch-through mode is negative, and therefore the withstand voltage VA decreases as the temperature increases. The rate of change is 0.2% per 1 ° C.
[0040]
In contrast, the coefficient of the withstand voltage VB in the avalanche breakdown mode is positive, and it can be seen that the withstand voltage VB decreases as the temperature decreases. The rate of change is 0.08% per 1 ° C. Based on the above data, conditions for avoiding the breakdown of the IGBT can be obtained in the general guaranteed operating temperature range of the IGBT of −20 ° C. to 150 ° C. That is, when the withstand voltage VA in the punch-through mode is larger than the withstand voltage VB in the avalanche breakdown mode at 25 ° C., VA and VB approach each other as the temperature increases. Therefore, the condition for avoiding destruction in the entire temperature range of -20 ° C to 150 ° C is that VA is larger than VB by 5% or more at 150 ° C. When this is expressed by a formula, VA (150 ° C.) / V B (150 ° C.) ≧ 1.05. When the temperature and the rate of change are substituted into the left side, the left side = {VA (25 ° C.) × [1−0.002 × (150−25)]} / {V B (25 ° C.) × [1 + 0.0008 × (150− 25)]} and the left side is 0.75 VA / 1.1 VB. Therefore, VA (25 ° C.) ≧ 1.54 × V B (25 ° C.).
[0041]
Therefore, if the withstand voltage VA in the punch-through mode at 25 ° C. is 1.54 times the withstand voltage V B in the avalanche breakdown mode, the punch-through mode in the entire temperature range of −20 ° C. to 150 ° C. The breakdown voltage VA exceeds the breakdown voltage VB in the avalanche breakdown mode by 5% or more, and therefore, destruction is avoided. Similarly, it is possible to obtain a condition when the withstand voltage VA in the punch-through mode is lower than the withstand voltage VB in the avalanche breakdown mode at 25 ° C. In this case, VA and VB approach each other as the temperature decreases. Accordingly, the condition for avoiding destruction in the entire temperature range of -20 ° C to 150 ° C is that VA is 5% or less smaller than VB at -20 ° C. When this is expressed by a formula, VA (−20 ° C.) / V B (−20 ° C.) ≦ 0.95. When the temperature and the rate of change are substituted into the left side, the left side = {VA (25 ° C.) × [1−0.002 × (−20−25)]} / {V B (25 ° C.) × [1 + 0.0008 × (− 20-25)]} and the left side is 1.09 VA / 0.964 VB. Therefore, VA (25 ° C.) ≦ 0.84 × V B (25 ° C.).
[0042]
Therefore, if the withstand voltage VA in the punch-through mode is less than 0.84 times the withstand voltage VB in the avalanche breakdown mode at 25 ° C., the punch-through mode is applied over the entire temperature range of −20 ° C. to 150 ° C. The breakdown voltage VA at this time is 5% or more lower than the breakdown voltage VB in the avalanche breakdown mode, and therefore destruction is avoided.
[0043]
Next, a manufacturing process of the IGBT having the configuration shown in FIG. 1 will be described with reference to FIGS. First, for example, a gate insulating film 6 is formed on one main surface of a semiconductor substrate 1 made of an FZ wafer having a specific resistance of 60 Ωcm, and polysilicon serving as a gate electrode 7 is laminated thereon. Then, a window is opened in the region of the gate insulating film 6 and the gate electrode 7 corresponding to the channel diffusion region 3 by photolithography and etching, and boron ions are implanted. The state up to this point is shown in FIG.
[0044]
Subsequently, the photoresist is patterned to leave a resist 31 at the center of the window corresponding to the channel diffusion region 3, and arsenic ions are implanted into the channel diffusion region 3 by ion implantation using the resist 31 as a mask. The state up to this point is shown in FIG. After the resist 31 is removed, the channel diffusion region 3 and the emitter diffusion region 4 are formed by recovering the damage caused by the ion implantation and activating the implanted ions by heat treatment. Thereafter, the insulating film 8 is laminated and etched to expose part of the channel diffusion region 3 and the emitter diffusion region 4, and the emitter electrode 5 is laminated thereon with aluminum or the like. The state up to this point is shown in FIG.
[0045]
Next, the wafer is ground and polished from the other main surface side of the semiconductor substrate 1 to a thickness of 120 μm. Then, phosphorus ions are implanted by an ion implantation method in order to form the field stop layer 24 on the polished surface. The dose at this time is 5 × 10¹²cm^-2Degree. The state up to here is shown in FIG. Here, since the activation rate of phosphorus at a heat treatment temperature of 400 ° C. is about 10%, 5 × 10 5¹²cm^-2Of the phosphorus ion-implanted in FIG. 1, those which are electrically active are about 5 × 10¹¹cm^-2It becomes. Further, boron ions are implanted by an ion implantation method in order to form the collector layer 9. The dose at this time is 1 × 10¹⁵cm^-2Degree. The state up to here is shown in FIG.
[0046]
Thereafter, as shown in FIG. 16, the implanted ions are activated and the field stop layer 24 and the collector layer 9 are formed by recovering the damage caused by the ion implantation by heat treatment at about 400 ° C. Then, by depositing the collector electrode 10 on the surface of the collector layer 9 by sputtering or the like, an IGBT having the configuration shown in FIG. 1 is completed. Regarding the collector electrode 10, the portion in contact with the collector layer 9 is aluminum or platinum.
[0047]
FIG. 17 is a longitudinal sectional view showing another example of the semiconductor device according to the present invention. This semiconductor device is an IGBT having a trench gate structure, and an n-type semiconductor substrate 1 made of, for example, an Si FZ wafer is used as a base layer 2. A p-type channel diffusion region 3 is formed on the surface side of the base layer 2. An n-type emitter diffusion region 4 is formed in the channel diffusion region 3. A groove penetrating the emitter diffusion region 4 is formed at the center of the channel diffusion region 3, and a gate electrode 7 is provided in the groove via a gate insulating film 6 covering the inner surface of the groove.
[0048]
The emitter electrode 5 is electrically connected to the channel diffusion region 3 and the emitter diffusion region 4 and is insulated from the gate electrode 7 by the insulating film 8. A field stop layer 24 is formed shallow on the back side of the base layer 2. A p-type collector layer 9 shallower than the field stop layer 24 is formed on the back surface side of the base layer 2. The collector electrode 10 is formed on the surface of the collector layer 9.
[0049]
The IGBT having the structure shown in FIG. 17 is different from the IGBT having the structure shown in FIG. 1 only in that it has a planar gate structure, whereas it has a trench gate structure. Therefore, in the IGBT having the configuration shown in FIG. 17, the thickness Xfs-Xj of the field stop layer 24 is not less than 0.5 μm and not more than 3 μm. The voltage at which the base layer 2 is depleted is not less than 0.45 times and not more than 0.7 times the element breakdown voltage. The peak value Ccp of the impurity concentration of the collector layer 9 is larger than 15 times the peak value Cfp of the impurity concentration of the field stop layer 24.
[0050]
The donor concentration at the junction position between the collector layer 9 and the field stop layer 24 is 4 × 10.¹⁶cm^-3That's it. The average donor concentration of the field stop layer 24 is 1 × 10.¹⁵cm^-3Thus, the donor concentration of the base layer 2 is 15 times or more. The dose amount of the field stop layer 24 is 3 × 10.¹¹cm^-21 × 10 or more¹²cm^-2It is as follows. Furthermore, the voltage at which the field stop layer 24 and the base layer 2 punch through at 25 ° C. is 1.54 times or more, or 0.84 times or less the voltage determined by the avalanche breakdown of the pn junction. The reasons for these numerical limitations are the same as those described in relation to FIGS. 2 to 10 in the description of the IGBT having the configuration shown in FIG.
[0051]
Next, a manufacturing process of the IGBT having the configuration shown in FIG. 17 will be described with reference to FIGS. First, for example, boron ions are ion-implanted to form the channel diffusion region 3 in one main surface of the semiconductor substrate 1 made of an FZ wafer having a specific resistance of 60 Ωcm, and then grooves are formed by photolithography and etching. The state up to here is shown in FIG. Subsequently, a gate insulating film 6 is laminated, and polysilicon to be a gate electrode 7 is further laminated thereon. Then, the gate insulating film 6 and the gate electrode 7 are left only in the trench by etching.
[0052]
Subsequently, a photoresist is deposited and patterned to open a window in a region corresponding to the emitter diffusion region 4. Then, arsenic ions are implanted into the channel diffusion region 3 by ion implantation using the remaining resist 32 as a mask. The state up to here is shown in FIG. After the resist 32 is removed, the channel diffusion region 3 and the emitter diffusion region 4 are formed by recovering damage due to ion implantation and activating the implanted ions by heat treatment. After that, the insulating film 8 is laminated, and the insulating film 8 is etched to cover the gate electrode 7 and part of the channel diffusion region 3 and the emitter diffusion region 4 are exposed, and the emitter electrode 5 is laminated thereon. The state up to here is shown in FIG.
[0053]
The subsequent steps are the same as those of the planar gate structure IGBT described above. That is, as shown in FIG. 21, after the wafer is polished to a thickness of 120 μm, phosphorus ions are implanted by an ion implantation method in order to form the field stop layer 24. Subsequently, as shown in FIG. 22, boron ions are implanted by an ion implantation method in order to form the collector layer 9. Thereafter, as shown in FIG. 23, heat treatment is performed to form the field stop layer 24 and the collector layer 9. Then, by depositing the collector electrode 10 on the surface of the collector layer 9 by sputtering or the like, an IGBT having the structure shown in FIG. 17 is completed.
[0054]
According to the above-described embodiment, the field stop layer 24 is formed on one main surface side of the semiconductor substrate at a depth of 3 μm or less, which is a practical maximum depth that can be implanted due to the limit of ion implantation energy. Therefore, the field stop layer 24 can be formed by an ion implantation method, whereby an IGBT can be manufactured with a high yield using an inexpensive wafer such as an FZ wafer like a non-punch through type IGBT. . In addition, the presence of the field stop layer 24 makes it possible to reduce the loss by making the base layer 2 as thin as a punch-through IGBT. Therefore, it is possible to obtain an IGBT that is as inexpensive as a non-punch-through type and has a low loss as much as a punch-through type IGBT.
[0055]
Further, according to the above-described embodiment, since the depth of the field stop layer 24 is 3 μm or less and the depth of the collector layer 9 is shallower than that, the base layer 2, the field stop layer 24 and the collector layer 9 Accumulated carriers are very few. Therefore, the effect that the turn-off waveform becomes an ideal waveform as shown in FIG. 24 is obtained.
[0056]
FIG. 24 shows the same on-voltage for (1) the IGBT according to the embodiment having the field stop layer 24, (2) the conventional non-punch through type IGBT, and (3) the conventional punch through type IGBT. It is a figure which shows the turn-off waveform obtained by the simulation result of these devices. In the IGBT of (2), since the base layer is thick and there are many accumulated carriers, the tail current that continues for a long time at a low current is large. In the IGBT (3), tail current due to carriers accumulated in the buffer layer and the collector layer is large. On the other hand, the IGBT of (1) overcomes both the disadvantages of the IGBT of (2) and (3) described above, and is ideal with almost no tail current.
[0057]
In the above, the present invention can be variously changed. For example, the configuration of the emitter and the gate is not limited to the configuration of the above-described embodiment. In the above-described embodiment, the IGBT having a breakdown voltage of 1200V class is mainly described as an example. However, the present invention is an IGBT having a breakdown voltage of 500V, 600V, 900V, 1400V, 1700V, 1800V, 2000V, 2500V, 3300V, etc. The same applies to the above.
[0058]
【The invention's effect】
According to the present invention, the impurity diffusion layer serving as the field stop layer is formed on one main surface side of the semiconductor substrate at a depth of 3 μm or less, which is a practical maximum depth that can be implanted due to the limit of ion implantation energy. Therefore, the impurity diffusion layer can be formed by an ion implantation method, whereby an IGBT can be manufactured with a high yield using an inexpensive wafer such as an FZ wafer such as a non-punch through type IGBT. .Furthermore, the voltage at which the base layer is depleted is not less than 0.45 times and not more than 0.7 times the device breakdown voltage, thereby suppressing current and voltage oscillations that cause system breakdown and malfunction due to overvoltage. be able to.
[0059]
In addition, the presence of the field stop layer makes it possible to reduce the loss by making the base layer as thin as a punch-through IGBT. Therefore, it is possible to obtain a semiconductor device that constitutes an IGBT that is as inexpensive as a non-punch-through type and has a low loss as much as a punch-through type IGBT.
[Brief description of the drawings]
FIG. 1 is a longitudinal sectional view showing an example of a semiconductor device according to the present invention.
2 is a diagram showing an impurity profile in the vicinity of a collector layer of an IGBT configured as shown in FIG.
FIG. 3 is a waveform diagram showing a state of oscillation of a collector current and a collector-emitter voltage generated at turn-off in an IGBT having a field stop layer and a thin base layer.
FIG. 4 is a characteristic diagram showing a relationship between a base layer thickness and a spike voltage when switching is performed at 800V for an IGBT having a withstand voltage of 1200V.
FIG. 5 is a characteristic diagram showing a relationship between IGBT Ccp / Cfp and on-voltage.
FIG. 6 is a characteristic diagram showing a relationship between an impurity concentration and a breakdown voltage of a pn junction.
FIG. 7 is a characteristic diagram showing the relationship between the thickness of the field stop layer and the average donor concentration.
FIG. 8 is a characteristic diagram showing a relationship between a dose amount of a field stop layer and a device breakdown voltage.
FIG. 9 is a characteristic diagram showing the relationship between the breakdown voltage VA in the punch-through mode, the breakdown voltage VB in the avalanche breakdown mode, and the element breakdown rate.
FIG. 10 is a characteristic diagram showing the temperature dependence of the withstand voltage VA in the punch-through mode and the withstand voltage VB in the avalanche breakdown mode.
11 is a longitudinal cross-sectional view showing a cross-sectional structure in the middle of manufacturing the IGBT in order to explain a manufacturing process of the IGBT having the configuration shown in FIG. 1;
12 is a longitudinal cross-sectional view showing a cross-sectional structure in the middle of manufacturing the IGBT in order to explain a manufacturing process of the IGBT having the configuration shown in FIG. 1;
13 is a longitudinal sectional view showing a cross-sectional structure in the middle of manufacturing the IGBT in order to explain a manufacturing process of the IGBT having the configuration shown in FIG. 1;
14 is a longitudinal sectional view showing a cross-sectional structure in the middle of manufacturing the IGBT in order to explain a manufacturing process of the IGBT having the configuration shown in FIG. 1;
15 is a longitudinal cross-sectional view showing a cross-sectional structure in the middle of manufacturing the IGBT for explaining a manufacturing process of the IGBT having the configuration shown in FIG. 1;
16 is a longitudinal sectional view showing a cross-sectional structure in the middle of manufacturing the IGBT in order to describe a manufacturing process of the IGBT having the configuration shown in FIG. 1;
FIG. 17 is a longitudinal sectional view showing another example of a semiconductor device according to the invention.
18 is a longitudinal sectional view showing a cross-sectional structure in the middle of manufacturing the IGBT in order to explain a manufacturing process of the IGBT having the configuration shown in FIG. 17;
FIG. 19 is a longitudinal sectional view showing a cross-sectional structure in the middle of manufacturing of an IGBT for explaining a manufacturing process of the IGBT having the configuration shown in FIG. 17;
20 is a longitudinal sectional view showing a cross-sectional structure in the middle of manufacturing the IGBT in order to explain a manufacturing process of the IGBT having the configuration shown in FIG. 17;
FIG. 21 is a longitudinal sectional view showing a cross-sectional structure in the middle of manufacturing the IGBT for explaining a manufacturing process of the IGBT having the configuration shown in FIG. 17;
22 is a longitudinal sectional view showing a cross-sectional structure in the middle of manufacturing the IGBT in order to describe a manufacturing process of the IGBT having the configuration shown in FIG. 17;
FIG. 23 is a longitudinal sectional view showing a cross-sectional structure in the middle of manufacturing the IGBT for explaining a manufacturing process of the IGBT having the configuration shown in FIG. 17;
FIG. 24 is a characteristic diagram showing a turn-off waveform obtained from a simulation result of an IGBT having the same on-voltage for the IGBT according to the embodiment and the conventional IGBT.
FIG. 25 is a longitudinal sectional view showing a configuration of a conventional IGBT.
FIG. 26 is a longitudinal sectional view showing a configuration of a conventional IGBT.
FIG. 27 is a longitudinal sectional view showing a configuration of a conventional IGBT.
FIG. 28 is a longitudinal sectional view showing a configuration of a conventional IGBT.
[Explanation of symbols]
1 Semiconductor substrate
2 Base layer
3 channel diffusion region
4 Emitter diffusion region
5 Emitter electrode
6 Gate insulation film
7 Gate electrode
8 Insulating film
9 Collector layer
10 Collector electrode
24 Field stop layer (impurity diffusion layer)

Claims

An n-type semiconductor substrate having a uniform resistance in the thickness direction serves as a base layer, and a p-type channel diffusion region, an n-type emitter diffusion region, an emitter electrode, and a gate insulating film are formed on one main surface side of the semiconductor substrate. And a gate electrode, and a p-type collector layer and a collector electrode are formed on the other main surface side of the semiconductor substrate.
An n-type impurity diffusion layer having an impurity concentration higher than that of the base layer is disposed between the collector layer and the base layer, and a position where the impurity concentration of the impurity diffusion layer is twice the impurity concentration of the base layer. Xfs is provided so that the junction position between the impurity diffusion layer and the collector layer is Xj, and Xfs−Xj is in the range of 0.5 μm to 3 μm .
A semiconductor device having a characteristic that a voltage at which the base layer is depleted is 0.45 to 0.7 times the element withstand voltage .

2. The semiconductor device according to claim 1, wherein a peak value of the impurity concentration of the collector layer is greater than 15 times a peak value of the impurity concentration of the impurity diffusion layer.

The semiconductor device according to claim 1 or 2, wherein the impurity concentration at the junction position between the impurity diffusion layer and the collector layer is 4 × 10 ¹⁶ cm ^-3 or more.

The semiconductor device according to any one of claims 1 to 3 mean impurity concentration of the impurity diffusion layer, characterized in that at least 1 × 10 ¹⁵ cm ^-3.

The semiconductor device according to any one of claims 1-4 average impurity concentration of the impurity diffusion layer, characterized in that at least 15 times the impurity concentration of the base layer.

The semiconductor device according to any one of claims 1-5, wherein the dose of the impurity diffusion layer is 1 × 10 ¹² cm ^-2 or less 3 × 10 ¹¹ cm ^-2 or more.

The voltage at which the impurity diffusion layer and the base layer punch through at 25 ° C. has a characteristic that is 1.54 times or more the voltage determined by the avalanche breakdown of the pn junction existing on the device surface. The semiconductor device according to any one of 1 to 6 .

The voltage at which the impurity diffusion layer and the base layer punch through at 25 ° C. has a characteristic of 0.84 times or less the voltage determined by the avalanche breakdown of the pn junction existing on the element surface. The semiconductor device according to any one of 1 to 6 .