JP3704072B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、より詳細には、ＳＯＩ（Silicon On Insulator）基板に形成した半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＳＯＩすなわち埋め込み絶縁層の上に形成された半導体層を用いて形成されたＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor）は、ソース・ドレイン間の寄生容量を、バルク（bulk）の半導体基板上に形成したＦＥＴより小さくすることができることから、低消費電力デバイスあるいは高速ＣＰＵなどの高速動作回路への応用が期待されている。
【０００３】
しかし、ＭＩＳＦＥＴなどの素子を有する半導体装置においては、ナトリウムイオン等のアルカリイオンや鉄、銅イオンなどの可動イオンが素子の特性に悪影響を及ぼすため、それらの影響を受けないように保護することが望ましい。
【０００４】
ところが、ＳＯＩ基板を用いて半導体装置を形成する場合、ウェーハをダイシングにより切り出してチップ化すると、チップの側面に埋め込み絶縁層が露出する。そのため、露出した埋め込み絶縁層の端面から可動イオンが侵入して、素子に影響を及ぼすことが懸念される。さらにまた、埋め込み絶縁層からの可動イオンの侵入は、従来のバルクシリコン基板を用いた半導体装置で採用されている可動イオン侵入を防止する構造では十分に防げないことも問題とされつつある。
【０００５】
これに対して、特開平７−２２６４９２号に開示されている半導体装置の場合、ＳＯＩ基板上に形成された半導体素子の配置が、半導体チップの端面からのイオン汚染による誤動作を防止しうる位置に規定されている。また、同公報においては、半導体チップの端面と素子領域との間に、ナトリウム等の陽イオンが酸化膜中を拡散してきたことを検出するセンサーを配置することで可動イオンによる誤動作の発生を未然に防ごうとする技術が開示されている。
【０００６】
一方、特開２０００−２２３６８４号公報に開示されている半導体デバイスの場合、チップのフィールド領域におけるチップ周辺にコンタクト・トレンチをリング形状に形成して多結晶シリコンで埋め込むことにより、ダイシングした後の汚染からチップを保護せんとしている。
【０００７】
【発明が解決しようとする課題】
しかし、特開平７−２２６４９２号公報に開示された半導体装置の場合、半導体チップの端面から素子領域までの間に可動イオン侵入を防止する領域を設けなければならず、その分だけチップ面積を大きくする必要がある。例えば携帯情報端末などの用途において搭載するためにはさらなる小型化が要求されているのに対して、このような従来構造では、小型化が困難であり、対応することができない。
【０００８】
さらに、半導体装置が使用される温度や雰囲気などの条件によっては可動イオンの侵入・拡散が加速されるため、このような侵入防止領域を設けたとしても半導体装置のライフが短くなるなど、外的影響を受けやすい点も問題である。
【０００９】
一方、特開２０００−２２３６８４号公報に開示された半導体デバイスの場合、コンタクト・トレンチからなるガードリングを形成して多結晶シリコンで埋め込むことにより保護せんとするが、そのガードリングの幅を縮小することが困難である。何故ならば、可動イオンがガードリングを通過しないようにするためには、埋め込み多結晶シリコンの粒径よりもガードリングの幅が大きい必要があるからである。つまり、ガードリングを埋め込む多結晶シリコンの粒径によってガードリングの幅の最小値が制限され、さらなる縮小が困難である。
【００１０】
またさらに、特開２０００−２２３６８４号公報に開示されているコンタクト・トレンチの製造方法は、多くの製造工程を必要とする煩雑なものであり、コストが増大する点も問題である。
【００１１】
さらにまた、製造過程においてウェーハ表面の平坦性が劣化しやすいため、層間絶縁膜の表面の凹凸が増大して多層配線時に配線が断線することも懸念され、歩留まり低下を招く虞もある。
【００１２】
本発明は、かかる課題の認識に基づいてなされたものである。すなわち、その目的は、可動イオンの侵入による素子特性劣化を確実に防止し、小型で製造コストの低いＳＯＩ基板を用いた半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
上記目的を達成するため、本発明の一態様において前提となる半導体装置は、支持基板と、前記支持基板の上に設けられた絶縁層と、前記絶縁層の上に設けられた複数の半導体素子と、前記複数の半導体素子を取り囲むように半導体装置の端部または端部近傍において前記絶縁層に設けられたトレンチと、前記トレンチを埋め込むように設けられた第１の非晶質の絶縁体膜と、前記第１の非晶質の絶縁体膜に接触して前記トレンチの上から前記複数の半導体素子の上を覆うように設けられ、前記第１の非晶質の絶縁膜とは材質の異なる第２の非晶質の絶縁体膜と、を備えたことを特徴とする。
【００１３】
すなわち、半導体装置の端部となるダイシングライン上あるいはその近傍において、半導体素子の周囲にトレンチを形成し、非晶質の絶縁体膜で埋め込むことにより、絶縁層を介した可動イオンなどの不純物の侵入を防ぐことができる。
【００１４】
なお、ここで、トレンチは半導体素子の周囲に連続的に形成することが望ましいが、必ずしも厳密に連続的である必要はなく、半導体素子を取り囲むように、不連続なトレンチを２重あるいは３重あるいはそれ以上の略同心円状に設けて、非晶質の絶縁体膜で埋め込んでもよい。
【００１５】
ここで、「半導体素子」とは、半導体からなる部分を有し、抵抗作用、容量作用、誘導作用、スイッチング作用などの電気的な作用を奏する素子をいうものとする。具体的には、例えば、抵抗、コンデンサ、コイル、ダイオード、トランジスタ、サイリスタ、などを包含する。また、メモリ素子のための電荷蓄積ウエルなども包含し、さらに、発光機能や受光機能を有するものも包含する。
【００１６】
ここで、前記トレンチは、前記絶縁層を貫通して前記支持基板の内部にまで達するものとすることができる。
【００１７】
また、前記トレンチの内壁面に、前記非晶質の絶縁体膜とは異なる絶縁物からなる層が設けられたものとすることができる。
【００１８】
また、前記トレンチの下の前記支持基板に不純物が導入された領域が形成されてなるものとすることができる。
【００１９】
また、前記トレンチの側壁に接することなく前記非晶質の絶縁体膜を貫通して前記トレンチ底部において前記支持基板に接続された導電領域が設けられたものとすることができる。
【００２０】
この場合に、この導電領域は、タングステン（Ｗ）、タンタル（Ｔａ）、窒化チタニウム（ＴｉＮｘ）、またはボロン（Ｂ）あるいはリン（Ｐ）を１０１８ｃｍ−３ 以上添加した多結晶シリコンからなるものとすることができる。
【００２１】
そして、この導電領域に対して、前記半導体層の電圧ノードよりも正の電圧を印加することができる。
【００２２】
また、前記支持基板は導電性基板からなり、その前記半導体素子に対面した領域の電位を、前記半導体素子の電圧ノードに対して負にすることができる。
【００２３】
また、前記トレンチは、前記半導体装置の端に設けられ、前記トレンチの底部が前記半導体装置の端面と接するものとすることができる。
【００２４】
または、本発明の半導体装置は、支持基板と、前記支持基板の上に設けられた絶縁層と、前記絶縁層の上に設けられた複数の半導体素子と、前記複数の半導体素子を取り囲むように前記絶縁層の上に設けられたガードリング半導体層と、前記ガードリング半導体層と前記絶縁層を貫通して前記支持基板に至る欠陥領域と、前記欠陥領域と前記複数の半導体素子の上を覆うように設けられた非晶質の絶縁体膜と、を備え、
前記絶縁層における前記欠陥領域は、不純物を１０１９ｃｍ−３ 以上含有することを特徴とする。
【００２５】
ここで、上述のいずれの半導体装置においても、前記非晶質の絶縁体膜は、シリケートガラスまたはシリコン酸化物からなり、且つ、リン（Ｐ）、ボロン（Ｂ）、砒素（Ａｓ）及び窒素（Ｎ）からなる群より選択された少なくとも１つの元素を１０１９ｃｍ−３ 以上含有することを特徴とするものとすることができる。
【００２６】
また、前記非晶質の絶縁体膜は、シリコン窒化物またはシリコン・オキシナイトライドからなることを特徴とすることができる。
【００２７】
一方、本発明の半導体装置の製造方法は、 支持基板と、前記支持基板の上に設けられた絶縁層と、前記絶縁層の上に設けられた半導体層と、を有するウェーハの一部を選択的にエッチングすることにより、所定領域の周囲を取り囲み前記半導体層と前記絶縁層を貫通して前記支持基板に達するトレンチを形成する第１の工程と、前記第１の工程の後に前記トレンチを埋め込むように第１の非晶質の絶縁体膜を形成する第２の工程と、前記第２の工程の後に前記所定領域において前記半導体層に半導体素子を形成する第３の工程と、前記第３の工程の後に前記トレンチに埋め込まれた前記第１の非晶質の絶縁体膜と前記所定領域に形成された前記半導体素子とを覆うように第２の非晶質の絶縁体膜を形成する工程と、を備えたことを特徴とする。
【００２８】
ここで、前記非晶質の絶縁体膜の形成は、堆積による工程によって形成することができる。
【００２９】
また、前記非晶質の絶縁体膜の形成は、リン（Ｐ）またはボロン（Ｂ）、ヒ素（Ａｓ）、あるいは窒素（Ｎ）をイオン注入する工程を含むものとすることができる。
【００３０】
一方、前記複数の半導体素子の少なくともいずれかは、ＭＩＳＦＥＴとすることができる。
【００３１】
そして、前記ＭＩＳＦＥＴは、電気的にフローティングになった電荷蓄積層を構成要素としたＭＩＳＦＥＴを含むものとすることができる。
【００３２】
また、前記ＭＩＳＦＥＴは、ＥＥＰＲＯＭからなるものとすることができる。
【００３３】
または、前記ＭＩＳＦＥＴは、完全空乏型ＭＩＳＦＥＴを含むものとすることができる。
【００３４】
【発明の実施の形態】
以下、具体例を参照しつつ本発明の実施の形態について詳細に説明する。
【００３５】
図１は、本発明の関連技術にかかる半導体装置の断面図である。同図は、ＳＯＩ基板上に形成した半導体装置の端部付近の断面構造を例示し、符号Ｓで表した側面が半導体チップの端面に相当する。
【００３６】
その構造について説明すると、シリコンなどからなる支持基板１の上に、酸化シリコンなどからなる埋め込み絶縁層２が設けられ、この埋め込み絶縁層の上には、半導体層３が設けられている。これら半導体層３は、素子分離領域４により島状に分離され、それぞれの半導体層３を利用して電界効果トランジスタ（ＦＥＴ）が形成されている。すなわち、半導体層３には、チャネル領域３ａとソース・ドレイン領域３ｂとが形成され、チャネル領域３ａの上にはゲート絶縁膜５を介してゲート電極６が設けられている。
【００３７】
さて、埋め込み絶縁層２には、半導体装置の端面Ｓの近くにおいて、支持基板１に達するトレンチＴが形成され、このトレンチＴを埋め込み、さらに半導体素子の上を連続的に覆うように、パッシベーション膜８が形成されている。このようにして、半導体装置の端面Ｓの近傍において、半導体装置を取り囲むようにガードリング７が形成されている。
【００３８】
なお、後に図１９に関して説明するように、ガードリング７は半導体装置を取り囲むように連続的に形成することが望ましいが、本発明はこれに限定されず、例えば、一部に不連続箇所を有するガードリングを設けてもよい。
【００３９】
パッシベーション膜８は、ドーパントとしてボロン（Ｂ）、リン（Ｐ）または砒素（Ａｓ）を１０１９ｃｍ−３〜１０２２ｃｍ−３添加した、非晶質の絶縁体材料からなる。その材料としては、具体的には、例えば、シリケートガラス、シリコン窒化膜またはシリコン・オキシナイトライド膜などを挙げることができる。
【００４０】
リン（Ｐ）などを含有するこれら材料には、「リンゲッタリング」などと称されるゲッタリング効果がある。すなわち、鉄（Ｆｅ）やナトリウム（Ｎａ）、カリウム（Ｋ）などの不純物を捕獲する能力が通常のシリコン酸化膜より高い。これは、これらボロン（Ｂ）、リン（Ｐ）または砒素（Ａｓ）のドーパントを添加したパッシベーション膜８において、不純物元素の固溶限が増大するためであると考えられる。
【００４１】
本発明の半導体装置においては、半導体装置の端面Ｓの付近において、埋め込み絶縁層２を貫通するトレンチＴを設け、このようなドーパントを高濃度に添加したパッシベーション膜８により埋め込んだガードリング７を設けている。こうすることにより、半導体装置の端面Ｓから埋め込み絶縁層２に侵入した、鉄（Ｆｅ）やナトリウム（Ｎａ）、カリウム（Ｋ）などの不純物は、ガードリング７の部分においてパッシベーション膜８によって確実にゲッタリング（捕獲）される。
つまり、本発明によれば、不純物に対するゲッタリング作用を有するドーパントを高濃度に添加したパッシベーション膜８により、埋め込み絶縁層２からのナトリウム（Ｎａ）やカリウム（Ｋ）などの可動イオンのトランジスタ領域への侵入を確実に防ぐことができる。
【００４２】
また、本発明によれば、このようなパッシベーション膜８によってトレンチＴを埋め込むと同時に、半導体素子の上も一体的且つ連続的に覆って保護している。つまり、ナトリウム（Ｎａ）やカリウム（Ｋ）などの可動イオンに対して、半導体装置の端面Ｓからの侵入のみならず、表面側からの侵入も確実に防ぐことができる。その結果として、内部に形成さけた半導体素子は、外部からの可動イオン不純物の侵入から確実に保護され、特性劣化や動作不良などの問題を解消することができる。
【００４３】
さらにまた、本発明においては、パッシベーション膜８を非晶質の材料により形成することにより、ナトリウム（Ｎａ）やカリウム（Ｋ）などの粒界拡散が生じない。例えば、特開２０００−２２３６８４号公報に開示されているような多結晶シリコンや結晶金属のみでガードリングを形成した従来例では、多結晶の結晶方位や結晶粒界に沿った金属拡散が生じやすく、また、不純物拡散を確実に抑えるためには、最低でも結晶粒径の数倍以上のガードリング幅を確保する必要がある。
【００４４】
例えば、リン（Ｐ）を１０２０ｃｍ−３以上ドープして、９００℃で６０分以上アニールしたシリコンの結晶粒は０．１μｍ以上に成長する。従って、ガードリング幅を０．３μｍ以下とするような微細化は、現実的には困難である。また、結晶粒径は熱履歴により大きく変化するため、プロセス条件を変更するような場合には、ガードリングの幅も再設計する必要がある。
【００４５】
これに対して、本発明によれば、ガードリング７を構成するパッシベーション膜８は非晶質の材料により形成されているため、不純物の粒界拡散が生ずることはなく、不純物の侵入を確実に防ぐことができる。同時に、ガードリング７の幅Ｗを狭く形成することができるので、半導体装置の全体のサイズを縮小することが可能となる。
【００４６】
また、本発明によれば、ガードリング７の幅をプロセス熱変更によっても変更する必要はなく、容易に実施することができる。さらに、多結晶シリコン膜と異なり絶縁膜で形成されたパッシベーション膜８は、その上に配線層を絶縁膜の厚膜化なしに配置することも可能であり、配線に用いられる面積をより大きく確保することができる。
【００４７】
次に、本具体例の半導体装置の製造方法について説明する。
【００４８】
図２は、本具体例の半導体装置の製造方法の要部を表す工程断面図である。
【００４９】
まず、同図（ａ）に表したように、ＳＯＩ基板の上に半導体素子を形成する。具体的には、例えばシリコンからなる支持基板１と、例えば１ｎｍ〜１μｍの厚さからなる埋め込み絶縁層２と、例えば１ｎｍ〜１μｍの厚さのシリコンからなるＳＯＩ層３で構成されるＳＯＩ基板を用意する。そして、その表面に素子分離領域４を形成し、ゲート絶縁膜５、ゲート電極６、そしてソース・ドレイン領域７からなるＭＩＳＦＥＴを形成する。素子分離領域４の形成方法としては、例えばＳＴＩ（Shallow Trench Isolation）法を用いると素子集積化には有利であるが、ＬＯＣＯＳ（LOCal Oxidation of Silicon）法により素子分離領域４を形成しても良い。
【００５０】
次に、図２（ｂ）に表したように、トレンチＴを形成する。具体的には、ウェーハ表面にレジスト９を形成し、フォトリソグラフィとエッチングにより、素子分離領域４と埋め込み絶縁層２の一部を支持基板１までエッチングしてトレンチＴを形成する。
【００５１】
次に、図２（ｃ）に表したように、パッシベーション膜８を形成する。具体的には、ボロン（Ｂ）、リン（Ｐ）または砒素（Ａｓ）を１０１９ｃｍ−３〜１０２２ｃｍ−３添加したシリケートガラス、またはシリコン窒化膜やオキシナイトライド膜からなるパッシベーション膜８を堆積する。この後、所定の配線工程とダイシング工程を経て、図１の半導体装置が完成する。
【００５２】
以上、本発明の関連技術にかかる半導体装置及びその製造方法について説明した。
【００５３】
以下、本発明の具体例として半導体装置及びその製造方法について説明する。なお、以下の図面については、図１乃至図２に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
【００５４】
図３（ａ）及び（ｂ）は、本発明に付加可能な特徴を有する半導体装置の一部断面図である。
【００５５】
図３（ａ）に表した本具体例においては、パッシベーション膜を堆積する前に、１ｎｍ〜１μｍのＴＥＯＳ（Tetra EthOxy Silane）膜１０を堆積する。薄膜のＴＥＯＳ膜１０上に例えばリン酸化膜のパッシベーション膜８が埋め込まれるので、可動イオンの素子領域３への侵入を防止することができる。
【００５６】
可動イオンの侵入をさらに防止するために、図３（ｂ）に表したように、ガードリング７の下に、高不純物濃度領域１１を設けることができる。具体的には、図２（ｂ）のトレンチ形成後、例えばリン（Ｐ）やボロン（Ｂ）、ＢＦ２、ヒ素（Ａｓ）などを１０１５ｃｍ−２以上のドーズ量となるように注入して、高不純物濃度領域１１を形成する。しかる後に、ＴＥＯＳ膜１０、パッシベーション膜８を堆積する。このような高不純物濃度領域１１は、外部から侵入するナトリウム（Ｎａ）などの可動イオンなどに対して、ゲッタリング作用を有する。つまり、外来不純物を捕獲して半導体装置内への侵入を防ぐ役割を有する。
【００５７】
図４（ａ）及び（ｂ）は、本発明に付加可能な特徴を有する半導体装置の一部断面図である。
【００５８】
図４（ａ）に表した半導体装置の場合、パッシベーション膜８を堆積する前に、１ｎｍ〜１μｍのＴＥＯＳ膜１０を堆積して、層厚１ｎｍ〜１μｍのシリコン窒化物やシリコン・オキシナイトライドからなる窒化膜１２を堆積する。このような窒化膜１２は、ナトリウム（Ｎａ）やカリウム（Ｋ）の透過をより確実に防止することができる。
【００５９】
また、図４の（ｂ）に表したように、ガードリング７の下に、高不純物濃度領域１１を設けることができる。この場合も、具体的には、図２（ｂ）のトレンチ形成後、例えばリン（Ｐ）やボロン（Ｂ）、ＢＦ２、ヒ素（Ａｓ）などを１０１５ｃｍ−２以上のドーズ量となるように注入して、高不純物濃度領域１１を形成する。しかる後に、ＴＥＯＳ膜１０、パッシベーション膜８を堆積する。このような高不純物濃度領域１１は、外部から侵入するナトリウム（Ｎａ）などの可動イオンなどに対して、ゲッタリング作用を有する。つまり、外来不純物を捕獲して半導体装置内への侵入を防ぐ役割を有する。
【００６０】
図５は、本発明に付加可能な特徴を有する半導体装置の一部断面図である。同図に表した半導体装置の場合、ガードリング７が支持基板１の内部まで達するように形成されている。また、ガードリング７の部分において支持基板１に設けられたトレンチＴの内壁面には、シリコン酸化膜１３が形成されている。
【００６１】
このように、支持基板１の内部まで達するガードリング７を形成すると、半導体装置の端面Ｓからの可動イオンの侵入はさらに強固に防止される。すなわち、半導体装置７の端面Ｓから埋め込み絶縁層２に侵入した可動イオンの侵入経路としては、パッシベーション膜８と支持基板１との界面が考えられる。これに対して、本具体例の如く、ガードリング７を支持基板１の内部に達するように形成すると、界面に沿った侵入経路のパスが長くなり、しかも、この経路には酸化シリコン膜１３が形成されているため、支持基板１とパッシベーション膜８との密着性が向上して可動イオンの侵入、拡散をより強固に阻止することができる。
【００６２】
図６は、図５に表した半導体装置の製造方法の要部を表す工程断面図である。
【００６３】
同図については、図２に関して前述したものと同様の要素、工程には、同一の符号を付して詳細な説明は省略する。
【００６４】
その工程の概略について説明すると、まず、図６（ａ）に表したように、ＳＯＩ基板の半導体層３を素子分離層４により島状に分離する。ここで形成する素子分離層としては、その一部に半導体層３を残して形成した浅い素子分離層１４を形成することもできる。このような浅い素子分離層１４は、半導体素子のボディの電位を制御したり、フィールドシールド（field shield）に用いたりすることができる。そして、チャネル濃度を調整するためのイオン注入を行うために、シリコン酸化膜１５を形成し、フォトリソグラフィとイオン注入により、それぞれのＭＩＳＦＥＴのために、所望のチャネル不純物を添加する。
【００６５】
次に、図６（ｂ）に表したように、レジスト９を形成し、フォトリソグラフィとエッチングにより、素子分離層４、埋め込み絶縁層２をエッチングする。このフォトレジストとエッチングの工程は、フォトリソグラフィ工程においてマスク合わせのためなどに利用する「バーニヤ」や「マーク」を見えるようにするためのエッチング工程としても用いることができる。このためにも、トレンチＴは、支持基板１もエッチングしてその内部に達するように形成することが望ましい。つまり、トレンチＴは、チップ周辺、もしくは、可動イオン侵入を防ぎたい領域を取り囲む領域に形成するとともに、「バーニヤ」や「マーク」の部分にもエッチング形成することができる。
【００６６】
次に、図６（ｃ）に表したように、ＭＩＳＦＥＴなどの半導体素子を形成する工程を実施する。ここで、半導体層３の表面を酸化させてゲート絶縁膜５を形成する場合、トレンチＴの底部の支持基板１の内壁面も同時に酸化させて膜厚が０．３ｎｍ〜１００ｎｍの薄いシリコン酸化膜１３を同時に形成することも可能である。
【００６７】
そして、ボロン（Ｂ）、リン（Ｐ）または砒素（Ａｓ）を１０１９ｃｍ−３〜１０２２ｃｍ−３添加したシリケートガラス、またはシリコン窒化膜やオキシナイトライド膜からなるパッシベーション膜８を堆積し、配線工程、ダイシング工程を経て、図５の半導体装置が完成する。
【００６８】
図５の半導体装置によると、支持基板１に達するガードリング７を設けることにより、素子領域への可動イオンの侵入をさらに強固に防止することができる。さらに、図６に例示した製造方法によると、従来のフォトリソグラフィ工程の回数を増やすことなく、可動イオンの保護機能を付加することが可能となる。
【００６９】
図７は、本発明に付加可能な特徴を有する半導体装置の一部断面図である。同図に表した半導体装置の場合、ガードリング７の下の支持基板１の部分に高不純物濃度領域１１がさらに形成されている。高不純物濃度領域１１は、図６（ｂ）に表した工程において、トレンチＴを形成した後で、例えばリン（Ｐ）やボロン（Ｂ）、ＢＦ２、ヒ素（Ａｓ）などを１０１５ｃｍ−２以上のドーズ量で注入することにより形成することができる。あるいは、図６（ｃ）に表した工程において、ＭＩＳＦＥＴのソース・ドレイン領域３ｂを形成するためのイオン注入の時、もしくは、ゲート電極６として多結晶シリコンを用いた場合に、この多結晶シリコンへのイオン注入時に同時にトレンチＴの領域へイオン注入することにより形成しても良い。
【００７０】
図８は、本発明の製造方法により得られる半導体装置の一部断面図である。同図に表した半導体装置の場合、ガードリング７を形成するためのトレンチＴの部分は第１のパッシベーション膜１６により先に埋め込まれ、その後に表面側に第２のパッシベーション膜８が形成される。これら第１及び第２のパッシベーション膜１６、８は、形成後は一体となり、可動イオンの侵入を確実に阻止することができる。
【００７１】
図９は、図８に表した半導体装置の製造方法の要部を表す工程断面図である。同図については、図２あるいは図６に関して前述したものと同様の要素、工程については同一の符号を付して詳細な説明は省略する。
【００７２】
この工程の要部について概説すると、まず、図９（ａ）に表したように、ＳＯＩ基板の半導体層３を素子分離層４により島状に分離する。素子分離層４の形成には、前述したようにＳＴＩ法やＬＯＣＯＳ法などを用いることができる。
【００７３】
そして、チャネル領域３ａのキャリア濃度を調整するためのイオン注入を行うため、シリコン酸化膜１５を形成し、フォトリソグラフィとイオン注入により、各ＭＩＳＦＥＴ領域に所望のチャネル不純物を添加する。
【００７４】
次に、図９（ｂ）に表したように、ウェーハ表面に１０ｎｍ〜１μｍの厚さのシリコン窒化膜からなる保護膜１７を堆積する。さらに、レジスト９を形成し、フォトレジストとエッチングにより、シリコン窒化膜１７、素子分離層４、埋め込み絶縁層２、支持基板１をエッチングしてトレンチＴを形成する。このフォトレジストとエッチングの工程は、前述したように、「バーニヤ」や「マーク」を見えるようにするため工程と兼ねることができる。
【００７５】
次に、図９（ｃ）に表したように、ボロン（Ｂ）、リン（Ｐ）または砒素（Ａｓ）を１０１９ｃｍ−３〜１０２２ｃｍ−３添加したシリケートガラス、またはシリコン窒化膜やオキシナイトライド膜からなる第１のパッシベーション膜１６を堆積してトレンチＴを埋め込み、さらにウェーハ表面を平坦化する。
【００７６】
その後、ＭＩＳＦＥＴなどの半導体素子を形成し、さらに、その上に、ボロン（Ｂ））、リン（Ｐ）または砒素（Ａｓ）を１０１９ｃｍ−３〜１０２２ｃｍ−３添加したシリケートガラス、またはシリコン窒化膜やオキシナイトライド膜からなる第２のパッシベーション膜８をウェーハ表面に堆積し、配線工程、ダイシング工程を経て、図８の半導体装置が完成する。
【００７７】
本具体例の半導体装置においても、支持基板１に内部に達するガードリング７を設けることにより、素子領域（半導体層３）への可動イオンの侵入をより強固に防止することができる。
【００７８】
さらに、図９に例示した製造方法によれば、ガードリング７へのパッシベーション膜の埋め込みを２回に分け、トレンチＴを形成した直後に第１のパッシベーション膜１６により埋め込みを実施するので、トレンチＴの内部の汚染を防ぐことができる。すなわち、トレンチＴの形成後に、半導体素子の形成などのプロセスに晒すと、その内壁面に不純物が付着したり、表面が変質する可能性がある。このような不純物や表面の変成層は、パッシベーション膜との密着性を損ね、可動イオンの侵入を容易にする虞もある。
【００７９】
これに対して、本具体例によれば、トレンチＴを形成後に、直ちに第１のパッシベーション膜１６により埋め込んでしまうので、このような問題が生ずる虞はない。また、第１のパッシベーション膜１６の上に同様の材質の第２のパッシベーション膜８を堆積すると、両者は、密着して一体となり、「継ぎ目」は実質的に消失する。従って、両者の接合面から可動イオンが侵入しやすくなる、といった新たな問題が生ずる虞もない。
【００８０】
また、本具体例においても、従来のフォトリソグラフィ工程の回数を増やすことなく、ガードリング７を形成して可動イオンの保護機能を付加することが可能となる。
【００８１】
図１０は、図９に表した製造方法を応用したもうひとつの半導体装置の要部断面構造を表す模式図である。すなわち、同図に表した半導体装置においては、図９の製造方法を応用することにより、第１のパッシベーション膜１６の上に、材質の異なる第２のパッシベーション膜８ｂを堆積している。
このように第１のパッシベーション膜１６と第２のパッシベーション膜８ｂの材質を変えることにより、可動イオンの侵入を防ぎつつ配線間容量を低減することが可能となる。例えば、第１のパッシベーション膜１６の材料として前述したような各種の非晶質材料を用いることにより、素子領域３へのアルカリイオンや鉄（Ｆｅ）イオン、銅（Ｃｕ）イオンなどの可動イオンの侵入を防ぐことができる。一方、第２のパッシベーション膜８ｂの材料として、誘電率が低い絶縁体などを用いると、配線間の寄生容量を下げることができ、半導体装置の配線遅延を抑制できるので、動作特性を向上させることができる。
第１のパッシベーション膜１６の材料としては、例えば、ボロン（Ｂ）、リン（Ｐ）または砒素（Ａｓ）を１０１９ｃｍ−３〜１０２２ｃｍ−３添加したシリケートガラス、またはシリコン窒化物やシリコン・オキシナイトライドなどを挙げることができる。
一方、この場合の第２のパッシベーション膜８ｂの材料としては、ＳｉＢＮやＳｉＯＢＮなどの無機系材料、あるいはＢＣＢ（divinyl siloxane bis-benzocyclobutne）ポリマーなどの有機系材料を挙げることができる。
図１１（ａ）は、本発明に付加可能な特徴を有する半導体装置の要部断面構造を表す模式図である。同図についても、図１乃至図９に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
【００８２】
本具体例の場合、支持基板１に接するように設けられたガードリング７を構成するパッシベーション膜８の中に、導電領域１８が設けられている。導電領域１８は、例えば、タングステン（Ｗ）、タンタル（Ｔａ）、窒化チタニウム（ＴｉＮｘ）、多結晶シリコン（Ｓｉ）などにより形成することができる。多結晶シリコンの場合、ボロン（Ｂ）あるいはリン（Ｐ）を１０１８ｃｍ−３以上添加するとよい。このような導電領域１８は、支持基板１に対する電気的なコンタクトとして利用することができる。すなわち、支持基板１の電位を任意に調節するための電極として利用できる。
【００８３】
また、導電領域１８の形成工程は、半導体素子のゲート６、ソース・ドレイン領域３ｂへのコンタクト形成時に同時に実施することが可能である。
【００８４】
図１１（ｂ）は、図１１（ａ）の導電領域１８付近を上方から眺めた平面透視図である。このように、導電領域１８をパッシベーション膜８により取り囲むことにより、導電領域１８を介した可動イオンの侵入を防ぐことができる。つまり、導電領域１８は、上述したような多結晶の金属や半導体などにより形成することが多いため、可動イオンの粒界拡散が生じやすい。これに対して、図１１（ｂ）に表したように、その周囲をパッシベーション膜８により取り囲んでいるので、ナトリウム（Ｎａ）やカリウム（Ｋ）、銅（Ｃｕ）や鉄（Ｆｅ）などの拡散侵入を防ぐことができる。
【００８５】
図１２は、本発明に付加可能な特徴を有する半導体装置の要部断面構造を表す模式図である。同図についても、図１乃至図１１に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
【００８６】
本具体例においては、図１１に関して前述した具体例の構造に対して、さらに、支持基板１に導電領域２３が設けられている。導電領域２３は、コンタクトとなる導電領域１８から半導体素子の下部まで延設されている。このような導電領域２３は、例えばフォトリソグラフィと、半導体層３及び埋め込み絶縁層２を貫通するイオン注入により支持基板１の表面付近に不純物を添加することにより形成できる。
【００８７】
導電領域２３に対して、半導体素子の領域（半導体層３）の電圧ノードに対して負の電位を印加することにより、ナトリウム（Ｎａ）やカリウム（Ｋ）などの陽イオンが半導体素子の領域へ侵入するのを防止することが可能である。導電領域１８は、このように支持基板１に電位を印加するためのコンタクトとして作用する。
【００８８】
図１３（ａ）は、本発明の具体例としての半導体装置の要部断面構造を表す模式図である。同図についても、図１乃至図１２に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
【００８９】
本具体例においては、第１のパッシベーション膜１６と第２のパッシベーション膜８とが別々に形成され、また、導電領域１８とコンタクト１９も別々に形成されている。この構造は、例えば、図９（ｃ）に表した工程において、第１のパッシベーション膜１６を形成するときに、導電領域１８も埋め込んで形成することができる。さらに、第２のパッシベーション膜８の形成後に、ゲート電極６、ソース・ドレイン領域７、そして導電領域１８へのコンタクト１９を形成すればよい。
【００９０】
図１３（ｂ）は、導電領域１８の周辺を上方から眺めた平面透視図である。
【００９１】
導電領域１８は、チップ周辺、または可動イオン侵入を防ぎたい領域の周囲を取り囲むように形成することが可能である。また、この場合に、導電領域１８とコンタクト１９に、半導体層３の電圧ノードよりも正の電圧を印加することにより、ナトリウム（Ｎａ）やカリウム（Ｋ）などの陽イオンの侵入を防止する効果を得ることが可能である。つまり、チップの周囲を取り囲むように設けられた導電領域１８に正の電位を印加することにより、外部からの陽イオンに対して反発力を作用させて侵入を積極的に阻止することができる。
【００９２】
図１４は、本発明の関連技術の具体例としての半導体装置の要部断面構造を表す模式図である。同図についても、図１乃至図１３に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
【００９３】
本具体例においては、半導体装置の端面Ｓの近傍において、チップの周囲を取り囲むように欠陥領域２０が設けられている。欠陥領域２０は、埋め込み絶縁層２を貫通して支持基板１に達するように形成され、不純物に対するゲッタリング作用を有する。つまり、欠陥領域２０は、外部からの可動イオンなどの侵入を防ぐガードリングとして作用する。
【００９４】
図１５は、本具体例の半導体装置の製造方法の要部を表す工程断面図である。
【００９５】
まず、図１５（ａ）に表したように、ＳＯＩ基板の表面に素子分離層４を形成して、半導体層３を島状に分離する。
【００９６】
次に、図１５（ｂ）に表したように、チップ周辺もしくは一部の素子領域の周囲において、埋め込み絶縁層２に不純物を導入して欠陥領域２０を形成する。具体的には、レジスト９を形成し、フォトリソグラフィとイオン注入により、例えばリン（Ｐ）やボロン（Ｂ）、ＢＦ２、ヒ素（Ａｓ）、窒素（Ｎ）などの不純物を導入する。不純物の添加量としては、埋め込み絶縁層２の中で１０１９ｃｍ−３以上となるようし、素子分離層４と埋め込み絶縁層２を貫通して支持基板１に達するように導入することが望ましい。欠陥を形成して不純物ゲッタリング能力を向上させるためには、５０ｅＶ〜１ＭｅＶの範囲内のエネルギーで、１０１５ｃｍ−２以上のドーズ量で注入することが望ましい。
【００９７】
次に、図１５（ｃ）に表したように、半導体層３の上にＭＩＳＦＥＴ等の半導体素子を形成する。そして、例えば、ボロン（Ｂ）、リン（Ｐ）または砒素（Ａｓ）を１０１９ｃｍ−３〜１０２２ｃｍ−３添加したシリケートガラス、またはシリコン窒化膜やオキシナイトライド膜からなるパッシベーション膜８を０．０１〜１０μｍの範囲の厚さで堆積し、配線工程、ダイシング工程を経て、図１４の半導体装置が完成する。
【００９８】
イオン打ち込みなどによって形成された欠陥領域２０には、鉄（Ｆｅ）や銅（Ｃｕ）をゲッタリングする能力がある。これは、例えば、「シリコン＝結晶成長とウェーハ加工」（培風館、アドバンスドエレクトロニクスシリーズ、１９９４年発行、ｐ．２３９）にも説明されている。さらに、リン酸化物には、リンゲッタリングとして良く知られているように、鉄（Ｆｅ）、ナトリウム（Ｎａ）やカリウム（Ｋ）を、不純物添加していないシリコン酸化膜よりも大量に捕獲する作用がある。これは、リン酸化物においては、金属の固溶限が増大してゲッタリング能力が高くなるからである。
【００９９】
よって、本具体例の半導体装置は、不純物が高濃度添加された欠陥領域２０により、埋め込み絶縁層からのナトリウム（Ｎａ）やカリウム（Ｋ），または、鉄（Ｆｅ）や銅（Ｃｕ）などの可動イオンの素子領域（半導体層３）への侵入が防がれる。また、このような欠陥領域２０においては、鉄（Ｆｅ）や銅（Ｃｕ）、ナトリウム（Ｎａ）やカリウム（Ｋ）などの粒界拡散は生じないから、結晶粒径によるサイズの制限は生じない。つまり、欠陥領域２０は、非晶質の材料により構成されているので、その幅Ｗを狭くすることができる。
【０１００】
前述したように、特開２０００−２２３６８４号公報に記載されている半導体デバイスなどの従来例の場合、多結晶シリコンや結晶金属のみでガードリングを形成しているので、多結晶の結晶方位や結晶粒界に沿った金属拡散が生じるため、不純物拡散を有効に抑えるためには、結晶粒幅の数倍にガードリングの幅を確保する必要がある。
【０１０１】
これに対して、本具体例においても、ガードリング７を非晶質の膜により構成できるので、ガードリングをプロセス熱変更によっても変更する必要はなく、容易に実施することができる。さらに、多結晶シリコン膜と異なり、絶縁膜で形成されているため、その上に配線層を絶縁膜の厚膜化なしに配置することも可能であり、より配線に用いられる面積を大きく確保することができる。
【０１０２】
ここで、本具体例において、欠陥領域２０に注入する不純物としては、リン（Ｐ）やヒ素（Ａｓ）のみならず、例えば窒素（Ｎ）でもよい。この場合のドーズ量としては１０１６ｃｍ−２から１０２１ｃｍ−２の間となるようにする。この場合、欠陥領域２０はオキシナイトライド膜やシリコン窒化膜などに変質するため、やはりナトリウム（Ｎａ）やカリウム（Ｋ）を素子領域３へ透過させない効果を得ることができる。
【０１０３】
図１６は、本発明の関連技術の具体例としての半導体装置の要部断面構造を表す模式図である。同図についても、図１乃至図１５に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
【０１０４】
本具体例においては、半導体装置の端面Ｓの付近に設けるガードリング７として、欠陥領域２０とパッシベーション膜８とを積層させた構成を採用している。このようにしても、外部からの不純物イオンの侵入を防ぐことができる。
【０１０５】
図１７は、本具体例の半導体装置の製造方法の要部を表す工程断面図である。
【０１０６】
その要部について概説すると、まず、図１７（ａ）に表したように、ＳＯＩ基板の表面に素子分離層４を形成して、半導体層３を島状に分離する。ここでも、素子分離は、その一部に半導体層３を残して形成した素子分離層１４としてもよく、ボディ（半導体層３）の電位を制御したり、フィールドシールドに用いたりすることができる。
【０１０７】
そして、半導体層３のチャネル濃度を調整するためのイオン注入を行うため、シリコン酸化膜１５を形成し、フォトリソグラフィとイオン注入により、それぞれのＭＩＳＦＥＴのために所望のチャネル不純物を添加する。
【０１０８】
次に、フォトリソグラフィとエッチングにより、素子分離４の一部をエッチングしてトレンチＴを形成する。このフォトレジストとエッチングの工程も、「バーニヤ」や「マーク」を見えるようにするための工程と兼ねることができる。
【０１０９】
トレンチＴはガードリング７の一部を構成するものであるから、バーニヤやマークの他、チップの周辺、もしくは、可動イオン侵入を防ぎたい領域を取り囲むように形成する。
【０１１０】
次に、図１７（ｂ）に表したように、イオン注入により、不純物を高濃度添加して欠陥領域２０を形成する。不純物としては、例えばリン（Ｐ）やボロン（Ｂ）、ＢＦ２、ヒ素（Ａｓ）、窒素（Ｎ）などを用いることができ、不純物添加量としては、埋め込み絶縁層２の中で１０１９ｃｍ−３以上となるようし、埋め込み絶縁層２を貫通するように導入することが望ましい。ここでも、欠陥を形成して不純物ゲッタリング能力を向上させるためには、５０ｅＶ〜１ＭｅＶの範囲内のエネルギーで、１０１５ｃｍ−２以上のドーズ量で注入することが望ましい。
【０１１１】
次に、図１７（ｃ）に表したように、ＭＩＳＦＥＴを形成する工程を行う。
【０１１２】
そして、ボロン（Ｂ）、リン（Ｐ）または砒素（Ａｓ）を１０１９ｃｍ−３〜１０２２ｃｍ−３添加したシリケートガラス、またはシリコン窒化膜やオキシナイトライド膜からなるパッシベーション膜８を堆積し、配線工程、ダイシング工程を経て、図１６の半導体装置が完成する。
【０１１３】
本具体例によっても、欠陥領域２０とパッシベーション膜８との積層構造のガードリング７を設けることにより、素子領域への可動イオンの侵入を防止することができる。さらに、図１７に表した製造方法によれば、従来のフォトリソグラフィ工程の回数を増やすことなく、可動イオンの保護機能を付加することが可能となる。
【０１１４】
なお、本具体例においても、図１１乃至図１３に表したような、導電流域１８やコンタクト１９を付加することが可能であり、これらに関する同様の作用効果を得ることができる。
【０１１５】
図１８は、本発明の具体例としての半導体装置の要部断面構造を表す模式図である。同図についても、図１乃至図１７に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
【０１１６】
本具体例においては、ガードリングとなる半導体層２２とそれに接した埋め込み絶縁層２の領域に、選択的にイオン注入して、不純物を高濃度添加した欠陥領域２０が設けられている。
【０１１７】
欠陥領域２０を形成するための不純物には、ここでも、例えばリン（Ｐ）やボロン（Ｂ）、ＢＦ２、ヒ素（Ａｓ）、窒素（Ｎ）などが用いられ、不純物添加量としては、埋め込み絶縁層２の中で１０１９ｃｍ−３以上となるようにし、半導体層２２と埋め込み絶縁層２を貫通して支持基板１に達するように形成することが望ましい。また、前述したように、欠陥を形成して不純物ゲッタリング能力を向上させるためには、５０ｅＶ〜１ＭｅＶの範囲内のエネルギーで、１０１５ｃｍ−２以上のドーズで注入することが望ましい。
【０１１８】
ガードリング７の一部を構成する半導体層２２には、これまでに開示されているバルクシリコン基板で用いられているガードリングを形成してもよい。
【０１１９】
本具体例によれば、欠陥領域２０、半導体層２２からなるガードリング７によって素子領域（半導体層３）への可動イオンの侵入を防ぐことが可能である。また、半導体層２２を貫通する、高いドーズ量のイオン注入のため、ガードリング７の領域は非晶質化するので、可動イオンのゲッタリング能力が向上する。同時に、粒界拡散が生ずる虞もない。なお、非晶質化した半導体領域２２は、酸化工程により、半導体領域３より酸化が進むため薄膜化が促進されることがある。
【０１２０】
本具体例の半導体装置は、従来の製造工程に対して、選択的にイオン注入する工程を加えるだけで、可動イオンによる汚染を防ぐことが可能なので、バルクシリコン基板で使われてきた技術、素子のレイアウトをそのまま採用することができ、これまでのＬＳＩ設計を引き継ぐことが容易であるという利点も有する。
【０１２１】
図１９は、本発明の具体例としての半導体装置の平面構成を例示する平面透視図である。同図についても、図１乃至図１８に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
【０１２２】
すなわち、図１９は、本発明による半導体装置のチップの平面構成を例示する。複数の半導体領域３が形成され、これら半導体領域への可動イオンの侵入を防ぐために、チップの周囲を取り囲んで、ガードリング７が形成される。ここで、ガードリング７は、本発明の具体例として前述したいずれかの構成を有する。
【０１２３】
このように、半導体装置の全体を取り囲むようにガードリング７を設けることにより、半導体装置の内部全体を可動イオンなどの侵入から保護することができる。
【０１２４】
なお、図１９においてはガードリング７が連続的に形成された場合を例示したが、本発明はこれには限定されず、例えば、ガードリング７の一部に不連続箇所があってもよい。例えば、不連続を有するガードリングが２重あるいは３重以上の略同心円状に形成され、それぞれのガードリングの不連続箇所が互いにずれているようにすれば、不連続箇所を介した不純物の侵入を阻止することが可能である。
【０１２５】
図２０は、本発明の具体例としての半導体装置の平面構成を例示する平面透視図である。同図についても、図１乃至図１９に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
【０１２６】
すなわち、本具体例においても、半導体装置には複数の半導体領域３が形成され、これら半導体領域への可動イオンの侵入を防ぐために、装置全体の周囲を取り囲んで、ガードリング７が設けられている。
【０１２７】
但し、本具体例においては、ガードリング７はチップ端面Ｓに露出するように形成されており、さらなるチップ面積の縮小を実現している。
【０１２８】
図２１は、本発明の具体例としての半導体装置の平面構成を例示する平面透視図である。同図についても、図１乃至図２０に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
【０１２９】
すなわち、本具体例においても、半導体装置には複数の半導体領域３が形成され、これら半導体領域への可動イオンの侵入を防ぐために、装置全体の周囲を取り囲んで、ガードリング７が設けられている。
【０１３０】
さらに、ガードリング７の中には、支持基板１に接する導電領域１８が設けられており、基板電位１に任意の電位を印加可能としている。そして、図１１乃至図１２に関して前述したように、導電領域１８に所定の電位を印加することにより、支持基板１の電位を任意に固定し、且つ可動イオンなどの侵入の防止の効果をさらに高くすることができる。
【０１３１】
図２２は、本発明の具体例としての半導体装置の平面構成を例示する平面透視図である。同図についても、図１乃至図２１に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
【０１３２】
すなわち、本具体例においても、半導体装置には複数の半導体領域３が形成され、これら半導体領域への可動イオンの侵入を防ぐために、装置全体の周囲を取り囲んで、ガードリング７が設けられている。
【０１３３】
さらに、ガードリング７の中には、図１３に関して前述したように、支持基板１に接する導電領域１８が設けられており、その導電領域１８に接続されたコンタクト１９が設けられている。そして、図１３に関して前述したように、コンタクト１９に所定の電位を印加することにより、支持基板１の電位を任意に固定し、且つ可動イオンなどの侵入の防止の効果をさらに高くすることができる。
【０１３４】
図２３は、本発明の具体例としての半導体装置の平面構成を例示する平面透視図である。同図についても、図１乃至図２２に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
【０１３５】
すなわち、本具体例においても、半導体装置には複数の半導体領域３が形成されている。そして、これら半導体チップ中の一部の半導体領域への可動イオンの侵入を防ぐために、その周囲を取り囲んでガードリング７が設けられている。
【０１３６】
本具体例は、ガードリング７の形成による素子面積の損失を最小限にするために効果があるレイアウトである。また、メモリー・ロジック混載素子のような、機能の異なる素子を形成した時に、メモリーの誤動作を防ぐために選択的に可動イオン侵入を防ぐ構造としたような場合に用いることができる。
【０１３７】
また、本具体例においても、図１１乃至図１３に関して前述したような導電領域１８やコンタクト１９をガードリング７に設けることにより、同様の作用効果を得ることができる。
【０１３８】
以上、具体例を例示しつつ本発明の実施の形態について説明した。しかし、本発明は、上述した各具体例に限定されるものではない。
【０１３９】
例えば、ゲート絶縁膜５には、シリコン酸化膜厚換算で１ｎｍ〜１μｍ程度の熱酸化膜による酸化膜形成法や、３０ｋｅＶ程度の低加速エネルギーで酸素（Ｏ）を注入して酸化膜を形成する方法を用いてもよいし、シリコン酸化膜を堆積する方法、シリコン窒化膜を堆積する方法、またはこれらを組み合わせた方法をでもよい。
【０１４０】
また、シリコンをシリコン酸化膜やシリコン窒化膜に変換するこれらの方法以外に、例えば酸素イオンを堆積したシリコンに注入する方法や、堆積したシリコンを酸化する方法を用いてもかまわない。
【０１４１】
また、これらの絶縁膜に、シリコン窒化膜、その他タンタル酸化膜、チタン酸化膜、チタン酸ストロンチウムやチタン酸バリウム、チタン酸ジルコニウム鉛、ジルコニウム酸化膜やジルコニウムシリケートなどの強誘電体膜、常誘電体膜の単層膜またはそれらの複合膜を用いることもできる。
【０１４２】
また、素子分離としては、トレンチ分離による素子分離や、ＬＯＣＯＳ素子分離膜や、リセス型（Recessed）ＬＯＣＯＳや改良ＬＯＣＯＳ法、またはフィールドシールド分離を用いても良いし、これらを組み合わせてもよい。
【０１４３】
さらに、ゲート電極６は、多結晶シリコン以外の単結晶シリコン、ポーラス（多孔質）シリコン、アモルファスシリコン、ＳｉＧｅ混晶、ＳｉＣ混晶、ガリウム砒素（ＧａＡｓ）などの半導体材料や、タングステン（Ｗ）、タンタル（Ｔａ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、コバルト（Ｃｏ）、白金（Ｐｔ）、パラジウム（Ｐｄ）などの金属あるいはそれらのシリサイドを用いることもできる。さらに、これらの積層構造としても良い。
【０１４４】
【発明の効果】
以上詳述したように、本発明によれば、以下に示す可動イオン侵入を防いだ、ＳＯＩ基板を用いた半導体装置を実現することが可能である。
【０１４５】
可動イオン侵入を防止する領域の幅が狭くなったことにより、素子の小型化が可能である。さらに、チップ端面に可動イオン侵入の防止領域を形成することが可能なので、より小型化することが可能である。
【０１４６】
また、不純物を高濃度化した絶縁体領域を、１×１０１６ｃｍ−２以上の高いドーズ量でイオン注入して形成すると、損傷領域が形成されるため、可動イオンや、重金属のゲッタリング能力がさらに向上する。
【０１４７】
本発明による半導体装置は、低製造コストで実現することが可能である。また、多層配線における、パッシベーション膜の平坦性の劣化が小さく、歩留まりの低下も抑制される。
【図面の簡単な説明】
【図１】 本発明の関連技術にかかる半導体装置の断面図である。
【図２】 図１の具体例の半導体装置の製造方法の要部を表す工程断面図である。
【図３】 （ａ）及び（ｂ）は、それぞれ本発明に付加可能な特徴を有する半導体装置の一部断面図である。
【図４】 （ａ）及び（ｂ）は、それぞれ本発明に付加可能な特徴を有する半導体装置の一部断面図である。
【図５】 本発明に付加可能な特徴を有する半導体装置の一部断面図である。
【図６】 図５に表した半導体装置の製造方法の要部を表す工程断面図である。
【図７】 本発明に付加可能な特徴を有する半導体装置の一部断面図である。
【図８】 本発明の製造方法により得られる半導体装置の一部断面図である。
【図９】 図８に表した半導体装置の製造方法の要部を表す工程断面図である。
【図１０】 図９に表した製造方法を応用したもうひとつの半導体装置の要部断面構造を表す模式図である。
【図１１】 （ａ）は、本発明に付加可能な特徴を有する半導体装置の要部断面構造を表す模式図であり、（ｂ）は、（ａ）の導電領域１８付近を上方から眺めた平面透視図である。
【図１２】 本発明に付加可能な特徴を有する半導体装置の要部断面構造を表す模式図である。
【図１３】 （ａ）は、本発明の具体例としての半導体装置の要部断面構造を表す模式図であり、（ｂ）は、導電領域１８の周辺を上方から眺めた平面透視図である。
【図１４】 本発明の関連技術の具体例としての半導体装置の要部断面構造を表す模式図である。
【図１５】 図１４の具体例の半導体装置の製造方法の要部を表す工程断面図である。
【図１６】 本発明の関連技術の具体例としての半導体装置の要部断面構造を表す模式図である。
【図１７】 図１６の具体例の半導体装置の製造方法の要部を表す工程断面図である。
【図１８】 本発明の具体例としての半導体装置の要部断面構造を表す模式図である。
【図１９】 本発明の具体例としての半導体装置の平面構成を例示する平面透視図である。
【図２０】 本発明の具体例としての半導体装置の平面構成を例示する平面透視図である。
【図２１】 本発明の具体例としての半導体装置の平面構成を例示する平面透視図である。
【図２２】 本発明の具体例としての半導体装置の平面構成を例示する平面透視図である。
【図２３】 本発明の具体例としての半導体装置の平面構成を例示する平面透視図である。
【符号の説明】
１ 支持基板
２ 埋め込み絶縁層
３ 半導体層
３ａ チャネル領域
３ｂ ソース・ドレイン領域
４ 素子分離層
５ ゲート絶縁膜
６ ゲート電極
７ ガードリング
８、８ｂ パッシベーション膜
９ レジスト
１０ ＴＥＯＳ膜
１１ 高不純物濃度領域
１２ シリコン窒化膜
１３ シリコン酸化膜
１４ 素子分離領域
１５ シリコン酸化膜
１６ 第２のパッシベーション膜（埋め込みパッシベーション領域）
１７ シリコン窒化膜
１８ 導電領域
１９ コンタクト
２０ 欠陥領域
２１ イオン注入
２２ 半導体層
２３ 導電領域
Ｓ 端面
Ｔ トレンチ
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、より詳細には、ＳＯＩ（Silicon On Insulator）基板に形成した半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＳＯＩすなわち埋め込み絶縁層の上に形成された半導体層を用いて形成されたＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor）は、ソース・ドレイン間の寄生容量を、バルク（bulk）の半導体基板上に形成したＦＥＴより小さくすることができることから、低消費電力デバイスあるいは高速ＣＰＵなどの高速動作回路への応用が期待されている。
【０００３】
しかし、ＭＩＳＦＥＴなどの素子を有する半導体装置においては、ナトリウムイオン等のアルカリイオンや鉄、銅イオンなどの可動イオンが素子の特性に悪影響を及ぼすため、それらの影響を受けないように保護することが望ましい。
【０００４】
ところが、ＳＯＩ基板を用いて半導体装置を形成する場合、ウェーハをダイシングにより切り出してチップ化すると、チップの側面に埋め込み絶縁層が露出する。そのため、露出した埋め込み絶縁層の端面から可動イオンが侵入して、素子に影響を及ぼすことが懸念される。さらにまた、埋め込み絶縁層からの可動イオンの侵入は、従来のバルクシリコン基板を用いた半導体装置で採用されている可動イオン侵入を防止する構造では十分に防げないことも問題とされつつある。
【０００５】
これに対して、特開平７−２２６４９２号に開示されている半導体装置の場合、ＳＯＩ基板上に形成された半導体素子の配置が、半導体チップの端面からのイオン汚染による誤動作を防止しうる位置に規定されている。また、同公報においては、半導体チップの端面と素子領域との間に、ナトリウム等の陽イオンが酸化膜中を拡散してきたことを検出するセンサーを配置することで可動イオンによる誤動作の発生を未然に防ごうとする技術が開示されている。
【０００６】
一方、特開２０００−２２３６８４号公報に開示されている半導体デバイスの場合、チップのフィールド領域におけるチップ周辺にコンタクト・トレンチをリング形状に形成して多結晶シリコンで埋め込むことにより、ダイシングした後の汚染からチップを保護せんとしている。
【０００７】
【発明が解決しようとする課題】
しかし、特開平７−２２６４９２号公報に開示された半導体装置の場合、半導体チップの端面から素子領域までの間に可動イオン侵入を防止する領域を設けなければならず、その分だけチップ面積を大きくする必要がある。例えば携帯情報端末などの用途において搭載するためにはさらなる小型化が要求されているのに対して、このような従来構造では、小型化が困難であり、対応することができない。
【０００８】
さらに、半導体装置が使用される温度や雰囲気などの条件によっては可動イオンの侵入・拡散が加速されるため、このような侵入防止領域を設けたとしても半導体装置のライフが短くなるなど、外的影響を受けやすい点も問題である。
【０００９】
一方、特開２０００−２２３６８４号公報に開示された半導体デバイスの場合、コンタクト・トレンチからなるガードリングを形成して多結晶シリコンで埋め込むことにより保護せんとするが、そのガードリングの幅を縮小することが困難である。何故ならば、可動イオンがガードリングを通過しないようにするためには、埋め込み多結晶シリコンの粒径よりもガードリングの幅が大きい必要があるからである。つまり、ガードリングを埋め込む多結晶シリコンの粒径によってガードリングの幅の最小値が制限され、さらなる縮小が困難である。
【００１０】
またさらに、特開２０００−２２３６８４号公報に開示されているコンタクト・トレンチの製造方法は、多くの製造工程を必要とする煩雑なものであり、コストが増大する点も問題である。
【００１１】
さらにまた、製造過程においてウェーハ表面の平坦性が劣化しやすいため、層間絶縁膜の表面の凹凸が増大して多層配線時に配線が断線することも懸念され、歩留まり低下を招く虞もある。
【００１２】
本発明は、かかる課題の認識に基づいてなされたものである。すなわち、その目的は、可動イオンの侵入による素子特性劣化を確実に防止し、小型で製造コストの低いＳＯＩ基板を用いた半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
上記目的を達成するため、本発明の一態様において前提となる半導体装置は、支持基板と、前記支持基板の上に設けられた絶縁層と、前記絶縁層の上に設けられた複数の半導体素子と、前記複数の半導体素子を取り囲むように半導体装置の端部または端部近傍において前記絶縁層に設けられたトレンチと、前記トレンチを埋め込むように設けられた第１の非晶質の絶縁体膜と、前記第１の非晶質の絶縁体膜に接触して前記トレンチの上から前記複数の半導体素子の上を覆うように設けられ、前記第１の非晶質の絶縁膜とは材質の異なる第２の非晶質の絶縁体膜と、を備えたことを特徴とする。
【００１３】
すなわち、半導体装置の端部となるダイシングライン上あるいはその近傍において、半導体素子の周囲にトレンチを形成し、非晶質の絶縁体膜で埋め込むことにより、絶縁層を介した可動イオンなどの不純物の侵入を防ぐことができる。
【００１４】
なお、ここで、トレンチは半導体素子の周囲に連続的に形成することが望ましいが、必ずしも厳密に連続的である必要はなく、半導体素子を取り囲むように、不連続なトレンチを２重あるいは３重あるいはそれ以上の略同心円状に設けて、非晶質の絶縁体膜で埋め込んでもよい。
【００１５】
ここで、「半導体素子」とは、半導体からなる部分を有し、抵抗作用、容量作用、誘導作用、スイッチング作用などの電気的な作用を奏する素子をいうものとする。具体的には、例えば、抵抗、コンデンサ、コイル、ダイオード、トランジスタ、サイリスタ、などを包含する。また、メモリ素子のための電荷蓄積ウエルなども包含し、さらに、発光機能や受光機能を有するものも包含する。
【００１６】
ここで、前記トレンチは、前記絶縁層を貫通して前記支持基板の内部にまで達するものとすることができる。
【００１７】
また、前記トレンチの内壁面に、前記非晶質の絶縁体膜とは異なる絶縁物からなる層が設けられたものとすることができる。
【００１８】
また、前記トレンチの下の前記支持基板に不純物が導入された領域が形成されてなるものとすることができる。
【００１９】
また、前記トレンチの側壁に接することなく前記非晶質の絶縁体膜を貫通して前記トレンチ底部において前記支持基板に接続された導電領域が設けられたものとすることができる。
【００２０】
この場合に、この導電領域は、タングステン（Ｗ）、タンタル（Ｔａ）、窒化チタニウム（ＴｉＮｘ）、またはボロン（Ｂ）あるいはリン（Ｐ）を１０１８ｃｍ−３ 以上添加した多結晶シリコンからなるものとすることができる。
【００２１】
そして、この導電領域に対して、前記半導体層の電圧ノードよりも正の電圧を印加することができる。
【００２２】
また、前記支持基板は導電性基板からなり、その前記半導体素子に対面した領域の電位を、前記半導体素子の電圧ノードに対して負にすることができる。
【００２３】
また、前記トレンチは、前記半導体装置の端に設けられ、前記トレンチの底部が前記半導体装置の端面と接するものとすることができる。
【００２４】
または、本発明の半導体装置は、支持基板と、前記支持基板の上に設けられた絶縁層と、前記絶縁層の上に設けられた複数の半導体素子と、前記複数の半導体素子を取り囲むように前記絶縁層の上に設けられたガードリング半導体層と、前記ガードリング半導体層と前記絶縁層を貫通して前記支持基板に至る欠陥領域と、前記欠陥領域と前記複数の半導体素子の上を覆うように設けられた非晶質の絶縁体膜と、を備え、
前記絶縁層における前記欠陥領域は、不純物を１０１９ｃｍ−３ 以上含有することを特徴とする。
【００２５】
ここで、上述のいずれの半導体装置においても、前記非晶質の絶縁体膜は、シリケートガラスまたはシリコン酸化物からなり、且つ、リン（Ｐ）、ボロン（Ｂ）、砒素（Ａｓ）及び窒素（Ｎ）からなる群より選択された少なくとも１つの元素を１０１９ｃｍ−３ 以上含有することを特徴とするものとすることができる。
【００２６】
また、前記非晶質の絶縁体膜は、シリコン窒化物またはシリコン・オキシナイトライドからなることを特徴とすることができる。
【００２７】
一方、本発明の半導体装置の製造方法は、 支持基板と、前記支持基板の上に設けられた絶縁層と、前記絶縁層の上に設けられた半導体層と、を有するウェーハの一部を選択的にエッチングすることにより、所定領域の周囲を取り囲み前記半導体層と前記絶縁層を貫通して前記支持基板に達するトレンチを形成する第１の工程と、前記第１の工程の後に前記トレンチを埋め込むように第１の非晶質の絶縁体膜を形成する第２の工程と、前記第２の工程の後に前記所定領域において前記半導体層に半導体素子を形成する第３の工程と、前記第３の工程の後に前記トレンチに埋め込まれた前記第１の非晶質の絶縁体膜と前記所定領域に形成された前記半導体素子とを覆うように第２の非晶質の絶縁体膜を形成する工程と、を備えたことを特徴とする。
【００２８】
ここで、前記非晶質の絶縁体膜の形成は、堆積による工程によって形成することができる。
【００２９】
また、前記非晶質の絶縁体膜の形成は、リン（Ｐ）またはボロン（Ｂ）、ヒ素（Ａｓ）、あるいは窒素（Ｎ）をイオン注入する工程を含むものとすることができる。
【００３０】
一方、前記複数の半導体素子の少なくともいずれかは、ＭＩＳＦＥＴとすることができる。
【００３１】
そして、前記ＭＩＳＦＥＴは、電気的にフローティングになった電荷蓄積層を構成要素としたＭＩＳＦＥＴを含むものとすることができる。
【００３２】
また、前記ＭＩＳＦＥＴは、ＥＥＰＲＯＭからなるものとすることができる。
【００３３】
または、前記ＭＩＳＦＥＴは、完全空乏型ＭＩＳＦＥＴを含むものとすることができる。
【００３４】
【発明の実施の形態】
以下、具体例を参照しつつ本発明の実施の形態について詳細に説明する。
【００３５】
図１は、本発明の関連技術にかかる半導体装置の断面図である。同図は、ＳＯＩ基板上に形成した半導体装置の端部付近の断面構造を例示し、符号Ｓで表した側面が半導体チップの端面に相当する。
【００３６】
その構造について説明すると、シリコンなどからなる支持基板１の上に、酸化シリコンなどからなる埋め込み絶縁層２が設けられ、この埋め込み絶縁層の上には、半導体層３が設けられている。これら半導体層３は、素子分離領域４により島状に分離され、それぞれの半導体層３を利用して電界効果トランジスタ（ＦＥＴ）が形成されている。すなわち、半導体層３には、チャネル領域３ａとソース・ドレイン領域３ｂとが形成され、チャネル領域３ａの上にはゲート絶縁膜５を介してゲート電極６が設けられている。
【００３７】
さて、埋め込み絶縁層２には、半導体装置の端面Ｓの近くにおいて、支持基板１に達するトレンチＴが形成され、このトレンチＴを埋め込み、さらに半導体素子の上を連続的に覆うように、パッシベーション膜８が形成されている。このようにして、半導体装置の端面Ｓの近傍において、半導体装置を取り囲むようにガードリング７が形成されている。
【００３８】
なお、後に図１９に関して説明するように、ガードリング７は半導体装置を取り囲むように連続的に形成することが望ましいが、本発明はこれに限定されず、例えば、一部に不連続箇所を有するガードリングを設けてもよい。
【００３９】
パッシベーション膜８は、ドーパントとしてボロン（Ｂ）、リン（Ｐ）または砒素（Ａｓ）を１０１９ｃｍ−３〜１０２２ｃｍ−３添加した、非晶質の絶縁体材料からなる。その材料としては、具体的には、例えば、シリケートガラス、シリコン窒化膜またはシリコン・オキシナイトライド膜などを挙げることができる。
【００４０】
リン（Ｐ）などを含有するこれら材料には、「リンゲッタリング」などと称されるゲッタリング効果がある。すなわち、鉄（Ｆｅ）やナトリウム（Ｎａ）、カリウム（Ｋ）などの不純物を捕獲する能力が通常のシリコン酸化膜より高い。これは、これらボロン（Ｂ）、リン（Ｐ）または砒素（Ａｓ）のドーパントを添加したパッシベーション膜８において、不純物元素の固溶限が増大するためであると考えられる。
【００４１】
本発明の半導体装置においては、半導体装置の端面Ｓの付近において、埋め込み絶縁層２を貫通するトレンチＴを設け、このようなドーパントを高濃度に添加したパッシベーション膜８により埋め込んだガードリング７を設けている。こうすることにより、半導体装置の端面Ｓから埋め込み絶縁層２に侵入した、鉄（Ｆｅ）やナトリウム（Ｎａ）、カリウム（Ｋ）などの不純物は、ガードリング７の部分においてパッシベーション膜８によって確実にゲッタリング（捕獲）される。
つまり、本発明によれば、不純物に対するゲッタリング作用を有するドーパントを高濃度に添加したパッシベーション膜８により、埋め込み絶縁層２からのナトリウム（Ｎａ）やカリウム（Ｋ）などの可動イオンのトランジスタ領域への侵入を確実に防ぐことができる。
【００４２】
また、本発明によれば、このようなパッシベーション膜８によってトレンチＴを埋め込むと同時に、半導体素子の上も一体的且つ連続的に覆って保護している。つまり、ナトリウム（Ｎａ）やカリウム（Ｋ）などの可動イオンに対して、半導体装置の端面Ｓからの侵入のみならず、表面側からの侵入も確実に防ぐことができる。その結果として、内部に形成さけた半導体素子は、外部からの可動イオン不純物の侵入から確実に保護され、特性劣化や動作不良などの問題を解消することができる。
【００４３】
さらにまた、本発明においては、パッシベーション膜８を非晶質の材料により形成することにより、ナトリウム（Ｎａ）やカリウム（Ｋ）などの粒界拡散が生じない。例えば、特開２０００−２２３６８４号公報に開示されているような多結晶シリコンや結晶金属のみでガードリングを形成した従来例では、多結晶の結晶方位や結晶粒界に沿った金属拡散が生じやすく、また、不純物拡散を確実に抑えるためには、最低でも結晶粒径の数倍以上のガードリング幅を確保する必要がある。
【００４４】
例えば、リン（Ｐ）を１０２０ｃｍ−３以上ドープして、９００℃で６０分以上アニールしたシリコンの結晶粒は０．１μｍ以上に成長する。従って、ガードリング幅を０．３μｍ以下とするような微細化は、現実的には困難である。また、結晶粒径は熱履歴により大きく変化するため、プロセス条件を変更するような場合には、ガードリングの幅も再設計する必要がある。
【００４５】
これに対して、本発明によれば、ガードリング７を構成するパッシベーション膜８は非晶質の材料により形成されているため、不純物の粒界拡散が生ずることはなく、不純物の侵入を確実に防ぐことができる。同時に、ガードリング７の幅Ｗを狭く形成することができるので、半導体装置の全体のサイズを縮小することが可能となる。
【００４６】
また、本発明によれば、ガードリング７の幅をプロセス熱変更によっても変更する必要はなく、容易に実施することができる。さらに、多結晶シリコン膜と異なり絶縁膜で形成されたパッシベーション膜８は、その上に配線層を絶縁膜の厚膜化なしに配置することも可能であり、配線に用いられる面積をより大きく確保することができる。
【００４７】
次に、本具体例の半導体装置の製造方法について説明する。
【００４８】
図２は、本具体例の半導体装置の製造方法の要部を表す工程断面図である。
【００４９】
まず、同図（ａ）に表したように、ＳＯＩ基板の上に半導体素子を形成する。具体的には、例えばシリコンからなる支持基板１と、例えば１ｎｍ〜１μｍの厚さからなる埋め込み絶縁層２と、例えば１ｎｍ〜１μｍの厚さのシリコンからなるＳＯＩ層３で構成されるＳＯＩ基板を用意する。そして、その表面に素子分離領域４を形成し、ゲート絶縁膜５、ゲート電極６、そしてソース・ドレイン領域７からなるＭＩＳＦＥＴを形成する。素子分離領域４の形成方法としては、例えばＳＴＩ（Shallow Trench Isolation）法を用いると素子集積化には有利であるが、ＬＯＣＯＳ（LOCal Oxidation of Silicon）法により素子分離領域４を形成しても良い。
【００５０】
次に、図２（ｂ）に表したように、トレンチＴを形成する。具体的には、ウェーハ表面にレジスト９を形成し、フォトリソグラフィとエッチングにより、素子分離領域４と埋め込み絶縁層２の一部を支持基板１までエッチングしてトレンチＴを形成する。
【００５１】
次に、図２（ｃ）に表したように、パッシベーション膜８を形成する。具体的には、ボロン（Ｂ）、リン（Ｐ）または砒素（Ａｓ）を１０１９ｃｍ−３〜１０２２ｃｍ−３添加したシリケートガラス、またはシリコン窒化膜やオキシナイトライド膜からなるパッシベーション膜８を堆積する。この後、所定の配線工程とダイシング工程を経て、図１の半導体装置が完成する。
【００５２】
以上、本発明の関連技術にかかる半導体装置及びその製造方法について説明した。
【００５３】
以下、本発明の具体例として半導体装置及びその製造方法について説明する。なお、以下の図面については、図１乃至図２に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
【００５４】
図３（ａ）及び（ｂ）は、本発明に付加可能な特徴を有する半導体装置の一部断面図である。
【００５５】
図３（ａ）に表した本具体例においては、パッシベーション膜を堆積する前に、１ｎｍ〜１μｍのＴＥＯＳ（Tetra EthOxy Silane）膜１０を堆積する。薄膜のＴＥＯＳ膜１０上に例えばリン酸化膜のパッシベーション膜８が埋め込まれるので、可動イオンの素子領域３への侵入を防止することができる。
【００５６】
可動イオンの侵入をさらに防止するために、図３（ｂ）に表したように、ガードリング７の下に、高不純物濃度領域１１を設けることができる。具体的には、図２（ｂ）のトレンチ形成後、例えばリン（Ｐ）やボロン（Ｂ）、ＢＦ２、ヒ素（Ａｓ）などを１０１５ｃｍ−２以上のドーズ量となるように注入して、高不純物濃度領域１１を形成する。しかる後に、ＴＥＯＳ膜１０、パッシベーション膜８を堆積する。このような高不純物濃度領域１１は、外部から侵入するナトリウム（Ｎａ）などの可動イオンなどに対して、ゲッタリング作用を有する。つまり、外来不純物を捕獲して半導体装置内への侵入を防ぐ役割を有する。
【００５７】
図４（ａ）及び（ｂ）は、本発明に付加可能な特徴を有する半導体装置の一部断面図である。
【００５８】
図４（ａ）に表した半導体装置の場合、パッシベーション膜８を堆積する前に、１ｎｍ〜１μｍのＴＥＯＳ膜１０を堆積して、層厚１ｎｍ〜１μｍのシリコン窒化物やシリコン・オキシナイトライドからなる窒化膜１２を堆積する。このような窒化膜１２は、ナトリウム（Ｎａ）やカリウム（Ｋ）の透過をより確実に防止することができる。
【００５９】
また、図４の（ｂ）に表したように、ガードリング７の下に、高不純物濃度領域１１を設けることができる。この場合も、具体的には、図２（ｂ）のトレンチ形成後、例えばリン（Ｐ）やボロン（Ｂ）、ＢＦ２、ヒ素（Ａｓ）などを１０１５ｃｍ−２以上のドーズ量となるように注入して、高不純物濃度領域１１を形成する。しかる後に、ＴＥＯＳ膜１０、パッシベーション膜８を堆積する。このような高不純物濃度領域１１は、外部から侵入するナトリウム（Ｎａ）などの可動イオンなどに対して、ゲッタリング作用を有する。つまり、外来不純物を捕獲して半導体装置内への侵入を防ぐ役割を有する。
【００６０】
図５は、本発明に付加可能な特徴を有する半導体装置の一部断面図である。同図に表した半導体装置の場合、ガードリング７が支持基板１の内部まで達するように形成されている。また、ガードリング７の部分において支持基板１に設けられたトレンチＴの内壁面には、シリコン酸化膜１３が形成されている。
【００６１】
このように、支持基板１の内部まで達するガードリング７を形成すると、半導体装置の端面Ｓからの可動イオンの侵入はさらに強固に防止される。すなわち、半導体装置７の端面Ｓから埋め込み絶縁層２に侵入した可動イオンの侵入経路としては、パッシベーション膜８と支持基板１との界面が考えられる。これに対して、本具体例の如く、ガードリング７を支持基板１の内部に達するように形成すると、界面に沿った侵入経路のパスが長くなり、しかも、この経路には酸化シリコン膜１３が形成されているため、支持基板１とパッシベーション膜８との密着性が向上して可動イオンの侵入、拡散をより強固に阻止することができる。
【００６２】
図６は、図５に表した半導体装置の製造方法の要部を表す工程断面図である。
【００６３】
同図については、図２に関して前述したものと同様の要素、工程には、同一の符号を付して詳細な説明は省略する。
【００６４】
その工程の概略について説明すると、まず、図６（ａ）に表したように、ＳＯＩ基板の半導体層３を素子分離層４により島状に分離する。ここで形成する素子分離層としては、その一部に半導体層３を残して形成した浅い素子分離層１４を形成することもできる。このような浅い素子分離層１４は、半導体素子のボディの電位を制御したり、フィールドシールド（field shield）に用いたりすることができる。そして、チャネル濃度を調整するためのイオン注入を行うために、シリコン酸化膜１５を形成し、フォトリソグラフィとイオン注入により、それぞれのＭＩＳＦＥＴのために、所望のチャネル不純物を添加する。
【００６５】
次に、図６（ｂ）に表したように、レジスト９を形成し、フォトリソグラフィとエッチングにより、素子分離層４、埋め込み絶縁層２をエッチングする。このフォトレジストとエッチングの工程は、フォトリソグラフィ工程においてマスク合わせのためなどに利用する「バーニヤ」や「マーク」を見えるようにするためのエッチング工程としても用いることができる。このためにも、トレンチＴは、支持基板１もエッチングしてその内部に達するように形成することが望ましい。つまり、トレンチＴは、チップ周辺、もしくは、可動イオン侵入を防ぎたい領域を取り囲む領域に形成するとともに、「バーニヤ」や「マーク」の部分にもエッチング形成することができる。
【００６６】
次に、図６（ｃ）に表したように、ＭＩＳＦＥＴなどの半導体素子を形成する工程を実施する。ここで、半導体層３の表面を酸化させてゲート絶縁膜５を形成する場合、トレンチＴの底部の支持基板１の内壁面も同時に酸化させて膜厚が０．３ｎｍ〜１００ｎｍの薄いシリコン酸化膜１３を同時に形成することも可能である。
【００６７】
そして、ボロン（Ｂ）、リン（Ｐ）または砒素（Ａｓ）を１０１９ｃｍ−３〜１０２２ｃｍ−３添加したシリケートガラス、またはシリコン窒化膜やオキシナイトライド膜からなるパッシベーション膜８を堆積し、配線工程、ダイシング工程を経て、図５の半導体装置が完成する。
【００６８】
図５の半導体装置によると、支持基板１に達するガードリング７を設けることにより、素子領域への可動イオンの侵入をさらに強固に防止することができる。さらに、図６に例示した製造方法によると、従来のフォトリソグラフィ工程の回数を増やすことなく、可動イオンの保護機能を付加することが可能となる。
【００６９】
図７は、本発明に付加可能な特徴を有する半導体装置の一部断面図である。同図に表した半導体装置の場合、ガードリング７の下の支持基板１の部分に高不純物濃度領域１１がさらに形成されている。高不純物濃度領域１１は、図６（ｂ）に表した工程において、トレンチＴを形成した後で、例えばリン（Ｐ）やボロン（Ｂ）、ＢＦ２、ヒ素（Ａｓ）などを１０１５ｃｍ−２以上のドーズ量で注入することにより形成することができる。あるいは、図６（ｃ）に表した工程において、ＭＩＳＦＥＴのソース・ドレイン領域３ｂを形成するためのイオン注入の時、もしくは、ゲート電極６として多結晶シリコンを用いた場合に、この多結晶シリコンへのイオン注入時に同時にトレンチＴの領域へイオン注入することにより形成しても良い。
【００７０】
図８は、本発明の製造方法により得られる半導体装置の一部断面図である。同図に表した半導体装置の場合、ガードリング７を形成するためのトレンチＴの部分は第１のパッシベーション膜１６により先に埋め込まれ、その後に表面側に第２のパッシベーション膜８が形成される。これら第１及び第２のパッシベーション膜１６、８は、形成後は一体となり、可動イオンの侵入を確実に阻止することができる。
【００７１】
図９は、図８に表した半導体装置の製造方法の要部を表す工程断面図である。同図については、図２あるいは図６に関して前述したものと同様の要素、工程については同一の符号を付して詳細な説明は省略する。
【００７２】
この工程の要部について概説すると、まず、図９（ａ）に表したように、ＳＯＩ基板の半導体層３を素子分離層４により島状に分離する。素子分離層４の形成には、前述したようにＳＴＩ法やＬＯＣＯＳ法などを用いることができる。
【００７３】
そして、チャネル領域３ａのキャリア濃度を調整するためのイオン注入を行うため、シリコン酸化膜１５を形成し、フォトリソグラフィとイオン注入により、各ＭＩＳＦＥＴ領域に所望のチャネル不純物を添加する。
【００７４】
次に、図９（ｂ）に表したように、ウェーハ表面に１０ｎｍ〜１μｍの厚さのシリコン窒化膜からなる保護膜１７を堆積する。さらに、レジスト９を形成し、フォトレジストとエッチングにより、シリコン窒化膜１７、素子分離層４、埋め込み絶縁層２、支持基板１をエッチングしてトレンチＴを形成する。このフォトレジストとエッチングの工程は、前述したように、「バーニヤ」や「マーク」を見えるようにするため工程と兼ねることができる。
【００７５】
次に、図９（ｃ）に表したように、ボロン（Ｂ）、リン（Ｐ）または砒素（Ａｓ）を１０１９ｃｍ−３〜１０２２ｃｍ−３添加したシリケートガラス、またはシリコン窒化膜やオキシナイトライド膜からなる第１のパッシベーション膜１６を堆積してトレンチＴを埋め込み、さらにウェーハ表面を平坦化する。
【００７６】
その後、ＭＩＳＦＥＴなどの半導体素子を形成し、さらに、その上に、ボロン（Ｂ））、リン（Ｐ）または砒素（Ａｓ）を１０１９ｃｍ−３〜１０２２ｃｍ−３添加したシリケートガラス、またはシリコン窒化膜やオキシナイトライド膜からなる第２のパッシベーション膜８をウェーハ表面に堆積し、配線工程、ダイシング工程を経て、図８の半導体装置が完成する。
【００７７】
本具体例の半導体装置においても、支持基板１に内部に達するガードリング７を設けることにより、素子領域（半導体層３）への可動イオンの侵入をより強固に防止することができる。
【００７８】
さらに、図９に例示した製造方法によれば、ガードリング７へのパッシベーション膜の埋め込みを２回に分け、トレンチＴを形成した直後に第１のパッシベーション膜１６により埋め込みを実施するので、トレンチＴの内部の汚染を防ぐことができる。すなわち、トレンチＴの形成後に、半導体素子の形成などのプロセスに晒すと、その内壁面に不純物が付着したり、表面が変質する可能性がある。このような不純物や表面の変成層は、パッシベーション膜との密着性を損ね、可動イオンの侵入を容易にする虞もある。
【００７９】
これに対して、本具体例によれば、トレンチＴを形成後に、直ちに第１のパッシベーション膜１６により埋め込んでしまうので、このような問題が生ずる虞はない。また、第１のパッシベーション膜１６の上に同様の材質の第２のパッシベーション膜８を堆積すると、両者は、密着して一体となり、「継ぎ目」は実質的に消失する。従って、両者の接合面から可動イオンが侵入しやすくなる、といった新たな問題が生ずる虞もない。
【００８０】
また、本具体例においても、従来のフォトリソグラフィ工程の回数を増やすことなく、ガードリング７を形成して可動イオンの保護機能を付加することが可能となる。
【００８１】
図１０は、図９に表した製造方法を応用したもうひとつの半導体装置の要部断面構造を表す模式図である。すなわち、同図に表した半導体装置においては、図９の製造方法を応用することにより、第１のパッシベーション膜１６の上に、材質の異なる第２のパッシベーション膜８ｂを堆積している。
このように第１のパッシベーション膜１６と第２のパッシベーション膜８ｂの材質を変えることにより、可動イオンの侵入を防ぎつつ配線間容量を低減することが可能となる。例えば、第１のパッシベーション膜１６の材料として前述したような各種の非晶質材料を用いることにより、素子領域３へのアルカリイオンや鉄（Ｆｅ）イオン、銅（Ｃｕ）イオンなどの可動イオンの侵入を防ぐことができる。一方、第２のパッシベーション膜８ｂの材料として、誘電率が低い絶縁体などを用いると、配線間の寄生容量を下げることができ、半導体装置の配線遅延を抑制できるので、動作特性を向上させることができる。
第１のパッシベーション膜１６の材料としては、例えば、ボロン（Ｂ）、リン（Ｐ）または砒素（Ａｓ）を１０１９ｃｍ−３〜１０２２ｃｍ−３添加したシリケートガラス、またはシリコン窒化物やシリコン・オキシナイトライドなどを挙げることができる。
一方、この場合の第２のパッシベーション膜８ｂの材料としては、ＳｉＢＮやＳｉＯＢＮなどの無機系材料、あるいはＢＣＢ（divinyl siloxane bis-benzocyclobutne）ポリマーなどの有機系材料を挙げることができる。
図１１（ａ）は、本発明に付加可能な特徴を有する半導体装置の要部断面構造を表す模式図である。同図についても、図１乃至図９に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
【００８２】
本具体例の場合、支持基板１に接するように設けられたガードリング７を構成するパッシベーション膜８の中に、導電領域１８が設けられている。導電領域１８は、例えば、タングステン（Ｗ）、タンタル（Ｔａ）、窒化チタニウム（ＴｉＮｘ）、多結晶シリコン（Ｓｉ）などにより形成することができる。多結晶シリコンの場合、ボロン（Ｂ）あるいはリン（Ｐ）を１０１８ｃｍ−３以上添加するとよい。このような導電領域１８は、支持基板１に対する電気的なコンタクトとして利用することができる。すなわち、支持基板１の電位を任意に調節するための電極として利用できる。
【００８３】
また、導電領域１８の形成工程は、半導体素子のゲート６、ソース・ドレイン領域３ｂへのコンタクト形成時に同時に実施することが可能である。
【００８４】
図１１（ｂ）は、図１１（ａ）の導電領域１８付近を上方から眺めた平面透視図である。このように、導電領域１８をパッシベーション膜８により取り囲むことにより、導電領域１８を介した可動イオンの侵入を防ぐことができる。つまり、導電領域１８は、上述したような多結晶の金属や半導体などにより形成することが多いため、可動イオンの粒界拡散が生じやすい。これに対して、図１１（ｂ）に表したように、その周囲をパッシベーション膜８により取り囲んでいるので、ナトリウム（Ｎａ）やカリウム（Ｋ）、銅（Ｃｕ）や鉄（Ｆｅ）などの拡散侵入を防ぐことができる。
【００８５】
図１２は、本発明に付加可能な特徴を有する半導体装置の要部断面構造を表す模式図である。同図についても、図１乃至図１１に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
【００８６】
本具体例においては、図１１に関して前述した具体例の構造に対して、さらに、支持基板１に導電領域２３が設けられている。導電領域２３は、コンタクトとなる導電領域１８から半導体素子の下部まで延設されている。このような導電領域２３は、例えばフォトリソグラフィと、半導体層３及び埋め込み絶縁層２を貫通するイオン注入により支持基板１の表面付近に不純物を添加することにより形成できる。
【００８７】
導電領域２３に対して、半導体素子の領域（半導体層３）の電圧ノードに対して負の電位を印加することにより、ナトリウム（Ｎａ）やカリウム（Ｋ）などの陽イオンが半導体素子の領域へ侵入するのを防止することが可能である。導電領域１８は、このように支持基板１に電位を印加するためのコンタクトとして作用する。
【００８８】
図１３（ａ）は、本発明の具体例としての半導体装置の要部断面構造を表す模式図である。同図についても、図１乃至図１２に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
【００８９】
本具体例においては、第１のパッシベーション膜１６と第２のパッシベーション膜８とが別々に形成され、また、導電領域１８とコンタクト１９も別々に形成されている。この構造は、例えば、図９（ｃ）に表した工程において、第１のパッシベーション膜１６を形成するときに、導電領域１８も埋め込んで形成することができる。さらに、第２のパッシベーション膜８の形成後に、ゲート電極６、ソース・ドレイン領域７、そして導電領域１８へのコンタクト１９を形成すればよい。
【００９０】
図１３（ｂ）は、導電領域１８の周辺を上方から眺めた平面透視図である。
【００９１】
導電領域１８は、チップ周辺、または可動イオン侵入を防ぎたい領域の周囲を取り囲むように形成することが可能である。また、この場合に、導電領域１８とコンタクト１９に、半導体層３の電圧ノードよりも正の電圧を印加することにより、ナトリウム（Ｎａ）やカリウム（Ｋ）などの陽イオンの侵入を防止する効果を得ることが可能である。つまり、チップの周囲を取り囲むように設けられた導電領域１８に正の電位を印加することにより、外部からの陽イオンに対して反発力を作用させて侵入を積極的に阻止することができる。
【００９２】
図１４は、本発明の関連技術の具体例としての半導体装置の要部断面構造を表す模式図である。同図についても、図１乃至図１３に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
【００９３】
本具体例においては、半導体装置の端面Ｓの近傍において、チップの周囲を取り囲むように欠陥領域２０が設けられている。欠陥領域２０は、埋め込み絶縁層２を貫通して支持基板１に達するように形成され、不純物に対するゲッタリング作用を有する。つまり、欠陥領域２０は、外部からの可動イオンなどの侵入を防ぐガードリングとして作用する。
【００９４】
図１５は、本具体例の半導体装置の製造方法の要部を表す工程断面図である。
【００９５】
まず、図１５（ａ）に表したように、ＳＯＩ基板の表面に素子分離層４を形成して、半導体層３を島状に分離する。
【００９６】
次に、図１５（ｂ）に表したように、チップ周辺もしくは一部の素子領域の周囲において、埋め込み絶縁層２に不純物を導入して欠陥領域２０を形成する。具体的には、レジスト９を形成し、フォトリソグラフィとイオン注入により、例えばリン（Ｐ）やボロン（Ｂ）、ＢＦ２、ヒ素（Ａｓ）、窒素（Ｎ）などの不純物を導入する。不純物の添加量としては、埋め込み絶縁層２の中で１０１９ｃｍ−３以上となるようし、素子分離層４と埋め込み絶縁層２を貫通して支持基板１に達するように導入することが望ましい。欠陥を形成して不純物ゲッタリング能力を向上させるためには、５０ｅＶ〜１ＭｅＶの範囲内のエネルギーで、１０１５ｃｍ−２以上のドーズ量で注入することが望ましい。
【００９７】
次に、図１５（ｃ）に表したように、半導体層３の上にＭＩＳＦＥＴ等の半導体素子を形成する。そして、例えば、ボロン（Ｂ）、リン（Ｐ）または砒素（Ａｓ）を１０１９ｃｍ−３〜１０２２ｃｍ−３添加したシリケートガラス、またはシリコン窒化膜やオキシナイトライド膜からなるパッシベーション膜８を０．０１〜１０μｍの範囲の厚さで堆積し、配線工程、ダイシング工程を経て、図１４の半導体装置が完成する。
【００９８】
イオン打ち込みなどによって形成された欠陥領域２０には、鉄（Ｆｅ）や銅（Ｃｕ）をゲッタリングする能力がある。これは、例えば、「シリコン＝結晶成長とウェーハ加工」（培風館、アドバンスドエレクトロニクスシリーズ、１９９４年発行、ｐ．２３９）にも説明されている。さらに、リン酸化物には、リンゲッタリングとして良く知られているように、鉄（Ｆｅ）、ナトリウム（Ｎａ）やカリウム（Ｋ）を、不純物添加していないシリコン酸化膜よりも大量に捕獲する作用がある。これは、リン酸化物においては、金属の固溶限が増大してゲッタリング能力が高くなるからである。
【００９９】
よって、本具体例の半導体装置は、不純物が高濃度添加された欠陥領域２０により、埋め込み絶縁層からのナトリウム（Ｎａ）やカリウム（Ｋ），または、鉄（Ｆｅ）や銅（Ｃｕ）などの可動イオンの素子領域（半導体層３）への侵入が防がれる。また、このような欠陥領域２０においては、鉄（Ｆｅ）や銅（Ｃｕ）、ナトリウム（Ｎａ）やカリウム（Ｋ）などの粒界拡散は生じないから、結晶粒径によるサイズの制限は生じない。つまり、欠陥領域２０は、非晶質の材料により構成されているので、その幅Ｗを狭くすることができる。
【０１００】
前述したように、特開２０００−２２３６８４号公報に記載されている半導体デバイスなどの従来例の場合、多結晶シリコンや結晶金属のみでガードリングを形成しているので、多結晶の結晶方位や結晶粒界に沿った金属拡散が生じるため、不純物拡散を有効に抑えるためには、結晶粒幅の数倍にガードリングの幅を確保する必要がある。
【０１０１】
これに対して、本具体例においても、ガードリング７を非晶質の膜により構成できるので、ガードリングをプロセス熱変更によっても変更する必要はなく、容易に実施することができる。さらに、多結晶シリコン膜と異なり、絶縁膜で形成されているため、その上に配線層を絶縁膜の厚膜化なしに配置することも可能であり、より配線に用いられる面積を大きく確保することができる。
【０１０２】
ここで、本具体例において、欠陥領域２０に注入する不純物としては、リン（Ｐ）やヒ素（Ａｓ）のみならず、例えば窒素（Ｎ）でもよい。この場合のドーズ量としては１０１６ｃｍ−２から１０２１ｃｍ−２の間となるようにする。この場合、欠陥領域２０はオキシナイトライド膜やシリコン窒化膜などに変質するため、やはりナトリウム（Ｎａ）やカリウム（Ｋ）を素子領域３へ透過させない効果を得ることができる。
【０１０３】
図１６は、本発明の関連技術の具体例としての半導体装置の要部断面構造を表す模式図である。同図についても、図１乃至図１５に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
【０１０４】
本具体例においては、半導体装置の端面Ｓの付近に設けるガードリング７として、欠陥領域２０とパッシベーション膜８とを積層させた構成を採用している。このようにしても、外部からの不純物イオンの侵入を防ぐことができる。
【０１０５】
図１７は、本具体例の半導体装置の製造方法の要部を表す工程断面図である。
【０１０６】
その要部について概説すると、まず、図１７（ａ）に表したように、ＳＯＩ基板の表面に素子分離層４を形成して、半導体層３を島状に分離する。ここでも、素子分離は、その一部に半導体層３を残して形成した素子分離層１４としてもよく、ボディ（半導体層３）の電位を制御したり、フィールドシールドに用いたりすることができる。
【０１０７】
そして、半導体層３のチャネル濃度を調整するためのイオン注入を行うため、シリコン酸化膜１５を形成し、フォトリソグラフィとイオン注入により、それぞれのＭＩＳＦＥＴのために所望のチャネル不純物を添加する。
【０１０８】
次に、フォトリソグラフィとエッチングにより、素子分離４の一部をエッチングしてトレンチＴを形成する。このフォトレジストとエッチングの工程も、「バーニヤ」や「マーク」を見えるようにするための工程と兼ねることができる。
【０１０９】
トレンチＴはガードリング７の一部を構成するものであるから、バーニヤやマークの他、チップの周辺、もしくは、可動イオン侵入を防ぎたい領域を取り囲むように形成する。
【０１１０】
次に、図１７（ｂ）に表したように、イオン注入により、不純物を高濃度添加して欠陥領域２０を形成する。不純物としては、例えばリン（Ｐ）やボロン（Ｂ）、ＢＦ２、ヒ素（Ａｓ）、窒素（Ｎ）などを用いることができ、不純物添加量としては、埋め込み絶縁層２の中で１０１９ｃｍ−３以上となるようし、埋め込み絶縁層２を貫通するように導入することが望ましい。ここでも、欠陥を形成して不純物ゲッタリング能力を向上させるためには、５０ｅＶ〜１ＭｅＶの範囲内のエネルギーで、１０１５ｃｍ−２以上のドーズ量で注入することが望ましい。
【０１１１】
次に、図１７（ｃ）に表したように、ＭＩＳＦＥＴを形成する工程を行う。
【０１１２】
そして、ボロン（Ｂ）、リン（Ｐ）または砒素（Ａｓ）を１０１９ｃｍ−３〜１０２２ｃｍ−３添加したシリケートガラス、またはシリコン窒化膜やオキシナイトライド膜からなるパッシベーション膜８を堆積し、配線工程、ダイシング工程を経て、図１６の半導体装置が完成する。
【０１１３】
本具体例によっても、欠陥領域２０とパッシベーション膜８との積層構造のガードリング７を設けることにより、素子領域への可動イオンの侵入を防止することができる。さらに、図１７に表した製造方法によれば、従来のフォトリソグラフィ工程の回数を増やすことなく、可動イオンの保護機能を付加することが可能となる。
【０１１４】
なお、本具体例においても、図１１乃至図１３に表したような、導電流域１８やコンタクト１９を付加することが可能であり、これらに関する同様の作用効果を得ることができる。
【０１１５】
図１８は、本発明の具体例としての半導体装置の要部断面構造を表す模式図である。同図についても、図１乃至図１７に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
【０１１６】
本具体例においては、ガードリングとなる半導体層２２とそれに接した埋め込み絶縁層２の領域に、選択的にイオン注入して、不純物を高濃度添加した欠陥領域２０が設けられている。
【０１１７】
欠陥領域２０を形成するための不純物には、ここでも、例えばリン（Ｐ）やボロン（Ｂ）、ＢＦ２、ヒ素（Ａｓ）、窒素（Ｎ）などが用いられ、不純物添加量としては、埋め込み絶縁層２の中で１０１９ｃｍ−３以上となるようにし、半導体層２２と埋め込み絶縁層２を貫通して支持基板１に達するように形成することが望ましい。また、前述したように、欠陥を形成して不純物ゲッタリング能力を向上させるためには、５０ｅＶ〜１ＭｅＶの範囲内のエネルギーで、１０１５ｃｍ−２以上のドーズで注入することが望ましい。
【０１１８】
ガードリング７の一部を構成する半導体層２２には、これまでに開示されているバルクシリコン基板で用いられているガードリングを形成してもよい。
【０１１９】
本具体例によれば、欠陥領域２０、半導体層２２からなるガードリング７によって素子領域（半導体層３）への可動イオンの侵入を防ぐことが可能である。また、半導体層２２を貫通する、高いドーズ量のイオン注入のため、ガードリング７の領域は非晶質化するので、可動イオンのゲッタリング能力が向上する。同時に、粒界拡散が生ずる虞もない。なお、非晶質化した半導体領域２２は、酸化工程により、半導体領域３より酸化が進むため薄膜化が促進されることがある。
【０１２０】
本具体例の半導体装置は、従来の製造工程に対して、選択的にイオン注入する工程を加えるだけで、可動イオンによる汚染を防ぐことが可能なので、バルクシリコン基板で使われてきた技術、素子のレイアウトをそのまま採用することができ、これまでのＬＳＩ設計を引き継ぐことが容易であるという利点も有する。
【０１２１】
図１９は、本発明の具体例としての半導体装置の平面構成を例示する平面透視図である。同図についても、図１乃至図１８に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
【０１２２】
すなわち、図１９は、本発明による半導体装置のチップの平面構成を例示する。複数の半導体領域３が形成され、これら半導体領域への可動イオンの侵入を防ぐために、チップの周囲を取り囲んで、ガードリング７が形成される。ここで、ガードリング７は、本発明の具体例として前述したいずれかの構成を有する。
【０１２３】
このように、半導体装置の全体を取り囲むようにガードリング７を設けることにより、半導体装置の内部全体を可動イオンなどの侵入から保護することができる。
【０１２４】
なお、図１９においてはガードリング７が連続的に形成された場合を例示したが、本発明はこれには限定されず、例えば、ガードリング７の一部に不連続箇所があってもよい。例えば、不連続を有するガードリングが２重あるいは３重以上の略同心円状に形成され、それぞれのガードリングの不連続箇所が互いにずれているようにすれば、不連続箇所を介した不純物の侵入を阻止することが可能である。
【０１２５】
図２０は、本発明の具体例としての半導体装置の平面構成を例示する平面透視図である。同図についても、図１乃至図１９に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
【０１２６】
すなわち、本具体例においても、半導体装置には複数の半導体領域３が形成され、これら半導体領域への可動イオンの侵入を防ぐために、装置全体の周囲を取り囲んで、ガードリング７が設けられている。
【０１２７】
但し、本具体例においては、ガードリング７はチップ端面Ｓに露出するように形成されており、さらなるチップ面積の縮小を実現している。
【０１２８】
図２１は、本発明の具体例としての半導体装置の平面構成を例示する平面透視図である。同図についても、図１乃至図２０に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
【０１２９】
すなわち、本具体例においても、半導体装置には複数の半導体領域３が形成され、これら半導体領域への可動イオンの侵入を防ぐために、装置全体の周囲を取り囲んで、ガードリング７が設けられている。
【０１３０】
さらに、ガードリング７の中には、支持基板１に接する導電領域１８が設けられており、基板電位１に任意の電位を印加可能としている。そして、図１１乃至図１２に関して前述したように、導電領域１８に所定の電位を印加することにより、支持基板１の電位を任意に固定し、且つ可動イオンなどの侵入の防止の効果をさらに高くすることができる。
【０１３１】
図２２は、本発明の具体例としての半導体装置の平面構成を例示する平面透視図である。同図についても、図１乃至図２１に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
【０１３２】
すなわち、本具体例においても、半導体装置には複数の半導体領域３が形成され、これら半導体領域への可動イオンの侵入を防ぐために、装置全体の周囲を取り囲んで、ガードリング７が設けられている。
【０１３３】
さらに、ガードリング７の中には、図１３に関して前述したように、支持基板１に接する導電領域１８が設けられており、その導電領域１８に接続されたコンタクト１９が設けられている。そして、図１３に関して前述したように、コンタクト１９に所定の電位を印加することにより、支持基板１の電位を任意に固定し、且つ可動イオンなどの侵入の防止の効果をさらに高くすることができる。
【０１３４】
図２３は、本発明の具体例としての半導体装置の平面構成を例示する平面透視図である。同図についても、図１乃至図２２に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
【０１３５】
すなわち、本具体例においても、半導体装置には複数の半導体領域３が形成されている。そして、これら半導体チップ中の一部の半導体領域への可動イオンの侵入を防ぐために、その周囲を取り囲んでガードリング７が設けられている。
【０１３６】
本具体例は、ガードリング７の形成による素子面積の損失を最小限にするために効果があるレイアウトである。また、メモリー・ロジック混載素子のような、機能の異なる素子を形成した時に、メモリーの誤動作を防ぐために選択的に可動イオン侵入を防ぐ構造としたような場合に用いることができる。
【０１３７】
また、本具体例においても、図１１乃至図１３に関して前述したような導電領域１８やコンタクト１９をガードリング７に設けることにより、同様の作用効果を得ることができる。
【０１３８】
以上、具体例を例示しつつ本発明の実施の形態について説明した。しかし、本発明は、上述した各具体例に限定されるものではない。
【０１３９】
例えば、ゲート絶縁膜５には、シリコン酸化膜厚換算で１ｎｍ〜１μｍ程度の熱酸化膜による酸化膜形成法や、３０ｋｅＶ程度の低加速エネルギーで酸素（Ｏ）を注入して酸化膜を形成する方法を用いてもよいし、シリコン酸化膜を堆積する方法、シリコン窒化膜を堆積する方法、またはこれらを組み合わせた方法をでもよい。
【０１４０】
また、シリコンをシリコン酸化膜やシリコン窒化膜に変換するこれらの方法以外に、例えば酸素イオンを堆積したシリコンに注入する方法や、堆積したシリコンを酸化する方法を用いてもかまわない。
【０１４１】
また、これらの絶縁膜に、シリコン窒化膜、その他タンタル酸化膜、チタン酸化膜、チタン酸ストロンチウムやチタン酸バリウム、チタン酸ジルコニウム鉛、ジルコニウム酸化膜やジルコニウムシリケートなどの強誘電体膜、常誘電体膜の単層膜またはそれらの複合膜を用いることもできる。
【０１４２】
また、素子分離としては、トレンチ分離による素子分離や、ＬＯＣＯＳ素子分離膜や、リセス型（Recessed）ＬＯＣＯＳや改良ＬＯＣＯＳ法、またはフィールドシールド分離を用いても良いし、これらを組み合わせてもよい。
【０１４３】
さらに、ゲート電極６は、多結晶シリコン以外の単結晶シリコン、ポーラス（多孔質）シリコン、アモルファスシリコン、ＳｉＧｅ混晶、ＳｉＣ混晶、ガリウム砒素（ＧａＡｓ）などの半導体材料や、タングステン（Ｗ）、タンタル（Ｔａ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、コバルト（Ｃｏ）、白金（Ｐｔ）、パラジウム（Ｐｄ）などの金属あるいはそれらのシリサイドを用いることもできる。さらに、これらの積層構造としても良い。
【０１４４】
【発明の効果】
以上詳述したように、本発明によれば、以下に示す可動イオン侵入を防いだ、ＳＯＩ基板を用いた半導体装置を実現することが可能である。
【０１４５】
可動イオン侵入を防止する領域の幅が狭くなったことにより、素子の小型化が可能である。さらに、チップ端面に可動イオン侵入の防止領域を形成することが可能なので、より小型化することが可能である。
【０１４６】
また、不純物を高濃度化した絶縁体領域を、１×１０１６ｃｍ−２以上の高いドーズ量でイオン注入して形成すると、損傷領域が形成されるため、可動イオンや、重金属のゲッタリング能力がさらに向上する。
【０１４７】
本発明による半導体装置は、低製造コストで実現することが可能である。また、多層配線における、パッシベーション膜の平坦性の劣化が小さく、歩留まりの低下も抑制される。
【図面の簡単な説明】
【図１】 本発明の関連技術にかかる半導体装置の断面図である。
【図２】 図１の具体例の半導体装置の製造方法の要部を表す工程断面図である。
【図３】 （ａ）及び（ｂ）は、それぞれ本発明に付加可能な特徴を有する半導体装置の一部断面図である。
【図４】 （ａ）及び（ｂ）は、それぞれ本発明に付加可能な特徴を有する半導体装置の一部断面図である。
【図５】 本発明に付加可能な特徴を有する半導体装置の一部断面図である。
【図６】 図５に表した半導体装置の製造方法の要部を表す工程断面図である。
【図７】 本発明に付加可能な特徴を有する半導体装置の一部断面図である。
【図８】 本発明の製造方法により得られる半導体装置の一部断面図である。
【図９】 図８に表した半導体装置の製造方法の要部を表す工程断面図である。
【図１０】 図９に表した製造方法を応用したもうひとつの半導体装置の要部断面構造を表す模式図である。
【図１１】 （ａ）は、本発明に付加可能な特徴を有する半導体装置の要部断面構造を表す模式図であり、（ｂ）は、（ａ）の導電領域１８付近を上方から眺めた平面透視図である。
【図１２】 本発明に付加可能な特徴を有する半導体装置の要部断面構造を表す模式図である。
【図１３】 （ａ）は、本発明の具体例としての半導体装置の要部断面構造を表す模式図であり、（ｂ）は、導電領域１８の周辺を上方から眺めた平面透視図である。
【図１４】 本発明の関連技術の具体例としての半導体装置の要部断面構造を表す模式図である。
【図１５】 図１４の具体例の半導体装置の製造方法の要部を表す工程断面図である。
【図１６】 本発明の関連技術の具体例としての半導体装置の要部断面構造を表す模式図である。
【図１７】 図１６の具体例の半導体装置の製造方法の要部を表す工程断面図である。
【図１８】 本発明の具体例としての半導体装置の要部断面構造を表す模式図である。
【図１９】 本発明の具体例としての半導体装置の平面構成を例示する平面透視図である。
【図２０】 本発明の具体例としての半導体装置の平面構成を例示する平面透視図である。
【図２１】 本発明の具体例としての半導体装置の平面構成を例示する平面透視図である。
【図２２】 本発明の具体例としての半導体装置の平面構成を例示する平面透視図である。
【図２３】 本発明の具体例としての半導体装置の平面構成を例示する平面透視図である。
【符号の説明】
１ 支持基板
２ 埋め込み絶縁層
３ 半導体層
３ａ チャネル領域
３ｂ ソース・ドレイン領域
４ 素子分離層
５ ゲート絶縁膜
６ ゲート電極
７ ガードリング
８、８ｂ パッシベーション膜
９ レジスト
１０ ＴＥＯＳ膜
１１ 高不純物濃度領域
１２ シリコン窒化膜
１３ シリコン酸化膜
１４ 素子分離領域
１５ シリコン酸化膜
１６ 第２のパッシベーション膜（埋め込みパッシベーション領域）
１７ シリコン窒化膜
１８ 導電領域
１９ コンタクト
２０ 欠陥領域
２１ イオン注入
２２ 半導体層
２３ 導電領域
Ｓ 端面
Ｔ トレンチ
Claims (11)
- 支持基板と、
前記支持基板の上に設けられた絶縁層と、
前記絶縁層の上に設けられた複数の半導体素子と、
前記複数の半導体素子を取り囲むように半導体装置の端部または端部近傍において前記絶縁層に設けられたトレンチと、
前記トレンチを埋め込むように設けられた第１の非晶質の絶縁体膜と、
前記第１の非晶質の絶縁体膜に接触して前記トレンチの上から前記複数の半導体素子の上を覆うように設けられ、前記第１の非晶質の絶縁膜とは材質の異なる第２の非晶質の絶縁体膜と、
を備え、
前記トレンチの側壁に接することなく前記非晶質の絶縁体膜を貫通して前記トレンチ底部において前記支持基板に接続された導電領域が設けられたことを特徴とする半導体装置。 - 支持基板と、
前記支持基板の上に設けられた絶縁層と、
前記絶縁層の上に設けられた複数の半導体素子と、
前記複数の半導体素子を取り囲むように半導体装置の端部または端部近傍において前記絶縁層に設けられたトレンチと、
前記トレンチを埋め込むように設けられた第１の非晶質の絶縁体膜と、
前記第１の非晶質の絶縁体膜に接触して前記トレンチの上から前記複数の半導体素子の上を覆うように設けられ、前記第１の非晶質の絶縁膜とは材質の異なる第２の非晶質の絶縁体膜と、
を備え、
前記トレンチは、前記半導体装置の端に設けられ、前記トレンチの底部が前記半導体装置の端面と接することを特徴とする半導体装置。 - 支持基板と、
前記支持基板の上に設けられた絶縁層と、
前記絶縁層の上に設けられた複数の半導体素子と、
前記複数の半導体素子を取り囲むように半導体装置の端部または端部近傍において前記絶縁層に設けられたトレンチと、
前記トレンチを埋め込むように設けられた第１の非晶質の絶縁体膜と、
前記トレンチの上から前記複数の半導体素子の上を覆うように設けられ、前記第１の非晶質の絶縁膜とは材質の異なる第２の非晶質の絶縁体膜と、
を備え、
前記第２の非晶質の絶縁体膜は、前記第１の非晶質の絶縁体膜よりも低い誘電率を有することを特徴とする半導体装置。 - 支持基板と、
前記支持基板の上に設けられた絶縁層と、
前記絶縁層の上に設けられた複数の半導体素子と、
前記複数の半導体素子を取り囲むように半導体装置の端部または端部近傍において前記絶縁層に設けられたトレンチと、
前記トレンチを埋め込むように設けられた第１の非晶質の絶縁体膜と、
前記トレンチの上から前記複数の半導体素子の上を覆うように設けられ、前記第１の非晶質の絶縁膜とは材質の異なる第２の非晶質の絶縁体膜と、
を備え、
前記第１の非晶質の絶縁体膜は、シリコン窒化物またはシリコン・オキシナイトライドからなることを特徴とする半導体装置。 - 支持基板と、
前記支持基板の上に設けられた絶縁層と、
前記絶縁層の上に設けられた複数の半導体素子と、
前記複数の半導体素子を取り囲むように半導体装置の端部または端部近傍において前記絶縁層に設けられたトレンチと、
前記トレンチを埋め込むように設けられた第１の非晶質の絶縁体膜と、
前記トレンチの上から前記複数の半導体素子の上を覆うように設けられ、前記第１の非晶質の絶縁膜とは材質の異なる第２の非晶質の絶縁体膜と、
を備え、
前記第２の非晶質の絶縁体膜は、ＳｉＢＮ、ＳｉＯＢＮまたはＢＣＢポリマーからなることを特徴とする半導体装置。 - 支持基板と、
前記支持基板の上に設けられた絶縁層と、
前記絶縁層の上に設けられた複数の半導体素子と、
前記複数の半導体素子を取り囲むように前記絶縁層の上に設けられたガードリング半導体層と、
前記ガードリング半導体層と前記絶縁層を貫通して前記支持基板に至る欠陥領域と、
前記欠陥領域と前記複数の半導体素子の上を覆うように設けられた非晶質の絶縁体膜と、
を備え、
前記絶縁層における前記欠陥領域は、不純物を１０１９ｃｍ−３ 以上含有することを特徴とする半導体装置。 - 支持基板と、前記支持基板の上に設けられた絶縁層と、前記絶縁層の上に設けられた半導体層と、を有するウェーハの一部を選択的にエッチングすることにより、所定領域の周囲を取り囲み前記半導体層と前記絶縁層を貫通して前記支持基板に達するトレンチを形成する第１の工程と、
前記第１の工程の後に前記トレンチを埋め込むように第１の非晶質の絶縁体膜を形成する第２の工程と、
前記第２の工程の後に前記所定領域において前記半導体層に半導体素子を形成する第３の工程と、
前記第３の工程の後に前記トレンチに埋め込まれた前記第１の非晶質の絶縁体膜と前記所定領域に形成された前記半導体素子とを覆うように第２の非晶質の絶縁体膜を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。 - 前記第１の非晶質の絶縁体膜と前記第２の非晶質の絶縁体膜とは同質の材料からなることを特徴とする請求項７記載の半導体装置の製造方法。
- 前記第１の非晶質の絶縁体膜と前記第２の非晶質の絶縁体膜とは異なる材料からなることを特徴とする請求項７記載の半導体装置の製造方法。
- 前記第２の非晶質の絶縁体膜は、前記第１の非晶質の絶縁体膜よりも低い誘電率を有することを特徴とする請求項９記載の半導体装置の製造方法。
- 前記半導体素子を形成する前記第３の工程は、前記半導体層にソース領域とドレイン領域とを形成する工程を含むことを特徴とする請求項７〜１０のいずれか１つに記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2001268919A JP3704072B2 (ja) | 2001-09-05 | 2001-09-05 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001268919A JP3704072B2 (ja) | 2001-09-05 | 2001-09-05 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003078142A JP2003078142A (ja) | 2003-03-14 |
| JP3704072B2 true JP3704072B2 (ja) | 2005-10-05 |
Family
ID=19094828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP2001268919A Expired - Fee Related JP3704072B2 (ja) | 2001-09-05 | 2001-09-05 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3704072B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4065855B2 (ja) * | 2004-01-21 | 2008-03-26 | 株式会社日立製作所 | 生体および化学試料検査装置 |
| JP4527550B2 (ja) * | 2005-01-07 | 2010-08-18 | 新電元工業株式会社 | ＳｉＣ半導体素子 |
| JP2007019170A (ja) * | 2005-07-06 | 2007-01-25 | Fuji Electric Holdings Co Ltd | 部分ｓｏｉ基板、部分ｓｏｉ基板の製造方法、及び、ｓｏｉ基板 |
| US7786480B2 (en) * | 2006-08-11 | 2010-08-31 | Tpo Displays Corp. | System for displaying images including thin film transistor device and method for fabricating the same |
| JP4961617B2 (ja) * | 2007-10-01 | 2012-06-27 | 新光電気工業株式会社 | 配線基板とその製造方法及び半導体装置 |
| US7772083B2 (en) * | 2008-12-29 | 2010-08-10 | International Business Machines Corporation | Trench forming method and structure |
-
2001
- 2001-09-05 JP JP2001268919A patent/JP3704072B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2003078142A (ja) | 2003-03-14 |
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| RD04 | Notification of resignation of power of attorney |
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| A977 | Report on retrieval |
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| A131 | Notification of reasons for refusal |
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| A521 | Written amendment |
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