JP3712599B2

JP3712599B2 - 半導体装置及び半導体基板

Info

Publication number: JP3712599B2
Application number: JP2000254958A
Authority: JP
Inventors: 勉手塚; 直治杉山
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-08-25
Filing date: 2000-08-25
Publication date: 2005-11-02
Anticipated expiration: 2020-08-25
Also published as: JP2002076347A

Description

【０００１】
【発明の属する技術分野】
本発明は、高速、低消費電力の電界効果トランジスタ、特にひずみＧｅもしくはひずみＳｉＧｅをチャネル層として有する電界効果トランジスタを備える半導体装置、前記半導体装置を得るために使用される半導体基板に関する。
【０００２】
【従来の技術】
基板に平行な面内で圧縮ひずみを受けたＧｅの正孔および電子移動度は、適切な面方位を選択することにより、ｐ、ｎ両チャネルにおいてＳｉの正孔および電子移動度を上回る事が知られている。
【０００３】
図１３は、このひずみＧｅをチャネルとして用いた従来技術のトランジスタ構造の１つである（第１の従来例）。本構造は特開平２−１９６４３６号公報に開示されている。本構造は、ｎ型Ｓｉ基板６１上にｐ−Ｓｉ _０．５Ｇｅ _０．５バッファ層６２、ｉ−Ｓｉ _０．５Ｇｅ _０．５Ｇｅスペーサ層６３、ｉ−Ｇｅチャネル層６４、ｉ−Ｓｉ _０．５Ｇｅ _０．５Ｇｅスペーサ層６５、ｐ−Ｓｉ _０．５Ｇｅ _０．５層６６、ｉ−Ｓｉ _１−ｘＧｅ _ｘ層（ｘ＝０．５→０）（ＳｉＧｅキャップ層）６７、Ｔｉショットキーゲート電極６８が積層されている。また、ソース・ドレイン領域６９がゲート電極６８直下の両端に形成されている。
【０００４】
本構造は、いわゆる変調ドープＦＥＴ（ＭＯＤＦＥＴ）であり、ｉ−Ｇｅチャネル層６４から離れたドーピング層であるｐ−Ｓｉ_０．５Ｇｅ_０．５バッファ層６２、ｉ−Ｓｉ_０．５Ｇｅ_０．５Ｇｅスペーサ層６５からチャネル層６４にキャリアが供給されるため、ドーピングされた不純物による散乱で正孔移動度が低下する事はない。したがって、ひずみＧｅの正孔の高移動度を生かした高速動作が可能であるとされている。
【０００５】
この構造と類似の構造はＥ．Ｍｕｒａｋａｍｉｅｔａｌ．，ＩＥＥＥＴｒａｎｓａｃｔｉｏｎｏｎＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓ，Ｖｏｌ．４１，ｐ．８５７（１９９４）、およびＹ．Ｈ．Ｘｉｅｅｔａｌ．，ＡｐｐｌｉｅｄＰｈｙｓｉｃｓＬｅｔｔｅｒｓＶｏｌ．６３，ｐ．２２６３（１９９４）においても開示されている。
【０００６】
また、別の従来技術として、面内に引張りひずみをうけたひずみＳｉをチャネルとして用いたトランジスタも公知となっている。ひずみＳｉのキャリア移動度も、上記のひずみＧｅと同様に、ｐ、ｎ両チャネルにおいてＳｉを上回る事が知られているので、これらのトランジスタにおいてはＳｉチャネルのトランジスタに比べ同じゲートサイズにおいてより大きな駆動力が得られる。その中で、もっとも実用性が高いと考えられるトランジスタ構造を図１４に示す（第２の従来例）。
【０００７】
本構造は、本発明者を含む研究グループによって提案および動作実証された構造である（Ｔ．Ｍｉｚｕｎｏ，Ｓ．Ｔａｋａｇｉ，Ｎ．Ｓｕｇｉｙａｍａ，Ｊ．Ｋｏｇａ，Ｔ．Ｔｅｚｕｋａ，Ｋ．Ｕｓｕｄａ，Ｔ．Ｈａｔａｋｅｙａｍａ，Ａ．Ｋｕｒｏｂｅ，ａｎｄＡ．Ｔｏｒｉｕｍｉ，ＩＥＤＭＴｅｃｈｎｉｃａｌＤｉｇｅｓｔｓｐ．９３４（１９９９））。
【０００８】
本構造ではＳｉまたはＳｉＧｅ層７１上に埋め込み酸化膜７２、ＳｉＧｅバッファ層７３、ひずみＳｉチャネル層７４、ゲート酸化膜７５、ゲート電極７６が順次積層されてＳｉＧｅバッファ層７３、ひずみＳｉチャネル層７４にソース・ドレイン領域７７が形成されている。
【０００９】
本構造では、ひずみＳｉチャネル７４による高キャリア移動度のほか、埋め込み酸化膜７２の存在により、寄生容量の低下や、不純物濃度を低く抑えたまま微細化が出来るので駆動力が上げられる、等のメリットを併せ持つ。したがって、本構造でＣＭＯＳ論理回路を構成すれば、より高速かつ低消費電力の動作が可能となる。
【００１１】
【発明が解決しようとする課題】
まず、第１の従来例を実用に供する際に生じる問題点は、ソース・ドレインの接合リークが大きいという問題である。この第１の従来例の構造においては、ＳｉＧｅバッファ層６２の厚さは５００ｎｍというかなり大きい値になっているが、他の類似の従来例においても数１００ｎｍから１μｍ程度以上の厚さとなっている。これはＳｉＧｅバッファ層６２の転位密度を充分低減し、もってチャネル層６４に及ぶ転位密度を低減させるために必要な厚さである。このとき、ソース・ドレイン拡散領６９域下部とＳｉＧｅバッファ層６２との界面には、ｐ^＋−ｎ接合面（ｐチャネルの場合）またはｎ^＋−ｐ接合面（ｎチャネルの場合）が形成される。
【００１２】
ここで、ＳｉＧｅバッファ層６２のＧｅ組成は５０ａｔｍ％程度以上と高いため、バンドギャップの値がＳｉのバンドギャップの値の７５−６０％程度になる。ｐｎ接合の逆バイアス飽和電流は、拡散電流と再結合電流の和で表される。それぞれの成分は真性キャリア密度の２乗、１乗にそれぞれ比例する。真性キャリア密度は、バンドギャップエネルギーが小さいほど大きくなり、例えばＧｅの真性キャリア密度はＳｉの千倍以上大きな値である。したがって、第１の従来例におけるソース・ドレイン領域６９とＳｉＧｅバッファ層６２の間の接合リークあるいはオフ電流はＳｉに比べ２桁から４桁も大きくなるという問題が生じる。ＳｉＧｅバッファ層６２中の転位を介したリーク電流も考えると、さらにオフ電流は大きくなる。これは、大規模な回路を形成したときの消費電力の大幅な増大という問題を引き起こす。もし仮に、このリークを低減するため、Ｇｅ組成の低いＳｉＧｅバッファ層６２を使うと、今度はＧｅチャネル層６４との間の格子定数差が大きくなり、チャネルに転位が生じるか、あるいはひずみを解放するために表面に凹凸が出来てしまう。したがって、第１の従来例においては、Ｇｅ組成が５０ａｔｍ％以上の厚いＳｉＧｅバッファ層６２を使用せざるを得ないため、ソース−ドレイン間、あるいはドレイン−基板間のリークはＳｉベースのトランジスタに比べて数桁大きくなる事は避けられない。
【００１３】
次に、第２の従来例の問題点について述べる。図３（ｂ）に、第２の従来例のチャネル近傍におけるバンド構造を示す。図３（ｂ）から分かるように、ひずみＳｉチャネル層７４の価電子帯のエネルギーはＳｉＧｅバッファ層７３の価電子帯端のエネルギーよりも低いため、正孔チャネルを形成するためにゲートに負のバイアスをかけると、表面チャネルが形成するより先にひずみＳｉチャネル層７４とＳｉＧｅバッファ層７３界面に埋め込みチャネルが形成されてしまう。
【００１４】
図１５に第２の従来例のトランジスタとＳｉ−ＭＯＳＦＥＴの電流（ｌｏｇ（Ｉｄ）−電圧（Ｖｇ）曲線を示す。前述の埋め込みチャネルの存在により、図１５に示すように、閾値電圧付近の特性が悪化する（Ｓファクターが増加する）。この埋め込みチャネルの影響はひずみＳｉチャネル層７４の膜厚が薄くなるほど顕著になる。即ち、微細化するほど影響が大きくなる。したがって、微細ＭＯＳＦＥＴを作製した際に、閾値電圧を低く設定する事は難しい。
【００１５】
また、図１６に第２の従来例のトランジスタとＳｉ−ＭＯＳＦＥＴの（Ｖｇ（ゲート電圧）−Ｖｔｈ（閾値電圧））−電流特性を示す。この埋め込みチャネルの移動度はＳｉＧｅバッファ層における合金散乱の影響で移動度が低い。従って、図１６に示すように、通常の表面チャネルＳｉ−ＭＯＳＦＥＴの駆動力に比べ、第２の従来例においては、低ゲート電圧においては駆動力が低くなってしまう。以上の理由により、第２の従来例においては低消費電力化が困難である。
【００１６】
本発明は、ソース−ドレイン間、あるいはドレイン、基板間のリーク電流が小さく、また、低消費電力化が可能な電界効果トランジスタを提供することを目的とする。
【００１７】
また、本発明は上記電界効果トランジスタが容易に得られる半導体基板を提供することを目的とする。
【００１８】
また、酸化膜上のＳｉＧｅ層の製造方法についてみると、まず（１）の方法においては、下地のＳＯＩが必要なので、その分酸化膜上の半導体層の厚さが増加し、ＦＥＴを作製する際の短チャネル化の妨げとなる。また、ＳＯＩ上にＳｉＧｅをエピタキシャル成長し、緩和させるためにアニール処理すると、ＳＯＩ層中に転位が生じる。
【００１９】
また、（２）の方法においては、Ｓｉ基板上に数μｍの厚さのＳｉＧｅバッファ層を成長し、その上に所望の組成のＳｉＧｅ薄膜を形成している。この場合、必然的にクロスハッチと呼ばれる１μｍ程度の周期の表面のうねりが生じる。更に、バッファ層中に残留している転位を完全に取り除く事は難しく、表面付近で１０^６ｃｍ^−２程度の密度で転位が生じてしまうという問題がある。Ｇｅ組成が高くなるほど、転位密度は増加する傾向がある。
【００２０】
（３）においてはＧｅ組成を高くするとアニール時にＧｅが酸素と結合して蒸発し連続的な埋め込み酸化膜が形成されなかったり表面が荒れてしまったりする。
【００２１】
酸化膜上にＳｉＧｅ層を製造するにあたりＧｅ組成を高く（３０ａｔｍ％以上）しても、酸化膜上の積層構造膜厚の増加、転位の発生、あるいは表面の荒れを抑制することができる半導体基板の製造方法が求められている。
【００２２】
本発明は、支持基体と、前記支持基体上に形成された絶縁膜と、前記絶縁膜上に形成され、かつソース領域及びドレイン領域が形成された半導体層と、前記半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを備えた電界効果トランジスタを備える半導体装置において、前記半導体層は、前記絶縁膜と接する側に設けられたＧｅ組成が３０ａｔｍ％以上のＳｉＧｅ領域と、前記絶縁膜と反対側の表面に設けられた、前記ＳｉＧｅ領域よりＧｅ組成が高いＳｉＧｅもしくはＧｅのチャネル領域を備え、かつ前記ＳｉＧｅもしくはＧｅのチャネル領域と前記ゲート絶縁膜との間に存在する厚さが２ｎｍ以下のＳｉ層を具備することを特徴とする半導体装置である。
【００２３】
また、本発明は、支持基体上に、絶縁膜、Ｇｅ組成が３０ａｔｍ％以上のＳｉＧｅ層を備える第１の半導体層、及び前記第１の半導体層よりＧｅ組成の高いＳｉＧｅ層もしくはＧｅ層を備える第２の半導体層が順次積層されてなる基板上に、ゲート絶縁膜、ゲート電極が順次積層され、かつ前記第１及び第２の半導体層にはソース領域及びドレイン領域が形成されてなり、かつ前記第２の半導体層とゲート絶縁膜との間に、厚さが２ｎｍ以下のＳｉ層を具備する電界効果トランジスタを備えることを特徴とする半導体装置。
【００２４】
また、本発明は、支持基体上に、絶縁膜、Ｇｅ組成が３０ａｔｍ％以上のＳｉＧｅ層である第１の半導体層、前記第１の半導体層よりＧｅ組成の高いＳｉＧｅ層もしくはＧｅ層である第２の半導体層、前記第２の半導体層上に存在する厚さが２ｎｍ以下のＳｉ層が順次積層されてなることを特徴とする半導体基板である。
【００２５】
なお、半導体基板の第１の製造方法として、支持基体上に、絶縁膜と、ＳｉとＧｅとを含む半導体層とが順次積層された積層構造を形成する工程と、前記半導体層に酸化処理を施すことによりＳｉ酸化膜と、前記半導体層よりＧｅ組成の高いＳｉＧｅ層を生成せしめる工程とを行うことを特徴とする半導体基板の製造方法を示す。
【００２６】
また、半導体基板の第２の製造方法として、支持基体上に絶縁膜を介して形成されたＳｉ層またはＳｉＧｅ層上にＳｉとＧｅを含む半導体層を形成する工程と、前記半導体層に酸化処理を施すことによりＳｉ酸化膜と、前記半導体層よりＧｅ組成の高いＳｉＧｅ層を生成せしめる工程を行うことを特徴とする半導体基板の製造方法を示す。
【００２７】
【発明の実施の形態】
本発明に係る電界効果トランジスタは、支持基体と、前記支持基体上に形成された絶縁膜と、前記絶縁膜上に形成され、かつソース領域及びドレイン領域が形成された半導体層と、前記半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを備えた電界効果トランジスタであって、前記半導体層は、前記絶縁膜と接する側に設けられたＧｅ組成が３０ａｔｍ％以上のＳｉＧｅ領域と、前記絶縁膜と反対側の表面に設けられた、前記ＳｉＧｅ領域より多くＧｅを含むＳｉＧｅもしくはＧｅのチャネル領域を備えている。
【００２８】
Ｇｅ組成が３０ａｔｍ％以上のＳｉＧｅとはＳｉ_１−ｘＧｅ_ｘ（１＞ｘ≧０．３）で表される化合物である。
【００２９】
電界効果トランジスタの一実施形態を示す概略図を図１に示す。支持基体１上に絶縁膜２が形成され、その絶縁膜２上に半導体層が形成されている。絶縁膜２は支持基体１と前記半導体層とを電気的に絶縁するものであり、例えばＳｉ酸化膜などが挙げられる。前記半導体層は、Ｇｅ組成が３０ａｔｍ％以上の高Ｇｅ組成のＳｉＧｅバッファ層３（第１の半導体層）と、第１の半導体層より高いＧｅ組成のＳｉＧｅ層もしくはＧｅ層からなるチャネル層４（第２の半導体層）が積層されてなるものが挙げられる。基板５は、前記支持基体１、絶縁膜２、第１の半導体層、及び第２の半導体層が積層してなるものである。前記基板５にはソース・ドレイン領域６が形成され、それぞれソース電極（図示せず）、ドレイン電極（図示せず）に接続されている。さらにゲート絶縁膜７およびゲート電極８が積層されて電界効果トランジスタを構成している。
【００３０】
本実施形態に係る電界効果トランジスタは、絶縁膜２上に高Ｇｅ組成のＳｉＧｅバッファ層３とＧｅ層もしくはＳｉＧｅ層からなるチャネル層４が積層されている。それにより、従来問題であったソース、ドレイン間のリーク電流を実用可能なレベルまで抑制する事が出来る。また、ＧｅもしくはＳｉＧｅチャネルの高移動度を生かした低消費電力・高速動作が可能な集積回路を得ることができる。
【００３１】
以下さらに詳細に説明する。
【００３２】
ＳｉＧｅバッファ層３上に形成されるチャネル層４にはＳｉＧｅバッファ層３とチャネル層４との格子定数の差に起因し結晶構造にひずみが導入される。それによりチャネル層４における正孔および電子の移動度がＳｉの正孔および電子移動度を大幅に上回り、素子を高速化できる。チャネル層４においてはひずみが導入されない場合であっても良く、その場合でも電子、正孔の移動度はＳｉに比べ十分大きくなる。しかしながらひずみが導入されていた方が電子、正孔の移動度がより高くなる。
【００３３】
また、図２に、第１の従来技術と本実施形態に係る電界効果トランジスタにおけるソース領域またはドレイン領域部分のｐｎ接合部分の拡大図を示す。図２（ａ）は、図１３に示す第１の従来例に係る電界効果トランジスタのソース領域又はドレイン領域のｐｎ接合部分の拡大図である。図２（ｂ）は図１に示す本実施形態に係る電界効果トランジスタの基板におけるソース領域又はドレイン領域のｐｎ接合部分の拡大図である。図２（ｂ）に示す本実施形態の電界効果トランジスタにおいては、絶縁膜２上に形成されたＳｉＧｅバッファ層３とチャネル層４とにソース・ドレイン領域６が形成されている。絶縁膜２の存在により、支持基体へのリーク電流は完全に抑制される。また、ｐｎ接合面の面積が大幅に減少すること、およびゲート電圧をかけることによりチャネル層４、ＳｉＧｅバッファ層３がいずれも空乏化されることにより、ソース−ドレイン間のリーク電流は第１の従来例に比べ著しく減少する。
【００３４】
これに対し、図２（ａ）に示す第１の従来例の電界効果トランジスタの基板においては、厚い（＞５００ｎｍ）バッファ層６２上にｉ−Ｇｅチャンネル層６４及びＳｉＧｅキャップ層６７が積層されている。また、ソースあるいはドレイン領域６９が形成されている。図２（ａ）では図２（ｂ）の如くの絶縁膜２が存在しないため、支持基体へのリークが生じる。また、ｐｎ接合の面積が大きいこと、バッファ層６２中に残存する転移のためソース、ドレイン間のリーク電流は本実施形態に比べ著しく大きくなる。
【００３５】
また、図３（ａ）に、本実施形態に係る電界効果トランジスタのチャネル層近傍におけるバンド構造を示す。本実施形態の如くの構成にすると図３（ａ）から分かるように、チャネル層（Ｇｅ）４の価電子帯のエネルギーはＳｉＧｅバッファ層（Ｓｉ _０．３Ｇｅ _０．７）３の価電子帯端のエネルギーよりも高くなるため、正孔チャネルを形成するためにゲート電極に負のバイアスをかけると、表面チャネルのみが形成される。したがって第２の従来例の如く埋め込みチャネルの存在しないことにより、閾値電圧付近の特性が悪化せず、閾値電圧を低く設定する事ができる。また、低ゲート電圧においての駆動力を高くすることができる。以上の理由により、低消費電力化が実現できる。
【００３６】
なお、従来のＳｉ−ＭＯＳＦＥＴにおいても、同様な構造のＳＯＩ基板が使用されているが、これは主に基板−配線間の寄生容量や領域の接合容量を小さくする事による高速化を目的としている。本実施形態における絶縁膜２の役割は、ＳｉＧｅもしくはＧｅチャネル層に対してはオフ電流の抑制であり、実用上本質的であるのに対し、従来のＳｉ−ＭＯＳＦＥＴに対しては、付加的な機能を与えるに過ぎない。
【００３７】
本実施形態の電界効果トランジスタにおいては、ＳｉＧｅバッファ層３（第１の半導体層）の転位密度が１０ ^６ｃｍ ⁻ ^２以下であることが望ましい。それにより素子あるいはＬＳＩの歩留まりを実用的なレベルにすることが出来る。転位密度はより好ましくは１０ ^４ｃｍ ^−２以下である。
【００３８】
また、ＳｉＧｅバッファ層３（第１の半導体層）のＧｅ組成の深さ方向分布が実質的に均一であるとＳｉＧｅバッファ層３中にひずみが蓄積しないので転移が発生しにくい。よって転位密度を低減するためにはＳｉＧｅバッファ層３（第１の半導体層）のＧｅ組成の深さ方向分布が実質的に均一であることが望ましい。
【００３９】
本実施形態の電界効果トランジスタにおいて、チャネル層４（第１の半導体層）とゲート絶縁膜７間にはＳｉキャップ層が設けられていることが望ましい。これにより電界効果トランジスタの製造工程におけるＳｉＧｅ又はＧｅ表面の酸化を防ぐ。さらに、ゲート絶縁膜７との界面がＳｉＧｅ又はＧｅ中に形成される事を防ぎ、もって界面準位の増大を防ぐことができる。さらに、Ｓｉキャップ層の膜厚がＳｉＧｅバッファ層３に対する臨界膜厚（格子定数の不整合により転位の発生する最小の厚さ）以下であると、転位が発生しない。これらの効果により、キャリアの移動度を高く保つ事ができる。
【００４０】
また、本発明の半導体基板は、本発明に係る電界効果トランジスタを製造するために用いられ、例えばＳｉＧｅバッファ層３及びチャネル層４に相当する高Ｇｅ組成の層を２層有する半導体基板であり、本発明の半導体基板を用いて電界効果トランジスタを製造すれば、ソース−ドレイン間、あるいはドレイン−基板間のリーク電流が小さく、また、高速動作、低消費電力化が可能な電界効果トランジスタを提供することができる。
【００４１】
本実施形態の半導体基板においては、ＳｉＧｅバッファ層３（第１の半導体層）の転位密度が１０ ^６ｃｍ ^−２以下であることが望ましい。それにより半導体装置あるいはＬＳＩの歩留まりを実用的なレベルにすることが出来る。転位密度はより好ましくは１０ ^４ｃｍ ^−２以下である。
【００４２】
本実施形態の半導体基板においては、ＳｉＧｅバッファ層３（第１の半導体層）のＧｅ組成の深さ方向分布が実質的に均一であることがのぞましい。
【００４３】
また、例えば本発明に係る電界効果トランジスタ用にはＳｉＧｅバッファ層として高Ｇｅ組成（３０ａｔｍ％以上）のＳｉＧｅ層が形成された半導体基板が必要である。その高Ｇｅ組成のＳｉＧｅ層を有する半導体基板を製造するために用いられる第１及び第２の半導体基板の製造方法においては、支持基体上に形成された絶縁膜上に直接、もしくは前記絶縁膜に上形成されたＳｉ層またはＳｉＧｅ層上に、低Ｇｅ組成のＳｉとＧｅ層を含む半導体層を作成し酸化処理、具体的には酸化性雰囲気で加熱処理することによりＳｉ酸化膜の生成と同時にＧｅが濃縮された高Ｇｅ組成のＳｉＧｅ層の生成を行うものである。
【００４４】
すなわち低Ｇｅ組成のＳｉとＧｅ層を含む半導体層に酸化処理を施すことにより、低Ｇｅ組成のＳｉとＧｅ層を含む半導体層の表面からＳｉ原子が選択的に酸化されてＳｉ酸化膜を形成し、さらに形成されたＳｉ酸化膜からＧｅ原子が吐き出され、前記半導体層の内部のＳｉとＧｅを含む半導体層中に蓄積される。これは、ＳｉＯ _２のＳｉ−Ｏ間の結合がＧｅＯ _２またはＧｅＯのＧｅ−Ｏ結合に比べて化学的に安定であるため、酸素原子が優先的にＳｉ原子と結合するためである。したがってＧｅが濃縮されて高Ｇｅ組成のＳｉＧｅ層とＳｉ酸化膜が生成する。
【００４５】
このとき生成したＳｉ酸化膜を必要に応じて除去すればよい。さらに必要に応じてチャネル層等を形成する工程を行う。
【００４６】
第１及び第２の製造方法によれば、ＳｉとＧｅを含む半導体層に対し酸化処理、具体的には酸化性雰囲気で加熱処理することによりＧｅ原子がＳｉとＧｅを含む半導体層中で十分に拡散し、生成したＳｉＧｅ層中のＧｅ濃度が均一になる。この層を例えば本発明に係る電界効果トランジスタにおけるＳｉＧｅバッファ層として用いれば、Ｇｅ組成の不均一によるＳｉＧｅバッファ層内部のひずみは生じない。その結果、十分格子緩和した上で、転位密度を１０ ^６ｃｍ ^−２以下に抑制する事が出来る。
【００４７】
図４、図５を用いてこれを説明する。図４は前記半導体基板の製造方法において前記ＳｉとＧｅを含む半導体層の酸化中のＧｅ組成分布を説明する図である。Ｇｅ原子がＳｉとＧｅを含む半導体層（Ｓｉ _１−ｘＧｅ _ｘ）中でＧｅ原子が界面に蓄積するか拡散するかは、大雑把に言えば、単位時間あたりのＧｅの拡散長と、酸化によってＳｉＧｅが消費される厚さ（消費率）の大小関係によってきまると考えてよい。拡散長が消費率より大きければ、ＧｅはＳｉＧｅ層中に拡散しＧｅ組成は深さ方向に均一になり、逆であれば界面に蓄積する（図４）。
【００４８】
図５はＳｉ中のＧｅ原子の拡散長と、酸化により単位時間あたりにＳｉＧｅが消費される厚さとの関係を示す図である。図５（ａ）を見ると、雰囲気ガスが１００％Ｏ_２である場合９５０℃以上であれば、拡散長が消費率を常に上回っていることがわかる。
【００４９】
ただし、酸化直後の消費率を見ると、９５０℃以上においても拡散長と同程度の値であり、酸化直後においては界面にＧｅがある程度蓄積する。蓄積領域の膜厚が臨界膜厚より十分薄ければ問題ないが、同程度か厚くなった場合には転位が発生する。この様な酸化直後における転位発生のリスクを低減するためには、温度を変えずに（即ち拡散長を変えずに）消費率を小さくしてやればよい。そのために、雰囲気ガスとして不活性ガスで希釈した酸素ガスを用いることが望ましい。消費率はほぼ酸素分圧に比例するので、５０％に希釈した酸素ガスを用いると消費率はほぼ半分になり、拡散長に対して十分大きなマージンが得られる（図５（ｂ））。そのため５０％以下に希釈した酸素ガスを用いることが望ましい。
【００５０】
また、第１及び第２の製造方法によれば、Ｓｉ酸化膜が粘性流体的になり、ＳｉＧｅ層とＳｉ酸化膜との界面が滑りよくなり、ＳｉＧｅ層のＧｅ組成の増大に伴う格子定数の増大が妨げられない。これらの効果により、転位を発生することなくＧｅ濃縮と薄膜化と格子緩和を同時に達成できる。また、表面の荒れも少なくなる。
【００５１】
以上の結果、得られたＳｉＧｅ層上にさらにチャネル層を形成した際に従来の方法に比べて転位密度の低いチャネル層を得ることが出来るので、キャリアの移動度を高く保つ事ができ、かつリーク電流を抑制できる電界効果トランジスタを提供することができる。
【００５２】
【実施例】
（実施例１）
図６に、第１の実施例の電界効果トランジスタの概略図を示す。本実施例は、支持基体１１として（００１）Ｓｉ基板を用い前記支持基体上に絶縁膜１２である埋め込み酸化膜、第１の半導体層であるＳｉＧｅバッファ層１３、第２の半導体層であるひずみＧｅからなるチャネル層１４、Ｓｉキャップ層１５が積層されてなる半導体基板１６にゲート絶縁膜１７、ゲート電極１８が順次積層されている。ＳｉＧｅバッファ層１３とチャネル層１４におけるゲート領域の両端にはソース、ドレイン電極にオーミック接触を得るためのソース領域及びドレイン領域１９および金属との反応層２０が形成されている。
【００５３】
支持基体１１として用いるＳｉ基板１１の面方位としては、（００１）だけではなく、他の面方位、例えば（１１１）基板、（１１０）基板を用いても良い。
【００５４】
チャネル層１４の厚さは３ｎｍ以上の厚さがあることが望ましい。３ｎｍ以上の厚さが必要である理由は、キャリアの大部分をチャネル層１４中に閉じ込めるためである。すなわち、ゲート絶縁膜１７直下に形成される反転層チャネルの深さ方向の幅が５ｎｍ程度であり、Ｓｉキャップ層１５の厚さを考慮してもチャネル層１４の厚さは少なくとも３ｎｍは必要となる。
【００５５】
また、チャネル層１４の膜厚はＳｉＧｅバッファ層１３のＧｅ組成に応じた臨界膜厚によって上限が存在する。例えば、Ｇｅ組成が７０ａｔｍ％の時、チャネル層１４厚の上限は５ｎｍとなる。
【００５６】
ＳｉＧｅバッファ層１３の厚さは原理的には任意に設定しえる。しかしゲート長が１００ｎｍ以下の電界効果トランジスタを作製する場合、短チャネル効果を抑制するためにチャネル層１４とＳｉＧｅバッファ層１３を合わせた膜厚はチャネル領域において３５ｎｍ以下であることが望ましい。
【００５７】
ＳｉＧｅバッファ層１３のＧｅ組成は３０ａｔｍ％以上である。ＳｉＧｅバッファ層１３に含まれるＧｅ組成が３０ａｔｍ％未満であるとチャネル層１４のひずみが大きくなり３ｎｍ以上の厚さで平坦な膜が得られなくなるからである。
【００５８】
さらに望ましくは６０ａｔｍ％以上が望ましい。ＳｉＧｅバッファ層１３のＧｅ組成が６０ａｔｍ％未満の場合、チャネル層１４を３ｎｍ以上積層すると、チャネル層４に転位が生じる可能性があるからである。これは、ＳｉＧｅバッファ層１３のＧｅ組成６０ａｔｍ％に対するＧｅの熱力学的臨界膜厚が３ｎｍだからである。
【００５９】
更に望ましいＧｅ組成の範囲は、６０ａｔｍ％以上８０ａｔｍ％以下である。この上限値８０ａｔｍ％は、ひずみによる正孔移動度の増大の効果を享受するための設定値である。すなわち、Ｇｅ組成が８０ａｔｍ％以下であると、チャネル層１４の正孔のフォノン散乱移動度が、チャネル層１４に加えられるひずみの影響で、無ひずみのＧｅに対する移動度の２倍以上になる。
【００６０】
チャネル層１４はＧｅ層であるが、ＳｉＧｅバッファ層１３より高Ｇｅ組成のＳｉＧｅ層であってもよい。チャネル層１４のＧｅ組成が高いほどキャリア移動度が高くなるのでＧｅ層からなるチャネル層が最も望ましい。
【００６１】
チャネル層１４の表面を保護するためにチャネル層１４とゲート絶縁膜１７との間に極薄のＳｉキャップ層１５が積層されていることが望ましい。チャネル層１４上のＳｉキャップ層１５は、トランジスタの製造工程におけるＧｅ表面の酸化を防ぐ。さらに、ゲート絶縁膜１７との界面がチャネル層１４中に形成される事を防ぎ、もって界面準位の増大を防ぐ。またＳｉキャップ層１５の膜厚は、転位を生じさせないため、２ｎｍ以下であることが望ましい。これはＳｉＧｅバッファ層１３のＧｅ組成が８０ａｔｍ％の場合のＳｉキャップ層の熱力学的臨界膜厚は２ｎｍであるからである。
【００６２】
さらに、このＳｉキャップ層１５厚は薄いほど好ましいが、膜厚の揺らぎ等を考慮すると０．５ｎｍ以上の膜厚であることが望ましい。
【００６４】
ゲート絶縁膜１７としては、図７のようなＺｒシリケート／ＺｒＯ _２の積層膜を用いることができる。図７においてＺｒシリケート層２１上にＺｒＯ _２層２２が積層されている。ここでシリケートとはＳｉＯ _２中にＺｒ，Ｈｆ，Ｌａなどの金属が固溶した物質である。
【００６５】
また、ゲート絶縁膜１７の材料としてはＳｉ酸化膜（ＳｉＯ_２）はもちろん、Ｓｉ窒化膜（Ｓｉ_３Ｎ_４）、Ｓｉ酸窒化膜（ＳｉＯ_ｘＮ_ｙ）、Ａｌ_２Ｏ_３、Ｔａ_２Ｏ_５、ＴｉＯ_２、Ｙａ_２Ｏ_３等の高誘電体ゲート絶縁膜も用いる事が出来る。
【００６６】
ソース領域及びドレイン領域１９の膜厚はゲート長１００ｎｍ以下の場合３５ｎｍ以下に抑えなければならない。このときそのままではソース・ドレイン領域が薄いことに起因する寄生抵抗が増加する。これを抑えるため、ソース・ドレイン領域はゲート側壁下部近傍までＳｉおよびＧｅと金属（Ｃｏ，Ｔｉ，Ｎｉ）との化合物２０（シリサイド、ジャーマナイド）とすることにより抵抗を低く抑えることができる。
【００６７】
ゲート電極１８としては、ｐ型またはｎ型にドーピングされたポリＳｉまたはポリＳｉＧｅを用いる事ができる。Ｗなどの金属を用いる事も可能である。
【００６８】
次に、本実施例の電界効果トランジスタの製造方法を図８を用いて説明する。
【００６９】
まず、支持基体であるＳｉ層３１上に埋め込み酸化膜３２およびＳＯＩ膜３３が形成されたＳＯＩ基板３４（ＳＯＩ膜３３の厚さ２０ｎｍ）上に、ＵＨＶ−ＣＶＤ法またはＭＢＥ法またはＬＰ−ＣＶＤ法にてＳｉ _０．９Ｇｅ _０．１膜３５を５６ｎｍ、Ｓｉ層３６を５ｎｍエピタキシャル成長する。この時、各膜厚は成長温度における臨界膜厚未満とすることにより、転位は生じない［図８（１）］。このときＳＯＩ基板３４の代わりにＳｉ基板上に酸化膜を形成した基板、Ｓｉ基板上に酸化膜及びＳｉＧｅ層を順次形成した基板を用いても良い。
【００７０】
つぎに、このウェハーを酸化炉に投入して加熱し、酸化処理を行う。それによりＳｉ_０．９Ｇｅ_０．１膜３５よりも多くＧｅを含有するＳｉＧｅ層（Ｓｉ_０．３Ｇｅ_０．７層）３７とＳｉ酸化膜３８が形成される。加熱は窒素で５０％に希釈した酸素ガスを用いて１０００℃にて１６時間、生成したＳｉＧｅ層３７が８ｎｍになるまで酸化を行う。あるいは、１０００℃、５０％酸素で３時間酸化後、１００％酸素に切り替えてあと８時間２０分酸化する。あるいは、１０５０℃、５０％酸素で１時間２３分酸化後、温度を１０００℃に下げ、１００％酸素で８時間２０分酸化する。酸化の結果、ＳｉＧｅ層３７のＧｅ組成は７０ａｔｍ％に濃縮される［図８（２）］。
【００７１】
ここで、酸化温度はＳｉＧｅ層３７の融点を超えないように注意しなければならない。本実施例のように、Ｇｅ組成７０ａｔｍ％のＧｅを含有するＳｉＧｅ層３７を得るためには、最終的な酸化温度は１０２５℃以下でなければならない。酸化時間を短縮するためには、ＳｉＧｅ層３７中のＧｅ組成に応じた融点を超えない範囲で、始めは温度を高く設定し、徐々に、あるいは段階的に温度を下げていくのが有効である。
【００７２】
次に、Ｓｉ酸化膜３８を剥離、表面洗浄の後、再びＵＨＶ−ＣＶＤ法またはＭＢＥ法またはＬＰ−ＣＶＤ法にて厚さ５ｎｍのＳｉ_０．３Ｇｅ_０．７の組成を有するＳｉＧｅバッファ層３７´、厚さ５ｎｍのＧｅからなるＧｅチャネル層３９を順次形成する。
【００７３】
引き続き、Ｇｅチャネル層３９上にＳｉキャップ層としてアモルファスＳｉ層４０を２ｎｍ堆積する。アモルファスＳｉを堆積するためには、基板温度を３００℃以下に下げてからＳｉ原料（Ｓｉ原子またはシランガスまたはジシランガス）を供給すればよい［図８（３）］。Ｇｅチャネル層３９上にＳｉ層４０をアモルファス状態で堆積することにより、格子不整合に起因する表面の凹凸やアイランドの形成を防ぎ、平坦な表面を得ることが出来る。このアモルファスＳｉ層は後工程で結晶化するが、その際Ｓｉ層表面は酸化膜で覆われているため、Ｓｉが結晶化する際にも表面の平坦性は保たれる。したがって、電界効果トランジスタを形成した際、キャリアの移動度を高く保つ事ができる。
【００７４】
一方、Ｇｅチャネル層３９上にＳｉを直接エピタキシャル成長すると、格子不整合に起因する表面の凹凸やアイランドが形成されてしまうため望ましくない。
【００７５】
次に、塩酸・過酸化水素混合液でアモルファスＳｉ層４０表面に０．５ｎｍ程度のＳｉ酸化膜（図示せず）を形成後、ゲート絶縁膜としてＺｒＯ_２膜４１をレーザーアブレーション、またはスパッタ法にて堆積し、引き続きポリＳｉＧｅゲート電極４２を堆積する［図８（４）］。この時、基板温度が５００℃以上になるので、アモルファスＳｉ層４０は固相成長して結晶化する。
【００７６】
このようにして得られたウェハーにソース・ドレイン領域４３などを形成し、通常のＭＯＳＦＥＴプロセスと同様にしてトランジスタに加工する［図８（５）］。
【００７７】
ここで、図８（２）に示す高Ｇｅ組成のＳｉＧｅ層３７を有する構造を得るための別の方法を示す。まず、Ｓｉ基板上に厚さ１μｍの傾斜組成Ｓｉ_１−ｘＧｅ_ｘ層（ｘ＝０→０．１）、厚さ１．５μｍのＳｉ_０．９Ｇｅ_０．１層、厚さ２０ｎｍのＳｉ層をＵＨＶ−ＣＶＤ法またはＭＢＥ法またはＬＰ−ＣＶＤ法にて積層する。
【００７８】
つぎに、酸素イオンを加速電圧１６０ｋｅＶ、ドーズ量４ｘ１０^１７ａｔｏｍｓ／ｃｍ^２注入し、９００℃で表面に熱酸化膜を１０ｎｍ以上形成する。酸素イオンを打ち込むＳｉＧｅ層のＧｅ組成が１０ａｔｍ％と低いのは、連続的で均一な埋め込み酸化膜を得るためである。Ｇｅ組成が３０ａｔｍ％以上では、この方法で連続的な埋め込み酸化膜を得ることは出来ない［Ｙ．Ｉｓｈｉｋａｗａｅｔａｌ．，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，７５，９８３（１９９９）］。
【００７９】
つぎに酸素をわずか（０．５％）に含むアルゴンガス雰囲気中で１３００℃、４時間アニールすると、酸化膜−ＳｉＧｅ界面から３００ｎｍ基板側に埋め込み酸化膜が形成される。この埋め込み酸化膜からはＧｅが排除され、ほぼ純粋なＳｉＯ_２となる。次に、該ウェハーを弗酸・硝酸混合液にてＳｉＧｅ層が５６ｎｍになるまでエッチングする。
【００８０】
次に、酸素雰囲気中でＳｉＧｅ層が８ｎｍになるまで酸化するとＧｅ組成が７０ａｔｍ％にまで増大し、図８（２）の構造ができる。
（実施例２）
図９に、第２の実施例の電界効果トランジスタの概略図を示す。本実施例においては、ソース・ドレイン領域の膜厚が薄いことに起因する寄生抵抗の増加を抑えるため、実施例１の図６に示すトランジスタにおいて、ソース・ドレイン領域１９の表面を選択ＣＶＤ法によりＡｌまたはＷの薄膜５０で覆っている。
（実施例３）
図１０に、第三の実施例の電界効果トランジスタの概略図を示す。本実施例においては、寄生抵抗を抑えるため、実施例１の図６に示すトランジスタにおいて、ソース・ドレイン領域１９の上に選択的にＳｉ_０．３Ｇｅ_０．７層５１を堆積し、ソース・ドレイン領域厚を１００ｎｍまで厚くしている。この構造を作製するためには、一旦全面にＳｉＯ_２マスクを堆積した後、ソース・ドレイン領域上部表面のみを露出させ、選択ＣＶＤ法によりＳｉＧｅ層を堆積すればよい。
（実施例４）
図１１に、第四の実施例の電界効果トランジスタの概略図を示す。本実施例は、実施例１の図６に示すトランジスタにおいて、ＳｉＧｅバッファ層１３が２層構造となっている。酸化によって形成されたＧｅ組成５５ａｔｍ％、厚さ５ｎｍの第１のバッファ層５２上にＧｅ組成７５ａｔｍ％、厚さ１０ｎｍの第２のバッファ層５３が積層されている。本実施例によれば、Ｇｅチャネルに加えられるひずみが、第２のバッファ層の存在により第１のバッファ層だけの場合に比べ増大する。したがって、第１の実施例に比べ、第１のバッファ層のＧｅ組成を低く抑える事が出来るので、酸化時の膜厚制御のマージンが増大し、歩留まりが向上する。
【００８１】
なお、この実施例の変形例として、第２のバッファ層のＧｅ組成が表面に近づくにつれて連続的、または段階的に増大する構造も可能である。
（実施例５）
図１２に、図６に示す第１の実施例に示す電界効果トランジスタをＣＭＯＳインバータに適用した例を示す。ｐチャネルとｎチャネルのＭＯＳＦＥＴは埋め込み酸化膜に達するトレンチ（溝）によって絶縁されている。また、基板１１は閾値を調整するためのバックゲートとして機能するようにバイアスされている。
【００８２】
【発明の効果】
以上述べた如く本発明の半導体装置及び半導体基板によればＳｉ−ＭＯＳＦＥＴよりも低消費電力で高速動作が可能なＭＩＳＦＥＴを得ることが出来る。また、これらのＭＩＳＦＥＴを用いて、従来よりも低消費電力で高速動作が可能な集積回路が得られる。
【図面の簡単な説明】
【図１】本発明に係る電界効果トランジスタの一実施形態を示す概略図。
【図２】第１の従来技術と本実施形態に係る電界効果トランジスタにおけるソース領域またはドレイン領域部分のｐｎ接合部分の拡大図。
【図３】本実施形態と第２の従来技術に係る電界効果トランジスタのチャネル層近傍におけるバンド構造を示す図。
【図４】半導体基板の製造方法におけるＳｉとＧｅを含む半導体層を酸化中のＧｅ組成分布を説明する図。
【図５】Ｓｉ中のＧｅ原子の拡散長と、酸化により単位時間あたりにＳｉＧｅが消費される厚さとの関係を示す図。
【図６】第１の実施例の電界効果トランジスタの概略図。
【図７】ゲート絶縁膜の一例を示す概略図。
【図８】第１の実施例の電界効果トランジスタの製造方法を示す工程図。
【図９】第２の実施例の電界効果トランジスタの概略図。
【図１０】第３の実施例の電界効果トランジスタの概略図。
【図１１】第４の実施例の電界効果トランジスタの概略図。
【図１２】第１の実施例に示す電界効果トランジスタをＣＭＯＳインバータに適用した例を示す概略図。
【図１３】第１の従来例の電界効果トランジスタ構造を示す概略図。
【図１４】第２の従来例の電界効果トランジスタ構造を示す概略図。
【図１５】第２の従来例のトランジスタとＳｉ−ＭＯＳＦＥＴの電流（ｌｏｇ（Ｉｄ）−電圧（Ｖｇ）の関係を示す特性図。
【図１６】第２の従来例のトランジスタとＳｉ−ＭＯＳＦＥＴの（Ｖｇ（ゲート電圧）−Ｖｔｈ（閾値電圧））−電流の関係を示す特性図。
【符号の説明】
１・・・支持基体
２・・・絶縁膜
３・・・ＳｉＧｅバッファ層（第１の半導体層）
４・・・チャネル層（第２の半導体層）
５・・・基板
６・・・ソース領域、ドレイン領域
７・・・ゲート絶縁膜
８・・・ゲート電極
１１・・・支持基体
１２・・・絶縁膜
１３・・・第１の半導体層（ＳｉＧｅバッファ層）
１４・・・第２の半導体層（ひずみＧｅからなるチャネル層）
１５・・・Ｓｉキャップ層
１６・・・半導体基板
１７・・・ゲート絶縁膜
１８・・・ゲート電極
１９・・・ソース領域及びドレイン領域
２０・・・金属との反応層
３１・・・Ｓｉ層
３２・・・埋め込み酸化膜
３３・・・ＳＯＩ膜
３４・・・ＳＯＩ基板
３５・・・Ｓｉ _０．９Ｇｅ _０．１膜
３６・・・Ｓｉ層
３７・・・高Ｇｅ組成のＳｉＧｅ層（Ｓｉ _０．３Ｇｅ _０．７層）
３７´ ・・・ＳｉＧｅバッファ層
３８・・・Ｓｉ酸化膜
３９・・・Ｇｅチャネル層
４０・・・アモルファスＳｉ層
４１・・・ゲート絶縁膜
４２・・・ゲート電極

Claims

支持基体と、
前記支持基体上に形成された絶縁膜と、
前記絶縁膜上に形成され、かつソース領域及びドレイン領域が形成された半導体層と、
前記半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極とを備えた電界効果トランジスタを備える半導体装置において、
前記半導体層は、前記絶縁膜と接する側に設けられたＧｅ組成が３０ａｔｍ％以上のＳｉＧｅ領域と、前記絶縁膜と反対側の表面に設けられた、前記ＳｉＧｅ領域よりＧｅ組成が高いＳｉＧｅもしくはＧｅのチャネル領域を備え、かつ前記ＳｉＧｅもしくはＧｅのチャネル領域と前記ゲート絶縁膜との間に存在する厚さが２ｎｍ以下のＳｉ層を具備することを特徴とする半導体装置。
前記Ｇｅ組成が３０ａｔｍ％以上のＳｉＧｅ領域の転位密度が１０ ^６ｃｍ ^−２以下であることを特徴とする請求項１記載の半導体装置。
前記Ｇｅ組成が３０ａｔｍ％以上のＳｉＧｅ領域のＧｅ組成の深さ方向分布が実質的に均一である事を特徴とする請求項１記載の半導体装置。
支持基体上に、絶縁膜、Ｇｅ組成が３０ａｔｍ％以上のＳｉＧｅ層を備える第１の半導体層、及び前記第１の半導体層よりＧｅ組成の高いＳｉＧｅ層もしくはＧｅ層を備える第２の半導体層が順次積層されてなる基板上に、ゲート絶縁膜、ゲート電極が順次積層され、かつ前記第１及び第２の半導体層にはソース領域及びドレイン領域が形成されてなり、かつ前記第２の半導体層とゲート絶縁膜との間に、厚さが２ｎｍ以下のＳｉ層を具備する電界効果トランジスタを備えることを特徴とする半導体装置。
前記第１の半導体層の転位密度が１０ ^６ｃｍ ^−２以下であることを特徴とする請求項４記載の半導体装置。
前記第１の半導体層のＧｅ組成の深さ方向分布が実質的に均一である事を特徴とする請求項４記載の半導体装置。
支持基体上に、絶縁膜、Ｇｅ組成が３０ａｔｍ％以上のＳｉＧｅ層である第１の半導体層、前記第１の半導体層よりＧｅ組成の高いＳｉＧｅ層もしくはＧｅ層である第２の半導体層、前記第２の半導体層上に存在する厚さが２ｎｍ以下のＳｉ層が順次積層されてなることを特徴とする半導体基板。
前記第１の半導体層の転位密度が１０ ^６ｃｍ ^−２以下であることを特徴とする請求項７記載の半導体基板。
前記第１の半導体層のＧｅ組成の深さ方向分布が実質的に均一である事を特徴とする請求項７記載の半導体装置。
前記Ｓｉ層上に、さらにゲート絶縁膜及びゲート電極が順次積層されたことを特徴とする請求項７記載の半導体基板。