Deprecated: The each() function is deprecated. This message will be suppressed on further calls in /home/zhenxiangba/zhenxiangba.com/public_html/phproxy-improved-master/index.php on line 456
JP4413580B2 - 素子形成用基板の製造方法 - Google Patents
[go: Go Back, main page]

JP4413580B2 - 素子形成用基板の製造方法 - Google Patents

素子形成用基板の製造方法 Download PDF

Info

Publication number
JP4413580B2
JP4413580B2 JP2003374571A JP2003374571A JP4413580B2 JP 4413580 B2 JP4413580 B2 JP 4413580B2 JP 2003374571 A JP2003374571 A JP 2003374571A JP 2003374571 A JP2003374571 A JP 2003374571A JP 4413580 B2 JP4413580 B2 JP 4413580B2
Authority
JP
Japan
Prior art keywords
layer
thin film
temperature
insulating film
sige
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2003374571A
Other languages
English (en)
Other versions
JP2005142217A (ja
Inventor
周 中払
勉 手塚
信一 高木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2003374571A priority Critical patent/JP4413580B2/ja
Priority to US10/979,885 priority patent/US20050098234A1/en
Publication of JP2005142217A publication Critical patent/JP2005142217A/ja
Priority to US11/510,745 priority patent/US7557018B2/en
Application granted granted Critical
Publication of JP4413580B2 publication Critical patent/JP4413580B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
    • H10P95/90—Thermal treatments, e.g. annealing or sintering
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/02—Elements
    • C30B29/08—Germanium
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B3/00—Unidirectional demixing of eutectoid materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/751—Insulated-gate field-effect transistors [IGFET] having composition variations in the channel regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
    • H10D64/01356—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being a Group IV material and not being silicon, e.g. Ge, SiGe or SiGeC
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/29—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by the substrates
    • H10P14/2901—Materials
    • H10P14/2902—Materials being Group IVA materials
    • H10P14/2905—Silicon, silicon germanium or germanium
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/32—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by intermediate layers between substrates and deposited layers
    • H10P14/3202—Materials thereof
    • H10P14/3204—Materials thereof being Group IVA semiconducting materials
    • H10P14/3211—Silicon, silicon germanium or germanium
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/32—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by intermediate layers between substrates and deposited layers
    • H10P14/3202—Materials thereof
    • H10P14/3238—Materials thereof being insulating materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/32—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by intermediate layers between substrates and deposited layers
    • H10P14/3242—Structure
    • H10P14/3244—Layer structure
    • H10P14/3248—Layer structure consisting of two layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34—Deposited materials, e.g. layers
    • H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
    • H10P14/3404—Deposited materials, e.g. layers characterised by the chemical composition being Group IVA materials
    • H10P14/3411—Silicon, silicon germanium or germanium
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P90/00—Preparation of wafers not covered by a single main group of this subclass, e.g. wafer reinforcement
    • H10P90/19—Preparing inhomogeneous wafers
    • H10P90/1904—Preparing vertically inhomogeneous wafers
    • H10P90/1906—Preparing SOI wafers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/10—Isolation regions comprising dielectric materials
    • H10W10/181—Semiconductor-on-insulator [SOI] isolation regions, e.g. buried oxide regions of SOI wafers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Recrystallisation Techniques (AREA)

Description

本発明は、高性能の電界効果トランジスタなどを形成するための単結晶Ｇｅ薄膜層を有する素子形成用基板の製造方法に関する。
従来、ＣＭＯＳ回路素子の高性能化・高機能化のため、個々のトランジスタのゲート長を短縮すると同時にゲート絶縁膜を薄膜化することにより、単位ゲート長当たりの駆動電流を増加させる手法が採られてきた。こうすることにより、必要な駆動電流を得るためのトランジスタのサイズが小さくなり、高集積化が可能になると同時に、駆動電圧の低電圧化により単位素子当たりの消費電力を低減することが可能である。
しかし、近年、要求される性能向上を、ゲート長の短縮により達成するための技術的な障壁が急激に高くなっている。この状況を緩和するためには、高移動度のチャネル材料を用いるのが有効であるが、Ｇｅはその有力な候補である。Ｇｅは電子，正孔共に移動度がＳｉよりも高いが、とりわけ圧縮歪みを与えることにより正孔移動度が大幅に上昇することが知られている。バルクの半導体では電子移動度に比較して正孔移動度は低いため、正孔移動度の上昇は回路の高性能化に寄与する。
また、トランジスタの微細化により、ソース・ドレイン接合の寄生容量がトランジスタ動作を妨げるという問題がある。この問題を回避するために、チャネルとなる半導体薄膜層の下に埋め込み絶縁膜を形成する完全空乏型素子構造が検討されている。この場合の半導体薄膜層の膜厚は、例えばゲート長２５ｎｍのトランジスタに対して約６ｎｍ以下である。これらの歪みＧｅチャネルと完全空乏型素子構造の利点を組み合わせて絶縁膜上歪みＧｅ薄膜層をチャネルとすれば、高性能なトランジスタ素子が作製可能となる。しかし、これらの両方の特徴を持つ絶縁膜上歪みＧｅ薄膜層は実現していないのが現状である。
なお、本発明者らは、支持基板上の絶縁膜の上に形成された単結晶Ｓｉ層及び該Ｓｉ層上に形成されたＧｅ組成１０％程度の単結晶ＳｉＧｅ層を、熱処理して酸化することにより、ＳｉＧｅ中のＧｅ組成を増加させる酸化濃縮法を提案している（例えば、非特許文献１参照）。しかし、この手法は、歪みＳｉ層の下地としての高Ｇｅ組成の格子緩和ＳｉＧｅを作製する方法であり、歪みＧｅ薄膜層を形成する方法とは異なるものである。さらに、この方法には、Ｇｅ層の膜厚を十分に薄くする考えは全く認められない。
T.Tezuka, N.Sugiyama, S.Takahi, Appl.Phys.Lett. 79,p1798(2001)
このように従来、絶縁膜上に歪みＧｅ薄膜層を有する基板は、高移動度の電界効果トランジスタを作製するための素子形成用基板として期待されている。しかし、絶縁膜上に極めて薄い膜厚の歪みＧｅ薄膜層を作製する技術は未だ実現していないのが現状である。
本発明は、上記事情を考慮して成されたもので、その目的とするところは、絶縁膜上に極めて膜厚の薄いＧｅ薄膜層を有する素子形成用基板の製造方法を提供することにある。
上記課題を解決するために本発明は、次のような構成を採用している。
即ち本発明は、素子形成用基板の製造方法において、絶縁膜上の単結晶Ｓｉ層上にＧｅ組成が６０％以下の単結晶ＳｉＧｅ層を形成する工程と、前記Ｓｉ層及びＳｉＧｅ層を前記ＳｉＧｅ層の融点以下の温度に加熱して酸化し、且つ酸化時の加熱温度を最初は１０００℃以上の温度に設定し、徐々に温度を下げながら、最終的に８５０℃以下の温度に設定することにより、該Ｓｉ層及びＳｉＧｅ層に対し前記絶縁膜と反対側にＳｉ酸化膜を形成すると共に、前記絶縁膜側に厚さが２ｎｍ以上で３ｎｍ以下の圧縮歪みを有する単結晶Ｇｅ薄膜層を形成する工程とを含むことを特徴とする。
本発明によれば、酸化によりＧｅ組成を増大させる酸化濃縮法の考えを更に進め、比較的Ｇｅ組成の大きなＳｉＧｅ層をＳｉＧｅの溶解温度を超えない温度で十分に酸化することにより、絶縁膜上に良質の単結晶Ｇｅ薄膜層が得られる。特に、最終的なＧｅ薄膜層の膜厚をおよそ２ｎｍ以上にすることにより、圧縮歪みを有するＧｅ薄膜層を作製することが可能である。そして、このようなＧｅ薄膜層を用いてＭＯＳＦＥＴを作製することにより、高性能のＣＭＯＳ構造を実現することが可能となる。
以下、本発明の詳細を図示の実施形態によって説明する。
図１は、本発明の一実施形態に係わる素子形成用基板の製造工程を示す断面図であり、絶縁膜上単結晶歪みＧｅ薄膜層を含む半導体基板を示している。
まず、図１（ａ）に示すように、Ｓｉ基板１１上にＳｉＯ2 等の絶縁膜１２を形成し、その上にＳｉ薄膜層１３を形成したＳＯＩ基板１０を用意する。
次いで、図１（ｂ）に示すように、この絶縁膜上Ｓｉ薄膜層１３上に、例えばＣＶＤ法によりＳｉ1-xＧｅx を膜厚ｄi（ｎｍ）、Ｇｅ組成ｘi で結晶成長させ、ＳｉＧｅ層１５を形成する。本実施形態においては、ｄi ＝４０ｎｍ，ｘi ＝０．１５とした。
次いで、図１（ｃ）に示すように、基板を酸化雰囲気中で熱酸化させる。該過程において、Ｓｉ薄膜層１３及びＳｉＧｅ層１５内のＳｉのみを酸化させてＳｉ酸化膜１６を形成するが、その際にＧｅは酸化膜１６より排除されてＳｉＧｅ層１５内に蓄積される。従って、ＳｉＧｅ層１５内のＧｅ組成が上昇する。ここで、ＳｉＧｅ層１５内のＧｅ組成が６０％以下では、酸化温度或いは加熱温度が１０００℃以上である過程を含むことが望ましい。これは、ＳｉＧｅ層１５内のＧｅ組成が均一化され転位の発生を抑制する効果と、酸化時間を短縮する効果を得るためである。また、Ｇｅ組成の上昇に伴って温度を低下させる必要があり、最終的にはＧｅの融解温度９３７℃以下で酸化させなくてはならない。
図２に、ＳｉＧｅ層のＧｅ組成と溶解温度との関係を示しておく。この図から、酸化が進みＧｅ組成が大きくなるほど溶解温度が下がることが分かる。最終的に得られるＧｅ薄膜層に歪みを残すためにはＳｉＧｅ層１５を溶解させない必要がある。従って、ＳｉＧｅ層の酸化処理に対し、ＳｉＧｅの溶解温度以下で十分に高い温度を与える必要があり、最終的な加熱温度は９３７℃以下としなければならないことが分かる。
本発明者らの実験によれば、厚さ１５ｎｍのＧｅ薄膜層の形成に際しては、最終的な酸化温度は９００℃以下にする必要があった。９３０℃では歪みを有する良質のＧＯＩ層の作製は不可能であった。即ち、９３０℃とＧｅの融解温度に近い温度では、結晶品質の低下が認められ、９００℃以下にすれば良質の結晶が得られた。また、Ｇｅ層の最終膜厚が３ｎｍ以下の場合においては、更に温度を下げる必要あり、具体的には３ｎｍのＧＯＩ作製温度としては８５０℃で良質の結晶が得られた。
なお、従来の酸化濃縮法では、「ＳｉＧｅ層の格子歪みを緩和させる」ことと、「Ｇｅ組成プロファイルを均一化する」ことのために、基板加熱温度を１０００℃以上の高温にする必要があった。しかし、本実施形態では、初期段階では１０００℃以上にしているものの、プロセスの最終段階（Ｇｅ組成８０％以上）においては、ＳｉＧｅ層はできるだけ緩和させないことが重要である。そこで本実施形態では、基板加熱温度を初期時の１０００℃以上から徐々に低下させ、最終的に９００℃以下に設定している。組成プロファイルは９００℃以下の低温でも十分に均一化可能（Ｇｅ結晶中でのＳｉの拡散係数が大きい）であった。
このように本実施形態においては、濃縮酸化法によりＳｉＧｅからＧｅを形成するに際し、最初は１０００℃以上の温度とし、最終的に９００℃の温度にて酸化を行う。かくしてＳｉＧｅ層１５内のＧｅは濃縮され、図１（ｄ）に示すように、最終的に純粋な絶縁膜上単結晶Ｇｅ薄膜層１４（膜厚ｄf ）が得られる。
本実施形態においては、ｄf ＝６ｎｍで１．１％の圧縮歪みを有する絶縁膜上単結晶歪みＧｅ薄膜層が形成される。そして、この素子形成用基板は、歪みＧｅ薄膜層が埋め込み絶縁膜層に直接接する構造を有する。
ここで、最終的に得られるＧｅ薄膜層があまりに薄いと圧縮歪みを与えることができなくなる。本発明者らの実験によれば、Ｇｅ薄膜層が２ｎｍより薄いと圧縮歪みを与えることがでず、２ｎｍ以上であれば圧縮歪みを与えることができ、４ｎｍ以上であれば十分な圧縮歪みを与えられることが判明した。従って、Ｇｅ薄膜層の厚さの下限は２ｎｍ、より望ましくは４ｎｍ以上である。
また、従来方法では、絶縁膜上に完全な単結晶Ｇｅ層を形成するには貼り合わせ等の技術を用いるが、この場合のＧｅ層の厚さを１０ｎｍ以下にすることは困難であったが、本実施形態では、Ｇｅ層の厚さを数６ｎｍ以下に形成することが可能であり、２ｎｍ程度の厚さまで形成することが可能である。
次に、前記図１（ｄ）に示すような素子形成用基板を用い、図３に示すように、ゲート絶縁膜２１を介してゲート電極２２を形成し、更にソース・ドレイン領域２３，２４を形成することによりＭＯＳＦＥＴを作製したところ、歪みＧｅチャネルの移動度が高いことから、高性能のＭＯＳＦＥＴが得られた。ここで、歪みＧｅ薄膜層１４の膜厚を６ｎｍ程度以下に設定することにより、歪みＧｅチャネルを有する完全空乏型素子構造を実現することができ、より高性能のＭＯＳＦＥＴを作製することができる。
また、Ｇｅ薄膜層１４に圧縮歪みを与えることにより正孔移動度が大幅に上昇し、正孔移動度と電子移動度との差を少なくすることができる。これは、ＣＭＯＳ構造を作製した場合に有効な効果である。
なお、本発明は上述した実施形態に限定されるものではない。単結晶Ｇｅ薄膜層の厚さは実施形態に限定されるものではなく、短いゲート長の素子において本発明の意図する性能向上を得るためには６ｎｍ以下の厚さであればよい。さらに、Ｇｅ層に十分な歪みを与えるには、Ｇｅ薄膜層の厚さを２ｎｍ以上となるように各種の条件を設定すればよい。また、単結晶Ｇｅ薄膜層としては、移動度の観点からは歪みを有しているのが最も望ましいが、歪みを有していなくてもＳｉ等に比して移動度の向上効果は得られる。この場合、Ｇｅ薄膜層を形成するためのＳｉＧｅ層の加熱温度や最終的なＧｅ薄膜層の厚さ等の範囲は、歪みＧｅ薄膜層を形成するための場合よりも広くなる。
また、熱処理前のＳｉＧｅ層におけるＧｅ濃度は１５％としたが、Ｇｅ濃度があまり高いと、良質の結晶が得られない。従って、ＳｉＧｅ形成時のＧｅ濃度は６０％以下であるのが望ましい。さらに、ＳｉＧｅ層の形成方法は必ずしもＣＶＤ法に限るものではなく、Ｓｉ層上に膜厚の薄いＳｉＧｅ層を均一且つ良質に形成できる方法であればよい。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
本発明の一実施形態に係わる素子形成用基板の製造工程を示す断面図。 Ｓｉ1-xＧｅx の溶解Ｇｅ組成ｘm(T)の温度依存性を示す図。 図１の素子形成用基板を用いたＭＯＳＦＥＴの素子構造を示す断面図。
符号の説明
１０…ＳＯＩ基板
１１…Ｓｉ基板
１２…絶縁膜
１３…Ｓｉ薄膜層
１４…単結晶歪みＧｅ薄膜層
１５…ＳｉＧｅ層
１６…Ｓｉ酸化膜
２１…ゲート絶縁膜
２２…ゲート電極
２３…ソース領域
２４…ドレイン領域

Claims (1)

  1. 絶縁膜上の単結晶Ｓｉ層上にＧｅ組成が６０％以下の単結晶ＳｉＧｅ層を形成する工程と、
    前記Ｓｉ層及びＳｉＧｅ層を前記ＳｉＧｅ層の融点以下の温度に加熱して酸化し、且つ酸化時の加熱温度を最初は１０００℃以上の温度に設定し、徐々に温度を下げながら、最終的に８５０℃以下の温度に設定することにより、該Ｓｉ層及びＳｉＧｅ層に対し前記絶縁膜と反対側にＳｉ酸化膜を形成すると共に、前記絶縁膜側に厚さが２ｎｍ以上で３ｎｍ以下の圧縮歪みを有する単結晶Ｇｅ薄膜層を形成する工程と、
    を含むことを特徴とする素子形成用基板の製造方法。
JP2003374571A 2003-11-04 2003-11-04 素子形成用基板の製造方法 Expired - Lifetime JP4413580B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2003374571A JP4413580B2 (ja) 2003-11-04 2003-11-04 素子形成用基板の製造方法
US10/979,885 US20050098234A1 (en) 2003-11-04 2004-11-03 Element fabrication substrate
US11/510,745 US7557018B2 (en) 2003-11-04 2006-08-28 Element fabrication substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003374571A JP4413580B2 (ja) 2003-11-04 2003-11-04 素子形成用基板の製造方法

Publications (2)

Publication Number Publication Date
JP2005142217A JP2005142217A (ja) 2005-06-02
JP4413580B2 true JP4413580B2 (ja) 2010-02-10

Family

ID=34544209

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003374571A Expired - Lifetime JP4413580B2 (ja) 2003-11-04 2003-11-04 素子形成用基板の製造方法

Country Status (2)

Country Link
US (2) US20050098234A1 (ja)
JP (1) JP4413580B2 (ja)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2868202B1 (fr) * 2004-03-25 2006-05-26 Commissariat Energie Atomique Procede de preparation d'une couche de dioxyde de silicium par oxydation a haute temperature sur un substrat presentant au moins en surface du germanium ou un alliage sicicium- germanium.
JP4157496B2 (ja) * 2004-06-08 2008-10-01 株式会社東芝 半導体装置及びその製造方法
TWI463526B (zh) * 2004-06-24 2014-12-01 萬國商業機器公司 改良具應力矽之ｃｍｏｓ元件的方法及以該方法製備而成的元件
KR101131418B1 (ko) * 2004-12-07 2012-04-03 주성엔지니어링(주) 반도체 소자 및 이의 제조 방법
US7655511B2 (en) 2005-11-03 2010-02-02 International Business Machines Corporation Gate electrode stress control for finFET performance enhancement
US7635620B2 (en) 2006-01-10 2009-12-22 International Business Machines Corporation Semiconductor device structure having enhanced performance FET device
US20070158743A1 (en) * 2006-01-11 2007-07-12 International Business Machines Corporation Thin silicon single diffusion field effect transistor for enhanced drive performance with stress film liners
JP2007194336A (ja) * 2006-01-18 2007-08-02 Sumco Corp 半導体ウェーハの製造方法
FR2898215B1 (fr) * 2006-03-01 2008-05-16 Commissariat Energie Atomique Procede de fabrication d'un substrat par condensation germanium
JP2007319988A (ja) * 2006-06-01 2007-12-13 National Institute For Materials Science Ｉｖ族半導体ナノ細線の製造方法並びに構造制御方法
FR2908924A1 (fr) * 2006-12-06 2008-05-23 Commissariat Energie Atomique PROCEDE DE REALISATION DE ZONES A BASE DE Si1-yGey DE DIFFERENTES TENEURS EN Ge SUR UN MEME SUBSTRAT PAR CONDENSATION DE GERMANIUM
DE602007000665D1 (de) * 2006-06-12 2009-04-23 St Microelectronics Sa Verfahren zur Herstellung von auf Si1-yGey basierenden Zonen mit unterschiedlichen Ge-Gehalten auf ein und demselben Substrat mittels Kondensation von Germanium
FR2902234B1 (fr) * 2006-06-12 2008-10-10 Commissariat Energie Atomique PROCEDE DE REALISATION DE ZONES A BASE DE Si1-yGey DE DIFFERENTES TENEURS EN Ge SUR UN MEME SUBSTRAT PAR CONDENSATION DE GERMANIUM
JP4271210B2 (ja) * 2006-06-30 2009-06-03 株式会社東芝 電界効果トランジスタ、集積回路素子、及びそれらの製造方法
US8211761B2 (en) * 2006-08-16 2012-07-03 Globalfoundries Singapore Pte. Ltd. Semiconductor system using germanium condensation
US7790540B2 (en) 2006-08-25 2010-09-07 International Business Machines Corporation Structure and method to use low k stress liner to reduce parasitic capacitance
FR2913527B1 (fr) * 2007-03-05 2009-05-22 Commissariat Energie Atomique Procede de fabrication d'un substrat mixte et utilisation du substrat pour la realisation de circuits cmos
US8115254B2 (en) 2007-09-25 2012-02-14 International Business Machines Corporation Semiconductor-on-insulator structures including a trench containing an insulator stressor plug and method of fabricating same
FR2922361A1 (fr) * 2007-10-12 2009-04-17 Commissariat Energie Atomique Procede de realisation d'un dispositif a effet de champ a canal germanium sur isolant.
US8492846B2 (en) 2007-11-15 2013-07-23 International Business Machines Corporation Stress-generating shallow trench isolation structure having dual composition
FR2925979A1 (fr) * 2007-12-27 2009-07-03 Commissariat Energie Atomique PROCEDE DE FABRICATION D'UN SUBSTRAT SEMICONDUCTEUR SUR ISOLANT COMPRENANT UNE ETAPE D'ENRICHISSEMENT EN Ge LOCALISE
DE102009010883B4 (de) * 2009-02-27 2011-05-26 Amd Fab 36 Limited Liability Company & Co. Kg Einstellen eines nicht-Siliziumanteils in einer Halbleiterlegierung während der FET-Transistorherstellung mittels eines Zwischenoxidationsprozesses
US8623728B2 (en) 2009-07-28 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming high germanium concentration SiGe stressor
JP5414415B2 (ja) 2009-08-06 2014-02-12 株式会社日立製作所 半導体受光素子及びその製造方法
US8598006B2 (en) * 2010-03-16 2013-12-03 International Business Machines Corporation Strain preserving ion implantation methods
WO2011121776A1 (ja) 2010-03-31 2011-10-06 株式会社 東芝 半導体装置の製造方法
US8731017B2 (en) 2011-08-12 2014-05-20 Acorn Technologies, Inc. Tensile strained semiconductor photon emission and detection devices and integrated photonics system
CN102437129B (zh) * 2011-08-29 2014-09-03 上海华力微电子有限公司 一种局部化soi和goi器件结构及其工艺集成方法
CN107873106B (zh) * 2015-06-01 2022-03-18 环球晶圆股份有限公司 制造绝缘体上硅锗的方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4975387A (en) * 1989-12-15 1990-12-04 The United States Of America As Represented By The Secretary Of The Navy Formation of epitaxial si-ge heterostructures by solid phase epitaxy
US6369438B1 (en) * 1998-12-24 2002-04-09 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
JP3712599B2 (ja) 2000-08-25 2005-11-02 株式会社東芝 半導体装置及び半導体基板
US6607948B1 (en) * 1998-12-24 2003-08-19 Kabushiki Kaisha Toshiba Method of manufacturing a substrate using an SiGe layer
JP3998408B2 (ja) * 2000-09-29 2007-10-24 株式会社東芝 半導体装置及びその製造方法
KR100495023B1 (ko) * 2000-12-28 2005-06-14 가부시끼가이샤 도시바 반도체 장치 및 그 제조 방법
JP3647777B2 (ja) * 2001-07-06 2005-05-18 株式会社東芝 電界効果トランジスタの製造方法及び集積回路素子
US6730551B2 (en) * 2001-08-06 2004-05-04 Massachusetts Institute Of Technology Formation of planar strained layers
US7332417B2 (en) * 2003-01-27 2008-02-19 Amberwave Systems Corporation Semiconductor structures with structural homogeneity
US7169226B2 (en) * 2003-07-01 2007-01-30 International Business Machines Corporation Defect reduction by oxidation of silicon
US7084460B2 (en) * 2003-11-03 2006-08-01 International Business Machines Corporation Method for fabricating SiGe-on-insulator (SGOI) and Ge-on-insulator (GOI) substrates
FR2868202B1 (fr) * 2004-03-25 2006-05-26 Commissariat Energie Atomique Procede de preparation d'une couche de dioxyde de silicium par oxydation a haute temperature sur un substrat presentant au moins en surface du germanium ou un alliage sicicium- germanium.
JP4427489B2 (ja) * 2005-06-13 2010-03-10 株式会社東芝 半導体装置の製造方法
FR2893446B1 (fr) * 2005-11-16 2008-02-15 Soitec Silicon Insulator Techn TRAITEMENT DE COUCHE DE SiGe POUR GRAVURE SELECTIVE
FR2898215B1 (fr) * 2006-03-01 2008-05-16 Commissariat Energie Atomique Procede de fabrication d'un substrat par condensation germanium

Also Published As

Publication number Publication date
US7557018B2 (en) 2009-07-07
US20050098234A1 (en) 2005-05-12
JP2005142217A (ja) 2005-06-02
US20060292835A1 (en) 2006-12-28

Similar Documents

Publication Publication Date Title
JP4413580B2 (ja) 素子形成用基板の製造方法
TWI436433B (zh) 形成高鍺濃度的矽鍺應力源的方法及積體電路電晶體結構
JP4310399B2 (ja) 半導体装置及びその製造方法
JP4635897B2 (ja) 半導体装置及びその製造方法
US7781840B2 (en) Semiconductor device structure
JP4239203B2 (ja) 半導体装置とその製造方法
JP4959153B2 (ja) 引張り歪みＳｉＧｅオン・インシュレータ（ＳＧＯＩ）上の歪みＳｉＭＯＳＦＥＴ
US20080020532A1 (en) Transistor with a channel comprising germanium
JP2006501672A (ja) 改善されたキャリア移動度を有するフィンｆｅｔとその形成方法
JP2005510039A (ja) 歪シリコン・オン・インシュレータ（ｓｏｉ）の形成方法および形成された該構造
JP2005019970A (ja) 歪みシリコンフィンｆｅｔデバイス
JP6786755B2 (ja) 異なる歪み状態を有するフィン構造を含む半導体構造を作製するための方法及び関連する半導体構造
WO2011121776A1 (ja) 半導体装置の製造方法
JP3967695B2 (ja) 歪み緩和ＳｉＧｅ基板の製造方法
JP3845616B2 (ja) 電界効果トランジスタ及びその製造方法
US11646196B2 (en) Method for germanium enrichment around the channel of a transistor
JP2005116896A (ja) 半導体装置およびその製造方法
JP5158197B2 (ja) 半導体装置及びその製造方法
US20060170011A1 (en) Semiconductor device and manufacturing method thereof
JP3856447B2 (ja) 電界効果トランジスタ及びその製造方法
JP4706204B2 (ja) 半導体基板の製造方法および半導体装置の製造方法
JP4037803B2 (ja) Ｓｇｏｉ基板の製造方法
JP4619140B2 (ja) Ｍｏｓ型電界効果トランジスタ及びその製造方法
JP4792757B2 (ja) 半導体基板の製造方法および半導体装置の製造方法
JP2006228958A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060217

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060322

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060522

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20061017

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061218

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20061221

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20070126

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090918

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20091118

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121127

Year of fee payment: 3

R151 Written notification of patent or utility model registration

Ref document number: 4413580

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131127

Year of fee payment: 4

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

EXPY Cancellation because of completion of term