JP3717606B2

JP3717606B2 - 制御可能な入力バッファ、それを含む集積回路、および論理装置のセットアップおよびホールド時間を調整するための方法

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Publication number: JP3717606B2
Application number: JP24317696A
Authority: JP
Inventors: デニス・アール・ブランケンシップ
Original assignee: Mitsubishi Semiconductor America Inc
Current assignee: Mitsubishi Semiconductor America Inc
Priority date: 1995-09-15
Filing date: 1996-09-13
Publication date: 2005-11-16
Anticipated expiration: 2016-09-13
Also published as: JPH09162706A; DE19637167C2; DE19637167A1

Description

【０００１】
【発明の分野】
この発明は論理装置の分野に関し、より特定的には論理装置のセットアップおよびホールド時間の、制御可能な調整に関する。
【０００２】
【関連技術の説明】
多くのデジタル論理装置は、入力データを受取り、かつ保持するために、同じ一般的な装置を用いる。この装置においては、論理装置に接続されたクロック信号入力ラインに、周期的なラッチングパルスが与えられ、ラッチングパルスの立上がり端縁または立下がり端縁は、論理装置の内部のラッチング回路をトリガするために用いられる。トリガされると、ラッチング回路は、論理装置に接続されたデータ信号入力ラインにそのときある論理データレベルをそれが何であれ捕らえ、かつ保持する。
【０００３】
すべての論理装置に共通な寄生ラインキャパシタンスおよび一般的に論理装置に用いられる半導体コンポーネントの、ゼロではない切換速度のために、有効データが、対応するラッチング回路がトリガされるのと全く同時にデータ入力ラインに与えられることはできない。代わりに、データが適切にラッチされるためには、クロック入力ラインにおけるラッチングパルスの発生よりも、ある最小の時間間隔だけ先立って、入力の有効な遷移がデータ入力ラインに発生することを要する。典型的にはすべての論理装置に対して異なる、この最も短い時間間隔は、論理装置の、必要とされる最も短い“セットアップ時間”として知られる。
【０００４】
同様に、有効データは、ラッチング回路を故障させることなしに、対応するラッチング回路がトリガされたすぐ後にデータ入力ラインから取除かれることができない。特に、クロック入力ラインにラッチングパルスが発生した後最も短い時間間隔をおいて、入力の有効でない遷移がデータ入力ラインに発生し得る。この最も短い時間は、論理装置の、必要とされた最も短い“ホールド時間”として知られ、典型的にはすべての論理装置に対して異なる。
【０００５】
最も基礎的な論理設計さえ、通常は、共通のデータ入力信号上で動作している間さまざまな論理装置が共通のクロック信号によって駆動されることを必要とするため、多くの論理装置の間のセットアップおよびホールド時間の整合が可能であるよう、所与の論理装置のセットアップおよびホールド時間が制御可能に調整できることが所望される。先行技術の、セットアップおよびホールド時間を調整することへの試みは、信号を受取る論理装置の有効セットアップ時間および有効ホールド時間が調整されるよう、クロック信号に対してデータ入力信号を時間的にシフトするための遅延素子を用いることを含む。
【０００６】
たとえば、オサキ他（Osaki et al.）の米国特許第５，１０７，１５３号は、切換可能なコンデンサの並列接続を含む、遅延回路を開示する。回路においてアクティブなコンデンサの数を変えることによって、データ入力信号をクロック信号に対して、制御可能に時間的にシフトでき、このためデータ入力信号の、入力の有効な遷移および入力の有効でない遷移の両方が、クロック信号のラッチングパルスに対して時間的にシフトされる。この方法で、遅延データ入力信号とクロック信号とを受取る論理装置の、有効セットアップ時間および有効ホールド時間が調整される。このような状況において同じ結果を達成するよう、他の制御可能な遅延回路が適用され得る。たとえば、ウー（Woo ）の米国特許第５，２２０，２１６号は、プログラム可能な駆動電力特性と、可変伝播遅延とを備えたＣＭＯＳゲートを開示する。
【０００７】
しかしこのようなシステムは、データ入力信号を均一に遅延させるだけであり、このため有効セットアップ時間および有効ホールド時間を互いに独立して調整することができない。一例として、量Δだけ、クロック信号に対する時間が遅延されたデータ入力信号を考慮されたい。このような場合、クロック信号の、対応するラッチングパルスに先立って発生する、データ入力信号の入力の、有効な遷移は量Δだけ遅延されることとなり、このためそれらはラッチングパルスに時間的に近く発生する。さらに、クロック信号の対応するラッチングパルスの後に発生する、データ入力信号の、入力の有効でない遷移は同じ量Δだけ遅延されることとなり、このためそれらはラッチングパルスから時間的に離れて発生する。したがって、遅延データ入力信号と、クロック信号とを受取る論理装置の有効ホールド時間は量Δだけ減らされるが、これは、論理装置の有効セットアップ時間を同じ量Δだけ増加させるという犠牲の上にのみなされるのである。この概念は、有効セットアップ時間および有効ホールド時間の合計であると規定される、セットアップおよびホールド時間の合計が、Δに対して選ばれた値に関係なく一定のまま留まる、という説明で簡潔に表わされる。論理設計がますます複雑になるにつれて、論理コンポーネントを選び、混合させることにおける設計者の柔軟性が最も重要であるため、このような制限は重大な問題である。
【０００８】
【発明の概要】
論理装置のセットアップおよびホールド時間の、同時であるが独立した調整を可能にするシステムが必要である。この必要性および他の必要性は、セットアップおよびホールド時間の特性を有する論理装置を駆動するための制御可能な入力バッファを提供する、この発明によって満たされる。制御可能な入力バッファは、入力信号を受取り、かつ入力信号の振幅を整形して、振幅が整形された入力信号を論理装置に与える制御可能な信号フィルタを含む。制御可能な信号フィルタは、制御信号を受取り、かつ信号フィルタの、振幅を整形する特性を応答的に制御して、論理装置のセットアップおよびホールド時間の合計を調整する少なくとも１つの制御信号入力を含む。したがって、論理装置の有効セットアップ時間および有効ホールド時間は独立して調整され得る。
【０００９】
この発明は、セットアップおよびホールド時間の特性を有する集積回路をさらに提供する。集積回路は、所定の機能を行なうための論理回路と、制御可能な入力バッファとを含む。制御可能な入力バッファは、入力信号を受取り、入力信号の振幅を整形して、論理回路に、振幅が整形された入力信号を与える制御可能な信号フィルタを含む。制御可能な信号フィルタは、制御信号を受取り、かつ信号フィルタの、振幅を整形する特性を応答的に制御して集積回路のセットアップおよびホールド時間の合計を調整する少なくとも１つ制御信号入力を含む。しがって、集積回路の有効セットアップ時間および有効ホールド時間が独立して調整され得る。
【００１０】
この発明の前述および他の目的、特徴、局面および利点は、添付の図面と関連して読まれると、この発明の以下の詳細な説明からより明らかになるであろう。
【００１１】
【好ましい実施例の詳細な説明】
図１は、論理装置１０と関連した有効セットアップ時間および有効ホールド時間を調整するために用いられる、先行技術のシステムを示す。論理装置１０の、必要とされた最も短いセットアップ時間ＳＴは、有効入力信号の入力ライン１４への到達と、クロックライン１２上でのラッチングパルスの発生との間の最も短い許容時間間隔として規定される。もし、ライン１４での入力の有効な遷移と、ライン１２での対応するラッチングパルスとの間の時間が、必要とされた最も短いセットアップ時間ＳＴよりも長いか、またはそれに等しいならば、有効入力信号は、論理装置１０の内部のラッチング回路によって適切にラッチされることとなり、論理装置１０は意図されたように機能することとなる。しかしもし、ライン１４での入力の有効な遷移と、ライン１２でのラッチングパルスとの間の時間間隔が、必要とされた最も短いセットアップ時間ＳＴよりも短ければ、有効入力信号は適切にラッチされず、論理装置１０はうまく機能しないだろう。
【００１２】
逆に、論理装置１０の、必要とされる最も短いホールド時間ＨＴは、クロックライン１２でのラッチングパルスの発生と、有効入力信号の、入力ライン１４からの除去との間の最も短い許容時間間隔として規定される。もし、ライン１２でのラッチングパルスと、ライン１４での対応する入力の有効でない遷移との間の時間が、必要とされた最も短いホールド時間ＨＴよりも長いか、またはそれに等しいならば、有効入力信号は適切にラッチされることとなり、論理装置１０は意図されたように機能するだろう。しかしもし、ライン１２でのラッチングパルスと、ライン１４での入力の有効でない遷移との間の時間間隔が、必要とされた最も短いホールド時間ＨＴよりも短ければ、有効入力信号は適切にラッチされず、論理装置１０はうまく機能しないだろう。
【００１３】
論理装置１０の有効セットアップ時間ＳＴ_effおよび有効ホールド時間ＨＴ_effの調整を可能にするために、入力ライン１４に誘起された信号が、入力ライン１８に到達する入力信号の遅延された複製であるよう、遅延素子１６が提供される。有効セットアップ時間およびホールド時間の調整は、遅延素子１６によってもたらされる遅延量を変えることによって達成される。これを示すために、図２は、入力ライン１８に到達する入力信号と、入力ライン１４に誘起される遅延入力信号と、クロックライン１２に伝えられるクロック信号との間の相対的なタイミングを示す。
【００１４】
示されるように、ライン１４の遅延入力信号は、ライン１８の入力信号に対して量Δだけ時間的にシフトされ、遅延された入力の有効な遷移２６は、対応する入力の有効な遷移２２がライン１８に発生する時間のΔ後に、ライン１４に発生する。間隔ｔ_sは、入力の有効な遷移２２と、ライン１２に発生するクロックラッチングパルス２０との間に規定される。さらに、間隔ｔ_s′は、遅延された入力の有効な遷移２６とクロックラッチングパルス２０との間に規定される。定義すると、ｔ_sとｔ_s′との関係は、ｔ_s′＝ｔ_s−Δである。上述のとおり、ｔ_s′は、論理装置１０が適切に機能するためには、必要とされる最も短いセットアップ時間ＳＴよりも長いかまたはこれに等しくなければならない。したがって、ｔ_sはＳＴ＋Δの量よりも大きいかまたは等しくなければならない。したがって、この量は、図１の装置の有効セットアップ時間ＳＴ_effである。ＳＴ_effは、入力ライン１８での入力の有効な遷移と、ライン１２でのクロックラッチングパルスとの間の、最も短い許容時間間隔を構成する。
【００１５】
同様に、遅延された入力の有効でない遷移２８は、対応する入力の有効でない遷移２４がライン１８に発生した時間Δ後に、ライン１４に発生する。２つの間隔ｔ_hおよびｔ_h′は、ｔ_h′＝ｔ_h＋Δとなるよう規定される。ここでもまた、上述のとおり、ｔ_h′は、論理装置１０が適切に機能するためには、必要とされた最も短いホールド時間ＨＴよりも長いかまたはこれに等しくなければならない。したがって、ｔ_hは量ＨＴ−Δ、すなわち、図１の装置の有効ホールド時間ＨＴ_effよりも大きいか、またはこれに等しくなければならない。
【００１６】
遅延Δの量を変えることによって、有効セットアップおよびホールド時間ＳＴ_effおよびＨＴ_effは制御可能に調整され得る。しかし、入力の有効な遷移２２および入力の有効でない遷移２４の両方が、それぞれ遅延遷移２６および２８をもたらすよう同じ量Δだけ各々遅延されるため、有効セットアップおよびホールド時間ＳＴ_effおよびＨＴ_effは独立して調整されないおそれがある。ＳＴ_eff＋ＨＴ_eff＝（ＳＴ＋Δ）＋（ＨＴ−Δ）となるよう規定される、セットアップおよびホールド時間の合計Ａ_s&hは、遅延量Δに関係なく一定である。したがって、有効セットアップ時間ＳＴ_effは、有効ホールド時間ＨＴ_effを同じ量だけ減じるまたは増加するという犠牲の上でのみ、増加され、または減じられ、この逆についても同じことが言える。
【００１７】
図３は、この発明の実施例に従って構成された、論理装置のセットアップおよびホールド時間を調整するためのシステムを示す。制御可能な入力バッファ３２は、制御可能な信号フィルタ３０と、１つまたはそれ以上の制御信号入力３４とを含む。制御可能な信号フィルタ３０は入力ライン１８の入力信号を受取り、振幅の整形された入力信号を、入力ライン１４で論理装置１０に送る。同時に、制御信号入力３４はたとえばマイクロプロセッサから、対応する制御信号を受取り、制御可能な信号フィルタ３０の、振幅を整形する特性を制御可能に調整する。したがって、論理装置１０によって受取られた、振幅の整形された入力信号は制御可能に調整され、このため論理装置１０の有効セットアップ時間ＳＴ_effおよび有効ホールド時間ＨＴ_effは、所定の値を有するよう調整される。
【００１８】
有利なことに、図３の実施例は、論理装置１０の有効セットアップ時間ＳＴ_effおよび有効ホールド時間ＨＴ_effの、独立した調整を可能にする。これを示すために、図４はこの発明の実施例に従って構成された、制御可能な信号フィルタ３０の概略図を提供する。図４において、ＣＭＯＳインバータＩＮＶ１〜ＩＮＶＮは、入力ライン１４と入力ライン１８との間で並列に接続される。ＣＭＯＳインバータＩＮＶ１〜ＩＮＶＮの各々は、独立して制御される、２つのＭＯＳ型トランジスタを含む。
【００１９】
たとえば、インバータＩＮＶ１は、ＰＭＯＳトランジスタＰ１と、ＮＭＯＳトランジスタＮ１とを含む。ＰＭＯＳトランジスタＰ１は、イネーブルトランジスタＥＰ１と制御ライン３４_p1とを有する制御回路を介して、制御信号ＣＰ１によって制御される。ＮＭＯＳトランジスタＮ１は、イネーブルトランジスタＥＮ１と制御ライン３４_N1とを含む制御回路を介して、制御信号ＣＮ１によって制御される。
【００２０】
制御信号ＣＰ１が論理０であるとき、イネーブルトランジスタＥＰ１は“オン”状態に設定され、このためＰＭＯＳトランジスタＰ１は能動化され、回路内でアクティブである。しかし、制御信号ＣＰ１が論理１であるとき、ＥＰ１は“オフ”であり、Ｐ１は不能化され、回路から事実上取除かれる。同様に、制御信号ＣＮ１が論理１であるとき、イネーブルトランジスタＥＮ１は“オン”であり、ＮＭＯＳトランジスタＮ１は能動化され、回路内でアクティブである。ＣＮ１が論理０であるとき、ＥＮ１は“オフ”であり、Ｎ１は不能化され、アクティブではない。
【００２１】
このように、制御信号ＣＰ１〜ＣＰＮは、回路内で能動化されるＰＭＯＳトランジスタＰ１〜ＰＮの数を調整するよう用いることができ、制御信号ＣＮ１〜ＣＮＮは、回路内で能動化されるＮＭＯＳトランジスタＮ１〜ＮＮの数を調整するよう用いることができる。この方法で、能動化されたＰＭＯＳトランジスタの、能動化されたＮＭＯＳトランジスタに対する比として規定される、制御可能な信号フィルタ３０のＰ−Ｎ比は厳密に制御され得る。次に述べられるように、Ｐ−Ｎ比は、制御可能な信号フィルタ３０の振幅を整形する特性を調整し、かつ入力ライン１４で振幅の整形された入力信号を受取る論理装置の、有効セットアップおよびホールド時間を独立して調整するよう、変更され得る。
【００２２】
入力ライン１８の入力信号が論理レベル０であるときには、回路内で能動化されたＮＭＯＳトランジスタＮ１〜ＮＮは“オフ”になり、ライン１４の、振幅の整形された入力信号に変化をもたらさない。しかし、回路内で能動化されたＰＭＯＳトランジスタＰ１〜ＰＮは、“オン”になり、ライン１４の、振幅の整形された入力信号を論理レベル１（Ｖ_cc）にする。反対に、ライン１８の入力信号が論理レベル１になるときには、イネーブルＰＭＯＳトランジスタＰ１〜ＰＮは“オフ”になり、振幅の整形された入力信号に変化をもたらさず、イネーブルＮＭＯＳトランジスタＮ１〜ＮＮは“オン”になり、振幅の整形された入力信号を論理レベル０（ＧＮＤ）にする。
【００２３】
このように、論理レベル０から論理レベル１への、入力の有効な遷移は、ライン１８からライン１４まで通過する際に、論理レベル１から論理レベル０への、入力の有効でない遷移とは異なって濾波される。入力の有効な遷移がライン１８からライン１４まで通過する態様は、回路内で能動化されたＮＭＯＳトランジスタの数によって主に定められ、一般的には、イネーブルＮＭＯＳトランジスタの数が多いほど、ライン１４に伝わる入力の有効な遷移は速い。逆に、入力の有効でない遷移がライン１８からライン１４に伝わる態様は、イネーブルＰＭＯＳトランジスタの数によって主に定められる。ここでもまた、一般的にはイネーブルＰＭＯＳのトランジスタの数が多いほど、ライン１４に伝わる、入力の有効でない遷移は速い。ライン１４に伝わる信号は実際には、ライン１８に到達する信号の、反転されたものであることに注目されたい。論理装置の多くが、入力信号をサンプルし、かつ保持するよう、反転ラッチング回路を用いるため、これは普通は問題ではない。しかし、もし対象の論理装置が、反転ラッチング回路を用いないならば、信号を元の方向に戻すよう、ライン１４上にインバータが導入され得る。
【００２４】
制御可能な信号フィルタ３０は、入力の有効な遷移および入力の有効でない遷移を、異なって濾波しまたは整形するよう制御され得るため、図３の実施例は、論理装置の有効セットアップおよびホールド時間を独立して調整するよう用いられ得る。この点をさらに例示するために、図５は、入力ライン１８に到達する入力信号と、入力ライン１４に誘導される、振幅の整形された入力信号と、クロックライン１２に伝えられるクロック信号との間の相対的なタイミングを示す。
【００２５】
示されるように、ライン１４の、振幅の整形された入力信号は、ライン１８上の入力信号に対して、有効な、入力の有効な遷移５０が、それに対応する、入力の有効な遷移２２がライン１８に発生してから時間δ₁後に、ライン１４に発生するよう整形される。間隔ｔ_sは、入力の有効な遷移２２と、ライン１２に発生するクロックラッチングパルス２０との間に規定される。さらに、間隔ｔ_s″は、有効な、入力の有効な遷移５０と、クロックラッチングパルス２０との間に規定される。定義すると、ｔ_sとｔ_s″との間の関係は、ｔ_s″＝ｔ_s−δ₁である。図１に関して述べられたとおり、ｔ_s″は、論理装置１０が適切に機能するためには必要とされる最も短いセットアップ時間ＳＴよりも長いかまたはこれに等しくなければならない。したがって、ｔ_sは量ＳＴ＋δ₁、すなわち図３の装置の有効なセットアップ時間ＳＴ_effよりも大きいか、またはこれに等しくなければならない。ＳＴ_effは、入力ライン１８の入力の有効な遷移と、ライン１２上のクロックラッチングパルスとの間の最も短い許容時間間隔を構成する。
【００２６】
同様に、有効な、入力の有効でない遷移５２は、対応する、入力の有効でない遷移２４がライン１８に発生してから時間δ₂後にライン１４に発生する。２つの間隔ｔ_hおよびｔ_h″は、ｔ_h″がｔ_h＋δ₂に等しくなるよう規定される。ここでもまた、図１に関して述べられたとおり、ｔ_h″は、論理装置１０が適切に機能するためには、必要とされた最も短いホールド時間ＨＴよりも大きいか、またはこれに等しいことを要する。したがって、ｔ_hは量ＨＴ−δ₂、すなわち図３の装置の有効ホールド時間ＨＴ_effよりも大きいか、またはこれに等しいことを要する。
【００２７】
δ₁の値を変えることによって、有効セットアップ時間ＳＴ_effは、制御可能に調整され得る。さらに、δ₂の値を変えることによって、有効ホールド時間ＨＴ_effは制御可能に調節され得る。δ₁およびδ₂が独立して調整され得るため、たとえば図４に関して述べられたような被制御信号フィルタ３０におけるイネーブルＮＭＯＳおよびＰＭＯＳトランジスタの数を変えることによって、有効セットアップおよびホールド時間ＳＴ_effおよびＨＴ_effが独立して調整され得る。同様に、合計がＳＴ_eff＋ＨＴ_eff＝（ＳＴ＋δ₁）＋（ＨＴ−δ₂）と規定される、セットアップおよびホールド時間の合計Ａ_s&hが制御可能に調整され得る。
【００２８】
図６は、この発明の代替的な実施例のブロック図である。この実施例において、集積回路６０は、制御可能な入力バッファ３２と、論理回路６２とを含む。制御可能な入力バッファ３２は、制御可能な信号フィルタ３０と、１つまたはそれ以上の制御信号入力３４とを含む。さらに、論理回路６２はラッチング回路６４と、付加的な回路構成６６とを含む。付加的な回路構成６６の構成は任意であって、所望の論理機能すべてを行なうよう形成されてもよい。したがって、集積回路６０は対象のいかなる回路設計におけるコンポーネントとして用いられてもよい。さらに、以下に説明されるように、制御可能な入力バッファ３２は，回路設計における他のコンポーネントの、セットアップおよびホールド時間を整合するよう、集積回路６０の有効セットアップ時間および有効ホールド時間を独立して調整するために用いられてもよい。
【００２９】
図６の実施例において、制御可能な信号フィルタ３０は、入力ライン１８上の入力信号を受取り、入力ライン１４上の論理回路６２に、振幅の整形された入力信号を送る。同時に、制御信号入力３４は、たとえばマイクロプロセッサから、対応する制御信号を受取り、制御可能な信号フィルタ３０の、振幅を整形する特性を制御可能に調整する。制御可能な信号フィルタ３０は、たとえば図４に示されるように、論理回路６２によって受取られる、振幅の整形された入力信号が制御可能に調整され、かつ集積回路６０の有効セットアップ時間ＳＴ_effおよび有効ホールド時間ＨＴ_effが、所定の値を有するよう独立して調整されるように構成されてもよい。同様に、合計がＳＴ_eff＋ＨＴ_effであると規定される、集積回路６０のセットアップおよびホールド時間の合計Ａ_s&hが制御可能に調整される。
【００３０】
以上に述べられた詳細な実施例は、例示のためにのみ提供され、この発明の範囲を限定するものとして意図されないことに注目されたい。たとえば、図４に描かれた、制御可能な信号フィルタ３０の実施例の、他の代替例を考えることもできる。このような実施例の１つにおいて、ＮＭＯＳトランジスタＮ１〜ＮＮのうちいくつかおよびＰＭＯＳトランジスタＰ１〜ＰＮのうちいくつかは制御可能でなく、永久的に能動化されたままである。さらに、インバータＩＮＶ１〜ＩＮＶＮが、ディスクリートなユニットとして選択的に能動化または不能化されるよう、１対のＮＭＯＳおよびＰＭＯＳトランジスタが直列に能動化される実施例を考えることもできる。また、制御可能な信号フィルタのＰ−Ｎ比を調整するよう、ＮＭＯＳトランジスタのみまたはＰＭＯＳトランジスタのみが能動化および不能化される、実施例を考えることもできる。図６の集積回路に用いられるような制御可能な信号フィルタ３０に関しては、制御可能な信号フィルタ３０は入力データ信号を整形するためには用いられないが、代わりに、クロック信号または集積回路６０の内部の他の信号を整形するために用いられる実施例と考えることもできる。要するに、この発明は詳細を説明し、例示したが、これは例示および例によってのみであり、限定するものと解されず、この発明の精神および範囲は添付の特許請求の範囲によってのみ限定されることが明らかに理解される。
【図面の簡単な説明】
【図１】論理装置のセットアップおよびホールド時間を調整するための先行技術のシステムのブロック図である。
【図２】図１の先行技術のシステムのタイミング分析図である。
【図３】この発明の実施例に従って構成され、論理装置のセットアップおよびホールド時間を調整するためのシステムのブロック図である。
【図４】この発明の実施例に従って構成され、図３のシステムの１つのコンポーネントを構成する、制御可能な入力バッファの概略図である。
【図５】図３のシステムのタイミング分析の図である。
【図６】この発明の別の実施例に従って構成された、論理装置のセットアップおよびホールド時間を調整するために用いられるシステムのブロック図である。
【符号の説明】
３０制御可能な信号フィルタ
３２制御可能な入力バッファ

Claims

セットアップおよびホールド時間の特性を有する論理装置を駆動するための制御可能な入力バッファであって、
入力信号および少なくとも１つの制御信号を受取り、かつ前記入力信号の論理レベル間の遷移時間を制御することにより振幅整形された入力信号を前記論理装置に与える制御可能な信号フィルタを備え、
前記制御可能な信号フィルタは、前記入力信号を受取りかつ前記振幅整形された入力信号を出力する、並列接続された複数個のＣＭＯＳインバータを含み、前記複数個のＣＭＯＳインバータの各々は、直列接続されたＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを有し、前記複数個のＣＭＯＳインバータの少なくとも１つを構成する前記ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの少なくとも一方は、対応する前記少なくとも１つの制御信号により能動化または不能化され、これにより能動化された前記ＰＭＯＳトランジスタの数の能動化された前記ＮＭＯＳトランジスタの数に対する比であるＰ−Ｎ比に従って、前記入力信号の論理レベル間の遷移時間が制御され、
前記少なくとも１つの制御信号は、前記論理装置のセットアップおよびホールド時間の合計が所定の値を有するように前記制御可能な信号フィルタの前記入力信号の論理レベル間の遷移時間を制御する前記Ｐ−Ｎ比を決定するように応答的に生成される、制御可能な入力バッファ。
セットアップおよびホールド時間の特性を有する集積回路であって、
所定の機能を行なうための論理回路と、
制御可能な入力バッファとを備え、
前記制御可能な入力バッファは、
入力信号および少なくとも１つの制御信号を受取り、かつ前記入力信号の論理レベル間の遷移時間を制御することにより振幅整形された入力信号を前記論理装置に与える制御可能な信号フィルタを備え、
前記制御可能な信号フィルタは、前記入力信号を受取りかつ前記振幅整形された入力信号を出力する、並列接続された複数個のＣＭＯＳインバータを含み、前記複数個のＣＭＯＳインバータの各々は、直列接続されたＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを有し、前記複数個のＣＭＯＳインバータの少なくとも１つを構成する前記ＰＭＯＳト
ランジスタおよびＮＭＯＳトランジスタの少なくとも一方は、対応する前記少なくとも１つの制御信号により能動化または不能化され、これにより能動化された前記ＰＭＯＳトランジスタの数の能動化された前記ＮＭＯＳトランジスタの数に対する比であるＰ−Ｎ比に従って、前記入力信号の論理レベル間の遷移時間が制御され、
前記少なくとも１つの制御信号は、前記論理装置のセットアップおよびホールド時間の合計が所定の値を有するように前記制御可能な信号フィルタの前記入力信号の論理レベル間の遷移時間を制御する前記Ｐ−Ｎ比を決定するように応答的に生成される、集積回路。