JP3741570B2 - 同期追跡回路及び通信装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、ＣＤＭＡ（Code Division Multiple Access）通信における受信信号の追従制御（ＤＬＬ：Delay Locked Loop ）技術に関するものである。
【０００２】
【従来の技術】
ＣＤＭＡ通信装置には、一度捕捉に成功した受信信号に対して受信側の拡散符号系列が時間ずれを起こさないようにするため、同期捕捉後も同期位置を絶えず追跡する手段が設けられている。このための手段が同期追跡回路である。同期追跡回路は、同期位置の検出結果に応じて調整した追従クロックに基づいて拡散符号の位相を変化させ又は入力データのラッチ位相を変化させことにより同期状態が維持されるように動作する。この動作が追従制御（ＤＬＬ）である。
【０００３】
以下、図２及び図３を用いることにより、従来装置に用いられている追従制御（ＤＬＬ）動作の原理を説明する。なお、従来装置の場合には、１回の追従制御によって移相可能な変化量が１種類（固定量）に限られている。例えば、入力データがチップ（Ｃｈｉｐ）レートの８倍でオーバーサンプリングされたオーバサンプリングデータである場合、同期追跡回路は、現追従位相の１／２Ｃｈｉｐ進み位相における相関パワーと１／２Ｃｈｉｐ遅れ位相における相関パワーとの差分値である相関パワー差分とＤＬＬ閾値との比較結果により、追従クロックに対する位相変化量の決定を行っている（図２）。
【０００４】
▲１▼(1/2Chip遅れ相関パワー)−(1/2Chip進み相関パワー)＞DLL閾値
：位相変化量＝＋１／８Ｃｈｉｐ（図３（Ａ））
▲２▼｜(1/2Chip遅れ相関パワー)−(1/2Chip進み相関パワー)｜≦DLL閾値
：位相変化量＝０（図３（Ｂ））
▲３▼−{(1/2Chip遅れ相関パワー)−(1/2Chip進み相関パワー)}＞DLL閾値
：位相変化量＝−１／８Ｃｈｉｐ（図３（Ｃ））
【０００５】
【発明が解決しようする課題】
ところが、従来の同期追跡回路の場合には、必要とされる位相の変化量が１／８Ｃｈｉｐ以上である場合にも、１回の制御動作で移相可能な位相変化量が１／８Ｃｈｉｐに限られるため、１回の制御動作では必要とされる変更量を確保することができず、制御動作を何回も繰返す必要があった。
【０００６】
【課題を解決するための手段】
（Ａ）かかる課題を解決するため、第１の発明の同期追跡回路は、(1) 同期位相を含む前後複数位相について相関パワーを算出し、その最大値を与える位相と同期位相との差分を追従クロックに対する位相変化量に決定する位相変化量決定手段と、(2) 上記位相変化量に応じ、発生する追従クロックの周期を部分的に伸縮する追従クロック発生手段とを備え、 (2) 上記追従クロック発生手段は、 (2-1) 初段の出力を上記追従クロックとして出力するシフトレジスタ部と、 (2-2) 当該シフトレジスタ部を構成する各段から与えられる複数の出力又はその演算出力のいずれかを上記位相変化量決定手段から与えられる上記位相変化量に応じて選択し、これをシフトレジスタ部の初段への帰還入力とし、追従クロックの周期を部分的に伸縮させる帰還入力切換部とを備え、 (2-2) 上記シフトレジスタ部は、当該シフトレジスタ部を構成する隣り合う２段の間にそれぞれ設けられた複数のマスク部からなるマスク手段を有し、上記マスク手段によって、追従クロックの周期を短周期から長周期へ切り換えた際に生じる残存クロックの当該シフトレジスタ部内部での伝搬を禁止してマスクすることを特徴とする。
【０００７】
かかる構成により、追従クロックと受信信号との位相のずれに相当する位相変化量を１回の追従動作によって調整することができる。
【０００８】
（Ｂ）また、第２の発明の同期追跡回路は、(1) 同期位相の前後２位相について相関パワーを算出し、それらの差分と複数の閾値との比較により追従クロックに対する位相変化量を決定する位相変化量決定手段と、(2) 上記位相変化量に応じ、発生する追従クロックの周期を部分的に伸縮する追従クロック発生手段とを備え、 (2) 上記追従クロック発生手段は、 (2-1) 初段の出力を上記追従クロックとして出力するシフトレジスタ部と、 (2-2) 当該シフトレジスタ部を構成する各段から与えられる複数の出力又はその演算出力のいずれかを上記位相変化量決定手段から与えられる上記位相変化量に応じて選択し、これをシフトレジスタ部の初段への帰還入力とし、追従クロックの周期を部分的に伸縮させる帰還入力切換部とを備え、 (2-2) 上記シフトレジスタ部は、当該シフトレジスタ部を構成する隣り合う２段の間にそれぞれ設けられた複数のマスク部からなるマスク手段を有し、上記マスク手段によって、追従クロックの周期を短周期から長周期へ切り換えた際に生じる残存クロックの当該シフトレジスタ部内部での伝搬を禁止してマスクすることを特徴とする。
【０００９】
かかる構成では、位相変化量を細かく設定する場合でも位相変化量決定手段に必要とされる相関パワー算出手段は２個で済み、第１の発明に比してそのハードウェア構成が少なくて済む。
【００１０】
（Ｃ）また、第３の発明においては、上述の第１又は第２の発明の同期追跡回路と、当該同期追跡回路の追従クロックより算出される相関出力を検波後復調する復調手段とを通信装置に搭載するようにする。これにより、受信信号に対する追従クロックの追従性を高めることができ、通信品質が高くかつ回線の切れ難い通信装置を実現できる。
【００１１】
【発明の実施の形態】
（Ａ）第１の実施形態
以下、本発明に係る同期追跡回路の第１の実施形態例を、図面を用いて説明する。
【００１２】
（Ａ−１）クロック周期決定方法
まず、本実施形態に係る同期追跡回路で使用するクロック周期の決定方法について説明する。このクロック周期決定方法は、同期位相を中心に定めた複数位相について相関パワーを算出し、その最大値を与える位相と同期位相との差分をクロック位相の追従に最適な位相変化量に決定する方法である。なお、当該位相変化量を、多段階にクロック周期を制御可能な追従クロック発生回路に与えれば、１回の追従制御によって追従クロックの位相の修正を実現できることになる。
【００１３】
なお以下の説明では、図４に示すように、同期位相（現追従位相）を中心にその１／２Ｃｈｉｐ遅れ位相から１／２Ｃｈｉｐ進み位相の範囲を１／８Ｃｈｉｐ刻みして与えられる９通りの各位相について相関パワーを算出し、その最大値を与える位相と同期位相との差分をクロック位相の追従に最適な位相変化量に決定する方法について説明する。
【００１４】
因みに、図４中に表しているＣ（ｐ）の記号は、それぞれ位相ｐにおける相関パワーの値を表しており、図４の場合、同期位相に対し１／４Ｃｈｉｐ遅れの位相について算出された相関パワーの値が最大値となっている。従って、図４の場合、同期追跡回路は、追従クロックの位相を現追従位相に対して１／４Ｃｈｉｐ分を遅らせるように制御を行う。
【００１５】
参考までに、図４に示す各位相で相関パワーの最大値が得られた場合の制御動作により、追従クロックの位相変化がどのように変化するかを図５に示す。なお、図中太線で示した部分が位相の調整が行われた部分である。
【００１６】
（Ａ−２）同期追跡回路の構成
図１に、ＣＤＭＡ通信装置に搭載される同期追跡回路であって、そのクロック周期の決定に（Ａ−１）項で説明した方法を用いるものの機能ブロック構成を示す。なお、当該同期追跡回路が搭載されるＣＤＭＡ通信装置においては、当該追従クロックによって位相の調整された相関出力（逆拡散出力）を検波後、さらに誤り訂正等することで、もとのビットストリームを復調する処理が行われる。
【００１７】
図１の同期追跡回路の説明に戻る。この同期追跡回路は、前述した９通りの位相に対応する９つの相関パワー算出部１（１Ａ〜１Ｉ）と、クロック周期選定及び位相変化累積値算出部２と、追従クロック発生回路３と、ＣＰＵ４とを主要な構成要素とする。
【００１８】
（ａ）相関パワー算出部
相関パワー算出部１Ａ〜１Ｉのそれぞれには、追従クロック発生回路３から与えられる追従クロックを基に各部が対応する位相のクロックを生成する機能と、生成されたクロックを用いて入力データをラッチし、拡散符号との相関パワーを算出する機能とが備えられている。
【００１９】
ここで、相関パワー算出部１Ａは、追従クロックから１／２ｃｈｉｐ位相の進んだクロックを生成し、これを用いて入力データのラッチを行う。同様に、相関パワー算出部１Ｂ、１Ｃ及び１Ｄは、追従クロックから３／８ｃｈｉｐ、１／４ｃｈｉｐ及び１／８ｃｈｉｐ位相の進んだクロックをそれぞれ生成し、これを用いて入力データのラッチを行う。また、相関パワー算出部１Ｆ、１Ｇ、１Ｈ及び１Ｉは、追従クロックから１／８ｃｈｉｐ、１／４ｃｈｉｐ、３／８ｃｈｉｐ及び１／２ｃｈｉｐ位相の遅れたクロックをそれぞれ生成し、これを用いて入力データのラッチを行う。ただし、相関パワー算出部１Ｅについては、追従クロックをそのまま用いて入力データのラッチを行う。
【００２０】
なお、ここでの相関パワー算出部１Ａ〜１Ｉに与えられる入力データは、伝搬路を介して受信された受信信号（ＣＤＭＡ拡散符号で変調されている）をフィルタによってぺースバンド帯域に落としたものを、Ｃｈｉｐレートの８倍でオーバーサンプリングしたものである。
【００２１】
また、これら相関パワー算出部１Ａ〜１Ｉでは、通常、複数チップ区間（例えば、６４Ｃｈｉｐ区間や１２８Ｃｈｉｐ区間等）に亘って相関パワーの加算が行われており、当該区間の満了のたび、加算結果を出力するようになっている。すなわち、相関パワーを６４Ｃｈｉｐ区間に亘って加算するのであれば、６４Ｃｈｉｐごとにその加算値を相関パワーとして出力するようになっている。
【００２２】
（ｂ）クロック周期選定及び位相変化累積値算出部
クロック周期選定及び位相変化累積値算出部２には、相関パワー算出部１Ａ〜１Ｉのそれぞれから与えられる９つの入力のうち相関パワーが最大となるものを検出し、これを与える位相と同期位相との位相差を検出する機能と、同期位相の相関パワーが最大となるように当該位相差（位相変化量）を補正値として追従クロック発生回路３に与える機能とが備えられている。
【００２３】
なお、クロック周期選定及び位相変化累積値算出部２は、後者の機能を位相差に対応するスイッチ番号を通知することにより実現している。これは、本実施形態における追従クロック発生回路３が、追従クロックの位相制御をスイッチの切り替え制御により実現する回路構成を採るためである。そこで、クロック周期選定及び位相変化累積値算出部２には、補正値（位相変化量）に対応するスイッチ番号との関係を記憶した対応関係テーブルが備えられており、当該対応関係テーブルを参照することにより該当するスイッチ番号が選定されるようになっている。
【００２４】
図６に、対応関係テーブルの一例を示す。図６では、スイッチ番号と位相変化量との関係の他、スイッチ番号と周期、デューティー比、マスクコードとの関係についても表している。このうち、周期はスイッチの切り替えにより周期長がどのように切り替わるかを表しており、デューティー比は当該切り替えにより周期の前半周期と後半周期がどのような長さ及び比率となるか（基準とするチップ周期のデューティー比を４：４とする。）を表している。なお、マスクコードについては、追従クロック発生回路３の説明時に改めて説明する。
【００２５】
この他、クロック周期選定及び位相変化累積値算出部２には、変化させた位相の累積値を算出し、その値を位相変化累積値としてＣＰＵ４等に報告する機能も備えられている。これは一般に、ＣＤＭＡ通信装置には複数の復調部（フィンガ）が設けられており、ＣＰＵ４はそれぞれのフィンガの追従状況を監視し制御する必要があるためである。なお、当該機能は加減算器によって実現される。因みに、加減算器に保持される累積値はステムリセット時に一旦リセットされた後、位相変化量（実際にはスイッチ番号）の指示が行われるたびその値が更新される。
【００２６】
（ｃ）追従クロック発生回路
追従クロック発生回路３には、クロック周期選定及び位相変化累積値算出部２から通知される位相変化量に基づいて発生する追従クロックの位相（周期）を制御する機能が備えられている。追従クロック発生回路３は、この機能を巡回クロックの帰還周期をスイッチにより適応的に切り替えることにより実現する。図７にその回路例を示す。なお、図７は、追従クロックの位相を、１／８Ｃｈｉｐ刻みで同期位相に対して１／２Ｃｈｉｐ遅れ位相から１／２Ｃｈｉｐ進み位相まで調整可能とするための構成例であり、切り換え速度さえ許せば任意の範囲について任意の刻みで位相の調整が可能な回路の実現は可能である。
【００２７】
追従クロック発生回路３は、シフトレジスタ部３１と帰還入力切換部３２とで構成されている。このうち、シフトレジスタ部３１は、６個のＤフリップフロップＦＦ０〜ＦＦ５が縦列接続されて構成されている。これらＤフリップフロップＦＦ０〜ＦＦ５は、１／８Ｃｈｉｐクロックをシフトクロックとして動作する。これは、追従クロックの位相を１／８Ｃｈｉｐ刻みで制御するためである。なお、各ＤフリップフロップＦＦ０〜ＦＦ５の出力は、マスクゲートを介して次段に与えられるようになっている。
【００２８】
ここで、マスクゲートを介して伝搬させるのは、周期の切り換え時に（特に、短周期から長周期への切り換え時に）、予期しないタイミングで残存パルスが追従クロックに出現するのを禁止するためである。本実施形態では、当該マスクゲートを論理和ゲートで構成する。因みに、後段へのクロックの伝搬の許されるマスクゲートに対しては値「０」のマスクコードが与えられる。これに対し、後段へのクロックの伝搬が禁止されるマスクゲートに対しては値「１」のマスクコードが与えられる。
【００２９】
これは値「１」のマスクコードが与えることで、次段のフリップフロップに入力される値を強制的に「１」にでき、当該フリップフロップより帰還入力切換部３２に帰還される反転出力ＮＱの値を強制的に「Ｌ」レベルにできるからである。仮に、当該機能を設けないと、短周期から長周期に切り替え後、周期の切り替え以前から伝搬されていた残存パルスが追従フロップ中に現れるのを避け得ない。因みに、本実施形態においては、マスクゲートの機能を論理和ゲートにより実現することにしたが、フリップフロップのＳ端子（セット端子）を直接制御することでも実現可能である。
【００３０】
一方、帰還入力切換部３２は、クロック周期選定及び位相変化累積値算出部２からのスイッチ番号の入力に従い、追従クロックの立ち下がりタイミングに同期して（すなわち、初段のＤフリップフロップＦＦ０の反転出力ＮＱ（０）の立ち上がりをトリガーとして）、９通りの帰還入力のうち１つを選択的に出力するための手段である。
【００３１】
この帰還入力切換部３２における帰還入力の選択により、シフトレジスタ部３１を構成する初段のＤフリップフロップＦＦ０から出力される追従クロック（すなわち、Ｑ出力）の周期とデューティー比の切り換えが可能となる。
【００３２】
例えば、スイッチ番号１（ＳＷ１）の入力を選択すれば、シフトレジスタ部３１の６段目を構成するＤフリップフロップＦＦ５の反転出力ＮＱ（５）を、追従クロックとして出力することができる。この追従クロックの周期は３／２Ｃｈｉｐ（１／８Ｃｈｉｐクロックの１２分周分）であり、そのデューティー比は６：６である。
【００３３】
なおこの場合、各マスクゲートには、いずれも「０」の値がマスクコードＭａｓｋ（０）〜（４）として与えられる（図６参照）。これは、追従クロックの後段への伝搬を許可するためである。すなわち、各Ｄフリップフロップの出力Ｑ及び反転出力ＮＱには、追従クロック又はこれを反転したものを、Ｄフリップフロップの段数に相当する時間だけ遅延したものが順次現れることになる。
【００３４】
また、スイッチ番号２（ＳＷ２）の入力を選択すれば、シフトレジスタ部３１の５段目を構成するフリップフロップＦＦ５の反転出力ＮＱ（４）と６段目を構成するフリップフロップＦＦ５の反転出力ＮＱ（５）の論理和でなる出力を、追従クロックとして出力することができる。
【００３５】
ここで、異なる２つの出力段から出力される反転出力ＮＱの論理和を帰還入力として用いるのは、シフトパルスを奇数倍に分周した追従クロックを生成するためである。なおこの際、追従クロックの周期は１１／８Ｃｈｉｐとなり、そのデューティー比は５：６となる。この場合も、マスクコードＭａｓｋ（０）〜（４）の値はいずれも「０」である。
【００３６】
同様に、スイッチ番号３（ＳＷ３）〜スイッチ番号９（ＳＷ９）の各入力を選択する場合には、それぞれ対応するＤフリップフロップの反転出力ＮＱ又はそれらの論理和でなる出力を追従クロックとして出力することができ、所望の周期とデューティー比を有する追従クロックを得ることができる。
【００３７】
なお、これら各スイッチ番号に帰還する反転出力ＮＱ又はそれらの論理和でなる出力との関係は、前述のスイッチ番号１（ＳＷ１）やスイッチ番号２（ＳＷ２）の場合と同様、図７に示してあるので説明は省略する。また、これら各スイッチ番号が選択された場合に与えるべきマスクコードＭａｓｋ（０）〜（４）の値についても図６に示してある。
【００３８】
（Ａ−３）同期追跡回路の動作
続いて、本実施形態に係る同期追跡回路の動作、すなわち、追従クロックの生成動作について説明する。ここでは、図８及び図９を用いて説明する。
【００３９】
まず、図８を用いて、追従クロックの位相を１回の追従制御によって、１／４Ｃｈｉｐ遅らせる場合について説明する。なおこの動作は、クロック周期選定及び位相変化累積値算出部２において、１／４Ｃｈｉｐ遅れ位相に相当する相関パワー算出部１Ｇで算出された相関パワーの値が最大値を採るものと検出された場合に実行される動作である。
【００４０】
クロック周期選定及び位相変化累積値算出部２は、このように位相のずれが＋１／４Ｃｈｉｐであることを検出すると、これに対応するスイッチ番号ＳＷ３を対応関係テーブルから読み出し、追従クロック発生回路３に出力する。このとき、マスクコード「００００１」も読み出され出力される。
【００４１】
追従クロック発生回路３は、通知されたスイッチ番号ＳＷ３を帰還入力切換部３２に与えると共に、マスクコード「００００１」をシフトレジスタ部３１のマスクゲートに与える。
【００４２】
帰還入力切換部３２は、図８（Ｃ）及び（Ｄ）に示すように、追従クロックの立ち下がりのタイミングで帰還入力の切り換えを実行し、シフトレジスタ部３１の５段目を構成するＤフリップフロップＦＦ４の反転出力ＮＱ（４）を初段のＤフリップフロップＦＦ０に出力する。このとき、反転出力ＮＱ（４）の論理レベルは「Ｌ」であるため、追従クロックの波形も「Ｌ」レベルに立ち下がる。
【００４３】
この後、「Ｌ」レベルの反転出力ＮＱ（４）は順次後段のＤフリップフロップへと転送され、５／８ｃｈｉｐクロック後、シフトレジスタ部３１の５段目を構成するＤフリップフロップＦＦ４の反転出力ＮＱ（４）が論理「Ｈ」レベルに立ち上がる。これが初段のＤフリップフロップＦＦ０に帰還されることになるため、先の帰還入力の切り換えから５／８Ｃｈｉｐクロック後、初段のＤフリップフロップＦＦ０に入力される帰還入力の論理レベルは「Ｈ」レベルに変化し、追従クロックの波形が立ち上がる。
【００４４】
この後は、波形の立ち上がったクロックが順次転送されることになる。そして、前半周期の場合と同様、「Ｈ」レベルの反転出力ＮＱ（４）は順次後段のＤフリップフロップへと転送され、５／８ｃｈｉｐクロック後再びシフトレジスタ部３１の５段目を構成するＤフリップフロップＦＦ４に到達し、その反転出力ＮＱ（４）を論理「Ｌ」レベルに立ち下げる。これが初段のＤフリップフロップＦＦ０に帰還されることで、追従クロックが論理「Ｌ」レベルに立ち下がることになる。
【００４５】
なおこのとき、初段のＤフリップフロップＦＦ０の反転出力ＮＱ（１）は「Ｈ」レベルに切り替わるので、帰還入力切換部３２は、当該反転出力ＮＱ（１）の入力をトリガーとして、初段のＤフリップフロップＦＦ０に出力する帰還入力の切換を実行し、その後は、同期位相に対応するスイッチ番号ＳＷ５の帰還入力を選択的に出力する処理に戻る。
【００４６】
なお以上の動作は、５／４Ｃｈｉｐ周期のクロックを１周期挿入したのと同じであるので、１回の追従制御で必要とされる位相の補正が実現されている。
【００４７】
続いて、図９を用いて、追従クロックの位相を１回の追従制御によって、３／８Ｃｈｉｐ進ませる場合について説明する。なおこの動作は、クロック周期選定及び位相変化累積値算出部２において、３／８Ｃｈｉｐ進み位相に相当する相関パワー算出部１Ｂで算出された相関パワーの値が最大値を採るものと検出された場合に実行される動作である。
【００４８】
クロック周期選定及び位相変化累積値算出部２は、このように位相のずれが−３／８Ｃｈｉｐであることを検出すると、これに対応するスイッチ番号ＳＷ８を対応関係テーブルから読み出し、追従クロック発生回路３に出力する。このとき、マスクコード「００１１１」も読み出され出力される。
【００４９】
追従クロック発生回路３は、通知されたスイッチ番号ＳＷ８を帰還入力切換部３２に与えると共に、マスクコード「００１１１」をシフトレジスタ部３１のマスクゲートに与える。
【００５０】
帰還入力切換部３２は、図９（Ｃ）及び（Ｄ）に示すように、追従クロックの立ち下がりのタイミングで帰還入力の切り換えを実行し、シフトレジスタ部３１の２段目を構成するＤフリップフロップＦＦ１の反転出力ＮＱ（１）と同３段目を構成するＤフリップフロップＦＦ２の反転出力ＮＱ（２）の論理和でなる出力を初段のＤフリップフロップＦＦ０に出力する。この際、いずれの反転出力もその論理レベルは「Ｌ」であるため、その論理和も「Ｌ」レベルとなる。勿論、この時点で、追従クロックの波形も「Ｌ」レベルに立ち下がる。
【００５１】
この後、「Ｌ」レベルの論理和出力は順次後段のＤフリップフロップへと転送され、２／８ｃｈｉｐクロック後、シフトレジスタ部３１の２段目を構成するＤフリップフロップＦＦ１の反転出力ＮＱ（１）が論理「Ｈ」レベルに立ち上がる。因みに、この時点では、３段目を構成するＤフリップフロップＦＦ２の反転出力ＮＱ（２）は未だ論理「Ｌ」レベルのままであるが、両反転出力の論理和は、この時点で「Ｈ」レベルに切り替わる。このため、先の帰還入力の切り換えから２／８Ｃｈｉｐクロック後、初段のＤフリップフロップＦＦ０に入力される帰還入力の論理レベルは「Ｈ」レベルに変化し、追従クロックの波形が立ち上がる。
【００５２】
この後は、波形の立ち上がったクロックが順次転送されることになる。ただし、今度は、両反転出力の論理和の波形が反転するのに３／８Ｃｈｉｐクロックの期間を必要とする。これは２／８Ｃｈｉｐクロックの時点では、シフトレジスタ部３１の２段目を構成するＤフリップフロップＦＦ１の反転出力ＮＱ（１）の論理値が論理「Ｌ」レベルに立ち下がるものの、３段目を構成するＤフリップフロップＦＦ２の反転出力ＮＱ（２）の論理値は未だ「Ｈ」レベルを維持するためである。そして、３／８Ｃｈｉｐクロック後に初めて両反転出力の論理和が「Ｌ」レベルに切り替わり、初段のＤフリップフロップＦＦ０に入力される帰還入力の論理レベルも「Ｌ」レベルに変化する。これにより、追従クロックの波形が立ち下がる。
【００５３】
またこの時点で、初段のＤフリップフロップＦＦ０の反転出力ＮＱ（１）は「Ｈ」レベルに切り替わるので、帰還入力切換部３２は、当該反転出力ＮＱ（１）の入力をトリガーとして、初段のＤフリップフロップＦＦ０に出力する帰還入力の切換を実行し、その後は、同期位相に対応するスイッチ番号ＳＷ５の帰還入力を選択的に出力する処理に戻る
なお以上の動作は、３／８Ｃｈｉｐ周期のクロックを１周期挿入したのと同じであるので、１回の追従制御で必要とされる位相の補正が実現されている。
【００５４】
（Ａ−４）第１の実施形態の効果
以上のように、本実施形態に係る同期追跡回路によれば、追従クロックの周期を多段階に制御可能な追従クロック発生回路３が設けられていることにより、受信信号と追従クロックとの間に位相差が検出された場合でも、当該位相差を１回のクロック周期の変更により修正できるため、追従に要する時間の短縮を実現できる。
【００５５】
また、当該同期追跡回路をＣＤＭＡ通信装置に搭載すれば、受信信号に対する追従クロックの追従性を高めることができ、通信品質が高くかつ回線の切れ難い通信装置を実現できる。
【００５６】
（Ｂ）第２の実施形態
続いて、本発明に係る同期追跡回路の第２の実施形態例を、図面を用いて説明する。なお、以下の説明では、第１の実施形態との相違点についてのみ説明する。すなわち、クロック周期決定方法とこれに伴う同期追跡回路の構成上の違いについてのみ説明する。
【００５７】
（Ｂ−１）クロック周期決定方法
本実施形態に係るクロック周期決定方法の特徴は、相関パワーの算出を２つの位相についてしか行わない点であり、クロック位相の追従に最適な位相変化量を、算出された相関パワーの差分を複数の閾値と比較することにより決定する点にある。すなわち、本実施形態においては図１０に示すように、１／２Ｃｈｉｐ遅れ位相と１／２Ｃｈｉｐ進み位相についてのみ相関パワーを算出し、その差分を次の４つの閾値と比較することにより、クロック位相の追従に最適な位相変化量の決定を行う。
【００５８】
ここで用いる閾値は、ＤＬＬ閾値、閾値Ａ、閾値Ｂ及び閾値Ｃの４つである。このうち、ＤＬＬ閾値は、従来技術の説明で用いたものと同じもの、すなわち、ほぼ同期位相の状態を判定するのに用いる閾値である。これに対し、閾値Ａは、位相の調整が１／８Ｃｈｉｐ以内となるか否かの判定用閾値である。閾値Ｂは、位相の調整が１／４Ｃｈｉｐ以内となるか否かの判定用閾値である。閾値Ｃは、位相の調整が３／８Ｃｈｉｐ以内となるか否かの判定用閾値である。
【００５９】
なお、これら閾値に最適な値は、相関パワーの算出を行うＣｈｉｐ区間や入力信号のレベル等に応じて定まるものであるので、適用するシステムに応じた値を設定しておく必要がある。
【００６０】
次に、かかる４つの閾値を用いて、どのように位相の調整量を決定するかを説明する。ただし、以下に示す判定方法は、図１０に示すように、相関パワーの特性曲線が、本来の同期位相で最大値をとり、その位相から離れるに従って対称的に減少する特性を有することを前提としている。
【００６１】
▲１▼閾値Ｃ＜(1/2Chip遅れ相関パワー)−(1/2Chip進み相関パワー)
：位相変化量＝＋１／２Ｃｈｉｐ（図５（Ａ））
▲２▼閾値Ｂ＜(1/2Chip遅れ相関パワー)−(1/2Chip進み相関パワー)≦閾値Ｃ
：位相変化量＝＋３／８Ｃｈｉｐ（図５（Ｂ））
▲３▼閾値Ａ＜(1/2Chip遅れ相関パワー)−(1/2Chip進み相関パワー)≦閾値Ｂ
：位相変化量＝＋１／４Ｃｈｉｐ（図５（Ｃ））
▲４▼ＤＬＬ閾値＜(1/2Chip遅れ相関パワー)−(1/2Chip進み相関パワー)≦閾値Ａ
：位相変化量＝＋１／８Ｃｈｉｐ（図５（Ｄ））
▲５▼｜(1/2Chip遅れ相関パワー)−(1/2Chip進み相関パワー)｜≦DLL閾値
：位相変化量＝０（図５（Ｅ））
▲６▼DLL閾値＜−{(1/2Chip遅れ相関パワー)−(1/2Chip進み相関パワー)}≦閾値Ａ
：位相変化量＝−１／８Ｃｈｉｐ（図５（Ｆ））
▲７▼閾値Ａ＜−{(1/2Chip遅れ相関パワー)−(1/2Chip進み相関パワー)}≦閾値Ｂ
：位相変化量＝−１／４Ｃｈｉｐ（図５（Ｇ））
▲８▼閾値Ｂ＜−{(1/2Chip遅れ相関パワー)−(1/2Chip進み相関パワー)}≦閾値Ｃ
：位相変化量＝−３／８Ｃｈｉｐ（図５（Ｈ））
▲９▼閾値Ｃ＜−{(1/2Chip遅れ相関パワー)−(1/2Chip進み相関パワー)}
：位相変化量＝−１／２Ｃｈｉｐ（図５（Ｉ））
従って、図１０の場合は、その相関パワー差分が閾値Ａより大きいが閾値Ｂ以下である（閾値Ａ＜相関パワー差分≦閾値Ｂ）ので、追従クロックの位相を１／４Ｃｈｉｐ遅らせれば良い。
【００６２】
（Ｂ−２）同期追跡回路の構成及び動作
図１１に、ＣＤＭＡ通信装置に搭載される同期追跡回路であって、そのクロック周期の決定に（Ｂ−１）項で説明した方法を用いるものの機能ブロック構成を示す。なお、図１１には、第１の実施形態における同期追跡回路の機能ブロック構成を表した図１との対応部分に対応符号を付し、同一部分には同一符号を付して示している。
【００６３】
図１１に示す同期追跡回路と図１に示す同期追跡回路の違いは、相関パワー算出部１'が１／２Ｃｈｉｐ進み位相での相関パワーを算出する相関パワー算出部１Ａと、１／２Ｃｈｉｐ遅れ位相での相関パワーを算出する相関パワー算出部１Ｉの２つで構成されている点と、クロック周期選定及び位相変化累積値算出部２'が２入力の差分と４つの閾値との比較によって調整の必要な位相量を決定する点の２点だけである。
【００６４】
従って、クロック周期選定及び位相変化累積値算出部２'における位相変化量の決定後以降における動作（図６に示す対応関係テーブルに基づくスイッチ番号ＳＷ Ｎｏ．の読み出し等）や、追従クロック発生回路３が通知されたスイッチ番号ＳＷ Ｎｏ．に従ってクロック周期を変更する動作については、第１の実施形態と全く同じになる。
【００６５】
（Ｂ−３）第２の実施形態の効果
このように、本実施形態に係る同期追跡回路によれば、設けなければならない相関パワー算出部の数が２つだけで済むため、第１の実施形態の場合に比して、そのハードウェア構成を小さくすることができる。
【００６６】
また、当該同期追跡回路をＣＤＭＡ通信装置に搭載すれば、第１の実施形態同様、受信信号に対する追従クロックの追従性を高めることができ、通信品質が高くかつ回線の切れ難い通信装置を実現できる。
【００６７】
（Ｃ）他の実施形態
上述の実施形態においては、追従クロックの位相を、同期位相（現追従位相）を中心にその１／２Ｃｈｉｐ遅れ位相から１／２Ｃｈｉｐ進み位相の範囲で調整する場合について述べたが、調整範囲はこれに限るものではない。例えば、これよりも、広い範囲で調整可としても良く、また狭い範囲で調整可としても良い。
【００６８】
同様に、上述の実施形態においては、追従クロックに与える位相変化量の最小単位を１／８Ｃｈｉｐとする場合について述べたが、調整単位はこれに限られるものでなく、より小さい単位で位相変化量を指定可能としても良い。
【００６９】
上述の実施形態におけるスイッチ番号と位相変化量との対応関係（図６及び図７）は一例であり、接続関係に応じて設定可能である。
【００７０】
上述の実施形態においては、相関パワーはある区間（例えば、６４Ｃｈｉｐ区間や１２８Ｃｈｉｐ区間等）に亘って算出する場合について述べたが、１Ｃｈｉｐ区間ごとに算出するのを妨げるものでない。
【００７１】
上述の実施形態においては、ＣＤＭＡ通信装置で使用する同期追従回路について述べたが、スペクトル拡散技術を用いて通信を行う通信装置に広く適用できる。
【００７２】
上述の第２の実施形態においては、同期位相の１／２Ｃｈｉｐ遅れ位相と１／２Ｃｈｉｐ進み位相の２位相について算出された相関パワーに基づいて位相変化量を演算する場合について述べたが、当該値の演算に使用する２位相はかかる位相の組合せに限らない。
【００７３】
また、上述の第２の実施形態においては、ＤＬＬ閾値及び閾値Ａ、Ｂ、Ｃの４つを用いて位相変化量を決定する場合について述べたが、用いる閾値の数を増減することにより位相変化量の精度を自由に変更できる。
【００７４】
【発明の効果】
上述の第１の発明によれば、同期位相を含む前後複数位相について相関パワーを算出し、その最大値を与える位相と同期位相との差分を追従クロックに対する位相変化量として直接与えることができることにより、追従クロックと受信信号との位相のずれに相当する位相変化量を１回の追従動作によって調整でき、追従に要する時間の短縮を実現できる。
【００７５】
また、上述の第２の発明によれば、位相変化量をどのように細かく設定する場合でも、相関パワーの算出に必要な相関パワー算出手段は２個で済むため、第１の発明と同様の効果を少ないハードウェア構成で実現できる。
【００７６】
さらに、上述の第３の発明によれば、通信装置に上述の第１又は第２の発明の同期追跡回路を搭載することにより、受信信号に対する追従クロックの追従性を高めることができ、通信品質が高くかつ回線の切れ難い通信装置を実現できる。
【図面の簡単な説明】
【図１】第１の実施形態に係る同期追跡回路の機能ブロック構成を示す図である。
【図２】従来装置で使用する位相変化量の決定原理を示す図である。
【図３】従来装置で可能なクロック周期の変化態様を示す図である。
【図４】第１の実施形態で使用する位相変化量の決定原理を示す図である。
【図５】実施形態装置で可能なクロック周期の変化態様を示す図である。
【図６】対応関係テーブルを示す図である。
【図７】追従クロック発生回路の機能ブロック構成を示す図である。
【図８】クロック周期を１箇所伸張することにより追従クロックの位相を遅らせる場合の各信号の位相関係を示す図である。
【図９】クロック周期を１箇所短縮することにより追従クロックの位相を進ませる場合の各信号の位相関係を示す図である。
【図１０】第２の実施形態で使用する位相変化量の決定原理を示す図である。
【図１１】第２の実施形態に係る同期追跡回路の機能ブロック構成を示す図である。
【符号の説明】
１Ａ〜１Ｉ…相関パワー算出部、２、２'…クロック周期選定及び位相変化累積値算出部、３…追従クロック発生回路、４…ＣＰＵ、３１…シフトレジスタ部、３２…帰還入力切換部。

Claims (3)

1. 同期位相を含む前後複数位相について相関パワーを算出し、その最大値を与える位相と同期位相との差分を追従クロックに対する位相変化量に決定する位相変化量決定手段と、
   上記位相変化量に応じ、発生する追従クロックの周期を部分的に伸縮する追従クロック発生手段とを備え、
   上記追従クロック発生手段は、
   初段の出力を上記追従クロックとして出力するシフトレジスタ部と、
   当該シフトレジスタ部を構成する各段から与えられる複数の出力又はその演算出力のいずれかを上記位相変化量決定手段から与えられる上記位相変化量に応じて選択し、これをシフトレジスタ部の初段への帰還入力とし、追従クロックの周期を部分的に伸縮させる帰還入力切換部とを備え、
   上記シフトレジスタ部は、当該シフトレジスタ部を構成する隣り合う２段の間にそれぞれ設けられた複数のマスク部からなるマスク手段を有し、上記マスク手段によって、追従クロックの周期を短周期から長周期へ切り換えた際に生じる残存クロックの当該シフトレジスタ部内部での伝搬を禁止してマスクする
   ことを特徴とする同期追跡回路。
2. 同期位相の前後２位相について相関パワーを算出し、それらの差分と複数の閾値との比較により追従クロックに対する位相変化量を決定する位相変化量決定手段と、
   上記位相変化量に応じ、発生する追従クロックの周期を部分的に伸縮する追従クロック発生手段とを備え、
   上記追従クロック発生手段は、
   初段の出力を上記追従クロックとして出力するシフトレジスタ部と、
   当該シフトレジスタ部を構成する各段から与えられる複数の出力又はその演算出力のいずれかを上記位相変化量決定手段から与えられる上記位相変化量に応じて選択し、これをシフトレジスタ部の初段への帰還入力とし、追従クロックの周期を部分的に伸縮させる帰還入力切換部とを備え、
   上記シフトレジスタ部は、当該シフトレジスタ部を構成する隣り合う２段の間にそれぞれ設けられた複数のマスク部からなるマスク手段を有し、上記マスク手段によって、追従クロックの周期を短周期から長周期へ切り換えた際に生じる残存クロックの当該シフトレジスタ部内部での伝搬を禁止してマスクする
   ことを特徴とする同期追跡回路。
3. 請求項１又は２に記載の同期追跡回路と、当該同期追跡回路の追従クロックより算出される相関出力を検波後復調する復調手段と
   を備えることを特徴とする通信装置。

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