JP3767705B2 - 強誘電体記憶装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、強誘電体記憶装置に関し、特に、読み出し動作の信頼性の向上に関する。
【０００２】
【従来の技術】
不揮発性の半導体メモリとして、強誘電体コンデンサを用いた強誘電体メモリが知られている。図１２に、従来の強誘電体メモリの回路構成の一部を示す。従来の強誘電体メモリは、強誘電体コンデンサ４と負荷用コンデンサ６とを備えている。図１３に、強誘電体コンデンサ４に関する電圧（図１２に示すプレートラインＰＬを基準電位とした場合のビットラインＢＬの電位）と分極状態（図においては、”分極状態”と等価な”電荷”で表わしている）との関係を表わす履歴曲線を示す。
【０００３】
図１３において、残留分極Ｚ１を生じている状態を第１の分極状態Ｐ１（記憶内容”Ｈ”に該当）とし、残留分極Ｚ２を生じている状態を第２の分極状態Ｐ２（記憶内容”Ｌ”に該当）とする。強誘電体コンデンサ４がいずれの分極状態にあるかを調べることにより、強誘電体コンデンサ４の記憶内容を読み出すことができる。
【０００４】
強誘電体コンデンサ４がいずれの分極状態にあるかを調べるには、図１２に示す負荷用コンデンサ６を放電させた後、ビットラインＢＬをフローティング状態とし、その後、プレートラインＰＬに読出用電圧Ｖpを与え、このとき強誘電体コンデンサ４の両端に生ずる電圧Ｖfを測定する。
【０００５】
図１３に示す図式解法によれば、負荷用コンデンサ６の静電容量を直線Ｌ１の傾きで表わした場合、強誘電体コンデンサ４が第１の分極状態Ｐ１であれば、強誘電体コンデンサ４の両端に生ずる電圧ＶfはＶ１となり、第２の分極状態Ｐ２であれば、電圧ＶfはＶ２となる。したがって、基準電圧Ｖrefを図１３のように設定しておけば、読出時における誘電体コンデンサ４の両端に生ずる電圧Ｖfと基準電圧Ｖrefとを比較することにより、強誘電体コンデンサ４がいずれの分極状態にあるかを調べることができる。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記のような従来の強誘電体メモリには、次のような問題点があった。従来の強誘電体メモリにおいては、図１３に示すように、電圧Ｖ１およびＶ２は、強誘電体コンデンサ４の履歴特性と負荷用コンデンサ６の静電容量に大きく依存している。一方、製造時における種々の条件のバラ付き等に起因して、強誘電体コンデンサ４の履歴特性や負荷用コンデンサ６の静電容量も、それぞれ一定のバラ付きを持つ。このため、強誘電体コンデンサ４の履歴特性や負荷用コンデンサ６の静電容量のバラ付きによっては、電圧Ｖ１およびＶ２が大きくバラ付く。
【０００７】
さらに、基準電圧Ｖrefを発生する回路（図示せず）を構成するコンデンサ等の回路素子の特性のばら付きによっては、基準電圧Ｖrefの変動にともない、電圧Ｖ１が基準電圧Ｖref以下になるケースや、電圧Ｖ２が基準電圧Ｖref以上になるケースが一定の比率で生じ得る。すなわち、誤読み出しが生じやすく、動作の信頼性が低い。
【０００８】
この発明は、このような従来の強誘電体コンデンサを用いた強誘電体メモリなど強誘電体記憶装置の問題点を解決し、読み出し動作の信頼性が高い強誘電体記憶装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
この発明の強誘電体記憶装置は、電圧と分極状態との関係を規定する履歴特性に基づいて、電圧を零としたとき第１の分極状態を呈する第１の記憶内容と第２の分極状態を呈する第２の記憶内容とのうちいずれか一方の記憶内容を保持する記憶用強誘電体コンデンサ、記憶用強誘電体コンデンサに対し直列に電気的に接続される第１の負荷用コンデンサ、基準用強誘電体コンデンサ、基準用強誘電体コンデンサに対し直列に電気的に接続される第２の負荷用コンデンサ、を備えた強誘電体記憶装置において、第１の負荷用コンデンサおよび第２の負荷用コンデンサとして、記憶用強誘電体コンデンサとほぼ同一特性の強誘電体コンデンサを用いるとともに、直列に電気的に接続された基準用強誘電体コンデンサおよび第２の負荷用コンデンサに対し所定の電圧を印加したときに、基準用強誘電体コンデンサに発生する分圧をＶrefとし、記憶用強誘電体コンデンサが第１の分極状態である場合において、直列に電気的に接続された記憶用強誘電体コンデンサおよび第１の負荷用コンデンサに対し当該所定の電圧を印加したときに、記憶用強誘電体コンデンサに発生する分圧をＶ１とし、記憶用強誘電体コンデンサが第２の分極状態である場合において、直列に電気的に接続された記憶用強誘電体コンデンサおよび第１の負荷用コンデンサに対し当該所定の電圧を印加したときに、記憶用強誘電体コンデンサに発生する分圧をＶ２としたとき、分圧Ｖrefが、分圧Ｖ１と分圧Ｖ２に対応する第２の負荷用コンデンサの面積に対する基準用強誘電体コンデンサの面積比の平均値近傍に対応する値となるよう、第２の負荷用コンデンサの面積に対する基準用強誘電体コンデンサの面積の比を定めたこと、を特徴とする。
【００１０】
この発明の強誘電体記憶装置は、記憶用強誘電体コンデンサ、基準用強誘電体コンデンサ、第１の負荷用コンデンサとして用いられる強誘電体コンデンサおよび第２の負荷用コンデンサとして用いられる強誘電体コンデンサは、同一基板上に設けられ、同一工程において同時に形成されたものであることを特徴とする。
【００１１】
この発明の強誘電体記憶装置は、直列に電気的に接続された記憶用強誘電体コンデンサおよび第１の負荷用コンデンサに対し、第１の分極状態を生じさせる電圧と異なる極性の前記所定の電圧を読出用電圧として印加するとともに、直列に電気的に接続された基準用強誘電体コンデンサおよび第２の負荷用コンデンサに対し、当該読出用電圧と同一の電圧をしきい値電圧発生用電圧として印加する読出・しきい値電圧発生用電圧印加手段、読出用電圧が印加された状態において、記憶用強誘電体コンデンサに発生する分圧と、しきい値電圧発生用電圧が印加された状態において、基準用強誘電体コンデンサに発生する分圧とに基づいて、記憶内容を判定する記憶内容判定手段、を設けたことを特徴とする。
【００１２】
この発明の強誘電体記憶装置は、読出・しきい値電圧発生用電圧印加手段がしきい値電圧発生用電圧を印加している場合にのみ、基準用強誘電体コンデンサと第２の負荷用コンデンサとを直列に電気的に接続するよう構成したことを特徴とする。
【００１３】
【発明の効果】
この発明の強誘電体記憶装置は、第１の負荷用コンデンサおよび第２の負荷用コンデンサとして、記憶用強誘電体コンデンサとほぼ同一特性の強誘電体コンデンサを用い、ることを特徴とする。したがって、第１の負荷用コンデンサ、第２の負荷用コンデンサ、記憶用強誘電体コンデンサ間の特性の差はほとんどない。このため、分圧Ｖ１および分圧Ｖ２の値が安定する。
【００１４】
また、分圧Ｖrefが、分圧Ｖ１と分圧Ｖ２に対応する第２の負荷用コンデンサの面積に対する基準用強誘電体コンデンサの面積比の平均値近傍に対応する値となるよう、第２の負荷用コンデンサの面積に対する基準用強誘電体コンデンサの面積の比を定めたこと、を特徴とする。したがって、記憶内容の読み出し動作の際の検出マージンが大きい。一方、上記面積の比の変動に対応する分圧Ｖrefの変動は、分圧Ｖrefが、分圧Ｖ１に近い値であるほど小さい。このため、上記面積の比のばら付きに起因する分圧Ｖrefのばら付きが小さい。すなわち、読み出し動作の信頼性を向上させることができる。
【００１５】
この発明の強誘電体記憶装置は、記憶用強誘電体コンデンサ、基準用強誘電体コンデンサ、第１の負荷用コンデンサおよび第２の負荷用コンデンサは、同一基板上に設けられ、同一工程において同時に形成されたものであることを特徴とする。
【００１６】
したがって、製造条件のばら付きが大きい場合であっても、上記各コンデンサ間で、製造条件のばら付きにともなう特性の変動が相殺される。このため、所望の特性を維持することが保証される。すなわち、読み出し動作の信頼性をより向上させることができる。
【００１７】
この発明の強誘電体記憶装置は、読出・しきい値電圧発生用電圧印加手段がしきい値電圧発生用電圧を印加している場合にのみ、基準用強誘電体コンデンサと第２の負荷用コンデンサとを直列に電気的に接続するよう構成したことを特徴とする。
【００１８】
したがって、基準用強誘電体コンデンサの一端と第２の負荷用コンデンサとが電気的に接続される場合においては、基準用強誘電体コンデンサの他端に、常に、一定極性のしきい値電圧発生用電圧が印加される。このため、基準用強誘電体コンデンサの両端に印加される電圧の極性が反転することはない。この結果、読出動作において、基準用強誘電体コンデンサが残留分極の変動を起こすことはない。すなわち、読出動作において、残留分極の変動による基準用強誘電体コンデンサの寿命の低下はなく、装置の長寿命化を図ることができる。
【００１９】
【発明の実施の形態】
図１に、この発明の一実施形態による強誘電体記憶装置である強誘電体コンデンサを用いた強誘電体メモリ１０の回路図の一部を示す。強誘電体メモリ１０は、複数のメモリセルＭ１１、Ｍ２１...Ｍｍｎを行列配置する構成を有している。なお、図１においては、メモリセルＭ１１...Ｍ１ｎの並び（縦方向の並び）を行と呼び、メモリセルＭ１１...Ｍｍ１の並び（横方向の並び）を列と呼ぶ。
【００２０】
強誘電体メモリ１０は、さらに、基準セル駆動回路１２、センスアンプＡＭＰ１...を有するセンスアンプ部１４、基準セルプリセット回路部１６を備えている。基準セル駆動回路１２は、読出・しきい値電圧発生用電圧印加手段に対応する。センスアンプ部１４および基準プリセット回路部１６が記憶内容判定手段に対応する。
【００２１】
図２に、図１に示す回路の一部を拡大して示す。メモリセルＭ１１は、記憶用強誘電体コンデンサである強誘電体コンデンサＣ１１と選択用トランジスタＴＲ１１とを備えている。強誘電体コンデンサＣ１１の一端は、選択用トランジスタＴＲ１１、ビットライン／ＢＬ１を介して、第１の負荷用コンデンサＣbと直列に電気的に接続される。強誘電体コンデンサＣ１１の他端は、プレートラインＰＬ１、ＧＣＰを介して基準セル駆動回路１２（図１参照）に接続されている。
【００２２】
選択用トランジスタＴＲ１１のゲートは、ワードラインＷＬ１に接続されている。ビットライン／ＢＬ１には、センスアンプＡＭＰ１の一端が接続されており、センスアンプＡＭＰ１の他端はビットラインＢＬ１を介して、基準セルプリセット回路部１６に接続されている。
【００２３】
基準セルプリセット回路部１６において、基準用強誘電体コンデンサである強誘電体コンデンサＣrの一端は、トランジスタＴＲＣ、ビットラインＢＬ１を介して、第２の負荷用コンデンサＣcと直列に電気的に接続される。強誘電体コンデンサＣrの一端は、また、トランジスタＴＲＤを介して、接地ラインＶssに接続される。強誘電体コンデンサＣrの他端は、プレートラインＧＣＰを介して基準セル駆動回路１２（図１参照）に接続されている。
【００２４】
トランジスタＴＲＣのゲートは、ラインＲＷＬを介して、基準セル駆動回路１２（図１参照）に接続されている。トランジスタＴＲＤのゲートは、ラインＲＢＰを介して、基準セル駆動回路１２（図１参照）に接続されている。
【００２５】
ビットライン／ＢＬ１、ＢＬ１は、それぞれトランジスタＴＲＡ、ＴＲＢを介して、接地ラインＶssに接続される。トランジスタＴＲＡ、ＴＲＢのゲートは、ともにラインＢＰを介して、ビット線イコライズ回路１３（図１参照）に接続されている。
【００２６】
図３に、強誘電体コンデンサＣ１１に関する電圧（図２に示すプレートラインＰＬ１を基準電位とした場合のビットライン／ＢＬ１の電位）と分極状態（図においては、”分極状態”と等価な”電荷”で表わしている）との関係を表わす履歴曲線を示す。図３において、残留分極Ｚ１を生じている状態を第１の分極状態Ｐ１（第１の記憶内容である記憶内容”Ｈ”に対応）とし、残留分極Ｚ２を生じている状態を第２の分極状態Ｐ２（第２の記憶内容である記憶内容”Ｌ”に対応）とする。
【００２７】
この実施形態では、後述する第１の再書込電圧Ｖrw1の絶対値と後述する読出用電圧Ｖpの絶対値とが同一となるよう設定している。このように、再書込電圧Ｖrw1と読出用電圧Ｖpとを設定することにより、第１の再書込電圧Ｖrw1により強誘電体コンデンサＣ１１が満充電された分極状態における読み出しの際、強誘電体コンデンサＣ１１の両端に発生する電圧がほぼ零になる。このため、後述するように、記憶内容”Ｈ”を高速で読み出す場合、強誘電体コンデンサＣ１１の残留分極の変動がほとんどなく、寿命の低下を防止することができる。
【００２８】
図２に示す強誘電体コンデンサＣ１１の履歴特性Ｈを図４に示す。強誘電体コンデンサＣ１１の履歴特性Ｈは、履歴特性を有する強誘電体項Ｈfと履歴特性を有しない常誘電体項Ｈpとの合成として表わすことができると考えられている。第１の再書込電圧Ｖrw1により満充電された状態Ｐ６における強誘電体項Ｈfに基づく分極状態Ｒ６と、第１の分極状態Ｐ１における強誘電体項Ｈfに基づく分極状態Ｒ１とが、ほぼ等しくなるように、強誘電体コンデンサＣ１１の履歴特性を定めている。つまり、受電感度の高い（強誘電体項Ｈfの立上がりの急峻な）強誘電体コンデンサＣ１１を用いている。
【００２９】
このような履歴特性を有する強誘電体コンデンサＣ１１を用いれば、後述するように、記憶内容”Ｈ”を高速で読み出す場合、強誘電体項Ｈfに基づく分極状態の変動がほとんどなく、寿命の低下を防止することができる。
【００３０】
なお、図５に示すような受電感度の低い強誘電体コンデンサを用いると、第１の再書込電圧Ｖrw1により満充電された状態Ｐ６における強誘電体項Ｈfに基づく分極状態Ｒ６と、第１の分極状態Ｐ１における強誘電体項Ｈfに基づく分極状態Ｒ１とが、大きく異なる（図中”ｄ”で示す）。したがって、このような履歴特性を有する強誘電体コンデンサを用いれば、記憶内容”Ｈ”を高速で読み出す場合、強誘電体項Ｈfに基づく分極状態の変動が大きく、寿命の低下を招くこととなる。
【００３１】
したがって、第１の分極状態Ｐ１における強誘電体項Ｈfに基づく分極状態Ｒ１が、第１の再書込電圧Ｖrw1により満充電された状態Ｐ６における強誘電体項Ｈfに基づく分極状態Ｒ６の少なくとも８０％程度以上であることが好ましい。
【００３２】
図６に、強誘電体コンデンサＣrに関する電圧（図２に示すプレートラインＧＣＰを基準電位とした場合のビットラインＢＬ１の電位）と分極状態（図においては、”分極状態”と等価な”電荷”で表わしている）との関係を表わす履歴曲線を示す。
【００３３】
この実施形態では、強誘電体コンデンサＣr、負荷用コンデンサＣc、前述（図３参照）の強誘電体コンデンサＣ１１および負荷用コンデンサＣbは、ともに同一基板上に設けられ、同一工程において同時に形成された強誘電体コンデンサである。したがって、製造条件のバラ付きが大きい場合であっても、上記各コンデンサ間において、製造工程のばら付きにともなう特性の変動は相殺され、好都合である。
【００３４】
さらに、この実施形態においては、強誘電体コンデンサＣ１１、負荷用コンデンサＣbおよび負荷用コンデンサＣcは、同一の履歴特性を呈するよう構成されている。したがって、これら３つのコンデンサは、常に同一特性を有することが保証され、動作の信頼性が格段に向上する。
【００３５】
一方、図６に示すように、強誘電体コンデンサＣrの履歴特性と負荷用コンデンサＣcの履歴特性とは同一ではない。後述するように、この２つのコンデンサの履歴特性を組合せることにより、基準電圧Ｖrefを定めることができる。図６は、負荷用コンデンサＣcの面積（極板の有効対向面積）に対する強誘電体コンデンサＣrの面積の比が、約１．７である場合の、それぞれの履歴特性を示す図である。この場合、この実施形態においては基準電圧Ｖrefは、グランドを基準とすれば約３．６Ｖ（プレートラインＰＬ１の電位を基準とすれば約−１．６Ｖ）となっている。
【００３６】
なお、強誘電体コンデンサＣrの面積の比を、さらに大きくすると、図７に示すように、基準電圧Ｖrefは大きくなる。逆に、強誘電体コンデンサＣrの面積の比を小さくすると、図８に示すように、基準電圧Ｖrefは小さくなる。
【００３７】
図９に、強誘電体コンデンサＣrの面積の比と、基準電圧Ｖrefとの関係を示す。強誘電体コンデンサＣrの面積比が大きくなるにつれ、基準電圧Ｖrefが大きくなることがわかる。この実施形態においては、面積比を１．４程度にとれば、基準電圧Ｖrefが、後述する分圧Ｖ１と分圧Ｖ２（図９においては、いずれもグランドを基準とした値）とのちょうど中央の値（分圧Ｖ１と分圧Ｖ２との平均値）となるため、記憶内容の読み出し動作（後述）の際の検出マージンが大きい。
【００３８】
一方、面積比に対する基準電圧Ｖrefを示す曲線は上に凸である。したがって、面積比の変動に対応する基準電圧Ｖrefの変動は、基準電圧Ｖrefが、分圧Ｖ１に近い値であるほど（面積比が大きいほど）小さい。このため、上記面積比のばら付きに起因する基準電圧Ｖrefの変動を小さくするためには、基準電圧Ｖrefを大きくすればよい。
【００３９】
すなわち、面積比は、基準電圧Ｖrefが、分圧Ｖ１と分圧Ｖ２との平均値近傍の値か、これよりやや分圧Ｖ１よりになるよう、設定するのが好ましい。このように設定することにより、製造工程において面積比のばら付きが大きくなった場合であっても、記憶内容の読み出し動作の際の検出マージンを確保することができる。この実施形態においては、図９に示すように、面積比を１．７程度に設定している。面積比を１．７程度にとれば、この実施形態においては、面積比が±０．６程度変動しても、図９に示すように、誤読み出しは生じないことになる。
【００４０】
つぎに、強誘電体メモリ１０の記憶内容を読み出す場合の動作について説明する。例えばメモリセルＭ１１の記憶内容を読み出す場合には、図１に示すアドレスバッファ１８に、該当アドレスを入力する。これにより、行を選択する行デコーダ２０および列を選択する列デコーダ２２を介してメモリセルＭ１１が選択されることになる。
【００４１】
図１０に、記憶内容”Ｈ”を読出す場合の各信号線等の状態を表わすタイミングチャートを示す。図１０、図１を参照しつつ、図２、図３および図６に基づいて記憶内容”Ｈ”を読出す場合の動作を説明する。まず、強誘電体コンデンサＣ１１が後述する第１の再書込電圧Ｖrw1により満充電された分極状態Ｐ６（図３）において読み出しを行なう場合（高速読み出し）について説明する。
【００４２】
まず、ビット線イコライズ回路１３（図１参照）は、ラインＢＰを一定時間”Ｈ”とした後、再び”Ｌ”に戻す（図１０（ａ）参照）。これにより、トランジスタＴＲＡ、ＴＲＢ（図２）が一定時間オンになり、接地ラインＶssとビットライン／ＢＬ１およびビットラインＢＬ１とが接続されて、ビットライン／ＢＬ１、ＢＬ１が一定時間”Ｌ”になる（図１０（ｂ）、（ｃ）参照）。
【００４３】
ビットライン／ＢＬ１、ＢＬ１を一定時間”Ｌ”とすることにより、図２に示す負荷用コンデンサＣｂ、Ｃｃを放電させる。その後、トランジスタＴＲＡ、ＴＲＢがオフになり、ビットライン／ＢＬ１、ＢＬ１は、フローティング状態になる（図１０（ｄ）、（ｅ）参照）。
【００４４】
ラインＢＰを一定時間”Ｈ”とすると同時に、基準セル駆動回路１２（図１参照）により、ラインＲＢＰ（図３）を一定時間”Ｈ”とした後、再び”Ｌ”に戻す（図１０（ｙ）参照）。これにより、トランジスタＴＲＤが一定時間オンになり、強誘電体コンデンサＣｒの一端と接地ラインＶssとが接続され、強誘電体コンデンサＣｒの一端は”Ｌ”状態となる。強誘電体コンデンサＣｒの他端が接続されているプレートラインＧＣＰは、このとき”Ｌ”状態である（図１０（ｚ）参照）。
【００４５】
したがって、図６に示すように、強誘電体コンデンサＣｒの分極状態は、それ以前の分極状態のいかんに拘らず、強制的にＰ１１にされる。
【００４６】
つぎに、基準セル駆動回路１２により、プレートラインＰＬ１、ＧＣＰを”Ｈ”とすることにより（図１０（ｆ）、（ｇ）参照）、強誘電体コンデンサＣ１１、強誘電体コンデンサＣrの他端に高電位”Ｈ（読出用電圧Ｖｐ、しきい値電圧発生用電圧Ｖｒに該当）”を与える。
【００４７】
つぎに、ワードラインＷＬ１を”Ｈ”とすることにより（図１０（ｈ）参照）、選択トランジスタＴＲ１１をＯＮ状態とする。選択トランジスタＴＲ１１をＯＮ状態とすることにより、強誘電体コンデンサＣ１１と負荷用コンデンサＣｂとが、直列に電気的に接続される。
【００４８】
このため、接続された強誘電体コンデンサＣ１１および負荷用コンデンサＣｂの両端に、読出用電圧Ｖｐが印加されることになる。これにより、図３に示すように、強誘電体コンデンサＣ１１の両端には、読出用電圧Ｖｐに基づく分圧Ｖ３が生ずる。図式解法によれば、分圧Ｖ３は第１の分極状態Ｐ１における強誘電体コンデンサＣ１１の電圧として与えられる。すなわち、
Ｖ３＝０
となる。したがって、グランドを基準としたビットライン／ＢＬ１の電位は図１０（ｉ）に示す値となる。
【００４９】
ワードラインＷＬ１を”Ｈ”とする（上述）と同時に、基準セル駆動回路１２により、ラインＲＷＬを”Ｈ”とする（図１０（ｊ）参照）。ラインＲＷＬを”Ｈ”とすることにより、トランジスタＴＲＣをＯＮ状態とする。トランジスタＴＲＣをＯＮ状態とすることにより、強誘電体コンデンサＣｒと負荷用コンデンサＣｃとが、直列に電気的に接続される。このため、接続された強誘電体コンデンサＣｒおよび負荷用コンデンサＣｃの両端に、しきい値電圧発生用電圧Ｖｒ（この実施形態においては、読出用電圧Ｖｐに等しい）が印加されることになる。
【００５０】
一方、前述のように、接続直前の強誘電体コンデンサＣｒは、図６に示す分極状態Ｐ１１を呈している。このため、強誘電体コンデンサＣｒと負荷用コンデンサＣｃとを接続することにより、強誘電体コンデンサＣｒの両端には、しきい値電圧発生用電圧Ｖｒに基づく分圧（基準電圧Ｖref）が生ずる。図６に示す図式解法によれば、基準電圧Ｖrefは、分極状態Ｐ１２における強誘電体コンデンサＣｒの電圧として与えられる。したがって、グランドを基準としたビットラインＢＬ１の電位は図１０（ｋ）に示す値となる。
【００５１】
つぎに、センスアンプＡＭＰ１を動作させる（図１０（ｌ）参照）。センスアンプＡＭＰ１は、ビットラインＢＬ１を介して基準セルプリセット回路部１６から与えられた、上述の基準電圧Ｖref（しきい値電圧）と強誘電体コンデンサＣ１１の分圧Ｖ３（前述）とを比較し（実際には、図３に示す読出用電圧Ｖｐを基準としたときの、基準電圧Ｖrefの電位と分圧Ｖ３の電位を比較する）、分圧Ｖ３の方が高ければ、記憶内容は”Ｈ”であると判定し、ビットライン／ＢＬ１の電位を”Ｈ”にする（図１０（ｍ）参照）とともに、ビットラインＢＬ１の電位を”Ｌ”にする（図１０（ｎ）参照）。
【００５２】
このとき、強誘電体コンデンサＣ１１の分極状態は、図３に示す第１の分極状態Ｐ１のままである。一方、強誘電体コンデンサＣｒの分極状態は、図６に示す分極状態Ｐ１３を呈する。
【００５３】
つぎに、基準セル駆動回路１２（図１参照）からの出力にしたがってラインＲＷＬを”Ｌ”にする（図１０（ｏ）参照）。ラインＲＷＬが”Ｌ”になると、強誘電体コンデンサＣｒはフローティング状態となる。したがって、強誘電体コンデンサＣｒは、この後、時間の経過とともに、自然放電により、図６に示す分極状態Ｐ１１に近づく。
【００５４】
つぎに、基準セル駆動回路１２（図１参照）からの出力にしたがってプレートラインＰＬ１、ＧＣＰを”Ｌ”にする（図１０（ｐ）、（ｑ）参照）。
【００５５】
プレートラインＰＬ１を”Ｌ”にすることにより、プレートラインＰＬ１と”Ｈ”に維持されたビットライン／ＢＬ１との間には電位差が生ずることとなる。この電位差が、図３に示す第１の再書込電圧Ｖrw1であり、強誘電体コンデンサＣ１１の両端に印加される。強誘電体コンデンサＣ１１は、第１の再書込電圧Ｖrw1を印加され、図３に示す分極状態Ｐ６となる。この状態が満充電状態である。
【００５６】
なお、上述のように、強誘電体コンデンサＣｒはフローティング状態であるため、プレートラインＧＣＰを”Ｌ”にすることに伴う、強誘電体コンデンサＣｒの分極状態の変化はない。
【００５７】
つぎに、強誘電体コンデンサＣ１１が第１の再書込電圧Ｖrw1により満充電された状態で、ワードラインＷＬ１を”Ｌ”に落とす（図１０（ｒ）参照）ことにより、選択トランジスタＴＲ１１をＯＦＦとし、強誘電体コンデンサＣ１１をフローティング状態とする。
【００５８】
つぎに、列デコーダ２２の出力線Ｂ１（図１参照）を立ち上げる（図１０（ｓ）参照）ことにより、ビットライン／ＢＬ１の電位”Ｈ”（図１０（ｔ）参照）を、出力バッファ２４に取込む。その後、センスアンプＡＭＰ１をＯＦＦにする（図１０（ｕ）参照）ことにより、再びビットライン／ＢＬ１、ＢＬ１をフローティング状態とする（図１０（ｖ）、（ｗ）参照）。最後に、列デコーダ２２の出力線Ｂ１を”Ｌ”に戻し（図１０（ｘ）参照）、読出処理を終了する。
【００５９】
このように、高速読み出しの場合、すなわち、強誘電体コンデンサＣ１１が第１の再書込電圧Ｖrw1により満充電されたあと放電される前に次の読み出しが行なわれるような短サイクルの読み出しの場合には、上述のように、一連の読み出し処理の過程において、強誘電体コンデンサＣ１１の分極状態は、図３に示すように、Ｐ６〜Ｐ１〜Ｐ６と変化するのみである。
【００６０】
このため、強誘電体コンデンサＣ１１の残留分極は、第１の分極状態Ｐ１のまま変動することはない。したがって、この実施形態によれば、高速読出時における、残留分極の変動にともなう強誘電体コンデンサＣ１１の寿命の低下はない。
【００６１】
また、図４に示すように、強誘電体コンデンサＣ１１の分極状態がＰ６〜Ｐ１〜Ｐ６と変化する過程で、強誘電体項Ｈfに基づく分極状態の変動は、ほとんどない。したがって、この実施形態によれば、高速読出時における、強誘電体項Ｈfに基づく分極状態の変動にともなう強誘電体コンデンサＣ１１の寿命の低下も、ほとんどない。
【００６２】
また、上述のように、一連の読み出し処理の過程において、強誘電体コンデンサＣｒの分極状態は、図６に示すように、Ｐ１１〜Ｐ１２〜Ｐ１３（〜Ｐ１１）と変化するのみである。
【００６３】
このため、強誘電体コンデンサＣｒの残留分極は、分極状態Ｐ１１のまま変動することはない。したがって、この実施形態によれば、高速読出時における、残留分極の変動にともなう強誘電体コンデンサＣｒの寿命の低下はない。
【００６４】
つぎに、長サイクルの読み出し、すなわち、強誘電体コンデンサＣ１１の常誘電体項Ｈp（図４参照）が全て放電された状態、つまり図３における第１の分極状態Ｐ１において読み出しが行なわれる場合（低速読み出しの場合）の動作について説明する。
【００６５】
この実施形態の強誘電体メモリ１０は、高速読み出しか低速読み出しかを区別することなく、全く同一の処理手順で読み出しを行なう。したがって、低速読み出しの動作は、高速読み出しの動作と同様に行なわれる。このため、基準電圧Ｖrefの値も、上述の高速読み出しの場合と同一となる。ただし、図３に示すように、低速読み出しの場合は、読み出し時の強誘電体コンデンサＣ１１の分極状態が第１の分極状態Ｐ１である点で、読み出し時の分極状態がＰ６である高速読み出しの場合と異なる。
【００６６】
したがって、低速読み出しの場合には、図３に示す読出用電圧Ｖpが印加された場合、強誘電体コンデンサＣ１１は、分極状態Ｐ４を呈する。すなわち、強誘電体コンデンサＣ１１に生ずる分圧はＶ１を示す。なお、このとき、グランドを基準としたビットライン／ＢＬ１の電位は図１０（ｉ´）に示す値となる。
【００６７】
しかし、前述のように、基準電圧ＶrefはＶ１より低い値に設定されているため、センスアンプＡＭＰ１は、高速読み出しの場合同様、記憶内容は”Ｈ”であると判定し、ビットライン／ＢＬ１の電位を”Ｈ”にする（図１０（ｍ）参照）とともに、ビットラインＢＬ１の電位を”Ｌ”にする（図１０（ｎ）参照）。なお、このとき、強誘電体コンデンサＣ１１は、図３に示すように、分極状態Ｐ５を呈する。
【００６８】
この後、強誘電体コンデンサＣ１１の両端に第１の再書込電圧Ｖrw1を印加する（図１０（ｐ）参照）ことにより再書き込みを行なう。再書き込みにより、強誘電体コンデンサＣ１１は分極状態Ｐ６を呈する。読み出し処理の終了後、時間の経過とともに、強誘電体コンデンサＣ１１の常誘電体項Ｈp（図４参照）に基づく電荷が全て放電され、図３における第１の分極状態Ｐ１に戻る。
【００６９】
したがって、低速読み出し時においては、残留分極がＰ１〜Ｐ５〜Ｐ１と変動し、図４に示すように、強誘電体コンデンサＣ１１の分極状態がＰ１〜Ｐ４と変化する過程で、強誘電体項Ｈfに基づく分極状態もＲ１〜Ｒ４と変動する。このため、記憶内容”Ｈ”を低速で読み出す場合には、強誘電体コンデンサＣ１１の寿命の低下をきたす。
【００７０】
しかしながら、低速で読み出す場合には、単位時間あたりの読出回数が少ないため、単位時間あたりの寿命の低下量が小さく、問題とならない。
【００７１】
一方、強誘電体コンデンサＣｒの動作は、高速読み出しの場合と同一である。したがって、低速動作の場合であっても、上述の高速読み出しの場合同様、強誘電体コンデンサＣｒの残留分極は、分極状態Ｐ１１のまま変動することはない。したがって、低速読出時における、残留分極の変動にともなう強誘電体コンデンサＣｒの寿命の低下はない。
【００７２】
つぎに、記憶内容”Ｌ”を読み出す場合の動作を説明する。図１１に、記憶内容”Ｌ”を読出す場合の各信号線等の状態を表わすタイミングチャートを示す。図１０および図１１に示すように、この実施形態の強誘電体メモリ１０は、記憶内容”Ｈ”の読み出しか記憶内容”Ｌ”の読み出しかを区別することなく、全く同一の処理手順で読み出しを行なうよう構成されている。
【００７３】
したがって、記憶内容”Ｌ”の読み出しの動作は、記憶内容”Ｈ”の読み出しの動作と同様に行なわれる。ただし、図３に示すように、記憶内容”Ｌ”の読み出しの場合は、読み出し時の強誘電体コンデンサＣ１１の分極状態が第２の分極状態Ｐ２である点で、記憶内容”Ｈ”の読み出しの場合と異なる。また、記憶内容”Ｌ”を読み出す場合は、高速読み出しであっても低速読み出しであっても、読み出し時の分極状態が常に第２の分極状態Ｐ２となるよう構成されている点で、上述の記憶内容”Ｈ”を読み出す場合と異なる。
【００７４】
記憶内容”Ｌ”を読み出す場合においては、図３に示す読出用電圧Ｖpが印加された場合、強誘電体コンデンサＣ１１は、分極状態Ｐ３を呈する。したがって、強誘電体コンデンサＣ１１に生ずる分圧はＶ２を示す。なお、このとき、グランドを基準としたビットライン／ＢＬ１の電位は図１１（ａ）に示す値となる。
【００７５】
一方、ビットラインＢＬ１の電位は、記憶内容”Ｈ”の場合と同一の基準電圧Ｖrefを示すが（図１１（ｂ）参照）、前述のように、基準電圧ＶrefはＶ２より高い値に設定されているため、センスアンプＡＭＰ１は、記憶内容は”Ｌ”であると判定し、ビットライン／ＢＬ１の電位を”Ｌ”にする（図１１（ｃ）参照）とともに、ビットラインＢＬ１の電位を”Ｈ”にする（図１１（ｄ）参照）。
【００７６】
ビットライン／ＢＬ１の電位を”Ｌ”にすることにより、ビットライン／ＢＬ１と”Ｈ”に維持されたプレートラインＰＬ１との間には電位差が生ずることとなる。この電位差が、図３に示す第２の再書込電圧Ｖrw2（読出用電圧Ｖpに等しい）であり、強誘電体コンデンサＣ１１の両端に印加される。強誘電体コンデンサＣ１１は、第２の再書込電圧Ｖrw2を印加され、図３に示す分極状態Ｐ７となる。
【００７７】
一方、ビットラインＢＬ１の電位を”Ｈ”にすることにより、ビットラインＢＬ１と”Ｈ”に維持されたプレートラインＧＣＰとの間には電位差が生じない。つまり、強誘電体コンデンサＣ１１の両端にかかる電圧が０Ｖとなり、強誘電体コンデンサＣｒは、図６に示すように、分極状態Ｐ１２から分極状態Ｐ１１に強制的に戻される。
【００７８】
この後、プレートラインＰＬ１を”Ｌ”にする（図１１（ｅ）参照）ことにより、強誘電体コンデンサＣ１１の両端にかかる電圧を強制的に０Ｖとする。これにより、強誘電体コンデンサＣ１１の常誘電体項Ｈp（図４参照）に基づく電荷が全て強制的に放電され、図３における第２の分極状態Ｐ２に戻る。
【００７９】
したがって、記憶内容”Ｌ”の読み出し時においては、一連の読み出し処理の過程において、強誘電体コンデンサＣ１１の分極状態は、図３に示すように、Ｐ２〜Ｐ３〜Ｐ７〜Ｐ２と変化するのみである。
【００８０】
このため、強誘電体コンデンサＣ１１の残留分極は、第２の分極状態Ｐ２のまま変動することはない。したがって、この実施形態によれば、記憶内容”Ｌ”の読み出し時における、残留分極の変動にともなう強誘電体コンデンサＣ１１の寿命の低下はない。
【００８１】
また、図４に示すように、強誘電体コンデンサＣ１１の分極状態がＰ２〜Ｐ３〜Ｐ７〜Ｐ２と変化する過程で、強誘電体項Ｈfに基づく分極状態の変動は、ほとんどない。したがって、この実施形態によれば、記憶内容”Ｌ”の読み出し時における、強誘電体項Ｈfに基づく分極状態の変動にともなう強誘電体コンデンサＣ１１の寿命の低下も、ほとんどない。
【００８２】
一方、強誘電体コンデンサＣｒの分極状態は、図６に示すように、Ｐ１１〜Ｐ１２〜Ｐ１１と変化するのみである。このため、強誘電体コンデンサＣｒの残留分極は、分極状態Ｐ１１のまま変動することはない。したがって、記憶内容”Ｌ”の読み出し時における、残留分極の変動にともなう強誘電体コンデンサＣｒの寿命の低下はない。
【００８３】
このように、この実施形態によれば、強誘電体コンデンサＣ１１の寿命の低下が生ずるのは、記憶内容”Ｈ”を低速で読み出す場合のみである一方、上述のように、低速で読み出す場合には、単位時間あたりの寿命の低下量が少ないため、実用上問題となることはない。
【００８４】
また、上述のように、記憶内容が”Ｈ”であれ”Ｌ”であれ、強誘電体コンデンサＣｒの残留分極の変動にともなう寿命の低下はない。
【００８５】
さらに、図２に示すように、負荷用コンデンサＣbの一端はグランド電位に接地されており、他端はビットライン／ＢＬ１に接続されている。一方、図１０および図１１に示すように、上述の各動作において、ビットライン／ＢＬ１の電位は、”Ｈ”（第１の再書込電圧Ｖrw1に対応）と”Ｌ”（グランド電位に対応）との間で変動するのみである。
【００８６】
したがって、負荷用コンデンサＣbの両端に印加される電圧は、常に同一方向であり、その大きさは０〜Ｖrw1の範囲内である。このため、強誘電体で構成されている負荷用コンデンサＣbは、上述の各動作において、分極反転を生ずることはない。
【００８７】
すなわち、この実施形態においては、負荷用コンデンサＣbを強誘電体で構成したにもかかわらず、負荷用コンデンサＣbの分極反転に伴う寿命の低下はない。同様に、負荷用コンデンサＣｃについても、分極反転に伴う寿命の低下はない。
【００８８】
また、強誘電体コンデンサＣ１１、Ｃｒ、負荷用コンデンサＣｂおよびＣｃを、同一の基板に同一工程で同時に作り込んだ強誘電体コンデンサにより構成している。このため、製造工程におけるバラ付きを吸収し、動作に対する信頼性を向上させることができる。さらに、読出サイクルの長短、記憶内容のいかんを区別することなく、同一の処理手順により読み出しを行なうことができる。
【００８９】
なお、上述の実施形態においては、負荷用コンデンサＣcの面積に対する強誘電体コンデンサＣrの面積の比が、約１．７である場合（図６、図９参照）を例に説明したが、強誘電体コンデンサＣrの面積の比は、これに限定されるものではない。面積比は、基準電圧Ｖrefが、分圧Ｖ１と分圧Ｖ２との平均値近傍の値か、これよりやや分圧Ｖ１よりになるよう、設定すればよい。
【００９０】
また、上述の実施形態においては、強誘電体コンデンサＣ１１、Ｃｒ、負荷用コンデンサＣｂおよびＣｃを、同一の基板に同一工程で同時に作り込むよう構成したが、これらのコンデンサは、必ずしも同一の基板に同一工程で同時に作り込む必要はない。
【００９１】
また、第１の再書込電圧Ｖrw1の絶対値と読出用電圧Ｖpの絶対値とが同一となるよう設定したが、読出用電圧Ｖpの絶対値と第１の再書込電圧Ｖrw1の絶対値とが異なるよう構成することもできる。
【００９２】
また、読出用電圧Ｖpと第２の再書込電圧Ｖrw2とを同一の値としたが、読出用電圧Ｖpと第２の再書込電圧Ｖrw2とは、必ずしも同一の値とする必要はない。
【００９３】
また、読出用電圧Ｖpとしきい値電圧発生用電圧Ｖｒとを同一の値としたが、読出用電圧Ｖpとしきい値電圧発生用電圧Ｖｒとは、必ずしも同一の値とする必要はない。
【００９４】
また、第１の再書込電圧Ｖrw1により満充電された状態Ｐ６における強誘電体項Ｈfに基づく分極状態Ｒ６と、第１の分極状態Ｐ１における強誘電体項Ｈfに基づく分極状態Ｒ１とが、ほぼ等しくなるよう、強誘電体コンデンサＣ１１の履歴特性を定めたが、強誘電体コンデンサＣ１１の履歴特性は、必ずしもこのようなものである必要はない。
【００９５】
また、強誘電体メモリ１０の読出処理の手順は、図１０および図１１に示すタイミングチャートに限定されるものではない。さらに、この発明は図１に示す回路構成を有する強誘電体メモリ１０に限定されるものではない。
【図面の簡単な説明】
【図１】この発明の一実施形態による強誘電体記憶装置である強誘電体メモリの回路構成の一部を示す図面である。
【図２】図１に示す強誘電体メモリの回路構成の、さらに一部を拡大して示した図面である。
【図３】この発明の一実施形態による強誘電体メモリに用いられる記憶用強誘電体コンデンサの動作状態を説明するための図面である。
【図４】この発明の一実施形態による強誘電体メモリに用いられる記憶用強誘電体コンデンサの履歴特性を示す図面である。
【図５】この発明の一実施形態による強誘電体メモリに用いられる記憶用強誘電体コンデンサの履歴特性を説明するための図面である。
【図６】この発明の一実施形態による強誘電体メモリに用いられる基準用強誘電体コンデンサの動作状態を説明するための図面である。
【図７】強誘電体メモリに用いられる基準用強誘電体コンデンサにおける、履歴特性と基準電圧との関係を説明するための図面である。
【図８】強誘電体メモリに用いられる基準用強誘電体コンデンサにおける、履歴特性と基準電圧との関係を説明するための図面である。
【図９】強誘電体メモリに用いられる基準用強誘電体コンデンサにおける、面積比と基準電圧との関係を示す図面である。
【図１０】この発明の一実施形態による強誘電体メモリにおける記憶内容”Ｈ”の読出手順を説明するためのタイミングチャートである。
【図１１】この発明の一実施形態による強誘電体メモリにおける記憶内容”Ｌ”の読出手順を説明するためのタイミングチャートである。
【図１２】従来の強誘電体メモリの回路構成の一部を示す図面である。
【図１３】従来の強誘電体メモリに用いられる強誘電体コンデンサの動作状態を説明するための図面である。
【符号の説明】
Ｃｒ・・・・・・・強誘電体コンデンサ
Ｃｃ・・・・・・・負荷用コンデンサ
Ｖref・・・・・・・基準電圧

Claims (4)

1. 電圧と分極状態との関係を規定する履歴特性に基づいて、電圧を零としたとき第１の分極状態を呈する第１の記憶内容と第２の分極状態を呈する第２の記憶内容とのうちいずれか一方の記憶内容を保持する記憶用強誘電体コンデンサ、
   記憶用強誘電体コンデンサに対し直列に電気的に接続される第１の負荷用コンデンサ、
   基準用強誘電体コンデンサ、
   基準用強誘電体コンデンサに対し直列に電気的に接続される第２の負荷用コンデンサ、
   第１の負荷用コンデンサおよび第２の負荷用コンデンサとして、記憶用強誘電体コンデンサとほぼ同一特性の強誘電体コンデンサを用いるとともに、
   直列に電気的に接続された基準用強誘電体コンデンサおよび第２の負荷用コンデンサに対し所定の電圧を印加したときに、基準用強誘電体コンデンサに発生する分圧をＶrefとし、
   記憶用強誘電体コンデンサが第１の分極状態である場合において、直列に電気的に接続された記憶用強誘電体コンデンサおよび第１の負荷用コンデンサに対し当該所定の電圧を印加したときに、記憶用強誘電体コンデンサに発生する分圧をＶ１とし、
   記憶用強誘電体コンデンサが第２の分極状態である場合において、直列に電気的に接続された記憶用強誘電体コンデンサおよび第１の負荷用コンデンサに対し当該所定の電圧を印加したときに、記憶用強誘電体コンデンサに発生する分圧をＶ２としたとき、
   分圧Ｖrefが、分圧Ｖ１と分圧Ｖ２に対応する第２の負荷用コンデンサの面積に対する基準用強誘電体コンデンサの面積比の平均値近傍に対応する値となるよう、第２の負荷用コンデンサの面積に対する基準用強誘電体コンデンサの面積の比を定めたこと、
   を特徴とする強誘電体記憶装置。
2. 請求項１の強誘電体記憶装置において、
   記憶用強誘電体コンデンサ、基準用強誘電体コンデンサ、第１の負荷用コンデンサとして用いられる強誘電体コンデンサおよび第２の負荷用コンデンサとして用いられる強誘電体コンデンサは、同一基板上に設けられ、同一工程において同時に形成されたものであること、
   を特徴とする強誘電体記憶装置。
3. 請求項１または請求項２の強誘電体記憶装置において、
   直列に電気的に接続された記憶用強誘電体コンデンサおよび第１の負荷用コンデンサに対し、第１の分極状態を生じさせる電圧と異なる極性の前記所定の電圧を読出用電圧として印加するとともに、直列に電気的に接続された基準用強誘電体コンデンサおよび第２の負荷用コンデンサに対し、当該読出用電圧と同一の電圧をしきい値電圧発生用電圧として印加する読出・しきい値電圧発生用電圧印加手段、
   読出用電圧が印加された状態において、記憶用強誘電体コンデンサに発生する分圧と、しきい値電圧発生用電圧が印加された状態において、基準用強誘電体コンデンサに発生する分圧とに基づいて、記憶内容を判定する記憶内容判定手段、
   を設けたこと、
   を特徴とする強誘電体記憶装置。
4. 請求項３の強誘電体記憶装置において、
   読出・しきい値電圧発生用電圧印加手段がしきい値電圧発生用電圧を印加している場合にのみ、基準用強誘電体コンデンサと第２の負荷用コンデンサとを直列に電気的に接続するよう構成したこと、
   を特徴とする強誘電体記憶装置。

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