JP3797491B2 - データインタフェースおよびこれを使用した高速通信システム - Google Patents
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Description
技術分野
この発明は、プロセッサ間でデータの授受を行うデータインタフェースおよびこれを使用した高速通信システムに関するものである。
背景技術
この発明は、例えば機械構造物、電動機などの制御対象を複数のマイクロプロセッサによるマルチプロセッサ構成の演算処理システムにより制御する場合等におけるマイクロプロセッサ間でのデータの授受をより高速に行うインタフェースおよびこれを使用した高速通信システムに関するものである。
従来は、複数のマイクロプロセッサによって制御を行う場合、制御対象の状態を表現する情報を制御対象から受理し、該制御情報から演算処理を行い、制御対象に対して直接命令を出すマイクロプロセッサ（以下、制御側プロセッサとする）と、伝送インタフェースやマンマシンインタフェースや外部インタフェースからの情報から、単数もしくは複数の制御側プロセッサに対して、命令を出すマイクロプロセッサ（以下、中央側プロセッサとする）との間で、命令、メッセージおよび各種制御情報等を授受する方法として、シリアル伝送、パラレル伝送あるいはデュアルポートメモリを使用した伝送が行われていた。デュアルポートメモリを使用した伝送とは、デュアルポートメモリへの制御側、中央側、あるいは両側からのリード／ライトを、制御側と中央側の間で予め取り決められた転送手順に従って行うことで、命令、メッセージおよび各種制御情報等の授受を行うものである。
１つの中央側プロセッサと複数の制御側プロセッサ間で各種制御情報を授受する場合に、次の条件を備える必要がある。
（１）中央側プロセッサが各制御側プロセッサに対して該情報の送出タイミングは各制御側プロセッサの高速サンプリングでの短時間での高速演算周期に対し、比較的長めであるが送出タイミングには確実にデータ授受が行なわれなければならない。
（２）中央側プロセッサが各制御側プロセッサと授受しなければならないデータは数十から数百ワード単位を持っていて、回路機能が一度の送出で送ることができるデータの大きさを越えていなければならない。
（３）各制御側プロセッサの高速サンプリングでの短時間での高速演算周期に対し、中央側プロセッサが該情報の授受に関して、各制御側プロセッサの演算時間に影響を及ぼし、各制御側の演算周期を越えるような処理をしてはならず、また各制御側プロセッサとの該情報の授受について中央側プロセッサも自身の処理時間に影響を及ぼし、中央側プロセッサの演算周期を越えるような処理をしてはならない。
（４）中央側プロセッサおよび制御側プロセッサが一度期に授受する制御情報データはひとまとまりで一つの整合性を含んでおり、あるデータは授受に成功してあるデータは授受に失敗することがあってはならないものとする。
これらの条件を満たすべく、中央側単数と制御側の複数のプロセッサ間で、各演算処理アーキテクチュアと回路を如何に実現するか、その実現方法において、以下のものがあった。
従来のシリアル伝送では、同期非同期転送を選択することが可能である。１ワードが１バイトで、これの１ワード程度の情報の授受ならば、通信を行う２つのプロセッサが互いに干渉することなく通信することが可能である。しかしながら、授受しなければならないデータがこれを越える場合、どうしても受信側がデータを受け取ったことを送信側のプロセッサに伝えなれば、送信側は次のデータの転送できなくなる。このことにより、演算周期の異なる２つのプロセッサでは、送受信を行った中央側と制御側のプロセッサ間で「送出完了／送出未完了」、「受理完了／受理未完了」の確認情報のハンドシェイク動作が必要であり、制御情報データを授受の確認処理のために、お互いの演算処理周期を干渉し合い処理時間全体がオーバーしてしまうことになる。
また、従来のシリアル伝送において、インタフェース回路ブロックの受理データ収納バッファに数十から数百ワードのデータを格納する大きなバッファを設け、データが予め定められた個数のデータを受理すると受理完了フラグを立て、受信側プロセッサがデータ受理作業を始めてよいかを判断できるようにすることが考えられる。しかしこのようにしたとしても、制御側もしくは中央側プロセッサがシリアルインタフェースのバッファからデータを読み出すタイミングとシリアルインタフェースがバッファにデータを充填するタイミングがぶつかるため、演算周期の長い方のプロセッサの方がデータの受理に失敗する可能性が高くなり、決められたサンプリングで確実にデータを受け取れないことになり、データ受理の確実性が下がる。
これを防ぐためには、通信端点両側に高速通信専用のプロセッサを設けて、エラー処理などを一手に行わせなければならないが、この場合、通信プロセッサを用いることによって、通信プロセッサと中央側プロセッサもしくは制御側プロセッサとどのような手順で、確実にお互いの演算処理に影響を与えることなく、制御情報のデータ転送を行うかで問題が生じ、中央側プロセッサと制御側プロセッサとの通信と同じ課題を解決しなければならなくなる。
パラレル伝送では、明らかに転送の際に両側が同期のとれたタイミングで、制御情報データを授受し合わないといけない。一方が割り込み等で、制御情報データ授受処理中に別の処理をするとデータ転送は成立しなくなる。どちらかが必ずどちらかのために割り込み処理を行うこととなり、お互いの演算処理周期を干渉し合い処理時間全体がオーバーしてしまうことになる。
デュアルポートメモリを使用した伝送では、片側がアクセスしている時にもう片側がアクセスできないようＢＵＳＹ端子などでアクセスを禁止させることができ、両側が同期をとることなく動作することが可能である。しかし、演算処理周期の長い中央側プロセッサは、演算処理周期の短い各制御側プロセッサがデュアルポートメモリのデータを先に読み出しにいっている時は、制御情報のデータのデュアルポートメモリへの書き込み（すなわちデータ送出）が失敗することになる。失敗した後、データを再度送出することはできるが、一度に送出される一連のデータの整合性を守った上での制御情報の授受において、制御側プロセッサにデュアルポートメモリの読み出し禁止時間帯を設けさせたりすることは、デュアルポートメモリのみの回路構成ではできない。また、中央側プロセッサがデータを再度送出することは中央側プロセッサの演算処理時間を延長させてしまうこととなる。
また、例えば実開平１−９１９５９号には、書き込み用と読み出し用の２つのバッファを設け、書き込み信号あるいは読み出し信号を受けてから、所定時間後に、２つのバッファ間のデータ転送を行うようにしたものである。しかし、相互に伝送する演算装置の演算速度が異なったり、データの送受頻度が異なったりすると、バッファ間のデータ伝送が確実に行われない場合が発生する。
この発明は上記のような問題点を解決するためになされたもので、プロセッサ間で、相互の演算処理作業／時間に非干渉で制御情報データ授受を行うことを可能にしたデータインタフェースおよびこれを使用した高速通信システムを得ることを目的とする。
また、プロセッサ間で一度期に授受される制御情報データはひとまとまりになるように整合性が確保されたデータ伝送を可能にしたデータインタフェースおよびこれを使用した高速通信システムを得ることを目的とする。
発明の開示
上記の目的に鑑み、この発明は、プロセッサ間でデータの授受を行うデータインタフェースであって、データを送る側の書き込み側プロセッサのデータがクロック信号に従って書き込まれる書き込み側レジスタ群と、これらの書き込み側レジスタ群に書き込まれたデータが後のクロック動作により転送されて書き込まれる、データを受ける側の読み出し側プロセッサによりデータが読み出される読み出し側レジスタ群と、上記書き込み側プロセッサのアドレス信号とライト信号に従って上記書き込みレジスタ群中のレジスタへ選択的に書き込みを行うための書き込み制御手段と、読み出し側プロセッサのアドレス信号に従って上記読み出し側レジスタ群中のレジスタに選択的に読み出しを行うための読み出し制御手段と、を備え、上記書き込み制御手段が、上記書き込み側プロセッサのアドレス信号とライト信号に従って上記書き込み側レジスタ群のレジスタへ選択的に書き込みを行うための書き込み用セレクト信号を発生するレジスタ書き込み用セレクト信号生成回路と、上記書き込み側レジスタ群の各レジスタ毎に設けられ、通常は上記読み出し側レジスタ群の対応するレジスタのデータをフィードバックしたデータを選択し、上記書き込み用セレクト信号により選択された時には上記書き込み側プロセッサのデータを選択して上記書き込み側レジスタ群のレジスタにデータを供給する書き込み側セレクタ回路と、からなり、上記読み出し制御手段が、上記読み出し側プロセッサのアドレス信号に従って上記読み出し側レジスタ群のレジスタへ選択的に読み出しを行うための読み出し用セレクト信号を発生するレジスタ読み出し用セレクト信号生成回路と、上記読み出し側レジスタ群の各レジスタに接続され、上記読み出し用セレクト信号に従って選択された上記読み出し側レジスタ群のレジスタのデータを上記読み出し側プロセッサに出力する読み出し側セレクタ回路と、からなることを特徴とするデータインタフェースにある。
また、プロセッサ間でデータの授受を行うデータインタフェースであって、データを送る側の書き込み側プロセッサのデータがクロック信号に従って書き込まれる書き込み側レジスタ群と、これらの書き込み側レジスタ群に書き込まれたデータが後のクロック動作により転送されて書き込まれる、データを受ける側の読み出し側プロセッサによりデータが読み出される読み出し側レジスタ群と、上記書き込み側プロセッサのアドレス信号とライト信号に従って上記書き込みレジスタ群中のレジスタへ選択的に書き込みを行うための書き込み制御手段と、読み出し側プロセッサのアドレス信号に従って上記読み出し側レジスタ群中のレジスタに選択的に読み出しを行うための読み出し制御手段と、を備え、上記書き込み制御手段が、上記読み出し側プロセッサの読み出しの間は上記書き込み側レジスタ群から上記読み出し側レジスタ群へのデータの転送を不可とし、読み出し完了後に自動的に転送を行い、上記書き込み制御手段が、上記書き込み側プロセッサのアドレス信号とライト信号に従って上記書き込み側レジスタ群のレジスタへ選択的に書き込みを行うための書き込み用セレクト信号を発生するレジスタ書き込み用セレクト信号生成回路と、上記書き込み側レジスタ群の各レジスタ毎に設けられ、通常は上記書き込み側レジスタ群のレジスタのデータをフィードバックしたデータを選択し、上記書き込み用セレクト信号により選択された時には上記書き込み側プロセッサのデータを選択して上記書き込み側レジスタ群のレジスタにデータを供給する書き込み側セレクタ回路と、上記読み出し側レジスタ群の各レジスタ毎に設けられ、通常は上記書き込み側レジスタ群の対応するレジスタのデータを選択し、上記読み出し用プロセッサのリード信号が読み出し状態にある時には上記読み出し側レジスタ群のレジスタのデータをフィードバックしたデータを選択して上記読み出し側レジスタ群のレジスタにデータを供給する第２書き込み側セレクタ回路と、からなり、上記読み出し制御手段が、上記読み出し側プロセッサのアドレス信号に従って上記読み出し側レジスタ群のレジスタへ選択的に読み出しを行うための読み出し用セレクト信号を発生するレジスタ読み出し用セレクト信号生成回路と、上記読み出し側レジスタ群の各レジスタに接続され、上記読み出し用セレクト信号に従って選択された上記読み出し側レジスタ群のレジスタのデータを上記読み出し側プロセッサに出力する読み出し側セレクタ回路と、からなることを特徴とするデータインタフェースにある。
また、プロセッサ間でデータの授受を行うデータインタフェースであって、データを送る側の書き込み側プロセッサのデータがクロック信号に従って書き込まれる書き込み側レジスタ群と、これらの書き込み側レジスタ群に書き込まれたデータが後のクロック動作により転送されて書き込まれる、データを受ける側の読み出し側プロセッサによりデータが読み出される読み出し側レジスタ群と、上記書き込み側プロセッサのアドレス信号とライト信号に従って上記書き込みレジスタ群中のレジスタへ選択的に書き込みを行うための書き込み制御手段と、読み出し側プロセッサのアドレス信号に従って上記読み出し側レジスタ群中のレジスタに選択的に読み出しを行うための読み出し制御手段と、を備え、上記書き込み制御手段が、上記書き込み側プロセッサの書き込みの間は上記書き込み側レジスタ群から上記読み出し側レジスタ群へのデータの転送を不可とし、特定のアドレスへの書き込みが行われると、上記読み出し側レジスタ群へのデータの転送を一斉に行い、上記書き込み制御手段が、上記書き込み側プロセッサのアドレス信号とライト信号に従って上記書き込み側レジスタ群のレジスタへ選択的に書き込みを行うための書き込み用セレクト信号を発生するレジスタ書き込み用セレクト信号生成回路と、上記書き込み側レジスタ群の各レジスタ毎に設けられ、通常は上記書き込み側レジスタ群のレジスタのデータをフィードバックしたデータを選択し、上記書き込み用セレクト信号により選択された時には上記書き込み側プロセッサのデータを選択して上記書き込み側レジスタ群のレジスタにデータを供給する書き込み側セレクタ回路と、上記書き込み側プロセッサのアドレス信号とライト信号に従って所定のアドレスに書き込みが行われた時に上記書き込み側レジスタ群から読み出し側レジスタへのデータ伝送を一斉に行わせるための書き込み完了信号を発生する書き込み完了信号生成回路と、上記読み出し側レジスタ群の各レジスタ毎に設けられ、通常は上記読み出し側レジスタ群のレジスタのデータをフィードバックしたデータを選択し、上記書き込み完了信号が書き込みの完了を示す時には上記書き込み側レジスタ群の対応するレジスタのデータを選択して上記読み出し側レジスタ群のレジスタにデータを供給する第２書き込み側セレクタ回路と、からなり、上記読み出し制御手段が、上記読み出し側プロセッサのアドレス信号に従って上記読み出し側レジスタ群のレジスタへ選択的に読み出しを行うための読み出し用セレクト信号を発生するレジスタ読み出し用セレクト信号生成回路と、上記読み出し側レジスタ群の各レジスタに接続され、上記読み出し用セレクト信号に従って選択された上記読み出し側レジスタ群のレジスタのデータを上記読み出し側プロセッサに出力する読み出し側セレクタ回路と、からなることを特徴とするデータインタフェースにある。
また、プロセッサ間でデータの授受を行うデータインタフェースであって、データを送る側の書き込み側プロセッサのデータがクロック信号に従って書き込まれる書き込み側レジスタ群と、これらの書き込み側レジスタ群に書き込まれたデータが後のクロック動作により転送されて書き込まれる、データを受ける側の読み出し側プロセッサによりデータが読み出される読み出し側レジスタ群と、上記書き込み側プロセッサのアドレス信号とライト信号に従って上記書き込みレジスタ群中のレジスタへ選択的に書き込みを行うための書き込み制御手段と、読み出し側プロセッサのアドレス信号に従って上記読み出し側レジスタ群中のレジスタに選択的に読み出しを行うための読み出し制御手段と、を備え、上記書き込み制御手段が、上記読み出し側プロセッサが所定のアドレス空間を読み込んでいる間は上記書き込み側レジスタから読み出し側レジスタへのデータの転送を不可とし、特定のアドレス空間の読み出しが完了すると上記読み出し側レジスタ群へのデータの転送を自動的に行い、上記書き込み制御手段が、上記書き込み側プロセッサのアドレス信号とライト信号に従って上記書き込み側レジスタ群のレジスタへ選択的に書き込みを行うための書き込み用セレクト信号を発生するレジスタ書き込み用セレクト信号生成回路と、上記書き込み側レジスタ群の各レジスタ毎に設けられ、通常は上記書き込み側レジスタ群のレジスタのデータをフィードバックしたデータを選択し、上記書き込み用セレクト信号により選択された時には上記書き込み側プロセッサのデータを選択して上記書き込み側レジスタ群のレジスタにデータを供給する書き込み側セレクタ回路と、上記読み出し側プロセッサのアドレス信号とリード信号に従って所定のアドレスの読み出しが行われた時に上記書き込み側レジスタ群から読み出し側レジスタへのデータ伝送を一斉に行わせるための読み出し完了信号を発生する読み出し完了信号生成回路と、上記読み出し側レジスタ群の各レジスタ毎に設けられ、通常は上記読み出し側レジスタ群のレジスタのデータをフィードバックしたデータを選択し、上記読み出し完了信号が読み出しの完了を示す時には上記書き込み側レジスタ群の対応するレジスタのデータを選択して上記読み出し側レジスタ群のレジスタにデータを供給する第２書き込み側セレクタ回路と、からなり、上記読み出し制御手段が、上記読み出し側プロセッサのアドレス信号に従って上記読み出し側レジスタ群のレジスタへ選択的に読み出しを行うための読み出し用セレクト信号を発生するレジスタ読み出し用セレクト信号生成回路と、上記読み出し側レジスタ群の各レジスタに接続され、上記読み出し用セレクト信号に従って選択された上記読み出し側レジスタ群のレジスタのデータを上記読み出し側プロセッサに出力する読み出し側セレクタ回路と、からなることを特徴とするデータインタフェースにある。
また、プロセッサ間でデータの授受を行うデータインタフェースであって、データを送る側の書き込み側プロセッサのデータがクロック信号に従って書き込まれる書き込み側レジスタ群と、これらの書き込み側レジスタ群に書き込まれたデータが後のクロック動作により転送されて書き込まれる、データを受ける側の読み出し側プロセッサによりデータが読み出される読み出し側レジスタ群と、上記書き込み側プロセッサのアドレス信号とライト信号に従って上記書き込みレジスタ群中のレジスタへ選択的に書き込みを行うための書き込み制御手段と、読み出し側プロセッサのアドレス信号に従って上記読み出し側レジスタ群中のレジスタに選択的に読み出しを行うための読み出し制御手段と、を備え、上記書き込み制御手段が、上記書き込み側プロセッサの書き込みの間および上記読み出し側プロセッサが所定のアドレス空間を読み込んでいる間は上記書き込み側レジスタ群から上記読み出し側レジスタ群へのデータの転送を不可とし、特定のアドレスへの書き込みが行われるか、所定のアドレス空間の読み出しが完了すると上記読み出し側レジスタ群へのデータの転送を自動的に行い、上記書き込み制御手段が、上記書き込み側プロセッサのアドレス信号とライト信号に従って上記書き込み側レジスタ群のレジスタへ選択的に書き込みを行うための書き込み用セレクト信号を発生するレジスタ書き込み用セレクト信号生成回路と、上記書き込み側レジスタ群の各レジスタ毎に設けられ、通常は上記書き込み側レジスタ群のレジスタのデータをフィードバックしたデータを選択し、上記書き込み用セレクト信号により選択された時には上記書き込み側プロセッサのデータを選択して上記書き込み側レジスタ群のレジスタにデータを供給する書き込み側セレクタ回路と、上記書き込み側プロセッサのアドレス信号とライト信号および上記読み出し側プロセッサのアドレス信号とリード信号に従って、所定のアドレスに書き込みが行われた時および所定のアドレスの読み出しが行われた時に、上記書き込み側レジスタ群から読み出し側レジスタへのデータ伝送を一斉に行わせるための書き込み完了信号および読み出し完了信号を発生する書き込み／読み出し完了信号生成回路と、上記読み出し側レジスタ群の各レジスタ毎に設けられ、通常は上記読み出し側レジスタ群のレジスタのデータをフィードバックしたデータを選択し、上記書き込み完了信号および読み出し完了信号が書き込みおよび読み出しの完了を示す時には上記書き込み側レジスタ群の対応するレジスタのデータを選択して上記読み出し側レジスタ群のレジスタにデータを供給する第２書き込み側セレクタ回路と、からなり、上記読み出し制御手段が、上記読み出し側プロセッサのアドレス信号に従って上記読み出し側レジスタ群のレジスタへ選択的に読み出しを行うための読み出し用セレクト信号を発生するレジスタ読み出し用セレクト信号生成回路と、上記読み出し側レジスタ群の各レジスタに接続され、上記読み出し用セレクト信号に従って選択された上記読み出し側レジスタ群のレジスタのデータを上記読み出し側プロセッサに出力する読み出し側セレクタ回路と、からなることを特徴とするデータインタフェースにある。
また、第１のプロセッサと、この第１のプロセッサに接続された高速通信専用プロセッサと、この高速通信専用プロセッサを介して上記第１のプロセッサに接続されて上記第１のプロセッサとの間でデータ伝送を行う第２のプロセッサと、上記第１のプロセッサと高速通信専用プロセッサの間およびこの高速通信専用プロセッサと第２のプロセッサの間にそれぞれ設けられたデータインタフェースと、を備え、上記各データインタフェースが請求項１ないし５のいずれか１項に記載のデータインタフェースからなることを特徴とする高速通信システムにある。
【図面の簡単な説明】
図１はこの発明の一実施例によるインタフェースの構成を示すブロック図、
図２はこの発明の別の実施例によるインタフェースに構成を示すブロック図、
図３はこの発明のさらに別の実施例によるインタフェースの構成を示すブロック図、
図４はこの発明のさらに別の実施例によるインタフェースの構成を示すブロック図、
図５はこの発明のさらに別の実施例によるインタフェースの構成を示すブロック図、
図６はこの発明のさらに別の実施例による高速通信システムの構成を示すブロック図である。
発明を実施するための最良の形態
以下、この発明によるデータインタフェースおよびこれを使用した高速通信システムを各実施例に従って説明する。なお、各実施例の図において、同一もしくは相当分は同一符号で示す。
実施例１．
図１はこの発明の一実施例によるデータインタフェースの構成を示す図である。このデータインタフェースは一例を挙げると、例えばエレベータの群管理システムにおける、制御対象であるエレベータ群に対して直接命令を出す制御側プロセッサと、各床階の呼び出しボタンやエレベータかご内の行き先指示ボタン等からの情報に従って単数もしくは複数の上記制御側プロセッサに対して命令を出す中央側プロセッサの間にそれぞれ設けられる。書き込み側プロセッサとはデータを送る側のプロセッサを示し、読み出し側プロセッサとはデータを受ける側のプロセッサを示す。また、このようなエレベータの群管理システムでは伝送されるデータは制御情報データとなる。
図１において、１０ａ〜１０ｅはそれぞれ入力信号端子で、端子１０ａ〜１０ｃにはそれぞれ書き込み側プロセッサのアドレス信号、ライト信号、データ信号が入力され、端子１０ｄにはレジスタ書き込み用のクロック信号が入力され、端子１０ｅには読み出し側プロセッサのアドレス信号が入力される。１１は出力信号端子であり、読み出し側プロセッサへのデータ信号が出力される。
１２は書き込み側プロセッサからデータが書き込まれるレジスタ回路１２−１〜１２−ｎからなる書き込み側レジスタ群、１３は読み出し側プロセッサからデータが読み出されるレジスタ回路１３−１〜１３−ｎからなる読み出し側レジスタ群である。
１４−１〜１４−ｎは書き込み側のレジスタ回路１２−１〜１２−ｎに書き込み側プロセッサからのデータ信号と対応する読み出し側のレジスタ１３−１〜１３−ｎからのフィードバックしたデータを選択してそれぞれ供給する各レジスタ回路毎に設けられた書き込み側セレクタ回路、１５は書き込み側プロセッサのアドレス信号１０ａとライト信号１０ｂに従ってレジスタ回路１２−１〜１２−ｎのうちの該当するレジスタ回路に書き込みを行うための書き込み用セレクト信号を生成するレジスタ書き込み用セレクト信号生成回路である。
なお、レジスタ回路１２−１〜１２−ｎ、１３−１〜１３−ｎおよびセレクタ回路１４−１〜１４−ｎは、同一データとして書き込みワード数(ｎ)分、それぞれ並設されている。
１６は読み出し側プロセッサのアドレス信号１０ｅに従ってレジスタ回路１３−１〜１３−ｎのうちの該当するレジスタ回路からのデータ信号をセレクトして読み出し側プロセッサに出力するためのレジスタ読み出し用セレクト信号を生成するレジスタ読み出し用セレクト信号生成回路、１７は上記読み出し用セレクト信号に従って選択された読み出し側のレジスタ回路のデータ信号を読み出し側プロセッサのデータバスに出力する読み出し側セレクタ回路である。
なお、書き込み側セレクタ回路１４−１〜１４−ｎおよびレジスタ書き込み用セレクト信号生成回路１５が書き込み制御手段を構成し、レジスタ読み出し用セレクト信号生成回路１６および読み出し側セレクタ回路１７が読み出し制御手段を構成する。
次に動作を説明する。通常動作時は、書き込み側プロセッサから出力されるアドレス信号とライト信号が有意状態になると、レジスタ書き込み用セレクト信号生成回路１５は書き込み側プロセッサのデータバスのデータ信号１０ｃが書き込み側レジスタ回路１２−１〜１２−ｎに順次書き込みが行われるようにセレクタ回路１４−１〜１４−ｎを制御するようにセレクト信号を生成する。例えばセレクト信号によりセレクタ回路１４−１が選択されいる状態では、クロック信号１０ｄによってレジスタ回路１２−１にはセレクタ回路１４−１を介して書き込み側プロセッサのデータ信号１０ｃが書き込まれる。そして次のクロック動作によって、このレジスタ回路１２−１に接続された対応する読み出し側レジスタ回路１３−１に、書き込み側レジスタ回路１２−１の内容が転送されて書き込まれる。
書き込み動作が完了し、書き込み側のライト信号１０ｂが無意状態(書き込み動作を示さない状態)になると、セレクト信号生成回路１５はレジスタ回路の内容を保持するために、各セレクタ回路１４−１〜１４−ｎにそれぞれの接続された対応する読み出し側レジスタ回路１３−１〜１３−ｎに格納されているデータ信号を書き込み側レジスタ回路１２−１〜１２−ｎにフィードバックされるセレクト信号を生成する。
一方、レジスタ読み出し用セレクト信号生成回路１６に読み出し側プロセッサのアドレス信号１０ｅが入力されると、読み出し側セレクタ回路１７にレジスタ読み出し用セレクト信号が発生され、セレクタ回路１７はこのセレクト信号に従って該当する読み出し側のレジスタ回路１３の値を読み出し側プロセッサへデータ信号として出力する。
このように書き込み側レジスタ回路１２−１〜１２−ｎと読み出し側レジスタ回路１３−１〜１３−ｎを別々に持つダブルバッファ構成としたことにより、アドレス信号とデータ信号を書き込み側と読み出し側で別々に接続されるようにしたことで、それぞれのプロセッサが互いに干渉することなくデータの伝送が行える。
実施例２．
図２はこの発明の別の実施例によるデータインタフェースの構成を示す図である。この実施例では特に、書き込み動作と読み出し動作を全く独立させて信頼性を高めるため、読み出し側プロセッサが読み出し動作時は書き込み側プロセッサが書き込み動作直後でも書き込み側レジスタ回路１２の値を読み出し側レジスタ回路１３へ自動転送せずに、読み出し動作完了後に書き込み側レジスタ１２の値を読み出し側レジスタ１３へ自動転送するようにしたものである。
図２では、入力信号端子１０ｆから入力される読み出し側プロセッサのリード信号に従って、読み出し側レジスタ群１３の各レジスタ回路１３−１〜１３−ｎ毎に設けられた第２書き込み側セレクタ回路１８−１〜１８−ｎが、書き込み側レジスタ群１２の接続された対応するレジスタ回路からのデータと読み出し側レジスタ群１３のデータをフィードバックしたデータとのいずれかを選択して上記読み出し側の各レジスタ回路１３−１〜１３−ｎにそれぞれ供給するようにしている。
なお、書き込み側セレクタ回路１４−１〜１４−ｎ、レジスタ書き込み用セレクト信号生成回路１５および第２書き込み側セレクタ回路１８−１〜１８−ｎが書き込み制御手段を構成し、レジスタ読み出し用セレクト信号生成回路１６および読み出し側セレクタ回路１７が読み出し制御手段を構成する。
セレクタ回路１８は通常、書き込み側のレジスタ１２が書込まれた直後のクロック同期動作により、読み出し側の接続された対応するレジスタ回路１２のデータが書き込まれるように状態が選択されているが、読み出し側プロセッサが読み出し動作を開始しリード信号１０ｆが有意状態(読み出し動作状態を示す)になると、読み出し側のレジスタ回路１３のデータ値をフィードバックして現状値を維持する状態となる。リード信号１０ｆが無意状態(読み出し動作にないことを示す)になると通常に戻り、書き込み側のレジスタ回路１２からのデータが選択される状態になり、次のクロック同期信号で読み出し側のレジスタ回路１３に書き込み側のレジスタ回路１２の値が自動転送される。
これにより、読み出し側プロセッサの読み出し動作が書き込み側プロセッサの書き込み動作に全く影響されることなく行えるデータ転送が行える。
実施例３．
図３はこの発明のさらに別の実施例によるデータインタフェースの構成を示す図である。この実施例では特に、書き込み側プロセッサから全ての書き込みが完了した時点で、書き込み側のレジスタ回路１２から読み出し側のレジスタ回路１３へ一斉にデータの転送を行わせるようにするものである。
図３では、読み出し側のレジスタ回路１３−１〜１３−ｎへの入力を決定するそれぞれの第２書き込み側セレクタ回路１８−１〜１８−ｎへのセレクト信号を生成する書き込み完了信号生成回路１９を設けている。
なお、書き込み側セレクタ回路１４−１〜１４−ｎ、レジスタ書き込み用セレクト信号生成回路１５、第２書き込み側セレクタ回路１８−１〜１８−ｎおよび書き込み完了信号生成回路１９が書き込み制御手段を構成し、レジスタ読み出し用セレクタ信号生成回路１６および読み出し側セレクタ回路１７が読み出し制御手段を構成する。
実施例２では読み出し側プロセッサのリード信号によりセレクト信号を生成していたが、ここでは書き込み側プロセッサのアドレス信号１０ａとライト信号１０ｂを読み出し側のレジスタ回路１３へのデータ転送条件として使用する。書き込み完了信号生成回路１９では、書き込み側プロセッサのある特定アドレスへの書き込み動作で、書き込み側のレジスタ回路１２から対応する読み出し側の各レジスタ回路１３へのデータ転送を許可する書き込み完了信号を発生する。すなわち、書き込み側プロセッサが全ての書き込み側のレジスタ回路１２に書き込みを行った後、ある特定のアドレスに書き込みを行うことにより、全ての書き込み側レジスタ回路１２−１〜１２−ｎから読み出し側レジスタ回路１３−１〜１３−ｎに一斉にデータ転送を行うことがてきる。
なお、図３に示すように書き込み完了信号生成回路１９における完了信号の生成条件に実施例２の読み出し側プロセッサのリード信号１０ｆを加えることもでき、この場合には、読み出し側プロセッサが読み出し動作を行っていない場合をさらなる条件として、書き込み完了信号が生成される。
実施例４．
図４はこの発明のさらに別の実施例によるデータインタフェースの構成を示す図である。この実施例では特に、時間経過などを考慮して、読み出し側プロセッサにデータが読み出される際に、一連の整合性を持ったデータとして読み出させたい場合、読み出し側プロセッサがあるアドレス空間を読み出している間は、書き込み側のレジスタ回路１２から読み出し側のレジスタ回路１３へのデータの自動転送を行わないようにした。
図４では、読み出し側のレジスタ回路１３−１〜１３−ｎへの入力を決定するそれぞれの第２書き込み側セレクタ回路１８−１〜１８−ｎへのセレクト信号を生成する読み出し完了信号生成回路２０を設けている。そして読み出し側プロセッサのアドレス信号１０ｅとリード信号１０ｆを読み出し側のレジスタ回路１３へのデータ転送条件として使用する。
なお、書き込み側セレクタ回路１４−１〜１４−ｎ、レジスタ書き込み用セレクト信号生成回路１５、第２書き込み側セレクタ回路１８−１〜１８−ｎおよび読み出し完了信号生成回路２０が書き込み制御手段を構成し、レジスタ読み出し用セレクト信号生成回路１６および読み出し側セレクタ回路１７が読み出し制御手段を構成する。
これにより読み出し側プロセッサがある空間を読み終えるまで書き込み側のレジスタ回路１２から読み出し側のレジスタ回路１３へデータが転送されることがないため、あるアドレス空間内で読み出された一連のデータは時間的に統一されたものとなり一連の整合性を持ったデータとして信頼できるものとなる。
実施例５．
図５はこの発明のさらに別の実施例によるデータインタフェースの構成を示す図である。この実施例では実施例２、３および４の機能を組み合わせて、書き込み側プロセッサから全ての書き込みが完了した時点で、書き込み側のレジスタ回路１２から読み出し側のレジスタ回路１３へ一斉にデータ転送を行うようにすると共に、読み出し側プロセッサがあるアドレス空間を読み出している間は、書き込み側のレジスタ回路１２から読み出し側のレジスタ回路１３へのデータの自動転送を行わないようにしたものである。
図５では、読み出し側のレジスタ回路１３−１〜１３−ｎへの入力を決定するそれぞれの第２書き込み側セレクタ回路１８−１〜１８−ｎへのセレクト信号を生成する書き込み／読み出し完了信号生成回路２１を設けている。そして書き込み側プロセッサのアドレス信号１０ａとライト信号１０ｂ、および読み出し側プロセッサのアドレス信号１０ｅとリード信号１０ｆを、読み出し側のレジスタ回路１３へのデータ転送条件としている。
なお、書き込み側セレクタ回路１４−１〜１４−ｎ、レジスタ書き込み用セレクト信号生成回路１５、第２書き込み側セレクタ回路１８−１〜１８−ｎおよび書き込み／読み出し完了信号生成回路２１が書き込み制御手段を構成し、レジスタ読み出し用セレクト信号生成回路１６および読み出し側セレクタ回路１７が読み出し制御手段を構成する。
これにより、書き込み側プロセッサが全ての書き込み側のレジスタ回路１２に書き込みを行った後、ある特定のアドレスに書き込みを行うことにより、全ての書き込み側レジスタ回路１２−１〜１２−ｎから読み出し側レジスタ回路１３−１〜１３−ｎに一斉にデータ転送を行うことができると共に、読み出し側プロセッサがある空間を読み終えるまで書き込み側のレジスタ回路１２から読み出し側のレジスタ回路１３へデータが転送されることがないため、あるアドレス空間内で読み出された一連のデータは時間的に統一されたものとなり一連の整合性を持ったデータとして信頼できるものとなる。
実施例６．
図６はこの発明のさらに別の実施例による高速通信システムの構成を示す図である。図において４０は第１のプロセッサである中央側プロセッサ、４１は第２のプロセッサである制御側プロセッサ、４２は中央側プロセッサ４０と制御側プロセッサ４１を接続する高速通信専用プロセッサ、そして４３ａ、４３ｂは上記各実施例で説明したデータインタフェースであり、中央側プロセッサ４０と高速通信専用プロセッサ４２の間、および高速通信専用プロセッサ４２と制御側プロセッサ４１の間にそれぞれ接続されている。
そして、中央側プロセッサ４０と高速通信専用プロセッサ４２の間、および高速通信専用プロセッサ４２と制御側プロセッサ４１の間でそれぞれデータ伝送を行う場合に、それぞれの間でデータを送る側のプロセッサが書き込み側プロセッサとなり、データを受ける側のプロセッサが読み出し側プロセッサとなり、データインタフェース４３ａ、４３ｂにより上記各実施例で説明し効果が得られる。
産業上の利用の可能性
以上のように、この発明によれば、プロセッサ間でデータの授受を行うデータインタフェースを、データを送る側の書き込み側プロセッサのデータがクロック信号に従って書き込まれる書き込み側レジスタ群と、これらの書き込み側レジスタ群に書き込まれたデータが後のクロック動作により転送されて書き込まれる、データを受ける側の読み出し側プロセッサによりデータが読み出される読み出し側レジスタ群と、上記書き込み側プロセッサのアドレス信号とライト信号に従って上記書き込みレジスタ群中のレジスタへ選択的に書き込みを行うための書き込み制御手段と、読み出し側プロセッサのアドレス信号に従って上記読み出し側レジスタ群中のレジスタに選択的に読み出しを行うための読み出し制御手段と、で構成するようにしたので、書き込み側レジスタと読み出し側レジスタのダブルバッファ構成としたことにより、アドレス信号とデータ信号を書き込み側と読み出し側で別々に接続されるようにしたことで、それぞれのプロセッサが互いに干渉することなくデータの伝送が行える。
またこの発明では、上記書き込み制御手段が、上記読み出し側プロセッサの読み出しの間は上記書き込み側レジスタ群から上記読み出し側レジスタ群へのデータの転送を不可とし、読み出し完了後に自動的に転送を行うようにしたので、読み出し側プロセッサの読み出し動作が書き込み側プロセッサの書き込み動作に全く影響されることなく行えるため、データ転送の信頼性を高めることができる。
またこの発明では、上記書き込み制御手段が、上記書き込み側プロセッサの書き込みの間は上記書き込み側レジスタ群から上記読み出し側レジスタ群へのデータの転送を不可とし、特定のアドレスへの書き込みが行われると、上記読み出し側レジスタ群へのデータの転送が一斉に行われるようにしたので、書き込み側プロセッサからの所望の一連のレジスタ書き込みを完了した時点で読み出し側レジスタへ一斉にデータの転送をすることが可能になる。
またこの発明では、上記書き込み制御手段が、上記読み出し側プロセッサが所定のアドレス空間を読み込んでいる間は上記書き込み側レジスタから読み出し側レジスタへのデータの転送を不可とし、所定のアドレス空間の読み出しが完了すると上記読み出し側レジスタ群へのデータの転送が自動的に行われるようにしたので、読み出し側プロセッサがあるアドレス空間を読込んでいる間は書き込み側レジスタから読み出し側レジスタへのデータ転送されないので、読み出し側プロセッサ側のあるアドレス空間は必ず一連の整合性を持ったデータとして読み込むことが可能になる。
またこの発明では、上記書き込み制御手段が、上記書き込み側プロセッサの書き込みの間および上記読み出し側プロセッサが所定のアドレス空間を読み込んでいる間は上記書き込み側レジスタ群から上記読み出し側レジスタ群へのデータの転送を不可とし、特定のアドレスへの書き込みが行われるか所定のアドレス空間の読み出しが完了すると上記読み出し側レジスタ群へのデータの転送が自動的に行われるようにしたので、書き込み側プロセッサからの所望の一連のレジスタ書き込みを完了した時点で読み出し側レジスタへ一斉にデータの転送をすることが可能になると共に、読み出し側プロセッサがあるアドレス空間を読込んでいる間は書き込み側レジスタから読み出し側レジスタへのデータ転送されないので、読み出し側プロセッサ側のあるアドレス空間は必ず一連の整合性を持ったデータとして読み込むことが可能になる。
またこの発明では、第１のプロセッサと、この第１のプロセッサに接続された高速通信専用プロセッサと、この高速通信専用プロセッサを介して上記第１のプロセッサに接続されて上記第１のプロセッサとの間でデータ伝送を行う第２のプロセッサと、上記第１のプロセッサと高速通信専用プロセッサの間およびこの高速通信専用プロセッサと第２のプロセッサの間にそれぞれ設けられたデータインタフェースと、を備え、上記データインタフェースが、データを送る側の上記プロセッサのデータがクロック信号に従って書き込まれる書き込み側レジスタ群と、これらの書き込み側レジスタ群に書き込まれたデータが後のクロック動作により転送されて書き込まれる、データを受ける側の上記プロセッサによりデータが読み出される読み出し側レジスタ群と、上記データを送る側のプロセッサのアドレス信号とライト信号に従って上記書き込みレジスタ群中のレジスタへ選択的に書き込みを行うための書き込み制御手段と、上記データを送る側のプロセッサのアドレス信号に従って上記読み出し側レジスタ群中のレジスタに選択的に読み出しを行うための読み出し制御手段と、を含む高速通信システムとしたので、書き込み側プロセッサと読み出し側プロセッサの間に高速通信専用プロセッサを設けた場合でも、書き込み側プロセッサと高速通信専用プロセッサ間、および高速通信専用プロセッサと読み出し側プロセッサ間により、それぞれのプロセッサ間で高速且つ非干渉でお互いの演算処理に影響を与えることのないデータ転送が可能になる。
この発明は、プロセッサ間でデータの授受を行うデータインタフェースおよびこれを使用した高速通信システムに関するものである。
背景技術
この発明は、例えば機械構造物、電動機などの制御対象を複数のマイクロプロセッサによるマルチプロセッサ構成の演算処理システムにより制御する場合等におけるマイクロプロセッサ間でのデータの授受をより高速に行うインタフェースおよびこれを使用した高速通信システムに関するものである。
従来は、複数のマイクロプロセッサによって制御を行う場合、制御対象の状態を表現する情報を制御対象から受理し、該制御情報から演算処理を行い、制御対象に対して直接命令を出すマイクロプロセッサ（以下、制御側プロセッサとする）と、伝送インタフェースやマンマシンインタフェースや外部インタフェースからの情報から、単数もしくは複数の制御側プロセッサに対して、命令を出すマイクロプロセッサ（以下、中央側プロセッサとする）との間で、命令、メッセージおよび各種制御情報等を授受する方法として、シリアル伝送、パラレル伝送あるいはデュアルポートメモリを使用した伝送が行われていた。デュアルポートメモリを使用した伝送とは、デュアルポートメモリへの制御側、中央側、あるいは両側からのリード／ライトを、制御側と中央側の間で予め取り決められた転送手順に従って行うことで、命令、メッセージおよび各種制御情報等の授受を行うものである。
１つの中央側プロセッサと複数の制御側プロセッサ間で各種制御情報を授受する場合に、次の条件を備える必要がある。
（１）中央側プロセッサが各制御側プロセッサに対して該情報の送出タイミングは各制御側プロセッサの高速サンプリングでの短時間での高速演算周期に対し、比較的長めであるが送出タイミングには確実にデータ授受が行なわれなければならない。
（２）中央側プロセッサが各制御側プロセッサと授受しなければならないデータは数十から数百ワード単位を持っていて、回路機能が一度の送出で送ることができるデータの大きさを越えていなければならない。
（３）各制御側プロセッサの高速サンプリングでの短時間での高速演算周期に対し、中央側プロセッサが該情報の授受に関して、各制御側プロセッサの演算時間に影響を及ぼし、各制御側の演算周期を越えるような処理をしてはならず、また各制御側プロセッサとの該情報の授受について中央側プロセッサも自身の処理時間に影響を及ぼし、中央側プロセッサの演算周期を越えるような処理をしてはならない。
（４）中央側プロセッサおよび制御側プロセッサが一度期に授受する制御情報データはひとまとまりで一つの整合性を含んでおり、あるデータは授受に成功してあるデータは授受に失敗することがあってはならないものとする。
これらの条件を満たすべく、中央側単数と制御側の複数のプロセッサ間で、各演算処理アーキテクチュアと回路を如何に実現するか、その実現方法において、以下のものがあった。
従来のシリアル伝送では、同期非同期転送を選択することが可能である。１ワードが１バイトで、これの１ワード程度の情報の授受ならば、通信を行う２つのプロセッサが互いに干渉することなく通信することが可能である。しかしながら、授受しなければならないデータがこれを越える場合、どうしても受信側がデータを受け取ったことを送信側のプロセッサに伝えなれば、送信側は次のデータの転送できなくなる。このことにより、演算周期の異なる２つのプロセッサでは、送受信を行った中央側と制御側のプロセッサ間で「送出完了／送出未完了」、「受理完了／受理未完了」の確認情報のハンドシェイク動作が必要であり、制御情報データを授受の確認処理のために、お互いの演算処理周期を干渉し合い処理時間全体がオーバーしてしまうことになる。
また、従来のシリアル伝送において、インタフェース回路ブロックの受理データ収納バッファに数十から数百ワードのデータを格納する大きなバッファを設け、データが予め定められた個数のデータを受理すると受理完了フラグを立て、受信側プロセッサがデータ受理作業を始めてよいかを判断できるようにすることが考えられる。しかしこのようにしたとしても、制御側もしくは中央側プロセッサがシリアルインタフェースのバッファからデータを読み出すタイミングとシリアルインタフェースがバッファにデータを充填するタイミングがぶつかるため、演算周期の長い方のプロセッサの方がデータの受理に失敗する可能性が高くなり、決められたサンプリングで確実にデータを受け取れないことになり、データ受理の確実性が下がる。
これを防ぐためには、通信端点両側に高速通信専用のプロセッサを設けて、エラー処理などを一手に行わせなければならないが、この場合、通信プロセッサを用いることによって、通信プロセッサと中央側プロセッサもしくは制御側プロセッサとどのような手順で、確実にお互いの演算処理に影響を与えることなく、制御情報のデータ転送を行うかで問題が生じ、中央側プロセッサと制御側プロセッサとの通信と同じ課題を解決しなければならなくなる。
パラレル伝送では、明らかに転送の際に両側が同期のとれたタイミングで、制御情報データを授受し合わないといけない。一方が割り込み等で、制御情報データ授受処理中に別の処理をするとデータ転送は成立しなくなる。どちらかが必ずどちらかのために割り込み処理を行うこととなり、お互いの演算処理周期を干渉し合い処理時間全体がオーバーしてしまうことになる。
デュアルポートメモリを使用した伝送では、片側がアクセスしている時にもう片側がアクセスできないようＢＵＳＹ端子などでアクセスを禁止させることができ、両側が同期をとることなく動作することが可能である。しかし、演算処理周期の長い中央側プロセッサは、演算処理周期の短い各制御側プロセッサがデュアルポートメモリのデータを先に読み出しにいっている時は、制御情報のデータのデュアルポートメモリへの書き込み（すなわちデータ送出）が失敗することになる。失敗した後、データを再度送出することはできるが、一度に送出される一連のデータの整合性を守った上での制御情報の授受において、制御側プロセッサにデュアルポートメモリの読み出し禁止時間帯を設けさせたりすることは、デュアルポートメモリのみの回路構成ではできない。また、中央側プロセッサがデータを再度送出することは中央側プロセッサの演算処理時間を延長させてしまうこととなる。
また、例えば実開平１−９１９５９号には、書き込み用と読み出し用の２つのバッファを設け、書き込み信号あるいは読み出し信号を受けてから、所定時間後に、２つのバッファ間のデータ転送を行うようにしたものである。しかし、相互に伝送する演算装置の演算速度が異なったり、データの送受頻度が異なったりすると、バッファ間のデータ伝送が確実に行われない場合が発生する。
この発明は上記のような問題点を解決するためになされたもので、プロセッサ間で、相互の演算処理作業／時間に非干渉で制御情報データ授受を行うことを可能にしたデータインタフェースおよびこれを使用した高速通信システムを得ることを目的とする。
また、プロセッサ間で一度期に授受される制御情報データはひとまとまりになるように整合性が確保されたデータ伝送を可能にしたデータインタフェースおよびこれを使用した高速通信システムを得ることを目的とする。
発明の開示
上記の目的に鑑み、この発明は、プロセッサ間でデータの授受を行うデータインタフェースであって、データを送る側の書き込み側プロセッサのデータがクロック信号に従って書き込まれる書き込み側レジスタ群と、これらの書き込み側レジスタ群に書き込まれたデータが後のクロック動作により転送されて書き込まれる、データを受ける側の読み出し側プロセッサによりデータが読み出される読み出し側レジスタ群と、上記書き込み側プロセッサのアドレス信号とライト信号に従って上記書き込みレジスタ群中のレジスタへ選択的に書き込みを行うための書き込み制御手段と、読み出し側プロセッサのアドレス信号に従って上記読み出し側レジスタ群中のレジスタに選択的に読み出しを行うための読み出し制御手段と、を備え、上記書き込み制御手段が、上記書き込み側プロセッサのアドレス信号とライト信号に従って上記書き込み側レジスタ群のレジスタへ選択的に書き込みを行うための書き込み用セレクト信号を発生するレジスタ書き込み用セレクト信号生成回路と、上記書き込み側レジスタ群の各レジスタ毎に設けられ、通常は上記読み出し側レジスタ群の対応するレジスタのデータをフィードバックしたデータを選択し、上記書き込み用セレクト信号により選択された時には上記書き込み側プロセッサのデータを選択して上記書き込み側レジスタ群のレジスタにデータを供給する書き込み側セレクタ回路と、からなり、上記読み出し制御手段が、上記読み出し側プロセッサのアドレス信号に従って上記読み出し側レジスタ群のレジスタへ選択的に読み出しを行うための読み出し用セレクト信号を発生するレジスタ読み出し用セレクト信号生成回路と、上記読み出し側レジスタ群の各レジスタに接続され、上記読み出し用セレクト信号に従って選択された上記読み出し側レジスタ群のレジスタのデータを上記読み出し側プロセッサに出力する読み出し側セレクタ回路と、からなることを特徴とするデータインタフェースにある。
また、プロセッサ間でデータの授受を行うデータインタフェースであって、データを送る側の書き込み側プロセッサのデータがクロック信号に従って書き込まれる書き込み側レジスタ群と、これらの書き込み側レジスタ群に書き込まれたデータが後のクロック動作により転送されて書き込まれる、データを受ける側の読み出し側プロセッサによりデータが読み出される読み出し側レジスタ群と、上記書き込み側プロセッサのアドレス信号とライト信号に従って上記書き込みレジスタ群中のレジスタへ選択的に書き込みを行うための書き込み制御手段と、読み出し側プロセッサのアドレス信号に従って上記読み出し側レジスタ群中のレジスタに選択的に読み出しを行うための読み出し制御手段と、を備え、上記書き込み制御手段が、上記読み出し側プロセッサの読み出しの間は上記書き込み側レジスタ群から上記読み出し側レジスタ群へのデータの転送を不可とし、読み出し完了後に自動的に転送を行い、上記書き込み制御手段が、上記書き込み側プロセッサのアドレス信号とライト信号に従って上記書き込み側レジスタ群のレジスタへ選択的に書き込みを行うための書き込み用セレクト信号を発生するレジスタ書き込み用セレクト信号生成回路と、上記書き込み側レジスタ群の各レジスタ毎に設けられ、通常は上記書き込み側レジスタ群のレジスタのデータをフィードバックしたデータを選択し、上記書き込み用セレクト信号により選択された時には上記書き込み側プロセッサのデータを選択して上記書き込み側レジスタ群のレジスタにデータを供給する書き込み側セレクタ回路と、上記読み出し側レジスタ群の各レジスタ毎に設けられ、通常は上記書き込み側レジスタ群の対応するレジスタのデータを選択し、上記読み出し用プロセッサのリード信号が読み出し状態にある時には上記読み出し側レジスタ群のレジスタのデータをフィードバックしたデータを選択して上記読み出し側レジスタ群のレジスタにデータを供給する第２書き込み側セレクタ回路と、からなり、上記読み出し制御手段が、上記読み出し側プロセッサのアドレス信号に従って上記読み出し側レジスタ群のレジスタへ選択的に読み出しを行うための読み出し用セレクト信号を発生するレジスタ読み出し用セレクト信号生成回路と、上記読み出し側レジスタ群の各レジスタに接続され、上記読み出し用セレクト信号に従って選択された上記読み出し側レジスタ群のレジスタのデータを上記読み出し側プロセッサに出力する読み出し側セレクタ回路と、からなることを特徴とするデータインタフェースにある。
また、プロセッサ間でデータの授受を行うデータインタフェースであって、データを送る側の書き込み側プロセッサのデータがクロック信号に従って書き込まれる書き込み側レジスタ群と、これらの書き込み側レジスタ群に書き込まれたデータが後のクロック動作により転送されて書き込まれる、データを受ける側の読み出し側プロセッサによりデータが読み出される読み出し側レジスタ群と、上記書き込み側プロセッサのアドレス信号とライト信号に従って上記書き込みレジスタ群中のレジスタへ選択的に書き込みを行うための書き込み制御手段と、読み出し側プロセッサのアドレス信号に従って上記読み出し側レジスタ群中のレジスタに選択的に読み出しを行うための読み出し制御手段と、を備え、上記書き込み制御手段が、上記書き込み側プロセッサの書き込みの間は上記書き込み側レジスタ群から上記読み出し側レジスタ群へのデータの転送を不可とし、特定のアドレスへの書き込みが行われると、上記読み出し側レジスタ群へのデータの転送を一斉に行い、上記書き込み制御手段が、上記書き込み側プロセッサのアドレス信号とライト信号に従って上記書き込み側レジスタ群のレジスタへ選択的に書き込みを行うための書き込み用セレクト信号を発生するレジスタ書き込み用セレクト信号生成回路と、上記書き込み側レジスタ群の各レジスタ毎に設けられ、通常は上記書き込み側レジスタ群のレジスタのデータをフィードバックしたデータを選択し、上記書き込み用セレクト信号により選択された時には上記書き込み側プロセッサのデータを選択して上記書き込み側レジスタ群のレジスタにデータを供給する書き込み側セレクタ回路と、上記書き込み側プロセッサのアドレス信号とライト信号に従って所定のアドレスに書き込みが行われた時に上記書き込み側レジスタ群から読み出し側レジスタへのデータ伝送を一斉に行わせるための書き込み完了信号を発生する書き込み完了信号生成回路と、上記読み出し側レジスタ群の各レジスタ毎に設けられ、通常は上記読み出し側レジスタ群のレジスタのデータをフィードバックしたデータを選択し、上記書き込み完了信号が書き込みの完了を示す時には上記書き込み側レジスタ群の対応するレジスタのデータを選択して上記読み出し側レジスタ群のレジスタにデータを供給する第２書き込み側セレクタ回路と、からなり、上記読み出し制御手段が、上記読み出し側プロセッサのアドレス信号に従って上記読み出し側レジスタ群のレジスタへ選択的に読み出しを行うための読み出し用セレクト信号を発生するレジスタ読み出し用セレクト信号生成回路と、上記読み出し側レジスタ群の各レジスタに接続され、上記読み出し用セレクト信号に従って選択された上記読み出し側レジスタ群のレジスタのデータを上記読み出し側プロセッサに出力する読み出し側セレクタ回路と、からなることを特徴とするデータインタフェースにある。
また、プロセッサ間でデータの授受を行うデータインタフェースであって、データを送る側の書き込み側プロセッサのデータがクロック信号に従って書き込まれる書き込み側レジスタ群と、これらの書き込み側レジスタ群に書き込まれたデータが後のクロック動作により転送されて書き込まれる、データを受ける側の読み出し側プロセッサによりデータが読み出される読み出し側レジスタ群と、上記書き込み側プロセッサのアドレス信号とライト信号に従って上記書き込みレジスタ群中のレジスタへ選択的に書き込みを行うための書き込み制御手段と、読み出し側プロセッサのアドレス信号に従って上記読み出し側レジスタ群中のレジスタに選択的に読み出しを行うための読み出し制御手段と、を備え、上記書き込み制御手段が、上記読み出し側プロセッサが所定のアドレス空間を読み込んでいる間は上記書き込み側レジスタから読み出し側レジスタへのデータの転送を不可とし、特定のアドレス空間の読み出しが完了すると上記読み出し側レジスタ群へのデータの転送を自動的に行い、上記書き込み制御手段が、上記書き込み側プロセッサのアドレス信号とライト信号に従って上記書き込み側レジスタ群のレジスタへ選択的に書き込みを行うための書き込み用セレクト信号を発生するレジスタ書き込み用セレクト信号生成回路と、上記書き込み側レジスタ群の各レジスタ毎に設けられ、通常は上記書き込み側レジスタ群のレジスタのデータをフィードバックしたデータを選択し、上記書き込み用セレクト信号により選択された時には上記書き込み側プロセッサのデータを選択して上記書き込み側レジスタ群のレジスタにデータを供給する書き込み側セレクタ回路と、上記読み出し側プロセッサのアドレス信号とリード信号に従って所定のアドレスの読み出しが行われた時に上記書き込み側レジスタ群から読み出し側レジスタへのデータ伝送を一斉に行わせるための読み出し完了信号を発生する読み出し完了信号生成回路と、上記読み出し側レジスタ群の各レジスタ毎に設けられ、通常は上記読み出し側レジスタ群のレジスタのデータをフィードバックしたデータを選択し、上記読み出し完了信号が読み出しの完了を示す時には上記書き込み側レジスタ群の対応するレジスタのデータを選択して上記読み出し側レジスタ群のレジスタにデータを供給する第２書き込み側セレクタ回路と、からなり、上記読み出し制御手段が、上記読み出し側プロセッサのアドレス信号に従って上記読み出し側レジスタ群のレジスタへ選択的に読み出しを行うための読み出し用セレクト信号を発生するレジスタ読み出し用セレクト信号生成回路と、上記読み出し側レジスタ群の各レジスタに接続され、上記読み出し用セレクト信号に従って選択された上記読み出し側レジスタ群のレジスタのデータを上記読み出し側プロセッサに出力する読み出し側セレクタ回路と、からなることを特徴とするデータインタフェースにある。
また、プロセッサ間でデータの授受を行うデータインタフェースであって、データを送る側の書き込み側プロセッサのデータがクロック信号に従って書き込まれる書き込み側レジスタ群と、これらの書き込み側レジスタ群に書き込まれたデータが後のクロック動作により転送されて書き込まれる、データを受ける側の読み出し側プロセッサによりデータが読み出される読み出し側レジスタ群と、上記書き込み側プロセッサのアドレス信号とライト信号に従って上記書き込みレジスタ群中のレジスタへ選択的に書き込みを行うための書き込み制御手段と、読み出し側プロセッサのアドレス信号に従って上記読み出し側レジスタ群中のレジスタに選択的に読み出しを行うための読み出し制御手段と、を備え、上記書き込み制御手段が、上記書き込み側プロセッサの書き込みの間および上記読み出し側プロセッサが所定のアドレス空間を読み込んでいる間は上記書き込み側レジスタ群から上記読み出し側レジスタ群へのデータの転送を不可とし、特定のアドレスへの書き込みが行われるか、所定のアドレス空間の読み出しが完了すると上記読み出し側レジスタ群へのデータの転送を自動的に行い、上記書き込み制御手段が、上記書き込み側プロセッサのアドレス信号とライト信号に従って上記書き込み側レジスタ群のレジスタへ選択的に書き込みを行うための書き込み用セレクト信号を発生するレジスタ書き込み用セレクト信号生成回路と、上記書き込み側レジスタ群の各レジスタ毎に設けられ、通常は上記書き込み側レジスタ群のレジスタのデータをフィードバックしたデータを選択し、上記書き込み用セレクト信号により選択された時には上記書き込み側プロセッサのデータを選択して上記書き込み側レジスタ群のレジスタにデータを供給する書き込み側セレクタ回路と、上記書き込み側プロセッサのアドレス信号とライト信号および上記読み出し側プロセッサのアドレス信号とリード信号に従って、所定のアドレスに書き込みが行われた時および所定のアドレスの読み出しが行われた時に、上記書き込み側レジスタ群から読み出し側レジスタへのデータ伝送を一斉に行わせるための書き込み完了信号および読み出し完了信号を発生する書き込み／読み出し完了信号生成回路と、上記読み出し側レジスタ群の各レジスタ毎に設けられ、通常は上記読み出し側レジスタ群のレジスタのデータをフィードバックしたデータを選択し、上記書き込み完了信号および読み出し完了信号が書き込みおよび読み出しの完了を示す時には上記書き込み側レジスタ群の対応するレジスタのデータを選択して上記読み出し側レジスタ群のレジスタにデータを供給する第２書き込み側セレクタ回路と、からなり、上記読み出し制御手段が、上記読み出し側プロセッサのアドレス信号に従って上記読み出し側レジスタ群のレジスタへ選択的に読み出しを行うための読み出し用セレクト信号を発生するレジスタ読み出し用セレクト信号生成回路と、上記読み出し側レジスタ群の各レジスタに接続され、上記読み出し用セレクト信号に従って選択された上記読み出し側レジスタ群のレジスタのデータを上記読み出し側プロセッサに出力する読み出し側セレクタ回路と、からなることを特徴とするデータインタフェースにある。
また、第１のプロセッサと、この第１のプロセッサに接続された高速通信専用プロセッサと、この高速通信専用プロセッサを介して上記第１のプロセッサに接続されて上記第１のプロセッサとの間でデータ伝送を行う第２のプロセッサと、上記第１のプロセッサと高速通信専用プロセッサの間およびこの高速通信専用プロセッサと第２のプロセッサの間にそれぞれ設けられたデータインタフェースと、を備え、上記各データインタフェースが請求項１ないし５のいずれか１項に記載のデータインタフェースからなることを特徴とする高速通信システムにある。
【図面の簡単な説明】
図１はこの発明の一実施例によるインタフェースの構成を示すブロック図、
図２はこの発明の別の実施例によるインタフェースに構成を示すブロック図、
図３はこの発明のさらに別の実施例によるインタフェースの構成を示すブロック図、
図４はこの発明のさらに別の実施例によるインタフェースの構成を示すブロック図、
図５はこの発明のさらに別の実施例によるインタフェースの構成を示すブロック図、
図６はこの発明のさらに別の実施例による高速通信システムの構成を示すブロック図である。
発明を実施するための最良の形態
以下、この発明によるデータインタフェースおよびこれを使用した高速通信システムを各実施例に従って説明する。なお、各実施例の図において、同一もしくは相当分は同一符号で示す。
実施例１．
図１はこの発明の一実施例によるデータインタフェースの構成を示す図である。このデータインタフェースは一例を挙げると、例えばエレベータの群管理システムにおける、制御対象であるエレベータ群に対して直接命令を出す制御側プロセッサと、各床階の呼び出しボタンやエレベータかご内の行き先指示ボタン等からの情報に従って単数もしくは複数の上記制御側プロセッサに対して命令を出す中央側プロセッサの間にそれぞれ設けられる。書き込み側プロセッサとはデータを送る側のプロセッサを示し、読み出し側プロセッサとはデータを受ける側のプロセッサを示す。また、このようなエレベータの群管理システムでは伝送されるデータは制御情報データとなる。
図１において、１０ａ〜１０ｅはそれぞれ入力信号端子で、端子１０ａ〜１０ｃにはそれぞれ書き込み側プロセッサのアドレス信号、ライト信号、データ信号が入力され、端子１０ｄにはレジスタ書き込み用のクロック信号が入力され、端子１０ｅには読み出し側プロセッサのアドレス信号が入力される。１１は出力信号端子であり、読み出し側プロセッサへのデータ信号が出力される。
１２は書き込み側プロセッサからデータが書き込まれるレジスタ回路１２−１〜１２−ｎからなる書き込み側レジスタ群、１３は読み出し側プロセッサからデータが読み出されるレジスタ回路１３−１〜１３−ｎからなる読み出し側レジスタ群である。
１４−１〜１４−ｎは書き込み側のレジスタ回路１２−１〜１２−ｎに書き込み側プロセッサからのデータ信号と対応する読み出し側のレジスタ１３−１〜１３−ｎからのフィードバックしたデータを選択してそれぞれ供給する各レジスタ回路毎に設けられた書き込み側セレクタ回路、１５は書き込み側プロセッサのアドレス信号１０ａとライト信号１０ｂに従ってレジスタ回路１２−１〜１２−ｎのうちの該当するレジスタ回路に書き込みを行うための書き込み用セレクト信号を生成するレジスタ書き込み用セレクト信号生成回路である。
なお、レジスタ回路１２−１〜１２−ｎ、１３−１〜１３−ｎおよびセレクタ回路１４−１〜１４−ｎは、同一データとして書き込みワード数(ｎ)分、それぞれ並設されている。
１６は読み出し側プロセッサのアドレス信号１０ｅに従ってレジスタ回路１３−１〜１３−ｎのうちの該当するレジスタ回路からのデータ信号をセレクトして読み出し側プロセッサに出力するためのレジスタ読み出し用セレクト信号を生成するレジスタ読み出し用セレクト信号生成回路、１７は上記読み出し用セレクト信号に従って選択された読み出し側のレジスタ回路のデータ信号を読み出し側プロセッサのデータバスに出力する読み出し側セレクタ回路である。
なお、書き込み側セレクタ回路１４−１〜１４−ｎおよびレジスタ書き込み用セレクト信号生成回路１５が書き込み制御手段を構成し、レジスタ読み出し用セレクト信号生成回路１６および読み出し側セレクタ回路１７が読み出し制御手段を構成する。
次に動作を説明する。通常動作時は、書き込み側プロセッサから出力されるアドレス信号とライト信号が有意状態になると、レジスタ書き込み用セレクト信号生成回路１５は書き込み側プロセッサのデータバスのデータ信号１０ｃが書き込み側レジスタ回路１２−１〜１２−ｎに順次書き込みが行われるようにセレクタ回路１４−１〜１４−ｎを制御するようにセレクト信号を生成する。例えばセレクト信号によりセレクタ回路１４−１が選択されいる状態では、クロック信号１０ｄによってレジスタ回路１２−１にはセレクタ回路１４−１を介して書き込み側プロセッサのデータ信号１０ｃが書き込まれる。そして次のクロック動作によって、このレジスタ回路１２−１に接続された対応する読み出し側レジスタ回路１３−１に、書き込み側レジスタ回路１２−１の内容が転送されて書き込まれる。
書き込み動作が完了し、書き込み側のライト信号１０ｂが無意状態(書き込み動作を示さない状態)になると、セレクト信号生成回路１５はレジスタ回路の内容を保持するために、各セレクタ回路１４−１〜１４−ｎにそれぞれの接続された対応する読み出し側レジスタ回路１３−１〜１３−ｎに格納されているデータ信号を書き込み側レジスタ回路１２−１〜１２−ｎにフィードバックされるセレクト信号を生成する。
一方、レジスタ読み出し用セレクト信号生成回路１６に読み出し側プロセッサのアドレス信号１０ｅが入力されると、読み出し側セレクタ回路１７にレジスタ読み出し用セレクト信号が発生され、セレクタ回路１７はこのセレクト信号に従って該当する読み出し側のレジスタ回路１３の値を読み出し側プロセッサへデータ信号として出力する。
このように書き込み側レジスタ回路１２−１〜１２−ｎと読み出し側レジスタ回路１３−１〜１３−ｎを別々に持つダブルバッファ構成としたことにより、アドレス信号とデータ信号を書き込み側と読み出し側で別々に接続されるようにしたことで、それぞれのプロセッサが互いに干渉することなくデータの伝送が行える。
実施例２．
図２はこの発明の別の実施例によるデータインタフェースの構成を示す図である。この実施例では特に、書き込み動作と読み出し動作を全く独立させて信頼性を高めるため、読み出し側プロセッサが読み出し動作時は書き込み側プロセッサが書き込み動作直後でも書き込み側レジスタ回路１２の値を読み出し側レジスタ回路１３へ自動転送せずに、読み出し動作完了後に書き込み側レジスタ１２の値を読み出し側レジスタ１３へ自動転送するようにしたものである。
図２では、入力信号端子１０ｆから入力される読み出し側プロセッサのリード信号に従って、読み出し側レジスタ群１３の各レジスタ回路１３−１〜１３−ｎ毎に設けられた第２書き込み側セレクタ回路１８−１〜１８−ｎが、書き込み側レジスタ群１２の接続された対応するレジスタ回路からのデータと読み出し側レジスタ群１３のデータをフィードバックしたデータとのいずれかを選択して上記読み出し側の各レジスタ回路１３−１〜１３−ｎにそれぞれ供給するようにしている。
なお、書き込み側セレクタ回路１４−１〜１４−ｎ、レジスタ書き込み用セレクト信号生成回路１５および第２書き込み側セレクタ回路１８−１〜１８−ｎが書き込み制御手段を構成し、レジスタ読み出し用セレクト信号生成回路１６および読み出し側セレクタ回路１７が読み出し制御手段を構成する。
セレクタ回路１８は通常、書き込み側のレジスタ１２が書込まれた直後のクロック同期動作により、読み出し側の接続された対応するレジスタ回路１２のデータが書き込まれるように状態が選択されているが、読み出し側プロセッサが読み出し動作を開始しリード信号１０ｆが有意状態(読み出し動作状態を示す)になると、読み出し側のレジスタ回路１３のデータ値をフィードバックして現状値を維持する状態となる。リード信号１０ｆが無意状態(読み出し動作にないことを示す)になると通常に戻り、書き込み側のレジスタ回路１２からのデータが選択される状態になり、次のクロック同期信号で読み出し側のレジスタ回路１３に書き込み側のレジスタ回路１２の値が自動転送される。
これにより、読み出し側プロセッサの読み出し動作が書き込み側プロセッサの書き込み動作に全く影響されることなく行えるデータ転送が行える。
実施例３．
図３はこの発明のさらに別の実施例によるデータインタフェースの構成を示す図である。この実施例では特に、書き込み側プロセッサから全ての書き込みが完了した時点で、書き込み側のレジスタ回路１２から読み出し側のレジスタ回路１３へ一斉にデータの転送を行わせるようにするものである。
図３では、読み出し側のレジスタ回路１３−１〜１３−ｎへの入力を決定するそれぞれの第２書き込み側セレクタ回路１８−１〜１８−ｎへのセレクト信号を生成する書き込み完了信号生成回路１９を設けている。
なお、書き込み側セレクタ回路１４−１〜１４−ｎ、レジスタ書き込み用セレクト信号生成回路１５、第２書き込み側セレクタ回路１８−１〜１８−ｎおよび書き込み完了信号生成回路１９が書き込み制御手段を構成し、レジスタ読み出し用セレクタ信号生成回路１６および読み出し側セレクタ回路１７が読み出し制御手段を構成する。
実施例２では読み出し側プロセッサのリード信号によりセレクト信号を生成していたが、ここでは書き込み側プロセッサのアドレス信号１０ａとライト信号１０ｂを読み出し側のレジスタ回路１３へのデータ転送条件として使用する。書き込み完了信号生成回路１９では、書き込み側プロセッサのある特定アドレスへの書き込み動作で、書き込み側のレジスタ回路１２から対応する読み出し側の各レジスタ回路１３へのデータ転送を許可する書き込み完了信号を発生する。すなわち、書き込み側プロセッサが全ての書き込み側のレジスタ回路１２に書き込みを行った後、ある特定のアドレスに書き込みを行うことにより、全ての書き込み側レジスタ回路１２−１〜１２−ｎから読み出し側レジスタ回路１３−１〜１３−ｎに一斉にデータ転送を行うことがてきる。
なお、図３に示すように書き込み完了信号生成回路１９における完了信号の生成条件に実施例２の読み出し側プロセッサのリード信号１０ｆを加えることもでき、この場合には、読み出し側プロセッサが読み出し動作を行っていない場合をさらなる条件として、書き込み完了信号が生成される。
実施例４．
図４はこの発明のさらに別の実施例によるデータインタフェースの構成を示す図である。この実施例では特に、時間経過などを考慮して、読み出し側プロセッサにデータが読み出される際に、一連の整合性を持ったデータとして読み出させたい場合、読み出し側プロセッサがあるアドレス空間を読み出している間は、書き込み側のレジスタ回路１２から読み出し側のレジスタ回路１３へのデータの自動転送を行わないようにした。
図４では、読み出し側のレジスタ回路１３−１〜１３−ｎへの入力を決定するそれぞれの第２書き込み側セレクタ回路１８−１〜１８−ｎへのセレクト信号を生成する読み出し完了信号生成回路２０を設けている。そして読み出し側プロセッサのアドレス信号１０ｅとリード信号１０ｆを読み出し側のレジスタ回路１３へのデータ転送条件として使用する。
なお、書き込み側セレクタ回路１４−１〜１４−ｎ、レジスタ書き込み用セレクト信号生成回路１５、第２書き込み側セレクタ回路１８−１〜１８−ｎおよび読み出し完了信号生成回路２０が書き込み制御手段を構成し、レジスタ読み出し用セレクト信号生成回路１６および読み出し側セレクタ回路１７が読み出し制御手段を構成する。
これにより読み出し側プロセッサがある空間を読み終えるまで書き込み側のレジスタ回路１２から読み出し側のレジスタ回路１３へデータが転送されることがないため、あるアドレス空間内で読み出された一連のデータは時間的に統一されたものとなり一連の整合性を持ったデータとして信頼できるものとなる。
実施例５．
図５はこの発明のさらに別の実施例によるデータインタフェースの構成を示す図である。この実施例では実施例２、３および４の機能を組み合わせて、書き込み側プロセッサから全ての書き込みが完了した時点で、書き込み側のレジスタ回路１２から読み出し側のレジスタ回路１３へ一斉にデータ転送を行うようにすると共に、読み出し側プロセッサがあるアドレス空間を読み出している間は、書き込み側のレジスタ回路１２から読み出し側のレジスタ回路１３へのデータの自動転送を行わないようにしたものである。
図５では、読み出し側のレジスタ回路１３−１〜１３−ｎへの入力を決定するそれぞれの第２書き込み側セレクタ回路１８−１〜１８−ｎへのセレクト信号を生成する書き込み／読み出し完了信号生成回路２１を設けている。そして書き込み側プロセッサのアドレス信号１０ａとライト信号１０ｂ、および読み出し側プロセッサのアドレス信号１０ｅとリード信号１０ｆを、読み出し側のレジスタ回路１３へのデータ転送条件としている。
なお、書き込み側セレクタ回路１４−１〜１４−ｎ、レジスタ書き込み用セレクト信号生成回路１５、第２書き込み側セレクタ回路１８−１〜１８−ｎおよび書き込み／読み出し完了信号生成回路２１が書き込み制御手段を構成し、レジスタ読み出し用セレクト信号生成回路１６および読み出し側セレクタ回路１７が読み出し制御手段を構成する。
これにより、書き込み側プロセッサが全ての書き込み側のレジスタ回路１２に書き込みを行った後、ある特定のアドレスに書き込みを行うことにより、全ての書き込み側レジスタ回路１２−１〜１２−ｎから読み出し側レジスタ回路１３−１〜１３−ｎに一斉にデータ転送を行うことができると共に、読み出し側プロセッサがある空間を読み終えるまで書き込み側のレジスタ回路１２から読み出し側のレジスタ回路１３へデータが転送されることがないため、あるアドレス空間内で読み出された一連のデータは時間的に統一されたものとなり一連の整合性を持ったデータとして信頼できるものとなる。
実施例６．
図６はこの発明のさらに別の実施例による高速通信システムの構成を示す図である。図において４０は第１のプロセッサである中央側プロセッサ、４１は第２のプロセッサである制御側プロセッサ、４２は中央側プロセッサ４０と制御側プロセッサ４１を接続する高速通信専用プロセッサ、そして４３ａ、４３ｂは上記各実施例で説明したデータインタフェースであり、中央側プロセッサ４０と高速通信専用プロセッサ４２の間、および高速通信専用プロセッサ４２と制御側プロセッサ４１の間にそれぞれ接続されている。
そして、中央側プロセッサ４０と高速通信専用プロセッサ４２の間、および高速通信専用プロセッサ４２と制御側プロセッサ４１の間でそれぞれデータ伝送を行う場合に、それぞれの間でデータを送る側のプロセッサが書き込み側プロセッサとなり、データを受ける側のプロセッサが読み出し側プロセッサとなり、データインタフェース４３ａ、４３ｂにより上記各実施例で説明し効果が得られる。
産業上の利用の可能性
以上のように、この発明によれば、プロセッサ間でデータの授受を行うデータインタフェースを、データを送る側の書き込み側プロセッサのデータがクロック信号に従って書き込まれる書き込み側レジスタ群と、これらの書き込み側レジスタ群に書き込まれたデータが後のクロック動作により転送されて書き込まれる、データを受ける側の読み出し側プロセッサによりデータが読み出される読み出し側レジスタ群と、上記書き込み側プロセッサのアドレス信号とライト信号に従って上記書き込みレジスタ群中のレジスタへ選択的に書き込みを行うための書き込み制御手段と、読み出し側プロセッサのアドレス信号に従って上記読み出し側レジスタ群中のレジスタに選択的に読み出しを行うための読み出し制御手段と、で構成するようにしたので、書き込み側レジスタと読み出し側レジスタのダブルバッファ構成としたことにより、アドレス信号とデータ信号を書き込み側と読み出し側で別々に接続されるようにしたことで、それぞれのプロセッサが互いに干渉することなくデータの伝送が行える。
またこの発明では、上記書き込み制御手段が、上記読み出し側プロセッサの読み出しの間は上記書き込み側レジスタ群から上記読み出し側レジスタ群へのデータの転送を不可とし、読み出し完了後に自動的に転送を行うようにしたので、読み出し側プロセッサの読み出し動作が書き込み側プロセッサの書き込み動作に全く影響されることなく行えるため、データ転送の信頼性を高めることができる。
またこの発明では、上記書き込み制御手段が、上記書き込み側プロセッサの書き込みの間は上記書き込み側レジスタ群から上記読み出し側レジスタ群へのデータの転送を不可とし、特定のアドレスへの書き込みが行われると、上記読み出し側レジスタ群へのデータの転送が一斉に行われるようにしたので、書き込み側プロセッサからの所望の一連のレジスタ書き込みを完了した時点で読み出し側レジスタへ一斉にデータの転送をすることが可能になる。
またこの発明では、上記書き込み制御手段が、上記読み出し側プロセッサが所定のアドレス空間を読み込んでいる間は上記書き込み側レジスタから読み出し側レジスタへのデータの転送を不可とし、所定のアドレス空間の読み出しが完了すると上記読み出し側レジスタ群へのデータの転送が自動的に行われるようにしたので、読み出し側プロセッサがあるアドレス空間を読込んでいる間は書き込み側レジスタから読み出し側レジスタへのデータ転送されないので、読み出し側プロセッサ側のあるアドレス空間は必ず一連の整合性を持ったデータとして読み込むことが可能になる。
またこの発明では、上記書き込み制御手段が、上記書き込み側プロセッサの書き込みの間および上記読み出し側プロセッサが所定のアドレス空間を読み込んでいる間は上記書き込み側レジスタ群から上記読み出し側レジスタ群へのデータの転送を不可とし、特定のアドレスへの書き込みが行われるか所定のアドレス空間の読み出しが完了すると上記読み出し側レジスタ群へのデータの転送が自動的に行われるようにしたので、書き込み側プロセッサからの所望の一連のレジスタ書き込みを完了した時点で読み出し側レジスタへ一斉にデータの転送をすることが可能になると共に、読み出し側プロセッサがあるアドレス空間を読込んでいる間は書き込み側レジスタから読み出し側レジスタへのデータ転送されないので、読み出し側プロセッサ側のあるアドレス空間は必ず一連の整合性を持ったデータとして読み込むことが可能になる。
またこの発明では、第１のプロセッサと、この第１のプロセッサに接続された高速通信専用プロセッサと、この高速通信専用プロセッサを介して上記第１のプロセッサに接続されて上記第１のプロセッサとの間でデータ伝送を行う第２のプロセッサと、上記第１のプロセッサと高速通信専用プロセッサの間およびこの高速通信専用プロセッサと第２のプロセッサの間にそれぞれ設けられたデータインタフェースと、を備え、上記データインタフェースが、データを送る側の上記プロセッサのデータがクロック信号に従って書き込まれる書き込み側レジスタ群と、これらの書き込み側レジスタ群に書き込まれたデータが後のクロック動作により転送されて書き込まれる、データを受ける側の上記プロセッサによりデータが読み出される読み出し側レジスタ群と、上記データを送る側のプロセッサのアドレス信号とライト信号に従って上記書き込みレジスタ群中のレジスタへ選択的に書き込みを行うための書き込み制御手段と、上記データを送る側のプロセッサのアドレス信号に従って上記読み出し側レジスタ群中のレジスタに選択的に読み出しを行うための読み出し制御手段と、を含む高速通信システムとしたので、書き込み側プロセッサと読み出し側プロセッサの間に高速通信専用プロセッサを設けた場合でも、書き込み側プロセッサと高速通信専用プロセッサ間、および高速通信専用プロセッサと読み出し側プロセッサ間により、それぞれのプロセッサ間で高速且つ非干渉でお互いの演算処理に影響を与えることのないデータ転送が可能になる。
Claims (6)
- プロセッサ間でデータの授受を行うデータインタフェースであって、
データを送る側の書き込み側プロセッサのデータがクロック信号に従って書き込まれる書き込み側レジスタ群と、
これらの書き込み側レジスタ群に書き込まれたデータが後のクロック動作により転送されて書き込まれる、データを受ける側の読み出し側プロセッサによりデータが読み出される読み出し側レジスタ群と、
上記書き込み側プロセッサのアドレス信号とライト信号に従って上記書き込みレジスタ群中のレジスタへ選択的に書き込みを行うための書き込み制御手段と、
読み出し側プロセッサのアドレス信号に従って上記読み出し側レジスタ群中のレジスタに選択的に読み出しを行うための読み出し制御手段と、
を備え、
上記書き込み制御手段が、
上記書き込み側プロセッサのアドレス信号とライト信号に従って上記書き込み側レジスタ群のレジスタへ選択的に書き込みを行うための書き込み用セレクト信号を発生するレジスタ書き込み用セレクト信号生成回路と、
上記書き込み側レジスタ群の各レジスタ毎に設けられ、通常は上記読み出し側レジスタ群の対応するレジスタのデータをフィードバックしたデータを選択し、上記書き込み用セレクト信号により選択された時には上記書き込み側プロセッサのデータを選択して上記書き込み側レジスタ群のレジスタにデータを供給する書き込み側セレクタ回路と、からなり、
上記読み出し制御手段が、
上記読み出し側プロセッサのアドレス信号に従って上記読み出し側レジスタ群のレジスタへ選択的に読み出しを行うための読み出し用セレクト信号を発生するレジスタ読み出し用セレクト信号生成回路と、
上記読み出し側レジスタ群の各レジスタに接続され、上記読み出し用セレクト信号に従って選択された上記読み出し側レジスタ群のレジスタのデータを上記読み出し側プロセッサに出力する読み出し側セレクタ回路と、からなる
ことを特徴とするデータインタフェース。 - プロセッサ間でデータの授受を行うデータインタフェースであって、
データを送る側の書き込み側プロセッサのデータがクロック信号に従って書き込まれる書き込み側レジスタ群と、
これらの書き込み側レジスタ群に書き込まれたデータが後のクロック動作により転送されて書き込まれる、データを受ける側の読み出し側プロセッサによりデータが読み出される読み出し側レジスタ群と、
上記書き込み側プロセッサのアドレス信号とライト信号に従って上記書き込みレジスタ群中のレジスタへ選択的に書き込みを行うための書き込み制御手段と、
読み出し側プロセッサのアドレス信号に従って上記読み出し側レジスタ群中のレジスタに選択的に読み出しを行うための読み出し制御手段と、
を備え、
上記書き込み制御手段が、上記読み出し側プロセッサの読み出しの間は上記書き込み側レジスタ群から上記読み出し側レジスタ群へのデータの転送を不可とし、読み出し完了後に自動的に転送を行い、
上記書き込み制御手段が、
上記書き込み側プロセッサのアドレス信号とライト信号に従って上記書き込み側レジスタ群のレジスタへ選択的に書き込みを行うための書き込み用セレクト信号を発生するレジスタ書き込み用セレクト信号生成回路と、
上記書き込み側レジスタ群の各レジスタ毎に設けられ、通常は上記書き込み側レジスタ群のレジスタのデータをフィードバックしたデータを選択し、上記書き込み用セレクト信号により選択された時には上記書き込み側プロセッサのデータを選択して上記書き込み側レジスタ群のレジスタにデータを供給する書き込み側セレクタ回路と、
上記読み出し側レジスタ群の各レジスタ毎に設けられ、通常は上記書き込み側レジスタ群の対応するレジスタのデータを選択し、上記読み出し用プロセッサのリード信号が読み出し状態にある時には上記読み出し側レジスタ群のレジスタのデータをフィードバックしたデータを選択して上記読み出し側レジスタ群のレジスタにデータを供給する第２書き込み側セレクタ回路と、からなり、
上記読み出し制御手段が、
上記読み出し側プロセッサのアドレス信号に従って上記読み出し側レジスタ群のレジスタへ選択的に読み出しを行うための読み出し用セレクト信号を発生するレジスタ読み出し用セレクト信号生成回路と、
上記読み出し側レジスタ群の各レジスタに接続され、上記読み出し用セレクト信号に従って選択された上記読み出し側レジスタ群のレジスタのデータを上記読み出し側プロセッサに出力する読み出し側セレクタ回路と、からなる
ことを特徴とするデータインタフェース。 - プロセッサ間でデータの授受を行うデータインタフェースであって、
データを送る側の書き込み側プロセッサのデータがクロック信号に従って書き込まれる書き込み側レジスタ群と、
これらの書き込み側レジスタ群に書き込まれたデータが後のクロック動作により転送されて書き込まれる、データを受ける側の読み出し側プロセッサによりデータが読み出される読み出し側レジスタ群と、
上記書き込み側プロセッサのアドレス信号とライト信号に従って上記書き込みレジスタ群中のレジスタへ選択的に書き込みを行うための書き込み制御手段と、
読み出し側プロセッサのアドレス信号に従って上記読み出し側レジスタ群中のレジスタに選択的に読み出しを行うための読み出し制御手段と、
を備え、
上記書き込み制御手段が、上記書き込み側プロセッサの書き込みの間は上記書き込み側レジスタ群から上記読み出し側レジスタ群へのデータの転送を不可とし、特定のアドレスへの書き込みが行われると、上記読み出し側レジスタ群へのデータの転送を一斉に行い、
上記書き込み制御手段が、
上記書き込み側プロセッサのアドレス信号とライト信号に従って上記書き込み側レジスタ群のレジスタへ選択的に書き込みを行うための書き込み用セレクト信号を発生するレジスタ書き込み用セレクト信号生成回路と、
上記書き込み側レジスタ群の各レジスタ毎に設けられ、通常は上記書き込み側レジスタ群のレジスタのデータをフィードバックしたデータを選択し、上記書き込み用セレクト信号により選択された時には上記書き込み側プロセッサのデータを選択して上記書き込み側レジスタ群のレジスタにデータを供給する書き込み側セレクタ回路と、
上記書き込み側プロセッサのアドレス信号とライト信号に従って所定のアドレスに書き込みが行われた時に上記書き込み側レジスタ群から読み出し側レジスタへのデータ伝送を一斉に行わせるための書き込み完了信号を発生する書き込み完了信号生成回路と、
上記読み出し側レジスタ群の各レジスタ毎に設けられ、通常は上記読み出し側レジスタ群のレジスタのデータをフィードバックしたデータを選択し、上記書き込み完了信号が書き込みの完了を示す時には上記書き込み側レジスタ群の対応するレジスタのデータを選択して上記読み出し側レジスタ群のレジスタにデータを供給する第２書き込み側セレクタ回路と、からなり、
上記読み出し制御手段が、
上記読み出し側プロセッサのアドレス信号に従って上記読み出し側レジスタ群のレジスタへ選択的に読み出しを行うための読み出し用セレクト信号を発生するレジスタ読み出し用セレクト信号生成回路と、
上記読み出し側レジスタ群の各レジスタに接続され、上記読み出し用セレクト信号に従って選択された上記読み出し側レジスタ群のレジスタのデータを上記読み出し側プロセッサに出力する読み出し側セレクタ回路と、からなる
ことを特徴とするデータインタフェース。 - プロセッサ間でデータの授受を行うデータインタフェースであって、
データを送る側の書き込み側プロセッサのデータがクロック信号に従って書き込まれる書き込み側レジスタ群と、
これらの書き込み側レジスタ群に書き込まれたデータが後のクロック動作により転送されて書き込まれる、データを受ける側の読み出し側プロセッサによりデータが読み出される読み出し側レジスタ群と、
上記書き込み側プロセッサのアドレス信号とライト信号に従って上記書き込みレジスタ群中のレジスタへ選択的に書き込みを行うための書き込み制御手段と、
読み出し側プロセッサのアドレス信号に従って上記読み出し側レジスタ群中のレジスタに選択的に読み出しを行うための読み出し制御手段と、
を備え、
上記書き込み制御手段が、上記読み出し側プロセッサが所定のアドレス空間を読み込んでいる間は上記書き込み側レジスタから読み出し側レジスタへのデータの転送を不可とし、特定のアドレス空間の読み出しが完了すると上記読み出し側レジスタ群へのデータの転送を自動的に行い、
上記書き込み制御手段が、
上記書き込み側プロセッサのアドレス信号とライト信号に従って上記書き込み側レジスタ群のレジスタへ選択的に書き込みを行うための書き込み用セレクト信号を発生するレジスタ書き込み用セレクト信号生成回路と、
上記書き込み側レジスタ群の各レジスタ毎に設けられ、通常は上記書き込み側レジスタ群のレジスタのデータをフィードバックしたデータを選択し、上記書き込み用セレクト信号により選択された時には上記書き込み側プロセッサのデータを選択して上記書き込み側レジスタ群のレジスタにデータを供給する書き込み側セレクタ回路と、
上記読み出し側プロセッサのアドレス信号とリード信号に従って所定のアドレスの読み出しが行われた時に上記書き込み側レジスタ群から読み出し側レジスタへのデータ伝送を一斉に行わせるための読み出し完了信号を発生する読み出し完了信号生成回路と、
上記読み出し側レジスタ群の各レジスタ毎に設けられ、通常は上記読み出し側レジスタ群のレジスタのデータをフィードバックしたデータを選択し、上記読み出し完了信号が読み出しの完了を示す時には上記書き込み側レジスタ群の対応するレジスタのデータを選択して上記読み出し側レジスタ群のレジスタにデータを供給する第２書き込み側セレクタ回路と、からなり、
上記読み出し制御手段が、
上記読み出し側プロセッサのアドレス信号に従って上記読み出し側レジスタ群のレジスタへ選択的に読み出しを行うための読み出し用セレクト信号を発生するレジスタ読み出し用セレクト信号生成回路と、
上記読み出し側レジスタ群の各レジスタに接続され、上記読み出し用セレクト信号に従って選択された上記読み出し側レジスタ群のレジスタのデータを上記読み出し側プロセッサに出力する読み出し側セレクタ回路と、からなる
ことを特徴とするデータインタフェース。 - プロセッサ間でデータの授受を行うデータインタフェースであって、
データを送る側の書き込み側プロセッサのデータがクロック信号に従って書き込まれる書き込み側レジスタ群と、
これらの書き込み側レジスタ群に書き込まれたデータが後のクロック動作により転送されて書き込まれる、データを受ける側の読み出し側プロセッサによりデータが読み出される読み出し側レジスタ群と、
上記書き込み側プロセッサのアドレス信号とライト信号に従って上記書き込みレジスタ群中のレジスタへ選択的に書き込みを行うための書き込み制御手段と、
読み出し側プロセッサのアドレス信号に従って上記読み出し側レジスタ群中のレジスタに選択的に読み出しを行うための読み出し制御手段と、
を備え、
上記書き込み制御手段が、上記書き込み側プロセッサの書き込みの間および上記読み出し側プロセッサが所定のアドレス空間を読み込んでいる間は上記書き込み側レジスタ群から上記読み出し側レジスタ群へのデータの転送を不可とし、特定のアドレスへの書き込みが行われるか、所定のアドレス空間の読み出しが完了すると上記読み出し側レジスタ群へのデータの転送を自動的に行い、
上記書き込み制御手段が、
上記書き込み側プロセッサのアドレス信号とライト信号に従って上記書き込み側レジスタ群のレジスタへ選択的に書き込みを行うための書き込み用セレクト信号を発生するレジスタ書き込み用セレクト信号生成回路と、
上記書き込み側レジスタ群の各レジスタ毎に設けられ、通常は上記書き込み側レジスタ群のレジスタのデータをフィードバックしたデータを選択し、上記書き込み用セレクト信号により選択された時には上記書き込み側プロセッサのデータを選択して上記書き込み側レジスタ群のレジスタにデータを供給する書き込み側セレクタ回路と、
上記書き込み側プロセッサのアドレス信号とライト信号および上記読み出し側プロセッサのアドレス信号とリード信号に従って、所定のアドレスに書き込みが行われた時および所定のアドレスの読み出しが行われた時に、上記書き込み側レジスタ群から読み出し側レジスタへのデータ伝送を一斉に行わせるための書き込み完了信号および読み出し完了信号を発生する書き込み／読み出し完了信号生成回路と、
上記読み出し側レジスタ群の各レジスタ毎に設けられ、通常は上記読み出し側レジスタ群のレジスタのデータをフィードバックしたデータを選択し、上記書き込み完了信号および読み出し完了信号が書き込みおよび読み出しの完了を示す時には上記書き込み側レジスタ群の対応するレジスタのデータを選択して上記読み出し側レジスタ群のレジスタにデータを供給する第２書き込み側セレクタ回路と、からなり、
上記読み出し制御手段が、
上記読み出し側プロセッサのアドレス信号に従って上記読み出し側レジスタ群のレジスタへ選択的に読み出しを行うための読み出し用セレクト信号を発生するレジスタ読み出し用セレクト信号生成回路と、
上記読み出し側レジスタ群の各レジスタに接続され、上記読み出し用セレクト信号に従って選択された上記読み出し側レジスタ群のレジスタのデータを上記読み出し側プロセッサに出力する読み出し側セレクタ回路と、からなる
ことを特徴とするデータインタフェース。 - 第１のプロセッサと、この第１のプロセッサに接続された高速通信専用プロセッサと、この高速通信専用プロセッサを介して上記第１のプロセッサに接続されて上記第１のプロセッサとの間でデータ伝送を行う第２のプロセッサと、上記第１のプロセッサと高速通信専用プロセッサの間およびこの高速通信専用プロセッサと第２のプロセッサの間にそれぞれ設けられたデータインタフェースと、を備え、
上記各データインタフェースが請求項１ないし５のいずれか１項に記載のデータインタフェースからなることを特徴とする高速通信システム。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/JP1997/003898 WO1999022307A1 (en) | 1997-10-27 | 1997-10-27 | Data interface and high-speed communication system using the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO1999022307A1 JPWO1999022307A1 (ja) | 2000-05-16 |
| JP3797491B2 true JP3797491B2 (ja) | 2006-07-19 |
Family
ID=14181392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54790898A Expired - Lifetime JP3797491B2 (ja) | 1997-10-27 | 1997-10-27 | データインタフェースおよびこれを使用した高速通信システム |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6357015B1 (ja) |
| EP (1) | EP0955590B1 (ja) |
| JP (1) | JP3797491B2 (ja) |
| DE (1) | DE69721825T2 (ja) |
| TW (1) | TW360837B (ja) |
| WO (1) | WO1999022307A1 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3558564B2 (ja) * | 1999-10-21 | 2004-08-25 | 株式会社 沖マイクロデザイン | データ転送回路及びデータ転送回路を搭載するマイクロコンピュータ |
| US7577806B2 (en) * | 2003-09-23 | 2009-08-18 | Symantec Operating Corporation | Systems and methods for time dependent data storage and recovery |
| US7296008B2 (en) * | 2004-08-24 | 2007-11-13 | Symantec Operating Corporation | Generation and use of a time map for accessing a prior image of a storage device |
| US7827362B2 (en) * | 2004-08-24 | 2010-11-02 | Symantec Corporation | Systems, apparatus, and methods for processing I/O requests |
| US7239581B2 (en) * | 2004-08-24 | 2007-07-03 | Symantec Operating Corporation | Systems and methods for synchronizing the internal clocks of a plurality of processor modules |
| US7725760B2 (en) * | 2003-09-23 | 2010-05-25 | Symantec Operating Corporation | Data storage system |
| US7904428B2 (en) * | 2003-09-23 | 2011-03-08 | Symantec Corporation | Methods and apparatus for recording write requests directed to a data store |
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| US7730222B2 (en) * | 2004-08-24 | 2010-06-01 | Symantec Operating System | Processing storage-related I/O requests using binary tree data structures |
| US7991748B2 (en) * | 2003-09-23 | 2011-08-02 | Symantec Corporation | Virtual data store creation and use |
| US7447492B2 (en) | 2004-06-03 | 2008-11-04 | Silicon Laboratories Inc. | On chip transformer isolator |
| WO2007047346A2 (en) * | 2005-10-14 | 2007-04-26 | Symantec Operating Corporation | Technique for timeline compression in a data store |
| EP3293888B1 (en) | 2016-09-13 | 2020-08-26 | Allegro MicroSystems, LLC | Signal isolator having bidirectional communication between die |
| GB2582900A (en) * | 2019-03-18 | 2020-10-14 | Pqshield Ltd | Cryptography using a cryptographic state |
| GB201911802D0 (en) | 2019-08-16 | 2019-10-02 | Pqshield Ltd | Lattice Coprocessor |
| US11115244B2 (en) | 2019-09-17 | 2021-09-07 | Allegro Microsystems, Llc | Signal isolator with three state data transmission |
| US11829640B2 (en) | 2020-10-27 | 2023-11-28 | Rambus Inc. | Asynchronous arbitration across clock domains for register writes in an integrated circuit chip |
| TWI768731B (zh) * | 2021-02-25 | 2022-06-21 | 威盛電子股份有限公司 | 電腦系統 |
| GB2608999A (en) | 2021-07-15 | 2023-01-25 | Pqshield Ltd | Cryptographic system for post-quantum cryptographic operations |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4222103A (en) * | 1978-09-25 | 1980-09-09 | Motorola, Inc. | Real time capture registers for data processor |
| US4423482A (en) * | 1981-06-01 | 1983-12-27 | Sperry Corporation | FIFO Register with independent clocking means |
| JPS6037062A (ja) * | 1983-08-09 | 1985-02-26 | Fujitsu Ltd | メモリ読出し方法 |
| US4812973A (en) * | 1984-02-29 | 1989-03-14 | Kabushiki Kaisha Toshiba | Multiprocessor system and control method therefor |
| JPH0191959A (ja) | 1987-10-02 | 1989-04-11 | Toyota Motor Corp | 縦型無枠造型ラインにおける鋳型搬送装置 |
| JP2586638B2 (ja) * | 1989-03-15 | 1997-03-05 | 松下電器産業株式会社 | ２ｃｐｕ間の片方向通信制御回路 |
| JPH03282669A (ja) * | 1990-03-29 | 1991-12-12 | Mitsubishi Electric Corp | Ｃｐｕ間インターフェイス回路 |
| JPH0573510A (ja) | 1991-09-11 | 1993-03-26 | Fujitsu Ltd | レジスタフアイルのリードライト方式 |
| US5371877A (en) * | 1991-12-31 | 1994-12-06 | Apple Computer, Inc. | Apparatus for alternatively accessing single port random access memories to implement dual port first-in first-out memory |
| FR2692698A1 (fr) * | 1992-06-19 | 1993-12-24 | Sgs Thomson Microelectronics | Procédé pour partager une mémoire à accès direct entre deux processeurs asynchrones et circuit électronique pour la mise en Óoeuvre de ce procédé. |
| GB2298109B (en) * | 1995-02-14 | 1999-09-01 | Nokia Mobile Phones Ltd | Data interface |
| JP3643425B2 (ja) * | 1996-02-29 | 2005-04-27 | 富士通株式会社 | データ処理方法、データ処理装置及びインターフェイスコントローラ |
-
1997
- 1997-10-27 WO PCT/JP1997/003898 patent/WO1999022307A1/ja not_active Ceased
- 1997-10-27 DE DE69721825T patent/DE69721825T2/de not_active Expired - Lifetime
- 1997-10-27 US US09/331,773 patent/US6357015B1/en not_active Expired - Lifetime
- 1997-10-27 EP EP97954866A patent/EP0955590B1/en not_active Expired - Lifetime
- 1997-10-27 JP JP54790898A patent/JP3797491B2/ja not_active Expired - Lifetime
- 1997-10-28 TW TW086115914A patent/TW360837B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0955590B1 (en) | 2003-05-07 |
| EP0955590A1 (en) | 1999-11-10 |
| DE69721825D1 (de) | 2003-06-12 |
| WO1999022307A1 (en) | 1999-05-06 |
| US6357015B1 (en) | 2002-03-12 |
| EP0955590A4 (en) | 2001-12-05 |
| TW360837B (en) | 1999-06-11 |
| DE69721825T2 (de) | 2004-04-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060104 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060222 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060411 |
|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S631 | Written request for registration of reclamation of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313631 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100428 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100428 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110428 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120428 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120428 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130428 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130428 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140428 Year of fee payment: 8 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |