JP3811779B2

JP3811779B2 - Pachinko machine

Info

Publication number: JP3811779B2
Application number: JP2000013963A
Authority: JP
Inventors: 勇夫岸
Original assignee: マルホン工業株式会社
Priority date: 2000-01-18
Filing date: 2000-01-18
Publication date: 2006-08-23
Anticipated expiration: 2020-01-18
Also published as: JP2001198334A

Description

【０００１】
【産業上の利用分野】
この発明は、コンピュータによって遊技を制御するパチンコ機に関する。
【０００２】
【従来の技術】
従来、この種のパチンコ機として、遊技球が所定の領域を通過すると、図柄表示装置によって複数の図柄が変動表示され、その停止図柄が所定の図柄に揃った場合に大当りを発生させ、大入賞口を複数回開放することにより、大量の賞球を払出可能なものが知られている。このようなパチンコ機では、遊技を制御するための回路が多数使用されている。たとえば、大当りか否かの判定を行うＣＰＵが搭載された主制御回路、この主制御回路から払出制御コマンドを受信して賞球の払出しを制御する払出制御回路、図柄の表示制御を行う特別図柄制御回路、遊技中の効果音などを制御する音声制御回路、入賞時に点灯するＬＥＤや飾りＬＥＤなどを制御するランプ制御回路などが使用されている。また、所定の回路間には、信号や電源を中継するための中継基板が設けられている。
そして、主電源から供給される電源は、まず主制御回路に供給され、その主制御回路において各回路に必要な電圧に変圧し、その変圧した電圧を主制御回路から各回路へ供給している。
【０００３】
【発明が解決しようとする課題】
しかし、上記従来のパチンコ機は、最初に電源が供給される主制御回路が最初に制御を開始し、その後で音声制御装置が制御を開始するとすると、たとえば、停電後に電源が復帰した際に、主制御回路から音声制御装置へ制御コマンドを送信するタイミングにおいて、まだ音声制御装置が制御を開始していない場合は、音声制御装置が上記制御コマンドの一部または全部を受信できないおそれがある。
つまり、従来のパチンコ機は、音声制御装置が主制御回路から出力された制御コマンドを正確に入力できないために、音声を正確に出力することができないおそれがあるという問題がある。
【０００４】
そこでこの発明は、上記問題を解決するためになされたものであり、主制御回路から制御コマンドを音声制御装置が正確に入力できるパチンコ機を実現することを目的とする。
【０００５】
【課題を解決するための手段・作用および効果】
この発明は、上記目的を達成するため、請求項１に記載の発明では、制御コマンドを出力する主基板と、この主基板から出力される制御コマンドを入力して賞球の払出しを制御する払出制御基板と、前記主基板から出力される前記制御コマンドを入力した際に音声を出力する音声制御装置と、主電源から供給される電源に基づいて５Ｖ電源および１２Ｖ電源を生成し、その５Ｖ電源および１２Ｖ電源をそれぞれ５Ｖラインおよび１２Ｖラインを介して前記主基板、音声制御装置および払出制御基板へそれぞれ供給する電源基板と、前記５Ｖラインおよび１２Ｖラインから取込んだ電圧をそれぞれデジタル信号に変換するＡ／Ｄ変換回路と、このＡ／Ｄ変換回路から出力される各デジタル信号を取込み、各電圧値を演算するとともに、前記主基板、音声制御装置および払出制御基板の制御開始順序および制御終了順序を制御するＣＰＵとを備えており、前記制御開始順序の制御は、前記主電源から前記電源基板へ電源が供給されたことを検出し、前記５Ｖラインから取込んだ電圧Ｖ１が５Ｖに上昇したことを検出したときに前記主基板、音声制御装置および払出制御基板へシステムリセット信号を送出し、その送出からの経過時間Ｔ１が予め設定されている時間Ｔrsに達したことを検出したときに前記音声制御装置へ送出しているシステムリセット信号を解除し、続いて、前記１２Ｖラインから取込んだ電圧Ｖ２が電圧Ｖ uhに上昇したことを検出し、その上昇してからの経過時間Ｔ２が予め設定されている時間Ｔrhに達したことを検出したときに前記払出制御基板へ送出しているシステムリセット信号を解除し、続いて、電圧Ｖ２が電圧Ｖum（Ｖ um ＞Ｖ uh ）に上昇したことを検出し、その上昇してからの経過時間Ｔ３が予め設定されている時間Ｔrmに達したことを検出したときに前記主基板へ送出しているシステムリセット信号を解除することにより、音声制御装置、払出制御基板、主基板の順に制御を開始させるという制御内容であるという技術的手段を用いる。
【０００６】
ＣＰＵは、主基板、音声制御装置および払出制御基板へシステムリセット信号を送出し、その送出からの経過時間Ｔ１が予め設定されている時間Ｔrsに達したことを検出したときに音声制御装置へ送出しているシステムリセット信号を解除し、続いて、前記１２Ｖラインから取込んだ電圧Ｖ２が電圧Ｖ uhに上昇したことを検出し、その上昇してからの経過時間Ｔ２が予め設定されている時間Ｔ rh に達したことを検出したときに前記払出制御基板へ送出しているシステムリセット信号を解除し、続いて、電圧Ｖ２が電圧Ｖ um （Ｖ um ＞Ｖ uh ）に上昇したことを検出し、その上昇してからの経過時間Ｔ３が予め設定されている時間Ｔrmに達したことを検出したときに前記主基板へ送出しているシステムリセット信号を解除することにより、音声制御装置、払出制御基板、主基板の順に制御を開始させる。
つまり、主基板から制御コマンドを入力する音声制御装置が、制御コマンドを出力する主基板よりも先に制御を開始することができるため、音声制御装置が、主基板から出力される制御コマンドの一部または全部を入力できなくなるおそれがない。
したがって、正確な音声を出力できなかったりするおそれがない。
【０００７】
請求項２に記載の発明では、請求項１に記載のパチンコ機において、前記制御終了順序の制御は、前記主電源からの電源供給が停止したことを検出したときに、システムリセット信号を前記主基板、払出制御基板、音声制御装置の順に送出する制御内容であるという技術的手段を用いる。
【０００８】
たとえば、遊技球が入賞したことを主基板が検出し、主基板から音声制御装置に対して制御コマンドが送出されるものとする。この場合、音声制御装置が主基板よりも先に制御を終了してしまうと、電源遮断直前に遊技球が入賞し、主基板から音声制御装置に対して上記制御コマンドが送出されても、その制御コマンドを音声制御装置が受信できないため、音声制御装置によって音声が出力されることなく、電源遮断により遊技が停止してしまうので、遊技者は遊技球の入賞が検出されたか否かを知ることができないという問題がある。
しかし、主基板の制御を終了した後に音声制御装置の制御を終了することにより、少なくとも電源遮断直前に主制御回路から音声制御装置に送出された制御コマンドを音声制御装置が受信できなくなるという事態を回避できるため、音声制御装置によって音声を僅かな時間でも出力できる。
したがって、電源遮断直前に遊技球が入賞したことが検出されたことを遊技者に知らせることができる。
【０００９】
請求項３に記載の発明では、請求項２に記載のパチンコ機において、払出すべき賞球の数を示すデータを記憶する賞球データ記憶媒体と、前記システムリセット信号を前記主基板へ送出した後、前記システムリセット信号を前記払出制御基板へ送出する前に、前記賞球データ記憶媒体へのアクセスを所定の時間禁止するアクセス禁止手段とを備えたという技術的手段を用いる。
【００１０】
つまり、アクセス禁止手段は、主基板の制御を終了した後、賞球データ記憶媒体へのアクセスを所定の時間禁止するため、主制御回路の制御終了後に、賞球の数を示すデータが書換えられるおそれがない。
【００１１】
請求項４に記載の発明では、請求項３に記載のパチンコ機において、前記賞球データ記憶媒体に記憶されているデータをバックアップするバックアップ電源を備えたという技術的手段を用いる。
【００１２】
つまり、電源が遮断された場合であっても、賞球データ記憶媒体に記憶されているデータをバックアップすることができるため、電源が復活したときに、賞球データ記憶媒体に記憶されているデータに基づいて正確な数の賞球を払出すことができる。
【００１９】
【発明の実施の形態】
〔第１実施形態〕
以下、この発明に係るパチンコ機の実施形態について図を参照して説明する。なお、以下の実施形態では、この発明に係るパチンコ機として、いわゆる第１種パチンコ機を例に挙げて説明する。
［全体の主要構成］
まず、この実施形態のパチンコ機の主要構成について図１を参照して説明する。図１は、この実施形態のパチンコ機を正面から見た説明図である。
パチンコ機１０には、前枠１１が開閉可能に備えられており、その前枠１１には、金枠１２が開閉可能に取付けられており、さらに金枠１２には、ガラス枠１３が開閉可能に取付けられている。ガラス枠１３の内部には、遊技盤１４が設けられている。前枠１１の右下には、遊技球を遊技盤１４へ発射する発射モータ（図３に符号１５ｅで示す）を操作するための発射ハンドル１５ａが回動可能に取付けられており、遊技盤１４の左方には、発射された遊技球を遊技領域へ案内するガイドレール１６が設けられている。発射ハンドル１５ａには、発射操作を停止するための発射停止ボタン１５ｂが設けられている。
【００２０】
前枠１１の右側には、ガラス枠１３開閉用の鍵を差し込む鍵穴１５を備えた鍵穴飾り１７が設けられおり、前枠１１の上方には、枠ランプ１８ａが設けられている。ガラス枠１３の下には、前面板１９が設けられており、この前面板１９の左側上部には、賞球や貸球が供給される賞球・貸球供給口２０ａが形成されており、この賞球・貸球供給口２０ａの供給側には、その賞球・貸球供給口２０ａから供給された賞球や貸球を溜めておくための上受け皿２０が取り付けられている。上受け皿２０の下方には、上受け皿２０の収容可能数を超えて流下した賞球や上受け皿球抜きレバー２０ｂの操作により上受け皿２０から排出された遊技球などを排出する排出口２１ａが形成されている。排出口２１ａの排出側には、その排出口２１ａから排出された遊技球を収容しておくための下受け皿２１が設けられている。また、前枠１１の左側には、プリペイドカードを挿入するスリット２２ａを有するプリペイドカードユニットなどの遊技機外装置部分２２が設けられている。
【００２１】
［遊技盤１４の主要構成］
次に、遊技盤１４の主要構成についてそれを示す図２を参照して説明する。
遊技盤１４の略中央には、センターケース３０が備えられている。センターケース３０には、天入賞口３１と、３個のＬＥＤからなる普通図柄表示装置３４と、この普通図柄表示装置３４の作動される回数を表示する４個のＬＥＤからなる普通図柄記憶表示ＬＥＤ３５と、液晶表示で複数の図柄、たとえば０〜９の特別図柄を特別図柄表示器３２ｂに変動表示する特別図柄表示装置３２と、この特別図柄表示装置３２の始動回数を表示する４個のＬＥＤからなる特別図柄記憶表示ＬＥＤ３６とが備えられている。
【００２２】
センターケース３０の左右には、普通図柄表示装置３４を作動させるための普通図柄作動ゲート２６，２６が設けられている。センターケース３０の下方には、特別図柄表示装置３２を作動させる機能を有する第１種始動口２７が設けられており、この第１種始動口２７の下方には普通図柄表示装置３４の停止図柄が当たり図柄となった場合に両翼を開放する普通電動役物２８が設けられている。開放された普通電動役物２８は、第１種始動口２７と同様に、特別図柄表示装置３２を作動開始させる機能を備えている。普通電動役物２８の下方には、特別図柄表示装置３２の停止図柄が当たり図柄となった場合に作動する変動入賞装置４０が設けられている。
【００２３】
この変動入賞装置４０には、当たりの発生時に開放される扉形式の大入賞口４１が開閉可能に取り付けられており、この大入賞口４１の両側には、下入賞口２９，２９がそれぞれ設けられている。また、大入賞口４１の内部には、大入賞口４１を連続して開放する機能を有する特定領域４２と、この特定領域４２を通過した遊技球を検出する特定領域スイッチ（図３に符号４２ａで示す）と、大入賞口４１に入賞した遊技球の数Ｐをカウントする大入賞口スイッチ（図３に符号４３ａで示す）とが設けられている。
【００２４】
その他、遊技盤１４には、風車２３，２３と、袖入賞口２４，２４と、コーナー飾りランプ１８ｂ，１８ｂと、入賞時に点灯する入賞ランプ１８ｃと、球切れ時に点灯する球切れランプ１８ｄと、サイド飾りランプ１８ｅ，１８ｅと、入賞しなかった遊技球をアウト球として回収するアウト口４５とが設けられている。また、遊技盤１４には、多くの釘２８が打ち込まれており、遊技盤１４に発射された遊技球は、釘２８間を乱舞しながら落下する。
【００２５】
［パチンコ機１０の電気的構成］
次に、パチンコ機１０の電気的構成についてそれをブロックで示す図３を参照して説明する。
パチンコ機１０には、主基板１００が設けられており、この主基板１００には、マイクロプロセッサ１１０が搭載されている。マイクロプロセッサ１１０には、遊技の制御を実行するメインＣＰＵ１１２と、このメインＣＰＵ１１２が各種制御を実行するための各種制御プログラムが記録されたＲＯＭ１１４と、メインＣＰＵ１１２が各種制御プログラムを実行する際にＲＯＭ１１４から読出された制御プログラムや遊技中に発生する大当りに関するデータなどの各種データを一時的に格納するＲＡＭ１１６とが搭載されている。
【００２６】
主基板１００には、次に記載するものが電気的に接続されている。電源基板８０、賞球の払出しなどを制御する払出制御基盤２００、特別図柄表示装置３２、遊技盤１４に設けられたランプ類を制御するランプ制御装置７５、遊技中の効果音などを再生する音声制御装置７９、遊技球の第１種始動口２７の通過を検出する第１種始動口スイッチ２７ａ、入賞や大当りなどに関する遊技盤情報をパチンコホールの管理室などに設けられたコンピュータ（図示省略）へ送信するための遊技枠情報端子基板５２、盤面中継基板５１、遊技枠中継基板５３である。
【００２７】
払出制御基盤２００には、主基板１００から送出される制御コマンドを入力して動作するマイクロプロセッサ２１０が搭載されており、マイクロプロセッサ２１０には、賞球の払出しなどを制御するサブＣＰＵ２１２と、このサブＣＰＵ２１２が賞球の払出しなどの制御を実行するための各種制御プログラムが記録されたＲＯＭ２１４と、サブＣＰＵ２１２が各種制御プログラムを実行する際にＲＯＭ２１４から読出された制御プログラムや遊技中に発生する賞球数などの各種データを一時的に格納するＲＡＭ２１６とが搭載されている。
また、払出制御基盤２００には、電源基板８０、ＣＲ接続基板５６、発射モータ１５ｅを駆動するための発射モータ駆動基板１５ｃ、遊技枠情報端子基板５２および払出中継基板５５が電気的に接続されている。
【００２８】
遊技枠中継基板５３には、下受け皿２１が賞球で満杯になったことを検出する満杯検出スイッチ２１ｂおよびセンサ中継基板５４が電気的に接続されている。センサ中継基板５４は、賞球ユニット６２に備えられた賞球払出センサ６２ａ，６２ｂおよび払出中継基板５５と電気的に接続されている。賞球ユニット６２は、賞球払出センサ６２ａ，６２ｂおよび賞球払出モータ６２ｃを備える。賞球の払出機構は、賞球の払出しを効率良く行うために２カ所設けられており、各払出機構は賞球払出モータ６２ｃによって駆動される。また、賞球払出センサ６２ａは一方の機構に設けられており、賞球払出センサ６２ｂは他方の機構に設けられている。賞球払出センサ６２ａ，６２ｂによる検出信号は、センサ中継基板５４から遊技枠中継基板５３を介して主基板１００へ送出されるとともに、払出中継基板５５を介して払出制御基板２００へ送出される。そして払出制御基板２００に搭載されたサブＣＰＵ２１２は、賞球払出センサ６２ａ，６２ｂから送出された検出信号を取込み、払い出された賞球数をカウントする。たとえば、サブＣＰＵ２１２は、検出信号を取り込むごとに、１５個の賞球払出しを記憶するＲＡＭ２１６内のエリアの値から「１」を減算する。
【００２９】
払出中継基板５５には、貸球がなくなったことを検出する貸球切れスイッチ６１、賞球払出モータ６２ｃおよび貸球ユニット６３が電気的に接続されている。盤面中継基板５１には、次に記載するものが電気的に接続されている。普通電動役物２８を開閉させる普通電動役物ソレノイド２８ａ、普通図柄表示装置３４、普通図柄作動ゲート２６に設けられたゲートスイッチ２６ａ、大入賞口スイッチ４３ａ、袖入賞口２４への入賞を検出する袖入賞口スイッチ２４ａ、下入賞口２９への入賞を検出する下入賞口スイッチ２９ａ、天入賞口３１への入賞を検出する天入賞口スイッチ３１ａおよび大入賞口中継基板５０である。
【００３０】
大入賞口中継基板５０には、特定領域ソレノイド４２ｂ、大入賞口ソレノイド４３ｂおよび特定領域スイッチ４２ａが電気的に接続されている。
電源基板８０は、ＣＲ接続基板５６と電気的に接続されており、ＣＲ接続基板５６には、プリペイドカードの残りの度数を表示する度数表示基板やプリペイドカードを読取る装置などを備える遊技機外装置部分２２と電気的に接続されている。電源基板８０は、ＡＣ２４Ｖ（５０Ｈｚ／６０Ｈｚ）の主電源７０から電源の供給を受ける。
なお、この実施形態では、ゲートスイッチ２６ａ、各入賞口スイッチおよび賞球払出センサとして近接スイッチを用いる。
【００３１】
（音声制御装置７９の電気的構成）
ここで、音声制御装置７９の主な電気的構成について、それを示す図４を参照して説明する。
音声制御装置７９は、スピーカ７９ａ、スピーカ中継基板７９ｂ、アンプ７９ｃ、音源用ＩＣ７９ｄおよび音声制御基板７９ｆを備える。主基板１００は、入賞時や大当り発生時などに、スピーカ７９ａによって再生すべき内容を指示する制御コマンドを音声制御基板７９ｆに搭載されたＣＰＵ７９ｇへ送出する。ＣＰＵ７９ｇは、主基板１００からライン１００ｂを介して送出された制御コマンドを受信するとともに、その受信した制御コマンドの種類をＲＯＭ７９ｈに格納されたコンピュータプログラムに従って解析し、その解析結果は、一時的にＲＡＭ７９ｉに格納される。
【００３２】
続いてＣＰＵ７９ｇは、上記解析結果を音源用ＩＣ７９ｄへ送出する。続いて音源用ＩＣ７９ｄは、解析結果に対応した音源データを音源用ＲＯＭ７９ｅから読出すとともに、その読出した音源データをアナログの音声信号に変換する。その音声信号は、アンプ７９ｃによって所定の大きさに増幅され、スピーカ中継基板７９ｂを介してスピーカ７９ａに出力される。これにより、スピーカ７９ａは、主基板１００から送出された制御コマンドに対応した音声、たとえば入賞時や大当り発声時の効果音を再生する。
【００３３】
［主なハードウエア構成］
次に、パチンコ機１０の主なハードウエア構成についてそれを示す図５を参照して説明する。なお、ここでは、主基板１００のメインＣＰＵ１１２および払出制御基板２００のサブＣＰＵ２１２間のインターフェースにおけるハードウエア構成を例に挙げて説明する。
主基板１００のメインＣＰＵ１１２から出力された各種制御コマンドは、メインＣＰＵバス１１８を介して出力ポート１２０へ出力され、その出力された各種制御コマンドは、メインＣＰＵパラレル出力ポート１２４を介して出力バッファ１２６に一時的に蓄積された後、サブＣＰＵ２１２に接続された入力バッファ２２０に蓄積される。そして、メインＣＰＵ１１２から出力された転送信号が、メインＣＰＵバス１１８から出力ポート１２２、出力バッファ１２８および入力バッファ２２２を介してサブＣＰＵ２１２のトリガ入力（ＴＲＧ２）２２６に入力されると、入力バッファ２２０に蓄積されている各種制御コマンドがサブＣＰＵパラレル入力ポート２２８を介してサブＣＰＵ２１２の入力ポート２２４に取り込まれる。そして、サブＣＰＵ２１２は、取込んだ各種制御コマンドが何を意味する制御コマンドであるかなどの解析を行い、その解析結果に基づいて賞球ユニット６２に賞球払出命令を出力するなどの制御を行う。
なお、主基板１００のメインＣＰＵ１１２と払出制御基板２００以外の基板に搭載されたサブＣＰＵとの間のハードウエア構成も上述した構成と同じ構成である。
【００３４】
［電源基板８０の主要構成、電源基板８０と各基板との接続関係］
次に、電源基板８０の主要構成、電源基板８０と各基板との接続関係について図６および図７を参照して説明する。
図６は、電源基板８０の主要構成を各基板との接続関係と共に示す説明図であり、図７は、電源基板８０と各基板との接続関係の詳細を示す説明図である。
図６に示すように、主電源７０から供給された２４Ｖの交流電流は、フューズＦ１を介して整流回路８１によって３２Ｖの直流に変換され、主基板１００および払出制御基板２００にそれぞれ供給される。また、３２Ｖの直流は、ＤＣ／ＤＣコンバータ８２によって１２Ｖに変圧される。この１２Ｖの直流は、主基板１００、特別図柄表示装置３２、ランプ制御装置７５、音声制御装置７９および払出制御基板２００へそれぞれ供給される。また、主電源７０の交流２４Ｖは、フューズＦ２を介して２４Ｖライン８５によってＣＲ接続基板５６に供給される。
【００３５】
主基板１００に供給された３２Ｖの直流は、盤面中継基板５１（図３）に供給され、普通電動役物ソレノイド２８ａを駆動する。特別図柄表示装置３２に供給された１２Ｖの直流は、特別図柄表示器の液晶などを駆動し、ランプ制御装置７５に供給された１２Ｖの直流は、コーナー飾りランプ１８ｂや入賞ランプ１８ｃなどのランプ類を点灯または点滅させる。音声制御装置７９に供給された１２Ｖの直流は、音声回路を介してスピーカを駆動し、払出制御基板２００に供給された１２Ｖの直流は、払出中継基板５５を介して賞球ユニット６２や貸球ユニット６３に供給され、賞球払出モータ６２ｃなどを駆動する。また、払出制御基板２００に供給された３２Ｖの直流は、払出中継基板６９を介して貸球ユニット６３（図３）に供給され、供給する貸球を所定数で区切るシャッター部材を動作させるソレノイドを駆動する。
【００３６】
また、ＤＣ／ＤＣコンバータ８２によって１２Ｖに変圧された直流電流は、ＤＣ／ＤＣコンバータ８３によって５Ｖに変圧され、この５Ｖの直流は、主基板１００、特別図柄表示装置３２、ランプ制御装置７５、音声制御装置７９および払出制御基板２００へそれぞれ供給される。
主基板１００に供給された５Ｖの直流は、マイクロプロセッサ１１０（図３）の駆動電源となり、払出制御基板２００に供給された５Ｖの直流は、マイクロプロセッサ２１０（図３）の駆動電源となる。また、音声制御装置７９に供給された５Ｖの直流は、音声制御基板７９ｆ（図４）に搭載されたＣＰＵ７９ｇや音源用ＩＣ７９ｄの駆動電源となる。
【００３７】
つまり、各基板の電源は、総て単一の電源基板８０から供給されており、電源基板８０が各基板の電源を制御する。このため、製造機種ごとに基板構成が異なる場合であっても、電源基板８０から各基板へ電源供給ラインを配線するだけでよいため、電源の供給経路および各基板の変圧回路などを製造機種ごとに設計する必要がない。
したがって、基板設計の自由度を高めることができるため、パチンコ機の製造歩留まりを良くすることができる。また、各基板ごとに変圧回路を設ける必要がないため基板の省スペース化を図ることができる。
【００３８】
図７に示すように、電源基板８０には、主基板１００へ電源を供給するためのＮｏ．１〜６の６ピンのコネクタＣＮ２ａが取付けられており、このコネクタＣＮ２ａは、ケーブルＬ１によって主基板１００に取付けられたコネクタＣＮ１と接続される。ケーブルＬ１の一端には、コネクタＣＮ２ａと接続するための端子ＣＮ２ｂが取付けられており、他端には主基板１００側のコネクタＣＮ１と接続するための端子（図示せず）が取付けられている。
また、電源基板８０には、払出制御基板２００へ電源を供給するためのＮｏ．１〜８の８ピンのコネクタＣＮ３ａが取付けられており、このコネクタＣＮ３ａは、ケーブルＬ２によって払出制御基板２００に取付けられたコネクタＣＮ１と接続される。ケーブルＬ２の一端には、コネクタＣＮ３ａと接続するための端子ＣＮ３ｂが取付けられており、他端には払出制御基板２００側のコネクタＣＮ１と接続するための端子（図示せず）が取付けられている。
【００３９】
さらに、電源基板８０には、コネクタＣＮ７ａ，ＣＮ４ａ，ＣＮ５ａ，ＣＮ６ａ，ＣＮ１ａが取付けられている。コネクタＣＮ７ａは、ケーブルＬ３によってＣＲ接続基板５６と接続されており、ケーブルＬ３の一端にはコネクタＣＮ７ａと接続するための端子ＣＮ７ｂが取付けられており、他端にはＣＲ接続基板５６側のコネクタＣＮ２と接続するための端子（図示せず）が取付けられている。
コネクタＣＮ４ａは、ケーブルＬ４によって特別図柄表示装置３２に設けられた特別図柄制御基板３２ａと接続されており、ケーブルＬ４の一端にはコネクタＣＮ４ａと接続するための端子ＣＮ４ｂが取付けられており、他端には特別図柄制御基板３２ａ側のコネクタＣＮ１と接続するための端子（図示せず）が取付けられている。
【００４０】
コネクタＣＮ５ａは、ケーブルＬ５によってランプ制御装置７５に設けられたランプ制御基板７５ａと接続されており、ケーブルＬ５の一端にはコネクタＣＮ５ａと接続するための端子ＣＮ５ｂが取付けられており、他端にはランプ制御基板７５ａ側のコネクタＣＮ１と接続するための端子（図示せず）が取付けられている。
コネクタＣＮ６ａは、ケーブルＬ６によって音声制御装置７９に設けられた音声制御基板７９ａと接続されており、ケーブルＬ６の一端にはコネクタＣＮ６ａと接続するための端子ＣＮ６ｂが取付けられており、他端には音声制御基板７９ａ側のコネクタＣＮ１と接続するための端子（図示せず）が取付けられている。コネクタＣＮ１ａは、電源コードＬ７によって主電源７０と接続されており、電源コードＬ７の一端にはコネクタＣＮ１ａと接続するための端子ＣＮ１ｂが取付けられている。
【００４１】
また、ケーブルＬ４〜Ｌ６は端子のピンの数が同じであるため、共通のケーブルを用いることができる。
したがって、端子のピンの数がそれぞれ異なるケーブルを用いる場合よりもケーブルを選択する手間を省くことができるため、ケーブルの接続処理を容易かつ短時間で行うことができる。また、共通で用いることができるケーブルの数が多いため、端子のピンの数が異なるケーブルを何種類も製造する場合よりも製造コストを低減することができる。
【００４２】
［電圧監視機能］
次に、電源基板８０から各基板へ供給されている電源の電圧を監視する機能について図６、図７および図８（Ｂ）を参照して説明する。図８（Ｂ）は、電源電圧監視用ＩＣの主要構成を示す説明図である。
図６に示すように、電源基板８０には、各基板に供給される電源の電圧を監視する電源電圧監視用ＩＣ８４が設けられている。電源電圧監視用ＩＣ８４は、電圧検出ラインＡ１，Ａ２およびＡ３から、それぞれ３２Ｖライン８６，１２Ｖライン８７，５Ｖライン８８の電圧を検出する。
電源電圧監視用ＩＣ８４は、図８（Ｂ）に示すように、３２Ｖライン８６から検出した電圧をデジタル信号に変換するＡ／Ｄ変換回路８４ａと、１２Ｖライン８７から検出した電圧をデジタル信号に変換するＡ／Ｄ変換回路８４ｂと、５Ｖライ８８ンから検出した電圧をデジタル信号に変換するＡ／Ｄ変換回路８４ｃとを備える。各Ａ／Ｄ変換回路は、ＣＰＵ８４ｅに接続されており、ＣＰＵ８４ｅは、各Ａ／Ｄ変換回路から出力されたデジタル信号を取り込んで電圧を演算するとともに、その演算値に基づいて電圧低下などの判定を行う。ＣＰＵ８４ｅは、各基板と接続されており、判定結果によって各基板へＲＥＳＥＴ信号を出力し、所定電圧に低下した基板をリセットする。
【００４３】
［データのバックアップ機能］
次に、マイクロプロセッサ２１０に内蔵のＲＡＭ２１６に格納されたデータをバックアップする機能について図６および図８（Ａ）を参照して説明する。図８（Ａ）は、電源基板８０とマイクロプロセッサ２１０との接続関係を示す説明図である。なお、以下の説明においてサブ化基板とは、主基板１００および払出制御基板２００以外の音声制御基板７９ｆなどの各基板をいう。
図６に示すように、ＤＣ／ＤＣコンバータ８３と払出制御基板２００とを接続する電源供給ライン８３ａには、ダイオードＤ１が直列接続されており、そのダイオードＤ１の出力側にはバックアップ電源たるコンデンサＣ１が並列接続されている。このコンデンサＣ１は、ＤＣ／ＤＣコンバータ８３から供給される５Ｖの直流電流によって充電される。そのコンデンサＣ１の放電電流は、図８（Ａ）に示すようにケーブルＬ２の中のバックアップ電源供給ラインＬ２ａを介してマイクロプロセッサ２１０の内蔵ＲＡＭバックアップ用電源端子ＶＢＢに供給される。
【００４４】
また、図８（Ａ）に示すように、電圧監視用ＩＣ８４の出力の１つは、マイクロプロセッサ２１０のＮＭＩ（ノン・マスクブル・インタラプト）端子に接続されている。
ここで、ケーブルＬ２の一端に取付けられたコネクタＣＮ３ｂ（図７）を電源基板８０に設けられたコネクタＣＮ３ａから外すか、あるいは、ケーブルＬ２の他端に取付けられたコネクタ（図示せず）を払出制御基板２００側のコネクタＣＮ１（図７）から外すことにより、コンデンサＣ１からのバックアップ電源の供給を停止させることができる。これにより、ＲＡＭ２１６に格納されている賞球の払出しに重要なデータが静電気ノイズや不正行為などによって書換えられた場合であっても、迅速かつ容易にバックアップ電源の供給を停止させることができるため、データの書換えによる損失を最小限にくい止めることができる。
なお、この実施形態では、コンデンサＣ１は、電気二重層コンデンサであり、公称静電容量は０．１Ｆ、定格電圧５．５Ｖである。また、ケーブルＬ１〜Ｌ６は、ＦＰＣ（フレキシブル・プリント・サーキット）である。
【００４５】
［電源および払出制御基板の主な制御］
次に、各基板の電源の制御および払出制御基板２００の主な制御について図９ないし図１３を参照して説明する。
図９はサブＣＰＵ２１２が実行するプログラムスタート処理の流れを示すフローチャートであり、図１０はサブＣＰＵ２１２が実行するメインプログラム処理の流れを示すフローチャートである。図１１はサブＣＰＵ２１２が実行するコマンド入力処理の流れを示すフローチャートであり、図１２はサブＣＰＵ２１２が実行するＮＭＩ割込み処理の流れを示すフローチャートである。図１３は、各基板の電源の立上げから立下がりを示すタイミングチャートである。
【００４６】
（電源の立上げ）
主電源７０（図６）を立上げると、ＤＣ／ＤＣコンバータ８３から各基板へ５Ｖ電源が供給される。そして、各基板に搭載されたマイクロプロセッサに接続された電圧監視用ＩＣの最低動作電圧以上になると、総ての基板においてシステムリセット信号（ローレベル）が出力され安定する。続いて５Ｖ電源が電圧Ｖusに達してから時間Ｔrs後にサブ化基板のシステムリセット信号が解除され（ローレベル→ハイレベル）、各サブ化基板それぞれの制御が開始される。このとき、音声制御基板７９ｆに搭載されたＣＰＵ７９ｇは、自身の機能をチェックした後に制御を開始する。
そしてＤＣ／ＤＣコンバータ８２から各基板に１２Ｖ電源が供給され、その１２Ｖ電源が電圧Ｖuhに達してから時間Ｔrh後に払出制御基板２００のシステムリセット信号が解除され、サブＣＰＵ２１２（図８（Ａ））は、セキュリティチェックを実行する。このセキュリティチェックでは、ＲＯＭ２１４に記録されているコンピュータプログラムに異常が存在しないかなどのチェックを行う。続いてセキュリティチェックが終了すると、サブＣＰＵ２１２は動作を開始する。
【００４７】
（サブＣＰＵ２１２のプログラムスタート処理）
ここで、サブＣＰＵ２１２が実行するプログラムスタート処理について図９を参照して説明する。
サブＣＰＵ２１２は、割込み禁止を設定し（ステップ（以下、Ｓと略す）１０）、メインルーチンからサブルーチンへ移行するときにメインルーチンのアドレスを保持するためのスタックポインタをアドレスのボトムに設定する（Ｓ１２）。続いてサブＣＰＵ２１２は、ＲＡＭ２１６へのアクセス許可を設定し（Ｓ１４）、割込みモードにモード２を設定する（Ｓ１６）。続いてサブＣＰＵ２１２は、インタラプトレジスタにモード２で使用するアドレスを設定し（Ｓ１８）、ＲＡＭ２１６のチェックデータが正しいか否か、たとえばＡ５Ａ５Ｈであるか否かを判定し（Ｓ２０）、チェックデータが正しい場合は（Ｓ２０：Ｙｅｓ）、ＲＡＭ２１６内のバックアップ領域以外を０クリア（初期化）し、チェックデータが正しくない場合は（Ｓ２０：Ｎｏ）、ＲＡＭ２１６の全領域（たとえば２５６バイト）を総て０クリア（初期化）するとともにチェックデータ（たとえばＡ５Ａ５Ｈ）をストアする（Ｓ２４）。
【００４８】
続いてサブＣＰＵ２１２は、サブＣＰＵ２１２の暴走を監視するタイマであるウオッチドッグタイマなどの内蔵ディバイスの初期設定を行い（Ｓ２６）、作業領域の初期設定を行う（Ｓ２８）。続いてサブＣＰＵ２１２は、割込み許可を設定し（Ｓ３０）、このＳ３０を繰り返す無限ループに移行する。
そして、図１３に示すように１２Ｖ電源が電圧Ｖumに達してから時間Ｔrm後に主基板１００のシステムリセット信号が解除され、主基板１００のメインＣＰＵ１１２はセキュリティチェックを実行した後に動作を開始する。この段階で、パチンコ機１０が遊技可能な状態になる。
以上のように、サブ化基板、払出制御基板２００、主基板１００の順序で制御を開始することができるため、主基板１００が管理する総ての基板において主基板１００からのコマンド受信漏れが発生することがない。
特に、主基板１００から制御コマンドを入力する特別図柄表示装置３２が、制御コマンドを出力する主基板１００よりも先に制御を開始することができるため、特別図柄表示装置３２が、主基板１００から出力される制御コマンドの一部または全部を入力できなくなるおそれがない。
【００４９】
（サブＣＰＵ２１２のメインプログラム処理）
ここで、払出制御基板２００のサブＣＰＵ２１２が実行するメインプログラム処理の流れについて図１０を参照して説明する。
このメインプログラム処理は、ＣＴＣ（タイマカウンタ）２１８（図８（Ａ））のチャンネル３割込みによって実行される。サブＣＰＵ２１２は、割込み許可を設定し（Ｓ１００）、ウオッチドッグタイマをリスタートさせる（Ｓ２００）。続いてサブＣＰＵ２１２は、データやコマンドの出力処理（Ｓ３００）、入力処理（Ｓ４００）、払い出す賞球数の記憶や払出命令などの賞球処理（Ｓ５００）、ＣＲ接続基板５６（図３）からのデータに基づいて貸球ユニット６３を制御する貸球処理（Ｓ６００）を実行する。
【００５０】
（サブＣＰＵ２１２のコマンド入力処理）
次に、サブＣＰＵ２１２が実行するコマンド入力処理の流れについて図１１を参照して説明する。
このコマンド入力処理は、ＣＴＣ２１８のチャンネル２割込みによって実行される。サブＣＰＵ２１２は、主基板１００から送出された払出コマンドなどの制御コマンドを入力し（Ｓ５０）、その入力した制御コマンドをチェックする（Ｓ５２）。たとえば、制御コマンドは８ビットの信号で構成された２バイトであり、それを１バイトずつに振り分ける。続いてサブＣＰＵ２１２は、その入力した制御コマンドが何を意味する制御コマンドであるか、たとえば５個の賞球の払出命令を示すものか、１５個の賞球の払出命令を示すものかなどを解析し（Ｓ５４）、割込み許可を設定する（Ｓ５６）。
このように、コマンド入力処理はチャンネル２割込みに割り当てられており、後述するＮＭＩ割込み処理に続く優先順位第２位で実行されるため、たとえばサブＣＰＵ２１２が賞球払出モータ６２ｃへパルス出力を行っているときに主基板から賞球払出の制御コマンドが送信された場合であっても、その制御コマンドの解析を優先して行うことができる。
したがって、主基板１００からの制御コマンド受信の取りこぼしによる賞球払出ミスや賞球払出の遅れなどをなくすことができる。
【００５１】
（電源の立下げ）
パチンコホールの営業終了時の電源遮断、停電、あるいは電源の異常などにより、主電源７０が遮断され、１２Ｖ電源が電圧Ｖdmに達すると、主基板１００にシステムリセット信号が発生する（ハイレベル→ローレベル）。続いて１２Ｖ電源が電圧Ｖdh（たとえば１０．３Ｖ）に達するとＮＭＩ信号が生成され、このＮＭＩ信号は時間Ｔnmiの期間継続する。この時間Ｔnmiの期間内に賞球数などのデータがＲＡＭ２１６にバックアップされる。このとき、コンデンサＣ１（図６）の放電電流がマイクロプロセッサ２１０のバックアップ用電源端子ＶＢＢ（図８（Ａ））に供給されるため、ＲＡＭ２１６は賞球データなどのデータの記憶を維持することができる。
また、ゲートスイッチ２６ａおよび各入賞口スイッチの動作電圧は、主基板１００がリセットする電圧Ｖdmよりも低く設定されているため、主基板１００の電圧が低下した場合であっても、遊技球が図柄作動口を通過したことや入賞を検出することができるため、遊技者が不利益をこうむるおそれがない。
さらに、賞球払出センサ６２ａ，６２ｂの動作電圧は、払出制御基板２００がリセットする電圧Ｖdhよりも低く設定されているため、払出制御基板２００が電圧Ｖdhに低下した場合であっても、賞球数を正確にカウントすることができる。
【００５２】
（サブＣＰＵ２１２のＮＭＩ割込み処理）
ここで、サブＣＰＵ２１２が実行するＮＭＩ割込み処理について図１２を参照して説明する。
サブＣＰＵ２１２は、ＮＭＩ信号が生成されると、ＲＡＭ２１６に対するアクセスレジスタにアクセス禁止を設定する（Ｓ７０）。この割込み処理は、他の割込み処理よりも最優先で実行される。つまり、ＲＡＭ２１６へのアクセスを禁止することにより、ＲＡＭ２１６に格納されている賞球データが書き換えられてしまうのを防止する。
【００５３】
たとえば、ＲＡＭ２１６をバックアップするタイミングのときに、既に他の割込み処理が実行されており、新たな割込みを禁止していた場合に前記他の割込み処理の処理時間が長くなると、その後に割込み処理が許可され、ＲＡＭ２１６へのアクセスを禁止しようとしても間に合わず、ＲＡＭ２１６の記憶内容の一部または全部を破壊してしまうおそれがある。
そこで、ＮＭＩ割込み処理によってＲＡＭ２１６へのアクセスを禁止することにより、ＲＡＭ２１６の記憶内容の破壊を防止する。
そして、時間Ｔnmiが経過するとＮＭＩ信号が停止し、払出制御基板２００にシステムリセット信号が発生し、払出制御基板２００がリセットされる。続いて、５Ｖ電源が電圧Ｖdsに達すると、音声制御装置７９などのサブ化基板にシステムリセット信号が発生し、サブ化基板がリセットされる。
つまり、主制御回路の制御を終了した後に音声出力装置の制御を終了することにより、少なくとも電源遮断直前に主制御回路から音声出力装置に送出された制御コマンドを音声出力装置が受信できなくなるという事態を回避できるため、音声出力装置によって音声を僅かな時間でも出力できる。
したがって、電源遮断直前に遊技球が入賞したことが検出されたことを遊技者に知らせることができる。
なお、ＲＡＭ２１６がバックアップされている期間中に電源が立ち上がった場合は、サブＣＰＵ２１２は、ＲＡＭ２１６に格納されている賞球数を参照し、賞球払出モータ６２ｃ（図３）を駆動し、上記賞球数に対応する賞球を払出す。
【００５４】
（電源監視処理）
次に、電源電圧監視用ＩＣ８４に設けられたＣＰＵ８４ｅが実行する電源電圧監視処理の流れについて、それを示す図１４のフローチャートを参照して説明する。なお、ここでは、１２Ｖライン８７の電圧を監視する場合を例に挙げて説明する。
ＣＰＵ８４ｅは、図示しないタイマからのタイミング信号を取り込んで、電源電圧を検出するタイミングであると判定すると（Ｓ８０：Ｙｅｓ）、制御ライン８４ｆ（図８（Ｂ））を介して各Ａ／Ｄ変換回路へ制御信号を送出する（Ｓ８２）。この制御信号を取込んだ各Ａ／Ｄ変換回路は、それぞれの電圧ラインから電流を取込み、その取込んだ電流の電圧値をデジタル信号に変換し、ＣＰＵ８４ｅへ送出する。
【００５５】
そしてＣＰＵ８４ｅは、取込んだデジタル信号をカウントして電圧Ｖ２を演算し、その電圧Ｖ２が所定電圧以下であるかを判定する（Ｓ８６）。ここで、所定電圧とは、たとえば基板が機能するために最低限必要な動作電圧であり、１２Ｖ電源の基板では、たとえば、１０．３Ｖである。続いてＣＰＵ８４ｅは、電圧Ｖ２が１０．３Ｖ以下である場合は（Ｓ８６：Ｙｅｓ）、１２Ｖの電源によって機能している各基板へＲＥＳＥＴ信号を送出し（Ｓ８８）、パチンコ機１０の所定箇所（たとえば、ＲＥＳＥＴ信号を送出する基板上、あるいはパチンコ機１０の外部から視認可能な箇所など）に設けられた報知ＬＥＤ８９（図６）を点灯させる（Ｓ９０）。この報知ＬＥＤ８９の点灯により、電源電圧の低下により、機能しなくなった基板が発生したことを報知することができる。このため、基板の機能を復活させるための処置を早期に行うことができる。また、電源電圧が正常な電圧に復活すると、電源電圧監視用ＩＣ８４から上記リセットされた各基板へリセット解除信号が送出され、各基板のリセット状態が解除され、各基板が制御を再開する。
【００５６】
以上のように、第１実施形態のパチンコ機１０を使用すれば、ＤＣ／ＤＣコンバータ８２によって供給される１２Ｖ電源の電圧上昇特性を利用することにより、音声制御装置７９のシステムリセットを解除した後に主基板１００のシステムリセットを解除することができるため、主基板１００から送出する制御コマンドの一部または全部を音声制御装置７９が入力できなくなるおそれがない。
したがって、正確な音声を出力できなかったりするおそれがない。
また、１つの電源電圧監視用ＩＣ８４が各基板の電源電圧を監視し、ある電圧の異常を検出すると、その電圧が供給されている各基板を同時にリセットし、あるいは、リセット状態を解除できるため、各基板の制御タイミングを高精度で制御できる。しかも、各基板ごとに電源電圧監視用ＩＣを設ける必要がないため、その分、各基板の省スペース化を図ることができる。
【００５７】
さらに、各基板に電源を供給する電源供給手段も単一であるため、製造機種ごとに基板構成が異なる場合であっても、電源基板から各基板へ電源供給ラインを配線するだけでよいため、電源の供給経路および各基板の変圧回路などを製造機種ごとに設計する必要がない。
したがって、基板設計の自由度を高めることができるため、パチンコ機の製造歩留まりを良くすることができる。また、各基板ごとに変圧回路を設ける必要がないため基板の省スペース化を図ることができる。
なお、メインＣＰＵ１１２またはサブＣＰＵ２１２によって電圧監視を行うようにすることもできる。この場合、電圧監視を他の処理と独立させてもよいし、割込み処理にすることもできる。
【００５８】
〔第２実施形態〕
次に、この発明に係る第２実施形態のパチンコ機について図１５ないし図１７を参照して説明する。
この第２実施形態のパチンコ機は、各基板の制御開始および制御終了をソフト的に行うことを特徴とする。
図１５は各基板の制御を行う基板制御ＩＣの主要構成を示す説明図である。図１６は図１５に示すＣＰＵ３０２が実行する制御開始処理の流れを示すフローチャートであり、図１７はＣＰＵ３０２が実行する制御終了処理の流れを示すフローチャートである。
【００５９】
図１５に示すように、基板制御ＩＣ３００は、１２Ｖラインおよび５Ｖラインから取込んだ電圧をそれぞれＡ／Ｄ変換回路８４ｂ，８４ｃを用いてデジタル信号に変換し、ＣＰＵ３０２は、各Ａ／Ｄ変換回路からデジタル信号を取込み、ＲＯＭ３０４に格納されたコンピュータプログラムにしたがって各電圧値を演算するとともに、各基板の制御開始順序および制御終了順序を制御する。ＲＡＭ３０６は、ワークエリアまたはＣＰＵ３０２の演算値の一時的な記憶などに用いられる。ＣＰＵ３０２は、プログラム実行時に各基板へリセット信号またはリセット解除信号を送出する。
【００６０】
（制御開始処理）
ＣＰＵ３０２は、主電源７０から電源が供給されたことを検出し（Ｓ７００：Ｙｅｓ）、５Ｖライン８８から取込んだ電圧Ｖ１が５Ｖに上昇したことを検出すると（Ｓ７０２：Ｙｅｓ）、各基板へシステムリセット信号を送出する（Ｓ７０４）。続いてＣＰＵ３０２は、各基板へシステムリセット信号を送出してからの経過時間Ｔ１が予め設定されている時間Ｔrsに達したことを検出すると（Ｓ７０６：Ｙｅｓ）、サブ化基板へ送出しているシステムリセット信号を解除する（Ｓ７０８）。続いてＣＰＵ３０２は１２Ｖライン８７から取込んだ電圧Ｖ２が電圧Ｖusに上昇したことを検出し（Ｓ７１０：Ｙｅｓ）、電圧Ｖ２が電圧Ｖusに上昇してからの経過時間Ｔ２が予め設定されている時間Ｔrhに達したことを検出すると（Ｓ７１２：Ｙｅｓ）、払出制御基板２００へ送出しているシステムリセット信号を解除する（Ｓ７１４）。
【００６１】
続いてＣＰＵ３０２は、電圧Ｖ２が電圧Ｖumに上昇したことを検出し（Ｓ７１６：Ｙｅｓ）、電圧Ｖ２が電圧Ｖumに上昇してからの経過時間Ｔ３が予め設定されている時間Ｔrmに達したことを検出すると（Ｓ７１８：Ｙｅｓ）、主基板１００へ送出しているシステムリセット信号を解除する（Ｓ７２０）。
このように、ＣＰＵ３０２は５Ｖライン８８および１２Ｖライン８７の電圧を検出することにより、各基板の制御開始タイミングを制御することができる。
また、コンピュータプログラム中に設定されている時間Ｔrs，Ｔrh，Ｔrmおよび電圧Ｖus，Ｖumを変更することにより、各基板の制御開始タイミングを容易に変更することができる。
【００６２】
（制御終了処理）
ＣＰＵ３０２は、主電源７０からの電源供給が停止したことを検出し（Ｓ８００：Ｙｅｓ）、１２Ｖライン８７から取込んだ電圧Ｖ２が予め設定されている電圧Ｖdmに低下したことを検出すると（Ｓ８０２：Ｙｅｓ）、主基板へシステムリセット信号を送出する（Ｓ８０４）。続いてＣＰＵ３０２は、電圧Ｖ２が予め設定されている電圧Ｖdhに低下したことを検出し（Ｓ８０６：Ｙｅｓ）、電圧Ｖ２が電圧Ｖdhに低下してからの経過時間Ｔ３が予め設定されている時間Ｔnmiに達したことを検出すると（Ｓ８０８：Ｙｅｓ）、払出制御基板２００にシステムリセット信号を送出する（Ｓ８１０）。なお、電圧Ｖ２が電圧Ｖdhに低下したタイミングで前述のＮＭＩ割込み処理が実行され、時間Ｔmniの期間にＲＡＭ２１６のバックアップ処理が実行される。
【００６３】
続いてＣＰＵ３０２は、５Ｖライン８８から取込んだ電圧Ｖ１が予め設定されている電圧Ｖdsに低下したことを検出すると（Ｓ８１２：Ｙｅｓ）、サブ化基板にシステムリセット信号を送出する（Ｓ８１４）。
このように、ＣＰＵ３０２は５Ｖライン８８および１２Ｖライン８７の電圧を検出することにより、各基板の制御終了タイミングを制御することができる。
また、コンピュータプログラム中に設定されている電圧Ｖdm，Ｖdsを変更することにより、各基板の制御終了タイミングを容易に変更することができる。また、電圧Ｖdhを変更することにより、ＮＭＩ割込み処理を実行するタイミングを変更することができ、時間Ｔnmiを変更することによりバックアップ処理を行う期間を変更することができる。
なお、上述の制御開始処理または制御終了処理をメインＣＰＵ１１２またはサブＣＰＵ２１２あるいはサブ化基板に設けられたＣＰＵが実行するように構成することもできる。
【００６４】
［各請求項と実施形態との対応関係］
サブＣＰＵ２１２が実行する図１２のＳ７０が請求項３に係るアクセス禁止手段として機能する。
【図面の簡単な説明】
【図１】この発明に係る実施形態のパチンコ機を正面から見た説明図である。
【図２】図１に示すパチンコ機１０に備えられた遊技盤１４の主要構成を示す説明図である。
【図３】パチンコ機１０の電気的構成をブロックで示す説明図である。
【図４】音声制御装置７９の主な電気的構成を示す説明図である。
【図５】パチンコ機１０の主なハードウエア構成を示す説明図である。
【図６】電源基板８０の主要構成を各基板との接続関係と共に示す説明図である。
【図７】電源基板８０と各基板との接続関係の詳細を示す説明図である。
【図８】図８（Ａ）は、電源基板８０とマイクロプロセッサ２１０との接続関係を示す説明図であり、図８（Ｂ）は、電源電圧監視用ＩＣの主要構成を示す説明図である。
【図９】サブＣＰＵ２１２が実行するプログラムスタート処理の流れを示すフローチャートである。
【図１０】サブＣＰＵ２１２が実行するメインプログラム処理の流れを示すフローチャートである。
【図１１】サブＣＰＵ２１２が実行するコマンド入力処理の流れを示すフローチャートである。
【図１２】サブＣＰＵ２１２が実行するＮＭＩ割込み処理の流れを示すフローチャートである。
【図１３】各基板の電源の立上げから立下がりを示すタイミングチャートである。
【図１４】ＣＰＵ８４ｅが実行する電源電圧監視処理の流れを示すフローチャートである。
【図１５】各基板の制御を行う基板制御ＩＣの主要構成を示す説明図である。
【図１６】図１５に示すＣＰＵ３０２が実行する制御開始処理の流れを示すフローチャートである。
【図１７】ＣＰＵ３０２が実行する制御終了処理の流れを示すフローチャートである。
【符号の説明】
１０パチンコ機
７０主電源
７９音声制御装置
８０電源基板
１００主基板
１１０マイクロプロセッサ
１１２メインＣＰＵ
２００払出制御基板
２１０マイクロプロセッサ
２１２サブＣＰＵ
２１６ＲＡＭ（賞球データ記憶媒体）
３０４ＲＯＭ
Ｃ１コンデンサ（バックアップ電源）[0001]
[Industrial application fields]
The present invention relates to a pachinko machine that controls a game by a computer.
[0002]
[Prior art]
Conventionally, as a pachinko machine of this type, when a game ball passes a predetermined area, a plurality of symbols are variably displayed by the symbol display device, and when the stop symbol is aligned with the predetermined symbol, a big win is generated, It is known that a lot of prize balls can be paid out by opening the mouth a plurality of times. In such a pachinko machine, a large number of circuits for controlling the game are used. For example, a main control circuit equipped with a CPU for determining whether or not it is a big hit, a payout control circuit that receives payout control commands from the main control circuit and controls payout of prize balls, and a special symbol that performs display control of symbols A control circuit, a sound control circuit that controls sound effects during a game, a lamp control circuit that controls LEDs that are turned on when winning a prize, decoration LEDs, and the like are used. A relay board for relaying signals and power is provided between predetermined circuits.
The power supplied from the main power supply is first supplied to the main control circuit, and the main control circuit transforms the voltage necessary for each circuit, and supplies the transformed voltage from the main control circuit to each circuit. .
[0003]
[Problems to be solved by the invention]
  However, in the conventional pachinko machine, when the main control circuit to which power is first supplied starts control first, and then the voice control device starts control, for example, when the power returns after a power failure, If the voice control device has not yet started control at the timing of transmitting a control command from the main control circuit to the voice control device, the voice control device may not be able to receive a part or all of the control command.
  In other words, conventional pachinko machinescontrolThere is a problem in that the device may not be able to accurately output sound because the device cannot correctly input the control command output from the main control circuit.
[0004]
  Therefore, the present invention has been made to solve the above-described problem.controlThe purpose is to realize a pachinko machine that the device can input accurately.
[0005]
[Means, actions and effects for solving the problems]
  In order to achieve the above object, according to the present invention, a main board that outputs a control command and a payout that controls the payout of prize balls by inputting the control command output from the main board. A 5V power source and a 12V power source are generated based on a control board, a voice control device that outputs voice when the control command output from the main board is input, and a power source supplied from the main power source, and the 5V power source And a power supply board for supplying 12V power to the main board, the voice control device and the payout control board through the 5V line and the 12V line, respectively, and the voltages taken from the 5V line and the 12V line are converted into digital signals, respectively. The A / D converter circuit and each digital signal output from the A / D converter circuit are taken in, and each voltage value is calculated. And a CPU for controlling the control start order and control end order of the voice control device and the payout control board, and the control of the control start order detects that power is supplied from the main power supply to the power supply board. When it is detected that the voltage V1 taken from the 5V line has risen to 5V, a system reset signal is sent to the main board, the voice control device, and the payout control board, and the elapsed time T1 from the sending is preset. Release the system reset signal sent to the voice control device when it is detected that the set time Trs has been reached,continue,The voltage V2 taken from the 12V line is the voltageV uhThe system reset signal sent to the payout control board is canceled when it is detected that the elapsed time T2 after the rise has reached a preset time Trh,continue,Voltage V2 is voltage Vum(V um > V uh )The system reset signal sent to the main board is canceled when it is detected that the elapsed time T3 from the rise has reached a preset time Trm.By doing so, control is started in the order of the voice control device, the payout control board, and the main board.The technical means of the control content is used.
[0006]
  The CPU sends a system reset signal to the main board, the voice control device and the payout control board, and sends it to the voice control device when it detects that the elapsed time T1 from the sending has reached a preset time Trs. Cancel the system reset signalcontinue,The voltage V2 taken from the 12V line is the voltageV uhElapsed time since the rise was detectedT2 is a preset time T rh The system reset signal sent to the payout control board is canceled when it is detected that the voltage V2 has been reached. um (V um > V uh ) Elapsed time since the rise was detectedThe system reset signal sent to the main board is canceled when it is detected that T3 has reached a preset time Trm.Thus, the control is started in the order of the voice control device, the payout control board, and the main board..
  That is, since the voice control device that inputs a control command from the main board can start control before the main board that outputs the control command, the voice control device can control one of the control commands output from the main board. There is no risk that you will not be able to enter all or part.
  Therefore, there is no possibility that accurate sound cannot be output.
[0007]
  In the invention according to claim 2, in the pachinko machine according to claim 1,When the control of the control end sequence is detected that the power supply from the main power supply is stopped, a system reset signal is sent in the order of the main board, the payout control board, and the voice control device.DoControl contentThe technical means is used.
[0008]
  For example, a game ball wonMain boardDetectsMain boardVoice fromcontrolAssume that a control command is sent to the device. In this case, voicecontrolEquipmentMain boardIf the control ends before the game ball wins immediately before the power is cut off,Main boardVoice fromcontrolEven if the control command is sent to the device, the control commandcontrolVoice cannot be received by devicecontrolThere is a problem that the player cannot know whether or not a winning of a game ball has been detected, because the game is stopped by power-off without outputting sound by the device.
  But,Main boardVoice after finishing controlcontrolBy terminating the control of the device, at least immediately before the power is cut off, the audio from the main control circuitcontrolVoice control commands sent to the devicecontrolVoice can be avoided to avoid situations where the device cannot receive.controlAudio can be output even for a short time by the device.
  Therefore, it is possible to notify the player that it has been detected that the game ball has won immediately before the power is turned off.
[0009]
  In the invention according to claim 3, the claim2In the described pachinko machine, a prize ball data storage medium for storing data indicating the number of prize balls to be paid out;The system reset signalThe main substrateSend toAfterBefore sending the system reset signal to the payout control board,The technical means is provided which comprises access prohibiting means for prohibiting access to the prize ball data storage medium for a predetermined time.
[0010]
  In other words, the access prohibition meansMain boardSince the access to the prize ball data storage medium is prohibited for a predetermined time after the above control is finished, the data indicating the number of prize balls is not rewritten after the control of the main control circuit is finished.
[0011]
According to a fourth aspect of the present invention, in the pachinko machine according to the third aspect, a technical means is used in which a backup power source for backing up data stored in the prize ball data storage medium is provided.
[0012]
In other words, even if the power is shut off, the data stored in the prize ball data storage medium can be backed up, so when the power is restored, the data stored in the prize ball data storage medium It is possible to pay out an exact number of prize balls based on.
[0019]
DETAILED DESCRIPTION OF THE INVENTION
[First Embodiment]
Hereinafter, embodiments of a pachinko machine according to the present invention will be described with reference to the drawings. In the following embodiments, as a pachinko machine according to the present invention, a so-called first type pachinko machine will be described as an example.
[Overall main configuration]
First, the main configuration of the pachinko machine of this embodiment will be described with reference to FIG. FIG. 1 is an explanatory view of the pachinko machine of this embodiment as viewed from the front.
The pachinko machine 10 is provided with a front frame 11 that can be opened and closed. A metal frame 12 is attached to the front frame 11 so that the glass frame 13 can be opened and closed. Installed on. A game board 14 is provided inside the glass frame 13. At the lower right of the front frame 11, a launching handle 15a for operating a launching motor (shown by reference numeral 15e in FIG. 3) that launches a game ball to the gaming board 14 is rotatably attached. A guide rail 16 for guiding the launched game ball to the game area is provided on the left side. The firing handle 15a is provided with a firing stop button 15b for stopping the firing operation.
[0020]
On the right side of the front frame 11, a keyhole decoration 17 having a keyhole 15 for inserting a key for opening and closing the glass frame 13 is provided, and a frame lamp 18 a is provided above the front frame 11. A front plate 19 is provided under the glass frame 13, and a prize ball / rental supply port 20a through which a prize ball and a rental ball are supplied is formed on the upper left side of the front plate 19. On the supply side of the prize ball / rental supply port 20a, an upper tray 20 for storing the prize balls and rental balls supplied from the prize ball / rental supply port 20a is attached. Below the upper tray 20, there is formed a discharge port 21 a for discharging prize balls that have flowed beyond the capacity of the upper tray 20 and game balls discharged from the upper tray 20 by operating the upper tray ball removal lever 20 b. Has been. A lower tray 21 is provided on the discharge side of the discharge port 21a to store the game balls discharged from the discharge port 21a. Further, on the left side of the front frame 11, an external gaming machine device portion 22 such as a prepaid card unit having a slit 22 a for inserting a prepaid card is provided.
[0021]
[Main configuration of game board 14]
Next, the main configuration of the game board 14 will be described with reference to FIG.
A center case 30 is provided in the approximate center of the game board 14. The center case 30 has a winning symbol 31, a normal symbol display device 34 composed of three LEDs, and a normal symbol memory display LED 35 composed of four LEDs for displaying the number of times the normal symbol display device 34 is operated. A special symbol display device 32 that variably displays a plurality of symbols, for example, special symbols of 0 to 9 on the liquid crystal display, and four LEDs that display the number of start times of the special symbol display device 32. The special symbol memory display LED 36 is provided.
[0022]
Normal symbol operating gates 26 and 26 for operating the normal symbol display device 34 are provided on the left and right sides of the center case 30. A first type starting port 27 having a function of operating the special symbol display device 32 is provided below the center case 30, and a stop symbol of the normal symbol display device 34 is provided below the first type starting port 27. An ordinary electric accessory 28 is provided that opens both wings when the symbol becomes a winning symbol. The opened ordinary electric accessory 28 has a function of starting the operation of the special symbol display device 32 as with the first type starting port 27. Below the ordinary electric accessory 28, there is provided a variable winning device 40 that operates when the stop symbol of the special symbol display device 32 becomes a winning symbol.
[0023]
The variable prize device 40 is provided with a door-type big prize opening 41 that is opened when a hit occurs, and is openable and closable. Lower prize holes 29 and 29 are provided on both sides of the big prize prize opening 41, respectively. It has been. Further, inside the special winning opening 41, a specific area 42 having a function of continuously opening the special winning opening 41 and a specific area switch for detecting a game ball that has passed through the specific area 42 (reference numeral 42a in FIG. 3). And a large winning opening switch (denoted by reference numeral 43a in FIG. 3) for counting the number P of game balls won in the large winning opening 41.
[0024]
In addition, the game board 14 includes windmills 23 and 23, sleeve winning openings 24 and 24, corner decoration lamps 18b and 18b, a winning lamp 18c that lights when winning, and a ball breaking lamp 18d that lights when the ball runs out, Side decoration lamps 18e, 18e and an out port 45 for collecting game balls that have not won a prize as out balls are provided. In addition, many nails 28 are driven into the game board 14, and the game balls launched on the game board 14 fall while dancing between the nails 28.
[0025]
[Electric configuration of pachinko machine 10]
Next, the electrical configuration of the pachinko machine 10 will be described with reference to FIG.
The pachinko machine 10 is provided with a main board 100, and a microprocessor 110 is mounted on the main board 100. The microprocessor 110 includes a main CPU 112 that executes control of the game, a ROM 114 that stores various control programs for the main CPU 112 to execute various controls, and a ROM 114 when the main CPU 112 executes the various control programs. A RAM 116 that temporarily stores various data such as the read control program and data related to the big hit that occurs during the game is mounted.
[0026]
The following is electrically connected to the main board 100. Power supply board 80, payout control board 200 for controlling the payout of prize balls, special symbol display device 32, lamp control device 75 for controlling lamps provided on the game board 14, sound for reproducing sound effects during the game, etc. A control device 79, a first-type start port switch 27a for detecting the passing of a game ball through the first-type start port 27, and a computer (not shown) provided with game board information relating to winnings and big wins in a pachinko hall management room, etc. A game frame information terminal board 52, a board surface relay board 51, and a game frame relay board 53.
[0027]
The payout control board 200 is equipped with a microprocessor 210 that operates by inputting a control command sent from the main board 100. The microprocessor 210 includes a sub CPU 212 that controls the payout of prize balls, and the like. A ROM 214 in which various control programs for the sub CPU 212 to execute control such as payout of prize balls are recorded, and a control program read from the ROM 214 when the sub CPU 212 executes various control programs and a prize generated during the game. A RAM 216 for temporarily storing various data such as the number of balls is mounted.
The payout control board 200 is electrically connected to a power supply board 80, a CR connection board 56, a firing motor drive board 15c for driving the firing motor 15e, a game frame information terminal board 52, and a payout relay board 55. Yes.
[0028]
The game frame relay board 53 is electrically connected to a full detection switch 21b and a sensor relay board 54 for detecting that the lower tray 21 is full of prize balls. The sensor relay board 54 is electrically connected to the prize ball payout sensors 62 a and 62 b and the payout relay board 55 provided in the prize ball unit 62. The prize ball unit 62 includes prize ball payout sensors 62a and 62b and a prize ball payout motor 62c. Two prize ball payout mechanisms are provided for efficient prize ball payout, and each payout mechanism is driven by a prize ball payout motor 62c. The prize ball payout sensor 62a is provided in one mechanism, and the prize ball payout sensor 62b is provided in the other mechanism. The detection signals from the winning ball payout sensors 62a and 62b are sent from the sensor relay board 54 to the main board 100 via the game frame relay board 53 and to the payout control board 200 via the payout relay board 55. Then, the sub CPU 212 mounted on the payout control board 200 takes in the detection signals sent from the prize ball payout sensors 62a and 62b, and counts the number of prize balls paid out. For example, every time the detection signal is fetched, the sub CPU 212 subtracts “1” from the value of the area in the RAM 216 that stores 15 prize ball payouts.
[0029]
The payout relay board 55 is electrically connected to a payout cut-out switch 61 that detects the absence of a ball, a prize ball payout motor 62c, and a ball rental unit 63. The following are electrically connected to the board surface relay board 51. Detects winnings in the ordinary electric accessory solenoid 28a for opening and closing the ordinary electric accessory 28, the ordinary symbol display device 34, the gate switch 26a provided in the ordinary symbol actuating gate 26, the big winning opening switch 43a, and the sleeve winning opening 24. The sleeve winning award opening switch 24a, the lower winning award opening switch 29a for detecting a winning in the lower winning award opening 29, the top winning award opening switch 31a for detecting a winning in the top winning award 31 and the large winning opening relay board 50.
[0030]
The special prize opening relay board 50 is electrically connected with a specific area solenoid 42b, a special prize opening solenoid 43b, and a specific area switch 42a.
The power supply board 80 is electrically connected to the CR connection board 56, and the CR connection board 56 includes a frequency display board for displaying the remaining frequency of the prepaid card, a device for reading the prepaid card, and the like. The portion 22 is electrically connected. The power supply board 80 is supplied with power from a main power supply 70 of AC24V (50 Hz / 60 Hz).
In this embodiment, a proximity switch is used as the gate switch 26a, each winning opening switch, and the winning ball payout sensor.
[0031]
(Electrical configuration of the voice control device 79)
Here, the main electrical configuration of the voice control device 79 will be described with reference to FIG.
The voice control device 79 includes a speaker 79a, a speaker relay board 79b, an amplifier 79c, a sound source IC 79d, and a voice control board 79f. The main board 100 sends a control command for instructing the content to be reproduced by the speaker 79a to the CPU 79g mounted on the voice control board 79f when winning or a big hit occurs. The CPU 79g receives the control command sent from the main board 100 via the line 100b and analyzes the type of the received control command according to the computer program stored in the ROM 79h. The analysis result is temporarily stored in the RAM 79i. Stored in
[0032]
Subsequently, the CPU 79g sends the analysis result to the sound source IC 79d. Subsequently, the sound source IC 79d reads sound source data corresponding to the analysis result from the sound source ROM 79e, and converts the read sound source data into an analog audio signal. The audio signal is amplified to a predetermined size by the amplifier 79c and output to the speaker 79a via the speaker relay board 79b. Thereby, the speaker 79a reproduces a sound corresponding to the control command sent from the main board 100, for example, a sound effect at the time of winning a prize or a big hit.
[0033]
[Main hardware configuration]
Next, the main hardware configuration of the pachinko machine 10 will be described with reference to FIG. Here, a hardware configuration in an interface between the main CPU 112 of the main board 100 and the sub CPU 212 of the payout control board 200 will be described as an example.
Various control commands output from the main CPU 112 of the main board 100 are output to the output port 120 via the main CPU bus 118, and the output various control commands are output to the output buffer 126 via the main CPU parallel output port 124. Are temporarily stored in the input buffer 220 connected to the sub CPU 212. When the transfer signal output from the main CPU 112 is input from the main CPU bus 118 to the trigger input (TRG2) 226 of the sub CPU 212 via the output port 122, the output buffer 128, and the input buffer 222, the input buffer 220 is input. Various stored control commands are taken into the input port 224 of the sub CPU 212 via the sub CPU parallel input port 228. Then, the sub CPU 212 performs analysis such as what the fetched various control commands mean, and outputs a prize ball payout command to the prize ball unit 62 based on the analysis result. Do.
The hardware configuration between the main CPU 112 of the main board 100 and the sub CPU mounted on the board other than the payout control board 200 is the same as that described above.
[0034]
[Main Configuration of Power Supply Board 80, Connection Relationship Between Power Supply Board 80 and Each Board]
Next, the main configuration of the power supply substrate 80 and the connection relationship between the power supply substrate 80 and each substrate will be described with reference to FIGS.
FIG. 6 is an explanatory diagram showing the main configuration of the power supply substrate 80 together with the connection relationship with each substrate, and FIG. 7 is an explanatory diagram showing details of the connection relationship between the power supply substrate 80 and each substrate.
As shown in FIG. 6, the 24V AC current supplied from the main power supply 70 is converted into 32V DC by the rectifier circuit 81 via the fuse F1 and supplied to the main board 100 and the dispensing control board 200, respectively. Further, the direct current of 32V is transformed to 12V by the DC / DC converter 82. The 12V direct current is supplied to the main board 100, the special symbol display device 32, the lamp control device 75, the voice control device 79, and the payout control board 200, respectively. The AC 24V of the main power supply 70 is supplied to the CR connection board 56 by the 24V line 85 through the fuse F2.
[0035]
The direct current of 32V supplied to the main board 100 is supplied to the panel relay board 51 (FIG. 3), and drives the ordinary electric accessory solenoid 28a. The 12V DC supplied to the special symbol display device 32 drives the liquid crystal of the special symbol display, and the 12V DC supplied to the lamp control device 75 is a lamp such as a corner decoration lamp 18b or a prize lamp 18c. Lights up or flashes. The 12V direct current supplied to the voice control device 79 drives the speaker via the voice circuit, and the 12V direct current supplied to the payout control board 200 passes through the payout relay board 55 and the prize ball unit 62 or the rental ball. The unit 63 is supplied to drive the prize ball payout motor 62c and the like. Further, the direct current of 32 V supplied to the payout control board 200 is supplied to the ball rental unit 63 (FIG. 3) via the payout relay board 69, and a solenoid that operates a shutter member that divides the supplied balls into a predetermined number is operated. To drive.
[0036]
The direct current transformed to 12V by the DC / DC converter 82 is transformed to 5V by the DC / DC converter 83, and the direct current of 5V is supplied to the main board 100, the special symbol display device 32, the lamp control device 75, the sound. It is supplied to the control device 79 and the dispensing control board 200, respectively.
The 5V direct current supplied to the main board 100 serves as a driving power supply for the microprocessor 110 (FIG. 3), and the 5V direct current supplied to the payout control board 200 serves as a driving power supply for the microprocessor 210 (FIG. 3). The 5V direct current supplied to the sound control device 79 serves as a driving power source for the CPU 79g and sound source IC 79d mounted on the sound control board 79f (FIG. 4).
[0037]
That is, the power for each board is supplied from a single power board 80, and the power board 80 controls the power for each board. For this reason, even if the board configuration is different for each manufacturing model, it is only necessary to wire a power supply line from the power supply board 80 to each board. Therefore, the power supply path and the transformer circuit of each board are set for each manufacturing model. There is no need to design.
Therefore, since the freedom degree of a board | substrate design can be raised, the manufacture yield of a pachinko machine can be improved. Further, since there is no need to provide a transformer circuit for each substrate, the space of the substrate can be saved.
[0038]
As shown in FIG. 7, the power supply board 80 has a No. 1 for supplying power to the main board 100. 1 to 6 6-pin connectors CN2a are attached, and this connector CN2a is connected to a connector CN1 attached to the main board 100 by a cable L1. A terminal CN2b for connecting to the connector CN2a is attached to one end of the cable L1, and a terminal (not shown) for connecting to the connector CN1 on the main board 100 side is attached to the other end.
Further, the power supply board 80 has a No. for supplying power to the payout control board 200. 1 to 8 8-pin connector CN3a is attached, and this connector CN3a is connected to a connector CN1 attached to the payout control board 200 by a cable L2. A terminal CN3b for connecting to the connector CN3a is attached to one end of the cable L2, and a terminal (not shown) for connecting to the connector CN1 on the payout control board 200 side is attached to the other end. .
[0039]
Further, connectors CN7a, CN4a, CN5a, CN6a, and CN1a are attached to the power supply board 80. The connector CN7a is connected to the CR connection board 56 by a cable L3. A terminal CN7b for connecting to the connector CN7a is attached to one end of the cable L3, and the connector CN2 on the CR connection board 56 side is attached to the other end. A terminal (not shown) for connecting to is attached.
The connector CN4a is connected to a special symbol control board 32a provided on the special symbol display device 32 by a cable L4. A terminal CN4b for connecting to the connector CN4a is attached to one end of the cable L4, and the other end Is attached with a terminal (not shown) for connection with the connector CN1 on the special symbol control board 32a side.
[0040]
The connector CN5a is connected to a lamp control board 75a provided in the lamp control device 75 by a cable L5. A terminal CN5b for connecting to the connector CN5a is attached to one end of the cable L5, and the other end is attached to the other end. A terminal (not shown) for connecting to the connector CN1 on the lamp control board 75a side is attached.
The connector CN6a is connected to a voice control board 79a provided in the voice control device 79 by a cable L6. A terminal CN6b for connecting to the connector CN6a is attached to one end of the cable L6, and the other end is attached to the other end. A terminal (not shown) for connecting to the connector CN1 on the voice control board 79a side is attached. The connector CN1a is connected to the main power supply 70 by a power cord L7, and a terminal CN1b for connecting to the connector CN1a is attached to one end of the power cord L7.
[0041]
Further, since the cables L4 to L6 have the same number of terminal pins, a common cable can be used.
Therefore, it is possible to save the trouble of selecting a cable compared to the case where cables having different numbers of terminals are used, so that the cable connection process can be performed easily and in a short time. In addition, since the number of cables that can be used in common is large, the manufacturing cost can be reduced as compared with the case where several types of cables having different numbers of terminal pins are manufactured.
[0042]
[Voltage monitoring function]
Next, the function of monitoring the voltage of the power supplied from the power supply board 80 to each board will be described with reference to FIGS. 6, 7 and 8B. FIG. 8B is an explanatory diagram showing the main configuration of the power supply voltage monitoring IC.
As shown in FIG. 6, the power supply board 80 is provided with a power supply voltage monitoring IC 84 that monitors the voltage of the power supplied to each board. The power supply voltage monitoring IC 84 detects the voltages of the 32V line 86, the 12V line 87, and the 5V line 88 from the voltage detection lines A1, A2, and A3, respectively.
As shown in FIG. 8B, the power supply voltage monitoring IC 84 converts the voltage detected from the 32V line 86 into a digital signal, and converts the voltage detected from the 12V line 87 into a digital signal. And an A / D conversion circuit 84c for converting a voltage detected from the 5V line 88 into a digital signal. Each A / D conversion circuit is connected to the CPU 84e. The CPU 84e takes in a digital signal output from each A / D conversion circuit and calculates a voltage, and determines a voltage drop based on the calculated value. I do. The CPU 84e is connected to each board, outputs a RESET signal to each board according to the determination result, and resets the board that has dropped to a predetermined voltage.
[0043]
[Data backup function]
Next, a function of backing up data stored in the RAM 216 built in the microprocessor 210 will be described with reference to FIGS. 6 and 8A. FIG. 8A is an explanatory diagram showing a connection relationship between the power supply substrate 80 and the microprocessor 210. In the following description, the sub board means each board such as the voice control board 79f other than the main board 100 and the payout control board 200.
As shown in FIG. 6, a diode D1 is connected in series to a power supply line 83a connecting the DC / DC converter 83 and the payout control board 200, and a capacitor C1 serving as a backup power supply is connected to the output side of the diode D1. Are connected in parallel. The capacitor C1 is charged by a 5V direct current supplied from the DC / DC converter 83. The discharge current of the capacitor C1 is supplied to the built-in RAM backup power supply terminal VBB of the microprocessor 210 via the backup power supply line L2a in the cable L2, as shown in FIG. 8A.
[0044]
Also, as shown in FIG. 8A, one of the outputs of the voltage monitoring IC 84 is connected to an NMI (non-maskable interrupt) terminal of the microprocessor 210.
Here, the connector CN3b (FIG. 7) attached to one end of the cable L2 is removed from the connector CN3a provided on the power supply board 80, or a connector (not shown) attached to the other end of the cable L2 is discharged. By removing the connector CN1 (FIG. 7) on the control board 200 side, the supply of the backup power from the capacitor C1 can be stopped. As a result, even when data important for paying out a prize ball stored in the RAM 216 is rewritten due to static noise or fraud, the supply of backup power can be stopped quickly and easily. Loss due to data rewriting can be minimized.
In this embodiment, the capacitor C1 is an electric double layer capacitor having a nominal capacitance of 0.1 F and a rated voltage of 5.5V. The cables L1 to L6 are FPCs (flexible printed circuits).
[0045]
[Main control of power supply and payout control board]
Next, power control of each board and main control of the payout control board 200 will be described with reference to FIGS.
FIG. 9 is a flowchart showing the flow of program start processing executed by the sub CPU 212, and FIG. 10 is a flowchart showing the flow of main program processing executed by the sub CPU 212. FIG. 11 is a flowchart showing the flow of command input processing executed by the sub CPU 212, and FIG. 12 is a flowchart showing the flow of NMI interrupt processing executed by the sub CPU 212. FIG. 13 is a timing chart showing the rise and fall of the power supply of each substrate.
[0046]
(Power up)
When the main power supply 70 (FIG. 6) is started, 5V power is supplied from the DC / DC converter 83 to each board. When the voltage exceeds the minimum operating voltage of the voltage monitoring IC connected to the microprocessor mounted on each board, a system reset signal (low level) is output and stabilized on all boards. Subsequently, after a time Trs from when the 5V power supply reaches the voltage Vus, the system reset signal of the sub-substrate is canceled (low level → high level), and control of each sub-substrate is started. At this time, the CPU 79g mounted on the voice control board 79f starts its control after checking its own function.
Then, 12V power is supplied to each board from the DC / DC converter 82, and the system reset signal of the payout control board 200 is canceled after a time Trh after the 12V power reaches the voltage Vuh, and the sub CPU 212 (FIG. 8A). Performs security checks. In this security check, it is checked whether there is any abnormality in the computer program recorded in the ROM 214. Subsequently, when the security check is finished, the sub CPU 212 starts operation.
[0047]
(Program start processing of sub CPU 212)
Here, a program start process executed by the sub CPU 212 will be described with reference to FIG.
The sub CPU 212 sets the interrupt prohibition (step (hereinafter abbreviated as S) 10), and sets the stack pointer for holding the address of the main routine at the bottom of the address when shifting from the main routine to the subroutine (S12). ). Subsequently, the sub CPU 212 sets access permission to the RAM 216 (S14), and sets mode 2 to the interrupt mode (S16). Subsequently, the sub CPU 212 sets an address used in mode 2 in the interrupt register (S18), determines whether the check data in the RAM 216 is correct, for example, whether it is A5A5H (S20), and the check data is correct. If this is the case (S20: Yes), the area other than the backup area in the RAM 216 is cleared to 0 (initialized). If the check data is not correct (S20: No), all areas in the RAM 216 (for example, 256 bytes) are cleared to 0. (Initialization) and check data (for example, A5A5H) is stored (S24).
[0048]
Subsequently, the sub CPU 212 performs initial setting of built-in devices such as a watch dog timer that is a timer for monitoring the runaway of the sub CPU 212 (S26), and performs initial setting of the work area (S28). Subsequently, the sub CPU 212 sets an interrupt permission (S30), and proceeds to an infinite loop that repeats this S30.
Then, as shown in FIG. 13, the system reset signal of the main board 100 is canceled after a time Trm after the 12V power supply reaches the voltage Vum, and the main CPU 112 of the main board 100 starts operation after executing the security check. At this stage, the pachinko machine 10 is in a playable state.
As described above, since the control can be started in the order of the sub board, the payout control board 200, and the main board 100, omission of command reception from the main board 100 occurs in all the boards managed by the main board 100. There is nothing to do.
In particular, since the special symbol display device 32 that inputs a control command from the main board 100 can start control before the main board 100 that outputs the control command, the special symbol display device 32 starts from the main board 100. There is no possibility that some or all of the output control commands cannot be input.
[0049]
(Main program processing of sub CPU 212)
Here, a flow of main program processing executed by the sub CPU 212 of the payout control board 200 will be described with reference to FIG.
This main program process is executed by a channel 3 interrupt of a CTC (timer counter) 218 (FIG. 8A). The sub CPU 212 sets the interrupt permission (S100), and restarts the watchdog timer (S200). Subsequently, the sub CPU 212 performs data and command output processing (S300), input processing (S400), storage of the number of prize balls to be paid out and prize ball processing (S500) such as a payout command, and the CR connection board 56 (FIG. 3). A ball rental process (S600) for controlling the ball rental unit 63 based on the data is executed.
[0050]
(Command input processing of sub CPU 212)
Next, the flow of command input processing executed by the sub CPU 212 will be described with reference to FIG.
This command input process is executed by the CTC 218 channel 2 interrupt. The sub CPU 212 inputs a control command such as a payout command sent from the main board 100 (S50), and checks the input control command (S52). For example, the control command is 2 bytes composed of an 8-bit signal, and is distributed to each byte. Subsequently, the sub CPU 212 indicates what the input control command means, for example, a command indicating a payout of five prize balls or a command indicating a payout of 15 prize balls. Analysis is performed (S54), and interrupt permission is set (S56).
In this way, the command input process is assigned to the channel 2 interrupt, and is executed at the second highest priority level following the NMI interrupt process described later. For example, the sub CPU 212 outputs a pulse to the winning ball payout motor 62c. Even when a prize ball payout control command is transmitted from the main board, the analysis of the control command can be performed with priority.
Accordingly, it is possible to eliminate a prize ball payout mistake or a delay in payout of a prize ball due to missed reception of a control command from the main board 100.
[0051]
(Power supply shutdown)
When the main power supply 70 is shut off due to power interruption at the end of pachinko hall operations, power failure, power supply abnormality, etc. and the 12V power supply reaches the voltage Vdm, a system reset signal is generated on the main board 100 (high level → low level). Subsequently, when the 12V power supply reaches a voltage Vdh (for example, 10.3V), an NMI signal is generated, and this NMI signal continues for a period of time Tnmi. Data such as the number of prize balls is backed up in the RAM 216 within the period of time Tnmi. At this time, since the discharge current of the capacitor C1 (FIG. 6) is supplied to the backup power supply terminal VBB (FIG. 8A) of the microprocessor 210, the RAM 216 can maintain storage of data such as prize ball data. it can.
In addition, since the operating voltage of the gate switch 26a and each winning hole switch is set lower than the voltage Vdm at which the main board 100 is reset, even if the voltage of the main board 100 is lowered, Since it is possible to detect passing through the operating port and winning, there is no possibility that the player suffers a disadvantage.
Furthermore, since the operating voltage of the prize ball payout sensors 62a and 62b is set lower than the voltage Vdh that the payout control board 200 resets, even if the payout control board 200 drops to the voltage Vdh, the prize ball The number can be counted accurately.
[0052]
(NMI interrupt processing of sub CPU 212)
Here, the NMI interrupt processing executed by the sub CPU 212 will be described with reference to FIG.
When the NMI signal is generated, the sub CPU 212 sets access prohibition in the access register for the RAM 216 (S70). This interrupt process is executed with the highest priority over other interrupt processes. In other words, by prohibiting access to the RAM 216, the prize ball data stored in the RAM 216 is prevented from being rewritten.
[0053]
For example, when another interrupt process has already been executed at the timing of backing up the RAM 216 and a new interrupt has been prohibited, if the processing time of the other interrupt process becomes longer, the interrupt process is subsequently permitted. Therefore, even if it is attempted to prohibit access to the RAM 216, there is a risk that part or all of the stored contents of the RAM 216 may be destroyed.
Therefore, the contents stored in the RAM 216 are prevented from being destroyed by prohibiting access to the RAM 216 by NMI interrupt processing.
When the time Tnmi elapses, the NMI signal stops, a system reset signal is generated on the payout control board 200, and the payout control board 200 is reset. Subsequently, when the 5V power supply reaches the voltage Vds, a system reset signal is generated on the sub board such as the voice control device 79, and the sub board is reset.
In other words, when the control of the voice output device is finished after the control of the main control circuit is finished, the voice output device cannot receive a control command sent from the main control circuit to the voice output device at least immediately before the power is turned off. Therefore, the voice output device can output the voice even for a short time.
Therefore, it is possible to notify the player that it has been detected that the game ball has won immediately before the power is turned off.
When the power is turned on during the period when the RAM 216 is backed up, the sub CPU 212 refers to the number of prize balls stored in the RAM 216 and drives the prize ball payout motor 62c (FIG. 3) to The prize ball corresponding to the number of balls is paid out.
[0054]
(Power supply monitoring process)
Next, the flow of power supply voltage monitoring processing executed by the CPU 84e provided in the power supply voltage monitoring IC 84 will be described with reference to the flowchart of FIG. Here, a case where the voltage of the 12V line 87 is monitored will be described as an example.
When the CPU 84e takes in a timing signal from a timer (not shown) and determines that it is the timing to detect the power supply voltage (S80: Yes), each A / D conversion circuit is connected via the control line 84f (FIG. 8B). A control signal is sent to (S82). Each A / D conversion circuit that has taken in the control signal takes in a current from each voltage line, converts the voltage value of the taken-in current into a digital signal, and sends it to the CPU 84e.
[0055]
Then, the CPU 84e counts the acquired digital signal to calculate the voltage V2, and determines whether the voltage V2 is equal to or lower than a predetermined voltage (S86). Here, the predetermined voltage is, for example, the minimum operating voltage required for the substrate to function, and is, for example, 10.3 V for a 12V power supply substrate. Subsequently, when the voltage V2 is 10.3 V or less (S86: Yes), the CPU 84e sends a RESET signal to each board functioning by a 12V power supply (S88), and a predetermined location (for example, the pachinko machine 10) Then, the notification LED 89 (FIG. 6) provided on the substrate that transmits the RESET signal or on a place that can be seen from the outside of the pachinko machine 10 is turned on (S90). By turning on the notification LED 89, it is possible to notify that a substrate that has failed due to a decrease in power supply voltage has occurred. For this reason, the treatment for restoring the function of the substrate can be performed at an early stage. When the power supply voltage is restored to a normal voltage, a reset release signal is sent from the power supply voltage monitoring IC 84 to each reset board, the reset state of each board is released, and each board resumes control.
[0056]
As described above, if the pachinko machine 10 according to the first embodiment is used, after the system reset of the voice control device 79 is canceled by using the voltage rise characteristic of the 12V power supply supplied by the DC / DC converter 82. Since the system reset of the main board 100 can be released, there is no possibility that the voice control device 79 cannot input a part or all of the control commands sent from the main board 100.
Therefore, there is no possibility that accurate sound cannot be output.
In addition, when one power supply voltage monitoring IC 84 monitors the power supply voltage of each board and detects an abnormality in a certain voltage, each board to which the voltage is supplied can be reset at the same time, or the reset state can be released. The control timing of each substrate can be controlled with high accuracy. In addition, since it is not necessary to provide a power supply voltage monitoring IC for each board, it is possible to save space for each board.
[0057]
Furthermore, since there is a single power supply means for supplying power to each board, even if the board configuration is different for each manufacturing model, it is only necessary to wire a power supply line from the power board to each board. There is no need to design the power supply path and the transformer circuit of each board for each model.
Therefore, since the freedom degree of a board | substrate design can be raised, the manufacture yield of a pachinko machine can be improved. Further, since there is no need to provide a transformer circuit for each substrate, the space of the substrate can be saved.
Note that voltage monitoring may be performed by the main CPU 112 or the sub CPU 212. In this case, voltage monitoring may be made independent of other processing, or may be interrupt processing.
[0058]
[Second Embodiment]
Next, a pachinko machine according to a second embodiment of the invention will be described with reference to FIGS.
The pachinko machine according to the second embodiment is characterized in that the control start and control end of each substrate is performed in software.
FIG. 15 is an explanatory diagram showing the main configuration of a substrate control IC that controls each substrate. 16 is a flowchart showing the flow of control start processing executed by the CPU 302 shown in FIG. 15, and FIG. 17 is a flowchart showing the flow of control end processing executed by the CPU 302.
[0059]
As shown in FIG. 15, the board control IC 300 converts voltages taken from the 12V line and the 5V line into digital signals using the A / D conversion circuits 84b and 84c, respectively. The digital signal is taken in, the voltage values are calculated according to the computer program stored in the ROM 304, and the control start order and control end order of each board are controlled. The RAM 306 is used for temporary storage of calculation values of the work area or the CPU 302. The CPU 302 sends a reset signal or a reset release signal to each board when the program is executed.
[0060]
(Control start processing)
When the CPU 302 detects that power is supplied from the main power supply 70 (S700: Yes) and detects that the voltage V1 taken from the 5V line 88 has risen to 5V (S702: Yes), the system is transferred to each board. A reset signal is sent (S704). Subsequently, when the CPU 302 detects that the elapsed time T1 after sending the system reset signal to each board has reached a preset time Trs (S706: Yes), the system sending it to the sub board. The reset signal is released (S708). Subsequently, the CPU 302 detects that the voltage V2 fetched from the 12V line 87 has risen to the voltage Vus (S710: Yes), and an elapsed time T2 after the voltage V2 has risen to the voltage Vus is preset. When it is detected that Trh has been reached (S712: Yes), the system reset signal sent to the payout control board 200 is canceled (S714).
[0061]
Subsequently, the CPU 302 detects that the voltage V2 has increased to the voltage Vum (S716: Yes), and that the elapsed time T3 after the voltage V2 has increased to the voltage Vum has reached a preset time Trm. When detected (S718: Yes), the system reset signal sent to the main board 100 is canceled (S720).
As described above, the CPU 302 can control the control start timing of each substrate by detecting the voltages of the 5V line 88 and the 12V line 87.
Further, by changing the times Trs, Trh, Trm and voltages Vus, Vum set in the computer program, the control start timing of each substrate can be easily changed.
[0062]
(Control end processing)
The CPU 302 detects that the power supply from the main power supply 70 has been stopped (S800: Yes), and detects that the voltage V2 taken from the 12V line 87 has dropped to a preset voltage Vdm (S802: Yes), a system reset signal is sent to the main board (S804). Subsequently, the CPU 302 detects that the voltage V2 has decreased to a preset voltage Vdh (S806: Yes), and an elapsed time T3 after the voltage V2 has decreased to the voltage Vdh is a preset time Tnmi. When it is detected that the value has been reached (S808: Yes), a system reset signal is sent to the payout control board 200 (S810). Note that the above-mentioned NMI interrupt processing is executed at the timing when the voltage V2 drops to the voltage Vdh, and the backup processing of the RAM 216 is executed during the time Tmni.
[0063]
Subsequently, when the CPU 302 detects that the voltage V1 taken from the 5V line 88 has dropped to the preset voltage Vds (S812: Yes), it sends a system reset signal to the sub-board (S814).
Thus, the CPU 302 can control the control end timing of each substrate by detecting the voltages of the 5V line 88 and the 12V line 87.
In addition, by changing the voltages Vdm and Vds set in the computer program, the control end timing of each board can be easily changed. Further, the timing for executing the NMI interrupt process can be changed by changing the voltage Vdh, and the period for performing the backup process can be changed by changing the time Tnmi.
Note that the above-described control start process or control end process may be executed by the main CPU 112, the sub CPU 212, or a CPU provided on the sub board.
[0064]
[Correspondence between each claim and embodiment]
  S70 of FIG. 12 executed by the sub CPU 212 functions as an access prohibition unit according to claim 3.
[Brief description of the drawings]
FIG. 1 is an explanatory view of a pachinko machine according to an embodiment of the present invention as seen from the front.
2 is an explanatory diagram showing a main configuration of a game board 14 provided in the pachinko machine 10 shown in FIG.
FIG. 3 is an explanatory diagram showing the electrical configuration of the pachinko machine 10 in blocks.
FIG. 4 is an explanatory diagram showing a main electrical configuration of the voice control device 79;
FIG. 5 is an explanatory diagram showing a main hardware configuration of the pachinko machine 10;
FIG. 6 is an explanatory diagram showing a main configuration of a power supply substrate 80 together with connection relations with each substrate.
FIG. 7 is an explanatory diagram showing details of a connection relationship between a power supply substrate 80 and each substrate.
8A is an explanatory diagram showing a connection relationship between the power supply substrate 80 and the microprocessor 210, and FIG. 8B is an explanatory diagram showing a main configuration of the power supply voltage monitoring IC. .
FIG. 9 is a flowchart showing a flow of a program start process executed by a sub CPU 212;
FIG. 10 is a flowchart showing a flow of main program processing executed by a sub CPU 212;
FIG. 11 is a flowchart showing the flow of command input processing executed by a sub CPU 212;
FIG. 12 is a flowchart showing a flow of NMI interrupt processing executed by a sub CPU 212;
FIG. 13 is a timing chart showing the rise and fall of the power supply of each substrate.
FIG. 14 is a flowchart showing a flow of a power supply voltage monitoring process executed by a CPU 84e.
FIG. 15 is an explanatory diagram showing a main configuration of a substrate control IC that controls each substrate;
16 is a flowchart showing the flow of control start processing executed by CPU 302 shown in FIG.
FIG. 17 is a flowchart showing a flow of control end processing executed by a CPU 302;
[Explanation of symbols]
    10 Pachinko machine
    70 Main power supply
    79 Voice control device
    80 Power supply board
  100 Main board
  110 Microprocessor
  112 Main CPU
  200 Discharge control board
  210 Microprocessor
  212 Sub CPU
  216 RAM (Prize ball data storage medium)
  304 ROM
    C1 capacitor (backup power supply)

Claims

A main board that outputs control commands;
A payout control board that controls the payout of prize balls by inputting a control command output from the main board,
A voice control device that outputs voice when the control command output from the main board is input;
A 5V power supply and a 12V power supply are generated based on the power supplied from the main power supply, and the 5V power supply and the 12V power supply are supplied to the main board, the voice control device, and the payout control board through the 5V line and the 12V line, respectively. A power supply board;
An A / D conversion circuit for converting the voltages taken from the 5V line and the 12V line into digital signals, respectively;
A CPU that takes in each digital signal output from the A / D conversion circuit, calculates each voltage value, and controls the control start order and control end order of the main board, the sound control device, and the payout control board. And
The control of the control start order is
When it is detected that power is supplied from the main power supply to the power supply board, and when it is detected that the voltage V1 taken from the 5V line has increased to 5V, the main board, the voice control device, and the payout control board are supplied. A system reset signal is sent, and when it is detected that an elapsed time T1 from the sending has reached a preset time Trs, the system reset signal sent to the voice control device is canceled ; the payout control when the voltage taken-from 12V line V2 is detected to rise to a voltage V uh, detects that the elapsed time T2 from when the rise reaches a time Trh which is set in advance cancels the system reset signal is sent to the substrate, followed by the voltage V2 is a voltage Vum (V um> V uh) to detect that it has increased, the elapsed time T3 is pre from when the rise Controlled by releasing the system reset signal is sent to the main board when it detects that it has reached has been set to time Trm, voice control system, dispensing control board, that initiates the order control of the main board Pachinko machine characterized by content.

The control of the control end order is as follows:
2. The control content according to claim 1, wherein when the supply of power from the main power supply is detected to be stopped, a system reset signal is transmitted in the order of the main board, the payout control board, and the voice control device. Pachinko machine.

A prize ball data storage medium for storing data indicating the number of prize balls to be paid out;
Access prohibiting means for prohibiting access to the prize ball data storage medium for a predetermined time after sending the system reset signal to the main board and before sending the system reset signal to the payout control board; The pachinko machine according to claim 2 characterized by things.

The pachinko machine according to claim 3, further comprising a backup power source for backing up data stored in the prize ball data storage medium.