JP3857793B2 - オペアンプ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はオペアンプ回路に関し、さらに詳しくいえば、オペアンプ回路の第１極性の入力側ＭＯＳトランジスタと第２極性の入力側ＭＯＳトランジスタとの対称性が崩れることにより発生するオフセット電圧のバラツキを低減するオペアンプ回路に関する。
【０００２】
【従来の技術】
以下で、従来のオペアンプ回路について図面を参照しながら説明する。図３はオペアンプ回路を説明するための回路図であり、図４は当該オペアンプ回路を構成するＭＯＳトランジスタの配置を説明するためのレイアウト図である。また、このようなオペアンプ回路は、特開平７−２７３５６７号公報等に開示されたものがある。
【０００３】
従来のオペアンプ回路の入力側ＭＯＳトランジスタ部分のレイアウトは、ＭＯＳトランジスタを用いたオペアンプ回路の場合、通常は、図４に示すようにＭＯＳトランジスタを配置している。特に、トランジスタサイズが大きい場合には、図４に示すように各ＭＯＳトランジスタＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈを並列接続している。
【０００４】
【発明が解決しようとする課題】
前述した従来のオペアンプ回路のレイアウト方法では、オペアンプ回路の第１極性の入力側ＭＯＳトランジスタと第２極性の入力側ＭＯＳトランジスタとの対称性が崩れると、オフセット電圧が発生する。従って、図４に示すような第１極性（例えば、プラス（＋））の入力側ＭＯＳトランジスタと、第２極性（例えば、マイナス（−））の入力側ＭＯＳトランジスタは、できる限り近づけて配置することで、例えばゲート酸化膜膜厚のバラツキ等による面内バラツキが最小となるように配置する必要がある。また、ゲート電極形成時のマスクずれ等を考慮して、ＭＯＳトランジスタの向きを揃えるのは、絶対条件である。
【０００５】
従って、本発明では面内バラツキが最小となるようにオペアンプ回路を配置することで、オフセット電圧のバラツキの低減化を可能とするオペアンプ回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明は上記従来の欠点に鑑み成されたもので、複数個のＭＯＳトランジスタが並列接続されて成る第１極性の入力部と複数個のＭＯＳトランジスタが並列接続されて成る第２極性の入力部とから成るオペアンプ回路において、 前記複数個のＭＯＳトランジスタは極性の異なるＭＯＳトランジスタ同士がドレイン共通で交互に配置されていることを特徴とするものである。
【０００７】
また、複数個のＭＯＳトランジスタが並列接続されて成る第１極性の入力部と複数個のＭＯＳトランジスタが並列接続されて成る第２極性の入力部とから成るオペアンプ回路において、前記複数個のＭＯＳトランジスタは極性の異なるＭＯＳトランジスタ同士が隣り合わせに配置された１対のＭＯＳトランジスタ群を有し、各ＭＯＳトランジスタ群同士が線対称になるように配置されていることを特徴とするものである。
【０００８】
更に、前記複数個のＭＯＳトランジスタが同極性のＭＯＳトランジスタ毎に所望の最小単位に細分化されていることを特徴とするものである。
【０００９】
【発明の実施の形態】
以下で、本発明に係るオペアンプ回路の実施形態について図面を参照しながら説明する。
図１は本発明の第１の実施形態に係るオペアンプ回路を説明するためのレイアウト図である。
【００１０】
本発明の第１の実施形態に係るオペアンプ回路と従来のオペアンプ回路との相違点は、従来では、図４に示すように第１極性（例えば、プラス（＋））の入力側ＭＯＳトランジスタと第２極性（例えば、マイナス（−））の入力側ＭＯＳトランジスタとをそれぞれ並列に複数個（例えば、４個）ずつ配置していたが、本発明では図１に示すように従来の４個のトランジスタを所望の最小単位（例えば、２個ずつ）に細分化し、プラス（＋）の入力側ＭＯＳトランジスタとマイナス（−）の入力側ＭＯＳトランジスタとをそれぞれ並列に２個ずつ配置し、プラス（＋）の入力側のＭＯＳトランジスタ群Ａ，ＢとＥ，Ｆ及びマイナス（−）の入力側ＭＯＳトランジスタ群Ｃ，ＤとＧ，Ｈとをそれぞれ配線１、２を介してコンタクト３接続したことである。
【００１１】
ここで、例えば、ゲート酸化膜膜厚にバラツキがあり、ＭＯＳトランジスタＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈにおいて、Ａ＝１ｍＡ，Ｂ＝２ｍＡ，Ｃ＝３ｍＡ，Ｄ＝４ｍＡ，Ｅ＝５ｍＡ，Ｆ＝６ｍＡ，Ｇ＝７ｍＡ，Ｈ＝８ｍＡと、右側ほど電流が流れ易くなっていたとする。
この場合、従来の配置方法によるオペアンプ回路では、プラス（＋）側のトータルが１０ｍＡで、マイナス（−）側のトータルが２６ｍＡとなり、そのバラツキ差が１６ｍＡとなる。これに対して、本発明の配置方法によるオペアンプ回路では、プラス（＋）側のトータルが１４ｍＡで、マイナス（−）側のトータルが２２ｍＡとなり、そのバラツキ差が８ｍＡと、従来に比べてオフセット電圧のバラツキを低減することができる。
【００１２】
また、本発明の第２の実施形態のオペアンプ回路について図２に基づき説明する。
図２に示すように本発明の第２の実施形態のオペアンプ回路は、並列接続される複数個のＭＯＳトランジスタを第１の実施形態と同様に、同極性の４個のＭＯＳトランジスタを所望の最小単位（例えば、２個ずつ）に細分化し、プラス（＋）の入力側ＭＯＳトランジスタとマイナス（−）の入力側ＭＯＳトランジスタとをそれぞれ並列に２個ずつ配置し、更にプラス（＋）の入力側のＭＯＳトランジスタ群Ａ，Ｂ及びＧ，Ｈとマイナス（−）の入力側ＭＯＳトランジスタ群Ｃ，Ｄ及びＥ，Ｆとをそれぞれ配線４、５を介してコンタクト３接続する。このように配置することで、プラス（＋）側のトータルが１８ｍＡで、マイナス（−）側のトータルが１８ｍＡとなり、そのバラツキ差が０ｍＡと、理論上はオフセット電圧のバラツキを更に低減することができる。
【００１３】
以上、説明したように本発明によれば、複数個のトランジスタを同極性のＭＯＳトランジスタ毎に所望の最小単位に細分化し、所望の組合せで配置することで、例えば、ゲート酸化膜膜厚のバラツキによるオフセット電圧のバラツキを低減することができる。また、本実施形態では、４個のＭＯＳトランジスタを並列接続して成るオペアンプ回路の入力側ＭＯＳトランジスタに適用したものについて説明したが、当然のことながら、更に多数個のＭＯＳトランジスタを並列接続して成るオペアンプ回路に対しても本発明は適用可能なものである。
【００１４】
更に、本発明の第３の実施形態として、並列接続される複数個のＭＯＳトランジスタから成るＭＯＳトランジスタ群を極性の異なるＭＯＳトランジスタで交互に配置し、更に同極性のＭＯＳトランジスタ同士、即ち、例えばプラス（＋）側のＭＯＳトランジスタＡ，Ｃ，Ｅ及びＧとマイナス（−）側のＭＯＳトランジスタＢ，Ｄ，Ｆ及びＨとを配線を介してコンタクト接続してなるものであっても良く、このように配置することで、プラス（＋）側のトータルが１６ｍＡで、マイナス（−）側のトータルが２０ｍＡとなり、そのバラツキ差が４ｍＡと、この場合にも従来に比べてオフセットバラツキを低減することができる。
【００１５】
【発明の効果】
以上説明したように本発明によれば、第１極性のＭＯＳトランジスタと第２極性のＭＯＳトランジスタとを交互に配置したことで、例えば、ゲート酸化膜膜厚の面内バラツキによるオフセット電圧のバラツキを低減することができる。
また、複数個のトランジスタを同極性のＭＯＳトランジスタ毎に所望の最小単位に細分化し、所望の組合せで配置することで、例えば、ゲート酸化膜膜厚の面内バラツキによるオフセット電圧のバラツキを低減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るオペアンプを説明するレイアウト図である。
【図２】本発明の第２の実施形態に係るオペアンプを説明するレイアウト図である。
【図３】オペアンプを説明するための回路図である。
【図４】従来のオペアンプを説明するレイアウト図である。
【符号の説明】
Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈ：ＭＯＳトランジスタ
１，２，４，５：配線 ３：コンタクト
【発明の属する技術分野】
本発明はオペアンプ回路に関し、さらに詳しくいえば、オペアンプ回路の第１極性の入力側ＭＯＳトランジスタと第２極性の入力側ＭＯＳトランジスタとの対称性が崩れることにより発生するオフセット電圧のバラツキを低減するオペアンプ回路に関する。
【０００２】
【従来の技術】
以下で、従来のオペアンプ回路について図面を参照しながら説明する。図３はオペアンプ回路を説明するための回路図であり、図４は当該オペアンプ回路を構成するＭＯＳトランジスタの配置を説明するためのレイアウト図である。また、このようなオペアンプ回路は、特開平７−２７３５６７号公報等に開示されたものがある。
【０００３】
従来のオペアンプ回路の入力側ＭＯＳトランジスタ部分のレイアウトは、ＭＯＳトランジスタを用いたオペアンプ回路の場合、通常は、図４に示すようにＭＯＳトランジスタを配置している。特に、トランジスタサイズが大きい場合には、図４に示すように各ＭＯＳトランジスタＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈを並列接続している。
【０００４】
【発明が解決しようとする課題】
前述した従来のオペアンプ回路のレイアウト方法では、オペアンプ回路の第１極性の入力側ＭＯＳトランジスタと第２極性の入力側ＭＯＳトランジスタとの対称性が崩れると、オフセット電圧が発生する。従って、図４に示すような第１極性（例えば、プラス（＋））の入力側ＭＯＳトランジスタと、第２極性（例えば、マイナス（−））の入力側ＭＯＳトランジスタは、できる限り近づけて配置することで、例えばゲート酸化膜膜厚のバラツキ等による面内バラツキが最小となるように配置する必要がある。また、ゲート電極形成時のマスクずれ等を考慮して、ＭＯＳトランジスタの向きを揃えるのは、絶対条件である。
【０００５】
従って、本発明では面内バラツキが最小となるようにオペアンプ回路を配置することで、オフセット電圧のバラツキの低減化を可能とするオペアンプ回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明は上記従来の欠点に鑑み成されたもので、複数個のＭＯＳトランジスタが並列接続されて成る第１極性の入力部と複数個のＭＯＳトランジスタが並列接続されて成る第２極性の入力部とから成るオペアンプ回路において、 前記複数個のＭＯＳトランジスタは極性の異なるＭＯＳトランジスタ同士がドレイン共通で交互に配置されていることを特徴とするものである。
【０００７】
また、複数個のＭＯＳトランジスタが並列接続されて成る第１極性の入力部と複数個のＭＯＳトランジスタが並列接続されて成る第２極性の入力部とから成るオペアンプ回路において、前記複数個のＭＯＳトランジスタは極性の異なるＭＯＳトランジスタ同士が隣り合わせに配置された１対のＭＯＳトランジスタ群を有し、各ＭＯＳトランジスタ群同士が線対称になるように配置されていることを特徴とするものである。
【０００８】
更に、前記複数個のＭＯＳトランジスタが同極性のＭＯＳトランジスタ毎に所望の最小単位に細分化されていることを特徴とするものである。
【０００９】
【発明の実施の形態】
以下で、本発明に係るオペアンプ回路の実施形態について図面を参照しながら説明する。
図１は本発明の第１の実施形態に係るオペアンプ回路を説明するためのレイアウト図である。
【００１０】
本発明の第１の実施形態に係るオペアンプ回路と従来のオペアンプ回路との相違点は、従来では、図４に示すように第１極性（例えば、プラス（＋））の入力側ＭＯＳトランジスタと第２極性（例えば、マイナス（−））の入力側ＭＯＳトランジスタとをそれぞれ並列に複数個（例えば、４個）ずつ配置していたが、本発明では図１に示すように従来の４個のトランジスタを所望の最小単位（例えば、２個ずつ）に細分化し、プラス（＋）の入力側ＭＯＳトランジスタとマイナス（−）の入力側ＭＯＳトランジスタとをそれぞれ並列に２個ずつ配置し、プラス（＋）の入力側のＭＯＳトランジスタ群Ａ，ＢとＥ，Ｆ及びマイナス（−）の入力側ＭＯＳトランジスタ群Ｃ，ＤとＧ，Ｈとをそれぞれ配線１、２を介してコンタクト３接続したことである。
【００１１】
ここで、例えば、ゲート酸化膜膜厚にバラツキがあり、ＭＯＳトランジスタＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈにおいて、Ａ＝１ｍＡ，Ｂ＝２ｍＡ，Ｃ＝３ｍＡ，Ｄ＝４ｍＡ，Ｅ＝５ｍＡ，Ｆ＝６ｍＡ，Ｇ＝７ｍＡ，Ｈ＝８ｍＡと、右側ほど電流が流れ易くなっていたとする。
この場合、従来の配置方法によるオペアンプ回路では、プラス（＋）側のトータルが１０ｍＡで、マイナス（−）側のトータルが２６ｍＡとなり、そのバラツキ差が１６ｍＡとなる。これに対して、本発明の配置方法によるオペアンプ回路では、プラス（＋）側のトータルが１４ｍＡで、マイナス（−）側のトータルが２２ｍＡとなり、そのバラツキ差が８ｍＡと、従来に比べてオフセット電圧のバラツキを低減することができる。
【００１２】
また、本発明の第２の実施形態のオペアンプ回路について図２に基づき説明する。
図２に示すように本発明の第２の実施形態のオペアンプ回路は、並列接続される複数個のＭＯＳトランジスタを第１の実施形態と同様に、同極性の４個のＭＯＳトランジスタを所望の最小単位（例えば、２個ずつ）に細分化し、プラス（＋）の入力側ＭＯＳトランジスタとマイナス（−）の入力側ＭＯＳトランジスタとをそれぞれ並列に２個ずつ配置し、更にプラス（＋）の入力側のＭＯＳトランジスタ群Ａ，Ｂ及びＧ，Ｈとマイナス（−）の入力側ＭＯＳトランジスタ群Ｃ，Ｄ及びＥ，Ｆとをそれぞれ配線４、５を介してコンタクト３接続する。このように配置することで、プラス（＋）側のトータルが１８ｍＡで、マイナス（−）側のトータルが１８ｍＡとなり、そのバラツキ差が０ｍＡと、理論上はオフセット電圧のバラツキを更に低減することができる。
【００１３】
以上、説明したように本発明によれば、複数個のトランジスタを同極性のＭＯＳトランジスタ毎に所望の最小単位に細分化し、所望の組合せで配置することで、例えば、ゲート酸化膜膜厚のバラツキによるオフセット電圧のバラツキを低減することができる。また、本実施形態では、４個のＭＯＳトランジスタを並列接続して成るオペアンプ回路の入力側ＭＯＳトランジスタに適用したものについて説明したが、当然のことながら、更に多数個のＭＯＳトランジスタを並列接続して成るオペアンプ回路に対しても本発明は適用可能なものである。
【００１４】
更に、本発明の第３の実施形態として、並列接続される複数個のＭＯＳトランジスタから成るＭＯＳトランジスタ群を極性の異なるＭＯＳトランジスタで交互に配置し、更に同極性のＭＯＳトランジスタ同士、即ち、例えばプラス（＋）側のＭＯＳトランジスタＡ，Ｃ，Ｅ及びＧとマイナス（−）側のＭＯＳトランジスタＢ，Ｄ，Ｆ及びＨとを配線を介してコンタクト接続してなるものであっても良く、このように配置することで、プラス（＋）側のトータルが１６ｍＡで、マイナス（−）側のトータルが２０ｍＡとなり、そのバラツキ差が４ｍＡと、この場合にも従来に比べてオフセットバラツキを低減することができる。
【００１５】
【発明の効果】
以上説明したように本発明によれば、第１極性のＭＯＳトランジスタと第２極性のＭＯＳトランジスタとを交互に配置したことで、例えば、ゲート酸化膜膜厚の面内バラツキによるオフセット電圧のバラツキを低減することができる。
また、複数個のトランジスタを同極性のＭＯＳトランジスタ毎に所望の最小単位に細分化し、所望の組合せで配置することで、例えば、ゲート酸化膜膜厚の面内バラツキによるオフセット電圧のバラツキを低減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るオペアンプを説明するレイアウト図である。
【図２】本発明の第２の実施形態に係るオペアンプを説明するレイアウト図である。
【図３】オペアンプを説明するための回路図である。
【図４】従来のオペアンプを説明するレイアウト図である。
【符号の説明】
Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈ：ＭＯＳトランジスタ
１，２，４，５：配線 ３：コンタクト
Claims (3)
- 複数個のＭＯＳトランジスタが並列接続されて成る第１極性の入力部と複数個のＭＯＳトランジスタが並列接続されて成る第２極性の入力部とから成るオペアンプ回路において、
前記複数個のＭＯＳトランジスタは極性の異なるＭＯＳトランジスタ同士がドレイン共通で交互に配置されていることを特徴とするオペアンプ回路。 - 複数個のＭＯＳトランジスタが並列接続されて成る第１極性の入力部と複数個のＭＯＳトランジスタが並列接続されて成る第２極性の入力部とから成るオペアンプ回路において、
前記複数個のＭＯＳトランジスタは極性の異なるＭＯＳトランジスタ同士が隣り合わせに配置された１対のＭＯＳトランジスタ群を有し、各ＭＯＳトランジスタ群同士が線対称となるように配置されていることを特徴とするオペアンプ回路。 - 前記複数個のＭＯＳトランジスタが同極性のＭＯＳトランジスタ毎に所望の最小単位に細分化されていることを特徴とする請求項１または請求項２に記載のオペアンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33421797A JP3857793B2 (ja) | 1997-12-04 | 1997-12-04 | オペアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33421797A JP3857793B2 (ja) | 1997-12-04 | 1997-12-04 | オペアンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11168327A JPH11168327A (ja) | 1999-06-22 |
| JP3857793B2 true JP3857793B2 (ja) | 2006-12-13 |
Family
ID=18274867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33421797A Expired - Fee Related JP3857793B2 (ja) | 1997-12-04 | 1997-12-04 | オペアンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3857793B2 (ja) |
-
1997
- 1997-12-04 JP JP33421797A patent/JP3857793B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH11168327A (ja) | 1999-06-22 |
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