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JP3863337B2 - Gate driver and power conversion device - Google Patents
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JP3863337B2 - Gate driver and power conversion device - Google Patents

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Description

【０００１】
【発明の属する技術分野】
この発明は、制御入力信号に応答して出力素子をオン／オフ制御するゲートドライバ、及びこのゲートドライバと出力素子とを単一のチップ中に集積化した電力変換装置に関する。
【０００２】
【従来の技術】
図１０は、従来のゲートドライバ及び電力変換装置を示すブロック図である。この回路は、エッジ検出回路１、オン信号発生回路２、オフ信号発生回路３、状態保持回路４、及び出力素子５等で構成されており、破線で囲んだ部分がゲートドライバ１０に相当し、このゲートドライバ１０と出力素子５とで電力変換装置が構成されている。
【０００３】
上記エッジ検出回路１には、制御入力信号と保護動作信号が入力され、制御入力信号の立ち上がりと立ち下がりのエッジを検出する。上記オン信号発生回路２は、上記エッジ検出回路１で検出した制御入力信号の立ち上がりエッジに応答してオン信号を生成し、上記オフ信号発生回路３は、上記エッジ検出回路１で検出した入力信号の立ち下がりエッジに応答してオフ信号を生成する。上記状態保持回路４には、上記オン信号発生回路２から出力されるオン信号、及び上記オフ信号発生回路３から出力されるオフ信号が入力され、これらオン信号とオフ信号とに基づいて上記出力素子５のゲート状態を保持する。すなわち、上記状態保持回路４は、オン信号が入力されたときに上記出力素子５のゲートを駆動してオンさせ、オフ信号が入力されるまでオン状態を保持させる。
【０００４】
上記のような構成において、図１１に示すように、エッジ検出回路１によって制御入力信号の立ち上がりエッジが検出されると（時刻Ｔ１）、オン信号発生回路２からパルス状のオン信号が出力され、出力素子５のゲートが駆動されてオンする。このオン状態は、上記状態保持回路４により保持される。また、エッジ検出回路１によって制御入力信号の立ち下がりエッジが検出されると（時刻Ｔ２）、オフ信号発生回路３からパルス状のオフ信号が出力され、出力素子５のゲート駆動が停止されてオフする。このオフ状態が上記状態保持回路４により保持される。
【０００５】
一方、エッジ検出回路１によって制御入力信号の立ち上がりエッジが検出され（時刻Ｔ３）、出力素子５のゲートが駆動されてオンしている状態で、保護動作信号が立ち上がると、エッジ検出回路１内部で制御入力信号が立ち下がり、この立ち下がりを検出して、オフ信号発生回路３からパルス信号（オフ信号）が出力され（時刻Ｔ４）、出力素子５の駆動が停止されてオフする。
【０００６】
しかしながら、制御入力信号がオフ（“Ｌ”レベル）状態の時に、何らかの要因（ノイズ、出力部電圧変位等）により出力素子５がオンとなる誤動作が発生（時刻Ｔ５）し、この誤動作に起因して保護動作信号が立ち上がっても、制御入力信号は元々“Ｌ”レベルであるため、制御入力信号の立ち下がりエッジは存在せず、オフ信号は発生しない（時刻Ｔ６）。すなわち、保護動作信号に同期してエッジ検出回路１の内部で制御入力信号を“Ｌ”レベルに固定する構成であるので、時刻Ｔ６には制御入力信号が“Ｌ”レベルであり、制御入力信号の立ち下がりエッジが発生しない。よって、オフ信号を発生することができない。この結果、本来オフであるべき出力素子５がオンとなる異常動作を解消できず、出力素子５がオン状態を維持してしまい、破壊至ることもあった。
【０００７】
【発明が解決しようとする課題】
上記のように、制御入力信号の立ち上がりと立ち下がりエッジを検出し、検出したエッジからオン信号とオフ信号を生成し、そのオン信号とオフ信号によって出力素子のゲートの駆動状態を変化させる方式のゲートドライバにおいて、制御入力信号をオン状態からオフ状態に変化させ、その立ち下がりエッジを検出することによって出力素子をオフさせる保護動作においては、制御入力信号がオフの時に、何らかの要因で出力素子がオンとなると、制御入力信号の立ち下がりエッジが存在しないためオフ信号が発生せず、異常動作を解消できずに出力素子が破壊するという問題があった。
【０００８】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、出力素子が誤ってオン状態を保持している場合にも、異常動作を解消でき、出力素子の破壊を防止できるゲートドライバ及び電力変換装置を提供することにある。
【０００９】
【課題を解決するための手段】
この発明の一態様に係るゲートドライバは、制御入力信号の立ち上がりエッジと立ち下がりエッジを検出するエッジ検出回路と、このエッジ検出回路で検出した制御入力信号の立ち上がりエッジまたは立ち下がりエッジに応答して、パルス状のオン信号を生成するオン信号発生回路と、上記エッジ検出回路で検出した制御入力信号の立ち下がりエッジまたは立ち上がりエッジに応答して、パルス状の第１のオフ信号を生成する第１のオフ信号発生回路と、上記オン信号発生回路から出力されるオン信号に応答して出力素子を駆動し、上記オフ信号発生回路から第１のオフ信号が出力されるまで上記出力素子の駆動状態を保持する状態保持回路と、保護動作信号に応答してパルス状の第２のオフ信号を生成し、前記状態保持回路に供給することにより、上記出力素子の駆動を停止させる第２のオフ信号発生回路とを具備し、前記第２のオフ信号発生回路は、前記制御入力信号がオフレベルのときのみ、前記第２のオフ信号を発生させる。
【００１０】
また、上記ゲートドライバにおいて、異常状態を検出する異常検出回路と、この異常検出回路により異常が検出されたときに保護動作信号を発生し、前記第２のオフ信号発生回路に供給する保護動作信号発生回路とを更に具備する。
【００１２】
更に、この発明の一態様に係るゲートドライバは、制御入力信号と保護動作信号が供給され、制御入力信号の立ち上がりエッジと立ち下がりエッジを検出し、上記保護動作信号により保護動作が指示されたときに動作が停止されるエッジ検出回路と、このエッジ検出回路で検出した制御入力信号の立ち上がりエッジまたは立ち下がりエッジに応答して、パルス状のオン信号を生成するオン信号発生回路と、上記エッジ検出回路で検出した制御入力信号の立ち下がりエッジまたは立ち上がりエッジに応答して、パルス状の第１のオフ信号を生成する第１のオフ信号発生回路と、上記オン信号発生回路から出力されるオン信号に応答して出力素子を駆動し、上記第１のオフ信号発生回路から第１のオフ信号が出力されるまで上記出力素子の駆動状態を保持する状態保持回路と、上記制御入力信号と上記保護動作信号に応答してパルス状の第２のオフ信号を生成し、上記状態保持回路に供給することにより上記出力素子の駆動を停止させ、上記制御入力信号で上記出力素子のオフが指示され、且つ上記保護動作信号で保護動作が指示されたときに上記第２のオフ信号を出力する第２のオフ信号発生回路とを具備する。
更にまた、この発明の一態様に係るゲートドライバは、異常状態を検出する異常検出回路と、この異常検出回路により異常が検出されたときに保護動作信号を発生する保護動作信号発生回路と、ハイサイドの制御入力信号、ローサイドの制御入力信号及び上記保護動作信号がそれぞれ入力され、ローサイドの制御入力信号と保護動作信号の状態からハイサイドの制御入力信号の伝達の可否を判断する第１の判定回路と、ハイサイドの制御入力信号、ローサイドの制御入力信号及び上記保護動作信号がそれぞれ入力され、ハイサイドの制御入力信号と保護動作信号の状態からローサイドの制御入力信号の伝達の可否を判断し、ローサイド出力素子を駆動する第２の判定回路と、上記保護動作信号が入力され、保護動作信号の発生に同期してハイサイドオフ信号を生成するためのトリガ信号を生成するトリガ信号発生回路と、このトリガ信号発生回路から出力されるトリガ信号及び上記第１の判定回路の出力信号が供給され、ハイサイド制御入力信号の状態から上記トリガ信号の伝達可否を判断する第３の判定回路と、上記第１の判定回路及び上記第３の判定回路の出力信号が供給され、ハイサイドの制御入力信号の立ち下がり及び上記トリガ信号の立ち下がりを検出し、パルス状のオフ信号を発生するオフ信号発生回路と、上記第１の判定回路の出力信号が供給され、ハイサイドの制御入力信号の立ち上がりを検出し、パルス状のオン信号を発生するオン信号発生回路と、上記オン信号発生回路から出力されるオン信号に応答してハイサイド出力素子を駆動し、上記オフ信号発生回路からオフ信号が出力されるまで上記ハイサイド出力素子の駆動状態を保持する状態保持回路とを具備する。
【００１３】
この発明の一態様に係る電力変換装置は、ゲートドライバと、このゲートドライバによって駆動される出力素子とを単一のチップ中に集積化してなり、上記ゲートドライバは、制御入力信号の立ち上がりエッジと立ち下がりエッジを検出するエッジ検出回路と、このエッジ検出回路で検出した制御入力信号の立ち上がりエッジまたは立ち下がりエッジにより、パルス状のオン信号を生成するオン信号発生回路と、上記エッジ検出回路で検出した制御入力信号の立ち下がりエッジまたは立ち上がりエッジに応答して、パルス状の第１のオフ信号を生成する第１のオフ信号発生回路と、上記オン信号発生回路から出力されるオン信号に応答して出力素子を駆動し、上記第１のオフ信号発生回路から第１のオフ信号が出力されるまで上記出力素子の駆動状態を保持する状態保持回路と、保護動作信号に応答してパルス状の第２のオフ信号を生成し、前記状態保持回路に供給することにより、上記出力素子の駆動を停止させる第２のオフ信号発生回路とを具備し、前記第２のオフ信号発生回路は、前記制御入力信号がオフレベルのときのみ、前記第２のオフ信号を発生させる。
【００１４】
上記電力変換装置において、前記ゲートドライバは、異常状態を検出する異常検出回路と、この異常検出回路により異常が検出されたときに保護動作信号を発生し、前記第２のオフ信号発生回路に供給する保護動作信号発生回路とを更に具備する。
【００１６】
また、この発明の一態様に係る電力変換装置は、ゲートドライバと、このゲートドライバによって駆動されるハイサイド出力素子及びローサイド出力素子とを単一のチップ中に集積化してなり、異常状態を検出する異常検出回路と、この異常検出回路により異常が検出されたときに保護動作信号を発生する保護動作信号発生回路と、ハイサイドの制御入力信号、ローサイドの制御入力信号及び上記保護動作信号がそれぞれ入力され、ローサイドの制御入力信号と保護動作信号の状態からハイサイドの制御入力信号の伝達の可否を判断する第１の判定回路と、ハイサイドの制御入力信号、ローサイドの制御入力信号及び上記保護動作信号がそれぞれ入力され、ハイサイドの制御入力信号と保護動作信号の状態からローサイドの制御入力信号の伝達の可否を判断し、ローサイド出力素子を駆動する第２の判定回路と、上記保護動作信号が入力され、保護動作信号の発生に同期してパルス状のハイサイドオフ信号を生成するためのトリガ信号を生成するトリガ信号発生回路と、このトリガ信号発生回路から出力されるトリガ信号及び上記第１の判定回路の出力信号が供給され、ハイサイド制御入力信号の状態から上記トリガ信号の伝達可否を判断する第３の判定回路と、上記第１の判定回路及び上記第２の判定回路の出力信号が供給され、ハイサイドの制御入力信号の立ち下がり及び上記トリガ信号の立ち下がりを検出し、パルス状のオフ信号を発生するオフ信号発生回路と、上記第１の判定回路の出力信号が供給され、ハイサイドの制御入力信号の立ち上がりを検出し、パルス状のオン信号を発生するオン信号発生回路と、上記オン信号発生回路から出力されるオン信号に応答してハイサイド出力素子を駆動し、上記オフ信号発生回路からオフ信号が出力されるまで上記ハイサイド出力素子の駆動状態を保持する状態保持回路とを具備する。
【００１７】
上記のような構成によれば、制御入力信号の入力が停止されている時に、何らかの原因で出力素子がオンした場合にも、保護動作信号の入力に応答して保護動作時オフ信号発生回路からオフ信号を出力して出力素子をオフすることができる。よって、出力素子が誤ってオン状態を保持している場合にも、異常動作を解消でき、出力素子の破壊を防止できる。
【００１８】
また、上記のような構成によれば、ゲートドライバ内に異常検出回路と保護動作信号発生回路を設けたので、外付けの回路で異常検出回路や保護動作信号発生回路を構成する必要がなく、省スペース化、低コスト化が図れる。
【００１９】
更に、上記のような構成によれば、制御入力信号がオフレベルのときのみ、保護動作時オフ信号発生回路からオフ信号が出力されるので、保護動作時オフ信号発生回路がノイズ等で誤動作しても、出力素子のオン状態を保つことができ、その都度出力素子をオフにすることがなく、本来オンとなるべき出力素子がオフとなる誤動作を起こすのを防止できる。これによって、イミュニティの向上が図れる。
【００２０】
また、上記の構成では、ハイサイド出力素子とローサイド出力素子を用いる場合に、異常検出回路によって異常が検出されたときに、異常動作を起こしている可能性があるハイサイド出力素子側を確実にオフすることができ、異常動作を解消して出力素子の破壊を効果的に防止できる。
【００２１】
更に、上述したような構成によれば、ゲートドライバと出力素子を単一のチップ中に形成するので、電力変換装置の省スペース化、並びに低コスト化が図れる。
【００２２】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
［第１の実施の形態］
図１は、この発明の第１の実施の形態に係るゲートドライバ及び電力変換装置を示すブロック図である。この回路は、エッジ検出回路１’、オン信号発生回路２、オフ信号発生回路３、状態保持回路４、出力素子５及び保護動作時オフ信号発生回路６等で構成されている。破線で囲んだ部分がゲートドライバ１１に相当し、このゲートドライバ１１と出力素子５とで電力変換装置が構成される。
【００２３】
上記エッジ検出回路１’は、制御入力信号の立ち上がりと立ち下がりのエッジを検出するものである。上記オン信号発生回路２はエッジ検出回路１’で検出した制御入力信号の立ち上がり（または立ち下がり）エッジに応答してオン信号を生成し、上記オフ信号発生回路３はエッジ検出回路１’で検出した立ち下がり（または立ち上がり）エッジに応答してオフ信号を生成する。上記保護動作時オフ信号発生回路６には、保護動作信号が入力され、この保護動作信号に応答して保護動作時に出力素子５を強制的にオフするためのオフ信号を生成する。上記状態保持回路４には、上記オン信号発生回路２から出力されるオン信号、上記オフ信号発生回路３から出力されるオフ信号、及び上記保護動作時オフ信号発生回路６から出力されるオフ信号がそれぞれ供給され、これらオン信号とオフ信号とに基づいて上記出力素子５のゲート状態を保持するようになっている。すなわち、上記状態保持回路４は、オン信号が入力されたときに上記出力素子５のゲートを駆動してオンさせ、オフ信号が入力されるまでオン状態を保持させる。
【００２４】
次に、上記図１に示したゲートドライバ１１の動作を図２のタイミングチャートを参照しつつ説明する。まず、エッジ検出回路１’で、制御入力信号（図２ではＨ：オン命令、Ｌ：オフ命令を表す）の立ち上がりエッジと立ち下がりエッジを検出する。立ち上がりエッジを検出した際は、オン信号発生回路２によってオン信号を生成する。同様に、立ち下がりエッジを検出した時は、オフ信号発生回路３によってオフ信号を生成する。状態保持回路４は、上記オン信号とオフ信号が当該回路に入力されない限り、出力素子５のゲートの現在の状態（図２においては、Ｈ：ゲートオン、Ｌ：ゲートオフを表す）を保持する。よって、図２に示すように、時刻Ｔ１に制御入力信号が立ち上がるとオン信号が発生して出力素子５がオンし、時刻Ｔ２に制御入力信号が立ち下がるとオフ信号が発生して出力素子５がオフとなる。以上は、通常の動作である。
【００２５】
次に、保護動作について説明する。時刻Ｔ３に制御入力信号が立ち上がると、オン信号発生回路２からオン信号が出力され、状態保持回路４により出力素子５が駆動されてオンとなる。その後、保護動作信号（図２においては、Ｈ：保護動作時、Ｌ：通常動作時を表す）が時刻Ｔ４に入力されると、保護動作時オフ信号発生回路６でオフ信号が生成されて状態保持回路４に供給される。これによって、状態保持回路４の状態がゲートオフとなり出力素子５がオフする。
【００２６】
次に、制御入力信号が“Ｌ”レベルにある時刻Ｔ５において、ノイズその他の要因で状態保持回路４の状態がゲートオフからゲートオンに反転した場合の動作について述べる。時刻Ｔ５で出力素子５のゲート駆動状態が反転し、これを検知して時刻Ｔ６に保護動作信号が発生すると、この保護動作信号に同期して保護動作時オフ信号発生回路６からオフ信号が出力されて状態保持回路４の状態がゲートオンからゲートオフに強制的に反転される。
【００２７】
以上のように、本実施の形態によれば、出力素子５が誤ってオン状態を維持している場合にも、保護動作信号の入力によって確実に出力素子５のゲートをオフにできるので、異常動作を解消でき、出力素子５の破壊も防止できる。
【００２８】
［第２の実施の形態］
図３は、この発明の第２の実施の形態に係るゲートドライバ及び電力変換装置を示すブロック図である。この回路は、上述した第１の実施の形態のゲートドライバに、異常検出回路７と保護動作信号発生回路８を付加したものである。すなわち、破線で囲んだ部分がゲートドライバ１２に相当し、このゲートドライバ１２と出力素子５とで電力変換装置が構成される。
【００２９】
上記異常検出回路７は、電源電圧の変動、出力素子５の加熱などの温度の異常、及び過電流などの出力素子５に流れる電流の異常を検知するものである。異常検出回路７によって異常が検出されると、保護動作信号発生回路８から保護動作信号が出力される。そして、この保護動作信号に応答して、保護動作時オフ信号発生回路６からオフ信号が出力される。
【００３０】
上述した構成において、出力素子５の基本的な駆動動作、及び保護動作は上記第１の実施の形態と同様である。上記異常検出回路７と保護動作信号発生回路８をゲートドライバ１２内に設けたことにより、別部品で異常検出回路と保護動作信号発生回路を構成する必要がなくなり、ゲートドライバ１２並びに電力変換装置の省スペース化や低コスト化が図れる。
【００３１】
［第３の実施の形態］
図４は、この発明の第３の実施の形態に係るゲートドライバ及び電力変換装置を示すブロック図である。このゲートドライバ１３は、基本的には第１の実施の形態と同様に、エッジ検出回路１、オン信号発生回路２、オフ信号発生回路３、状態保持回路４、出力素子５及び保護動作時オフ信号発生回路６’等で構成されている。そして、上記エッジ検出回路１には、制御入力信号だけでなく保護動作信号が入力され、上記保護動作時オフ信号発生回路６’には保護動作信号だけでなく制御入力信号が入力されるようになっている。
【００３２】
上述した構成において、通常時の動作は上記第１の実施の形態と同様である。そして、制御入力信号が“Ｈ”レベルの時に、保護動作信号が“Ｈ”レベルとなると、図１０に示した従来のゲートドライバと同様に、オフ信号発生回路３によってオフ信号を生成し、出力素子５をオフさせる。これに対し、保護動作時オフ信号発生回路６’は、制御入力信号が“Ｌ”レベルの時に保護動作信号が“Ｈ”レベルになったときのみオフ信号を生成する。
【００３３】
上記第１，第２の実施の形態では、保護動作時オフ信号発生回路６がノイズ等で誤動作した場合に、その都度出力素子５をオフにしてしまい、本来オンとなるべき出力がオフとなる誤動作を起こす可能性がある。しかし、本実施の形態によれば、保護動作時オフ信号発生回路６’がノイズ等で誤動作しても、制御入力信号が“Ｈ”レベルの時は、出力素子５のオン状態を保つことができるので、イミュニティの向上が図れる。
【００３４】
［第４の実施の形態］
図５は、この発明の第４の実施の形態に係る電力変換装置を示すブロック図である。ゲートドライバ１１は、上述した第１の実施の形態と同様に回路構成されており、このゲートドライバ１１と出力素子５とで構成される電力変換装置２０が、単一のチップ中に集積化して形成されている。
【００３５】
上記ゲートドライバ１１及び電力変換装置２０の基本的な動作は、上述した第１の実施の形態と同じである。
【００３６】
このような構成の電力変換装置２０によれば、ゲートドライバ１１と出力素子５とを単一のチップ中に集積形成するので、省スペース化と低コスト化が図れる。
【００３７】
なお、上記第２，第３の実施の形態と同様な回路構成のゲートドライバ１２，１３と出力素子５を単一のチップ中に集積化して電力変換装置を構成しても良いのは勿論である。
【００３８】
［第５の実施の形態］
図６は、この発明の第５の実施の形態に係るゲートドライバ及び電力変換装置を示すブロック図である。この回路は、ハイサイド制御入力信号伝達可否判定回路２１、立ち下がりエッジ検出オフ信号発生回路２２、立ち上がりエッジ検出オン信号発生回路２３、状態保持回路２４、ハイサイド出力素子２５、ローサイド制御入力信号伝達可否判定回路２６、ローサイド出力素子２７、異常検出回路２８、保護動作信号発生回路２９、保護動作時ハイサイドオフ信号生成トリガ信号発生回路３２及び保護動作時ハイサイドオフ信号生成トリガ信号伝達可否判定回路３３等で構成されている。破線で囲んだ部分がゲートドライバ３０に相当し、このゲートドライバ３０とハイサイド出力素子２５及びローサイド出力素子２７とで電力変換装置３１が構成される。この電力変換装置３１は、単一のチップ中に集積化して形成されている。
【００３９】
出力素子がハイサイドとローサイドに分かれている電力変換装置３１では、ハイサイド出力素子２５に対してのみ、立ち下がりエッジ検出オフ信号発生回路２２、立ち上がりエッジ検出オン信号発生回路２３及び状態保持回路２４を要する。なぜなら、ローサイド出力素子２７は接地されているので、制御入力信号がリアルタイムで反映されているからである。
【００４０】
上記ハイサイド制御入力信号伝達可否判定回路２１には、ハイサイドの制御入力信号、ローサイドの制御入力信号及び上記保護動作信号発生回路２９から出力される保護動作信号がそれぞれ入力され、ローサイドの制御入力信号と保護動作信号の状態からハイサイドの制御入力信号の伝達の可否を判断する。また、上記ローサイド制御入力信号伝達可否判定回路２６には、ハイサイドの制御入力信号、ローサイドの制御入力信号及び上記保護動作信号がそれぞれ入力され、ハイサイドの制御入力信号と保護動作信号の状態からローサイドの制御入力信号の伝達の可否を判断し、ローサイド出力素子２７を駆動する。
【００４１】
上記保護動作時ハイサイドオフ信号生成トリガ信号発生回路３２には、上記保護動作信号発生回路２９から出力される保護動作信号が入力され、保護動作信号の発生に同期してハイサイドオフ信号を生成するためのトリガ信号を生成する。このトリガ信号及び上記ハイサイド制御入力信号伝達可否判定回路２１の出力信号は、上記保護動作時ハイサイドオフ信号生成トリガ信号伝達可否判定回路３３に供給され、ハイサイド制御入力信号の状態から上記トリガ信号の伝達可否を判断し、上記立ち下がりエッジ検出オフ信号発生回路２２に供給する。
【００４２】
また、上記立ち下がりエッジ検出オフ信号発生回路２２には、上記ハイサイド制御入力信号伝達可否判定回路２１の出力信号が供給され、ハイサイド制御入力信号の立ち下がりエッジを検出し、オフ信号を発生して状態保持回路２４に供給する。この状態保持回路２４は、立ち上がりエッジ検出オン信号発生回路２３オン信号が供給されたときに、ハイサイド出力素子２５のゲートを駆動してオンさせ、上記立ち下がりエッジ検出オフ信号発生回路２２からオフ信号が供給されるまで上記ゲート駆動状態を保持する。
【００４３】
そして、異常検出回路２８によって、電源電圧の変動、ハイサイド出力素子２５及び／またはローサイド出力素子２７の加熱などの温度の異常、及び過電流などのハイサイド出力素子２５及び／またはローサイド出力素子２７に流れる電流の異常が検知されると、保護動作信号発生回路２９から保護動作信号が出力される。ハイサイド制御入力信号伝達可否判定回路２１によって、ローサイドの制御入力信号と上記保護動作信号の状態からハイサイドの制御入力信号の伝達を停止させ、ハイサイド出力素子２５のゲート駆動を停止してオフさせる。また、ローサイド制御入力信号伝達可否判定回路２６によって、ハイサイドの制御入力信号と上記保護動作信号の状態からローサイドの制御入力信号の伝達を停止させ、ローサイド出力素子２７をオフさせる。
【００４４】
このような構成によれば、制御入力信号がオフ状態（“Ｌ”レベル）の時に、何らかの原因でハイサイド出力素子２５がオンしたときに、たとえハイサイド制御入力信号が“Ｌ”レベルで立ち下がりエッジが存在しなくとも、保護動作信号の入力に応答して保護動作時ハイサイドオフ信号生成トリガ信号伝達可否判定回路３３からトリガ信号を出力して立ち下がりエッジ検出オフ信号発生回路２２を制御することによりハイサイド出力素子２５をオフすることができる。よって、出力素子がハイサイドとローサイドに分かれている場合に、ハイサイド出力素子２５が誤ってオン状態を保持している場合にも異常動作を解消でき、ハイサイド出力素子２５の破壊を防止できる。
【００４５】
また、ゲートドライバ３０内に異常検出回路２８と保護動作信号発生回路２９を設けたので、外付けの回路で異常検出回路や保護動作信号発生回路を構成する必要がなく、省スペース化、低コスト化が図れる。
【００４６】
更に、ゲートドライバ３０とハイサイド出力素子２５及びローサイド出力素子２７を単一のチップ中に形成するので、電力変換装置３１の省スペース化、並びに低コスト化も図れる。
【００４７】
［第６の実施の形態］
図７乃至図９はそれぞれ、この発明の第６の実施の形態に係るゲートドライバ及び電力変換装置について説明するための図である。図７は概略構成を示すブロック図、図８は図７に示した回路における保護動作信号発生回路と保護動作時ハイサイドオフ信号生成トリガ信号発生回路の具体的な構成例を示す回路図、図９は図７に示した回路におけるハイサイド制御入力信号伝達可否判定回路、保護動作時ハイサイドオフ信号生成トリガ信号伝達可否判定回路、立ち下がりエッジ検出オフ信号発生回路、立ち上がりエッジ検出オン信号発生回路、及びローサイド制御入力信号伝達可否判定回路の具体的な構成例を示す回路図である。
【００４８】
この第６の実施の形態は、３相駆動の例を示しており、各相の出力素子がローサイドとハイサイドに分かれている。図７に示すように、保護動作信号発生回路４０には、ハイサイド制御入力信号ＨＵ，ＨＶ，ＨＷとローサイド制御入力信号ＬＸ，ＬＹ，ＬＺ、チップ温度検知回路４１の出力信号、電源電圧検知回路４２の出力信号及び過電流検知回路４３の出力信号等が供給される。上記チップ温度検知回路４１は、チップの温度を検知して過熱状態を判定するものである。上記電源電圧検知回路４２は、電源電圧の低下を検知するものである。また、上記過電流検知回路４３は、出力素子に流れる過電流を検知するものである。これらの検知回路４１，４２，４３は、異常検出回路として働く。
【００４９】
上記各検知回路４１，４２，４３によってチップ温度の上昇や電源電圧の低下、あるいは出力素子に流れる過電流等の異常状態が検知されると、上記保護動作信号発生回路４０から保護動作信号が出力される。この保護動作信号は、保護動作時ハイサイドオフ信号生成トリガ信号発生回路４４、ハイサイド制御入力信号伝達可否判定回路４５，４６，４７、及びローサイド制御入力信号伝達可否判定回路４８，４９，５０にそれぞれ供給される。
【００５０】
上記ハイサイド制御入力信号伝達可否判定回路４５には、上記保護動作信号に加えてハイサイド制御入力信号ＨＵとローサイド制御入力信号ＬＸが入力される。上記ハイサイド制御入力信号伝達可否判定回路４６には、上記保護動作信号に加えてハイサイド制御入力信号ＨＶとローサイド制御入力信号ＬＹが入力される。上記ハイサイド制御入力信号伝達可否判定回路４７には、上記保護動作信号に加えてハイサイド制御入力信号ＨＷとローサイド制御入力信号ＬＺが入力される。一方、上記ローサイド制御入力信号伝達可否判定回路４８には、上記保護動作信号に加えてローサイド制御入力信号ＬＸとハイサイド制御入力信号ＨＵが入力される。上記ローサイド制御入力信号伝達可否判定回路４９には、上記保護動作信号に加えてローサイド制御入力信号ＬＹとハイサイド制御入力信号ＨＶが入力される。上記ローサイド制御入力信号伝達可否判定回路５０には、上記保護動作信号に加えてローサイド制御入力信号ＬＺとハイサイド制御入力信号ＨＷが入力される。
【００５１】
上記各ハイサイド制御入力信号伝達可否判定回路４５，４６，４７の出力信号はそれぞれ、保護動作時ハイサイドオフ信号生成トリガ信号伝達可否判定回路５１，５２，５３に供給される。これら保護動作時ハイサイドオフ信号生成トリガ信号伝達可否判定回路５１，５２，５３にはそれぞれ、上記保護動作時ハイサイドオフ信号生成トリガ信号生成回路４４の出力信号が供給されている。上記回路５１の出力信号は立ち下がりエッジ検出オフ信号発生回路５４と立ち上がりエッジ検出オン信号発生回路５７に供給され、上記回路５２の出力信号は立ち下がりエッジ検出オフ信号発生回路５５と立ち上がりエッジ検出オン信号発生回路５８に供給され、上記回路５３の出力信号は立ち下がりエッジ検出オフ信号発生回路５６と立ち上がりエッジ検出オン信号発生回路５９に供給される。上記立ち下がりエッジ検出オフ信号発生回路５４の出力信号ＵＨＯＦＦと立ち上がりエッジ検出オン信号発生回路５７の出力信号ＵＨＯＮは、状態保持回路６０に供給される。上記立ち下がりエッジ検出オフ信号発生回路５５の出力信号ＶＨＯＦＦと立ち上がりエッジ検出オン信号発生回路５８の出力信号ＶＨＯＮは、状態保持回路６１に供給される。更に、上記立ち下がりエッジ検出オフ信号発生回路５６の出力信号ＷＨＯＦＦと立ち上がりエッジ検出オン信号発生回路５９の出力信号ＷＨＯＮは、状態保持回路６２に供給される。そして、これら状態保持回路６０，６１，６２の出力信号で、各ハイサイド出力素子６３，６４，６５が駆動されるようになっている。
【００５２】
一方、上記各ローサイド制御入力信号伝達可否判定回路４８，４９，５０の出力信号で各ローサイド出力素子６６，６７，６８が駆動される。これらローサイド出力素子６６，６７，６８には、過電流を検出するためのセンス用素子が設けられており、このセンス用素子の出力が上記過電流検知回路４３に供給されて過電流が流れているか否かが検知される。
【００５３】
上記保護動作信号発生回路４０は、図８に示すように、ノアゲート７０〜７３、ナンドゲート７４〜７８、インバータ７９〜８５、キャパシタ８６，８７及び抵抗８８，８９等から構成されている。上記ノアゲート７０の入力端には、ハイサイド制御入力信号ＨＵ，ＨＶ，ＨＷが供給され、上記ノアゲート７１の入力端には、ローサイド制御入力信号ＬＸ，ＬＹ，ＬＷが供給される。上記各ノアゲート７０，７１の出力信号は、ナンドゲート７４の両入力端に供給され、このナンドゲート７４の出力信号がナンドゲート７５の一方の入力端に供給される。このナンドゲート７５の他方の入力端には、図示しない内部電源回路からパワーオンリセット信号が供給される。上記ナンドゲート７５の出力信号は、インバータ７９を介してナンドゲート７６の一方の入力端に供給される。このナンドゲート７６の出力信号は、ナンドゲート７７の一方の入力端に供給される。上記ナンドゲート７７の他方の入力端には過電流検知回路４３の出力信号がインバータ８０を介して供給される。上記ナンドゲート７７の出力端には、抵抗８８の一端が接続されている。この抵抗８８の他端には、インバータ８２の入力端が接続される。また、この抵抗８８の他端と接地点間には、キャパシタ８６が接続されている。上記インバータ８２の出力信号は、インバータ８３を介して上記ナンドゲート７６の他方の入力端に供給されるとともに、インバータ８４を介してノアゲート７３の一方の入力端に供給される。ナンドゲート７８の一方の入力端には上記パワーオンリセット信号が供給され、他方の入力端には電源電圧検知回路４２の出力信号がインバータ８１を介して供給される。このナンドゲート７８の出力信号は、ノアゲート７２の一方の入力端に供給される。このノアゲート７２の他方の入力端には、チップ温度検知回路４１の出力信号が供給される。上記ノアゲート７２の出力端には、抵抗８９の一端が接続されている。この抵抗８９の他端には、インバータ８５の入力端が接続される。また、この抵抗８９の他端と接地点間には、キャパシタ８７が接続されている。上記インバータ８５の出力信号は、上記ノアゲート７３の他方の入力端に供給される。そして、このノアゲート７３の出力端から保護動作信号が出力される。
【００５４】
また、保護動作時ハイサイドオフ信号生成トリガ信号発生回路４４は、Ｐチャネル型ＭＯＳトランジスタ９０、Ｎチャネル型ＭＯＳトランジスタ９１、抵抗９２、キャパシタ９３及びノアゲート９４等から構成されている。上記ノアゲート７３から出力される保護動作信号は、上記ＭＯＳトランジスタ９０，９１のゲートとノアゲート９４の一方の入力端に供給される。上記ＭＯＳトランジスタ９０のソースとバックゲートは、電源Ｖｄ１に接続され、ドレインは抵抗９２の一端に接続される。上記ＭＯＳトランジスタ９１のドレインは、抵抗９２の他端とノアゲート９４の他方の入力端に接続され、ソースとバックゲートは接地されている。上記キャパシタ９３は、上記ＭＯＳトランジスタ９１のソース、ドレイン間に接続されている。そして、上記ノアゲート９４の出力信号が、当該保護動作時ハイサイドオフ信号生成トリガ信号発生回路４４の出力信号（トリガ信号）として、各保護動作時ハイサイドオフ信号生成トリガ信号伝達可否判定回路５１，５２，５３に供給される。
【００５５】
図９に示す如く、ハイサイド制御入力信号伝達可否判定回路４５は、インバータ１００〜１０２とノアゲート１０３で構成されている。上記インバータ１００の入力端には、ハイサイド制御入力信号ＨＵが供給され、このインバータ１００の出力信号は、ノアゲート１０３の第１の入力端に供給される。上記インバータ１０１の入力端には、保護動作信号（ノアゲート７３の出力信号）が供給され、このインバータ１０１の出力信号は、上記ノアゲート１０３の第２の入力端に供給される。このノアゲート１０３の第３の入力端には、ローサイド制御入力信号ＬＸが供給され、その出力がインバータ１０２の入力端に供給される。
【００５６】
同様に、ハイサイド制御入力信号伝達可否判定回路４６は、インバータ１０４〜１０６とノアゲート１０７で構成されている。上記インバータ１０４の入力端には、ハイサイド制御入力信号ＨＶが供給され、このインバータ１０４の出力信号は、ノアゲート１０７の第１の入力端に供給される。上記インバータ１０５の入力端には、保護動作信号が供給され、このインバータ１０５の出力信号は、上記ノアゲート１０７の第２の入力端に供給される。このノアゲート１０７の第３の入力端には、ローサイド制御入力信号ＬＹが供給され、その出力がインバータ１０６の入力端に供給される。
【００５７】
また、ハイサイド制御入力信号伝達可否判定回路４７は、インバータ１０８〜１１０とノアゲート１１１で構成されている。上記インバータ１０８の入力端には、ハイサイドの制御入力信号ＨＷが供給され、このインバータ１０８の出力信号は、ノアゲート１１１の第１の入力端に供給される。上記インバータ１０９の入力端には、保護動作信号が供給され、このインバータ１０９の出力信号は、上記ノアゲート１１１の第２の入力端に供給される。このノアゲート１１１の第３の入力端には、ローサイド制御入力信号ＬＺが供給され、その出力がインバータ１１０の入力端に供給される。
【００５８】
上記保護動作時ハイサイドオフ信号生成トリガ信号伝達可否判定回路５１は、ナンドゲート１２０，１２１で構成されている。ナンドゲート１２０の一方の入力端にはインバータ１００の出力信号が供給され、他方の入力端には上記保護動作時ハイサイドオフ信号生成トリガ信号発生回路４４から出力されるトリガ信号（ノアゲート９４の出力信号）が供給される。このナンドゲート１２０の出力信号は、ナンドゲート１２１の一方の入力端に供給される。このナンドゲート１２１の他方の入力端には、上記インバータ１０２の出力信号が供給される。
【００５９】
同様に、上記保護動作時ハイサイドオフ信号生成トリガ信号伝達可否判定回路５２は、ナンドゲート１２２，１２３で構成されている。ナンドゲート１２２の一方の入力端にはインバータ１０４の出力信号が供給され、他方の入力端には上記トリガ信号が供給される。このナンドゲート１２２の出力信号は、ナンドゲート１２３の一方の入力端に供給される。このナンドゲート１２３の他方の入力端には、上記インバータ１０６の出力信号が供給される。
【００６０】
更に、上記保護動作時ハイサイドオフ信号生成トリガ信号伝達可否判定回路５３は、ナンドゲート１２４，１２５で構成されている。ナンドゲート１２４の一方の入力端にはインバータ１０８の出力信号が供給され、他方の入力端には上記トリガ信号が供給される。このナンドゲート１２４の出力信号は、ナンドゲート１２５の一方の入力端に供給される。このナンドゲート１２５の他方の入力端には、上記インバータ１１０の出力信号が供給される。
【００６１】
上記立ち下がりエッジ検出オフ信号発生回路５４は、Ｐチャネル型ＭＯＳトランジスタ１３０、Ｎチャネル型ＭＯＳトランジスタ１３１、抵抗１３２、キャパシタ１３３及びノアゲート１３４で構成されている。上記ＭＯＳトランジスタ１３０のソースは電源Ｖｄ１に接続され、ドレインは抵抗１３２の一端に接続され、ゲートは上記ナンドゲート１２１の出力端に接続される。上記ＭＯＳトランジスタ１３１のドレインは上記抵抗１３２の他端に接続され、ソースは接地され、ゲートは上記ナンドゲート１２１の出力端に接続される。上記キャパシタ１３３は、上記ＭＯＳトランジスタ１３１のドレイン、ソース間に接続される。上記ノアゲート１３４の一方の入力端は上記ナンドゲート１２１の出力端に接続され、他方の入力端は上記抵抗１３２の他端に接続される。そして、このノアゲート１３４の出力信号ＵＨＯＦＦが状態保持回路６０に供給される。
【００６２】
同様に、上記立ち下がりエッジ検出オフ信号発生回路５５は、Ｐチャネル型ＭＯＳトランジスタ１３５、Ｎチャネル型ＭＯＳトランジスタ１３６、抵抗１３７、キャパシタ１３８及びノアゲート１３９で構成されている。上記ＭＯＳトランジスタ１３５のソースは電源Ｖｄ１に接続され、ドレインは抵抗１３７の一端に接続され、ゲートは上記ナンドゲート１２３の出力端に接続される。上記ＭＯＳトランジスタ１３６のドレインは上記抵抗１３７の他端に接続され、ソースは接地され、ゲートは上記ナンドゲート１２３の出力端に接続される。上記キャパシタ１３８は、上記ＭＯＳトランジスタ１３６のドレイン、ソース間に接続される。上記ノアゲート１３９の一方の入力端は上記ナンドゲート１２３の出力端に接続され、他方の入力端は上記抵抗１３７の他端に接続される。そして、このノアゲート１３９の出力信号ＶＨＯＦＦが状態保持回路６１に供給される。
【００６３】
また、上記立ち下がりエッジ検出オフ信号発生回路５６は、Ｐチャネル型ＭＯＳトランジスタ１４０、Ｎチャネル型ＭＯＳトランジスタ１４１、抵抗１４２、キャパシタ１４３及びノアゲート１４４で構成されている。上記ＭＯＳトランジスタ１４０のソースは電源Ｖｄ１に接続され、ドレインは抵抗１４２の一端に接続され、ゲートは上記ナンドゲート１２５の出力端に接続される。上記ＭＯＳトランジスタ１４１のドレインは上記抵抗１４２の他端に接続され、ソースは接地され、ゲートは上記ナンドゲート１２５の出力端に接続される。上記キャパシタ１４３は、上記ＭＯＳトランジスタ１４１のドレイン、ソース間に接続される。上記ノアゲート１４４の一方の入力端は上記ナンドゲート１２５の出力端に接続され、他方の入力端は上記抵抗１４２の他端に接続される。そして、このノアゲート１４４の出力信号ＷＨＯＦＦが状態保持回路６２に供給される。
【００６４】
上記立ち上がりエッジ検出オン信号発生回路５７は、Ｐチャネル型ＭＯＳトランジスタ１４５、Ｎチャネル型ＭＯＳトランジスタ１４６、抵抗１４７、キャパシタ１４８及びノアゲート１４９で構成されている。上記ＭＯＳトランジスタ１４５のソースは電源Ｖｄ１に接続され、ドレインは抵抗１４７の一端に接続され、ゲートは上記インバータ１０２の出力端に接続される。上記ＭＯＳトランジスタ１４６のドレインは上記抵抗１４７の他端に接続され、ソースは接地され、ゲートは上記インバータ１０２の出力端に接続される。上記キャパシタ１４８は、上記ＭＯＳトランジスタ１４６のドレイン、ソース間に接続される。上記ノアゲート１４９の一方の入力端は上記インバータ１０２の出力端に接続され、他方の入力端は上記抵抗１４７の他端に接続される。そして、このノアゲート１４９の出力信号ＵＨＯＮが状態保持回路６０に供給される。
【００６５】
同様に、上記立ち上がりエッジ検出オン信号発生回路５８は、Ｐチャネル型ＭＯＳトランジスタ１５０、Ｎチャネル型ＭＯＳトランジスタ１５１、抵抗１５２、キャパシタ１５３及びノアゲート１５４で構成されている。上記ＭＯＳトランジスタ１５０のソースは電源Ｖｄ１に接続され、ドレインは抵抗１５２の一端に接続され、ゲートは上記インバータ１０６の出力端に接続される。上記ＭＯＳトランジスタ１５１のドレインは上記抵抗１５２の他端に接続され、ソースは接地され、ゲートは上記インバータ１０６の出力端に接続される。上記キャパシタ１５３は、上記ＭＯＳトランジスタ１５１のドレイン、ソース間に接続される。上記ノアゲート１５４の一方の入力端は上記インバータ１０６の出力端に接続され、他方の入力端は上記抵抗１５２の他端に接続される。そして、このノアゲート１５４の出力信号ＶＨＯＮが状態保持回路６１に供給される。
【００６６】
更に、上記立ち上がりエッジ検出オン信号発生回路５９は、Ｐチャネル型ＭＯＳトランジスタ１５５、Ｎチャネル型ＭＯＳトランジスタ１５６、抵抗１５７、キャパシタ１５８及びノアゲート１５９で構成されている。上記ＭＯＳトランジスタ１５５のソースは電源Ｖｄ１に接続され、ドレインは抵抗１５７の一端に接続され、ゲートは上記インバータ１１０の出力端に接続される。上記ＭＯＳトランジスタ１５６のドレインは上記抵抗１５７の他端に接続され、ソースは接地され、ゲートは上記インバータ１１０の出力端に接続される。上記キャパシタ１５８は、上記ＭＯＳトランジスタ１５６のドレイン、ソース間に接続される。上記ノアゲート１５９の一方の入力端は上記インバータ１１０の出力端に接続され、他方の入力端は上記抵抗１５７の他端に接続される。そして、このノアゲート１５９の出力信号ＷＨＯＮが状態保持回路６２に供給される。
【００６７】
上記ローサイド制御入力信号伝達可否判定回路４８は、インバータ１６０、ノアゲート１６１、抵抗１６２、キャパシタ１６３及びナンドゲート１６４で構成されている。上記ノアゲート１６１の一方の入力端にはハイサイド制御入力信号ＨＵが供給され、他方の入力端にはローサイド制御入力信号ＬＸが上記インバータ１６０を介して供給される。上記ノアゲート１６１の出力端には抵抗１６２の一端が接続され。この抵抗１６２の他端はナンドゲート１６４の一方の入力端に接続される。また、上記抵抗１６２の他端と接地点間には、キャパシタ１６３が接続されている。上記ナンドゲート１６４の他方の入力端には、保護動作信号が供給され、このナンドゲート１６４の出力端からローサイド出力素子６６を駆動する信号ＵＬＤＲＶが出力される。
【００６８】
同様に、上記ローサイド制御入力信号伝達可否判定回路４９は、インバータ１６５、ノアゲート１６６、抵抗１６７、キャパシタ１６８及びナンドゲート１６９で構成されている。上記ノアゲート１６６の一方の入力端にはハイサイド制御入力信号ＨＶが供給され、他方の入力端にはローサイド制御入力信号ＬＹが上記インバータ１６５を介して供給される。上記ノアゲート１６６の出力端には抵抗１６７の一端が接続され。この抵抗１６７の他端はナンドゲート１６９の一方の入力端に接続される。また、上記抵抗１６７の他端と接地点間には、キャパシタ１６８が接続されている。上記ナンドゲート１６９の他方の入力端には、保護動作信号が供給され、このナンドゲート１６９の出力端からローサイド出力素子６７を駆動する信号ＶＬＤＲＶが出力される。
【００６９】
また、上記ローサイド制御入力信号伝達可否判定回路５０は、インバータ１７０、ノアゲート１７１、抵抗１７２、キャパシタ１７３及びナンドゲート１７４で構成されている。上記ノアゲート１７１の一方の入力端にはハイサイド制御入力信号ＨＷが供給され、他方の入力端にはローサイド制御入力信号ＬＺが上記インバータ１７０を介して供給される。上記ノアゲート１７１の出力端には抵抗１７２の一端が接続され。この抵抗１７２の他端はナンドゲート１７４の一方の入力端が接続される。また、上記抵抗１７２の他端と接地点間には、キャパシタ１７３が接続されている。上記ナンドゲート１７４の他方の入力端には、保護動作信号が供給され、このナンドゲート１７４の出力端からローサイド出力素子６８を駆動する信号ＷＬＤＲＶが出力される。
【００７０】
本実施の形態のゲートドライバ及び電力変換装置は、上記図６に示した第５の実施の形態の回路を３相駆動に拡張したものであり、基本的な動作は第５の実施の形態と実質的に同様である。
【００７１】
上記のような構成によれば、３相駆動で且つ出力素子がハイサイドとローサイドに分かれている場合にも、ハイサイド制御入力信号がオフの時に何らかの原因で出力素子がオンしたときに、保護動作信号の入力に応答して保護動作時オフ信号発生回路からオフ信号を出力して出力素子をオフすることができる。よって、ハイサイド出力素子６３，６４，６５が誤ってオン状態を保持している場合に、異常動作を解消でき、ハイサイド出力素子６３，６４，６５の破壊を防止できる。
【００７２】
また、ゲートドライバ内にチップ温度検知回路４１、電源電圧検知回路４２、過電流検知回路４３、保護動作信号発生回路４０を設けたので、外付けの回路を付加する必要がなく、省スペース化、低コスト化が図れる。
【００７３】
更に、ゲートドライバとハイサイド出力素子６３，６４，６５及びローサイド出力素子６６，６７，６８を単一のチップ中に形成すれば、電力変換装置の省スペース化、並びに低コスト化も図れる。
【００７４】
【発明の効果】
以上説明したように、この発明によれば、出力素子が誤ってオン状態を保持している場合にも、異常動作を解消でき、出力素子の破壊を防止できるゲートドライバ及び電力変換装置が得られる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態に係るゲートドライバ及び電力変換装置を示すブロック図。
【図２】図１に示したゲートドライバ及び電力変換装置の動作を説明するためのタイミングチャート。
【図３】この発明の第２の実施の形態に係るゲートドライバ及び電力変換装置を示すブロック図。
【図４】この発明の第３の実施の形態に係るゲートドライバ及び電力変換装置を示すブロック図。
【図５】この発明の第４の実施の形態に係るゲートドライバ及び電力変換装置を示すブロック図。
【図６】この発明の第５の実施の形態に係るゲートドライバ及び電力変換装置を示すブロック図。
【図７】この発明の第６の実施の形態に係るゲートドライバ及び電力変換装置を示すブロック図。
【図８】図７に示した回路における保護動作信号発生回路と保護動作時ハイサイドオフ信号生成トリガ信号発生回路の具体的な構成例を示す回路図。
【図９】図７に示した回路におけるハイサイド制御入力信号伝達可否判定回路、保護動作時ハイサイドオフ信号生成トリガ信号伝達可否判定回路、立ち下がりエッジ検出オフ信号発生回路、立ち上がりエッジ検出オン信号発生回路、及びローサイド制御入力信号伝達可否判定回路の具体的な構成例を示す回路図。
【図１０】従来のゲートドライバ及び電力変換装置を示すブロック図。
【図１１】図１０に示したゲートドライバ及び電力変換装置の動作を説明するためのタイミングチャート。
【符号の説明】
１，１’…エッジ検出回路
２…オン信号発生回路
３…オフ信号発生回路
４，２４，６０，６１，６２…状態保持回路
５…出力素子
６，６’…保護動作時オフ信号発生回路
７，２８…異常検出回路
８，２９…保護動作信号発生回路
１１，１２，１３，３０…ゲートドライバ
２０，３１…電力変換装置
２１，４５，４６，４７…ハイサイド制御入力信号伝達可否判定回路
２２，５４，５５，５６…立ち下がりエッジ検出オフ信号発生回路
２３，５７，５８，５９…立ち上がりエッジ検出オン信号発生回路
２５，６３，６４，６５…ハイサイド出力素子
２６，４８，４９，５０…ローサイド制御入力信号伝達可否判定回路
２７，６６，６７，６８…ローサイド出力素子
２８…異常検出回路
２９，４０…保護動作信号発生回路
３２，４４…保護動作時ハイサイドオフ信号生成トリガ信号発生回路
３３，５１，５２，５３…保護動作時ハイサイドオフ信号生成トリガ信号伝達可否判定回路
４１…チップ温度検知回路
４２…電源電圧検知回路
４３…過電流検知回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a gate driver that controls on / off of an output element in response to a control input signal, and a power conversion device in which the gate driver and the output element are integrated in a single chip.
[0002]
[Prior art]
FIG. 10 is a block diagram showing a conventional gate driver and power converter. This circuit is composed of an edge detection circuit 1, an on signal generation circuit 2, an off signal generation circuit 3, a state holding circuit 4, an output element 5, and the like, and a portion surrounded by a broken line corresponds to the gate driver 10, The gate driver 10 and the output element 5 constitute a power conversion device.
[0003]
The edge detection circuit 1 receives a control input signal and a protection operation signal, and detects rising and falling edges of the control input signal. The on signal generation circuit 2 generates an on signal in response to the rising edge of the control input signal detected by the edge detection circuit 1, and the off signal generation circuit 3 receives the input signal detected by the edge detection circuit 1. An off signal is generated in response to the falling edge of. The state holding circuit 4 receives an ON signal output from the ON signal generation circuit 2 and an OFF signal output from the OFF signal generation circuit 3, and outputs the output based on the ON signal and the OFF signal. The gate state of the element 5 is maintained. That is, the state holding circuit 4 drives the gate of the output element 5 to turn on when an on signal is inputted, and keeps the on state until an off signal is inputted.
[0004]
In the above configuration, as shown in FIG. 11, when the rising edge of the control input signal is detected by the edge detection circuit 1 (time T1), a pulsed on signal is output from the on signal generation circuit 2, The gate of the output element 5 is driven to turn on. This on state is held by the state holding circuit 4. When the falling edge of the control input signal is detected by the edge detection circuit 1 (time T2), a pulsed off signal is output from the off signal generation circuit 3, and the gate drive of the output element 5 is stopped and turned off. To do. This off state is held by the state holding circuit 4.
[0005]
On the other hand, when the rising edge of the control input signal is detected by the edge detection circuit 1 (time T3) and the protection operation signal rises while the gate of the output element 5 is driven and turned on, the edge detection circuit 1 internally The control input signal falls, this fall is detected, a pulse signal (off signal) is output from the off signal generation circuit 3 (time T4), and the drive of the output element 5 is stopped and turned off.
[0006]
However, when the control input signal is off (“L” level), a malfunction occurs (time T5) in which the output element 5 is turned on due to some factor (noise, output voltage displacement, etc.). Even if the protection operation signal rises, the control input signal is originally at the “L” level, and therefore there is no falling edge of the control input signal, and no off signal is generated (time T6). That is, since the control input signal is fixed to the “L” level in the edge detection circuit 1 in synchronization with the protection operation signal, the control input signal is at the “L” level at time T6. No falling edge occurs. Therefore, an off signal cannot be generated. As a result, the abnormal operation of turning on the output element 5 that should be turned off cannot be resolved, and the output element 5 remains on and may be destroyed.
[0007]
[Problems to be solved by the invention]
As described above, the rising and falling edges of the control input signal are detected, the on signal and the off signal are generated from the detected edge, and the driving state of the gate of the output element is changed by the on signal and the off signal. In the gate driver, in the protection operation in which the output element is turned off by changing the control input signal from the on state to the off state and detecting its falling edge, when the control input signal is off, the output element When it is turned on, there is a problem that the output signal is destroyed without the occurrence of an off signal because the falling edge of the control input signal does not exist, and the abnormal operation cannot be resolved.
[0008]
The present invention has been made in view of the circumstances as described above, and the object of the present invention is to eliminate abnormal operation even when the output element is erroneously held in the ON state, and to destroy the output element. It is an object of the present invention to provide a gate driver and a power converter that can be prevented.
[0009]
[Means for Solving the Problems]
  A gate driver according to an aspect of the present invention includes an edge detection circuit that detects a rising edge and a falling edge of a control input signal, and a response to the rising edge or the falling edge of the control input signal detected by the edge detection circuit. An on signal generating circuit for generating a pulsed on signal, and a first for generating a pulsed first off signal in response to a falling edge or a rising edge of the control input signal detected by the edge detecting circuit. OFF signal generating circuit, and the output element is driven in response to the ON signal output from the ON signal generating circuit, and the output element is driven until the first OFF signal is output from the OFF signal generating circuit A state holding circuit that holds the pulse, and generates a pulse-shaped second off signal in response to the protection operation signal, and supplies the second off signal to the state holding circuit More, the second off-signal generator for stopping the driving of the output elementAnd the second off signal generation circuit generates the second off signal only when the control input signal is at an off level.
[0010]
  Also,the aboveIn the gate driver, an abnormality detection circuit for detecting an abnormal state, and a protective operation signal is generated when an abnormality is detected by the abnormality detection circuit,SecondA protection operation signal generation circuit for supplying the off signal generation circuit;It has.
[0012]
  Furthermore, the present inventionAccording to one aspectThe gate driverAn edge detection circuit that is supplied with a control input signal and a protection operation signal, detects a rising edge and a falling edge of the control input signal, and stops operation when the protection operation is instructed by the protection operation signal, and this edge An ON signal generation circuit that generates a pulsed ON signal in response to the rising edge or falling edge of the control input signal detected by the detection circuit, and the falling edge or rising edge of the control input signal detected by the edge detection circuit A first off signal generating circuit for generating a pulse-shaped first off signal in response to the edge; and an output element is driven in response to the on signal output from the on signal generating circuit; A state holding circuit for holding the driving state of the output element until a first off signal is output from the off signal generation circuit of In response to the protection operation signal, a pulsed second off signal is generated and supplied to the state holding circuit to stop driving the output element, and the control input signal instructs the output element to be turned off. And a second off signal generation circuit that outputs the second off signal when a protection operation is instructed by the protection operation signal.
  Furthermore, a gate driver according to an aspect of the present invention is provided by:An abnormality detection circuit that detects an abnormal state, a protection operation signal generation circuit that generates a protection operation signal when an abnormality is detected by the abnormality detection circuit, a high-side control input signal, a low-side control input signal, and the above-described protection Each operation signal is input, and whether or not the high-side control input signal can be transmitted is determined from the state of the low-side control input signal and the protection operation signal.FirstA judgment circuit, a high-side control input signal, a low-side control input signal, and the protection operation signal are input, respectively, and it is determined whether or not the low-side control input signal can be transmitted from the state of the high-side control input signal and the protection operation signal. Drive the low-side output elementSecondA judgment circuit and a trigger signal for generating the high side off signal in synchronization with the generation of the protection operation signal are input.Trigger to generateA signal generation circuit;This triggerTrigger signal output from signal generation circuit and aboveFirstThe output signal of the determination circuit is supplied, and it is determined whether or not the trigger signal can be transmitted from the state of the high-side control input signal.ThirdJudgment circuit and aboveFirstJudgment circuit and aboveThirdThe output signal of the decision circuit is supplied, the falling edge of the high side control input signal andTrigger aboveDetects the falling edge of the signal,PulsedOff signalOff signal generatedGenerator circuit and aboveFirstThe output signal of the judgment circuit is supplied, the rising edge of the high-side control input signal is detected,PulsedON signalGenerated ON signalGenerating circuit;Above signalIn response to the ON signal output from the generation circuit, the high side output element is driven,Above signalA state holding circuit that holds the driving state of the high-side output element until an off signal is output from the generation circuit.It has.
[0013]
  A power conversion device according to an aspect of the present invention includes a gate driver and an output element driven by the gate driver integrated in a single chip, and the gate driver includes a rising edge of a control input signal and An edge detection circuit that detects a falling edge, an ON signal generation circuit that generates a pulsed ON signal based on a rising edge or a falling edge of a control input signal detected by the edge detection circuit, and detection by the edge detection circuit In response to a falling edge or a rising edge of the control input signal, a first off signal generation circuit that generates a pulsed first off signal and a response to an on signal output from the on signal generation circuit. And driving the output element until the first off signal is output from the first off signal generating circuit. A state holding circuit that holds the active state; and a second off signal that is pulsed in response to the protection operation signal and is supplied to the state holding circuit to stop driving of the output element. Off signal generationAnd the second off signal generation circuit generates the second off signal only when the control input signal is at an off level.
[0014]
  the aboveIn the power conversion device, the gate driver detects an abnormal state and generates a protection operation signal when an abnormality is detected by the abnormality detection circuit.SecondA protection operation signal generation circuit for supplying the off signal generation circuit;It has.
[0016]
  In addition, this inventionAccording to one aspectThe power conversion device includes a gate driver, an abnormality detection circuit that detects an abnormal state by integrating a high-side output element and a low-side output element driven by the gate driver in a single chip, and the abnormality detection. A protection operation signal generation circuit that generates a protection operation signal when an abnormality is detected by the circuit, and a high-side control input signal, a low-side control input signal, and the protection operation signal are input, and a low-side control input signal Determines whether the high-side control input signal can be transmitted from the state of the protection operation signalFirstA judgment circuit, a high-side control input signal, a low-side control input signal, and the protection operation signal are input, respectively, and it is determined whether or not the low-side control input signal can be transmitted from the state of the high-side control input signal and the protection operation signal. Drive the low-side output elementSecondThe judgment circuit and the protection operation signal are input, and in synchronization with the generation of the protection operation signalPulsedTrigger signal to generate high side off signalTrigger to generateA signal generation circuit;This trigger signalTrigger signal output from the generator circuit and the aboveFirstThe output signal of the determination circuit is supplied, and it is determined whether or not the trigger signal can be transmitted from the state of the high-side control input signal.ThirdJudgment circuit and aboveFirstJudgment circuit and aboveSecondThe output signal of the decision circuit is supplied, the falling edge of the high side control input signal andthe aboveDetects the falling edge of the trigger signal,PulsedOff signalOff occursA signal generation circuit and the aboveFirstThe output signal of the judgment circuit is supplied, the rising edge of the high-side control input signal is detected,PulsedON signalOccur onA signal generation circuit;Above onIn response to the ON signal output from the signal generation circuit, the high side output element is driven,Above offA state holding circuit that holds the driving state of the high-side output element until an off signal is output from the signal generation circuit.It has.
[0017]
  the aboveAccording to the configuration, even when the input of the control input signal is stopped, even if the output element is turned on for some reason, the off signal generating circuit is turned off during the protection operation in response to the input of the protection operation signal. A signal can be output to turn off the output element. Therefore, even when the output element erroneously holds the ON state, the abnormal operation can be eliminated and the output element can be prevented from being destroyed.
[0018]
  Also, aboveWith this configuration, since the abnormality detection circuit and protection operation signal generation circuit are provided in the gate driver, it is not necessary to configure the abnormality detection circuit or protection operation signal generation circuit with an external circuit, saving space. Cost reduction can be achieved.
[0019]
  Furthermore, the aboveAccording to such a configuration, only when the control input signal is at the off level, the off signal is output from the off signal generation circuit during the protection operation, so even if the off signal generation circuit during the protection operation malfunctions due to noise or the like, The output element can be kept in the on state, and the output element is not turned off each time, and it is possible to prevent a malfunction in which the output element that should be turned on is turned off. As a result, immunity can be improved.
[0020]
  Also,the aboveWith this configuration, when using the high-side output element and the low-side output element, when an abnormality is detected by the abnormality detection circuit, the high-side output element side that may have caused an abnormal operation is surely turned off. It is possible to eliminate abnormal operation and effectively prevent destruction of the output element.
[0021]
  Furthermore,Mentioned aboveAccording to such a configuration, since the gate driver and the output element are formed in a single chip, space saving and cost reduction of the power conversion device can be achieved.
[0022]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
[First Embodiment]
FIG. 1 is a block diagram showing a gate driver and a power converter according to the first embodiment of the present invention. This circuit includes an edge detection circuit 1 ′, an on signal generation circuit 2, an off signal generation circuit 3, a state holding circuit 4, an output element 5, and a protection operation off signal generation circuit 6. A portion surrounded by a broken line corresponds to the gate driver 11, and the gate driver 11 and the output element 5 constitute a power conversion device.
[0023]
The edge detection circuit 1 'detects the rising and falling edges of the control input signal. The on signal generation circuit 2 generates an on signal in response to the rising (or falling) edge of the control input signal detected by the edge detection circuit 1 ′, and the off signal generation circuit 3 is detected by the edge detection circuit 1 ′. An off signal is generated in response to the falling (or rising) edge. The protection operation off signal generation circuit 6 receives a protection operation signal, and generates an off signal for forcibly turning off the output element 5 during the protection operation in response to the protection operation signal. The state holding circuit 4 includes an on signal output from the on signal generation circuit 2, an off signal output from the off signal generation circuit 3, and an off signal output from the off signal generation circuit 6 during the protection operation. Are supplied, and the gate state of the output element 5 is held based on the ON signal and the OFF signal. That is, the state holding circuit 4 drives the gate of the output element 5 to turn on when an on signal is inputted, and keeps the on state until an off signal is inputted.
[0024]
Next, the operation of the gate driver 11 shown in FIG. 1 will be described with reference to the timing chart of FIG. First, the edge detection circuit 1 'detects a rising edge and a falling edge of a control input signal (in FIG. 2, H represents an on command and L represents an off command). When the rising edge is detected, the on signal generation circuit 2 generates an on signal. Similarly, when a falling edge is detected, the off signal generation circuit 3 generates an off signal. The state holding circuit 4 holds the current state of the gate of the output element 5 (in FIG. 2, H: gate on, L: gate off) unless the on signal and the off signal are input to the circuit. Therefore, as shown in FIG. 2, when the control input signal rises at time T1, an on signal is generated and the output element 5 is turned on. When the control input signal falls at time T2, an off signal is generated and the output element 5 is turned on. Is turned off. The above is a normal operation.
[0025]
Next, the protection operation will be described. When the control input signal rises at time T3, an on signal is output from the on signal generation circuit 2, and the output element 5 is driven by the state holding circuit 4 to be turned on. Thereafter, when a protection operation signal (in FIG. 2, H: during protection operation, L: during normal operation) is input at time T4, an off signal is generated by the off signal generation circuit 6 during protection operation. It is supplied to the holding circuit 4. As a result, the state holding circuit 4 is turned off and the output element 5 is turned off.
[0026]
Next, the operation when the state of the state holding circuit 4 is inverted from gate-off to gate-on due to noise or other factors at time T5 when the control input signal is at the “L” level will be described. When the gate drive state of the output element 5 is inverted at time T5 and this is detected and a protection operation signal is generated at time T6, an off signal is output from the off signal generation circuit 6 during protection operation in synchronization with the protection operation signal. Thus, the state of the state holding circuit 4 is forcibly inverted from gate-on to gate-off.
[0027]
As described above, according to the present embodiment, even when the output element 5 is erroneously maintained in the on state, the gate of the output element 5 can be reliably turned off by the input of the protection operation signal. The operation can be eliminated and the destruction of the output element 5 can be prevented.
[0028]
[Second Embodiment]
FIG. 3 is a block diagram showing a gate driver and a power conversion device according to the second embodiment of the present invention. This circuit is obtained by adding an abnormality detection circuit 7 and a protection operation signal generation circuit 8 to the gate driver of the first embodiment described above. That is, a portion surrounded by a broken line corresponds to the gate driver 12, and the gate driver 12 and the output element 5 constitute a power conversion device.
[0029]
The abnormality detection circuit 7 detects abnormalities in the current flowing through the output element 5 such as fluctuations in the power supply voltage, temperature abnormalities such as heating of the output element 5, and overcurrent. When an abnormality is detected by the abnormality detection circuit 7, a protection operation signal is output from the protection operation signal generation circuit 8. In response to the protection operation signal, an off signal is output from the off signal generation circuit 6 during the protection operation.
[0030]
In the configuration described above, the basic drive operation and protection operation of the output element 5 are the same as those in the first embodiment. Since the abnormality detection circuit 7 and the protection operation signal generation circuit 8 are provided in the gate driver 12, it is not necessary to configure the abnormality detection circuit and the protection operation signal generation circuit with separate components. Space saving and cost reduction can be achieved.
[0031]
[Third Embodiment]
FIG. 4 is a block diagram showing a gate driver and a power converter according to the third embodiment of the present invention. The gate driver 13 basically has an edge detection circuit 1, an on signal generation circuit 2, an off signal generation circuit 3, a state holding circuit 4, an output element 5, and an off state during protection operation, as in the first embodiment. The signal generating circuit 6 'is configured. The edge detection circuit 1 receives not only the control input signal but also the protection operation signal, and the protection operation off signal generation circuit 6 ′ receives not only the protection operation signal but also the control input signal. It has become.
[0032]
In the configuration described above, the normal operation is the same as that in the first embodiment. Then, when the protection operation signal becomes “H” level when the control input signal is “H” level, an off signal is generated by the off signal generation circuit 3 as in the conventional gate driver shown in FIG. Element 5 is turned off. On the other hand, the off signal generation circuit 6 ′ at the time of protection operation generates an off signal only when the protection operation signal becomes “H” level when the control input signal is at “L” level.
[0033]
In the first and second embodiments, when the off signal generation circuit 6 in the protection operation malfunctions due to noise or the like, the output element 5 is turned off each time, and the output that should be turned on is turned off. It may cause malfunction. However, according to the present embodiment, even if the off signal generation circuit 6 ′ during the protection operation malfunctions due to noise or the like, the output element 5 can be kept on when the control input signal is at “H” level. As a result, immunity can be improved.
[0034]
[Fourth Embodiment]
FIG. 5 is a block diagram showing a power conversion apparatus according to the fourth embodiment of the present invention. The gate driver 11 has a circuit configuration similar to that of the first embodiment described above, and a power conversion device 20 including the gate driver 11 and the output element 5 is integrated in a single chip. Is formed.
[0035]
The basic operations of the gate driver 11 and the power conversion device 20 are the same as those in the first embodiment described above.
[0036]
According to the power conversion device 20 having such a configuration, the gate driver 11 and the output element 5 are integrally formed in a single chip, so that space saving and cost reduction can be achieved.
[0037]
Of course, the power converter may be configured by integrating the gate drivers 12 and 13 and the output element 5 having the same circuit configuration as those of the second and third embodiments in a single chip. is there.
[0038]
[Fifth Embodiment]
FIG. 6 is a block diagram showing a gate driver and a power converter according to the fifth embodiment of the present invention. This circuit includes a high-side control input signal transmission determination circuit 21, a falling edge detection off signal generation circuit 22, a rising edge detection on signal generation circuit 23, a state holding circuit 24, a high side output element 25, and a low side control input signal transmission. Permission determination circuit 26, low-side output element 27, abnormality detection circuit 28, protection operation signal generation circuit 29, protection operation high-side off signal generation trigger signal generation circuit 32, and protection operation high-side off signal generation trigger signal transmission determination circuit 33 or the like. A portion surrounded by a broken line corresponds to the gate driver 30, and the gate driver 30, the high-side output element 25, and the low-side output element 27 constitute a power conversion device 31. The power conversion device 31 is integrated in a single chip.
[0039]
In the power conversion device 31 in which the output elements are divided into the high side and the low side, only the high side output element 25 has a falling edge detection off signal generation circuit 22, a rising edge detection on signal generation circuit 23, and a state holding circuit 24. Cost. This is because the control input signal is reflected in real time because the low-side output element 27 is grounded.
[0040]
The high-side control input signal transmission determination circuit 21 receives a high-side control input signal, a low-side control input signal, and a protection operation signal output from the protection operation signal generation circuit 29, respectively. Whether or not the high-side control input signal can be transmitted is determined from the state of the signal and the protection operation signal. The low-side control input signal transmission determination circuit 26 receives a high-side control input signal, a low-side control input signal, and the protection operation signal, respectively, and determines the state of the high-side control input signal and the protection operation signal. It is determined whether or not the low-side control input signal can be transmitted, and the low-side output element 27 is driven.
[0041]
The protection operation signal output from the protection operation signal generation circuit 29 is input to the protection operation high side off signal generation trigger signal generation circuit 32, and a high side off signal is generated in synchronization with the generation of the protection operation signal. A trigger signal for generating The trigger signal and the output signal of the high-side control input signal transmission determination circuit 21 are supplied to the high-side off signal generation trigger signal transmission determination circuit 33 during the protection operation, and the trigger is determined based on the state of the high-side control input signal. Whether the signal can be transmitted is determined and supplied to the falling edge detection off signal generation circuit 22.
[0042]
The falling edge detection off signal generation circuit 22 is supplied with the output signal of the high side control input signal transmission availability determination circuit 21 to detect the falling edge of the high side control input signal and generate an off signal. And supplied to the state holding circuit 24. When the rising edge detection ON signal generation circuit 23 is supplied with the ON signal, the state holding circuit 24 drives the gate of the high side output element 25 to turn it ON, and the falling edge detection OFF signal generation circuit 22 turns it OFF. The gate drive state is maintained until a signal is supplied.
[0043]
Then, the abnormality detection circuit 28 causes a power supply voltage fluctuation, a temperature abnormality such as heating of the high-side output element 25 and / or the low-side output element 27, and a high-side output element 25 and / or a low-side output element 27 such as an overcurrent. When the abnormality of the current flowing through the sensor is detected, a protection operation signal is output from the protection operation signal generation circuit 29. The high-side control input signal transmission availability determination circuit 21 stops the transmission of the high-side control input signal from the state of the low-side control input signal and the protection operation signal, and stops the gate drive of the high-side output element 25 and turns it off. Let Further, the low-side control input signal transmission possibility determination circuit 26 stops the transmission of the low-side control input signal from the state of the high-side control input signal and the protection operation signal, and turns off the low-side output element 27.
[0044]
According to such a configuration, when the high-side output element 25 is turned on for some reason when the control input signal is in the off state (“L” level), the high-side control input signal rises at the “L” level. Even if there is no falling edge, the falling edge detection off signal generation circuit 22 is controlled by outputting a trigger signal from the high-side off signal generation trigger signal transmission permission determination circuit 33 in response to the input of the protection operation signal. Thus, the high side output element 25 can be turned off. Therefore, when the output element is divided into the high side and the low side, the abnormal operation can be eliminated even when the high side output element 25 erroneously holds the ON state, and the destruction of the high side output element 25 can be prevented. .
[0045]
Further, since the abnormality detection circuit 28 and the protection operation signal generation circuit 29 are provided in the gate driver 30, it is not necessary to configure the abnormality detection circuit and the protection operation signal generation circuit with an external circuit, so that space saving and cost reduction are achieved. Can be achieved.
[0046]
Furthermore, since the gate driver 30, the high-side output element 25, and the low-side output element 27 are formed in a single chip, space saving and cost reduction of the power converter 31 can be achieved.
[0047]
[Sixth Embodiment]
7 to 9 are diagrams for explaining a gate driver and a power converter according to the sixth embodiment of the present invention. FIG. 7 is a block diagram showing a schematic configuration. FIG. 8 is a circuit diagram showing a specific configuration example of the protection operation signal generation circuit and the protection operation high-side off signal generation trigger signal generation circuit in the circuit shown in FIG. 9 is a circuit for determining whether or not to transmit a high-side control input signal in the circuit shown in FIG. 7, a circuit for determining whether or not to transmit a high-side off signal generation trigger signal during protection operation, a falling edge detection off signal generation circuit, and a rising edge detection on signal generation circuit 2 is a circuit diagram showing a specific configuration example of a low-side control input signal transmission availability determination circuit.
[0048]
This sixth embodiment shows an example of three-phase driving, and the output elements of each phase are divided into a low side and a high side. As shown in FIG. 7, the protection operation signal generation circuit 40 includes high side control input signals HU, HV, HW and low side control input signals LX, LY, LZ, an output signal of the chip temperature detection circuit 41, and a power supply voltage detection circuit. The output signal 42 and the output signal of the overcurrent detection circuit 43 are supplied. The chip temperature detection circuit 41 detects the temperature of the chip and determines an overheated state. The power supply voltage detection circuit 42 detects a decrease in power supply voltage. The overcurrent detection circuit 43 detects an overcurrent flowing through the output element. These detection circuits 41, 42 and 43 function as an abnormality detection circuit.
[0049]
When the detection circuits 41, 42, 43 detect an abnormal state such as an increase in chip temperature, a decrease in power supply voltage, or an overcurrent flowing through an output element, a protection operation signal is output from the protection operation signal generation circuit 40. Is done. This protection operation signal is sent to the high side off signal generation trigger signal generation circuit 44, the high side control input signal transmission availability determination circuits 45, 46, 47, and the low side control input signal transmission availability determination circuits 48, 49, 50 during the protection operation. Supplied respectively.
[0050]
In addition to the protection operation signal, the high side control input signal transmission availability determination circuit 45 receives a high side control input signal HU and a low side control input signal LX. In addition to the protection operation signal, a high side control input signal HV and a low side control input signal LY are input to the high side control input signal transmission availability determination circuit 46. In addition to the protection operation signal, the high-side control input signal transmission availability determination circuit 47 receives a high-side control input signal HW and a low-side control input signal LZ. On the other hand, in addition to the protective operation signal, the low side control input signal LX and the high side control input signal HU are input to the low side control input signal transmission possibility determination circuit 48. In addition to the protection operation signal, the low side control input signal transmission availability determination circuit 49 receives a low side control input signal LY and a high side control input signal HV. In addition to the protection operation signal, the low side control input signal LW and the high side control input signal HW are input to the low side control input signal transmission availability determination circuit 50.
[0051]
The output signals of the high-side control input signal transmission possibility determination circuits 45, 46, and 47 are respectively supplied to the high-side off signal generation trigger signal transmission possibility determination circuits 51, 52, and 53 during protection operation. The output signals of the high-side off signal generation trigger signal generation circuit 44 at the time of protection operation are supplied to the high-side off signal generation trigger signal transmission possibility determination circuits 51, 52, and 53 at the time of protection operation, respectively. The output signal of the circuit 51 is supplied to a falling edge detection off signal generation circuit 54 and a rising edge detection on signal generation circuit 57, and the output signal of the circuit 52 is supplied to a falling edge detection off signal generation circuit 55 and a rising edge detection on signal. The output signal from the circuit 53 is supplied to a falling edge detection off signal generation circuit 56 and a rising edge detection on signal generation circuit 59. The output signal UHOFF of the falling edge detection off signal generation circuit 54 and the output signal UHON of the rising edge detection on signal generation circuit 57 are supplied to the state holding circuit 60. The output signal VHOFF of the falling edge detection off signal generation circuit 55 and the output signal VHON of the rising edge detection on signal generation circuit 58 are supplied to the state holding circuit 61. Further, the output signal WHOFF of the falling edge detection off signal generation circuit 56 and the output signal WHON of the rising edge detection on signal generation circuit 59 are supplied to the state holding circuit 62. The high side output elements 63, 64, 65 are driven by the output signals of the state holding circuits 60, 61, 62.
[0052]
On the other hand, the low-side output elements 66, 67, 68 are driven by the output signals of the low-side control input signal transmission possibility determination circuits 48, 49, 50. These low-side output elements 66, 67, 68 are provided with sensing elements for detecting an overcurrent, and the output of this sensing element is supplied to the overcurrent detection circuit 43 so that an overcurrent flows. Whether or not it is detected.
[0053]
As shown in FIG. 8, the protection operation signal generation circuit 40 includes NOR gates 70 to 73, NAND gates 74 to 78, inverters 79 to 85, capacitors 86 and 87, resistors 88 and 89, and the like. High-side control input signals HU, HV, HW are supplied to the input terminal of the NOR gate 70, and low-side control input signals LX, LY, LW are supplied to the input terminal of the NOR gate 71. The output signals of the NOR gates 70 and 71 are supplied to both input terminals of the NAND gate 74, and the output signal of the NAND gate 74 is supplied to one input terminal of the NAND gate 75. A power-on reset signal is supplied to the other input terminal of the NAND gate 75 from an internal power supply circuit (not shown). The output signal of the NAND gate 75 is supplied to one input terminal of the NAND gate 76 via the inverter 79. The output signal of the NAND gate 76 is supplied to one input terminal of the NAND gate 77. An output signal of the overcurrent detection circuit 43 is supplied to the other input terminal of the NAND gate 77 through the inverter 80. One end of a resistor 88 is connected to the output terminal of the NAND gate 77. The other end of the resistor 88 is connected to the input end of the inverter 82. A capacitor 86 is connected between the other end of the resistor 88 and the ground point. The output signal of the inverter 82 is supplied to the other input terminal of the NAND gate 76 via the inverter 83 and also supplied to one input terminal of the NOR gate 73 via the inverter 84. The power-on reset signal is supplied to one input terminal of the NAND gate 78, and the output signal of the power supply voltage detection circuit 42 is supplied to the other input terminal via the inverter 81. The output signal of the NAND gate 78 is supplied to one input terminal of the NOR gate 72. The output signal of the chip temperature detection circuit 41 is supplied to the other input terminal of the NOR gate 72. One end of a resistor 89 is connected to the output terminal of the NOR gate 72. The other end of the resistor 89 is connected to the input end of the inverter 85. A capacitor 87 is connected between the other end of the resistor 89 and the ground point. The output signal of the inverter 85 is supplied to the other input terminal of the NOR gate 73. A protection operation signal is output from the output terminal of the NOR gate 73.
[0054]
Further, the high-side off signal generation trigger signal generation circuit 44 during the protection operation is composed of a P-channel MOS transistor 90, an N-channel MOS transistor 91, a resistor 92, a capacitor 93, a NOR gate 94, and the like. The protection operation signal output from the NOR gate 73 is supplied to one input terminal of the gates of the MOS transistors 90 and 91 and the NOR gate 94. The source and back gate of the MOS transistor 90 are connected to the power supply Vd 1, and the drain is connected to one end of the resistor 92. The drain of the MOS transistor 91 is connected to the other end of the resistor 92 and the other input end of the NOR gate 94, and the source and back gate are grounded. The capacitor 93 is connected between the source and drain of the MOS transistor 91. Then, the output signal of the NOR gate 94 is used as an output signal (trigger signal) of the high-side off signal generation trigger signal generation circuit 44 at the time of protection operation. 52, 53.
[0055]
As shown in FIG. 9, the high-side control input signal transmission availability determination circuit 45 includes inverters 100 to 102 and a NOR gate 103. A high side control input signal HU is supplied to the input terminal of the inverter 100, and an output signal of the inverter 100 is supplied to the first input terminal of the NOR gate 103. A protective operation signal (an output signal of the NOR gate 73) is supplied to the input terminal of the inverter 101, and the output signal of the inverter 101 is supplied to the second input terminal of the NOR gate 103. A low-side control input signal LX is supplied to the third input terminal of the NOR gate 103, and its output is supplied to the input terminal of the inverter 102.
[0056]
Similarly, the high-side control input signal transmission availability determination circuit 46 includes inverters 104 to 106 and a NOR gate 107. A high-side control input signal HV is supplied to the input terminal of the inverter 104, and an output signal of the inverter 104 is supplied to the first input terminal of the NOR gate 107. A protective operation signal is supplied to the input terminal of the inverter 105, and the output signal of the inverter 105 is supplied to the second input terminal of the NOR gate 107. A low-side control input signal LY is supplied to the third input terminal of the NOR gate 107, and its output is supplied to the input terminal of the inverter 106.
[0057]
The high-side control input signal transmission possibility determination circuit 47 includes inverters 108 to 110 and a NOR gate 111. A high-side control input signal HW is supplied to the input terminal of the inverter 108, and an output signal of the inverter 108 is supplied to the first input terminal of the NOR gate 111. A protection operation signal is supplied to the input terminal of the inverter 109, and the output signal of the inverter 109 is supplied to the second input terminal of the NOR gate 111. A low-side control input signal LZ is supplied to the third input terminal of the NOR gate 111, and its output is supplied to the input terminal of the inverter 110.
[0058]
The high-side off signal generation trigger signal transmission permission / inhibition determination circuit 51 at the time of the protection operation includes NAND gates 120 and 121. An output signal of the inverter 100 is supplied to one input terminal of the NAND gate 120, and a trigger signal (an output signal of the NOR gate 94) output from the high-side off signal generation trigger signal generation circuit 44 during the protection operation is supplied to the other input terminal. ) Is supplied. The output signal of the NAND gate 120 is supplied to one input terminal of the NAND gate 121. An output signal of the inverter 102 is supplied to the other input terminal of the NAND gate 121.
[0059]
Similarly, the high-side off signal generation trigger signal transmission possibility determination circuit 52 at the time of the protection operation includes NAND gates 122 and 123. The output signal of the inverter 104 is supplied to one input terminal of the NAND gate 122, and the trigger signal is supplied to the other input terminal. The output signal of the NAND gate 122 is supplied to one input terminal of the NAND gate 123. The output signal of the inverter 106 is supplied to the other input terminal of the NAND gate 123.
[0060]
Further, the high-side off signal generation trigger signal transmission possibility determination circuit 53 at the time of the protection operation includes NAND gates 124 and 125. The output signal of the inverter 108 is supplied to one input terminal of the NAND gate 124, and the trigger signal is supplied to the other input terminal. The output signal of the NAND gate 124 is supplied to one input terminal of the NAND gate 125. The output signal of the inverter 110 is supplied to the other input terminal of the NAND gate 125.
[0061]
The falling edge detection off signal generation circuit 54 includes a P-channel MOS transistor 130, an N-channel MOS transistor 131, a resistor 132, a capacitor 133, and a NOR gate 134. The source of the MOS transistor 130 is connected to the power supply Vd 1, the drain is connected to one end of the resistor 132, and the gate is connected to the output terminal of the NAND gate 121. The drain of the MOS transistor 131 is connected to the other end of the resistor 132, the source is grounded, and the gate is connected to the output terminal of the NAND gate 121. The capacitor 133 is connected between the drain and source of the MOS transistor 131. One input terminal of the NOR gate 134 is connected to the output terminal of the NAND gate 121, and the other input terminal is connected to the other end of the resistor 132. Then, the output signal UHOFF of the NOR gate 134 is supplied to the state holding circuit 60.
[0062]
Similarly, the falling edge detection off signal generation circuit 55 includes a P-channel MOS transistor 135, an N-channel MOS transistor 136, a resistor 137, a capacitor 138, and a NOR gate 139. The source of the MOS transistor 135 is connected to the power supply Vd1, the drain is connected to one end of the resistor 137, and the gate is connected to the output terminal of the NAND gate 123. The drain of the MOS transistor 136 is connected to the other end of the resistor 137, the source is grounded, and the gate is connected to the output terminal of the NAND gate 123. The capacitor 138 is connected between the drain and source of the MOS transistor 136. One input terminal of the NOR gate 139 is connected to the output terminal of the NAND gate 123, and the other input terminal is connected to the other end of the resistor 137. The output signal VHOFF of the NOR gate 139 is supplied to the state holding circuit 61.
[0063]
The falling edge detection off signal generation circuit 56 includes a P-channel MOS transistor 140, an N-channel MOS transistor 141, a resistor 142, a capacitor 143, and a NOR gate 144. The source of the MOS transistor 140 is connected to the power supply Vd1, the drain is connected to one end of the resistor 142, and the gate is connected to the output terminal of the NAND gate 125. The drain of the MOS transistor 141 is connected to the other end of the resistor 142, the source is grounded, and the gate is connected to the output terminal of the NAND gate 125. The capacitor 143 is connected between the drain and source of the MOS transistor 141. One input terminal of the NOR gate 144 is connected to the output terminal of the NAND gate 125, and the other input terminal is connected to the other end of the resistor 142. The output signal WHOFF of the NOR gate 144 is supplied to the state holding circuit 62.
[0064]
The rising edge detection ON signal generation circuit 57 includes a P-channel MOS transistor 145, an N-channel MOS transistor 146, a resistor 147, a capacitor 148, and a NOR gate 149. The source of the MOS transistor 145 is connected to the power supply Vd1, the drain is connected to one end of the resistor 147, and the gate is connected to the output terminal of the inverter 102. The drain of the MOS transistor 146 is connected to the other end of the resistor 147, the source is grounded, and the gate is connected to the output terminal of the inverter 102. The capacitor 148 is connected between the drain and source of the MOS transistor 146. One input terminal of the NOR gate 149 is connected to the output terminal of the inverter 102, and the other input terminal is connected to the other end of the resistor 147. The output signal UHON of the NOR gate 149 is supplied to the state holding circuit 60.
[0065]
Similarly, the rising edge detection ON signal generation circuit 58 includes a P-channel MOS transistor 150, an N-channel MOS transistor 151, a resistor 152, a capacitor 153, and a NOR gate 154. The source of the MOS transistor 150 is connected to the power supply Vd1, the drain is connected to one end of the resistor 152, and the gate is connected to the output terminal of the inverter 106. The drain of the MOS transistor 151 is connected to the other end of the resistor 152, the source is grounded, and the gate is connected to the output terminal of the inverter 106. The capacitor 153 is connected between the drain and source of the MOS transistor 151. One input terminal of the NOR gate 154 is connected to the output terminal of the inverter 106, and the other input terminal is connected to the other end of the resistor 152. Then, the output signal VHON of the NOR gate 154 is supplied to the state holding circuit 61.
[0066]
Further, the rising edge detection ON signal generating circuit 59 includes a P-channel MOS transistor 155, an N-channel MOS transistor 156, a resistor 157, a capacitor 158, and a NOR gate 159. The source of the MOS transistor 155 is connected to the power supply Vd1, the drain is connected to one end of the resistor 157, and the gate is connected to the output end of the inverter 110. The drain of the MOS transistor 156 is connected to the other end of the resistor 157, the source is grounded, and the gate is connected to the output terminal of the inverter 110. The capacitor 158 is connected between the drain and source of the MOS transistor 156. One input terminal of the NOR gate 159 is connected to the output terminal of the inverter 110, and the other input terminal is connected to the other end of the resistor 157. Then, the output signal WHON of the NOR gate 159 is supplied to the state holding circuit 62.
[0067]
The low-side control input signal transmission possibility determination circuit 48 includes an inverter 160, a NOR gate 161, a resistor 162, a capacitor 163, and a NAND gate 164. A high side control input signal HU is supplied to one input terminal of the NOR gate 161, and a low side control input signal LX is supplied to the other input terminal via the inverter 160. One end of a resistor 162 is connected to the output terminal of the NOR gate 161. The other end of the resistor 162 is connected to one input terminal of the NAND gate 164. A capacitor 163 is connected between the other end of the resistor 162 and the ground point. A protection operation signal is supplied to the other input terminal of the NAND gate 164, and a signal ULDRV for driving the low-side output element 66 is output from the output terminal of the NAND gate 164.
[0068]
Similarly, the low side control input signal transmission determination circuit 49 includes an inverter 165, a NOR gate 166, a resistor 167, a capacitor 168, and a NAND gate 169. A high side control input signal HV is supplied to one input terminal of the NOR gate 166, and a low side control input signal LY is supplied to the other input terminal via the inverter 165. One end of a resistor 167 is connected to the output terminal of the NOR gate 166. The other end of the resistor 167 is connected to one input terminal of the NAND gate 169. A capacitor 168 is connected between the other end of the resistor 167 and the ground point. A protection operation signal is supplied to the other input terminal of the NAND gate 169, and a signal VLDRV for driving the low-side output element 67 is output from the output terminal of the NAND gate 169.
[0069]
The low-side control input signal transmission determination circuit 50 includes an inverter 170, a NOR gate 171, a resistor 172, a capacitor 173, and a NAND gate 174. A high side control input signal HW is supplied to one input terminal of the NOR gate 171, and a low side control input signal LZ is supplied to the other input terminal via the inverter 170. One end of a resistor 172 is connected to the output terminal of the NOR gate 171. One end of the NAND gate 174 is connected to the other end of the resistor 172. A capacitor 173 is connected between the other end of the resistor 172 and the ground point. A protection operation signal is supplied to the other input terminal of the NAND gate 174, and a signal WLDRV for driving the low-side output element 68 is output from the output terminal of the NAND gate 174.
[0070]
The gate driver and power conversion device of this embodiment are obtained by extending the circuit of the fifth embodiment shown in FIG. 6 to three-phase driving, and the basic operation is the same as that of the fifth embodiment. It is substantially the same.
[0071]
According to the configuration as described above, even when the output element is divided into the high side and the low side in the case of three-phase driving, protection is provided when the output element is turned on for some reason when the high side control input signal is off. In response to the input of the operation signal, the output signal can be turned off by outputting an off signal from the off signal generation circuit during the protection operation. Therefore, when the high side output elements 63, 64, 65 are erroneously held in the on state, the abnormal operation can be eliminated and the high side output elements 63, 64, 65 can be prevented from being destroyed.
[0072]
In addition, since the chip temperature detection circuit 41, the power supply voltage detection circuit 42, the overcurrent detection circuit 43, and the protection operation signal generation circuit 40 are provided in the gate driver, there is no need to add an external circuit, and space saving is achieved. Cost reduction can be achieved.
[0073]
Further, if the gate driver and the high-side output elements 63, 64, 65 and the low-side output elements 66, 67, 68 are formed in a single chip, it is possible to save space and reduce the cost of the power converter.
[0074]
【The invention's effect】
As described above, according to the present invention, it is possible to obtain a gate driver and a power conversion device that can eliminate abnormal operation and prevent destruction of an output element even when the output element erroneously holds an ON state. .
[Brief description of the drawings]
FIG. 1 is a block diagram showing a gate driver and a power conversion device according to a first embodiment of the present invention.
FIG. 2 is a timing chart for explaining operations of the gate driver and the power conversion device shown in FIG. 1;
FIG. 3 is a block diagram showing a gate driver and a power conversion device according to a second embodiment of the present invention.
FIG. 4 is a block diagram showing a gate driver and a power converter according to a third embodiment of the present invention.
FIG. 5 is a block diagram showing a gate driver and a power conversion device according to a fourth embodiment of the present invention.
FIG. 6 is a block diagram showing a gate driver and a power conversion device according to a fifth embodiment of the present invention.
FIG. 7 is a block diagram showing a gate driver and a power conversion device according to a sixth embodiment of the present invention.
8 is a circuit diagram showing a specific configuration example of a protection operation signal generation circuit and a high-side off signal generation trigger signal generation circuit during protection operation in the circuit shown in FIG. 7;
9 is a circuit for determining whether or not to transmit a high-side control input signal in the circuit illustrated in FIG. 7, a circuit for determining whether or not to transmit a high-side off signal during a protection operation, a falling edge detection off signal generation circuit, and a rising edge detection on signal. The circuit diagram which shows the specific structural example of a generation circuit and the low side control input signal transmission availability determination circuit.
FIG. 10 is a block diagram showing a conventional gate driver and power converter.
11 is a timing chart for explaining operations of the gate driver and the power conversion device illustrated in FIG. 10;
[Explanation of symbols]
1,1 '... edge detection circuit
2 ... ON signal generation circuit
3 ... Off signal generation circuit
4, 24, 60, 61, 62... State holding circuit
5 ... Output element
6, 6 '... Off signal generation circuit during protection operation
7, 28 ... Abnormality detection circuit
8, 29 ... Protection operation signal generation circuit
11, 12, 13, 30 ... gate drivers
20, 31 ... Power conversion device
21, 45, 46, 47... High side control input signal transmission possibility determination circuit
22, 54, 55, 56... Falling edge detection off signal generation circuit
23, 57, 58, 59... Rising edge detection ON signal generation circuit
25, 63, 64, 65 ... high side output element
26, 48, 49, 50... Low side control input signal transmission possibility determination circuit
27, 66, 67, 68 ... low side output element
28. Abnormality detection circuit
29, 40... Protection operation signal generation circuit
32, 44... High side off signal generation trigger signal generation circuit during protection operation
33, 51, 52, 53... High-side off signal generation trigger signal transmission availability determination circuit during protection operation
41. Chip temperature detection circuit
42 ... Power supply voltage detection circuit
43. Overcurrent detection circuit

Claims (7)

制御入力信号の立ち上がりエッジと立ち下がりエッジを検出するエッジ検出回路と、
このエッジ検出回路で検出した制御入力信号の立ち上がりエッジまたは立ち下がりエッジに応答して、パルス状のオン信号を生成するオン信号発生回路と、
上記エッジ検出回路で検出した制御入力信号の立ち下がりエッジまたは立ち上がりエッジに応答して、パルス状の第１のオフ信号を生成する第１のオフ信号発生回路と、
上記オン信号発生回路から出力されるオン信号に応答して出力素子を駆動し、上記オフ信号発生回路から第１のオフ信号が出力されるまで上記出力素子の駆動状態を保持する状態保持回路と、
保護動作信号に応答してパルス状の第２のオフ信号を生成し、前記状態保持回路に供給することにより、上記出力素子の駆動を停止させる第２のオフ信号発生回路とを具備し、
前記第２のオフ信号発生回路は、前記制御入力信号がオフレベルのときのみ、前記第２のオフ信号を発生させる
ことを特徴とするゲートドライバ。An edge detection circuit for detecting a rising edge and a falling edge of the control input signal;
An on signal generation circuit that generates a pulsed on signal in response to a rising edge or a falling edge of the control input signal detected by the edge detection circuit;
A first off signal generation circuit for generating a pulsed first off signal in response to a falling edge or a rising edge of the control input signal detected by the edge detection circuit;
A state holding circuit that drives the output element in response to an on signal output from the on signal generation circuit and holds the driving state of the output element until a first off signal is output from the off signal generation circuit; ,
A second off signal generation circuit for generating a pulsed second off signal in response to the protection operation signal and supplying the pulsed second off signal to the state holding circuit to stop driving the output element ;
The second off signal generation circuit generates the second off signal only when the control input signal is at an off level.
A gate driver characterized by that . 異常状態を検出する異常検出回路と、この異常検出回路により異常が検出されたときに保護動作信号を発生し、前記第２のオフ信号発生回路に供給する保護動作信号発生回路とを更に具備することを特徴とする請求項１に記載のゲートドライバ。  An abnormality detection circuit that detects an abnormal state, and a protection operation signal generation circuit that generates a protection operation signal when an abnormality is detected by the abnormality detection circuit and supplies the protection operation signal to the second off signal generation circuit are further provided. The gate driver according to claim 1. 制御入力信号と保護動作信号が供給され、制御入力信号の立ち上がりエッジと立ち下がりエッジを検出し、上記保護動作信号により保護動作が指示されたときに動作が停止されるエッジ検出回路と、
このエッジ検出回路で検出した制御入力信号の立ち上がりエッジまたは立ち下がりエッジに応答して、パルス状のオン信号を生成するオン信号発生回路と、
上記エッジ検出回路で検出した制御入力信号の立ち下がりエッジまたは立ち上がりエッジに応答して、パルス状の第１のオフ信号を生成する第１のオフ信号発生回路と、
上記オン信号発生回路から出力されるオン信号に応答して出力素子を駆動し、上記第１のオフ信号発生回路から第１のオフ信号が出力されるまで上記出力素子の駆動状態を保持する状態保持回路と、
上記制御入力信号と上記保護動作信号に応答してパルス状の第２のオフ信号を生成し、上記状態保持回路に供給することにより上記出力素子の駆動を停止させ、上記制御入力信号で上記出力素子のオフが指示され、且つ上記保護動作信号で保護動作が指示されたときに上記第２のオフ信号を出力する第２のオフ信号発生回路と
を具備することを特徴とするゲートドライバ。An edge detection circuit that is supplied with a control input signal and a protection operation signal, detects a rising edge and a falling edge of the control input signal, and stops operation when a protection operation is instructed by the protection operation signal;
An on signal generation circuit that generates a pulsed on signal in response to a rising edge or a falling edge of the control input signal detected by the edge detection circuit;
A first off signal generation circuit for generating a pulsed first off signal in response to a falling edge or a rising edge of the control input signal detected by the edge detection circuit;
A state in which the output element is driven in response to the ON signal output from the ON signal generation circuit, and the driving state of the output element is maintained until the first OFF signal is output from the first OFF signal generation circuit A holding circuit;
In response to the control input signal and the protection operation signal, a pulse-shaped second off signal is generated and supplied to the state holding circuit to stop driving of the output element, and the output is output by the control input signal. A gate driver comprising: a second off signal generation circuit that outputs the second off signal when an element off is instructed and a protection operation is instructed by the protection operation signal. 異常状態を検出する異常検出回路と、
この異常検出回路により異常が検出されたときに保護動作信号を発生する保護動作信号発生回路と、
ハイサイドの制御入力信号、ローサイドの制御入力信号及び上記保護動作信号がそれぞれ入力され、ローサイドの制御入力信号と保護動作信号の状態からハイサイドの制御入力信号の伝達の可否を判断する第１の判定回路と、
ハイサイドの制御入力信号、ローサイドの制御入力信号及び上記保護動作信号がそれぞれ入力され、ハイサイドの制御入力信号と保護動作信号の状態からローサイドの制御入力信号の伝達の可否を判断し、ローサイド出力素子を駆動する第２の判定回路と、
上記保護動作信号が入力され、保護動作信号の発生に同期してハイサイドオフ信号を生成するためのトリガ信号を生成するトリガ信号発生回路と、
このトリガ信号発生回路から出力されるトリガ信号及び上記第１の判定回路の出力信号が供給され、ハイサイド制御入力信号の状態から上記トリガ信号の伝達可否を判断する第３の判定回路と、
上記第１の判定回路及び上記第３の判定回路の出力信号が供給され、ハイサイドの制御入力信号の立ち下がり及び上記トリガ信号の立ち下がりを検出し、パルス状のオフ信号を発生するオフ信号発生回路と、
上記第１の判定回路の出力信号が供給され、ハイサイドの制御入力信号の立ち上がりを検出し、パルス状のオン信号を発生するオン信号発生回路と、
上記オン信号発生回路から出力されるオン信号に応答してハイサイド出力素子を駆動し、上記オフ信号発生回路からオフ信号が出力されるまで上記ハイサイド出力素子の駆動状態を保持する状態保持回路と
を具備することを特徴とするゲートドライバ。An abnormality detection circuit for detecting an abnormal state;
A protection operation signal generation circuit that generates a protection operation signal when an abnormality is detected by the abnormality detection circuit;
A high-side control input signal, a low-side control input signal, and the protection operation signal are respectively input, and a first determination is made as to whether or not the high-side control input signal can be transmitted from the state of the low-side control input signal and the protection operation signal. A determination circuit;
A high-side control input signal, a low-side control input signal, and the above protection operation signal are input, respectively, and it is determined whether or not the low-side control input signal can be transmitted from the state of the high-side control input signal and the protection operation signal, and the low-side output A second determination circuit for driving the element;
A trigger signal generating circuit that receives the protection operation signal and generates a trigger signal for generating a high-side off signal in synchronization with the generation of the protection operation signal;
A trigger signal output from the trigger signal generation circuit and an output signal of the first determination circuit are supplied, and a third determination circuit that determines whether the trigger signal can be transmitted from the state of the high-side control input signal;
An off signal that is supplied with output signals of the first judgment circuit and the third judgment circuit, detects a falling edge of the high-side control input signal and a falling edge of the trigger signal, and generates a pulsed off signal Generating circuit;
An on signal generating circuit which is supplied with an output signal of the first determination circuit, detects a rising edge of the high side control input signal, and generates a pulsed on signal;
A state holding circuit that drives the high-side output element in response to an ON signal output from the ON signal generation circuit and holds the driving state of the high-side output element until an OFF signal is output from the OFF signal generation circuit And a gate driver. ゲートドライバと、このゲートドライバによって駆動される出力素子とを単一のチップ中に集積化してなり、
上記ゲートドライバは、
制御入力信号の立ち上がりエッジと立ち下がりエッジを検出するエッジ検出回路と、
このエッジ検出回路で検出した制御入力信号の立ち上がりエッジまたは立ち下がりエッジにより、パルス状のオン信号を生成するオン信号発生回路と、
上記エッジ検出回路で検出した制御入力信号の立ち下がりエッジまたは立ち上がりエッジに応答して、パルス状の第１のオフ信号を生成する第１のオフ信号発生回路と、
上記オン信号発生回路から出力されるオン信号に応答して出力素子を駆動し、上記第１のオフ信号発生回路から第１のオフ信号が出力されるまで上記出力素子の駆動状態を保持する状態保持回路と、
保護動作信号に応答してパルス状の第２のオフ信号を生成し、前記状態保持回路に供給することにより、上記出力素子の駆動を停止させる第２のオフ信号発生回路とを具備し、
前記第２のオフ信号発生回路は、前記制御入力信号がオフレベルのときのみ、前記第２のオフ信号を発生させる
ことを特徴とする電力変換装置。A gate driver and an output element driven by the gate driver are integrated in a single chip.
The gate driver
An edge detection circuit for detecting a rising edge and a falling edge of the control input signal;
An on signal generating circuit for generating a pulsed on signal by the rising edge or falling edge of the control input signal detected by the edge detection circuit;
A first off signal generation circuit for generating a pulsed first off signal in response to a falling edge or a rising edge of the control input signal detected by the edge detection circuit;
A state in which the output element is driven in response to the ON signal output from the ON signal generation circuit, and the driving state of the output element is maintained until the first OFF signal is output from the first OFF signal generation circuit A holding circuit;
A second off signal generation circuit for generating a pulsed second off signal in response to the protection operation signal and supplying the pulsed second off signal to the state holding circuit to stop driving the output element ;
The second off signal generation circuit generates the second off signal only when the control input signal is at an off level.
The power converter characterized by the above-mentioned. 前記ゲートドライバは、異常状態を検出する異常検出回路と、この異常検出回路により異常が検出されたときに保護動作信号を発生し、前記第２のオフ信号発生回路に供給する保護動作信号発生回路とを更に具備することを特徴とする請求項５に記載の電力変換装置。The gate driver includes an abnormality detection circuit that detects an abnormal state, and a protection operation signal generation circuit that generates a protection operation signal when an abnormality is detected by the abnormality detection circuit and supplies the protection operation signal to the second off signal generation circuit The power converter according to claim 5 , further comprising: ゲートドライバと、このゲートドライバによって駆動されるハイサイド出力素子及びローサイド出力素子とを単一のチップ中に集積化してなり、
異常状態を検出する異常検出回路と、
この異常検出回路により異常が検出されたときに保護動作信号を発生する保護動作信号発生回路と、
ハイサイドの制御入力信号、ローサイドの制御入力信号及び上記保護動作信号がそれぞれ入力され、ローサイドの制御入力信号と保護動作信号の状態からハイサイドの制御入力信号の伝達の可否を判断する第１の判定回路と、
ハイサイドの制御入力信号、ローサイドの制御入力信号及び上記保護動作信号がそれぞれ入力され、ハイサイドの制御入力信号と保護動作信号の状態からローサイドの制御入力信号の伝達の可否を判断し、ローサイド出力素子を駆動する第２の判定回路と、
上記保護動作信号が入力され、保護動作信号の発生に同期してパルス状のハイサイドオフ信号を生成するためのトリガ信号を生成するトリガ信号発生回路と、
このトリガ信号発生回路から出力されるトリガ信号及び上記第１の判定回路の出力信号が供給され、ハイサイド制御入力信号の状態から上記トリガ信号の伝達可否を判断する第３の判定回路と、
上記第１の判定回路及び上記第２の判定回路の出力信号が供給され、ハイサイドの制御入力信号の立ち下がり及び上記トリガ信号の立ち下がりを検出し、パルス状のオフ信号を発生するオフ信号発生回路と、
上記第１の判定回路の出力信号が供給され、ハイサイドの制御入力信号の立ち上がりを検出し、パルス状のオン信号を発生するオン信号発生回路と、
上記オン信号発生回路から出力されるオン信号に応答してハイサイド出力素子を駆動し、上記オフ信号発生回路からオフ信号が出力されるまで上記ハイサイド出力素子の駆動状態を保持する状態保持回路と
を具備することを特徴とする電力変換装置。A gate driver and a high-side output element and a low-side output element driven by the gate driver are integrated in a single chip,
An abnormality detection circuit for detecting an abnormal state;
A protection operation signal generation circuit that generates a protection operation signal when an abnormality is detected by the abnormality detection circuit;
A high-side control input signal, a low-side control input signal, and the protection operation signal are respectively input, and a first determination is made as to whether or not the high-side control input signal can be transmitted from the state of the low-side control input signal and the protection operation signal. A determination circuit;
A high-side control input signal, a low-side control input signal, and the above protection operation signal are input, respectively, and it is determined whether or not the low-side control input signal can be transmitted from the state of the high-side control input signal and the protection operation signal, and the low-side output A second determination circuit for driving the element;
A trigger signal generation circuit for generating a trigger signal for generating a pulsed high-side off signal in synchronization with the generation of the protection operation signal;
A trigger signal output from the trigger signal generation circuit and an output signal of the first determination circuit are supplied, and a third determination circuit that determines whether the trigger signal can be transmitted from the state of the high-side control input signal;
An off signal that is supplied with output signals of the first judgment circuit and the second judgment circuit, detects a falling edge of the high-side control input signal and a falling edge of the trigger signal, and generates a pulsed off signal Generating circuit;
An on signal generating circuit which is supplied with an output signal of the first determination circuit, detects a rising edge of the high side control input signal, and generates a pulsed on signal;
A state holding circuit that drives the high-side output element in response to an ON signal output from the ON signal generation circuit and holds the driving state of the high-side output element until an OFF signal is output from the OFF signal generation circuit A power conversion device comprising:
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