JP3871502B2 - 多チャンネルｄ／ａコンバータ - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に形成されるＤ／Ａコンバータに関し、特に１チャンネルのＤ／Ａ変換部を複数チャンネルで共用するように構成された多チャンネルＤ／Ａコンバータに関するものである。
【０００２】
【従来の技術】
一般に、デジタル入力コードをアナログ量に変換するためにＤ／Ａコンバータが使用される。特に半導体テスター用のＤ／Ａコンバータでは、複数のＤ／Ａ変換部を内蔵した多チャンネルＤ／Ａコンバータが必要とされている。従来は、特開平９−３２６７００号公報に記載のように、Ｄ／Ａ変換部を複数個並べてデジタル入力のみを共通化することで多チャンネル化がなされていた。
【０００３】
【発明が解決しようとする課題】
１個のＤ／Ａ変換部の面積もデジタル入力のビット数の増加に対して大きくなるが、上記した従来の多チャンネルＤ／Ａコンバータは、チャンネル数分のＤ／Ａ変換部が必要なため、集積化した場合の面積が大きくなってしまう。
【０００４】
したがって、変換ビット数の増加、集積化チャンネル数の増加等に容易には対応することができなかった。
【０００５】
本発明の目的は、少ない面積で集積化が可能な多チャンネルＤ／Ａコンバータを提供することにある。
【０００６】
【課題を解決するための手段】
上記目的を達成するため、本発明の多チャンネルＤ／Ａコンバータは、１チャンネル分のＤ／Ａ変換部と、チャンネル数分のサンプルホールド部とを備え、当該サンプルホールド部をチャンネル毎のサンプルホールドパルスに応じてサイクリックに自己リフレッシュするようにしたものである。
【０００７】
具体的に説明すると、本発明の多チャンネルＤ／Ａコンバータは、１チャンネルのＤ／Ａ変換部を複数チャンネルで共用するように構成され、かつ、外部から与えられるチャンネル選択信号及びロード信号に基づいて前記複数チャンネルの一つを選択するチャンネルロード信号並びに、前記チャンネルロード信号及び外部から与えられるクロック信号に応じて前記Ｄ／Ａ変換部に信号を供給するチャンネルイネーブル信号、及び、前記チャンネルイネーブル信号及び外部から与えられるサンプルホールド信号に応じてサンプリングするチャンネルサンプルホールドパルスを生成し、前記複数チャンネルのそれぞれに対応する前記チャンネルイネーブル信号及びチャンネルサンプルホールドパルスを循環させて出力する制御部と、外部から与えられＤ／Ａ変換されるデジタル信号を前記チャンネルロード信号に応じてチャンネル毎にラッチし、前記チャンネルイネーブル信号により選択されたチャンネルの信号を前記Ｄ／Ａ変換部へ供給するデジタル入力部と、前記Ｄ／Ａ変換部の出力を前記チャンネルサンプルホールドパルスに応じてチャンネル毎にサンプルホールドし、各チャンネルのサンプルホールド結果を個別に出力するアナログ出力部とを備え、前記制御部は、前記複数チャンネルのいずれかの前記デジタル信号が書き換えられた時には、前記チャンネルイネーブル信号及びチャンネルサンプルホールドパルスの出力を停止し、前記書き換えられたチャンネルに対応するチャンネルイネーブル信号及びチャンネルサンプルホールドパルスから出力を開始することとしたものである。
【０００８】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。ここでは説明の都合上、４チャンネル（Ａ，Ｂ，Ｃ及びＤチャンネル）のＤ／Ａコンバータとしているが、チャンネル数は２以上で任意である。
【０００９】
図１は、本発明に係る多チャンネルＤ／Ａコンバータの全体構成例を示している。図１において、１００は４チャンネル分のデジタル入力部、２００は１チャンネル分のＤ／Ａ変換部（ＤＡＣ部）、３００は４チャンネル分のアナログ出力部、４００は発振部、５００は制御部である。デジタル入力部１００は、ｎ（ｎは整数）ビットのデジタル入力コードＤ１〜Ｄｎをチャンネルロード（ＬＤＡ，ＬＤＢ，ＬＤＣ，ＬＤＤ）信号に応じてチャンネル毎にラッチし、かつ当該チャンネル毎のラッチコードのうちチャンネルイネーブル（ＥＮＡ，ＥＮＢ，ＥＮＣ，ＥＮＤ）信号により選択されたチャンネルのラッチコードをＤＡＣ部２００の入力バスラインＤＬ１〜ＤＬｎへ供給するものである。ＤＡＣ部２００は、バスラインＤＬ１〜ＤＬｎを介して与えられたｎビットのデジタル入力コードをアナログ出力ＤＡＣＯＵＴに変換するものである。このＤＡＣ部２００の内部構成はＲ−２Ｒラダー抵抗型、抵抗ストリング型等、任意である。アナログ出力部３００は、ＤＡＣ部２００の出力ＤＡＣＯＵＴをチャンネルサンプルホールド（ＳＨＡ，ＳＨＢ，ＳＨＣ，ＳＨＤ）パルスに応じてチャンネル毎にサンプルホールドし、かつ各チャンネルのサンプルホールド結果を個別にチャンネル出力（ＶＯＵＴＡ，ＶＯＵＴＢ，ＶＯＵＴＣ，ＶＯＵＴＤ）とするものである。発振部４００は、クロック（ＣＬＫ）パルス列及びサンプルホールド（ＳＨＰ）パルス列を制御部５００へ供給する。制御部５００は、ロード（ＬＤ）信号と２ビットのチャンネルアドレスを表すチャンネル選択（Ａ０〜Ａ１）信号とに基づいてＬＤＡ〜ＬＤＤ信号を供給し、かつＥＮＡ〜ＥＮＤ信号及びＳＨＡ〜ＳＨＤパルスをサイクリックに供給する機能を有する。
【００１０】
図２は、図１中のデジタル入力部１００の詳細構成例を示している。デジタル入力部１００は、与えられたｎビットのデジタル入力コードＤ１〜ＤｎをＬＤＡ〜ＬＤＤ信号に応じてチャンネル毎にラッチするためのラッチ部１０と、当該ラッチ部１０からＥＮＡ〜ＥＮＤ信号により選択されたチャンネルのラッチコードをバスラインＤＬ１〜ＤＬｎへ送出するためのバススイッチ部２０とを備えている。詳細に説明すると、デジタル入力コードの最下位ビットＤ１とバスラインの最下位ビットＤＬ１との間に、４チャンネル分のレベルラッチ１１，１２，１３，１４と、４チャンネル分のトライステートインバータ２１，２２，２３，２４とが介在している。レベルラッチ１１〜１４のデータ入力端子は、ビットＤ１に共通接続されている。当該レベルラッチ１１〜１４のクロックレベル入力端子には、それぞれＬＤＡ〜ＬＤＤ信号が与えられる。各々ＥＮＡ〜ＥＮＤ信号により制御されるトライステートインバータ２１〜２４の入力端子には、各レベルラッチ１１〜１４の反転出力が与えられる。当該トライステートインバータ２１〜２４の出力端子は、ビットＤＬ１に共通接続されている。他のビットＤ２〜Ｄｎ及びＤＬ２〜ＤＬｎについても同様である。したがって、ＬＤＡ〜ＬＤＤ信号に応じてデジタル入力コードＤ１〜Ｄｎがチャンネル毎にラッチされ、ＥＮＡ〜ＥＮＤ信号により選択されたチャンネルのラッチコードがバスラインＤＬ１〜ＤＬｎに出力されることとなる。
【００１１】
図３は、図１中のアナログ出力部３００の詳細構成例を示している。アナログ出力部３００は、ＤＡＣＯＵＴを共通入力とする４チャンネル分のサンプルホールド部３１，３２，３３，３４を備えている。このうち、Ａチャンネルのサンプルホールド部３１は、ＳＨＡパルスで制御されるスイッチ４１と、コンデンサ４２と、差動増幅器４３と、２本の抵抗４４，４５とで構成されている。スイッチ４１は、ＳＨＡパルスにより選択されたＡチャンネルのコンデンサ４２にＤＡＣＯＵＴを接続するように動作する。コンデンサ４２のホールド電圧は、差動増幅器４３と抵抗４４，４５とで構成された増幅回路により増幅されて、Ａチャンネル出力ＶＯＵＴＡとなる。他のチャンネルのサンプルホールド部３２〜３４の構成も同様である。
【００１２】
図４は、図１中の制御部５００の詳細構成例を示している。図４において、５０はアドレスデコーダ、６０はチャンネル選択ラッチ、７０はリングカウンタ、８０はＡＮＤゲート部である。アドレスデコーダ５０は、ＬＤ信号とＡ０〜Ａ１信号とに基づいて、ＬＤＡ〜ＬＤＤ信号を生成する。例えば、ＬＤ信号が与えられた際に（Ａ１，Ａ０）＝（０，０）ならばＬＤＡ信号が、（Ａ１，Ａ０）＝（０，１）ならばＬＤＢ信号が、（Ａ１，Ａ０）＝（１，０）ならばＬＤＣ信号が、（Ａ１，Ａ０）＝（１，１）ならばＬＤＤ信号がそれぞれ生成される。チャンネル選択ラッチ６０は、ＣＬＫパルス列に同期してＬＤＡ〜ＬＤＤ信号をラッチすることにより、チャンネルプリセット（ＮＰＡ，ＮＰＢ，ＮＰＣ，ＮＰＤ）信号を生成する。リングカウンタ７０は、ＬＤ信号によりリセットされ、かつＮＰＡ〜ＮＰＤ信号によりプリセットされた後はＣＬＫパルス列に同期してＥＮＡ〜ＥＮＤ信号をサイクリックに生成する。ＡＮＤゲート部８０は、ＳＨＰパルス列とＥＮＡ〜ＥＮＤ信号との論理積をとることによりＳＨＡ〜ＳＨＤパルスを生成する。
【００１３】
図５は、図４中のチャンネル選択ラッチ６０、リングカウンタ７０及びＡＮＤゲート部８０の各詳細構成例を示している。
【００１４】
チャンネル選択ラッチ６０の各チャンネル部分は、第１のＤフリップフロップ６１，６２，６３，６４と第２のＤフリップフロップ６５，６６，６７，６８との２段構成になっている。第１のＤフリップフロップ６１〜６４のデータ入力端子はいずれも電源ＶＤＤに接続されている。当該第１のＤフリップフロップ６１〜６４のクロック入力端子には、それぞれＬＤＡ〜ＬＤＤ信号が与えられる。当該第１のＤフリップフロップ６１〜６４の非反転出力は、ラッチされたチャンネルロード（ＬＬＡ，ＬＬＢ，ＬＬＣ，ＬＬＤ）信号として、第２のＤフリップフロップ６５〜６８のデータ入力端子にそれぞれ与えられる。当該第２のＤフリップフロップ６５〜６８のクロック入力端子には、それぞれＣＬＫパルス列が与えられる。当該第２のＤフリップフロップ６５〜６８の反転出力は、それぞれＮＰＡ〜ＮＰＤ信号（負論理）としてリングカウンタ７０へ供給されるとともに、チャンネル選択ラッチ６０の自己リセット機能を実現するように第１のＤフリップフロップ６１〜６４のリセット入力端子にそれぞれ与えられている。
【００１５】
リングカウンタ７０の各チャンネル部分は、ＮＡＮＤゲート７１，７２，７３，７４とＤフリップフロップ７５，７６，７７，７８との２段構成になっている。ＮＡＮＤゲート７１〜７４の一方の入力は、それぞれＮＰＡ〜ＮＰＤ信号である。図中のＰＲＡ、ＰＲＢ、ＰＲＣ及びＰＲＤは、各ＮＡＮＤゲート７１〜７４の出力信号である。Ｄフリップフロップ７５〜７８のデータ入力端子には、それぞれＰＲＡ〜ＰＲＤ信号が与えられる。当該Ｄフリップフロップ７５〜７８のクロック入力端子には、それぞれＣＬＫパルス列が与えられる。当該Ｄフリップフロップ７５〜７８の非反転出力は、ＥＮＡ〜ＥＮＤ信号としてデジタル入力部１００へ供給されるとともに、ＡＮＤゲート部８０へも供給される。そして、当該Ｄフリップフロップ７５〜７８がリング状のシフトレジスタを構成するように、Ｄフリップフロップ７５の反転出力がＮＡＮＤゲート７２の他方の入力に、Ｄフリップフロップ７６の反転出力がＮＡＮＤゲート７３の他方の入力に、Ｄフリップフロップ７７の反転出力がＮＡＮＤゲート７４の他方の入力に、Ｄフリップフロップ７８の反転出力がＮＡＮＤゲート７１の他方の入力にそれぞれ接続されている。当該Ｄフリップフロップ７５〜７８のリセット入力端子には、ＬＤ信号をインバータ７９で反転した信号が与えられるようになっている。
【００１６】
ＡＮＤゲート部８０は、チャンネル毎のＡＮＤゲート８１，８２，８３，８４を備えている。当該ＡＮＤゲート８１〜８４の一方の入力はそれぞれＥＮＡ〜ＥＮＤ信号であり、他方の入力はＳＨＰパルス列である。これらＡＮＤゲート８１〜８４の出力がＳＨＡ〜ＳＨＤパルスである。
【００１７】
図６は、図１の多チャンネルＤ／Ａコンバータの動作例を示している。ここでは、ＣＬＫパルス列の繰り返し周期をＴとし、各周期の後半にＳＨＰパルスが生成されるものとする。発振部４００は、このように互いに同期したＣＬＫパルス列とＳＨＰパルス列とを生成する。図６中の時刻ｔｍ（ｍ＝１〜１２）はＣＬＫパルスの立ち上がり時刻を表している。
【００１８】
時刻ｔ１以前の初期状態では、ＥＮＡ〜ＥＮＤ信号が全て“Ｌｏ”レベルにリセットされているものとする。したがって、ＳＨＡ〜ＳＨＤパルスは生成されない。一方、ＬＬＡ〜ＬＬＤ信号も“Ｌｏ”を保持しているので、ＮＰＡ〜ＮＰＤ信号は“Ｈｉ”を、ＰＲＡ〜ＰＲＤ信号は“Ｌｏ”をそれぞれ保持している。図６には、このうちＬＬＡ、ＮＰＡ、ＰＲＡ、ＬＬＣ、ＮＰＣ及びＰＲＣの各信号のみが示されている。
【００１９】
さて、時刻ｔ１と時刻ｔ２との間の時刻ｔａにおいて、Ａチャンネルのデジタル入力コードＤ１〜Ｄｎ及びＡチャンネルを指定するＡ０〜Ａ１信号とともにＬＤ信号が与えられると、アドレスデコーダ５０はＬＤＡ信号を生成する。このＬＤＡ信号に応答して、デジタル入力部１００は与えられたデジタル入力コードＤ１〜Ｄｎをラッチする。一方、チャンネル選択ラッチ６０では、Ｄフリップフロップ６１の非反転出力であるＬＬＡ信号が“Ｌｏ”から“Ｈｉ”へ移行する。リングカウンタ７０では、Ｄフリップフロップ７５〜７８がいずれもＬＤ信号によりリセットされる。
【００２０】
時刻ｔ２では、Ｄフリップフロップ６５の反転出力であるＮＰＡ信号が“Ｈｉ”から“Ｌｏ”へ移行する。この結果、ＰＲＡ信号が“Ｌｏ”から“Ｈｉ”へ移行するとともに、ＬＬＡ信号が“Ｌｏ”へ復帰する。
【００２１】
時刻ｔ３では、“Ｈｉ”のＰＲＡ信号がＤフリップフロップ７５にラッチされる結果、当該Ｄフリップフロップ７５の非反転出力であるＥＮＡ信号が“Ｌｏ”から“Ｈｉ”へ移行する。一方、ＬＬＡ信号が“Ｌｏ”であるので、ＮＰＡ信号が“Ｈｉ”へ復帰し、続いてＰＲＡ信号が“Ｌｏ”へ復帰する。この時点で、チャンネル選択ラッチ６０は元の初期状態へ復帰する。ところが、リングカウンタ７０では単一のＤフリップフロップ７５に“Ｈｉ”がプリセットされて、その状態が変化したことになる。
【００２２】
時刻ｔ３から時刻ｔ４までの期間では、ＥＮＡ信号が“Ｈｉ”レベルを保持する。したがって、このＥＮＡ信号により選択されたＡチャンネルのラッチコードがデジタル入力部１００からＤＡＣ部２００へ供給され、当該ラッチコードに対応するＤＡＣＯＵＴが得られる。一方、ＡＮＤゲート８１がＳＨＰパルスを通過させる結果、ＳＨＡパルスがアナログ出力部３００へ供給されて、所望のＡチャンネル出力ＶＯＵＴＡが得られる。
【００２３】
時刻ｔ４以降、次にＬＤ信号が与えられるまで、リングカウンタ７０はプリセットされた“Ｈｉ”をＣＬＫパルス列に同期してリングシフトさせる。具体的には、“Ｈｉ”レベルの状態が、時刻ｔ４においてＥＮＡ信号からＥＮＢ信号へシフトし、時刻ｔ５においてＥＮＢ信号からＥＮＣ信号へシフトし、時刻ｔ６においてＥＮＣ信号からＥＮＤ信号へシフトし、時刻ｔ７においてＥＮＤ信号からＥＮＡ信号へシフトする。その都度、ＡＮＤゲート部８０はＳＨＢ、ＳＨＣ、ＳＨＤ、ＳＨＡの各パルスを生成する。ここで、例えばＡチャンネルに着目すると、ＥＮＡ信号及びＳＨＡパルスが周期４Ｔでサイクリックに生成され、サンプルホールド部３１のコンデンサ４２の保持電圧が周期４Ｔでリフレッシュされることとなる。
【００２４】
以上のとおり時刻ｔａ以降では、デジタル入力部１００及びアナログ出力部３００の各々のＡチャンネル部分が更新された後、サイクリックな自己リフレッシュ動作に入る。
【００２５】
図６の例では、時刻ｔ８に“Ｈｉ”レベルの状態がＥＮＡ信号からＥＮＢ信号へシフトした直後の時刻ｔｃにおいて、Ｃチャンネルのデジタル入力コードＤ１〜Ｄｎ及びＣチャンネルを指定するＡ０〜Ａ１信号とともにＬＤ信号が与えられたものとしている。これに応答して、リングカウンタ７０ではＤフリップフロップ７５〜７８がいずれもリセットされる結果、時刻ｔｃにおいてＥＮＢ信号が“Ｌｏ”へ復帰する。一方、アドレスデコーダ５０はＬＤＣ信号を生成する。この時刻ｔｃ以降は、上記と同様の動作によりデジタル入力部１００及びアナログ出力部３００の各々のＣチャンネル部分が更新された後、サイクリックな自己リフレッシュ動作に戻る。
【００２６】
以上と同様にして更にＢ及びＤチャンネル部分を更新すれば、４チャンネル出力ＶＯＵＴＡ〜ＶＯＵＴＤが並列的に得られる。しかも、所望のチャンネル出力の変更がＬＤ信号の付与から３Ｔ以内に達成される。
【００２７】
なお、上記の例ではＤＡＣ部２００のセトリング時間を考慮してＥＮＡ〜ＥＮＤ信号の各々の“Ｈｉ”レベル期間の後半にＳＨＰパルスが生成されるようにしているが、これに限らない。
【００２８】
【発明の効果】
以上説明してきたとおり、本発明によれば、１チャンネルのＤ／Ａ変換部を複数チャンネルで共用することとしたので、少ない面積で集積化が可能な多チャンネルＤ／Ａコンバータを提供することができ、変換ビット数の増加や、集積化チャンネル数の増加にも容易に対応することができる。
【図面の簡単な説明】
【図１】本発明に係る多チャンネルＤ／Ａコンバータの全体構成例を示すブロック図である。
【図２】図１中のデジタル入力部の詳細構成例を示す回路図である。
【図３】図１中のアナログ出力部の詳細構成例を示す回路図である。
【図４】図１中の制御部の詳細構成例を示すブロック図である。
【図５】図４中のチャンネル選択ラッチ、リングカウンタ及びＡＮＤゲート部の各詳細構成例を示す回路図である。
【図６】図１の多チャンネルＤ／Ａコンバータの動作例を示すタイミングチャート図である。
【符号の説明】
１０ ラッチ部
１１〜１４ レベルラッチ
２０ バススイッチ部
２１〜２４ トライステートインバータ
３１〜３４ サンプルホールド部
４１ スイッチ
４２ コンデンサ
４３ 差動増幅器
４４，４５ 抵抗
５０ アドレスデコーダ
６０ チャンネル選択ラッチ
６１〜６８ Ｄフリップフロップ
７０ リングカウンタ
７１〜７４ ＮＡＮＤゲート
７５〜７８ Ｄフリップフロップ
７９ インバータ
８０ ＡＮＤゲート部
８１〜８４ ＡＮＤゲート
１００ デジタル入力部
２００ Ｄ／Ａ変換部（ＤＡＣ部）
３００ アナログ出力部
４００ 発振部
５００ 制御部
Ａ０〜Ａ１ チャンネル選択信号
ＣＬＫ クロックパルス列
ＤＡＣＯＵＴ Ｄ／Ａ変換出力
ＤＬ１〜ＤＬｎ ｎビットのバスライン
Ｄ１〜Ｄｎ ｎビットのデジタル入力コード
ＥＮＡ〜ＥＮＤ チャンネルイネーブル信号
ＬＤ ロード信号
ＬＤＡ〜ＬＤＤ チャンネルロード信号
ＬＬＡ〜ＬＬＤ ラッチされたチャンネルロード信号
ＮＰＡ〜ＮＰＤ チャンネルプリセット信号（負論理）
ＰＲＡ〜ＰＲＤ ＮＡＮＤ出力信号（正論理）
ＳＨＡ〜ＳＨＤ チャンネルサンプルホールドパルス
ＳＨＰ サンプルホールドパルス列
ＶＯＵＴＡ〜ＶＯＵＴＤ チャンネル出力

Claims (6)

1. １チャンネルのＤ／Ａ変換部を複数チャンネルで共用するように構成された多チャンネルＤ／Ａコンバータであって、
   外部から与えられるチャンネル選択信号及びロード信号に基づいて前記複数チャンネルの一つを選択するチャンネルロード信号並びに、前記チャンネルロード信号及び外部から与えられるクロック信号に応じて前記Ｄ／Ａ変換部に信号を供給するチャンネルイネーブル信号、及び、前記チャンネルイネーブル信号及び外部から与えられるサンプルホールド信号に応じてサンプリングするチャンネルサンプルホールドパルスを生成し、前記複数チャンネルのそれぞれに対応する前記チャンネルイネーブル信号及びチャンネルサンプルホールドパルスを循環させて出力する制御部と、
   外部から与えられＤ／Ａ変換されるデジタル信号を前記チャンネルロード信号に応じてチャンネル毎にラッチし、前記チャンネルイネーブル信号により選択されたチャンネルの信号を前記Ｄ／Ａ変換部へ供給するデジタル入力部と、
   前記Ｄ／Ａ変換部の出力を前記チャンネルサンプルホールドパルスに応じてチャンネル毎にサンプルホールドし、各チャンネルのサンプルホールド結果を個別に出力するアナログ出力部とを備え、
   前記制御部は、前記複数チャンネルのいずれかの前記デジタル信号が書き換えられた時には、前記チャンネルイネーブル信号及びチャンネルサンプルホールドパルスの出力を停止し、前記書き換えられたチャンネルに対応するチャンネルイネーブル信号及びチャンネルサンプルホールドパルスから出力を開始することを特徴とする多チャンネルＤ／Ａコンバータ。
2. 請求項１記載の多チャンネルＤ／Ａコンバータにおいて、
   前記デジタル入力部は、
   与えられたデジタル入力コードを前記チャンネルロード信号に応じてチャンネル毎にラッチするためのラッチ部と、
   前記ラッチ部から前記チャンネルイネーブル信号により選択されたチャンネルのラッチコードを前記Ｄ／Ａ変換部の入力バスラインへ送出するためのバススイッチ部とを備えたことを特徴とする多チャンネルＤ／Ａコンバータ。
3. 請求項１記載の多チャンネルＤ／Ａコンバータにおいて、
   前記アナログ出力部は、各々前記チャンネルサンプルホールドパルスにより選択されたチャンネルのコンデンサに前記Ｄ／Ａ変換部の出力を接続するためのスイッチを有する複数のサンプルホールド部を備えたことを特徴とする多チャンネルＤ／Ａコンバータ。
4. 請求項１記載の多チャンネルＤ／Ａコンバータにおいて、
   前記制御部は、
   前記ロード信号と前記チャンネル選択信号とに基づいて前記チャンネルロード信号を生成するためのアドレスデコーダと、
   クロックパルス列に同期して前記チャンネルロード信号をラッチすることによりチャンネルプリセット信号を生成するためのチャンネル選択ラッチと、
   前記ロード信号によりリセットされ、かつ前記チャンネルプリセット信号によりプリセットされた後は前記クロックパルス列に同期して前記チャンネルイネーブル信号をサイクリックに生成するためのリングカウンタと、
   サンプルホールドパルス列と前記チャンネルイネーブル信号との論理積をとることにより前記チャンネルサンプルホールドパルスを生成するためのＡＮＤゲート部とを備えたことを特徴とする多チャンネルＤ／Ａコンバータ。
5. 請求項４記載の多チャンネルＤ／Ａコンバータにおいて、
   前記チャンネル選択ラッチはチャンネル毎に２段のＤフリップフロップで構成され、かつ自己リセット機能を有することを特徴とする多チャンネルＤ／Ａコンバータ。
6. 請求項４記載の多チャンネルＤ／Ａコンバータにおいて、
   前記クロックパルス列及びサンプルホールドパルス列を前記制御部へ供給するための発振部を更に備えたことを特徴とする多チャンネルＤ／Ａコンバータ。

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