JP3900147B2 - 演算増幅回路、駆動回路及び位相余裕の調整方法 - Google Patents

Description

本発明は、演算増幅回路、駆動回路及び位相余裕の調整方法に関する。

従来より、携帯電話機などの電子機器に用いられる液晶パネル（電気光学装置）として、単純マトリクス方式の液晶パネルと、薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと略す）などのスイッチング素子を用いたアクティブマトリクス方式の液晶パネルとが知られている。

単純マトリクス方式は、アクティブマトリクス方式に比べて低消費電力化が容易であるという利点がある反面、多色化や動画表示が難しいという不利点がある。一方、アクティブマトリクス方式は、多色化や動画表示に適しているという利点がある反面、低消費電力化が難しいという不利点がある。

そして、近年、携帯電話機などの携帯型電子機器では、高品質な画像の提供のために、多色化、動画表示への要望が強まっている。このため、これまで用いられてきた単純マトリクス方式の液晶パネルに代えて、アクティブマトリクス方式の液晶パネルが用いられるようになってきた。

さて、アクティブマトリクス方式の液晶パネルでは、液晶パネルのデータ線を駆動するデータ線駆動回路の中に、出力バッファとして機能する演算増幅回路（オペアンプ）を設けることが望ましい。

従来、この種の演算増幅回路は、差動増幅回路と出力回路とを含み、該出力回路の出力を差動増幅回路に帰還させていた。そして、出力回路の駆動能力が大きいため、差動増幅回路の反応速度に比べて出力回路の反応速度が非常に速いため、出力回路の出力を帰還させるパスに発振防止用のコンデンサを挿入して発振防止を図っていた（特許文献１、特許文献２参照）。
特開平６−１４９１８８号公報 特開２００３−２２９７２５号公報

しかしながら、従来の構成では、演算増幅回路内に発振防止用のコンデンサが必須であったため、回路規模を縮小させることが困難であった。特に出力バッファとしてデータ線駆動回路に適用する場合、演算増幅回路が例えば７２０本分のデータ線ごとに設けられるため、チップ面積が増大しコスト高を招いていた。

また演算増幅回路の反応速度（応答速度）に比べて非常に速い反応速度の出力回路は、負荷容量が増えると反応速度が遅くなる。その結果、演算増幅回路の反応速度と出力回路の反応速度とが近づき、発振し易くなる。これは、表示パネルのサイズが拡大すると、出力バッファとして機能する演算増幅回路の出力負荷も増大するため、発振に対する余裕が少なくなっていくことを示している。

更に出力負荷に合わせて発振防止用のコンデンサの容量値を変化させる必要があり、回路内にコンデンサを形成すると、コンデンサのトリミングを行うためにスイッチ素子等が新たに必要となる上に、コンデンサの特性自体も悪化させる。

本発明は以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、低コストで発振防止を図り、増大する容量性の負荷を駆動できる演算増幅回路、駆動回路及び位相余裕の調整方法を提供することにある。

上記課題を解決するために本発明は、容量性負荷を駆動するための演算増幅回路であって、入力信号をインピーダンス変換するボルテージフォロワ回路と、前記ボルテージフォロワ回路と前記演算増幅回路の出力との間に直列に接続された抵抗回路とを含み、前記ボルテージフォロワ回路が、前記入力信号及び前記ボルテージフォロワ回路の出力信号の差分を増幅する差動部と、前記差動部の出力に基づいて前記ボルテージフォロワ回路の出力信号を出力する出力部とを含み、前記抵抗回路を介して、前記容量性負荷を駆動する演算増幅回路に関係する。

本発明によれば、無限大の入力インピーダンスに対して小さいインピーダンスに変換するために一般的に用いられるボルテージフォロワ回路の出力に抵抗回路を設け、該抵抗回路を介して負荷を駆動している。こうすることで、出力部のスルーレート（反応速度）を、抵抗回路の抵抗値と容量性負荷の負荷容量とで調整できるようになる。従って、差動部の出力のスルーレートと該差動部にその出力を帰還させる出力部の出力のスルーレートとの関係で定まる発振を防止するために演算増幅回路に設けられる位相補償用コンデンサを不要にできる。

また本発明に係る演算増幅回路では、前記差動部の出力のスルーレートが、前記出力部の出力のスルーレートと同等又は前記出力部の出力のスルーレートより大きくてもよい。

本発明においては、負荷未接続時では演算増幅回路の位相余裕が小さく、負荷接続時には出力部の出力のスルーレートが小さくなって演算増幅回路の位相余裕が大きくなる。従って、負荷未接続時において位相余裕を考慮することで、負荷接続時における発振を確実に防止できるようになる。

また本発明に係る演算増幅回路では、前記抵抗回路が、可変抵抗素子を含むことができる。

また本発明に係る演算増幅回路では、前記抵抗回路が、各アナログスイッチ素子が並列に接続された複数のアナログスイッチ素子を含むことができる。

また本発明に係る演算増幅回路では、前記抵抗回路の抵抗値を設定するための抵抗値設定レジスタを含み、前記抵抗回路の抵抗値が、前記抵抗値設定レジスタの設定内容に応じて変更されてもよい。

本発明によれば、容量性負荷の負荷容量に応じて位相余裕を調整できる演算増幅回路を提供できる。

また本発明に係る演算増幅回路では、前記差動部が、各トランジスタのソースが第１の電流源（ＣＳ１）に接続されると共に、入力信号（Ｖｉｎ）及び出力信号（Ｖｏｕｔ）が各トランジスタのゲートに入力される第１の導電型の第１の差動トランジスタ対（ＰＴ１、ＰＴ２）と、前記第１の差動トランジスタ対の各トランジスタのドレイン電流を生成する第１のカレントミラー回路（ＣＭ１）とを有する第１の導電型差動増幅回路（１００）と、各トランジスタのソースが第２の電流源（ＣＳ２）に接続されると共に、前記入力信号及び前記出力信号が各トランジスタのゲートに入力される第２の導電型の第２の差動トランジスタ対（ＮＴ３、ＮＴ４）と、前記第２の差動トランジスタ対の各トランジスタのドレイン電流を生成する第２のカレントミラー回路（ＣＭ２）とを有する第２の導電型差動増幅回路（１１０）と、前記入力信号（Ｖｉｎ）及び前記出力信号（Ｖｏｕｔ）に基づいて、前記第１の差動トランジスタ対を構成する２つのトランジスタのドレインである第１の出力ノード（ＮＤ１）及び第１の反転出力ノード（ＮＸＤ１）のうち少なくとも一方を駆動する第１の補助回路（１３０）と、前記入力信号（Ｖｉｎ）及び前記出力信号（Ｖｏｕｔ）に基づいて、前記第２の差動トランジスタ対を構成する２つのトランジスタのドレインである第２の出力ノード（ＮＤ２）及び第２の反転出力ノード（ＮＸＤ２）のうち少なくとも一方を駆動する第２の補助回路（１４０）とを含み、前記出力部が、前記第１の出力ノード（ＮＤ１）の電圧に基づいてそのゲート電圧が制御される第２の導電型の第１の駆動トランジスタ（ＮＴＯ１）と、そのドレインが前記第１の駆動トランジスタのドレインに接続され前記第２の出力ノード（ＮＤ２）の電圧に基づいてそのゲート電圧が制御される第１の導電型の第２の駆動トランジスタ（ＰＴＯ１）とを含み、前記第１の駆動トランジスタ（ＮＴＯ１）のドレインの電圧を前記出力信号（Ｖｏｕｔ）として出力し、前記第１の差動トランジスタ対（ＰＴ１、ＰＴ２）を構成するトランジスタのうち前記入力信号（Ｖｉｎ）がゲートに入力されるトランジスタ（ＰＴ１）のゲート・ソース間の電圧の絶対値が該トランジスタの閾値電圧の絶対値より小さいとき、前記第１の補助回路（１３０）が、前記第１の出力ノード（ＮＤ１）及び前記第１の反転出力ノード（ＮＸＤ１）の少なくとも一方を駆動することで、前記第１の駆動トランジスタ（ＮＴＯ１）のゲート電圧を制御し、前記第２の差動トランジスタ対（ＮＴ３、ＮＴ４）を構成するトランジスタのうち前記入力信号（Ｖｉｎ）がゲートに入力されるトランジスタ（ＮＴ３）のゲート・ソース間電圧の絶対値が該トランジスタの閾値電圧の絶対値より小さいとき、前記第２の補助回路（１４０）が、前記第２の出力ノード（ＮＤ２）及び前記第２の反転出力ノード（ＮＸＤ２）の少なくとも一方を駆動することで、前記第２の駆動トランジスタ（ＰＴＯ１）のゲート電圧を制御することができる。

本発明では、演算増幅回路が、第１の導電型差動増幅回路と第２の導電型差動増幅回路とを含み、入力信号及び出力信号が、それぞれ異なる導電型の差動トランジスタ対に入力される。各差動トランジスタ対を構成するトランジスタが電流源に接続されると共に、各トランジスタのドレイン電流がカレントミラー回路によって生成される。そして出力回路が、各差動増幅回路の出力ノードの電圧に基づいて出力信号を出力する。

第１及び第２の差動トランジスタ対が動作する範囲の入力信号が入力された場合には、第１及び第２の導電型差動増幅回路がそれぞれ入力信号及び出力信号の差動増幅を行って出力回路を構成する第１及び第２の駆動トランジスタのゲート電圧を制御する。

第１の差動トランジスタ対が動作し、かつ第２の差動トランジスタ対が動作しない範囲の入力信号が入力された場合には、第１の導電型差動増幅回路が入力信号及び出力信号の差動増幅を行って出力回路を構成する第１の駆動トランジスタのゲート電圧を制御する。一方、第２の導電型差動増幅回路の各ノードが不定となるため、第２の補助回路が、第２の導電型差動増幅回路の第２の出力ノード及び第２の反転出力ノードの少なくとも一方を駆動することで、第２の駆動トランジスタのゲート電圧を制御する。

第２の差動トランジスタ対が動作し、かつ第１の差動トランジスタ対が動作しない範囲の入力信号が入力された場合には、第２の導電型差動増幅回路が入力信号及び出力信号の差動増幅を行って出力回路を構成する第２の駆動トランジスタのゲート電圧を制御する。一方、第１の導電型差動増幅回路の各ノードが不定となるため、第１の補助回路が、第１の導電型差動増幅回路の第１の出力ノード及び第１の反転出力ノードの少なくとも一方を駆動することで、第１の駆動トランジスタのゲート電圧を制御する。

こうすることで、出力回路を構成する第１及び第２の駆動トランジスタのゲート電圧が制御できるようになり、出力部より反応速度が高速な差動部を有するボルテージフォロワ回路を提供できる。

更に入力信号が入力不感帯の範囲であることに起因する不要な貫通電流の発生を無くすことができる。しかも、入力信号の入力不感帯を無くすことで、第１及び第２の導電型トランジスタの閾値電圧のばらつきを考慮してオフセットを設ける必要がなくなる。そのため、高電位側の電源電圧と低電位側の電源電圧との間の電圧を振幅として、演算増幅回路を形成できるようになるので、駆動能力を低下させることなく動作電圧を狭くでき、更に消費電力を削減できるようになる。これは、昇圧回路の実装や製造プロセスの低耐圧化を意味し、低コスト化を実現する。

なお、第１の差動トランジスタ対と第１の電流源との間、第２の差動トランジスタ対と第２の電流源との間、又は第１、第２の駆動トランジスタのドレイン間に、他の素子（例えばスイッチング素子等）を設けてもよい。

また本発明に係る演算増幅回路では、前記差動部が、入力信号（Ｖｉｎ）及び出力信号（Ｖｏｕｔ）の差分を増幅する第１の導電型差動増幅回路（１００）と、前記入力信号（Ｖｉｎ）及び前記出力信号（Ｖｏｕｔ）の差分を増幅する第２の導電型差動増幅回路（１１０）と、前記入力信号（Ｖｉｎ）及び前記出力信号（Ｖｏｕｔ）に基づいて、前記第１の導電型差動増幅回路の第１の出力ノード（ＮＤ１）及び第１の反転出力ノード（ＮＸＤ１）のうち少なくとも一方を駆動する第１の補助回路（１３０）と、前記入力信号（Ｖｉｎ）及び前記出力信号（Ｖｏｕｔ）に基づいて、前記第２の導電型差動増幅回路の第２の出力ノード（ＮＤ２）及び第２の反転出力ノード（ＮＸＤ２）のうち少なくとも一方を駆動する第２の補助回路（１４０）とを含み、前記出力部が、前記第１及び第２の出力ノード（ＮＤ１、ＮＤ２）の電圧に基づいて前記出力信号（Ｖｏｕｔ）を生成し、前記第１の導電型差動増幅回路（１００）が、一端に第１の電源電圧（ＶＤＤ）が供給される第１の電流源（ＣＳ１）と、各トランジスタのソースが前記第１の電流源（ＣＳ１）の他端に接続され、各トランジスタのドレインがそれぞれ前記第１の出力ノード（ＮＤ１）及び前記第１の反転出力ノード（ＮＸＤ１）に接続され、前記入力信号（Ｖｉｎ）及び前記出力信号（Ｖｏｕｔ）が各トランジスタのゲートに入力される第１の導電型の第１の差動トランジスタ対（ＰＴ１、ＰＴ２）と、ゲート同士が互いに接続された第２の導電型の第１のトランジスタ対（ＮＴ１、ＮＴ２）を有する第１のカレントミラー回路（ＣＭ１）とを含み、前記第１のトランジスタ対（ＮＴ１、ＮＴ２）を構成する各トランジスタのソースに第２の電源電圧（ＶＳＳ）が供給され、該各トランジスタのドレインがそれぞれ前記第１の出力ノード（ＮＤ１）及び前記第１の反転出力ノード（ＮＸＤ１）に接続され、前記第１のトランジスタ対（ＮＴ１、ＮＴ２）を構成するトランジスタのうち前記第１の反転出力ノード（ＮＸＤ１）に接続されるトランジスタ（ＮＴ２）のドレイン及びゲートが接続され、前記第２の導電型差動増幅回路（１１０）が、一端に前記第２の電源電圧（ＶＳＳ）が供給される第２の電流源（ＣＳ２）と、各トランジスタのソースが前記第２の電流源（ＣＳ２）の他端に接続され、各トランジスタのドレインがそれぞれ前記第２の出力ノード（ＮＤ２）及び前記第２の反転出力ノード（ＮＸＤ２）に接続され、前記入力信号（Ｖｉｎ）及び前記出力信号（Ｖｏｕｔ）が各トランジスタのゲートに入力される第２の導電型の第２の差動トランジスタ対（ＮＴ３、ＮＴ４）と、ゲート同士が互いに接続された第１の導電型の第２のトランジスタ対（ＰＴ３、ＰＴ４）を有する第２のカレントミラー回路（ＣＭ２）とを含み、前記第２のトランジスタ対を構成する各トランジスタのソースに第１の電源電圧（ＶＤＤ）が供給され、該各トランジスタのドレインがそれぞれ前記第２の出力ノード（ＮＤ２）及び前記第２の反転出力ノード（ＮＸＤ２）に接続され、前記第２のトランジスタ対（ＰＴ３、ＰＴ４）を構成するトランジスタのうち前記第２の反転出力ノード（ＮＸＤ２）に接続されるトランジスタのドレイン及びゲートが接続され、前記出力部が、前記第２の出力ノード（ＮＤ２）にそのゲートが接続された第１の導電型の第２の駆動トランジスタ（ＰＴＯ１）と、前記第１の出力ノード（ＮＤ１）にそのゲートが接続され、前記第２の駆動トランジスタ（ＰＴＯ１）のドレインにそのドレインが接続された第２の導電型の第１の駆動トランジスタ（ＮＴＯ１）とを含み、該ドレインの電圧を前記出力信号（Ｖｏｕｔ）として出力し、前記第１の差動トランジスタ対（ＰＴ１、ＰＴ２）を構成するトランジスタのうち前記入力信号（Ｖｉｎ）がゲートに入力されるトランジスタ（ＰＴ１）のゲート・ソース間の電圧の絶対値が該トランジスタの閾値電圧の絶対値より小さいとき、前記第１の補助回路（１３０）が、前記第１の出力ノード（ＮＤ１）及び前記第１の反転出力ノード（ＮＸＤ１）の少なくとも一方を駆動することで、前記第１の駆動トランジスタ（ＮＴＯ１）のゲート電圧を制御し、前記第２の差動トランジスタ対（ＮＴ３、ＮＴ４）を構成するトランジスタのうち前記入力信号（Ｖｉｎ）がゲートに入力されるトランジスタ（ＮＴ３）のゲート・ソース間の電圧の絶対値が該トランジスタの閾値電圧の絶対値より小さいとき、前記第２の補助回路（１４０）が、前記第２の出力ノード（ＮＤ２）及び前記第２の反転出力ノード（ＮＸＤ２）の少なくとも一方を駆動することで、前記第２の駆動トランジスタ（ＰＴＯ１）のゲート電圧を制御することができる。

本発明においては、第１及び第２の差動トランジスタ対が動作する範囲の入力信号が入力された場合には、第１及び第２の導電型差動増幅回路がそれぞれ入力信号及び出力信号の差動増幅を行って出力回路を構成する第１及び第２の駆動トランジスタのゲート電圧を制御する。

第１の差動トランジスタ対が動作し、かつ第２の差動トランジスタ対が動作しない範囲の入力信号が入力された場合には、第１の導電型差動増幅回路が入力信号及び出力信号の差動増幅を行って出力回路を構成する第１の駆動トランジスタのゲート電圧を制御する。一方、第２の導電型差動増幅回路の各ノードが不定となるため、第２の補助回路が、第２の導電型差動増幅回路の第２の出力ノード及び第２の反転出力ノードの少なくとも一方を駆動することで、第２の駆動トランジスタのゲート電圧を制御する。

第２の差動トランジスタ対が動作せず、かつ第１の差動トランジスタ対が動作する範囲の入力信号が入力された場合には、第２の導電型差動増幅回路が入力信号及び出力信号の差動増幅を行って出力回路を構成する第２の駆動トランジスタのゲート電圧を制御する。一方、第１の導電型差動増幅回路の各ノードが不定となるため、第１の補助回路が、第１の導電型差動増幅回路の第１の出力ノード及び第１の反転出力ノードの少なくとも一方を駆動することで、第１の駆動トランジスタのゲート電圧を制御する。

こうすることで、出力回路を構成する第１及び第２の駆動トランジスタのゲート電圧が制御できるようになり、出力部より反応速度が高速な差動部を有するボルテージフォロワ回路を提供できる。

更に入力信号が入力不感帯の範囲であることに起因する不要な貫通電流の発生を無くすことができる。しかも、入力信号の入力不感帯を無くすことで、第１及び第２の導電型トランジスタの閾値電圧のばらつきを考慮してオフセットを設ける必要がなくなる。そのため、高電位側の電源電圧と低電位側の電源電圧との間の電圧を振幅として、演算増幅回路を形成できるようになるので、駆動能力を低下させることなく動作電圧を狭くでき、更に消費電力を削減できるようになる。これは、昇圧回路の実装や製造プロセスの低耐圧化を意味し、低コスト化を実現する。

なお、第１の差動トランジスタ対と第１の電流源との間、第１の差動トランジスタ対の各トランジスタのドレインと第１の出力ノード又は第１の反転出力ノードとの間、第２の差動トランジスタ対と第２の電流源との間、第２の差動トランジスタ対の各トランジスタのドレインと第２の出力ノード又は第２の反転出力ノードとの間、第１、第２の駆動トランジスタのドレイン間、第１の出力ノードと第１の駆動トランジスタのゲートとの間、第２の出力ノードと第２の駆動トランジスタのゲートとの間に、他の素子（例えばスイッチング素子等）を設けてもよい。

また本発明に係る演算増幅回路では、前記第１の補助回路が、各トランジスタのソースに前記第１の電源電圧（ＶＤＤ）が供給され、各トランジスタのドレインがそれぞれ前記第１の出力ノード（ＮＤ１）及び前記第１の反転出力ノード（ＮＸＤ１）に接続された第１の導電型の第１及び第２の電流駆動トランジスタ（ＰＡ１、ＰＡ２）と、前記入力信号（Ｖｉｎ）及び前記出力信号（Ｖｏｕｔ）に基づいて前記第１及び第２の電流駆動トランジスタ（ＰＡ１、ＰＡ２）のゲート電圧を制御する第１の電流制御回路（１３２）とを含み、前記第１の差動トランジスタ対（ＰＴ１、ＰＴ２）を構成するトランジスタのうち前記入力信号（Ｖｉｎ）がゲートに入力されるトランジスタ（ＰＴ１）のゲート・ソース間の電圧の絶対値が該トランジスタの閾値電圧の絶対値より小さいとき、前記第１の電流制御回路（１３２）が、前記第１の出力ノード（ＮＤ１）及び前記第１の反転出力ノード（ＮＸＤ１）の少なくとも一方を駆動するように前記第１及び第２の電流駆動トランジスタ（ＰＡ１、ＰＡ２）のゲート電圧を制御することができる。

本発明によれば、第１及び第２の電流駆動トランジスタのゲート電圧を制御することで、簡素な構成で、第１の出力ノード又は第１の反転出力ノードを駆動できるようになる。その結果、簡素な構成で、第１の駆動トランジスタのゲート電圧を制御できるようになる。

なお第１又は第２の電流駆動トランジスタのドレインと第１の出力ノード又は第１の反転出力ノードとの間に、他の素子（例えばスイッチング素子等）を設けてもよい。

また本発明に係る演算増幅回路では、前記第２の補助回路（１４０）が、各トランジスタのソースに前記第２の電源電圧（ＶＳＳ）が供給され、各トランジスタのドレインがそれぞれ前記第２の出力ノード（ＮＤ２）及び前記第２の反転出力ノード（ＮＸＤ２）に接続された第２の導電型の第３及び第４の電流駆動トランジスタ（ＮＡ３、ＮＡ４）と、前記入力信号（Ｖｉｎ）及び前記出力信号（Ｖｏｕｔ）に基づいて前記第３及び第４の電流駆動トランジスタ（ＮＡ３、ＮＡ４）のゲート電圧を制御する第２の電流制御回路（１４２）とを含み、前記第２の差動トランジスタ対（ＮＴ３、ＮＴ４）を構成するトランジスタのうち前記入力信号（Ｖｉｎ）がゲートに入力されるトランジスタ（ＮＴ３）のゲート・ソース間の電圧の絶対値が該トランジスタの閾値電圧の絶対値より小さいとき、前記第２の電流制御回路（１４２）が、前記第２の出力ノード（ＮＤ２）及び前記第２の反転出力ノード（ＮＸＤ２）の少なくとも一方を駆動するように前記第３及び第４の電流駆動トランジスタ（ＮＡ３、ＮＡ４）のゲート電圧を制御することができる。

本発明によれば、第３及び第４の電流駆動トランジスタのゲート電圧を制御することで、簡素な構成で、第２の出力ノード又は第２の反転出力ノードを駆動できるようになる。その結果、簡素な構成で、第２の駆動トランジスタのゲート電圧を制御できるようになる。

なお第３又は第４の電流駆動トランジスタのドレインと第２の出力ノード又は第２の反転出力ノードとの間に、他の素子（例えばスイッチング素子等）を設けてもよい。

また本発明に係る演算増幅回路では、前記第１の電流制御回路（１３２）が、一端に前記第２の電源電圧（ＶＳＳ）が供給された第３の電流源（ＣＳ３）と、前記第３の電流源（ＣＳ３）の他端に各トランジスタのソースが接続され、前記入力信号（Ｖｉｎ）及び前記出力信号（Ｖｏｕｔ）が各トランジスタのゲートに入力される第２の導電型の第３の差動トランジスタ対（ＮＳ５、ＮＳ６）と、各トランジスタのソースに前記第１の電源電圧（ＶＤＤ）が供給され、各トランジスタのドレインがそれぞれ前記第３の差動トランジスタ対（ＮＳ５、ＮＳ６）の各トランジスタのドレインに接続され、各トランジスタのゲート及びドレインが接続された第１の導電型の第５及び第６の電流駆動トランジスタ（ＰＳ５、ＰＳ６）とを含み、前記第３の差動トランジスタ対を構成するトランジスタのうちそのゲートに前記入力信号（Ｖｉｎ）が入力されるトランジスタ（ＮＳ５）のドレインが前記第２の電流駆動トランジスタ（ＰＡ２）のゲートに接続され、前記第３の差動トランジスタ対を構成するトランジスタのうちそのゲートに前記出力信号（Ｖｏｕｔ）が入力されるトランジスタ（ＮＳ６）のドレインが前記第１の電流駆動トランジスタ（ＰＡ１）のゲートに接続されてもよい。

本発明によれば、第１の差動トランジスタ対が動作しない範囲の入力信号が入力された場合に、第１の電流制御回路で制御される第１及び第２の電流駆動トランジスタにより、簡素な構成で、第１の出力ノード及び第１の反転出力ノードを補助的に駆動できるようになる。

なお、第３の差動トランジスタ対を構成する各トランジスタのソースと第３の電流源との間、第３の差動トランジスタ対を構成する各トランジスタのドレインと第５又は第６の電流駆動トランジスタのドレインとの間、又は第３の差動トランジスタ対を構成するトランジスタのうちそのゲートに入力信号が入力されるトランジスタのドレインと第２の電流駆動トランジスタのゲートとの間、又は第３の差動トランジスタ対を構成するトランジスタのうちそのゲートに出力信号が入力されるトランジスタのドレインと第１の電流駆動トランジスタのゲートとの間に、他の素子（例えばスイッチング素子等）を設けてもよい。

また本発明に係る演算増幅回路では、前記第２の電流制御回路（１４２）が、一端に前記第１の電源電圧（ＶＤＤ）が供給された第４の電流源（ＣＳ４）と、前記第４の電流源（ＣＳ４）の他端に各トランジスタのソースが接続され、前記入力信号（Ｖｉｎ）及び前記出力信号（Ｖｏｕｔ）が各トランジスタのゲートに入力される第１の導電型の第４の差動トランジスタ対（ＰＳ７、ＰＳ８）と、各トランジスタのソースに前記第２の電源電圧（ＶＳＳ）が供給され、各トランジスタのドレインがそれぞれ前記第４の差動トランジスタ対（ＰＳ７、ＰＳ８）の各トランジスタのドレインに接続され、各トランジスタのゲート及びドレインが接続された第２の導電型の第７及び第８の電流駆動トランジスタ（ＮＳ７、ＮＳ８）とを含み、前記第４の差動トランジスタ対を構成するトランジスタのうちそのゲートに前記入力信号（Ｖｉｎ）が入力されるトランジスタ（ＰＳ７）のドレインが前記第４の電流駆動トランジスタ（ＮＡ４）のゲートに接続され、前記第４の差動トランジスタ対を構成するトランジスタのうちそのゲートに前記出力信号（Ｖｏｕｔ）が入力されるトランジスタ（ＰＳ８）のドレインが前記第３の電流駆動トランジスタ（ＮＡ３）のゲートに接続されてもよい。

本発明によれば、第２の差動トランジスタ対が動作しない範囲の入力信号が入力された場合に、第２の電流制御回路で制御される第３及び第４の電流駆動トランジスタにより、簡素な構成で、第２の出力ノード及び第２の反転出力ノードを補助的に駆動できるようになる。

なお、第４の差動トランジスタ対を構成する各トランジスタのソースと第４の電流源との間、第４の差動トランジスタ対を構成する各トランジスタのドレインと第７又は第８の電流駆動トランジスタのドレインとの間、又は第４の差動トランジスタ対を構成するトランジスタのうちそのゲートに入力信号が入力されるトランジスタのドレインと第７の電流駆動トランジスタのゲートとの間、又は第４の差動トランジスタ対を構成するトランジスタのうちそのゲートに出力信号が入力されるトランジスタのドレインと第８の電流駆動トランジスタのゲートとの間に、他の素子（例えばスイッチング素子等）を設けてもよい。

また本発明に係る演算増幅回路では、前記第１及び第３の電流源（ＣＳ１、ＣＳ３）の動作時の電流値が等しく、かつ前記第２及び第４の電流源（ＣＳ２、ＣＳ４）の動作時の電流値が等しくてもよい。

本発明によれば、第１及び第２の駆動トランジスタのドレイン電流のバランスを維持できるようになるので、出力信号の立ち上がり又は立ち下がりを揃えることができ、その結果、出力を安定化させて発振を抑えることができるようになる。

また本発明に係る演算増幅回路では、前記第１〜第４の電流源（ＣＳ１〜ＣＳ４）の各電流源の動作時の電流値が等しくてもよい。

また本発明に係る演算増幅回路では、前記第６の電流駆動トランジスタ（ＰＳ６）の電流駆動能力に対する前記第１の電流駆動トランジスタ（ＰＡ１）の電流駆動能力の比、前記第５の電流駆動トランジスタ（ＰＳ５）の電流駆動能力に対する前記第２の電流駆動トランジスタ（ＰＡ２）の電流駆動能力の比、前記第８の電流駆動トランジスタ（ＮＳ８）の電流駆動能力に対する前記第３の電流駆動トランジスタ（ＮＡ３）の電流駆動能力の比、及び前記第７の電流駆動トランジスタ（ＮＳ７）の電流駆動能力に対する前記第４の電流駆動トランジスタ（ＮＡ４）の電流駆動能力の比のうち少なくとも１つが、１より大きくてもよい。

また本発明に係る演算増幅回路では、前記第６の電流駆動トランジスタ（ＰＳ６）の電流駆動能力に対する前記第１の電流駆動トランジスタ（ＰＡ１）の電流駆動能力の比、前記第５の電流駆動トランジスタ（ＰＳ５）の電流駆動能力に対する前記第２の電流駆動トランジスタ（ＰＡ２）の電流駆動能力の比、前記第８の電流駆動トランジスタ（ＮＳ８）の電流駆動能力に対する前記第３の電流駆動トランジスタ（ＮＡ３）の電流駆動能力の比、及び前記第７の電流駆動トランジスタ（ＮＳ７）の電流駆動能力に対する前記第４の電流駆動トランジスタ（ＮＡ４）の電流駆動能力の比のうち少なくとも１つが、１より大きくてもよい。

本発明によれば、第１及び第２の補助回路の電流源の電流値を低減し、より低消費電力化を図ることができる。

また本発明は、複数の走査線と複数のデータ線と走査線及びデータ線により特定される画素電極とを有する電気光学装置を駆動するための駆動回路であって、データ線ごとに設けられる上記のいずれか記載の演算増幅回路と、データ線ごとに設けられ、前記演算増幅回路への入力信号としてデータ電圧を生成するデータ電圧生成回路とを含む駆動回路に関係する。

本発明によれば、駆動能力を低下させることなく、低コストで低消費電力化を実現する駆動回路を提供できる。

また本発明は、上記記載の演算増幅回路の位相余裕の調整方法であって、前記容量性負荷の容量が大きくなるほど前記抵抗回路の抵抗値を小さく設定し、前記容量性負荷の容量が小さくなるほど前記抵抗回路の抵抗値を大きく設定する位相余裕の調整方法に関係する。

本発明によれば、演算増幅回路の出力に接続される容量性負荷の負荷容量に応じて最適な位相余裕を有することで、発振を防止できるようになる。

以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。

１． 液晶装置
図１に本実施形態の演算増幅回路を適用した液晶装置のブロック図の例を示す。

この液晶装置５１０（広義には表示装置）は、表示パネル５１２（狭義にはＬＣＤ（Liquid Crystal Display）パネル）、データ線駆動回路５２０（狭義にはソースドライバ）、走査線駆動回路５３０（狭義にはゲートドライバ）、コントローラ５４０、電源回路５４２を含む。なお、液晶装置５１０にこれらのすべての回路ブロックを含める必要はなく、その一部の回路ブロックを省略する構成にしてもよい。

ここで表示パネル５１２（広義には電気光学装置）は、複数の走査線（狭義にはゲート線）と、複数のデータ線（狭義にはソース線と）と、走査線及びデータ線により特定される画素電極を含む。この場合、データ線に薄膜トランジスタＴＦＴ（Thin Film Transistor、広義にはスイッチング素子）を接続し、このＴＦＴに画素電極を接続することで、アクティブマトリクス型の液晶装置を構成できる。

より具体的には、表示パネル５１２はアクティブマトリクス基板（例えばガラス基板）に形成される。このアクティブマトリクス基板には、図１のＹ方向に複数配列されそれぞれＸ方向に伸びる走査線Ｇ₁〜Ｇ_M（Ｍは２以上の自然数）と、Ｘ方向に複数配列されそれぞれＹ方向に伸びるデータ線Ｓ₁〜Ｓ_N（Ｎは２以上の自然数）とが配置されている。また、走査線Ｇ_K（１≦Ｋ≦Ｍ、Ｋは自然数）とデータ線Ｓ_L（１≦Ｌ≦Ｎ、Ｌは自然数）との交差点に対応する位置に、薄膜トランジスタＴＦＴ_KL（広義にはスイッチング素子）が設けられている。

ＴＦＴ_KLのゲート電極は走査線Ｇ_Kに接続され、ＴＦＴ_KLのソース電極はデータ線Ｓ_Lに接続され、ＴＦＴ_KLのドレイン電極は画素電極ＰＥ_KLに接続されている。この画素電極ＰＥ_KLと、画素電極ＰＥ_KLと液晶素子（広義には電気光学物質）を挟んで対向する対向電極ＶＣＯＭ（コモン電極）との間には、液晶容量ＣＬ_KL（液晶素子）及び補助容量ＣＳ_KLが形成されている。そして、ＴＦＴ_KL、画素電極ＰＥ_KL等が形成されるアクティブマトリクス基板と、対向電極ＶＣＯＭが形成される対向基板との間に液晶が封入され、画素電極ＰＥ_KLと対向電極ＶＣＯＭの間の印加電圧に応じて画素の透過率が変化するようになっている。

なお、対向電極ＶＣＯＭに与えられる電圧は、電源回路５４２により生成される。また、対向電極ＶＣＯＭを対向基板上に一面に形成せずに、各走査線に対応するように帯状に形成してもよい。

データ線駆動回路５２０は、画像データに基づいて表示パネル５１２のデータ線Ｓ₁〜Ｓ_Nを駆動する。一方、走査線駆動回路５３０は、表示パネル５１２の走査線Ｇ₁〜Ｇ_Mを順次走査駆動する。

コントローラ５４０は、図示しない中央処理装置（Central Processing Unit：ＣＰＵ）等のホストにより設定された内容に従って、データ線駆動回路５２０、走査線駆動回路５３０及び電源回路５４２を制御する。

より具体的には、コントローラ５４０は、データ線駆動回路５２０及び走査線駆動回路５３０に対しては、例えば動作モードの設定や内部で生成した垂直同期信号や水平同期信号の供給を行い、電源回路５４２に対しては、対向電極ＶＣＯＭの電圧の極性反転タイミングの制御を行う。

電源回路５４２は、外部から供給される基準電圧に基づいて、表示パネル５１２の駆動に必要な各種の電圧（階調電圧）や、対向電極ＶＣＯＭの電圧を生成する。

なお、図１では、液晶装置５１０がコントローラ５４０を含む構成になっているが、コントローラ５４０を液晶装置５１０の外部に設けてもよい。或いは、コントローラ５４０と共にホストを液晶装置５１０に含めるようにしてもよい。また、データ線駆動回路５２０、走査線駆動回路５３０、コントローラ５４０、電源回路５４２の一部又は全部を表示パネル５１２上に形成してもよい。

１．１ データ線駆動回路
図２に、図１のデータ線駆動回路５２０の構成例を示す。

データ線駆動回路５２０（広義には、駆動回路）は、シフトレジスタ５２２、データラッチ５２４、ラインラッチ５２６、ＤＡＣ５２８（デジタル・アナログ変換回路。広義にはデータ電圧生成回路）、出力バッファ５２９（演算増幅回路）を含む。

シフトレジスタ５２２は、各データ線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ５２２は、クロック信号ＣＬＫに同期してイネーブル入出力信号ＥＩＯを保持すると、順次クロック信号ＣＬＫに同期して隣接するフリップフロップにイネーブル入出力信号ＥＩＯをシフトする。

データラッチ５２４には、コントローラ５４０から例えば１８ビット（６ビット（階調データ）×３（ＲＧＢ各色））単位で画像データ（ＤＩＯ）が入力される。データラッチ５２４は、この画像データ（ＤＩＯ）を、シフトレジスタ５２２の各フリップフロップで順次シフトされたイネーブル入出力信号ＥＩＯに同期してラッチする。

ラインラッチ５２６は、コントローラ５４０から供給される水平同期信号ＬＰに同期して、データラッチ５２４でラッチされた１水平走査単位の画像データをラッチする。

ＤＡＣ５２８は、各データ線に供給すべきアナログのデータ電圧を生成する。具体的にはＤＡＣ５２８は、ラインラッチ５２６からのデジタルの画像データに基づいて、図１の電源回路５４２からの階調電圧のいずれかを選択し、デジタルの画像データに対応するアナログのデータ電圧を出力する。

出力バッファ５２９は、ＤＡＣ５２８からのデータ電圧をバッファリングしてデータ線に出力し、データ線を駆動する。具体的には、出力バッファ５２９は、各データ線毎に設けられたボルテージフォロワ接続の演算増幅回路ＯＰＣ₁〜ＯＰＣ_Nを含み、これらの各演算増幅回路ＯＰＣ₁〜ＯＰＣ_Nが、ＤＡＣ５２８からのデータ電圧をインピーダンス変換して、各データ線に出力する。

なお、図２では、デジタルの画像データをデジタル・アナログ変換して、出力バッファ５２９を介してデータ線に出力する構成にしているが、アナログの映像信号をサンプル・ホールドして、出力バッファ５２９を介してデータ線に出力する構成にしてもよい。

１．２ 走査線駆動回路
図３に、図１の走査線駆動回路５３０の構成例を示す。

走査線駆動回路５３０は、シフトレジスタ５３２、レベルシフタ５３４、出力バッファ５３６を含む。

シフトレジスタ５３２は、各走査線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ５３２は、クロック信号ＣＬＫに同期してイネーブル入出力信号ＥＩＯをフリップフロップに保持すると、順次クロック信号ＣＬＫに同期して隣接するフリップフロップにイネーブル入出力信号ＥＩＯをシフトする。ここで入力されるイネーブル入出力信号ＥＩＯは、コントローラ５４０から供給される垂直同期信号である。

レベルシフタ５３４は、シフトレジスタ５３２からの電圧のレベルを、表示パネル５１２の液晶素子とＴＦＴのトランジスタ能力とに応じた電圧のレベルにシフトする。この電圧レベルとしては、例えば２０Ｖ〜５０Ｖの高い電圧レベルが必要になる。

出力バッファ５３６は、レベルシフタ５３４によってシフトされた走査電圧をバッファリングして走査線に出力し、走査線を駆動する。

２． 演算増幅回路
図４に、本実施形態における演算増幅回路１０の構成例のブロック図を示す。

本実施形態における演算増幅回路１０は、ボルテージフォロワ回路２０と抵抗回路３０とを含み、容量性の負荷４０を駆動する。ボルテージフォロワ回路２０は、入力信号Ｖｉｎ（ＶＩ）をインピーダンス変換する。抵抗回路３０は、ボルテージフォロワ回路２０と演算増幅回路１０の出力との間に直列に接続される。そして、ボルテージフォロワ回路２０が、入力信号Ｖｉｎ（ＶＩ）及びボルテージフォロワ回路２０の出力信号Ｖｏｕｔの差分を増幅する差動部２２と、差動部２２の出力に基づいてボルテージフォロワ回路の出力信号Ｖｏｕｔを出力する出力部２４とを含む。

そして演算増幅回路１０が、抵抗回路３０を介して、演算増幅回路の出力に接続される負荷４０を駆動する。このように、一般的に無限大の入力インピーダンスに対して小さいインピーダンスに変換するために用いられるボルテージフォロワ回路２０の出力に抵抗回路３０を設け、該抵抗回路３０を介して負荷４０を駆動している。こうすることで、出力部２４のスルーレート（反応速度）を、抵抗回路３０の抵抗値と負荷４０の負荷容量とで調整できるようになる。従って、差動部２２の出力のスルーレートと該差動部２２にその出力を帰還させる出力部２４の出力のスルーレートとの関係で定まる発振を防止するためにボルテージフォロワ回路２０（演算増幅回路１０）に設けられる位相補償用コンデンサを不要にできる。

図５に、差動部２２及び出力部２４の出力のスルーレートと発振との関係の説明図を示す。ここでは、差動部２２及び出力部２４の出力のスルーレートと位相余裕との関係に着目して図示している。

演算増幅回路１０（ボルテージフォロワ回路２０）は位相余裕が０になったときに発振する。位相余裕が大きいほど発振し難くなり、位相余裕が小さいほど発振し易くなる。位相余裕は、ボルテージフォロワ回路２０のように出力部２４の出力を差動部２２の入力に帰還させる場合、差動部２２の出力のスルーレート（差動部２２の反応速度）と出力部２４の出力のスルーレート（出力部２４の反応速度）とにより決まる。

ここで差動部２２の出力のスルーレートは、差動部２２への入力のステップ変化に対する、差動部２２の出力の単位時間当たりの変化量である。図４においては、例えば入力信号Ｖｉｎ（ＶＩ）が入力されてから、出力部２４の出力から帰還された出力信号Ｖｏｕｔと該入力信号Ｖｉｎ（ＶＩ）との差分を増幅して変化した差動部２２の出力の単位時間当たりの変化量に相当する。

また差動部２２の出力のスルーレートは、差動部２２の反応速度に置き換えて考えることも可能である。この場合、差動部２２の反応速度は、差動部２２への入力の変化に対して差動部２２の出力が変化するまでの時間に相当する。図４においては、例えば入力信号Ｖｉｎ（ＶＩ）が入力されてから、出力部２４の出力から帰還された出力信号Ｖｏｕｔと該入力信号Ｖｉｎ（ＶＩ）との差分を増幅し差動部２２の出力を変化させるまでの時間に相当する。スルーレートが大きいほど反応速度が速く、スルーレートが小さいほど反応速度が遅い。このような差動部２２の反応速度は、例えば差動部２２の電流源の電流値によって定まる。

また出力部２４の出力のスルーレートは、出力部２４への入力のステップ変化に対する、出力の単位時間当たりの変化量である。図４においては、例えば差動部２２の出力が変化してから、該差動部２２の出力の変化に追従して出力信号Ｖｏｕｔが変化するまでの時間に相当する。

また出力部２４の出力のスルーレートは、出力部２４の反応速度に置き換えて考えることも可能である。この場合、出力部２４の反応速度は、出力部２４への入力の変化に対して出力部２４の出力が変化するまでの時間に相当する。図４においては、例えば差動部２２の出力が変化してから、該差動部２２の出力の変化に追従して出力信号Ｖｏｕｔが変化するまでの時間に相当する。このような出力部２４の反応速度は、例えば出力部２４の電流駆動能力、出力部２４の出力に接続される負荷によって定まる。

そして、出力信号Ｖｏｕｔの安定性に着目すると、差動部２２の出力のスルーレートが出力部２４の出力のスルーレートに近づくと発振し易くなり、位相余裕（Phase Margin）が小さくなることを意味する。従って、差動部２２の出力のスルーレートが出力部２４の出力のスルーレートより小さい（差動部２２の反応速度が出力部２４の反応速度より遅い）場合、負荷４０が接続されない負荷未接続時では位相余裕が大きく、負荷接続時には出力部２４の出力のスルーレートが小さくなって位相余裕がより大きくなる。即ち、図６に示すように、負荷４０の負荷容量が大きくなると、位相余裕に対応する発振余裕度が小さくなり、Ｑ１点において発振する。この場合、負荷未接続時において十分な発振余裕度があれば、負荷容量を考慮することで負荷接続時における発振を防止できる。

また、差動部２２の出力のスルーレートが出力部２４の出力のスルーレートより大きい場合（差動部２２の反応速度が出力部２４の反応速度より速い）場合、負荷未接続時では位相余裕が小さく、負荷接続時には出力部２４の出力のスルーレートが小さく（出力部２４の反応速度がより遅く）なり位相余裕が大きくなる。また、差動部２２の出力のスルーレートと出力部２４の出力のスルーレートが同じ（同等）の場合、即ち差動部２２の反応速度が出力部２４の反応速度と同じ（ほぼ同等）の場合、負荷未接続時では位相余裕が小さく、負荷接続時には出力部２４の出力のスルーレートが小さくなって位相余裕が大きくなる。このため、図７に示すように、負荷４０の負荷容量が大きくなると、発振余裕度が大きくなり、Ｑ２点において発振する。しかしながら、負荷未接続時においてＱ２点より発振余裕度が大きくなるようにすることで、負荷接続時における発振を確実に防止できるようになる。

２．１ 抵抗回路
図８（Ａ）、（Ｂ）、（Ｃ）に、抵抗回路３０の構成例を示す。

抵抗回路３０は、図８（Ａ）に示すように可変抵抗素子５０を含むことができる。この場合、抵抗回路３０の抵抗値と負荷４０の負荷容量値とによって、出力部２４の出力のスルーレート（出力部２４の反応速度）を調整できるようになる。なお、コントローラ５４０がその値を設定できる抵抗値設定レジスタ５２を設けることが望ましい。そして、抵抗値設定レジスタ５２の設定内容に応じて、可変抵抗素子５０の抵抗値を設定できることが望ましい。

また抵抗回路３０は、図８（Ｂ）に示すようにアナログスイッチ素子ＡＳＷにより構成してもよい。アナログスイッチ素子ＡＳＷは、ｐ型ＭＯＳトランジスタのソース及びドレインとｎ型ＭＯＳトランジスタのソース及びドレインがそれぞれ接続される。そして、ｐ型ＭＯＳトランジスタ及びｎ型ＭＯＳトランジスタを同時にオンさせることで、ｐ型ＭＯＳトランジスタ及びｎ型ＭＯＳトランジスタのオン抵抗によって、抵抗回路３０の抵抗値を定める。

より具体的には、抵抗回路３０は、各アナログスイッチ素子が並列に接続された複数のアナログスイッチ素子を含むことができる。図８（Ｂ）では、３つのアナログスイッチ素子ＡＳＷ１〜ＡＳＷ３が並列に接続されているが、２つ又は４つ以上を並列に接続させてもよい。図８（Ｂ）では、各アナログスイッチ素子を構成するトランジスタのサイズをそれぞれ変更することで、各アナログスイッチ素子の抵抗値を異ならせることが望ましい。こうすることで、アナログスイッチ素子ＡＳＷ１〜ＡＳＷ３のうち少なくとも１つをオンさせて、抵抗回路３０によって実現できる抵抗値のバリエーションを増やすことが可能となる。

なお、コントローラ５４０がその値を設定できる抵抗値設定レジスタ５４を設けることが望ましい。そして、抵抗値設定レジスタ５４の設定内容に応じて、アナログスイッチ素子ＡＳＷ１〜ＡＳＷ３のオン又はオフを設定できることが望ましい。

更に抵抗回路３０は、図８（Ｃ）に示すように、各アナログスイッチ素子が並列に接続された複数のアナログスイッチ素子を１単位として、複数単位を直列に接続するようにしてもよい。この場合、コントローラ５４０がその値を設定できる抵抗値設定レジスタ５６を設けることが望ましい。そして、抵抗値設定レジスタ５６の設定内容に応じて、アナログスイッチ素子のオン又はオフを設定できることが望ましい。

そして、図８（Ａ）〜（Ｃ）のような抵抗回路３０を採用する場合、負荷４０の容量が大きくなるほど抵抗回路３０の抵抗値を小さく設定し、負荷４０の容量が小さくなるほど抵抗回路３０の抵抗値を大きく設定することが望ましい。抵抗回路３０の抵抗値と負荷容量値との積に基づいて負荷への充電時間が決まるため、ある一定以上の発振余裕度を持たせるとゲインが小さくなってしまうからである。

２．２ ボルテージフォロワ回路
本実施形態では、上述のように差動部２２の出力のスルーレートと出力部２４の出力のスルーレートとの相対的な関係で、回路の安定性を決めることができる。図５に示すように、差動部２２の出力のスルーレートが、出力部２４の出力のスルーレートと同等又は出力部２４の出力のスルーレートより大きいことが望ましい。

以下に示す構成のボルテージフォロワ回路を採用することで、差動部２２の出力のスルーレートを大きくすると共に、位相補償用コンデンサを不要とする構成を実現できる。

図９に、本実施形態におけるボルテージフォロワ回路２０の構成例を示す。

このボルテージフォロワ回路２０の差動部２２は、ｐ型（例えば第１の導電型）差動増幅回路１００と、ｎ型（例えば第２の導電型）差動増幅回路１１０とを含む。またボルテージフォロワ回路２０の出力部２４は、出力回路１２０を含む。ｐ型差動増幅回路１００、ｎ型差動増幅回路１１０、及び出力回路１２０は、高電位側の電源電圧ＶＤＤ（広義には第１の電源電圧）と低電位側の電源電圧ＶＳＳ（広義には第２の電源電圧）との間の電圧を動作電圧とする。

ｐ型差動増幅回路１００は、入力信号Ｖｉｎ及び出力信号Ｖｏｕｔの差分を増幅する。ｐ型差動増幅回路１００は、出力ノードＮＤ１（第１の出力ノード）及び反転出力ノードＮＸＤ１（第１の反転出力ノード）を有し、出力ノードＮＤ１及び反転出力ノードＮＸＤ１の間に入力信号Ｖｉｎ及び出力信号Ｖｏｕｔの差分に対応した電圧を出力する。

このｐ型差動増幅回路１００は、第１のカレントミラー回路ＣＭ１と、ｐ型（第１の導電型）の第１の差動トランジスタ対を有する。第１の差動トランジスタ対は、ｐ型金属酸化膜半導体（Metal Oxide Semiconductor：以下ＭＯＳと略す）トランジスタ（以下、ＭＯＳトランジスタを単にトランジスタと略す）ＰＴ１、ＰＴ２を含む。ｐ型トランジスタＰＴ１、ＰＴ２の各トランジスタのソースが第１の電流源ＣＳ１に接続されると共に、入力信号Ｖｉｎ及び出力信号Ｖｏｕｔが各トランジスタのゲートに入力される。ｐ型トランジスタＰＴ１、ＰＴ２のドレイン電流は、第１のカレントミラー回路ＣＭ１によって生成される。ｐ型トランジスタＰＴ１のゲートに入力信号Ｖｉｎが入力される。ｐ型トランジスタＰＴ２のゲートに出力信号Ｖｏｕｔが入力される。ｐ型トランジスタＰＴ１のドレインが、出力ノードＮＤ１（第１の出力ノード）になる。ｐ型トランジスタＰＴ２のドレインが、反転出力ノードＮＸＤ１（第１の反転出力ノード）になる。

ｎ型差動増幅回路１１０は、入力信号Ｖｉｎ及び出力信号Ｖｏｕｔの差分を増幅する。ｎ型差動増幅回路１１０は、出力ノードＮＤ２（第２の出力ノード）及び反転出力ノードＮＸＤ２（第２の反転出力ノード）を有し、出力ノードＮＤ２及び反転出力ノードＮＸＤ２の間に入力信号Ｖｉｎ及び出力信号Ｖｏｕｔの差分に対応した電圧を出力する。

このｎ型差動増幅回路１１０は、第２のカレントミラー回路ＣＭ２と、ｎ型（第２の導電型）の第２の差動トランジスタ対を含む。第２の差動トランジスタ対は、ｎ型トランジスタＮＴ３、ＮＴ４を含む。ｎ型トランジスタＮＴ３、ＮＴ４の各トランジスタのソースが第２の電流源ＣＳ２に接続されると共に、入力信号Ｖｉｎ及び出力信号Ｖｏｕｔが各トランジスタのゲートに入力される。ｎ型トランジスタＮＴ３、ＮＴ４のドレイン電流は、第２のカレントミラー回路ＣＭ２によって生成される。ｎ型トランジスタＮＴ３のゲートに入力信号Ｖｉｎが入力される。ｎ型トランジスタＮＴ４のゲートに出力信号Ｖｏｕｔが入力される。ｎ型トランジスタＮＴ３のドレインが、出力ノードＮＤ２（第２の出力ノード）になる。ｎ型トランジスタＮＴ４のドレインが、反転出力ノードＮＸＤ２（第２の反転出力ノード）になる。

出力回路１２０は、ｐ型差動増幅回路１００の出力ノードＮＤ１（第１の出力ノード）の電圧とｎ型差動増幅回路１１０の出力ノードＮＤ２（第２の出力ノード）の電圧とに基づいて、出力信号Ｖｏｕｔを生成する。

この出力回路１２０は、ｎ型（第２の導電型）の第１の駆動トランジスタＮＴＯ１とｐ型（第１の導電型）の第２の駆動トランジスタＰＴＯ１とを含む。第１の駆動トランジスタＮＴＯ１のゲート（電圧）は、ｐ型差動増幅回路１００の出力ノードＮＤ１（第１の出力ノード）の電圧に基づいて制御される。第２の駆動トランジスタＰＴＯ１のゲート（電圧）は、ｎ型差動増幅回路１１０の出力ノード（ＮＤ２）（第２の出力ノード）の電圧に基づいて制御される。第２の駆動トランジスタＰＴＯ１のドレインは、第１の駆動トランジスタＮＴＯ１のドレインに接続される。そして出力回路１２０は、第１の駆動トランジスタＮＴＯ１のドレインの電圧（第２の駆動トランジスタＰＴＯ１のドレインの電圧）を、出力信号Ｖｏｕｔとして出力する。

更に本実施形態におけるボルテージフォロワ回路２０は、第１及び第２の補助回路１３０、１４０を含むことで、入力不感帯をなくし、かつ貫通電流を抑えると共に、第１及び第２の駆動トランジスタＰＴＯ１、ＮＴＯ２のゲート電圧を高速に充電できるので差動部２２の高速化を実現する。この結果、動作電圧の範囲を不要に広げることなく、貫通電流を抑えて低消費電力化と高速化とを実現する。

ここで、第１の補助回路１３０は、入力信号Ｖｉｎ及び出力信号Ｖｏｕｔに基づいて、ｐ型差動増幅回路１００の出力ノードＮＤ１（第１の出力ノード）及び反転出力ノードＮＸＤ１（第１の反転出力ノード）のうち少なくとも一方を駆動する。また第２の補助回路１４０は、入力信号Ｖｉｎ及び出力信号Ｖｏｕｔに基づいて、ｎ型差動増幅回路１１０の出力ノードＮＤ２（第２の出力ノード）及び第２の反転出力ノード（ＮＸＤ２）のうち少なくとも一方を駆動する。

そして、ｐ型トランジスタＰＴ１（第１の差動トランジスタ対を構成するトランジスタのうち入力信号Ｖｉｎがゲートに入力されるトランジスタ）のゲート・ソース間（ゲートとソースとの間）の電圧の絶対値がｐ型トランジスタＰＴ１の閾値電圧の絶対値より小さいとき、第１の補助回路１３０が、出力ノードＮＤ１（第１の出力ノード）及び反転出力ノードＮＸＤ１（第１の反転出力ノード）の少なくとも一方を駆動することで、第１の駆動トランジスタＮＴＯ１のゲート電圧を制御する。

更に、ｎ型トランジスタＮＴ３（第２の差動トランジスタ対を構成するトランジスタのうち入力信号Ｖｉｎがゲートに入力されるトランジスタ）のゲート・ソース間の電圧の絶対値がｎ型トランジスタＮＴ３の閾値電圧の絶対値より小さいとき、第２の補助回路１４０が、出力ノードＮＤ２（第２の出力ノード）及び反転出力ノードＮＸＤ２（第２の反転出力ノード）の少なくとも一方を駆動することで、第２の駆動トランジスタＰＴＯ１のゲート電圧を制御する。

図１０に、図９に示すボルテージフォロワ回路２０の動作説明図を示す。

ここで、高電位側の電源電圧をＶＤＤ、低電位側の電源電圧をＶＳＳ、入力信号の電圧をＶｉｎ、ｐ型トランジスタＰＴ１の閾値電圧をＶｔｈｐ、ｎ型トランジスタＮＴ３の閾値電圧Ｖｔｈｎとする。

ＶＤＤ≧Ｖｉｎ＞ＶＤＤ−｜Ｖｔｈｐ｜では、ｐ型トランジスタがオフ、ｎ型トランジスタがオンとなる。ここでｐ型トランジスタがゲート電圧に応じてカットオフ領域、線形領域、又は飽和領域で動作する場合、ｐ型トランジスタがオフとは、カットオフ領域であることを意味する。同様にｎ型トランジスタがゲート電圧に応じてカットオフ領域、線形領域、又は飽和領域で動作する場合、ｎ型トランジスタがオンとは、線形領域又は飽和領域であることを意味する。従って、ＶＤＤ≧Ｖｉｎ＞ＶＤＤ−｜Ｖｔｈｐ｜では、ｐ型差動増幅回路１００は動作せず（オフ）、ｎ型差動増幅回路１１０は動作する（オン）。そこで第１の補助回路１３０の動作をオン（出力ノードＮＤ１（第１の出力ノード）及び反転出力ノードＮＸＤ１（第１の反転出力ノード）の少なくとも一方を駆動させ）し、第２の補助回路１４０の動作をオフ（出力ノードＮＤ２（第２の出力ノード）及び反転出力ノードＮＸＤ１（第２の反転出力ノード）を駆動させない）する。このように、ｐ型差動増幅回路１００が動作しない範囲で、第１の補助回路１３０によりｐ型差動増幅回路１００の出力ノードＮＤ１（反転出力ノードＮＸＤ１）を駆動することで、ｐ型差動増幅回路１００の第１の差動トランジスタ対の入力不感帯の範囲の入力信号Ｖｉｎに対しても、出力ノードＮＤ１の電圧を不定状態にすることがなくなる。

ＶＤＤ−｜Ｖｔｈｐ｜≧Ｖｉｎ≧Ｖｔｈｎ＋ＶＳＳでは、ｐ型トランジスタがオン、ｎ型トランジスタがオンとなる。ここでｐ型トランジスタがゲート電圧に応じてカットオフ領域、線形領域、又は飽和領域で動作する場合、ｐ型トランジスタがオンとは、線形領域又は飽和領域であることを意味する。従って、ｐ型差動増幅回路１００は動作し（オン）、ｎ型差動増幅回路１１０も動作する（オン）。この場合、第１の補助回路１３０の動作をオン又はオフし、第２の補助回路１４０の動作をオン又はオフする。即ち、ｐ型差動増幅回路１００及びｎ型差動増幅回路１１０が動作するため、出力ノードＮＤ１、ＮＤ２が不定状態にならず、出力回路１２０により出力信号Ｖｏｕｔを出力する。従って、第１及び第２補助回路１３０、１４０を動作させてもよいし、動作させなくてもよい。図１０では、動作をオンさせている。

Ｖｔｈｎ＋ＶＳＳ＞Ｖｉｎ≧ＶＳＳでは、ｐ型トランジスタがオン、ｎ型トランジスタがオフとなる。ここでｎ型トランジスタがゲート電圧に応じてカットオフ領域、線形領域、又は飽和領域で動作する場合、ｎ型トランジスタがオフとは、カットオフ領域であることを意味する。従って、ｎ型差動増幅回路１１０は動作せず（オフ）、ｐ型差動増幅回路１００は動作する（オン）。そこで第２の補助回路１４０の動作をオン（出力ノードＮＤ２（第２の出力ノード）及び反転出力ノードＮＸＤ２（第２の反転出力ノード）の少なくとも一方を駆動させ）し、第１の補助回路１３０の動作をオフする。このように、ｎ型差動増幅回路１１０が動作しない範囲で、第２の補助回路１４０によりｎ型差動増幅回路１１０の出力ノードＮＤ２（反転出力ノードＮＸＤ２）を駆動することで、ｎ型差動増幅回路１１０の第２の差動トランジスタ対の入力不感帯の範囲の入力信号Ｖｉｎに対しても、出力ノードＮＤ２の電圧を不定状態にすることがなくなる。

以上のように第１及び第２の補助回路１３０、１４０により、出力回路１２０を構成する第１及び第２の駆動トランジスタＮＴＯ１、ＰＴＯ１のゲート電圧が制御できるようになり、入力信号Ｖｉｎが入力不感帯の範囲であることに起因する不要な貫通電流の発生を無くすことができる。しかも、入力信号Ｖｉｎの入力不感帯を無くすことで、ｐ型トランジスタの閾値電圧Ｖｔｈｐ及びｎ型トランジスタの閾値電圧Ｖｔｈｎのばらつきを考慮してオフセットを設ける必要がなくなる。そのため、高電位側の電源電圧ＶＤＤと低電位側の電源電圧ＶＳＳとの間の電圧を振幅として、ボルテージフォロワ回路２０を形成できるようになるので、駆動能力を低下させることなく動作電圧を狭くでき、更に消費電力を削減できるようになる。これは、昇圧回路の実装や製造プロセスの低耐圧化を意味し、低コスト化を実現する。

そして、第１及び第２の補助回路１３０、１４０によって出力ノードＮＤ１、ＮＤ２が駆動されるため、差動部２２の反応速度の高速化を実現すると共に、位相補償用コンデンサを不要とすることができるようになる。また出力部２４の第１及び第２の駆動トランジスタＰＴＯ１、ＮＴＯ１の電流駆動能力を共に低下させることで出力部２４の反応速度の低速化を実現できる。

以下では、本実施形態におけるボルテージフォロワ回路２０の詳細な構成例について説明する。

図９において、ｐ型差動増幅回路１００は、第１の電流源ＣＳ１と、上述の第１の差動トランジスタ対と、第１のカレントミラー回路ＣＭ１とを含む。第１の電流源ＣＳ１の一端に、高電位側の電源電圧ＶＤＤ（第１の電源電圧）が供給される。第１の電流源ＣＳ１の他端に、上述の第１の差動トランジスタ対を構成するｐ型トランジスタＰＴ１、ＰＴ２のソースが接続される。

第１のカレントミラー回路ＣＭ１は、ゲート同士が互いに接続されたｎ型（第２の導電型）の第１のトランジスタ対を含む。この第１のトランジスタ対は、ｎ型トランジスタＮＴ１、ＮＴ２を含む。ｎ型トランジスタＮＴ１、ＮＴ２の各トランジスタのソースに低電位側の電源電圧ＶＳＳ（第２の電源電圧）が供給される。ｎ型トランジスタＮＴ１のドレインが出力ノードＮＤ１（第１の出力ノード）に接続される。ｎ型トランジスタＮＴ２のドレインが反転出力ノードＮＸＤ１（第１の反転出力ノード）に接続される。ｎ型トランジスタＮＴ２（第１の差動トランジスタ対を構成するトランジスタのうち反転出力ノードＮＸＤ１に接続されるトランジスタ）のドレイン及びゲートが接続される。

またｎ型差動増幅回路１１０は、第２の電流源ＣＳ２と、上述の第２の差動トランジスタ対と、第２のカレントミラー回路ＣＭ２とを含む。第２の電流源ＣＳ２の一端に、低電位側の電源電圧ＶＳＳ（第２の電源電圧）が供給される。第２の電流源ＣＳ２の他端に、上述の第２の差動トランジスタ対を構成するｎ型トランジスタＮＴ３、ＮＴ４のソースが接続される。

第２のカレントミラー回路ＣＭ２は、ゲート同士が互いに接続されたｐ型（第１の導電型）の第２のトランジスタ対を含む。この第２のトランジスタ対は、ｐ型トランジスタＰＴ３、ＰＴ４を含む。ｐ型トランジスタＰＴ３、ＰＴ４の各トランジスタのソースに高電位側の電源電圧ＶＤＤ（第１の電源電圧）が供給される。ｐ型トランジスタＰＴ３のドレインが出力ノードＮＤ２（第２の出力ノード）に接続される。ｐ型トランジスタＰＴ４のドレインが反転出力ノードＮＸＤ２（第２の反転出力ノード）に接続される。ｐ型トランジスタＰＴ４（第２のトランジスタ対を構成するトランジスタのうち反転出力ノードＮＸＤ２に接続されるトランジスタ）のドレイン及びゲートが接続される。

また第１の補助回路１３０は、ｐ型（第１の導電型）の第１及び第２の電流駆動トランジスタＰＡ１、ＰＡ２と、第１の電流制御回路１３２とを含むことができる。第１及び第２の電流駆動トランジスタＰＡ１、ＰＡ２の各トランジスタのソースに、高電位側の電源電圧ＶＤＤ（第１の電源電圧）が供給される。第１の電流駆動トランジスタＰＡ１のドレインは、出力ノードＮＤ１（第１の出力ノード）に接続される。第２の電流駆動トランジスタＰＡ２のドレインは、反転出力ノードＮＸＤ１（第１の反転出力ノード）に接続される。

そして、第１の電流制御回路１３２が、入力信号Ｖｉｎ及び出力信号Ｖｏｕｔに基づいて第１及び第２の電流駆動トランジスタＰＡ１、ＰＡ２のゲート電圧を制御する。より具体的には、第１の差動トランジスタ対を構成するトランジスタのうち入力信号Ｖｉｎがゲートに入力されるｐ型トランジスタＰＴ１のゲート・ソース間の電圧（の絶対値）が該トランジスタの閾値電圧（の絶対値）より小さいとき、第１の電流制御回路１３２が、出力ノードＮＤ１（第１の出力ノード）及び反転出力ノードＮＸＤ１（第１の反転出力ノード）の少なくとも一方を駆動するように第１及び第２の電流駆動トランジスタＰＡ１、ＰＡ２のゲート電圧を制御する。

また第２の補助回路１４０は、ｎ型（第２の導電型）の第３及び第４の電流駆動トランジスタＮＡ３、ＮＡ４と、第２の電流制御回路１４２とを含むことができる。第３及び第４の電流駆動トランジスタＮＡ３、ＮＡ４の各トランジスタのソースに、低電位側の電源電圧ＶＳＳ（第２の電源電圧）が供給される。第３の電流駆動トランジスタＮＡ３のドレインは、出力ノードＮＤ２（第２の出力ノード）に接続される。第４の電流駆動トランジスタＮＡ４のドレインは、反転出力ノードＮＸＤ２（第２の反転出力ノード）に接続される。

そして、第２の電流制御回路１４２が、入力信号Ｖｉｎ及び出力信号Ｖｏｕｔに基づいて第３及び第４の電流駆動トランジスタＮＡ３、ＮＡ４のゲート電圧を制御する。より具体的には、第２の差動トランジスタ対を構成するトランジスタのうち入力信号Ｖｉｎがゲートに入力されるｎ型トランジスタＮＴ３のゲート・ソース間の電圧の絶対値が該トランジスタの閾値電圧の絶対値より小さいとき、第２の電流制御回路１４２が、出力ノードＮＤ２（第２の出力ノード）及び反転出力ノードＮＸＤ２（第２の反転出力ノード）の少なくとも一方を駆動するように第３及び第４の電流駆動トランジスタＮＡ３、ＮＡ４のゲート電圧を制御する。

図９において、差動部２２の反応速度は、入力信号Ｖｉｎが変化してから、第１及び第２の駆動トランジスタＰＴＯ１、ＮＴＯ１のゲート電圧が変化して所定レベルにまで達するまでの時間に相当する。また出力部２４の反応速度は、第１及び第２の駆動トランジスタＰＴＯ１、ＮＴＯ１のゲート電圧が変化してから、出力信号Ｖｏｕｔが変化して所定レベルにまで達するまでの時間に相当する。

図１１に、第１の電流制御回路１３２の構成例を示す。但し、図９に示すボルテージフォロワ回路２０と同一部分には同一符号を付し、適宜説明を省略する。

第１の電流制御回路１３２は、第３の電流源ＣＳ３と、ｎ型（第２の導電型）の第３の差動トランジスタ対と、ｐ型（第１の導電型）の第５及び第６の電流駆動トランジスタＰＳ５、ＰＳ６とを含む。

第３の電流源ＣＳ３の一端に、低電位側の電源電圧ＶＳＳ（第２の電源電圧）が供給される。

第３の差動トランジスタ対は、ｎ型トランジスタＮＳ５、ＮＳ６を含む。ｎ型トランジスタＮＳ５、ＮＳ６の各トランジスタのソースが、第３の電流源ＣＳ３の他端に接続される。ｎ型トランジスタＮＳ５のゲートに、入力信号Ｖｉｎが入力される。ｎ型トランジスタＮＳ６のゲートに、出力信号Ｖｏｕｔが入力される。

第５及び第６の電流駆動トランジスタＰＳ５、ＰＳ６の各トランジスタのソースに、高電位側の電源電圧ＶＤＤ（第１の電源電圧）が供給される。第５の電流駆動トランジスタＰＳ５のドレインが、第３の差動トランジスタ対を構成するｎ型トランジスタＮＳ５のドレインに接続される。第６の電流駆動トランジスタＰＳ６のドレインが、第３の差動トランジスタ対を構成するｎ型トランジスタＮＳ６のドレインに接続される。第５の電流駆動トランジスタＰＳ５のゲート及びドレインが接続される。第６の電流駆動トランジスタＰＳ６のゲート及びドレインが接続される。

そして、第３の差動トランジスタ対を構成するｎ型トランジスタＮＳ５（第３の差動トランジスタ対を構成するトランジスタのうちそのゲートに入力信号Ｖｉｎが入力されるトランジスタ）のドレイン（或いは第５の電流駆動トランジスタＰＳ５のドレイン）が、第２の電流駆動トランジスタＰＡ２のゲートに接続される。また、第３の差動トランジスタ対を構成するｎ型トランジスタＮＳ６（第３の差動トランジスタ対を構成するトランジスタのうちそのゲートに出力信号Ｖｏｕｔが入力されるトランジスタ）のドレイン（或いは第６の電流駆動トランジスタＰＳ６のドレイン）が、第１の電流駆動トランジスタＰＡ１のゲートに接続される。

即ち、第１及び第６の電流駆動トランジスタＰＡ１、ＰＳ６は、カレントミラー回路を構成する。同様に、第２及び第５の電流駆動トランジスタＰＡ２、ＰＳ５は、カレントミラー回路を構成する。

図１２に、第２の電流制御回路１４２の構成例を示す。但し、図９に示すボルテージフォロワ回路２０と同一部分には同一符号を付し、適宜説明を省略する。

第２の電流制御回路１４２は、第４の電流源ＣＳ４と、ｐ型（第１の導電型）の第４の差動トランジスタ対と、ｎ型（第２の導電型）の第７及び第８の電流駆動トランジスタＮＳ７、ＮＳ８とを含む。

第４の電流源ＣＳ４の一端に、高電位側の電源電圧ＶＤＤ（第１の電源電圧）が供給される。

第４の差動トランジスタ対は、ｐ型トランジスタＰＳ７、ＰＳ８を含む。ｐ型トランジスタＰＳ７、ＰＳ８の各トランジスタのソースが、第４の電流源ＣＳ４の他端に接続される。ｐ型トランジスタＰＳ７のゲートに、入力信号Ｖｉｎが入力される。ｐ型トランジスタＰＳ８のゲートに、出力信号Ｖｏｕｔが入力される。

第７及び第８の電流駆動トランジスタＮＳ７、ＮＳ８の各トランジスタのソースに、低電位側の電源電圧ＶＳＳ（第２の電源電圧）が供給される。第７の電流駆動トランジスタＮＳ７のドレインが、第４の差動トランジスタ対を構成するｐ型トランジスタＰＳ７のドレインに接続される。第８の電流駆動トランジスタＮＳ８のドレインが、第４の差動トランジスタ対を構成するｐ型トランジスタＰＳ８のドレインに接続される。第７の電流駆動トランジスタＮＳ７のゲート及びドレインが接続される。第８の電流駆動トランジスタＮＳ８のゲート及びドレインが接続される。

そして、第４の差動トランジスタ対を構成するｐ型トランジスタＰＳ７（第４の差動トランジスタ対を構成するトランジスタのうちそのゲートに入力信号Ｖｉｎが入力されるトランジスタ）のドレイン（或いは第７の電流駆動トランジスタＮＳ７のドレイン）が、第４の電流駆動トランジスタＮＡ４のゲートに接続される。また、第４の差動トランジスタ対を構成するｐ型トランジスタＰＳ８（第４の差動トランジスタ対を構成するトランジスタのうちそのゲートに出力信号Ｖｏｕｔが入力されるトランジスタ）のドレイン（或いは第８の電流駆動トランジスタＮＳ８のドレイン）が、第３の電流駆動トランジスタＮＡ３のゲートに接続される。

即ち、第３及び第８の電流駆動トランジスタＮＡ３、ＮＳ８は、カレントミラー回路を構成する。同様に、第４及び第７の電流駆動トランジスタＮＡ４、ＮＳ７は、カレントミラー回路を構成する。

次に、第１の補助回路１３０が図１１に示す第１の電流制御回路１３２を有し、第２の補助回路１４０が図１２に示す構成の第２の電流制御回路１４２を有するものとして、図９に示す構成のボルテージフォロワ回路２０の動作について説明する。

まず、Ｖｔｈｎ＋ＶＳＳ≧Ｖｉｎ＞ＶＳＳのとき、ｐ型差動増幅回路１００は、ｐ型トランジスタＰＴ１がオンとなって適正な動作を行うが、ｎ型差動増幅回路１１０は、ｎ型トランジスタＮＴ３が動作しないため、ｎ型差動増幅回路１１０の各ノードの電圧は不定となる。

ここで第２の補助回路１４０に着目すると、ｐ型トランジスタＰＳ７がオンしてインピーダンスが小さくなるため、第４の電流駆動トランジスタＮＡ４のゲート電圧が上がる。この結果、第４の電流駆動トランジスタＮＡ４のインピーダンスが小さくなる。即ち、第４の電流駆動トランジスタＮＡ４が反転出力ノードＮＸＤ２を駆動して電流を引き込み、反転出力ノードＮＸＤ２の電位が低くなる。この結果、ｐ型トランジスタＰＴ３のインピーダンスが小さくなって、出力ノードＮＤ２の電位が上がる。そして、出力回路１２０の第２の駆動トランジスタＰＴＯ１のインピーダンスが大きくなって、出力信号Ｖｏｕｔの電位が下がる。これにより、ｐ型トランジスタＰＳ８のインピーダンスが小さくなって、第３の電流駆動トランジスタＮＡ３のゲート電圧が上昇する。従って、第３の電流駆動トランジスタＮＡ３のインピーダンスが小さくなり、出力ノードＮＤ２の電位が下がる。

こうして、ｐ型トランジスタＰＴ３のインピーダンスを小さくして出力ノードＮＤ２の電位を上げた結果がフィードバックされ、第３の電流駆動トランジスタＮＡ３のインピーダンスを小さくして出力ノードＮＤ２の電位を下げる。この結果、入力信号Ｖｉｎの電圧と出力信号Ｖｏｕｔの電圧がほぼ等しくなる平衡状態になり、第２の駆動トランジスタＰＴＯ１のゲート電圧が最適なところに確定する。

次に、ＶＤＤ≧Ｖｉｎ＞ＶＤＤ−｜Ｖｔｈｐ｜のとき、上述の場合と逆に動作する。即ち、ｎ型差動増幅回路１１０は、ｎ型トランジスタＮＴ３がオンとなって適正な動作を行うが、ｐ型差動増幅回路１００は、ｐ型トランジスタＰＴ１が動作しないため、ｐ型差動増幅回路１００の各ノードの電圧は不定となる。

ここで第１の補助回路１３０に着目すると、ｎ型トランジスタＮＳ５がオンしてインピーダンスが小さくなるため、第２の電流駆動トランジスタＰＡ２のゲート電圧が下がる。この結果、第２の電流駆動トランジスタＰＡ２のインピーダンスが小さくなる。即ち、第２の電流駆動トランジスタＰＡ２が反転出力ノードＮＸＤ１を駆動して電流を供給し、反転出力ノードＮＸＤ１の電位が高くなる。この結果、ｎ型トランジスタＮＴ２のインピーダンスが小さくなって、出力ノードＮＤ１の電位が下がる。そして、出力回路１２０の第１の駆動トランジスタＮＴＯ１のインピーダンスが大きくなって、出力信号Ｖｏｕｔの電位が上がる。これにより、ｎ型トランジスタＮＳ６のインピーダンスが小さくなって、第１の電流駆動トランジスタＰＡ１のゲート電圧が下がる。従って、第１の電流駆動トランジスタＰＡ１のインピーダンスが小さくなり、出力ノードＮＤ１の電位が上がる。

こうして、ｎ型トランジスタＮＴ２のインピーダンスを小さくして出力ノードＮＤ１の電位を下げた結果がフィードバックされ、第１の電流駆動トランジスタＰＡ１のインピーダンスを小さくして出力ノードＮＤ１の電位を上げる。この結果、入力信号Ｖｉｎの電圧と出力信号Ｖｏｕｔの電圧がほぼ等しくなる平衡状態になり、第１の駆動トランジスタＮＴＯ１のゲート電圧が最適なところに確定する。

なおＶＤＤ−｜Ｖｔｈｐ｜≧Ｖｉｎ≧Ｖｔｈｎ＋ＶＳＳでは、ｐ型差動増幅回路１００及びｎ型差動増幅回路１１０が動作し、出力ノードＮＤ１、ＮＤ２の電位が確定するため、第１及び第２の補助回路１３０、１４０を動作させなくても、入力信号Ｖｉｎの電圧と出力信号Ｖｏｕｔの電圧がほぼ等しくなる平衡状態になる。

図１３に、ｐ型差動増幅回路１００及び第１の補助回路１３０のノードの電圧変化についてのシミュレーション結果を示す。図１４に、ｎ型差動増幅回路１１０及び第２の補助回路１４０のノードの電圧変化についてのシミュレーション結果を示す。更に図１５に、出力ノードＮＤ１、ＮＤ２の電圧変化についてのシミュレーション結果を示す。

図１３において、ノードＳＧ１は、第１の電流駆動トランジスタＰＡ１のゲートである。ノードＳＧ２は、第２の電流駆動トランジスタＰＡ２のゲートである。ノードＳＧ３は、第１の差動トランジスタ対を構成するｐ型トランジスタＰＴ１、ＰＴ２のソースである。

図１４において、ノードＳＧ４は、第４の電流駆動トランジスタＮＡ４のゲートである。ノードＳＧ５は、第３の電流駆動トランジスタＮＡ３のゲートである。ノードＳＧ６は、第２の差動トランジスタ対を構成するｎ型トランジスタＮＴ３、ＮＴ４のソースである。

図１３〜図１５に示すように、０．５ボルト付近の入力信号Ｖｉｎが入力された場合であっても、出力ノードＮＤ１が不定状態とならず、出力回路１２０を構成する第１の駆動トランジスタＮＴＯ１のゲート電圧を制御している。

図１６に、図９〜図１１に示す構成のボルテージフォロワ回路２０を有する演算増幅回路１０の負荷未接続時の位相余裕の変化及びゲインの変化についてのシミュレーション結果を示す。ここでは、動作温度Ｔ１、Ｔ２、Ｔ３（Ｔ１＞Ｔ２＞Ｔ３）の各動作温度ごとに、抵抗回路３０の抵抗値に応じて、位相余裕及びゲインが変化する様子を示している。このように、演算増幅回路１０では、抵抗回路３０の抵抗値を変更することで、負荷未接続時の位相余裕を決めることができる。

図１７に、図９〜図１１に示す構成のボルテージフォロワ回路２０を有する演算増幅回路１０の負荷接続時の位相余裕の変化及びゲインの変化についてのシミュレーション結果を示す。ここでは、抵抗回路３０の抵抗値を固定して、動作温度Ｔ１、Ｔ２、Ｔ３（Ｔ１＞Ｔ２＞Ｔ３）の各動作温度ごとに、負荷４０の負荷容量に応じて、位相余裕及びゲインが変化する様子を示している。このように、演算増幅回路１０では、負荷４０の負荷容量が大きくなるほど、位相余裕が大きくなる。

以上説明したように、本実施形態のボルテージフォロワ回路２０を有する演算増幅回路１０によれば、入力不感帯をなくし、いわゆるrail-to-railで動作し、かつ出力回路１２０の貫通電流を確実に抑える制御が可能となる。これにより、大幅に低消費電力化を実現する演算増幅回路を提供できる。更にＡＢ級動作が可能となるため、液晶の印加電圧を反転させる極性反転駆動において、極性に関わらずデータ線を安定して駆動できるようになる。

そして、第１及び第２の補助回路１３０、１４０によって出力ノードＮＤ１、ＮＤ２が駆動されるため、差動部２２の反応速度の高速化を実現すると共に、位相補償用コンデンサを不要とすることができるようになる。また出力部２４の第１及び第２の駆動トランジスタＰＴＯ１、ＮＴＯ１の電流駆動能力を共に低下させることで出力部２４の反応速度の低速化を実現できる。このため、パネルサイズの拡大により負荷容量が異なる種々の表示パネルに対し、同一の演算増幅回路を用いて駆動できるという効果が得られる。

更に、出力信号Ｖｏｕｔを帰還させるボルテージフォロワ回路では、出力を安定させるために発振を防止させる必要があり、差動増幅回路と出力回路との間に位相補償容量を接続して、位相余裕を持たせることが一般的に行われる。この場合、ボルテージフォロワ回路の能力を示すスルーレートＳは、消費電流をＩ、位相補償用コンデンサの容量値をＣとすると、Ｉ／Ｃに比例することが知られている。従って、ボルテージフォロワ回路のスルーレートを大きくするためには、容量値Ｃを小さくするか、消費電流Ｉを大きくするしかない。

これに対して本実施形態では、上述のように位相補償用コンデンサを不要としているため、上述のスルーレートの式に制限されることはない。従って、消費電流Ｉを大きくすることなく、スルーレートを大きくできる。

２．３ 電流値の調整
本実施形態におけるボルテージフォロワ回路２０では、ｐ型差動増幅回路１００、ｎ型差動増幅回路１１０、第１の補助回路１３０、及び第２の補助回路１４０の電流源の動作時の電流値を工夫することで、更に回路の安定性を向上させることができる。

図１８に、本実施形態におけるボルテージフォロワ回路２０の他の構成例の回路図を示す。図１８では、各電流源をトランジスタで構成している。この場合、各トランジスタのゲート電圧を制御することで、電流源の無駄な電流消費を削減できる。

ボルテージフォロワ回路２０の安定性を向上させるためには、出力回路１２０を構成する第１及び第２の駆動トランジスタＮＴＯ１、ＰＴＯ１のドレイン電流を等しくすることが有効である。第１の駆動トランジスタＮＴＯ１のドレイン電流は、ｐ型差動増幅回路１００の第１の電流源ＣＳ１の動作時の電流値Ｉ１と、第１の補助回路１３０の第３の電流源ＣＳ３の動作時の電流値Ｉ３とにより定まる。第２の駆動トランジスタＰＴＯ１のドレイン電流は、ｎ型差動増幅回路１１０の第２の電流源ＣＳ２の動作時の電流値Ｉ２と、第２の補助回路１４０の第４の電流源ＣＳ４の動作時の電流値Ｉ４とにより定まる。

ここで、電流値Ｉ１と電流値Ｉ３とが等しくないものとする。例えば電流値Ｉ１を１０、電流値Ｉ３を５とする。同様に、電流値Ｉ２と電流値Ｉ４とが等しくないものとする。例えば電流値Ｉ２を１０、電流値Ｉ４を５とする。

入力信号Ｖｉｎの電圧が、ｐ型差動増幅回路１００と第１の補助回路１３０が動作する範囲の場合、第１の駆動トランジスタＮＴＯ１のドレイン電流は例えば１５（＝Ｉ１＋Ｉ３＝１０＋５）に相当する分が流れる。同様に、入力信号Ｖｉｎの電圧が、ｎ型差動増幅回路１１０と第２の補助回路１４０が動作する範囲の場合、第２の駆動トランジスタＰＴＯ１のドレイン電流は例えば１５（＝Ｉ２＋Ｉ４＝１０＋５）に相当する分が流れる。

これに対して、例えば入力信号Ｖｉｎの電圧が低くなってｎ型トランジスタが動作しなくなると、ｎ型差動増幅回路１１０と第１の補助回路１３０が動作しなくなる。従って、第２及び第３の電流源ＣＳ２、ＣＳ３が流れなくなる（Ｉ２＝０、Ｉ３＝０）。そのため、第１の駆動トランジスタＮＴＯ１のドレイン電流は例えば１０（＝Ｉ１）に相当する分が流れ、第２の駆動トランジスタＰＴＯ１のドレイン電流は例えば５（＝Ｉ４）に相当する分が流れる。例えば入力信号Ｖｉｎの電圧が高くなってｐ型トランジスタが動作しなくなる場合も同様である。

このように、出力回路１２０を構成する第１及び第２の駆動トランジスタＮＴＯ１、ＰＴＯ１のドレイン電流が異なり、出力信号Ｖｏｕｔの立ち上がり又は立ち下がりが異なると、出力が安定する時間が異なることとなり、発振し易くなる。

そこで、本実施形態におけるボルテージフォロワ回路２０では、第１及び第３の電流源ＣＳ１、ＣＳ３の動作時の電流値が等しく（Ｉ１＝Ｉ３）、かつ第２及び第４の電流源ＣＳ２、ＣＳ４の動作時の電流値が等しい（Ｉ２＝Ｉ４）ことが望ましい。これは、第１〜第４の電流源ＣＳ１〜ＣＳ４を構成するトランジスタのチャネル長Ｌを共通にし、第１及び第３の電流源ＣＳ１、ＣＳ３を構成するトランジスタのチャネル幅を等しくし、かつ第２及び第４の電流源ＣＳ２、ＣＳ４を構成するトランジスタのチャネル幅を等しくすることで実現できる。

更に、第１〜第４の電流源ＣＳ１〜ＣＳ４の各電流源の動作時の電流値が等しいこと（Ｉ１＝Ｉ２＝Ｉ３＝Ｉ４）が望ましい。この場合、設計が容易になるからである。

また第３及び第４の電流源ＣＳ３、ＣＳ４の動作時の電流値の少なくとも一方を削減することで、より低消費電力化を図ることができる。この場合、第１〜第４の電流駆動トランジスタＰＡ１、ＰＡ２、ＮＡ３、ＮＡ４の各トランジスタの電流駆動能力を低下させることなく、第３及び第４の電流源ＣＳ３、ＣＳ４の動作時の電流値の少なくとも一方を削減する必要がある。

図１９に、第４の電流源ＣＳ４の動作時の電流値を削減する構成例の説明図を示す。但し、図９、図１２、図１８と同一部分には同一符号を付し、適宜説明を省略する。

図１９では、第４の電流源ＣＳ４の動作時の電流値を削減するために、第３及び第８の電流駆動トランジスタＮＡ３、ＮＳ８がカレントミラー回路を構成することを利用する。第３の電流駆動トランジスタＮＡ３のチャネル長をＬ、チャネル幅をＷＡ３、第３の電流駆動トランジスタＮＡ３のドレイン電流をＩ_ＮＡ３とし、第８の電流駆動トランジスタＮＳ８のチャネル長をＬ、チャネル幅をＷＳ８、第８の電流駆動トランジスタＮＳ８のドレイン電流をＩ_ＮＳ８とする。このとき、Ｉ_ＮＡ３＝（ＷＡ３／ＷＳ８）×Ｉ_ＮＳ８と表わすことができる。ここで、（ＷＡ３／ＷＳ８）は、第８の電流駆動トランジスタＮＳ８の電流駆動能力に対する第３の電流駆動トランジスタＮＡ３の電流駆動能力の比を意味する。従って、（ＷＡ３／ＷＳ８）を１より大きくすることで、第３の電流駆動トランジスタＮＡ３の電流駆動能力を低下させることなくドレイン電流Ｉ_ＮＳ８を小さくでき、第４の電流源ＣＳ４の動作時の電流値Ｉ４も小さくできる。

なお図１９において、第４及び第７の電流駆動トランジスタＮＡ４、ＮＳ７がカレントミラー回路を構成することを利用してもよい。

また同様に、第３の電流源ＣＳ３の動作時の電流値を削減することが望ましい。この場合、第１及び第６の電流駆動トランジスタＰＡ１、ＰＳ６がカレントミラー回路を構成することを利用したり、第２及び第５の電流駆動トランジスタＰＡ２、ＰＳ５がカレントミラー回路を構成することを利用したりする。

以上のように、第６の電流駆動トランジスタＰＳ６の電流駆動能力に対する第１の電流駆動トランジスタＰＡ１の電流駆動能力の比、第５の電流駆動トランジスタＰＳ５の電流駆動能力に対する第２の電流駆動トランジスタＰＡ２の電流駆動能力の比、第８の電流駆動トランジスタＮＳ８の電流駆動能力に対する第３の電流駆動トランジスタＮＡ３の電流駆動能力の比、及び第７の電流駆動トランジスタＮＳ７の電流駆動能力に対する第４の電流駆動トランジスタＮＡ４の電流駆動能力の比のうち少なくとも１つを、１より大きくする。こうすることで、第３及び第４の電流源ＣＳ３、ＣＳ４のうち少なくとも１つの動作時の電流値を削減できる。

なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば表示パネルとして液晶表示パネルに適用する場合について説明したが、これに限定されるものではない。また各トランジスタをＭＯＳトランジスタとして説明したが、これに限定されるものではない。

またボルテージフォロワ回路、該ボルテージフォロワ回路を構成するｐ型差動増幅回路、ｎ型差動増幅回路、出力回路、第１の補助回路、第２の補助回路の構成も、上述の実施形態で説明した構成に限定されず、これらの均等な種々の構成を採用できる。

また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。

本実施形態の演算増幅回路を適用した液晶装置のブロック図。 図１のデータ線駆動回路の構成例を示す図。 図１の走査線駆動回路の構成例を示す図。 本実施形態における演算増幅回路の構成例のブロック図。 差動部及び出力部の出力のスルーレートと発振との関係の説明図。 負荷容量に対する発振余裕度の変化例を示す説明図。 負荷容量に対する発振余裕度の変化の他の例を示す説明図。 図８（Ａ）、（Ｂ）、（Ｃ）は、抵抗回路の構成例を示す図。 本実施形態におけるボルテージフォロワ回路の構成例を示す図。 図９に示すボルテージフォロワ回路の動作説明図。 第１の電流制御回路の構成例の回路図。 第２の電流制御回路の構成例の回路図。 ｐ型差動増幅回路及び第１の補助回路のノードの電圧変化についてのシミュレーション結果を示す図。 ｎ型差動増幅回路及び第２の補助回路のノードの電圧変化についてのシミュレーション結果を示す図。 出力ノードの電圧変化についてのシミュレーション結果を示す図。 演算増幅回路の負荷未接続時の位相余裕の変化及びゲインの変化についてのシミュレーション結果を示す図。 演算増幅回路の負荷接続時の位相余裕の変化及びゲインの変化についてのシミュレーション結果を示す図。 本実施形態におけるボルテージフォロワ回路の他の構成例の回路図。 第４の電流源の動作時の電流値を削減する構成例の説明図。

符号の説明

１０ 演算増幅回路、２０ ボルテージフォロワ回路、２２ 差動部、２４ 出力部、
３０ 抵抗回路、４０ 負荷、５０ 可変抵抗素子、
５２、５４、５６ 抵抗値設定レジスタ、
１００ ｐ型差動増幅回路（第１の導電型差動増幅回路）、
１１０ ｎ型差動増幅回路（第２の導電型差動増幅回路）、
１２０ 出力回路、１３０ 第１の補助回路、１３２ 第１の電流制御回路、
１４０ 第２の補助回路、１４２ 第２の電流制御回路、
ＡＳＷ１〜ＡＳＷ３ アナログスイッチ素子、
ＶＤＤ 高電位側の電源電圧（第１の電源電圧）、Ｖｉｎ 入力信号、
Ｖｏｕｔ 出力信号、ＶＳＳ 低電位側の電源電圧（第２の電源電圧）、
ＰＡ１ 第１の電流駆動トランジスタ、ＰＡ２ 第２の電流駆動トランジスタ、
ＰＳ７、ＰＳ８、ＰＴ１、ＰＴ２、ＰＴ３、ＰＴ４ ｐ型トランジスタ、
ＰＳ５ 第５の電流駆動トランジスタ、ＰＳ６ 第６の電流駆動トランジスタ、
ＰＴＯ１ 第２の駆動トランジスタ、
ＮＡ３ 第３の電流駆動トランジスタ、ＮＡ４ 第４の電流駆動トランジスタ、
ＮＳ５、ＮＳ６、ＮＴ１、ＮＴ２、ＮＴ３、ＮＴ４ ｎ型トランジスタ、
ＮＳ７ 第７の電流駆動トランジスタ、ＮＳ８ 第８の電流駆動トランジスタ、
ＮＴＯ１ 第１の駆動トランジスタ

Claims (15)

1. 容量性負荷を駆動するための演算増幅回路であって、
   入力信号をインピーダンス変換するボルテージフォロワ回路と、
   前記ボルテージフォロワ回路と前記演算増幅回路の出力との間に直列に接続された抵抗回路とを含み、
   前記ボルテージフォロワ回路が、
   前記入力信号及び前記ボルテージフォロワ回路の出力信号の差分を増幅する差動部と、
   前記差動部の出力に基づいて前記ボルテージフォロワ回路の出力信号を出力する出力部とを含み、
   前記抵抗回路を介して、前記容量性負荷を駆動し、
   前記差動部が、
   ソースに第１の電流源の電流が供給され、ゲートに前記入力信号が供給される第１の導電型の第１のトランジスタと、
   ソースに前記第１の電流源の電流が供給され、ゲートに前記出力信号が供給される前記第１の導電型の第２のトランジスタと、
   ドレインに前記第１のトランジスタのドレイン電圧が供給されソースに第２の電源電圧が供給される第２の導電型の第３のトランジスタと、ゲート及びドレインに前記第３のトランジスタのゲートが接続されドレインに前記第２のトランジスタのドレイン電圧が供給されソースに前記第２の電源電圧が供給される前記第２の導電型の第４のトランジスタとを有する第１のカレントミラー回路とを含む第１の導電型差動増幅回路と、
   ソースに第２の電流源の電流が供給され、ゲートに前記入力信号が供給される前記第２の導電型の第５のトランジスタと、
   ソースに前記第２の電流源の電流が供給され、ゲートに前記出力信号が供給される前記第２の導電型の第６のトランジスタと、
   ドレインに前記第５のトランジスタのドレイン電圧が供給されソースに第１の電源電圧が供給される前記第１の導電型の第７のトランジスタと、ゲート及びドレインに前記第７のトランジスタのゲートが接続されドレインに前記第６のトランジスタのドレイン電圧が供給されソースに前記第１の電源電圧が供給される前記第１の導電型の第８のトランジスタとを有する第２のカレントミラー回路とを含む第２の導電型差動増幅回路と、
   前記入力信号及び前記出力信号に基づいて、前記第１のトランジスタのドレインである第１の出力ノード及び前記第２のトランジスタのドレインである第１の反転出力ノードを駆動する第１の補助回路と、
   前記入力信号及び前記出力信号に基づいて、前記第５のトランジスタのドレインである第２の出力ノード及び前記第６のトランジスタのドレインである第２の反転出力ノードを駆動する第２の補助回路とを含み、
   前記出力部が、
   前記第１の出力ノードの電圧に基づいてそのゲート電圧が制御される第２の導電型の第１の駆動トランジスタと、そのドレインが前記第１の駆動トランジスタのドレインに接続され前記第２の出力ノードの電圧に基づいてそのゲート電圧が制御される第１の導電型の第２の駆動トランジスタとを含み、
   前記第１及び第２の駆動トランジスタのドレインの電圧を前記出力信号として出力し、
   前記入力信号の電圧が、前記第１の電源電圧以下の電圧であり、且つ前記第１の電源電圧より前記第１のトランジスタの閾値電圧の絶対値だけ低電位の電圧より高いとき、
   前記第１の補助回路が、
   前記第１の出力ノード及び前記第１の反転出力ノードを駆動することで、前記入力信号の電圧と前記出力信号の電圧とが等しくなる平衡状態となるように前記第１の駆動トランジスタのゲート電圧を制御し、
   前記入力信号の電圧が、前記第２の電源電圧より前記第５のトランジスタの閾値電圧だけ高電位の電圧以下であり、且つ前記第２の電源電圧より高いとき、
   前記第２の補助回路が、
   前記第２の出力ノード及び前記第２の反転出力ノードを駆動することで、前記入力信号の電圧と前記出力信号の電圧とが等しくなる平衡状態となるように前記第２の駆動トランジスタのゲート電圧を制御することを特徴とする演算増幅回路。
2. 請求項１において、
   前記差動部への入力の変化に対して該差動部の出力が変化するまでの時間に対応する前記差動部の反応速度が、
   前記差動部から前記出力部への入力の変化に対して該出力部の出力が変化するまでの時間に対応する前記出力部の反応速度と同じ又は前記出力部の反応速度より速いことを特徴とする演算増幅回路。
3. 請求項１又は２において、
   前記抵抗回路が、
   可変抵抗素子を含むことを特徴とする演算増幅回路。
4. 請求項１又は２において、
   前記抵抗回路が、
   各アナログスイッチ素子が並列に接続された複数のアナログスイッチ素子を含むことを特徴とする演算増幅回路。
5. 請求項３又は４において、
   前記抵抗回路の抵抗値を設定するための抵抗値設定レジスタを含み、
   前記抵抗回路の抵抗値が、
   前記抵抗値設定レジスタの設定内容に応じて変更されることを特徴とする演算増幅回路。
6. 請求項１乃至５のいずれかにおいて、
   前記第１の補助回路が、
   各トランジスタのソースに前記第１の電源電圧が供給され、各トランジスタのドレインがそれぞれ前記第１の出力ノード及び前記第１の反転出力ノードに接続された第１の導電型の第１及び第２の電流駆動トランジスタと、
   前記入力信号及び前記出力信号に基づいて前記第１及び第２の電流駆動トランジスタのゲート電圧を制御する第１の電流制御回路とを含み、
   前記入力信号の電圧が、前記第１の電源電圧以下の電圧であり、且つ前記第１の電源電圧より前記第１のトランジスタの閾値電圧の絶対値だけ低電位の電圧より高いとき、
   前記第１の電流制御回路が、
   前記入力信号の電圧と前記出力信号の電圧とが等しくなる平衡状態となるように前記第１及び第２の電流駆動トランジスタのゲート電圧を制御することを特徴とする演算増幅回路。
7. 請求項１乃至６のいずれかにおいて、
   前記第２の補助回路が、
   各トランジスタのソースに前記第２の電源電圧が供給され、各トランジスタのドレインがそれぞれ前記第２の出力ノード及び前記第２の反転出力ノードに接続された第２の導電型の第３及び第４の電流駆動トランジスタと、
   前記入力信号及び前記出力信号に基づいて前記第３及び第４の電流駆動トランジスタのゲート電圧を制御する第２の電流制御回路とを含み、
   前記入力信号の電圧が、前記第２の電源電圧より前記第５のトランジスタの閾値電圧だけ高電位の電圧以下であり、且つ前記第２の電源電圧より高いとき、
   前記第２の電流制御回路が、
   前記入力信号の電圧と前記出力信号の電圧とが等しくなる平衡状態となるように前記第３及び第４の電流駆動トランジスタのゲート電圧を制御することを特徴とする演算増幅回路。
8. 請求項６において、
   前記第１の電流制御回路が、
   一端に前記第２の電源電圧が供給された第３の電流源と、
   ソースに前記第３の電流源の電流が供給され、前記入力信号がゲートに供給される第２の導電型の第９のトランジスタと、
   ソースに前記第３の電流源の電流が供給され、前記出力信号がゲートに供給される第２の導電型の第１０のトランジスタと、
   ソースに前記第１の電源電圧が供給され、ドレインが前記第９のトランジスタのドレインに接続され、そのゲート及びドレインが接続された第１の導電型の第５の電流駆動トランジスタと、
   ソースに前記第１の電源電圧が供給され、ドレインが前記第１０のトランジスタのドレインに接続され、そのゲート及びドレインが接続された第１の導電型の第６の電流駆動トランジスタとを含み、
   前記第９のトランジスタのドレインが前記第２の電流駆動トランジスタのゲートに接続され、
   前記第１０のトランジスタのドレインが前記第１の電流駆動トランジスタのゲートに接続されることを特徴とする演算増幅回路。
9. 請求項７において、
   前記第２の電流制御回路が、
   一端に前記第１の電源電圧が供給された第４の電流源と、
   ソースに前記第４の電流源の電流が供給され、前記入力信号がゲートに供給される第１の導電型の第１１のトランジスタと、
   ソースに前記第４の電流源の電流が供給され、前記出力信号がゲートに供給される第１の導電型の第１２のトランジスタと、
   ソースに前記第２の電源電圧が供給され、ドレインが第１１のトランジスタのドレインに接続され、そのゲート及びドレインが接続された第２の導電型の第７の電流駆動トランジスタと、
   ソースに前記第２の電源電圧が供給され、ドレインが第１２のトランジスタのドレインに接続され、そのゲート及びドレインが接続された第２の導電型の第８の電流駆動トランジスタとを含み、
   前記第１１のトランジスタのドレインが前記第４の電流駆動トランジスタのゲートに接続され、
   前記第１２のトランジスタのドレインが前記第３の電流駆動トランジスタのゲートに接続されることを特徴とする演算増幅回路。
10. 請求項８において、
    前記第２の補助回路が、
    各トランジスタのソースに前記第２の電源電圧が供給され、各トランジスタのドレインがそれぞれ前記第２の出力ノード及び前記第２の反転出力ノードに接続された第２の導電型の第３及び第４の電流駆動トランジスタと、
    前記入力信号及び前記出力信号に基づいて前記第３及び第４の電流駆動トランジスタのゲート電圧を制御する第２の電流制御回路とを含み、
    前記入力信号の電圧が、前記第２の電源電圧より前記第５のトランジスタの閾値電圧だけ高電位の電圧以下であり、且つ前記第２の電源電圧より高いとき、
    前記第２の電流制御回路が、
    前記入力信号の電圧と前記出力信号の電圧とが等しくなる平衡状態となるように前記第３及び第４の電流駆動トランジスタのゲート電圧を制御し、
    前記第２の電流制御回路が、
    一端に前記第１の電源電圧が供給された第４の電流源と、
    ソースに前記第４の電流源の電流が供給され、前記入力信号がゲートに供給される第１の導電型の第１１のトランジスタと、
    ソースに前記第４の電流源の電流が供給され、前記出力信号がゲートに供給される第１の導電型の第１２のトランジスタと、
    ソースに前記第２の電源電圧が供給され、ドレインが第１１のトランジスタのドレインに接続され、そのゲート及びドレインが接続された第２の導電型の第７の電流駆動トランジスタと、
    ソースに前記第２の電源電圧が供給され、ドレインが第１２のトランジスタのドレインに接続され、そのゲート及びドレインが接続された第２の導電型の第８の電流駆動トランジスタとを含み、
    前記第１１のトランジスタのドレインが前記第４の電流駆動トランジスタのゲートに接続され、
    前記第１２のトランジスタのドレインが前記第３の電流駆動トランジスタのゲートに接続されることを特徴とする演算増幅回路。
11. 請求項１０において、
    前記第１及び第３の電流源の動作時の電流値が等しく、かつ前記第２及び第４の電流源の動作時の電流値が等しいことを特徴とする演算増幅回路。
12. 請求項１１において、
    前記第１〜第４の電流源の各電流源の動作時の電流値が等しいことを特徴とする演算増幅回路。
13. 請求項１０において、
    前記第６の電流駆動トランジスタの電流駆動能力Ａ６に対する前記第１の電流駆動トランジスタの電流駆動能力Ａ１の比であるＡ１／Ａ６、前記第５の電流駆動トランジスタの電流駆動能力Ａ５に対する前記第２の電流駆動トランジスタの電流駆動能力Ａ２の比であるＡ２／Ａ５、前記第８の電流駆動トランジスタの電流駆動能力Ａ８に対する前記第３の電流駆動トランジスタの電流駆動能力Ａ３の比であるＡ３／Ａ８、及び前記第７の電流駆動トランジスタの電流駆動能力Ａ７に対する前記第４の電流駆動トランジスタの電流駆動能力Ａ４の比であるＡ４／Ａ７のうち少なくとも１つが、１より大きいことを特徴とする演算増幅回路。
14. 複数の走査線と複数のデータ線と走査線及びデータ線により特定される画素電極とを有する電気光学装置を駆動するための駆動回路であって、
    データ線ごとに設けられる請求項１乃至１３のいずれか記載の演算増幅回路と、
    データ線ごとに設けられ、前記演算増幅回路への入力信号としてデータ電圧を生成するデータ電圧生成回路とを含むことを特徴とする駆動回路。
15. 請求項３乃至５のいずれか記載の演算増幅回路の位相余裕の調整方法であって、
    前記容量性負荷の容量が大きくなるほど前記抵抗回路の抵抗値を小さく設定し、
    前記容量性負荷の容量が小さくなるほど前記抵抗回路の抵抗値を大きく設定することを特徴とする位相余裕の調整方法。

Images