JP4882819B2 - 電圧発生回路 - Google Patents

Description

本発明は、電圧発生回路に関する。

従来より、携帯電話機などの電子機器に用いられる液晶パネル（電気光学装置）として、単純マトリクス方式の液晶パネルと、薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと略す）などのスイッチング素子を用いたアクティブマトリクス方式の液晶パネルとが知られている。

単純マトリクス方式は、アクティブマトリクス方式に比べて低消費電力化が容易であるという利点がある反面、多色化や動画表示が難しいという不利点がある。一方、アクティブマトリクス方式は、多色化や動画表示に適しているという利点がある反面、低消費電力化が難しいという不利点がある。

そして、近年、携帯電話機などの携帯型電子機器では、高品質な画像の提供のために、多色化、動画表示への要望が強まっている。このため、これまで用いられてきた単純マトリクス方式の液晶パネルに代えて、アクティブマトリクス方式の液晶パネルが用いられるようになってきた。

アクティブマトリクス方式の液晶パネルでは、液晶パネルのデータ線を駆動するデータ線駆動回路の中に、出力バッファとして機能する演算増幅器（オペアンプ）を設けることが望ましい。しかしながら、近年の表示パネルの高画質化、高解像度、高階調化に伴い、データ線駆動回路の消費電力の増大が課題となる。
特開２００３−０２２０６３号公報

本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、さまざまな表示パネルの表示特性に対して柔軟に対応でき、且つ、消費電力の低い電圧発生回路を提供することにある。

本発明は、第１の電源電圧を供給する第１の電源と、前記第１の電源電圧よりも電源電圧の低い第２の電源電圧を供給する第２の電源とを用いて第１〜第Ｍ（Ｍは２以上の整数）の分割電圧を生成して出力する電圧分割回路と、前記第１〜第Ｍの分割電圧のインピーダンス変換を行う第１〜第Ｍのインピーダンス変換回路と、を含み、前記第１〜第Ｐ（１＜Ｐ＜Ｍ、Ｐは整数）のインピーダンス変換回路及び前記第Ｑ（Ｐ＜Ｑ＜Ｍ、Ｑは整数）〜第Ｍのインピーダンス変換回路は、その動作範囲が前記第１の電源電圧と前記第２の電源電圧との間の範囲に設定されたＲａｉｌ−ｔｏ−Ｒａｉｌ型である第１型の演算増幅器を含み、前記第Ｐ＋１〜第Ｑ−１のインピーダンス変換回路は、その動作範囲が前記第１の電源電圧よりも低い第３の電圧と、前記第１の電源電圧よりも低く前記第２の電源電圧よりも高い第４の電圧との間の範囲に設定された第２型の演算増幅器を含む電圧発生回路に関する。

これにより、例えば表示パネルに本実施形態を適用する場合、パネルの表示特性に適した階調電圧を、全て第１型の演算増幅器で構成された場合よりも低消費電力で供給することができる。

また、本発明では、第２〜第Ｐのインピーダンス変換回路及び第Ｑ〜第Ｍ−１のインピーダンス変換回路は、前記第２型の演算増幅器をさらに含み、前記第２〜第Ｐのインピーダンス変換回路及び前記第Ｑ〜第Ｍ−１のインピーダンス変換回路の各々に設けられた前記第１型の演算増幅器及び前記第２型の演算増幅器は、排他的に選択され、インピーダンス変換電圧を出力するようにしてもよい。

本発明によれば、第２〜第Ｐのインピーダンス変換回路及び第Ｑ〜第Ｍ−１のインピーダンス変換回路は、動作範囲の異なる第１型、第２型の演算増幅器を排他的に選択することができる。これにより、例えば表示パネルに本実施形態を適用する場合、様々なパネルに対して、最適な階調電圧をより低い消費電力で供給することができる。

また、本発明では、前記第２〜第Ｐのインピーダンス変換回路及び前記第Ｑ〜第Ｍ−１のインピーダンス変換回路の各々に設けられた前記第１及び第２型の演算増幅器は、前記第１型の演算増幅器及び前記第２型の演算増幅器の選択・非選択を設定する初期設定レジスタの設定値に基づいて、排他的に選択されてインピーダンス変換電圧を出力するようにしてもよい。

これにより、第１型の演算増幅器及び前記第２型の演算増幅器の選択・非選択の情報を自由に設定して保存することができる。例えば表示パネルに本実施形態を適用する場合、ユーザーは、適用するパネルの表示特性に最適な設定情報を初期設定レジスタに格納することができるため、電圧発生回路を該パネルに特化した設定で常に使用できる。

また、本発明では、前記第２〜第Ｐのインピーダンス変換回路及び前記第Ｑ〜第Ｍ−１のインピーダンス変換回路の各々に設けられた前記第１及び第２型の演算増幅器のうち、選択された演算増幅器ではバイアス電流用トランジスタがオンに設定され、非選択された演算増幅器ではバイアス電流用トランジスタがオフに設定されるようにしてもよい。

これにより、非選択に設定されている演算増幅器よって消費される無駄な電流を抑制できる。

また、本発明では、前記第１型及び第２型の演算増幅器は、一端に第１の電源電圧（ＶＤＤ）が供給された第１の電流源（ＣＳ１）の他端に各トランジスタのソースが接続されると共に、入力信号（Ｖｉｎ）及び出力信号（Ｖｏｕｔ）が各トランジスタのゲートに入力される第１の導電型の第１の差動トランジスタ対（ＰＴ１、ＰＴ２）と、前記第１の差動トランジスタ対の各トランジスタのドレイン電流を生成する第１のカレントミラー回路（ＣＭ１）とを有する第１の導電型差動増幅回路（１００）と、一端に第２の電源電圧（ＶＳＳ）が供給された第２の電流源（ＣＳ２）の他端に各トランジスタのソースが接続されると共に、前記入力信号及び前記出力信号が各トランジスタのゲートに入力される第２の導電型の第２の差動トランジスタ対（ＮＴ３、ＮＴ４）と、前記第２の差動トランジスタ対の各トランジスタのドレイン電流を生成する第２のカレントミラー回路（ＣＭ２）とを有する第２の導電型差動増幅回路（１１０）と、前記第１の差動トランジスタ対を構成する２つのトランジスタの一方のドレインである第１の出力ノード（ＮＤ１）の電圧に基づいてそのゲート電圧が制御される第２の導電型の第１の駆動トランジスタ（ＮＴＯ１）と、そのドレインが前記第１の駆動トランジスタのドレインに接続され前記第２の差動トランジスタ対を構成する２つのトランジスタの一方のドレインである第２の出力ノード（ＮＤ２）の電圧に基づいてそのゲート電圧が制御される第１の導電型の第２の駆動トランジスタ（ＰＴＯ１）とを有し、前記第１の駆動トランジスタ（ＮＴＯ１）のドレインの電圧を前記出力信号（Ｖｏｕｔ）として出力する出力回路（１２０）とを含むようにしてもよい。

本発明では、演算増幅器が、第１の導電型差動増幅回路と第２の導電型差動増幅回路とを含み、入力信号及び出力信号が、それぞれ異なる導電型の差動トランジスタ対に入力される。各差動トランジスタ対を構成するトランジスタが電流源に接続されると共に、各トランジスタのドレイン電流がカレントミラー回路によって生成されることで、出力回路は、各差動増幅回路の出力ノードの電圧に基づいて出力信号を出力することができる。

また、本発明では、前記第１型及び第２型の演算増幅器は、前記入力信号（Ｖｉｎ）がゲートに入力されるトランジスタ（ＮＴ３）のゲートと、前記出力信号（Ｖｏｕｔ）がゲートに入力されるトランジスタ（ＮＴ４）のゲートとを電気的に接続する第１のスイッチをさらに含み、前記第１及び第２型の演算増幅器のうち、非選択に設定された演算増幅器の前記第１のスイッチはオンに設定され、選択された演算増幅器の前記第１のスイッチはオフに設定されるようにしてもよい。

これにより、インピーダンス変換回路の出力電圧値が、非選択に設定されている演算増幅器の出力に影響されないようにすることができる。

また、本発明では、前記第１型及び第２型の演算増幅器は、前記第１の出力ノード（ＮＤ１）と前記第２の電源とを電気的に接続する第２のスイッチと、前記第２の出力ノード（ＮＤ２）と前記第１の電源とを電気的に接続する第３のスイッチと、をさらに含み、前記第１及び第２型の演算増幅器のうち、非選択に設定された演算増幅器の前記第２及び第３のスイッチはオンに設定され、選択された演算増幅器の前記第２及び第３のスイッチはオフに設定されるようにしてもよい。

これにより、インピーダンス変換回路の出力電圧値が、非選択に設定されている演算増幅器の出力に影響されないようにすることができる。

また、本発明では、前記第１及び第２型の演算増幅器は、前記出力信号（Ｖｏｕｔ）がゲートに入力されるトランジスタ（ＮＴ４）のゲートと出力信号（Ｖｏｕｔ）が出力される出力部とを電気的に接続する第４のスイッチをさらに含み、前記第１及び第２型の演算増幅器のうち、非選択に設定された演算増幅器の前記第４のスイッチはオフに設定され、選択された演算増幅器の前記第４のスイッチはオンに設定されるようにしてもよい。

これにより、インピーダンス変換回路の出力電圧値が、非選択に設定されている演算増幅器の出力に影響されないようにすることができる。

また、本発明では、前記第１及び第２型の演算増幅器は、前記第２の駆動トランジスタ（ＰＴＯ１）と前記第１の駆動トランジスタ（ＮＴＯ１）との間の中間ノードと、前記第２の駆動トランジスタ（ＰＴＯ１）のドレインとを電気的に接続する第５のスイッチと、前記第１の駆動トランジスタ（ＮＴＯ１）のドレインと、前記中間ノードとを電気的に接続する第６のスイッチと、をさらに含み、前記第１及び第２型の演算増幅器のうち、非選択に設定された演算増幅器の前記第５及び第６のスイッチはオフに設定され、選択された演算増幅器の前記第第５及び第６のスイッチはオンに設定されるようにしてもよい。

これにより、インピーダンス変換回路の出力電圧値が、非選択に設定されている演算増幅器の出力に影響されないようにすることができる。

また、本発明では、前記第１及び第２型の演算増幅器は、前記第２の駆動トランジスタ（ＰＴＯ１）と前記第１の駆動トランジスタ（ＮＴＯ１）との間の中間ノードと、出力信号（Ｖｏｕｔ）が出力される出力部とを電気的に接続する出力イネーブルスイッチをさらに含み、前記第１及び第２型の演算増幅器のうち、非選択に設定された演算増幅器の前記出力イネーブルスイッチはオフに設定され、選択された演算増幅器の前記出力イネーブルスイッチはオンに設定されるようにしてもよい。

これにより、インピーダンス変換回路の出力電圧値が、非選択に設定されている演算増幅器の出力に影響されないようにすることができる。

また、本発明では、前記第１型の演算増幅器は、前記入力信号（Ｖｉｎ）及び前記出力信号（Ｖｏｕｔ）に基づいて、前記第１の差動トランジスタ対を構成する２つのトランジスタの一方のドレインである前記第１の出力ノード（ＮＤ１）及び第１の反転出力ノード（ＮＸＤ１）のうち少なくとも一方を駆動する第１の補助回路（１３０）と、前記入力信号（Ｖｉｎ）及び前記出力信号（Ｖｏｕｔ）に基づいて、前記第２の差動トランジスタ対を構成する２つのトランジスタの一方のドレインである第２の出力ノード（ＮＤ２）及び第２の反転出力ノード（ＮＸＤ２）のうち少なくとも一方を駆動する第２の補助回路（１４０）と、をさらに含むようにしてもよい。

これにより、出力回路を構成する第１及び第２の駆動トランジスタのゲート電圧が制御できる。

また、本発明では、前記第１の補助回路（１３０）は、前記第１の差動トランジスタ対（ＰＴ１、ＰＴ２）を構成するトランジスタのうち前記入力信号（Ｖｉｎ）がゲートに入力されるトランジスタ（ＰＴ１）のゲート・ソース間の電圧の絶対値が該トランジスタの閾値電圧の絶対値より小さいとき、前記第１の出力ノード（ＮＤ１）及び前記第１の反転出力ノード（ＮＸＤ１）の少なくとも一方を駆動することで、前記第１の駆動トランジスタ（ＮＴＯ１）のゲート電圧を制御し、前記第２の補助回路（１４０）は、前記第２の差動トランジスタ対（ＮＴ３、ＮＴ４）を構成するトランジスタのうち前記入力信号（Ｖｉｎ）がゲートに入力されるトランジスタ（ＮＴ３）のゲート・ソース間電圧の絶対値が該トランジスタの閾値電圧の絶対値より小さいとき、前記第２の出力ノード（ＮＤ２）及び前記第２の反転出力ノード（ＮＸＤ２）の少なくとも一方を駆動することで、前記第２の駆動トランジスタ（ＰＴＯ１）のゲート電圧を制御するようにしてもよい。

これにより、第１の差動トランジスタ対が動作し、かつ第２の差動トランジスタ対が動作しない範囲の入力信号が入力された場合には、第１の導電型差動増幅回路が入力信号及び出力信号の差動増幅を行って出力回路を構成する第１の駆動トランジスタのゲート電圧を制御することができる。一方、第２の導電型差動増幅回路の各ノードが不定となるため、第２の補助回路が、第２の導電型差動増幅回路の第２の出力ノード及び第２の反転出力ノードの少なくとも一方を駆動することで、第２の駆動トランジスタのゲート電圧を制御することができる。

また、第２の差動トランジスタ対が動作せず、かつ第１の差動トランジスタ対が動作する範囲の入力信号が入力された場合には、第２の導電型差動増幅回路が入力信号及び出力信号の差動増幅を行って出力回路を構成する第２の駆動トランジスタのゲート電圧を制御することができる。一方、第１の導電型差動増幅回路の各ノードが不定となるため、第１の補助回路が、第１の導電型差動増幅回路の第１の出力ノード及び第１の反転出力ノードの少なくとも一方を駆動することで、第１の駆動トランジスタのゲート電圧を制御することができる。

こうすることで、出力回路を構成する第１及び第２の駆動トランジスタのゲート電圧が制御できるようになり、入力信号が入力不感帯の範囲であることに起因する不要な貫通電流の発生を無くすことができる。そのため、高電位側の電源電圧と低電位側の電源電圧との間の電圧を振幅として、演算増幅器を形成できるようになるので、駆動能力を低下させることなく動作電圧を狭くでき、更に消費電力を削減できるようになる。これは、昇圧回路の実装や製造プロセスの低耐圧化を意味し、低コスト化を実現する。

また、本発明では、前記第１の補助回路が、各トランジスタのソースに前記第１の電源電圧（ＶＤＤ）が供給され、各トランジスタのドレインがそれぞれ前記第１の出力ノード（ＮＤ１）及び前記第１の反転出力ノード（ＮＸＤ１）に接続された第１の導電型の第１及び第２の電流駆動トランジスタ（ＰＡ１、ＰＡ２）と、前記入力信号（Ｖｉｎ）及び前記出力信号（Ｖｏｕｔ）に基づいて前記第１及び第２の電流駆動トランジスタ（ＰＡ１、ＰＡ２）のゲート電圧を制御する第１の電流制御回路（１３２）とを含み、前記第１の差動トランジスタ対（ＰＴ１、ＰＴ２）を構成するトランジスタのうち前記入力信号（Ｖｉｎ）がゲートに入力されるトランジスタ（ＰＴ１）のゲート・ソース間の電圧の絶対値が該トランジスタの閾値電圧の絶対値より小さいとき、前記第１の電流制御回路（１３２）が、前記第１の出力ノード（ＮＤ１）及び前記第１の反転出力ノード（ＮＸＤ１）の少なくとも一方を駆動するように前記第１及び第２の電流駆動トランジスタ（ＰＡ１、ＰＡ２）のゲート電圧を制御するようにしてもよい。

本発明によれば、第１及び第２の電流駆動トランジスタのゲート電圧を制御することで、簡素な構成で、第１の出力ノード又は第１の反転出力ノードを駆動できるようになる。その結果、簡素な構成で、第１の駆動トランジスタのゲート電圧を制御できるようになる。

なお第１又は第２の電流駆動トランジスタのドレインと第１の出力ノード又は第１の反転出力ノードとの間に、他の素子（例えばスイッチング素子等）を設けてもよい。

また、本発明では、前記第１の電流制御回路（１３２）が、一端に前記第２の電源電圧（ＶＳＳ）が供給された第３の電流源（ＣＳ３）と、前記第３の電流源（ＣＳ３）の他端に各トランジスタのソースが接続され、前記入力信号（Ｖｉｎ）及び前記出力信号（Ｖｏｕｔ）が各トランジスタのゲートに入力される第２の導電型の第３の差動トランジスタ対（ＮＳ５、ＮＳ６）と、各トランジスタのソースに前記第１の電源電圧（ＶＤＤ）が供給され、各トランジスタのドレインがそれぞれ前記第３の差動トランジスタ対（ＮＳ５、ＮＳ６）の各トランジスタのドレインに接続され、各トランジスタのゲート及びドレインが接続された第１の導電型の第５及び第６の電流駆動トランジスタ（ＰＳ５、ＰＳ６）とを含み、前記第３の差動トランジスタ対を構成するトランジスタのうちそのゲートに前記入力信号（Ｖｉｎ）が入力されるトランジスタ（ＮＳ５）のドレインが前記第２の電流駆動トランジスタ（ＰＡ２）のゲートに接続され、前記第３の差動トランジスタ対を構成するトランジスタのうちそのゲートに前記出力信号（Ｖｏｕｔ）が入力されるトランジスタ（ＮＳ６）のドレインが前記第１の電流駆動トランジスタ（ＰＡ１）のゲートに接続されるようにしてもよい。

本発明によれば、第１の差動トランジスタ対が動作しない範囲の入力信号が入力された場合に、第１の電流制御回路で制御される第１及び第２の電流駆動トランジスタにより、簡素な構成で、第１の出力ノード及び第１の反転出力ノードを補助的に駆動できるようになる。

なお、第３の差動トランジスタ対を構成する各トランジスタのソースと第３の電流源との間、第３の差動トランジスタ対を構成する各トランジスタのドレインと第５又は第６の電流駆動トランジスタのドレインとの間、又は第３の差動トランジスタ対を構成するトランジスタのうちそのゲートに入力信号が入力されるトランジスタのドレインと第２の電流駆動トランジスタのゲートとの間、又は第３の差動トランジスタ対を構成するトランジスタのうちそのゲートに出力信号が入力されるトランジスタのドレインと第１の電流駆動トランジスタのゲートとの間に、他の素子（例えばスイッチング素子等）を設けてもよい。

また、本発明では、前記第１型の演算増幅器は、前記第１の電流駆動トランジスタ（ＰＡ１）のゲートと、前記第１の電源とを電気的に接続する第１の補助スイッチと、前記第２の電流駆動トランジスタ（ＰＡ２）のゲートと、前記第１の電源とを電気的に接続する第２の補助スイッチと、をさらに含み、前記第１型の演算増幅器が非選択に設定された場合には、前記第１及び第２の補助スイッチはオンに設定され、前記第１型の演算増幅器が選択された場合には、前記第１及び第２の補助スイッチはオフに設定されるようにしてもよい。

これにより、インピーダンス変換回路の出力電圧値が、非選択に設定されている演算増幅器の出力に影響されないようにすることができる。

また、本発明では、前記第２の補助回路（１４０）は、各トランジスタのソースに前記第２の電源電圧（ＶＳＳ）が供給され、各トランジスタのドレインがそれぞれ前記第２の出力ノード（ＮＤ２）及び前記第２の反転出力ノード（ＮＸＤ２）に接続された第２の導電型の第３及び第４の電流駆動トランジスタ（ＮＡ３、ＮＡ４）と、前記入力信号（Ｖｉｎ）及び前記出力信号（Ｖｏｕｔ）に基づいて前記第３及び第４の電流駆動トランジスタ（ＮＡ３、ＮＡ４）のゲート電圧を制御する第２の電流制御回路（１４２）とを含み、前記第２の電流制御回路（１４２）は、前記第２の差動トランジスタ対（ＮＴ３、ＮＴ４）を構成するトランジスタのうち前記入力信号（Ｖｉｎ）がゲートに入力されるトランジスタ（ＮＴ３）のゲート・ソース間の電圧の絶対値が該トランジスタの閾値電圧の絶対値より小さいとき、前記第２の出力ノード（ＮＤ２）及び前記第２の反転出力ノード（ＮＸＤ２）の少なくとも一方を駆動するように前記第３及び第４の電流駆動トランジスタ（ＮＡ３、ＮＡ４）のゲート電圧を制御するようにしてもよい。

本発明によれば、第３及び第４の電流駆動トランジスタのゲート電圧を制御することで、簡素な構成で、第２の出力ノード又は第２の反転出力ノードを駆動できるようになる。その結果、簡素な構成で、第２の駆動トランジスタのゲート電圧を制御できるようになる。

なお第３又は第４の電流駆動トランジスタのドレインと第２の出力ノード又は第２の反転出力ノードとの間に、他の素子（例えばスイッチング素子等）を設けてもよい。

また、本発明では、前記第２の電流制御回路（１４２）は、一端に前記第１の電源電圧（ＶＤＤ）が供給された第４の電流源（ＣＳ４）と、前記第４の電流源（ＣＳ４）の他端に各トランジスタのソースが接続され、前記入力信号（Ｖｉｎ）及び前記出力信号（Ｖｏｕｔ）が各トランジスタのゲートに入力される第１の導電型の第４の差動トランジスタ対（ＰＳ７、ＰＳ８）と、各トランジスタのソースに前記第２の電源電圧（ＶＳＳ）が供給され、各トランジスタのドレインがそれぞれ前記第４の差動トランジスタ対（ＰＳ７、ＰＳ８）の各トランジスタのドレインに接続され、各トランジスタのゲート及びドレインが接続された第２の導電型の第７及び第８の電流駆動トランジスタ（ＮＳ７、ＮＳ８）とを含み、前記第４の差動トランジスタ対を構成するトランジスタのうちそのゲートに前記入力信号（Ｖｉｎ）が入力されるトランジスタ（ＰＳ７）のドレインが前記第４の電流駆動トランジスタ（ＮＡ４）のゲートに接続され、前記第４の差動トランジスタ対を構成するトランジスタのうちそのゲートに前記出力信号（Ｖｏｕｔ）が入力されるトランジスタ（ＰＳ８）のドレインが前記第３の電流駆動トランジスタ（ＮＡ３）のゲートに接続されるようにしてもよい。

本発明によれば、第２の差動トランジスタ対が動作しない範囲の入力信号が入力された場合に、第２の電流制御回路で制御される第３及び第４の電流駆動トランジスタにより、簡素な構成で、第２の出力ノード及び第２の反転出力ノードを補助的に駆動できるようになる。

なお、第４の差動トランジスタ対を構成する各トランジスタのソースと第４の電流源との間、第４の差動トランジスタ対を構成する各トランジスタのドレインと第７又は第８の電流駆動トランジスタのドレインとの間、又は第４の差動トランジスタ対を構成するトランジスタのうちそのゲートに入力信号が入力されるトランジスタのドレインと第７の電流駆動トランジスタのゲートとの間、又は第４の差動トランジスタ対を構成するトランジスタのうちそのゲートに出力信号が入力されるトランジスタのドレインと第８の電流駆動トランジスタのゲートとの間に、他の素子（例えばスイッチング素子等）を設けてもよい。

また、本発明では、前記第１型の演算増幅器は、前記第３の電流駆動トランジスタ（ＮＡ３）のゲートと、前記第２の電源とを電気的に接続する第３の補助スイッチと、前記第４の電流駆動トランジスタ（ＮＡ４）のゲートと、前記第２の電源とを電気的に接続する第４の補助スイッチと、をさらに含み、前記第１型の演算増幅器が非選択に設定された場合には、前記第３及び第４の補助スイッチはオンに設定され、前記第１型の演算増幅器が選択された場合には、前記第３及び第４の補助スイッチはオフに設定されるようにしてもよい。

これにより、インピーダンス変換回路の出力電圧値が、非選択に設定されている演算増幅器の出力に影響されないようにすることができる。

また、本発明では、前記第１型の演算増幅器は、入力信号（Ｖｉｎ）及び出力信号（Ｖｏｕｔ）の差分を増幅する第１の導電型差動増幅回路（１００）と、前記入力信号（Ｖｉｎ）及び前記出力信号（Ｖｏｕｔ）の差分を増幅する第２の導電型差動増幅回路（１１０）と、前記入力信号（Ｖｉｎ）及び前記出力信号（Ｖｏｕｔ）に基づいて、前記第１の導電型差動増幅回路の第１の出力ノード（ＮＤ１）及び第１の反転出力ノード（ＮＸＤ１）のうち少なくとも一方を駆動する第１の補助回路（１３０）と、前記入力信号（Ｖｉｎ）及び前記出力信号（Ｖｏｕｔ）に基づいて、前記第２の導電型差動増幅回路の第２の出力ノード（ＮＤ２）及び第２の反転出力ノード（ＮＸＤ２）のうち少なくとも一方を駆動する第２の補助回路（１４０）と、前記第１及び第２の出力ノード（ＮＤ１、ＮＤ２）の電圧に基づいて前記出力信号（Ｖｏｕｔ）を生成する出力回路（１２０）とを含むようにしてもよい。

これにより、第１型の演算増幅器は、第１の電源電圧から第２の電源電圧の間で動作可能である。

以下、本発明の一実施形態について、図面を参照して説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。なお、以下の図において同符号のものは同様の意味を表す。

１．電気光学装置
図１に、本実施形態の電気光学装置（狭義には液晶装置）の構成例を示す。この電気光学装置は、携帯電話、携帯型情報機器（ＰＤＡ等）、デジタルカメラ、プロジェクタ、携帯型オーディオプレーヤ、マスストレージデバイス、ビデオカメラ、電子手帳、或いはＧＰＳ(Global Positioning System)などの種々の電子機器に組み込むことができる。

図１の電気光学装置は、表示パネル５１２（狭義にはＬＣＤ（Liquid Crystal Display）パネル）、データ線駆動回路５２０（狭義にはソースドライバ）、走査線駆動回路５３０（狭義にはゲートドライバ）、コントローラ５４０、電源回路５４２を含む。なお、電気光学装置にこれらの全ての回路ブロックを含める必要はなく、その一部の回路ブロックを省略する構成にしてもよい。

ここで表示パネル５１２（電気光学パネル）は、複数の走査線（狭義にはゲート線）と、複数のデータ線（狭義にはソース線と）と、走査線及びデータ線により特定される画素を含む。この場合、データ線に薄膜トランジスタＴＦＴ（Thin Film Transistor、広義には画素用スイッチング素子）を接続し、このＴＦＴに画素電極を接続することで、アクティブマトリクス型の電気光学装置を構成できる。

より具体的には、表示パネル５１２はアクティブマトリクス基板（例えばガラス基板）により構成される。このアクティブマトリクス基板には、図１のＹ方向に複数配列されそれぞれＸ方向に伸びる走査線Ｇ１〜ＧＩ（Ｉは２以上の自然数）と、Ｘ方向に複数配列されそれぞれＹ方向に伸びるデータ線Ｓ１〜ＳＪ（Ｊは２以上の自然数）とが配置されている。また、走査線ＧＫ（１≦Ｋ≦Ｉ、Ｋは自然数）とデータ線ＳＬ（１≦Ｌ≦Ｊ、Ｌは自然数）との交差点に対応する位置に画素が設けられ、各画素は、薄膜トランジスタＴＦＴ-ＫＬ（広義には画素用スイッチング素子）、画素電極ＰＥ−ＫＬを含む。

ＴＦＴ-ＫＬのゲート電極は走査線ＧＫに接続され、ＴＦＴ-ＫＬのソース電極はデータ線ＳＬに接続され、ＴＦＴ-ＫＬのドレイン電極は画素電極ＰＥ-ＫＬに接続されている。この画素電極ＰＥ-ＫＬと、画素電極ＰＥ-ＫＬと液晶素子（広義には電気光学物質）を挟んで対向する対向電極ＣＯＭ（コモン電極）との間には、液晶容量ＣＬ-ＫＬ（電気光学物質の容量）及び補助容量ＣＳ-ＫＬが形成されている。そして、ＴＦＴ-ＫＬ、画素電極ＰＥ-ＫＬ等が形成されるアクティブマトリクス基板と、対向電極ＣＯＭが形成される対向基板との間に液晶が封入され、画素電極ＰＥ_ＫＬと対向電極ＣＯＭの間の印加電圧に応じて液晶素子の透過率が変化するようになっている。

なお、対向電極ＣＯＭに与えられる電圧ＶＣＯＭ（第１、第２のコモン電圧）は、電源回路５４２により生成される。また、対向電極ＣＯＭを対向基板上にベタに形成せずに、各走査線に対応するように帯状に形成してもよい。

データ線駆動回路５２０は、画像データに基づいて表示パネル５１２のデータ線Ｓ１〜ＳＪを駆動する。一方、走査線駆動回路５３０は、表示パネル５１２の走査線Ｇ１〜ＧＩを順次走査駆動する。

コントローラ５４０は、図示しない中央処理装置（Central Processing Unit：以下、ＣＰＵと略す）等のホストにより設定された内容に従って、データ線駆動回路５２０、走査線駆動回路５３０及び電源回路５４２を制御する。

より具体的には、コントローラ５４０は、データ線駆動回路５２０及び走査線駆動回路５３０に対しては、例えば動作モードの設定や内部で生成した垂直同期信号や水平同期信号の供給を行い、電源回路５４２に対しては、対向電極ＣＯＭの電圧ＶＣＯＭの極性反転タイミングの制御を行う。

電源回路５４２は、外部から供給される基準電圧に基づいて、表示パネル５１２の駆動に必要な各種の電圧や、対向電極ＣＯＭの電圧ＶＣＯＭを生成する。

なお、図１では、電気光学装置がコントローラ５４０を含む構成になっているが、コントローラ５４０を電気光学装置の外部に設けてもよい。或いは、コントローラ５４０と共にホストを電気光学装置に含めるようにしてもよい。

また、走査線駆動回路５３０、コントローラ５４０、電源回路５４２の少なくとも１つをデータ線駆動回路５２０に内蔵させてもよい。また、データ線駆動回路５２０、走査線駆動回路５３０、コントローラ５４０、電源回路５４２の一部又は全部を表示パネル５１２上に形成してもよい。

なお、液晶素子には、直流電圧を長時間印加すると劣化するという性質がある。このため、液晶素子に印加する電圧の極性を所定期間毎に反転させる駆動方式が必要になる。このような駆動方式としては、フレーム反転駆動、走査（ゲート）ライン反転駆動、データ（ソース）ライン反転駆動、ドット反転駆動などがある。

ここで、走査ライン反転駆動では、液晶素子に印加される電圧が走査期間毎（１又は複数の走査線毎）に極性反転される。例えば、第Ｎの走査期間（第Ｎの走査線の選択期間）では正極性の電圧が液晶素子に印加され、第Ｎ＋１の走査期間では負極性の電圧が印加され、第Ｎ＋２の走査期間では正極性の電圧が印加される。一方、次のフレームにおいては、今度は、第Ｎの走査期間では負極性の電圧が液晶素子に印加され、第Ｎ＋１の走査期間では正極性の電圧が印加され、第Ｎ＋２の走査期間では負極性の電圧が印加されるようになる。

そして、この走査ライン反転駆動では、対向電極ＣＯＭの電圧ＶＣＯＭ（以下、コモン電圧と呼ぶ）が走査期間毎に極性反転される。コモン電圧ＶＣＯＭを極性反転することで、表示パネルの駆動に必要な電圧を低くすることができる。これにより、駆動回路の耐圧を低くでき、駆動回路の製造プロセスの簡素化、低コスト化を図れる。

２．データ線駆動回路
図２はデータ線駆動回路５２０の構成例を示すブロック図である。データ線駆動回路５２０は、データラッチ１０、レベルシフタ１２、バッファ１４、基準電圧発生回路（広義には電圧発生回路）２０、ＤＡＣ（デジタル／アナログ変換回路、電圧選択回路）３０、出力回路４０及びスイッチング信号生成回路５０を含むが、これに限定されない。データ線駆動回路５２０に、これらの全ての回路ブロックを含める必要はなく、その一部の回路ブロックを省略する構成にしてもよい。
データ線駆動回路５２０は、例えば基準電圧発生回路２０やスイッチング信号生成回路５０等を省略するように構成されても良い。

データラッチ１０は、表示メモリであるＲＡＭからのデータをラッチする。レベルシフタ１２は、データラッチ１０の出力の電圧レベルをシフトする。バッファ１４は、レベルシフタ１２からのデータをバッファリングして、デジタル階調データとしてＤＡＣ３０に出力する。

基準電圧発生回路２０はγ（ガンマ）補正用のラダー抵抗を含むように構成されてもよく、階調電圧を生成するための複数の基準電圧を発生する。

ＤＡＣ３０は、基準電圧発生回路２０からの複数の基準電圧を用いて、バッファ１４からのデジタル階調データ（Ｒ、Ｇ、Ｂ用データ）をアナログ階調電圧に変換する。より具体的には、デジタル階調データをデコードし、デコード結果に基づいて、複数の基準電圧のいずれかを選択し、選択した基準電圧をアナログ階調電圧として出力回路４０に出力する。このＤＡＣ３０が有するデコーダはＲＯＭなどを用いて実現できる。

なお、出力回路４０は、演算増幅器を含まず、ＤＡＣ３０の出力端子とデータ線との間の接続のオン・オフを行うスイッチング素子などを含む。そして、出力回路４０に演算増幅器を含ませない代わりに、基準電圧発生回路２０に、ボルテージフォロワ接続の演算増幅器（広義にはインピーダンス変換回路）を含ませている。

出力回路４０は、ＤＡＣ３０からのアナログ階調電圧をデータ線に伝達する回路である。この出力回路４０には、ＤＡＣ３０の出力端子とデータ線との間の接続のオン・オフ制御を行うスイッチング素子（コモン電圧の極性反転時にデータ線をハイインピーダンス状態に設定するためのスイッチング素子）を含ませることができる。

スイッチング信号生成回路５０は、基準電圧発生回路２０、ＤＡＣ３０、出力回路４０が有する種々のスイッチング素子をオン・オフ制御するためのスイッチング信号を生成する。

３．基準電圧発生回路
３．１．構成
図３は、基準電圧発生回路２０の構成例を示す図である。基準電圧発生回路２０は、第１の電圧分割回路（広義には電圧分割回路）８０と、第１の電圧分割回路８０から供給される電圧のインピーダンス変換を行う複数のインピーダンス変換回路ＩＰ１〜ＩＰ１０（広義には第１〜第Ｍのインピーダンス変換回路、Ｍは２以上の整数）と、第２の電圧分割回路９０を含む。

インピーダンス変換回路ＩＰ１〜ＩＰ３（広義には第１〜第Ｐ（Ｐ＜Ｍ）のインピーダンス変換回路）及びインピーダンス変換回路ＩＰ８〜ＩＰ１０（広義には第Ｑ（Ｐ＜Ｑ＜Ｍ）〜第Ｍのインピーダンス変換回路）は、その動作範囲が例えば電圧ＶＤＤ（広義には第１の電源電圧）と電圧ＶＳＳ（広義には第２の電源電圧）との間の範囲に設定されたＲａｉｌ−ｔｏ−Ｒａｉｌ型であるオペアンプＶＯＰＲ（広義には第１型の演算増幅器）を含む。

インピーダンス変換回路ＩＰ４〜ＩＰ７（広義には第Ｐ＋１〜第Ｐ−１のインピーダンス変換回路）は、その動作範囲が電圧ＶＤＤよりも低い電圧Ｖ３（広義には第３の電圧）と、電圧Ｖ３よりも低く電圧ＶＳＳよりも高い電圧Ｖ４（広義には第４の電圧）との間の範囲に設定された通常型オペアンプＶＯＰ（広義には第２型の演算増幅器）を含む。なお、図４に通常型オペアンプＶＯＰの動作範囲を示す。通常型オペアンプＶＯＰでは、図４のＲ１、Ｒ２に示すように入力電圧と出力電圧を等しくすることのできない入力不感帯を有する。これは、入力電圧が供給されるトランジスタの閾値に起因する。即ち、通常型オペアンプＶＯＰの動作範囲は、Ｒ３に示すように電圧Ｖ３から電圧Ｖ４の間である。これに対して、Ｒ４に示すように例えば電圧ＶＤＤ〜電圧ＶＳＳの間で動作可能なオペアンプがＲａｉｌ−ｔｏ−Ｒａｉｌ型のオペアンプＶＯＰＲである。即ち、通常型オペアンプＶＯＰとＲａｉｌ−ｔｏ−Ｒａｉｌ型オペアンプＶＯＰＲとでは、その動作範囲が異なる。オペアンプＶＯＰ及びＶＯＰＲの構成は後述する。

第１、第２の電圧分割回路８０、９０は、例えば複数の抵抗素子が直列接続されるラダー抵抗を含み、ラダー抵抗の各電圧分割端子に基準電圧を発生する。第１の電圧分割回路８０は、例えばＭ種類（図３では例えば１０種類）の電圧を出力する。

基準電圧発生回路２０は、複数の電圧を発生し、例えば階調電圧ＧＶ０〜ＧＶ６３の６４種類の電圧を発生するが、これに限定されない。例えば上記のオペアンプＶＯＰ１〜ＶＯＰ８の数を変更したり、第２の電圧分割回路９０の抵抗分割数を変更することで、基準電圧発生回路２０の発生する電圧の種類を増やしたり減らしたりすることができる。

第２の電圧分割回路９０は、オペアンプＶＯＰ１〜ＶＯＰ８、オペアンプＶＯＰＲ１〜ＶＯＰＲ４等から供給された電圧をラダー抵抗で抵抗分割することで複数種類の電圧を発生する。第２の電圧分割回路９０が出力する複数種類の電圧は例えば基準電圧発生回路２０が出力する階調電圧ＧＶ１〜ＧＶ６２に設定される。

なお、オペアンプＶＯＰＲ５、ＶＯＰＲ６には、それぞれ電圧ＶＤＤ（例えば電源電圧）、電圧ＶＳＳ（例えば接地電圧）が供給され、オペアンプＶＯＰＲ５の出力は例えば基準電圧発生回路２０が出力する階調電圧ＧＶ０に設定され、オペアンプＶＯＰＲ６の出力は例えば階調電圧ＧＶ６３に設定される。

基準電圧発生回路２０は、上記の構成に限定されず、例えば第２の電圧分割回路９０を省略するようにしてもよい。また、基準電圧発生回路２０のオペアンプＶＯＰ及びＶＯＰＲの数は一例であって、上記の構成に限定されない。例えば、オペアンプＶＯＰを８個でなく、９個、１０個、１１個・・・としてもよいし、逆に７個、６個、・・・としてもよい。また、インピーダンス変換回路ＩＰ３、ＩＰ８のオペアンプＶＯＰＲ２、ＶＯＰＲ３を省略するようにしても良いし、インピーダンス変換回路ＩＰ４〜ＩＰ７のオペアンプＶＯＰの後段にＲａｉｌ−ｔｏ−Ｒａｉｌ型のオペアンプＶＯＰＲを設けるようにしても良い。

例えば、インピーダンス変換回路ＩＰ２、ＩＰ３、ＩＰ８、ＩＰ９は、通常型オペアンプＶＯＰ及びＲａｉｌ−ｔｏ−Ｒａｉｌ型オペアンプＶＯＰＲを含む。各インピーダンス変換回路ＩＰ２、ＩＰ３、ＩＰ８、ＩＰ９では、この２つのオペアンプＶＯＰ、ＶＯＰＲのオン・オフを例えばレジスタ（広義には初期設定レジスタ）等の設定情報に基づいて排他的に制御する。例えば、インピーダンス変換回路ＩＰ２において、オペアンプＶＯＰがオンに設定された場合には、オペアンプＶＯＰＲがオフに設定される。なお、使用されないオペアンプＶＯＰ、ＶＯＰＲはオフに設定されるため、無駄な電力消費を抑制できる。

このように、フレキシブルに各インピーダンス変換回路ＩＰ２、ＩＰ３、ＩＰ８、ＩＰ９の各オペアンプＶＯＰ、ＶＯＰＲのオン・オフを制御することができる。これにより、基準電圧発生回路２０は、さまざまなパネルの表示特性（例えばγ（ガンマ）特性）に対して、柔軟に対応することができる。また、ユーザーは初期設定レジスタを適宜に設定することで、適用したいパネルの表示特性に最適な設定を保存できる。これにより、基準電圧発生回路２０は常にパネルに対して最適な階調電圧ＧＶ０〜ＧＶ６３を低消費電力で供給することができる。

また、図５に示すように、第２の電圧分割回路９０を省略し、各階調電圧ＧＶ０〜ＧＶ６３の出力にオペアンプを用いるような構成でも良い。図５の基準電圧発生回路２１は、例えば６４階調表示に対応するためにインピーダンス変換回路ＩＰ１’〜ＩＰ６４’を含む。各インピーダンス変換回路ＩＰ１’〜ＩＰ６４’の出力が階調電圧ＧＶ０〜ＧＶ６３に設定される。また、第１の電圧分割回路８０は６４種類の電圧Ｖ０’〜Ｖ６３’を出力する。

インピーダンス変換回路ＩＰ１’〜ＩＰ３’、ＩＰ６２’〜ＩＰ６４’にはＲａｉｌ−ｔｏ−Ｒａｉｌ型オペアンプＶＯＰＲが設けられ、インピーダンス変換回路ＩＰ２’〜ＩＰ６３’には通常型オペアンプＶＯＰが設けられている。この場合も同様に、インピーダンス変換回路ＩＰ２’、ＩＰ３’、ＩＰ６２’、ＩＰ６３’では、設定情報に基づいてＲａｉｌ−ｔｏ−Ｒａｉｌ型オペアンプＶＯＰＲ及び通常型オペアンプＶＯＰのオン・オフを排他的に制御する。

図６は、図３の基準電圧発生回路２０の第１、第２の電圧分割回路８０、９０の詳細を示す。電圧発生回路９５は振幅調整レジスタ２４の設定情報に基づいて、第１の電圧分割回路８０に供給する電圧を生成する。ここでは、第１の電圧分割回路８０には例えば電圧ＶＤＤ及び電圧ＶＳＳが供給されることとする。

第１の電圧分割回路８０は、複数の可変抵抗ＶＲと、複数のラダー抵抗ＤＲを含む。傾き調整レジスタ２６によって、階調電圧ＧＶ０〜ＧＶ６３の変化の傾きを調整することができる。傾き調整レジスタ２６には、可変抵抗ＶＲの抵抗値を設定する情報が格納されている。各可変抵抗ＶＲは、傾き調整レジスタ２６の設定情報に基づいて、その抵抗値が設定される。なお、図６に記載されている“１６ｔｏ１”は、例えば１６種類に抵抗値が可変である場合の、そのうちの１種類に選択することを意味する。

微調整レジスタ２８は、階調電圧ＧＶ０〜ＧＶ６３の電圧レベルの微調整を行うための設定情報が格納されている。セレクタＳＬは、ラダー抵抗ＤＲから抵抗分割によって電圧分割された複数種類の電圧のうち、微調整レジスタの設定情報に基づいて、その複数種類の電圧から一つの電圧を選択する。図６に記載されている“８ｔｏ１”は、例えば８種類に電圧分割された電圧値のうちの１種類を選択することを意味する。

なお、各レジスタ２４、２６、２８は、ユーザーが適宜に設定可能な情報が格納される。

また、第２の電圧分割回路９０は、複数の抵抗が直列に接続されたラダー抵抗を含む。階調電圧ＧＶ１〜ＧＶ６２は、第２の電圧分割回路９０によって電圧分割された電圧に基づく。ここで、例えば階調電圧ＧＶ２〜ＧＶ６１に対応して“２ｔｏ１”と記載されているのは、基準電圧ＶＣＯＭの正極時と負極時とで階調電圧ＧＶ２〜ＧＶ６１の電圧値を変更するためである。例えば階調電圧ＧＶ２として用意された２種類の電圧値のうち、基準電圧ＶＣＯＭが正極である場合には一方の電圧を選択し、基準電圧ＶＣＯＭが負極である場合には他方の電圧を選択する。

これは、一般的に、ＶＣＯＭの正極期間と負極期間とではγ（ガンマ）補正特性（階調特性）が非対称になるためである。つまり、このようにγ（ガンマ）補正特性が非対称になる場合にも、図６のようにラダー抵抗の抵抗分割を正極性用、負極性用とで変更することで、ＶＣＯＭの正極期間、負極期間の各期間に最適なγ（ガンマ）補正を行うことが可能になる。なお、第１の電圧分割回路８０においても、基準電圧ＶＣＯＭの正極・負極に基づいて、微調整レジスタ２８を設定することで、各インピーダンス変換回路ＩＰ３〜ＩＰ８に入力される電圧を変更可能である。

３．２．通常型オペアンプＶＯＰ
図７に通常型オペアンプＶＯＰの回路例を示す。図７のオペアンプＶＯＰは、ｐ型トランジスタＭ７、Ｍ８、ｎ型トランジスタＭ５、Ｍ６、及びトランジスタＣＳｂ（広義にはバイアス電流用トランジスタ）を含むｐ型差動入力回路によりｎ型駆動トランジスタＭ１０を制御する。またｐ型トランジスタＭ１、Ｍ２、ｎ型トランジスタＭ３、Ｍ４、及びトランジスタＣＳａ（広義にはバイアス電流用トランジスタ）を含むｎ型差動入力回路によりｐ型駆動トランジスタＭ９を制御する。

ｎ型差動入力回路に着目して、入力信号Ｖｉｎの電圧が出力信号Ｖｏｕｔの電圧より大きい場合を考える。この場合、ｎ型トランジスタＭ４のインピーダンスがｎ型トランジスタＭ３より大きくなるため、ｐ型トランジスタＭ２、Ｍ１のゲート電圧が上昇し、ｐ型トランジスタＭ１のインピーダンスが大きくなる。そのため、ｐ型駆動トランジスタＭ９のゲート電圧が下降し、ｐ型駆動トランジスタＭ９はオンする方向に向かう。

ｐ型差動入力回路に着目すると、入力信号Ｖｉｎの電圧が出力信号Ｖｏｕｔの電圧より大きい場合、ｐ型トランジスタＭ８のインピーダンスがｐ型トランジスタＭ７のインピーダンスより小さくなるため、ｎ型トランジスタＭ５、Ｍ６のゲート電圧が上昇し、ｎ型トランジスタＭ５のインピーダンスが小さくなる。そのため、ｎ型駆動トランジスタＭ１０のゲート電圧が下降し、ｎ型駆動トランジスタＭ１０がオフする方向に向かう。

このように、入力信号Ｖｉｎの電圧が出力信号Ｖｏｕｔの電圧より大きい場合は、出力信号Ｖｏｕｔの電圧が大きくなる方向にｐ型駆動トランジスタＭ９、ｎ型駆動トランジスタＭ１０が動作する。なお、入力信号Ｖｉｎの電圧が出力信号Ｖｏｕｔの電圧より小さい場合は、上述と逆の動作を行う。以上のような動作の結果、演算増幅器では、入力信号Ｖｉｎの電圧と出力信号Ｖｏｕｔの電圧とがほぼ等しくなる平衡状態に移行していく。

しかしながら、ｐ型差動入力回路では入力信号Ｖｉｎがゲート電圧としてｐ型トランジスタＭ７に供給され、ｎ型差動入力回路では入力信号Ｖｉｎがゲート電圧としてｎ型トランジスタＭ３に供給される。そのため、図４に示すように、入力信号Ｖｉｎが、高電位側の電源電圧ＶＤＤ〜ＶＤＤ−｜Ｖｔｈｐ｜（Ｖｔｈｐは、ｐ型トランジスタＭ７の閾値電圧）の範囲Ｒ１と、低電位側の電源電圧ＶＳＳ〜ＶＳＳ＋Ｖｔｈｎ（Ｖｔｈｎは、ｎ型トランジスタＭ３の閾値電圧）の範囲Ｒ２では、入力信号Ｖｉｎの電圧と出力信号Ｖｏｕｔの電圧とを等しくできない入力不感帯となる。これは、低電位側の電源電圧ＶＳＳ〜ＶＳＳ＋Ｖｔｈｎの範囲Ｒ２では、ｎ型トランジスタＭ３がオフ状態のままであるためｎ型差動入力回路が動作せず、高電位側の電源電圧ＶＤＤ〜ＶＤＤ−｜Ｖｔｈｐ｜の範囲Ｒ１では、ｐ型トランジスタＭ７がオフ状態のままであるためｐ型差動入力回路が動作しないからである。

なお、トランジスタＣＳａ、ＣＳｂの各ゲートに入力されるゲート電圧ＣＳａＧ、ＣＳｂＧを調整することで、ｎ型差動入力回路及びｐ型差動入力回路の電流源を調整することができる。

また、通常型オペアンプＶＯＰは、スイッチＳＷ２１（広義には第１のスイッチ）、スイッチＳＷ２２（広義には第２のスイッチ）、スイッチＳＷ２３（広義には第３のスイッチ）、スイッチＳＷ２４（広義には第４のスイッチ）、スイッチＳＷ２５（広義には第５のスイッチ）、スイッチＳＷ２６（広義には第６のスイッチ）及び出力イネーブルスイッチＯＥ２（広義には出力イネーブルスイッチ）を含む。

スイッチＳＷ２１は、入力信号Ｖｉｎが入力される入力ノードＩＮＤ２と出力信号Ｖｏｕｔが出力される出力ノードＯＮＤ２（広義には出力部）との間に設けられている。スイッチＳＷ２２は、電圧ＶＳＳを発生する電源（広義には第２の電源）と出力ノードＮＤ２１との間に設けられている。スイッチＳＷ２３は、電圧ＶＤＤを発生する電源（広義には第１の電源）と出力ノードＮＤ２２との間に設けられている。スイッチＳＷ２４は、出力ノードＯＮＤ２とトランジスタＭ４のゲートとの間に設けられている。スイッチＳＷ２５は、電圧ＶＤＤを発生する電源と中間ノードＭＮＤ２との間に設けられている。スイッチＳＷ２６は、電圧ＶＳＳを発生する電源と中間ノードＭＮＤ２との間に設けられている。出力イネーブルスイッチＯＥ２は中間ノードＭＮＤ２と出力ノードＯＮＤ２との間に設けられている。

例えば図３のインピーダンス変換回路ＩＰ２、ＩＰ３、ＩＰ８、ＩＰ９等のいずれかにおいて、通常型オペアンプＶＯＰがオンに設定された場合には、スイッチＳＷ２１、スイッチＳＷ２４、スイッチＳＷ２５、スイッチＳＷ２６、出力イネーブルスイッチＯＥ２がオンに設定される。また、スイッチＳＷ２２、ＳＷ２３はオフに設定される。即ち、図７に示すような状態になる。

一方、インピーダンス変換回路ＩＰ２等において、Ｒａｉｌ−ｔｏ−Ｒａｉｌ型オペアンプＶＯＰＲがオンに設定され、通常型オペアンプＶＯＰがオフに設定された場合には、スイッチＳＷ２１、スイッチＳＷ２４、スイッチＳＷ２５、スイッチＳＷ２６、出力イネーブルスイッチＯＥ２がオフに設定される。また、スイッチＳＷ２２、ＳＷ２３はオンに設定される。即ち、図８に示すような状態になる。これにより、トランジスタＭ９、Ｍ１０は確実にオフにされ、出力ノードＯＮＤ２はハイインピーダンス状態に設定される。さらに、トランジスタＣＳａ、ＣＳｂのゲートに入力されるゲート電圧ＣＳａＧ、ＣＳｂＧを制御する（例えばトランジスタＣＳａ、ＣＳｂをオフにする）ことで、ｎ型差動入力回路及びｐ型差動入力回路の電流源の電流供給をオフにすることができる。これにより、通常型オペアンプＶＯＰがオフに設定されている場合に、通常型オペアンプＶＯＰによる無駄な電力消費を抑制できる。

３．３．Ｒａｉｌ−ｔｏ−Ｒａｉｌ型オペアンプＶＯＰＲ
図９に本実施形態に係るＲａｉｌ−ｔｏ−Ｒａｉｌ型オペアンプＶＯＰＲの構成例を示す。

このオペアンプＶＯＰＲは、ｐ型（例えば第１の導電型）差動増幅回路１００と、ｎ型（例えば第２の導電型）差動増幅回路１１０と、出力回路１２０とを含む。ｐ型差動増幅回路１００、ｎ型差動増幅回路１１０、及び出力回路１２０は、高電位側の電源電圧ＶＤＤ（広義には第１の電源電圧）と低電位側の電源電圧ＶＳＳ（広義には第２の電源電圧）との間の電圧を動作電圧とする。

ｐ型差動増幅回路１００は、入力信号Ｖｉｎ及び出力信号Ｖｏｕｔの差分を増幅する。ｐ型差動増幅回路１００は、出力ノードＮＤ１（第１の出力ノード）及び反転出力ノードＮＸＤ１（第１の反転出力ノード）を有し、出力ノードＮＤ１及び反転出力ノードＮＸＤ１の間に入力信号Ｖｉｎ及び出力信号Ｖｏｕｔの差分に対応した電圧を出力する。

このｐ型差動増幅回路１００は、第１のカレントミラー回路ＣＭ１と、ｐ型（第１の導電型）の第１の差動トランジスタ対を有する。第１の差動トランジスタ対は、ｐ型金属酸化膜半導体（Metal Oxide Semiconductor：以下ＭＯＳと略す）トランジスタ（以下、ＭＯＳトランジスタを単にトランジスタと略す）ＰＴ１、ＰＴ２を含む。ｐ型トランジスタＰＴ１、ＰＴ２の各トランジスタのソースが第１の電流源ＣＳ１に接続されると共に、入力信号Ｖｉｎ及び出力信号Ｖｏｕｔが各トランジスタのゲートに入力される。ｐ型トランジスタＰＴ１、ＰＴ２のドレイン電流は、第１のカレントミラー回路ＣＭ１によって生成される。ｐ型トランジスタＰＴ１のゲートに入力信号Ｖｉｎが入力される。ｐ型トランジスタＰＴ２のゲートに出力信号Ｖｏｕｔが入力される。ｐ型トランジスタＰＴ１のドレインが、出力ノードＮＤ１（第１の出力ノード）になる。ｐ型トランジスタＰＴ２のドレインが、反転出力ノードＮＸＤ１（第１の反転出力ノード）になる。

ｎ型差動増幅回路１１０は、入力信号Ｖｉｎ及び出力信号Ｖｏｕｔの差分を増幅する。ｎ型差動増幅回路１１０は、出力ノードＮＤ２（第２の出力ノード）及び反転出力ノードＮＸＤ２（第２の反転出力ノード）を有し、出力ノードＮＤ２及び反転出力ノードＮＸＤ２の間に入力信号Ｖｉｎ及び出力信号Ｖｏｕｔの差分に対応した電圧を出力する。

このｎ型差動増幅回路１１０は、第２のカレントミラー回路ＣＭ２と、ｎ型（第２の導電型）の第２の差動トランジスタ対を含む。第２の差動トランジスタ対は、ｎ型トランジスタＮＴ３、ＮＴ４を含む。ｎ型トランジスタＮＴ３、ＮＴ４の各トランジスタのソースが第２の電流源ＣＳ２に接続されると共に、入力信号Ｖｉｎ及び出力信号Ｖｏｕｔが各トランジスタのゲートに入力される。ｎ型トランジスタＮＴ３、ＮＴ４のドレイン電流は、第２のカレントミラー回路ＣＭ２によって生成される。ｎ型トランジスタＮＴ３のゲートに入力信号Ｖｉｎが入力される。ｎ型トランジスタＮＴ４のゲートに出力信号Ｖｏｕｔが入力される。ｎ型トランジスタＮＴ３のドレインが、出力ノードＮＤ２（第２の出力ノード）になる。ｎ型トランジスタＮＴ４のドレインが、反転出力ノードＮＸＤ２（第２の反転出力ノード）になる。

出力回路１２０は、ｐ型差動増幅回路１００の出力ノードＮＤ１（第１の出力ノード）の電圧とｎ型差動増幅回路１１０の出力ノードＮＤ２（第２の出力ノード）の電圧とに基づいて、出力信号Ｖｏｕｔを生成する。

この出力回路１２０は、ｎ型（第２の導電型）の第１の駆動トランジスタＮＴＯ１とｐ型（第１の導電型）の第２の駆動トランジスタＰＴＯ１とを含む。第１の駆動トランジスタＮＴＯ１のゲート（電圧）は、ｐ型差動増幅回路１００の出力ノードＮＤ１（第１の出力ノード）の電圧に基づいて制御される。第２の駆動トランジスタＰＴＯ１のゲート（電圧）は、ｎ型差動増幅回路１１０の出力ノード（ＮＤ２）（第２の出力ノード）の電圧に基づいて制御される。第２の駆動トランジスタＰＴＯ１のドレインは、第１の駆動トランジスタＮＴＯ１のドレインに接続される。そして出力回路１２０は、第１の駆動トランジスタＮＴＯ１のドレインの電圧（第２の駆動トランジスタＰＴＯ１のドレインの電圧）を、出力信号Ｖｏｕｔとして出力する。

更に本実施形態における演算増幅器は、第１及び第２の補助回路１３０、１４０を含むことで、入力不感帯をなくし、かつ貫通電流を抑える。この結果、動作電圧の範囲を不要に広げることなく、貫通電流を抑えて低消費電力化を実現する。

ここで、第１の補助回路１３０は、入力信号Ｖｉｎ及び出力信号Ｖｏｕｔに基づいて、ｐ型差動増幅回路１００の出力ノードＮＤ１（第１の出力ノード）及び反転出力ノードＮＸＤ１（第１の反転出力ノード）のうち少なくとも一方を駆動する。また第２の補助回路１３０は、入力信号Ｖｉｎ及び出力信号Ｖｏｕｔに基づいて、ｎ型差動増幅回路１１０の出力ノードＮＤ２（第２の出力ノード）及び第２の反転出力ノード（ＮＸＤ２）のうち少なくとも一方を駆動する。

そして、ｐ型トランジスタＰＴ１（第１の差動トランジスタ対を構成するトランジスタのうち入力信号Ｖｉｎがゲートに入力されるトランジスタ）のゲート・ソース間（ゲートとソースとの間）の電圧の絶対値がｐ型トランジスタＰＴ１の閾値電圧の絶対値より小さいとき、第１の補助回路１３０が、出力ノードＮＤ１（第１の出力ノード）及び反転出力ノードＮＸＤ１（第１の反転出力ノード）の少なくとも一方を駆動することで、第１の駆動トランジスタＮＴＯ１のゲート電圧を制御する。

更に、ｎ型トランジスタＮＴ３（第２の差動トランジスタ対を構成するトランジスタのうち入力信号Ｖｉｎがゲートに入力されるトランジスタ）のゲート・ソース間の電圧の絶対値がｎ型トランジスタＮＴ３の閾値電圧の絶対値より小さいとき、第２の補助回路１４０が、出力ノードＮＤ２（第２の出力ノード）及び反転出力ノードＮＸＤ２（第２の反転出力ノード）の少なくとも一方を駆動することで、第２の駆動トランジスタＰＴＯ１のゲート電圧を制御する。

図１０に、図５に示すオペアンプＶＯＰＲの動作説明図を示す。

ここで、高電位側の電源電圧をＶＤＤ、低電位側の電源電圧をＶＳＳ、入力信号の電圧をＶｉｎ、ｐ型トランジスタＰＴ１の閾値電圧をＶｔｈｐ、ｎ型トランジスタＮＴ３の閾値電圧Ｖｔｈｎとする。

ＶＤＤ≧Ｖｉｎ＞ＶＤＤ−｜Ｖｔｈｐ｜では、ｐ型トランジスタがオフ、ｎ型トランジスタがオンとなる。ここでｐ型トランジスタがゲート電圧に応じてカットオフ領域、線形領域、又は飽和領域で動作する場合、ｐ型トランジスタがオフとは、カットオフ領域であることを意味する。同様にｎ型トランジスタがゲート電圧に応じてカットオフ領域、線形領域、又は飽和領域で動作する場合、ｎ型トランジスタがオンとは、線形領域又は飽和領域であることを意味する。従って、ＶＤＤ≧Ｖｉｎ＞ＶＤＤ−｜Ｖｔｈｐ｜では、ｐ型差動増幅回路１００は動作せず（オフ）、ｎ型差動増幅回路１１０は動作する（オン）。そこで第１の補助回路１３０の動作をオン（出力ノードＮＤ１（第１の出力ノード）及び反転出力ノードＮＸＤ１（第１の反転出力ノード）の少なくとも一方を駆動させ）し、第２の補助回路１４０の動作をオフ（出力ノードＮＤ２（第２の出力ノード）及び反転出力ノードＮＸＤ１（第２の反転出力ノード）を駆動させない）する。このように、ｐ型差動増幅回路１００が動作しない範囲で、第１の補助回路１３０によりｐ型差動増幅回路１００の出力ノードＮＤ１（反転出力ノードＮＸＤ１）を駆動することで、ｐ型差動増幅回路１００の第１の差動トランジスタ対の入力不感帯の範囲の入力信号Ｖｉｎに対しても、出力ノードＮＤ１の電圧を不定状態にすることがなくなる。

ＶＤＤ−｜Ｖｔｈｐ｜≧Ｖｉｎ≧Ｖｔｈｎ＋ＶＳＳでは、ｐ型トランジスタがオン、ｎ型トランジスタがオンとなる。ここでｐ型トランジスタがゲート電圧に応じてカットオフ領域、線形領域、又は飽和領域で動作する場合、ｐ型トランジスタがオンとは、線形領域又は飽和領域であることを意味する。従って、ｐ型差動増幅回路１００は動作し（オン）、ｎ型差動増幅回路１１０も動作する（オン）。この場合、第１の補助回路１３０の動作をオン又はオフし、第２の補助回路１４０の動作をオン又はオフする。即ち、ｐ型差動増幅回路１００及びｎ型差動増幅回路１１０が動作するため、出力ノードＮＤ１、ＮＤ２が不定状態にならず、図１３に示す構成の差動増幅器と同様に、出力回路１２０により出力信号Ｖｏｕｔを出力する。従って、第１及び第２補助回路１３０、１４０を動作させてもよいし、動作させなくてもよい。図５では、動作をオンさせている。

Ｖｔｈｎ＋ＶＳＳ＞Ｖｉｎ≧ＶＳＳでは、ｐ型トランジスタがオン、ｎ型トランジスタがオフとなる。ここでｎ型トランジスタがゲート電圧に応じてカットオフ領域、線形領域、又は飽和領域で動作する場合、ｎ型トランジスタがオフとは、カットオフ領域であることを意味する。従って、ｎ型差動増幅回路１１０は動作せず（オフ）、ｐ型差動増幅回路１００は動作する（オン）。そこで第２の補助回路１４０の動作をオン（出力ノードＮＤ２（第２の出力ノード）及び反転出力ノードＮＸＤ２（第２の反転出力ノード）の少なくとも一方を駆動させ）し、第１の補助回路１３０の動作をオフする。このように、ｎ型差動増幅回路１１０が動作しない範囲で、第２の補助回路１４０によりｎ型差動増幅回路１１０の出力ノードＮＤ２（反転出力ノードＮＸＤ２）を駆動することで、ｎ型差動増幅回路１１０の第２の差動トランジスタ対の入力不感帯の範囲の入力信号Ｖｉｎに対しても、出力ノードＮＤ２の電圧を不定状態にすることがなくなる。

以上のように第１及び第２の補助回路１３０、１４０により、出力回路１２０を構成する第１及び第２の駆動トランジスタＮＴＯ１、ＰＴＯ１のゲート電圧が制御できるようになり、入力信号Ｖｉｎが入力不感帯の範囲であることに起因する不要な貫通電流の発生を無くすことができる。しかも、入力信号Ｖｉｎの入力不感帯を無くすことで、ｐ型トランジスタの閾値電圧Ｖｔｈｐ及びｎ型トランジスタの閾値電圧Ｖｔｈｎのばらつきを考慮して約１．９ボルトのオフセットを設ける必要がなくなる。そのため、高電位側の電源電圧ＶＤＤと低電位側の電源電圧ＶＳＳとの間の電圧を振幅として、演算増幅器を形成できるようになるので、駆動能力を低下させることなく動作電圧を狭くでき、更に消費電力を削減できるようになる。これは、昇圧回路の実装や製造プロセスの低耐圧化を意味し、低コスト化を実現する。

以下では、本実施形態におけるオペアンプＶＯＰＲの詳細な構成例について説明する。

図９において、ｐ型差動増幅回路１００は、第１の電流源ＣＳ１と、上述の第１の差動トランジスタ対と、第１のカレントミラー回路ＣＭ１とを含む。第１の電流源ＣＳ１の一端に、高電位側の電源電圧ＶＤＤ（第１の電源電圧）が供給される。第１の電流源ＣＳ１の他端に、上述の第１の差動トランジスタ対を構成するｐ型トランジスタＰＴ１、ＰＴ２のソースが接続される。

第１のカレントミラー回路ＣＭ１は、ゲート同士が互いに接続されたｎ型（第２の導電型）の第１のトランジスタ対を含む。この第１のトランジスタ対は、ｎ型トランジスタＮＴ１、ＮＴ２を含む。ｎ型トランジスタＮＴ１、ＮＴ２の各トランジスタのソースに低電位側の電源電圧ＶＳＳ（第２の電源電圧）が供給される。ｎ型トランジスタＮＴ１のドレインが出力ノードＮＤ１（第１の出力ノード）に接続される。ｎ型トランジスタＮＴ２のドレインが反転出力ノードＮＸＤ１（第１の反転出力ノード）に接続される。ｎ型トランジスタＮＴ２（第１の差動トランジスタ対を構成するトランジスタのうち反転出力ノードＮＸＤ１に接続されるトランジスタ）のドレイン及びゲートが接続される。

またｎ型差動増幅回路１１０は、第２の電流源ＣＳ２と、上述の第２の差動トランジスタ対と、第２のカレントミラー回路ＣＭ２とを含む。第２の電流源ＣＳ２の一端に、低電位側の電源電圧ＶＳＳ（第２の電源電圧）が供給される。第２の電流源ＣＳ２の他端に、上述の第２の差動トランジスタ対を構成するｎ型トランジスタＮＴ３、ＮＴ４のソースが接続される。

第２のカレントミラー回路ＣＭ２は、ゲート同士が互いに接続されたｐ型（第１の導電型）の第２のトランジスタ対を含む。この第２のトランジスタ対は、ｐ型トランジスタＰＴ３、ＰＴ４を含む。ｐ型トランジスタＰＴ３、ＰＴ４の各トランジスタのソースに高電位側の電源電圧ＶＤＤ（第１の電源電圧）が供給される。ｐ型トランジスタＰＴ３のドレインが出力ノードＮＤ２（第２の出力ノード）に接続される。ｐ型トランジスタＰＴ４のドレインが反転出力ノードＮＸＤ２（第２の反転出力ノード）に接続される。ｐ型トランジスタＰＴ４（第２のトランジスタ対を構成するトランジスタのうち反転出力ノードＮＸＤ２に接続されるトランジスタ）のドレイン及びゲートが接続される。

また第１の補助回路１３０は、ｐ型（第１の導電型）の第１及び第２の電流駆動トランジスタＰＡ１、ＰＡ２と、第１の電流制御回路１３２とを含むことができる。第１及び第２の電流駆動トランジスタＰＡ１、ＰＡ２の各トランジスタのソースに、高電位側の電源電圧ＶＤＤ（第１の電源電圧）が供給される。第１の電流駆動トランジスタＰＡ１のドレインは、出力ノードＮＤ１（第１の出力ノード）に接続される。第２の電流駆動トランジスタＰＡ２のドレインは、反転出力ノードＮＸＤ１（第１の反転出力ノード）に接続される。

そして、第１の電流制御回路１３２が、入力信号Ｖｉｎ及び出力信号Ｖｏｕｔに基づいて第１及び第２の電流駆動トランジスタＰＡ１、ＰＡ２のゲート電圧を制御する。より具体的には、第１の差動トランジスタ対を構成するトランジスタのうち入力信号Ｖｉｎがゲートに入力されるｐ型トランジスタＰＴ１のゲート・ソース間の電圧（の絶対値）が該トランジスタの閾値電圧（の絶対値）より小さいとき、第１の電流制御回路１３２が、出力ノードＮＤ１（第１の出力ノード）及び反転出力ノードＮＸＤ１（第１の反転出力ノード）の少なくとも一方を駆動するように第１及び第２の電流駆動トランジスタＰＡ１、ＰＡ２のゲート電圧を制御する。

また第２の補助回路１４０は、ｎ型（第２の導電型）の第３及び第４の電流駆動トランジスタＮＡ３、ＮＡ４と、第２の電流制御回路１４２とを含むことができる。第３及び第４の電流駆動トランジスタＮＡ３、ＮＡ４の各トランジスタのソースに、低電位側の電源電圧ＶＳＳ（第２の電源電圧）が供給される。第３の電流駆動トランジスタＮＡ３のドレインは、出力ノードＮＤ２（第２の出力ノード）に接続される。第４の電流駆動トランジスタＮＡ４のドレインは、反転出力ノードＮＸＤ２（第２の反転出力ノード）に接続される。

そして、第２の電流制御回路１４２が、入力信号Ｖｉｎ及び出力信号Ｖｏｕｔに基づいて第３及び第４の電流駆動トランジスタＮＡ３、ＮＡ４のゲート電圧を制御する。より具体的には、第２の差動トランジスタ対を構成するトランジスタのうち入力信号Ｖｉｎがゲートに入力されるｎ型トランジスタＮＴ３のゲート・ソース間の電圧の絶対値が該トランジスタの閾値電圧の絶対値より小さいとき、第２の電流制御回路１４２が、出力ノードＮＤ２（第２の出力ノード）及び反転出力ノードＮＸＤ２（第２の反転出力ノード）の少なくとも一方を駆動するように第３及び第４の電流駆動トランジスタＮＡ３、ＮＡ４のゲート電圧を制御する。

図１１に、第１の電流制御回路１３２の構成例を示す。

第１の電流制御回路１３２は、第３の電流源ＣＳ３と、ｎ型（第２の導電型）の第３の差動トランジスタ対と、ｐ型（第１の導電型）の第５及び第６の電流駆動トランジスタＰＳ５、ＰＳ６とを含む。

第３の電流源ＣＳ３の一端に、低電位側の電源電圧ＶＳＳ（第２の電源電圧）が供給される。

第３の差動トランジスタ対は、ｎ型トランジスタＮＳ５、ＮＳ６を含む。ｎ型トランジスタＮＳ５、ＮＳ６の各トランジスタのソースが、第３の電流源ＣＳ３の他端に接続される。ｎ型トランジスタＮＳ５のゲートに、入力信号Ｖｉｎが入力される。ｎ型トランジスタＮＳ６のゲートに、出力信号Ｖｏｕｔが入力される。

第５及び第６の電流駆動トランジスタＰＳ５、ＰＳ６の各トランジスタのソースに、高電位側の電源電圧ＶＤＤ（第１の電源電圧）が供給される。第５の電流駆動トランジスタＰＳ５のドレインが、第３の差動トランジスタ対を構成するｎ型トランジスタＮＳ５のドレインに接続される。第６の電流駆動トランジスタＰＳ６のドレインが、第３の差動トランジスタ対を構成するｎ型トランジスタＮＳ６のドレインに接続される。第５の電流駆動トランジスタＰＳ５のゲート及びドレインが接続される。第６の電流駆動トランジスタＰＳ６のゲート及びドレインが接続される。

そして、第３の差動トランジスタ対を構成するｎ型トランジスタＮＳ５（第３の差動トランジスタ対を構成するトランジスタのうちそのゲートに入力信号Ｖｉｎが入力されるトランジスタ）のドレイン（或いは第５の電流駆動トランジスタＰＳ５のドレイン）が、第２の電流駆動トランジスタＰＡ２のゲートに接続される。また、第３の差動トランジスタ対を構成するｎ型トランジスタＮＳ６（第３の差動トランジスタ対を構成するトランジスタのうちそのゲートに出力信号Ｖｏｕｔが入力されるトランジスタ）のドレイン（或いは第６の電流駆動トランジスタＰＳ６のドレイン）が、第１の電流駆動トランジスタＰＡ１のゲートに接続される。

即ち、第１及び第６の電流駆動トランジスタＰＡ１、ＰＳ６は、カレントミラー回路を構成する。同様に、第２及び第５の電流駆動トランジスタＰＡ２、ＰＳ５は、カレントミラー回路を構成する。

図１２に、第２の電流制御回路１４２の構成例を示す。

第２の電流制御回路１４２は、第４の電流源ＣＳ４と、ｐ型（第１の導電型）の第４の差動トランジスタ対と、ｎ型（第２の導電型）の第７及び第８の電流駆動トランジスタＮＳ７、ＮＳ８とを含む。

第４の電流源ＣＳ４の一端に、高電位側の電源電圧ＶＤＤ（第１の電源電圧）が供給される。

第４の差動トランジスタ対は、ｐ型トランジスタＰＳ７、ＰＳ８を含む。ｐ型トランジスタＰＳ７、ＰＳ８の各トランジスタのソースが、第４の電流源ＣＳ４の他端に接続される。ｐ型トランジスタＰＳ７のゲートに、入力信号Ｖｉｎが入力される。ｐ型トランジスタＰＳ８のゲートに、出力信号Ｖｏｕｔが入力される。

第７及び第８の電流駆動トランジスタＮＳ７、ＮＳ８の各トランジスタのソースに、低電位側の電源電圧ＶＳＳ（第２の電源電圧）が供給される。第７の電流駆動トランジスタＮＳ７のドレインが、第４の差動トランジスタ対を構成するｐ型トランジスタＰＳ７のドレインに接続される。第８の電流駆動トランジスタＮＳ８のドレインが、第４の差動トランジスタ対を構成するｐ型トランジスタＰＳ８のドレインに接続される。第７の電流駆動トランジスタＮＳ７のゲート及びドレインが接続される。第８の電流駆動トランジスタＮＳ８のゲート及びドレインが接続される。

そして、第４の差動トランジスタ対を構成するｐ型トランジスタＰＳ７（第４の差動トランジスタ対を構成するトランジスタのうちそのゲートに入力信号Ｖｉｎが入力されるトランジスタ）のドレイン（或いは第７の電流駆動トランジスタＮＳ７のドレイン）が、第４の電流駆動トランジスタＮＡ４のゲートに接続される。また、第４の差動トランジスタ対を構成するｐ型トランジスタＰＳ８（第４の差動トランジスタ対を構成するトランジスタのうちそのゲートに出力信号Ｖｏｕｔが入力されるトランジスタ）のドレイン（或いは第８の電流駆動トランジスタＮＳ８のドレイン）が、第３の電流駆動トランジスタＮＡ３のゲートに接続される。

即ち、第３及び第８の電流駆動トランジスタＮＡ３、ＮＳ８は、カレントミラー回路を構成する。同様に、第４及び第７の電流駆動トランジスタＮＡ４、ＮＳ７は、カレントミラー回路を構成する。

次に、第１の補助回路１３０が図１１に示す第１の電流制御回路１３２を有し、第２の補助回路１４０が図１２に示す構成の第２の電流制御回路１４２を有するものとして、図９に示す構成の演算増幅器の動作について説明する。

まず、Ｖｔｈｎ＋ＶＳＳ≧Ｖｉｎ＞ＶＳＳのとき、ｐ型差動増幅回路１００は、ｐ型トランジスタＰＴ１がオンとなって適正な動作を行うが、ｎ型差動増幅回路１１０は、ｎ型トランジスタＮＴ３が動作しないため、ｎ型差動増幅回路１１０の各ノードの電圧は不定となる。

ここで第２の補助回路１４０に着目すると、ｐ型トランジスタＰＳ７がオンしてインピーダンスが小さくなるため、第４の電流駆動トランジスタＮＡ４のゲート電圧が上がる。この結果、第４の電流駆動トランジスタＮＡ４のインピーダンスが小さくなる。即ち、第４の電流駆動トランジスタＮＡ４が反転出力ノードＮＸＤ２を駆動して電流を引き込み、反転出力ノードＮＸＤ２の電位が低くなる。この結果、ｐ型トランジスタＰＴ３のインピーダンスが小さくなって、出力ノードＮＤ２の電位が上がる。そして、出力回路１２０の第２の駆動トランジスタＰＴＯ１のインピーダンスが大きくなって、出力信号Ｖｏｕｔの電位が下がる。これにより、ｐ型トランジスタＰＳ８のインピーダンスが小さくなって、第３の電流駆動トランジスタＮＡ３のゲート電圧が上昇する。従って、第３の電流駆動トランジスタＮＡ３のインピーダンスが小さくなり、出力ノードＮＤ２の電位が下がる。

こうして、ｐ型トランジスタＰＴ３のインピーダンスを小さくして出力ノードＮＤ２の電位を上げた結果がフィードバックされ、第３の電流駆動トランジスタＮＡ３のインピーダンスを小さくして出力ノードＮＤ２の電位を下げる。この結果、入力信号Ｖｉｎの電圧と出力信号Ｖｏｕｔの電圧がほぼ等しくなる平衡状態になり、第２の駆動トランジスタＰＴＯ１のゲート電圧が最適なところに確定する。

次に、ＶＤＤ≧Ｖｉｎ＞ＶＤＤ−｜Ｖｔｈｐ｜のとき、上述の場合と逆に動作する。即ち、ｎ型差動増幅回路１１０は、ｎ型トランジスタＮＴ３がオンとなって適正な動作を行うが、ｐ型差動増幅回路１００は、ｐ型トランジスタＰＴ１が動作しないため、ｐ型差動増幅回路１００の各ノードの電圧は不定となる。

ここで第１の補助回路１３０に着目すると、ｎ型トランジスタＮＳ５がオンしてインピーダンスが小さくなるため、第２の電流駆動トランジスタＰＡ２のゲート電圧が下がる。この結果、第２の電流駆動トランジスタＰＡ２のインピーダンスが小さくなる。即ち、第２の電流駆動トランジスタＰＡ２が反転出力ノードＮＸＤ１を駆動して電流を供給し、反転出力ノードＮＸＤ１の電位が高くなる。この結果、ｎ型トランジスタＮＴ２のインピーダンスが小さくなって、出力ノードＮＤ１の電位が下がる。そして、出力回路１２０の第１の駆動トランジスタＮＴＯ１のインピーダンスが大きくなって、出力信号Ｖｏｕｔの電位が上がる。これにより、ｎ型トランジスタＮＳ６のインピーダンスが小さくなって、第１の電流駆動トランジスタＰＡ１のゲート電圧が下がる。従って、第１の電流駆動トランジスタＰＡ１のインピーダンスが小さくなり、出力ノードＮＤ１の電位が上がる。

こうして、ｎ型トランジスタＮＴ２のインピーダンスを小さくして出力ノードＮＤ１の電位を下げた結果がフィードバックされ、第１の電流駆動トランジスタＰＡ１のインピーダンスを小さくして出力ノードＮＤ１の電位を上げる。この結果、入力信号Ｖｉｎの電圧と出力信号Ｖｏｕｔの電圧がほぼ等しくなる平衡状態になり、第１の駆動トランジスタＮＴＯ１のゲート電圧が最適なところに確定する。

なおＶＤＤ−｜Ｖｔｈｐ｜≧Ｖｉｎ≧Ｖｔｈｎ＋ＶＳＳでは、ｐ型差動増幅回路１００及びｎ型差動増幅回路１１０が動作し、出力ノードＮＤ１、ＮＤ２の電位が確定するため、第１及び第２の補助回路１３０、１４０を動作させなくても、入力信号Ｖｉｎの電圧と出力信号Ｖｏｕｔの電圧がほぼ等しくなる平衡状態になる。

図１３に、ｐ型差動増幅回路１００及び第１の補助回路１３０のノードの電圧変化についてのシミュレーション結果を示す。図１４に、ｎ型差動増幅回路１１０及び第２の補助回路１４０のノードの電圧変化についてのシミュレーション結果を示す。更に図１５に、出力ノードＮＤ１、ＮＤ２の電圧変化についてのシミュレーション結果を示す。

図１３において、ノードＳＧ１は、第１の電流駆動トランジスタＰＡ１のゲートである。ノードＳＧ２は、第２の電流駆動トランジスタＰＡ２のゲートである。ノードＳＧ３は、第１の差動トランジスタ対を構成するｐ型トランジスタＰＴ１、ＰＴ２のソースである。

図１４において、ノードＳＧ４は、第４の電流駆動トランジスタＮＡ４のゲートである。ノードＳＧ５は、第３の電流駆動トランジスタＮＡ３のゲートである。ノードＳＧ６は、第２の差動トランジスタ対を構成するｎ型トランジスタＮＴ３、ＮＴ４のソースである。

図１３〜図１５に示すように、０．５ボルト付近の入力信号Ｖｉｎが入力された場合であっても、出力ノードＮＤ１が不定状態とならず、出力回路１２０を構成する第１の駆動トランジスタＮＴＯ１のゲート電圧を制御している。

以上説明したように、本実施形態によれば、入力不感帯をなくし、いわゆるrail-to-railで動作し、かつ出力回路１２０の貫通電流を確実に抑える制御が可能となる。これにより、大幅に低消費電力化を実現する演算増幅器を提供できる。更にＡＢ級動作が可能となるため、液晶の印加電圧を反転させる極性反転駆動において、極性に関わらずデータ線を安定して駆動できるようになる。

３．３．１ 電流値の調整
本実施形態における演算増幅器では、ｐ型差動増幅回路１００、ｎ型差動増幅回路１１０、第１の補助回路１３０、及び第２の補助回路１４０の電流源の動作時の電流値を工夫することで、更に発振しにくくして回路の安定性を向上させることができる。

図１６に、本実施形態におけるオペアンプＶＯＰＲの回路図を示す。図１６では、各電流源ＣＳ１〜ＣＳ４をトランジスタ（広義にはバイアス電流用トランジスタ）で構成している。この場合、各トランジスタのゲート電圧ＣＳ１Ｇ、ＣＳ２Ｇ、ＣＳ３Ｇ、ＣＳ４Ｇを制御することで、電流源の無駄な電流消費を削減できる。

本実施形態における演算増幅器の発振を防止するためには、出力回路１２０を構成する第１及び第２の駆動トランジスタＮＴＯ１、ＰＴＯ１のドレイン電流を等しくすることが有効である。第１の駆動トランジスタＮＴＯ１のドレイン電流は、ｐ型差動増幅回路１００の第１の電流源ＣＳ１の動作時の電流値Ｉ１と、第１の補助回路１３０の第３の電流源ＣＳ３の動作時の電流値Ｉ３とにより定まる。第２の駆動トランジスタＰＴＯ１のドレイン電流は、ｎ型差動増幅回路１１０の第２の電流源ＣＳ２の動作時の電流値Ｉ２と、第２の補助回路１４０の第４の電流源ＣＳ４の動作時の電流値Ｉ４とにより定まる。

ここで、電流値Ｉ１と電流値Ｉ３とが等しくないものとする。例えば電流値Ｉ１を１０、電流値Ｉ３を５とする。同様に、電流値Ｉ２と電流値Ｉ４とが等しくないものとする。例えば電流値Ｉ２を１０、電流値Ｉ４を５とする。

入力信号Ｖｉｎの電圧が、ｐ型差動増幅回路１００と第１の補助回路１３０が動作する範囲の場合、第１の駆動トランジスタＮＴＯ１のドレイン電流は例えば１５（＝Ｉ１＋Ｉ３＝１０＋５）に相当する分が流れる。同様に、入力信号Ｖｉｎの電圧が、ｎ型差動増幅回路１１０と第２の補助回路１４０が動作する範囲の場合、第２の駆動トランジスタＰＴＯ１のドレイン電流は例えば１５（＝Ｉ２＋Ｉ４＝１０＋５）に相当する分が流れる。

これに対して、例えば入力信号Ｖｉｎの電圧が低くなってｎ型トランジスタが動作しなくなると、ｎ型差動増幅回路１１０と第１の補助回路１３０が動作しなくなる。従って、第２及び第３の電流源ＣＳ２、ＣＳ３が流れなくなる（Ｉ２＝０、Ｉ３＝０）。そのため、第１の駆動トランジスタＮＴＯ１のドレイン電流は例えば１０（＝Ｉ１）に相当する分が流れ、第２の駆動トランジスタＰＴＯ１のドレイン電流は例えば５（＝Ｉ４）に相当する分が流れる。例えば入力信号Ｖｉｎの電圧が高くなってｐ型トランジスタが動作しなくなる場合も同様である。

このように、出力回路１２０を構成する第１及び第２の駆動トランジスタＮＴＯ１、ＰＴＯ１のドレイン電流が異なり、出力信号Ｖｏｕｔの立ち上がり又は立ち下がりが異なると、出力が安定する時間が異なることとなり、発振し易くなる。

そこで、本実施形態における演算増幅器では、第１及び第３の電流源ＣＳ１、ＣＳ３の動作時の電流値が等しく（Ｉ１＝Ｉ３）、かつ第２及び第４の電流源ＣＳ２、ＣＳ４の動作時の電流値が等しい（Ｉ２＝Ｉ４）ことが望ましい。これは、第１〜第４の電流源ＣＳ１〜ＣＳ４を構成するトランジスタのチャネル長Ｌを共通にし、第１及び第３の電流源ＣＳ１、ＣＳ３を構成するトランジスタのチャネル幅を等しくし、かつ第２及び第４の電流源ＣＳ２、ＣＳ４を構成するトランジスタのチャネル幅を等しくすることで実現できる。

更に、第１〜第４の電流源ＣＳ１〜ＣＳ４の各電流源の動作時の電流値が等しいこと（Ｉ１＝Ｉ２＝Ｉ３＝Ｉ４）が望ましい。この場合、設計が容易になるからである。

また第３及び第４の電流源ＣＳ３、ＣＳ４の動作時の電流値の少なくとも一方を削減することで、より低消費電力化を図ることができる。この場合、第１〜第４の電流駆動トランジスタＰＡ１、ＰＡ２、ＮＡ３、ＮＡ４の各トランジスタの電流駆動能力を低下させることなく、第３及び第４の電流源ＣＳ３、ＣＳ４の動作時の電流値の少なくとも一方を削減する必要がある。

３．３．２．電流値の削減
図１８に、第４の電流源ＣＳ４の動作時の電流値を削減する構成例の説明図を示す。

図１８では、第４の電流源ＣＳ４の動作時の電流値を削減するために、第３及び第８の電流駆動トランジスタＮＡ３、ＮＳ８がカレントミラー回路を構成することを利用する。第３の電流駆動トランジスタＮＡ３のチャネル長をＬ、チャネル幅をＷＡ３、第３の電流駆動トランジスタＮＡ３のドレイン電流をＩ_ＮＡ３とし、第８の電流駆動トランジスタＮＳ８のチャネル長をＬ、チャネル幅をＷＳ８、第８の電流駆動トランジスタＮＳ８のドレイン電流をＩ_ＮＳ８とする。このとき、Ｉ_ＮＡ３＝（ＷＡ３／ＷＳ８）×Ｉ_ＮＳ８と表わすことができる。ここで、（ＷＡ３／ＷＳ８）は、第８の電流駆動トランジスタＮＳ８の電流駆動能力に対する第３の電流駆動トランジスタＮＡ３の電流駆動能力の比を意味する。従って、（ＷＡ３／ＷＳ８）を１より大きくすることで、第３の電流駆動トランジスタＮＡ３の電流駆動能力を低下させることなくドレイン電流Ｉ_ＮＳ８を小さくでき、第４の電流源ＣＳ４の動作時の電流値Ｉ４も小さくできる。

なお図１２において、第４及び第７の電流駆動トランジスタＮＡ４、ＮＳ７がカレントミラー回路を構成することを利用してもよい。

また同様に、第３の電流源ＣＳ３の動作時の電流値を削減することが望ましい。この場合、第１及び第６の電流駆動トランジスタＰＡ１、ＰＳ６がカレントミラー回路を構成することを利用したり、第２及び第５の電流駆動トランジスタＰＡ２、ＰＳ５がカレントミラー回路を構成することを利用したりする。

以上のように、第６の電流駆動トランジスタＰＳ６の電流駆動能力に対する第１の電流駆動トランジスタＰＡ１の電流駆動能力の比、第５の電流駆動トランジスタＰＳ５の電流駆動能力に対する第２の電流駆動トランジスタＰＡ２の電流駆動能力の比、第８の電流駆動トランジスタＮＳ８の電流駆動能力に対する第３の電流駆動トランジスタＮＡ３の電流駆動能力の比、及び第７の電流駆動トランジスタＮＳ７の電流駆動能力に対する第４の電流駆動トランジスタＮＡ４の電流駆動能力の比のうち少なくとも１つを、１より大きくする。こうすることで、第３及び第４の電流源ＣＳ３、ＣＳ４のうち少なくとも１つの動作時の電流値を削減できる。

３．３．３．オペアンプＶＯＰＲのオン・オフ制御
図１６に示すように、Ｒａｉｌ−ｔｏ−Ｒａｉｌ型オペアンプＶＯＰＲは、スイッチＳＷ１１（広義には第１のスイッチ）、スイッチＳＷ１２（広義には第２のスイッチ）、スイッチＳＷ１３（広義には第３のスイッチ）、スイッチＳＷ１４（広義には第４のスイッチ）、スイッチＳＷ１５（広義には第５のスイッチ）、スイッチＳＷ１６（広義には第６のスイッチ）及び出力イネーブルスイッチＯＥ１（広義には出力イネーブルスイッチ）を含む。

スイッチＳＷ１１は、入力信号Ｖｉｎが入力される入力ノードＩＮＤ１と出力信号Ｖｏｕｔが出力される出力ノードＯＮＤ１（広義には出力部）との間に設けられている。スイッチＳＷ１２は、電圧ＶＳＳを発生する電源と出力ノードＮＤ１との間に設けられている。スイッチＳＷ１３は、電圧ＶＤＤを発生する電源）と出力ノードＮＤ２との間に設けられている。スイッチＳＷ１４は、出力ノードＯＮＤ１とトランジスタＮＴ４のゲートの間に設けられている。スイッチＳＷ１５は、電圧ＶＤＤを発生する電源と中間ノードＭＮＤ１との間に設けられている。スイッチＳＷ１６は、電圧ＶＳＳを発生する電源と中間ノードＭＮＤとの間に設けられている。出力イネーブルスイッチＯＥ１は中間ノードＭＮＤ１と出力ノードＯＮＤ１との間に設けられている。

さらに、Ｒａｉｌ−ｔｏ−Ｒａｉｌ型オペアンプＶＯＰＲは、スイッチＳＷ１７〜ＳＷ２０を含む。

スイッチＳＷ１７（広義には第３の補助スイッチ）は、第２の補助回路１４０のトランジスタＮＡ３のゲートと、電圧ＶＳＳを発生する電源の間に設けられている。スイッチＳＷ１８（広義には第４の補助スイッチ）は、第２の補助回路１４０のトランジスタＮＡ４のゲートと電圧ＶＳＳを発生する電源の間に設けられている。スイッチＳＷ１９（広義には第１の補助スイッチ）は、第１の補助回路１３０のトランジスタＰＡ１のゲートと、電圧ＶＤＤを発生する電源の間に設けられている。スイッチＳＷ２０（広義には第２の補助スイッチ）は、第１の補助回路１３０のトランジスタＰＡ２のゲートと電圧ＶＤＤを発生する電源の間に設けられている。

例えば図３のインピーダンス変換回路ＩＰ２、ＩＰ３、ＩＰ８、ＩＰ９等のいずれかにおいて、Ｒａｉｌ−ｔｏ−Ｒａｉｌ型オペアンプＶＯＰＲがオンに設定された場合には、スイッチＳＷ１１、スイッチＳＷ１４、スイッチＳＷ１５、スイッチＳＷ１６、出力イネーブルスイッチＯＥ１がオンに設定される。また、スイッチＳＷ１２、ＳＷ１３はオフに設定される。即ち、図１６に示すような状態になる。

一方、インピーダンス変換回路ＩＰ２等において、Ｒａｉｌ−ｔｏ−Ｒａｉｌ型オペアンプＶＯＰＲがオフに設定され、通常型オペアンプＶＯＰがオンに設定された場合には、スイッチＳＷ１１、スイッチＳＷ１４、スイッチＳＷ１５、スイッチＳＷ１６、出力イネーブルスイッチＯＥ１がオフに設定される。また、スイッチＳＷ１２、ＳＷ１３はオンに設定される。即ち、図１７に示すような状態になる。これにより、トランジスタＰＴ０１、ＮＴ０１は確実にオフにされ、出力ノードＯＮＤ１はハイインピーダンス状態に設定される。さらに、各電流源ＣＳ１〜ＣＳ４を構成するトランジスタのゲートに入力されるゲート電圧ＣＳ１Ｇ、ＣＳ２Ｇ、ＣＳ３Ｇ、ＣＳ４Ｇを制御する（例えば各電流源ＣＳ１〜ＣＳ４を構成する各トランジスタをオフにする）ことで、各電流源の電流供給をオフにすることができる。これにより、Ｒａｉｌ−ｔｏ−Ｒａｉｌ型オペアンプＶＯＰＲがオフに設定されている場合に、Ｒａｉｌ−ｔｏ−Ｒａｉｌ型オペアンプＶＯＰＲによる無駄な電力消費を抑制できる。

３．４．基準電圧発生回路の動作
一例として、０Ｖ〜５Ｖの電圧範囲で駆動されるパネルのγ（ガンマ）曲線を図１９に示す。曲線Ｃ１は基準電圧ＶＣＯＭが盛況である場合のγ（ガンマ）曲線であり、曲線Ｃ２は基準電圧ＶＣＯＭが負極である場合のγ（ガンマ）曲線である。

Ｒａｉｌ−ｔｏ−Ｒａｉｌ型オペアンプＶＯＰＲは電圧ＶＤＤ〜電圧ＶＳＳの間で動作可能なため、図１９に示すような場合であっても０Ｖ〜５Ｖの電圧範囲で動作可能である。しかしながら、通常型オペアンプＶＯＰの動作範囲はオペアンプＶＯＰＲの動作範囲よりも狭い。図１９に示すように電圧ＶＤＤ〜電圧ＶＳＳが５Ｖ〜０Ｖである場合、通常型オペアンプＶＯＰの動作範囲は例えば約１Ｖ〜約４Ｖである。

これに対して、本実施形態の基準電圧発生回路２０は、階調電圧に応じて、動作させるオペアンプの種類を切り替えることができるため、このようなパネルに対しても適用できる。

例えばＡ１に示すようにＶＣＯＭが正極である場合には、階調電圧ＧＶ０は５Ｖである。図３や図６に示すように基準電圧発生回路２０では、階調電圧ＧＶ０はＲａｉｌ−ｔｏ−Ｒａｉｌ型オペアンプＶＯＰＲの出力に設定されている。Ｒａｉｌ−ｔｏ−Ｒａｉｌ型オペアンプＶＯＰＲは上記のように入力信号Ｖｉｎの電圧が５Ｖであっても動作する。即ち、基準電圧発生回路２０は、Ａ１に示すように階調電圧ＧＶ０として５Ｖを出力することができる。

また、Ａ２に示すようにＶＣＯＭが正極である場合には、階調電圧ＧＶ１は４．５Ｖである。図３や図６に示すように基準電圧発生回路２０では、階調電圧ＧＶ１はインピーダンス変換回路ＩＰ２の出力に設定されている。このとき、インピーダンス変換回路ＩＰ２では、通常型オペアンプＶＯＰがオフに設定され、Ｒａｉｌ−ｔｏ−Ｒａｉｌ型オペアンプＶＯＰＲがオンに設定される。Ｒａｉｌ−ｔｏ−Ｒａｉｌ型オペアンプＶＯＰＲは上記のように入力信号Ｖｉｎの電圧が４．５Ｖであっても動作する。即ち、基準電圧発生回路２０は、Ａ２に示すように階調電圧ＧＶ１として４．５Ｖを出力することができる。

また、Ａ３に示すようにＶＣＯＭが正極である場合には、階調電圧ＧＶ６２は０．５Ｖである。図３や図６に示すように基準電圧発生回路２０では、階調電圧ＧＶ１はインピーダンス変換回路ＩＰ９の出力に設定されている。このとき、インピーダンス変換回路ＩＰ９では、通常型オペアンプＶＯＰがオフに設定され、Ｒａｉｌ−ｔｏ−Ｒａｉｌ型オペアンプＶＯＰＲがオンに設定される。Ｒａｉｌ−ｔｏ−Ｒａｉｌ型オペアンプＶＯＰＲは上記のように入力信号Ｖｉｎの電圧が０．５Ｖであっても動作する。即ち、基準電圧発生回路２０は、Ａ３に示すように階調電圧ＧＶ６２として０．５Ｖを出力することができる。

また、Ａ４に示すようにＶＣＯＭが正極である場合には、階調電圧ＧＶ６３は０Ｖである。図３や図６に示すように基準電圧発生回路２０では、階調電圧ＧＶ６３はＲａｉｌ−ｔｏ−Ｒａｉｌ型オペアンプＶＯＰＲの出力に設定されている。Ｒａｉｌ−ｔｏ−Ｒａｉｌ型オペアンプＶＯＰＲは上記のように入力信号Ｖｉｎの電圧が０Ｖであっても動作する。即ち、基準電圧発生回路２０は、Ａ４に示すように階調電圧ＧＶ６３として０Ｖを出力することができる。

曲線Ｃ２についても、上記と同様である。

上記のように、パネルのγ（ガンマ）曲線にあわせて、インピーダンス変換回路ＩＰ２、ＩＰ３、ＩＰ８、ＩＰ９のオペアンプＶＯＰ、ＶＯＰＲのオン・オフ設定を切り替えることで、様々なパネルに対するγ（ガンマ）補正が可能である。

４．基準電圧発生回路の効果
例えば、図２０に示すように、階調電圧ＧＶ０〜ＧＶ６３に対応するオペアンプを全てＲａｉｌ−ｔｏ−Ｒａｉｌ型オペアンプＶＯＰＲにする構成（以下、比較例とする）も考えられる。このような構成であれば、本実施形態の基準電圧発生回路２０と同様に様々なパネルに対してγ（ガンマ）補正が可能である。

しかしながら、Ｒａｉｌ−ｔｏ−Ｒａｉｌ型オペアンプＶＯＰＲは通常型オペアンプＶＯＰに比べて、消費電力が大きい。図７に示すように通常型オペアンプＶＯＰでは、その電流源が例えば電流源ＣＳａ、ＣＳｂの２つである。これに対して、Ｒａｉｌ−ｔｏ−Ｒａｉｌ型オペアンプＶＯＰＲは、例えば図１１、図１２に示すようにその電流源が電流源ＣＳ１〜ＣＳ４の４つである。さらに、Ｒａｉｌ−ｔｏ−Ｒａｉｌ型オペアンプＶＯＰＲの回路は通常型オペアンプＶＯＰの回路に比べて回路規模が大きい。従って、Ｒａｉｌ−ｔｏ−Ｒａｉｌ型オペアンプＶＯＰＲは、通常型オペアンプＶＯＰよりもその消費電力が大きく、オペアンプＶＯＰＲの消費電力は例えば３０ｍＡであるのに対し、オペアンプＶＯＰの消費電力は１５ｍＡである。

つまり、比較例では、消費電力の大きなオペアンプＶＯＰＲをたくさん使用するため、消費電力の低減が難しい。特に、階調数が増加するたびに、オペアンプＶＯＰＲの数を増やす必要がある場合があり、そのときにはさらに消費電力が増大する。

これらに対して、本実施形態の基準電圧発生回路２０では、一部のインピーダンス変換回路にて通常型オペアンプＶＯＰとＲａｉｌ−ｔｏ−Ｒａｉｌ型オペアンプＶＯＰＲを排他的に用いているため、比較例に比べて消費電力の低減が可能である。

また、パネルによっては、図２１のγ（ガンマ）曲線で示すような表示特性を持つパネルもある。このようなパネルの場合、階調電圧が１Ｖ〜４Ｖであるため、比較例のように全てのオペアンプをＲａｉｌ−ｔｏ−Ｒａｉｌ型オペアンプＶＯＰＲにしなくても良い。つまり、比較例の基準電圧発生回路をこのパネルに適用した場合、無駄に電力を消費することになる。

これに対して、本実施形態の基準電圧発生回路２０は図２１のγ（ガンマ）曲線に対応する場合にインピーダンス変換回路ＩＰ２、ＩＰ３、ＩＰ８、ＩＰ９にてＲａｉｌ−ｔｏ−Ｒａｉｌ型オペアンプＶＯＰＲをオフに設定可能である。そのため、消費電力の低減が可能となる。

また、上記のように図２１のγ（ガンマ）曲線に対応するために、オペアンプの組み合わせを変更して、消費電力の低減を図ることも可能であるが、パネルに特化した設計は、設計コストの削減を妨げる。

これに対して、本実施形態の基準電圧発生回路２０は図２１のγ（ガンマ）曲線に対応可能であり、その場合には、インピーダンス変換回路ＩＰ２、ＩＰ３、ＩＰ８、ＩＰ９にてＲａｉｌ−ｔｏ−Ｒａｉｌ型オペアンプＶＯＰＲをオフに設定可能である。そのため、消費電力の低減を実現しながら、図２１のγ（ガンマ）曲線にも対応できる。つまり、パネルに特化した設計を行わずに、様々なパネルに適応できるため、設計コストの削減が可能となる。

つまり、γ（ガンマ）曲線で求められた階調電圧に対して、その階調電圧を通常型オペアンプＶＯＰで補うことができれば、通常型オペアンプＶＯＰをオンに設定し、補うことができない場合にはＲａｉｌ−ｔｏ−Ｒａｉｌ型オペアンプＶＯＰＲをオンに設定することができる。

以上のように、本実施形態は、低設計コスト、低消費電力を備えながら、そのパネルの表示特性に最適な階調電圧を供給することができる。

例えば、本実施形態では、ＴＦＴを用いたアクティブマトリクス型液晶装置に本発明の駆動回路を適用する場合について説明したが、本発明はこれに限定されない。例えば、アクティブマトリクス型液晶装置以外の液晶装置に本発明の駆動回路を適用したり、エレクトロルミネッセンス（ＥＬ）装置、有機ＥＬ装置、プラズマディスプレイ装置などの電気光学装置に本発明の駆動回路を適用することも可能である。

また、駆動回路の構成も図５〜図１９で説明した構成に限定されず、これらと均等な種々の構成を採用できる。

また、本発明は、走査ライン反転駆動に限らず、他の反転駆動方式を採用する場合にも適用可能である。

上記のように、本発明の実施例について詳細に説明したが、本発明の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。したがって、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書または図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書または図面のいかなる箇所においても、その異なる用語に置き換えることができる。

電気光学装置（液晶装置）の構成例を示すブロック図。 駆動回路の構成例を示す図。 基準電圧発生回路の構成例。 演算増幅器の動作範囲の説明図。 基準電圧発生回路の他の構成例。 電圧分割回路の構成例の回路図。 第２型の演算増幅器の構成例の回路図。 第２型の演算増幅器の構成例の他の回路図。 本実施形態における演算増幅器の構成例を示す図。 図９に示す演算増幅器の動作説明図。 第１の電流制御回路の構成例の回路図。 第２の電流制御回路の構成例の回路図。 ｐ型差動増幅回路及び第１の補助回路のノードの電圧変化についてのシミュレーション結果を示す図。 ｎ型差動増幅回路及び第２の補助回路のノードの電圧変化についてのシミュレーション結果を示す図。 出力ノードの電圧変化についてのシミュレーション結果を示す図。 本実施形態における演算増幅器の構成例の他の回路図。 本実施形態における演算増幅器の構成例の他の回路図。 第４の電流源の動作時の電流値を削減する構成例の説明図。 γ（ガンマ）曲線の一例を示す図。 本実施形態に係る比較例の構成例。 γ（ガンマ）曲線の一例を示す他の図。

符号の説明

２０ 基準電圧発生回路、８０ 電圧分割回路、
１００ ｐ型差動増幅回路（第１の導電型差動増幅回路）、
１１０ ｎ型差動増幅回路（第２の導電型差動増幅回路）、
１２０ 出力回路、１３０ 第１の補助回路、１３２ 第１の電流制御回路、
１４０ 第２の補助回路、１４２ 第２の電流制御回路、
ＩＰ１〜ＩＰ１０ インピーダンス変換回路、
ＶＤＤ 高電位側の電源電圧（第１の電源電圧）、Ｖｉｎ 入力信号、
Ｖｏｕｔ 出力信号、ＶＳＳ 低電位側の電源電圧（第２の電源電圧）、
Ｖ３ 第３の電源電圧、Ｖ４ 第４の電源電圧、
ＶＯＰ 通常型オペアンプ（第２型のオペアンプ）、
ＶＯＰＲ Ｒａｉｌ−ｔｏ−Ｒａｉｌ型オペアンプ（第１型のオペアンプ）
ＰＡ１ 第１の電流駆動トランジスタ、ＰＡ２ 第２の電流駆動トランジスタ、
ＰＳ７、ＰＳ８、ＰＴ１、ＰＴ２、ＰＴ３、ＰＴ４ ｐ型トランジスタ、
ＰＳ５ 第５の電流駆動トランジスタ、ＰＳ６ 第６の電流駆動トランジスタ、
ＰＴＯ１ 第２の駆動トランジスタ、
ＮＡ３ 第３の電流駆動トランジスタ、ＮＡ４ 第４の電流駆動トランジスタ、
ＮＳ５、ＮＳ６、ＮＴ１、ＮＴ２、ＮＴ３、ＮＴ４ ｎ型トランジスタ、
ＮＳ７ 第７の電流駆動トランジスタ、ＮＳ８ 第８の電流駆動トランジスタ、
ＮＴＯ１ 第１の駆動トランジスタ、
ＣＳａ、ＣＳｂ バイアス電流用トランジスタ

Claims (8)

1. 第１の電源電圧を供給する第１の電源と、前記第１の電源電圧よりも電源電圧の低い第２の電源電圧を供給する第２の電源とを用いて第１〜第Ｍ（Ｍは２以上の整数）の分割電圧を生成して出力する電圧分割回路と、
   前記第１〜第Ｍの分割電圧のインピーダンス変換を行う第１〜第Ｍのインピーダンス変換回路と、
   を含み、
   前記第１〜第Ｐ（１＜Ｐ＜Ｍ、Ｐは整数）のインピーダンス変換回路及び前記第Ｑ（Ｐ＜Ｑ＜Ｍ、Ｑは整数）〜第Ｍのインピーダンス変換回路は、その動作範囲が前記第１の電源電圧と前記第２の電源電圧との間の範囲に設定されたＲａｉｌ−ｔｏ−Ｒａｉｌ型である第１型の演算増幅器を含み、
   前記第Ｐ＋１〜第Ｑ−１のインピーダンス変換回路は、その動作範囲が前記第１の電源電圧よりも低い第３の電圧と、前記第１の電源電圧よりも低く前記第２の電源電圧よりも高い第４の電圧との間の範囲に設定された第２型の演算増幅器を含み、
   前記第１型及び第２型の演算増幅器は、
   一端に第１の電源電圧（ＶＤＤ）が供給された第１の電流源（ＣＳ１）の他端に各トランジスタのソースが接続されると共に、入力信号（Ｖｉｎ）及び出力信号（Ｖｏｕｔ）が各トランジスタのゲートに入力される第１の導電型の第１の差動トランジスタ対（ＰＴ１、ＰＴ２）と、前記第１の差動トランジスタ対の各トランジスタのドレイン電流を生成する第１のカレントミラー回路（ＣＭ１）とを有する第１の導電型差動増幅回路（１００）と、
   一端に第２の電源電圧（ＶＳＳ）が供給された第２の電流源（ＣＳ２）の他端に各トランジスタのソースが接続されると共に、前記入力信号及び前記出力信号が各トランジスタのゲートに入力される第２の導電型の第２の差動トランジスタ対（ＮＴ３、ＮＴ４）と、前記第２の差動トランジスタ対の各トランジスタのドレイン電流を生成する第２のカレントミラー回路（ＣＭ２）とを有する第２の導電型差動増幅回路（１１０）と、
   前記第１の差動トランジスタ対を構成する２つのトランジスタの一方のドレインである第１の出力ノード（ＮＤ１）の電圧に基づいてそのゲート電圧が制御される第２の導電型の第１の駆動トランジスタ（ＮＴＯ１）と、そのドレインが前記第１の駆動トランジスタのドレインに接続され前記第２の差動トランジスタ対を構成する２つのトランジスタの一方のドレインである第２の出力ノード（ＮＤ２）の電圧に基づいてそのゲート電圧が制御される第１の導電型の第２の駆動トランジスタ（ＰＴＯ１）とを有し、前記第１の駆動トランジスタ（ＮＴＯ１）のドレインの電圧を前記出力信号（Ｖｏｕｔ）として出力する出力回路（１２０）とを含み、
   前記第１型の演算増幅器は、
   前記入力信号（Ｖｉｎ）及び前記出力信号（Ｖｏｕｔ）に基づいて、前記第１の差動トランジスタ対を構成する２つのトランジスタの一方のドレインである前記第１の出力ノード（ＮＤ１）及び第１の反転出力ノード（ＮＸＤ１）のうち少なくとも一方を駆動する第１の補助回路（１３０）と、
   前記入力信号（Ｖｉｎ）及び前記出力信号（Ｖｏｕｔ）に基づいて、前記第２の差動トランジスタ対を構成する２つのトランジスタの一方のドレインである第２の出力ノード（ＮＤ２）及び第２の反転出力ノード（ＮＸＤ２）のうち少なくとも一方を駆動する第２の補助回路（１４０）と、
   をさらに含むことを特徴とする電圧発生回路。
2. 請求項１において、
   前記第１の補助回路（１３０）は、
   前記第１の差動トランジスタ対（ＰＴ１、ＰＴ２）を構成するトランジスタのうち前記入力信号（Ｖｉｎ）がゲートに入力されるトランジスタ（ＰＴ１）のゲート・ソース間の
   電圧の絶対値が該トランジスタの閾値電圧の絶対値より小さいとき、
   前記第１の出力ノード（ＮＤ１）及び前記第１の反転出力ノード（ＮＸＤ１）の少なくとも一方を駆動することで、前記第１の駆動トランジスタ（ＮＴＯ１）のゲート電圧を制御し、
   前記第２の補助回路（１４０）は、
   前記第２の差動トランジスタ対（ＮＴ３、ＮＴ４）を構成するトランジスタのうち前記入力信号（Ｖｉｎ）がゲートに入力されるトランジスタ（ＮＴ３）のゲート・ソース間電圧の絶対値が該トランジスタの閾値電圧の絶対値より小さいとき、
   前記第２の出力ノード（ＮＤ２）及び前記第２の反転出力ノード（ＮＸＤ２）の少なくとも一方を駆動することで、前記第２の駆動トランジスタ（ＰＴＯ１）のゲート電圧を制御することを特徴とする電圧発生回路。
3. 請求項１又は２において、
   前記第１の補助回路が、
   各トランジスタのソースに前記第１の電源電圧（ＶＤＤ）が供給され、各トランジスタのドレインがそれぞれ前記第１の出力ノード（ＮＤ１）及び前記第１の反転出力ノード（ＮＸＤ１）に接続された第１の導電型の第１及び第２の電流駆動トランジスタ（ＰＡ１、ＰＡ２）と、
   前記入力信号（Ｖｉｎ）及び前記出力信号（Ｖｏｕｔ）に基づいて前記第１及び第２の電流駆動トランジスタ（ＰＡ１、ＰＡ２）のゲート電圧を制御する第１の電流制御回路（１３２）とを含み、
   前記第１の差動トランジスタ対（ＰＴ１、ＰＴ２）を構成するトランジスタのうち前記入力信号（Ｖｉｎ）がゲートに入力されるトランジスタ（ＰＴ１）のゲート・ソース間の電圧の絶対値が該トランジスタの閾値電圧の絶対値より小さいとき、
   前記第１の電流制御回路（１３２）が、
   前記第１の出力ノード（ＮＤ１）及び前記第１の反転出力ノード（ＮＸＤ１）の少なくとも一方を駆動するように前記第１及び第２の電流駆動トランジスタ（ＰＡ１、ＰＡ２）のゲート電圧を制御することを特徴とする電圧発生回路。
4. 請求項３において、
   前記第１の電流制御回路（１３２）が、
   一端に前記第２の電源電圧（ＶＳＳ）が供給された第３の電流源（ＣＳ３）と、
   前記第３の電流源（ＣＳ３）の他端に各トランジスタのソースが接続され、前記入力信号（Ｖｉｎ）及び前記出力信号（Ｖｏｕｔ）が各トランジスタのゲートに入力される第２の導電型の第３の差動トランジスタ対（ＮＳ５、ＮＳ６）と、
   各トランジスタのソースに前記第１の電源電圧（ＶＤＤ）が供給され、各トランジスタのドレインがそれぞれ前記第３の差動トランジスタ対（ＮＳ５、ＮＳ６）の各トランジスタのドレインに接続され、各トランジスタのゲート及びドレインが接続された第１の導電型の第５及び第６の電流駆動トランジスタ（ＰＳ５、ＰＳ６）とを含み、
   前記第３の差動トランジスタ対を構成するトランジスタのうちそのゲートに前記入力信号（Ｖｉｎ）が入力されるトランジスタ（ＮＳ５）のドレインが前記第２の電流駆動トランジスタ（ＰＡ２）のゲートに接続され、
   前記第３の差動トランジスタ対を構成するトランジスタのうちそのゲートに前記出力信号（Ｖｏｕｔ）が入力されるトランジスタ（ＮＳ６）のドレインが前記第１の電流駆動トランジスタ（ＰＡ１）のゲートに接続されることを特徴とする電圧発生回路。
5. 請求項３又は４において、
   第２〜第Ｐのインピーダンス変換回路及び第Ｑ〜第Ｍ−１のインピーダンス変換回路は、前記第２型の演算増幅器をさらに含み、
   前記第２〜第Ｐのインピーダンス変換回路及び前記第Ｑ〜第Ｍ−１のインピーダンス変換回路の各々に設けられた前記第１型の演算増幅器及び前記第２型の演算増幅器は、排他的に選択され、インピーダンス変換電圧を出力し、
   前記第１型の演算増幅器は、
   前記第１の電流駆動トランジスタ（ＰＡ１）のゲートと、前記第１の電源とを電気的に接続する第１の補助スイッチと、
   前記第２の電流駆動トランジスタ（ＰＡ２）のゲートと、前記第１の電源とを電気的に接続する第２の補助スイッチと、
   をさらに含み、
   前記第１型の演算増幅器が非選択に設定された場合には、前記第１及び第２の補助スイッチがオンに設定されて、前記第１の電流駆動トランジスタ及び前記第２の電流駆動トランジスタがオフに設定され、
   前記第１型の演算増幅器が選択された場合には、前記第１及び第２の補助スイッチはオフに設定されることを特徴とする電圧発生回路。
6. 請求項１乃至５のいずれかにおいて、
   前記第２の補助回路（１４０）は、
   各トランジスタのソースに前記第２の電源電圧（ＶＳＳ）が供給され、各トランジスタのドレインがそれぞれ前記第２の出力ノード（ＮＤ２）及び前記第２の反転出力ノード（ＮＸＤ２）に接続された第２の導電型の第３及び第４の電流駆動トランジスタ（ＮＡ３、ＮＡ４）と、
   前記入力信号（Ｖｉｎ）及び前記出力信号（Ｖｏｕｔ）に基づいて前記第３及び第４の電流駆動トランジスタ（ＮＡ３、ＮＡ４）のゲート電圧を制御する第２の電流制御回路（１４２）とを含み、
   前記第２の電流制御回路（１４２）は、
   前記第２の差動トランジスタ対（ＮＴ３、ＮＴ４）を構成するトランジスタのうち前記入力信号（Ｖｉｎ）がゲートに入力されるトランジスタ（ＮＴ３）のゲート・ソース間の電圧の絶対値が該トランジスタの閾値電圧の絶対値より小さいとき、
   前記第２の出力ノード（ＮＤ２）及び前記第２の反転出力ノード（ＮＸＤ２）の少なくとも一方を駆動するように前記第３及び第４の電流駆動トランジスタ（ＮＡ３、ＮＡ４）のゲート電圧を制御することを特徴とする電圧発生回路。
7. 請求項６において、
   前記第２の電流制御回路（１４２）は、
   一端に前記第１の電源電圧（ＶＤＤ）が供給された第４の電流源（ＣＳ４）と、
   前記第４の電流源（ＣＳ４）の他端に各トランジスタのソースが接続され、前記入力信号（Ｖｉｎ）及び前記出力信号（Ｖｏｕｔ）が各トランジスタのゲートに入力される第１の導電型の第４の差動トランジスタ対（ＰＳ７、ＰＳ８）と、
   各トランジスタのソースに前記第２の電源電圧（ＶＳＳ）が供給され、各トランジスタのドレインがそれぞれ前記第４の差動トランジスタ対（ＰＳ７、ＰＳ８）の各トランジスタのドレインに接続され、各トランジスタのゲート及びドレインが接続された第２の導電型の第７及び第８の電流駆動トランジスタ（ＮＳ７、ＮＳ８）とを含み、
   前記第４の差動トランジスタ対を構成するトランジスタのうちそのゲートに前記入力信号（Ｖｉｎ）が入力されるトランジスタ（ＰＳ７）のドレインが前記第４の電流駆動トランジスタ（ＮＡ４）のゲートに接続され、
   前記第４の差動トランジスタ対を構成するトランジスタのうちそのゲートに前記出力信号（Ｖｏｕｔ）が入力されるトランジスタ（ＰＳ８）のドレインが前記第３の電流駆動トランジスタ（ＮＡ３）のゲートに接続されることを特徴とする電圧発生回路。
8. 請求項６又は７において、
   第２〜第Ｐのインピーダンス変換回路及び第Ｑ〜第Ｍ−１のインピーダンス変換回路は、前記第２型の演算増幅器をさらに含み、
   前記第２〜第Ｐのインピーダンス変換回路及び前記第Ｑ〜第Ｍ−１のインピーダンス変換回路の各々に設けられた前記第１型の演算増幅器及び前記第２型の演算増幅器は、排他的に選択され、インピーダンス変換電圧を出力し、
   前記第１型の演算増幅器は、
   前記第３の電流駆動トランジスタ（ＮＡ３）のゲートと、前記第２の電源とを電気的に接続する第３の補助スイッチと、
   前記第４の電流駆動トランジスタ（ＮＡ４）のゲートと、前記第２の電源とを電気的に接続する第４の補助スイッチと、
   をさらに含み、
   前記第１型の演算増幅器が非選択に設定された場合には、前記第３及び第４の補助スイッチがオンに設定されて、前記第３の電流駆動トランジスタ及び前記第４の電流駆動トランジスタがオフに設定され、
   前記第１型の演算増幅器が選択された場合には、前記第３及び第４の補助スイッチはオフに設定されることを特徴とする電圧発生回路。

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