JP3913201B2

JP3913201B2 - 半導体装置及びその製造方法

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Publication number: JP3913201B2
Application number: JP2003281755A
Authority: JP
Inventors: 豊二伊東
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2003-07-29
Filing date: 2003-07-29
Publication date: 2007-05-09
Anticipated expiration: 2023-07-29
Also published as: JP2005051057A

Description

本発明は、強誘電体膜または高誘電体膜を容量絶縁膜とするキャパシタを有する半導体装置及びその製造方法に関する。

強誘電体膜あるいは高誘電体膜を容量絶縁膜とするキャパシタを有する半導体装置は、ヒステリシス特性による残留分極や高い比誘電率を有しているため、不揮発性メモリやＤＲＡＭの分野において、シリコン酸化膜またはシリコン窒化膜からなる容量絶縁膜を有する半導体装置を置き換える可能性がある。しかしながら、既存のメモリに比べメモリセル面積が大きいことが課題である。

必要なキャパシタ電荷量（キャパシタ面積）を確保しながらメモリセル面積を縮小するため、種々のキャパシタ構造が提案されているが、一般的なものとして、タングステンまたはポリシリコンのプラグ上に酸素バリア膜を介して立体形状のキャパシタを形成する方法がある（例えば、特許文献１参照。）。

酸素バリア膜はプラグを酸化させないために必要で、どのような膜種、膜厚が必要かは強誘電体膜あるいは高誘電体膜の結晶化温度に依存する。一般的に膜厚を厚くすれば酸素バリア性は向上するが、エッチングされにくいイリジウムや酸化イリジウムなどの貴金属が用いられることが多く、膜厚は薄い方が微細化に有利である。

立体形状としては、柱状の電極、または絶縁膜に形成した凹型のパターンを利用した電極が一般的であるが、電極として高温酸素雰囲気で使用できるPt等の貴金属が用いられるため、電極加工の容易さで後者が有力である。
米国特許第６２３９４６１号公報（column 5 line 44- column 6 line 26 fig 5）特開平５−２５１６５８号公報

しかしながら、凹型のパターンを利用する場合、凹部の大きさは大きいほどキャパシタ面積は大きくなるが、通常のリソグラフィーで安定して形成できるパターンはホールとホール間スペースが１対１程度であるため、メモリセル面積を増加させずに凹部を大きくすると、隣接パターンと接触してしまうという課題が有る。

また、エッチングにより酸素バリア膜へ到達する凹部を形成するが、凹部が酸素バリア膜よりも大きいと酸素バリア膜の側面もエッチング時に露出してしまい、実質的な酸素バリア膜厚が低下してしまうという問題がある。

また、強誘電体膜あるいは高誘電体膜の成膜方法としては、ＭＯＣＶＤ法が一般的であるが、複数の有機金属ソースを用いるため、全ての電極位置で組成や膜厚を合わせることが大きな課題である。さらに、組成がずれたり、膜厚が薄くなるとリーク不良になり、膜厚が厚くなると書き込み不足によるリテンション不良の原因となる。従って、キャパシタ面積を大きくするためにＤＲＡＭで用いられている表面に凹凸を有する電極やＭＯＣＶＤソースが入り込みにくい複雑な構造（例えば、特開平５−２５１６５８号公報、第３頁及び図１参照。）を用いることはできない。

このように、従来の半導体装置においては、必要なキャパシタ面積を確保しながらメモリセル面積を縮小することが困難であった。

本発明は、上記課題を解決するものであり、隣接パターンと接触することなくキャパシタの凹部の大きさを大きくすることによりキャパシタ面積を確保する、また、酸素バリア膜周辺部のオーバーエッチングを抑制することにより酸素バリア膜厚を抑制し、微細化を容易にすることを目的とする。

上記課題を解決を達成するために、本発明に係る第１の半導体装置は、基板上に形成された導電性の酸素バリア膜と、酸素バリア膜の側面及び上方を覆い、酸素バリア膜の上面を露出する開口部を有する第１の絶縁膜と、開口部の底面及び側面に沿って形成された下部電極と、開口部の側面と下部電極との間に形成された第２の絶縁膜と、第１、第２の絶縁膜上及び下部電極表面に沿って形成された容量絶縁膜と、容量絶縁膜表面に沿って形成された上部電極とを備え、開口部は、開口部の底面の少なくとも一部が酸素バリア膜の上面からはみ出すように形成され、このはみ出した部分の底面が酸素バリア膜の上面よりも下方に位置することで酸素バリア膜の上面の周りにはみ出した部分からなる溝領域を有しており、溝領域は第２の絶縁膜で埋め込まれている。

第１の半導体装置によると、酸素バリア膜よりも第１の絶縁膜の開口部を大きくすることによりキャパシタ面積を大きくできる。また、開口部形成時の酸素バリア膜周辺部のオーバーエッチングは、酸素バリア膜の側面と開口部の側面との距離程度に抑制できる。さらに第２の絶縁膜を形成することにより、隣接の開口部間の距離が小さくなるに従って顕著になるＣＭＰ時のエロージョン（絶縁膜高さの低下及びキャパシタアレイ位置でのばらつき）を抑制できる。

また、第１の絶縁膜をシリコン酸化膜、第２の絶縁膜をシリコン窒化膜と半導体製造で使用される一般的な材料を用いることにより、製造を容易にできる。

また、容量絶縁膜が強誘電体膜または高誘電体膜である場合、酸素バリア膜厚が厚いため、酸素バリア膜周辺部のオーバーエッチング抑制の効果が顕著である。

本発明に係る第１の半導体装置の製造方法は、基板上に形成された酸素バリア膜を覆うように絶縁膜を形成する工程と、マスクを用いて絶縁膜中に酸素バリア膜の上面領域内で酸素バリア膜に到達する開口部を形成する工程と、等方的なエッチングにより、開口部を酸素バリア膜の上面領域の外側まで拡大することで、開口部における酸素バリア膜からはみ出した部分に溝領域を形成する工程と、溝領域を含む開口部の底面及び側面に沿って下部電極を形成する工程と、絶縁膜上及び下部電極表面上に沿って容量絶縁膜を形成する工程と、容量絶縁膜表面上に沿って上部電極を形成する工程とを含む。

第１の半導体装置の製造方法によると、等方的なエッチングにより下部電極パターンの開口部を酸素バリア膜の外側まで拡大するため、隣接の開口部との接触を防止できる。また、酸素バリア膜周辺部のオーバーエッチングは、酸素バリア膜の側面と開口部の側面との距離程度に抑制できる。

本発明に係る第２の半導体装置の製造方法は、基板上に形成された酸素バリア膜を覆うように絶縁膜を形成する工程と、マスクを用いて絶縁膜中に酸素バリア膜の上面領域内で酸素バリア膜に到達しない開口部を形成する工程と、等方的なエッチングにより、開口部を酸素バリア膜の上面領域の外側まで拡大するとともに、開口部を酸素バリア膜に到達させる工程と、開口部の底面及び側面に沿って下部電極を形成する工程と、絶縁膜上及び下部電極表面上に沿って容量絶縁膜を形成する工程と、容量絶縁膜表面上に沿って上部電極を形成する工程とを含む。

第２の半導体装置の製造方法によると、等方的なエッチングにより下部電極パターンの開口部を酸素バリア膜の外側まで拡大するため、隣接の開口部との接触を防止できる。またそれと同時に開口部を酸素バリア膜に到達させるため、酸素バリア膜周辺部のオーバーエッチングを抑制できる。

また、第１及び第２の半導体装置の製造方法において、絶縁膜上及び開口部の底面及び側面に沿って電極膜を成膜した後、ＣＭＰまたはレジストエッチバック法により絶縁膜上における電極膜のみを除去することにより下部電極を形成することにより、隣接キャパシタの分離を容易にできる。

本発明に係る第３の半導体装置の製造方法は、基板上に形成された酸素バリア膜を覆うように第１の絶縁膜を形成する工程と、マスクを用いて第１の絶縁膜中に酸素バリア膜の上面領域内で酸素バリア膜に到達する開口部を形成する工程と、等方的なエッチングにより、開口部を酸素バリア膜の上面領域の外側まで拡大することで、開口部における酸素バリア膜からはみ出した部分に溝領域を形成する工程と、第１の絶縁膜上と、溝領域を含む開口部の底面及び側面に沿って第２の絶縁膜を形成する工程と、開口部の側面及び溝領域に形成された第２の絶縁膜のみを残し、他の部分の第２の絶縁膜を除去する工程と、第１の絶縁膜上と、開口部の底面及び第２の絶縁膜の表面に沿って電極膜を形成する工程と、ＣＭＰ法により開口部内以外の電極膜を除去することにより開口部内の電極膜からなる下部電極を形成する工程と、第１、第２の絶縁膜上及び下部電極表面上に沿って容量絶縁膜を形成する工程と、容量絶縁膜表面上に沿って上部電極を形成する工程とを含む。

第３の半導体装置の製造方法によると、等方的なエッチングにより下部電極パターンの開口部を酸素バリア膜の外側まで拡大するため、隣接の開口部との接触を防止できる。また、酸素バリア膜周辺部のオーバーエッチングは、酸素バリア膜の側面と開口部の側面との距離程度に抑制できる。さらに、開口部の側面及び溝領域に第２の絶縁膜を形成することにより、隣接の開口部間の距離が小さくなるに従って顕著になるＣＭＰ時のエロージョン（絶縁膜高さの低下及びキャパシタアレイ位置でのばらつき）を抑制できる。

また、第１の絶縁膜がシリコン酸化膜、ＣＭＰストッパ膜の第２の絶縁膜がシリコン窒化膜と半導体製造で使用される一般的な材料を用いることにより、製造を容易にできる。

本発明に係る第４の半導体装置の製造方法は、基板上に形成された酸素バリア膜を覆うように第１の絶縁膜を形成する工程と、第１の絶縁膜上に第２の絶縁膜を形成する工程と、マスクを用いて第２の絶縁膜を等方的にエッチングすることにより、第２の絶縁膜に、酸素バリア膜の上面領域を含みその上面領域より広い領域に開口部を形成する工程と、第２の絶縁膜をマスクにして第１の絶縁膜をエッチングし、開口部を酸素バリア膜まで到達させる工程と、開口部の底面及び側面に沿って下部電極を形成する工程と、第２の絶縁膜上及び下部電極表面上に沿って容量絶縁膜を形成する工程と、容量絶縁膜表面上に沿って上部電極を形成する工程とを含む。

第４の半導体装置の製造方法によると、レジストマスクではなく第２の絶縁膜を用いたハードマスクを使用しているため、隣接の開口部との接触を防止しながら、酸素バリア膜に到達しその酸素バリア膜より広い開口部を形成することができる。

また、第１の絶縁膜がシリコン酸化膜、第２の絶縁膜がシリコン窒化膜と半導体製造で使用される一般的な材料を用いることにより、製造を容易にできる。

本発明に係る第５の半導体装置の製造方法は、基板上及び基板上に周囲より突出するように形成された酸素バリア膜上に第１の絶縁膜を形成する工程と、ＣＭＰまたはレジストエッチバック法により、酸素バリア膜の上面が露出するように第１の絶縁膜を平坦化する工程と、酸素バリア膜及び第１の絶縁膜上に第２の絶縁膜を形成する工程と、第２の絶縁膜中に酸素バリア膜に到達する開口部を、酸素バリア膜の上面領域を含みその上面領域より広い領域にわたって形成する工程と、開口部の底面及び側面に沿って下部電極を形成する工程と、第２の絶縁膜上及び下部電極表面上に沿って容量絶縁膜を形成する工程と、容量絶縁膜表面上に沿って上部電極を形成する工程とを含む。

第５の半導体装置の製造方法によると、酸素バリア膜周囲に第１の絶縁膜を形成することにより、第２の絶縁膜中に酸素バリア膜に到達する開口部を形成する時の酸素バリア膜周辺部のオーバーエッチングを抑制することができ、それにより酸素バリア膜厚を抑制する（薄くする）ことができる。

また、第１の絶縁膜がシリコン窒化膜、第２の絶縁膜がシリコン酸化膜と半導体製造で使用される一般的な材料を用いることにより、製造を容易にできる。

本発明によると、強誘電体膜または高誘電体膜を容量絶縁膜とするキャパシタにおいて、隣接パターンと接触することなくキャパシタの凹部（開口部）の大きさを大きくすることによりキャパシタ面積を確保しながらメモリセル面積を縮小し、また、酸素バリア膜周辺部のオーバーエッチングを抑制することにより酸素バリア膜厚を抑制し、微細化を容易にすることができる。

（第１の実施の形態）
以下、本発明の第１の実施の形態に係る半導体装置について、図１を参照しながら説明する。

半導体基板１０１上に素子分離層１０２、多結晶シリコン配線１０３、拡散層１０４、及びシリサイド層１０５が形成されている。その上に、表面が平坦化された層間膜１０６を挟んで、タングステン配線１０７、更に表面が平坦化された層間膜１０８が形成されている。層間膜１０６及び層間膜１０８を貫通してシリサイド層１０５に到達するコンタクトホール内に、チタン及び窒化チタンをバリアメタルとするタングステンからなる直径２００ｎｍのプラグ１０９が形成されている。

プラグ１０９上面を覆うように下層から窒化チタンアルミニウム１００ｎｍ、イリジウム５０ｎｍ、酸化イリジウム２００ｎｍからなる一辺４００ｎｍの正方形で、その隣接パターンとの距離が２００ｎｍの酸素バリア膜１１０が形成されている。酸素バリア膜１１０上の残膜が６００ｎｍのシリコン酸化膜１１１ｂに、直径５００ｎｍの円状の開口部を有し、その隣接パターンとの距離が１００ｎｍのコンタクトホールが酸素バリア膜１１０上面が露出するように形成されている。酸素バリア膜１１０の側面から５０ｎｍの範囲（図１の寸法Ｂ）のシリコン酸化膜１１１ｂも酸素バリア膜１１０上面位置から下方に５０ｎｍ（図１の寸法Ａ）エッチングされている。

コンタクトホール内壁部に白金３０ｎｍからなる下部電極１１２ａが形成され、下部電極１１２ａの表面上及びシリコン酸化膜１１１ｂ上にストロンチウム、ビスマス、タンタル、ニオブを成分とするビスマス層状ペロブスカイト型酸化物６０ｎｍからなる強誘電体容量絶縁膜１１３と、白金３０ｎｍからなる上部電極１１４が形成されている。

以下、本発明の第１の実施の形態に係る半導体装置の製造方法について、図２（ａ）〜（ｆ）及び図３（ａ）〜（ｅ）を参照しながら説明する。

まず、図２（ａ）に示すように、半導体基板１０１上に素子分離層１０２、及び多結晶シリコン配線１０３を形成した後、拡散層１０４、及びシリサイド層１０５を形成する。次に、表面が平坦化された層間膜１０６を形成した後、タングステン配線１０７を形成し、更に表面が平坦化された層間膜１０８を形成する。

次に、図２（ｂ）に示すように、ドライエッチングにより層間膜１０６及び層間膜１０８を貫通してシリサイド層１０５に到達する直径２００ｎｍのコンタクトホールを形成した後、チタン１０ｎｍ及び窒化チタン２０ｎｍをスパッタまたはＣＶＤにより、タングステンをＣＶＤにより２００ｎｍ成膜する。次に、これらのメタル膜をＣＭＰによりコンタクトホール内部にのみ残留させ、プラグ１０９を形成する。

次に、図２（ｃ）に示すように、窒化チタンアルミニウム１００ｎｍ、イリジウム５０ｎｍ、酸化イリジウム２００ｎｍをスパッタにより積層し、ドライエッチングによりプラグ１０９上面を覆うように一辺４００ｎｍの正方形で、その隣接パターンとの距離が２００ｎｍの酸素バリア膜１１０を形成する。

次に、図２（ｄ）に示すように、酸素バリア膜１１０上に膜厚１４００ｎｍのシリコン酸化膜を成膜し、酸素バリア膜１１０上の残膜が７００ｎｍになるようにＣＭＰにより平坦化したシリコン酸化膜１１１を形成する。

次に、図２（ｅ）に示すように、酸素バリア膜１１０上方に膜厚７００ｎｍで直径３００ｎｍの円状の開口部を有し、その隣接パターンとの距離が３００ｎｍのフォトレジスト１１５を形成する。

次に、図２（ｆ）に示すように、Ｃ、Ｈ、Ｆを含むガス及びＯを含むガスによるプラズマを用いたドライエッチングにより、フォトレジスト１１５とほぼ同形状のシリコン酸化膜１１１ａを形成する。

次に、図３（ａ）に示すように、Ｏを含むガスによるプラズマを用いて、フォトレジスト１１５を除去する。

次に、図３（ｂ）に示すように、蒸気状のフッ化水素を用いて、シリコン酸化膜１１１ａを等方的に１００ｎｍエッチングし、酸素バリア膜１１０上の残膜が６００ｎｍで、直径５００ｎｍの円状の開口部を有し、その隣接パターンとの距離が１００ｎｍのシリコン酸化膜１１１ｂを形成する。この時、開口部の側面が後退して酸素バリア膜１１０よりも大きなパターンを形成するため、酸素バリア膜１１０の側面のシリコン酸化膜１１１ｂも上方から５０ｎｍエッチングされる。

次に、図３（ｃ）に示すように、白金膜１１２をスパッタまたはＣＶＤにより３０ｎｍ成膜する。次に、図３（ｄ）に示すように、主表面上の白金膜１１２のみをＣＭＰまたはレジストエッチバックにより除去し、下部電極１１２ａを形成する。次に、図３（ｅ）に示すように、ＭＯＣＶＤによりストロンチウム、ビスマス、タンタル、ニオブを成分とするビスマス層状ペロブスカイト型酸化物からなる強誘電体を６０ｎｍ成膜した後、白金３０ｎｍをスパッタにより成膜し、強誘電体容量絶縁膜１１３、上部電極１１４を形成する。その後、図には示さないが、配線形成、保護膜形成などを行う。

第１の実施の形態に係る半導体装置及びその製造方法によると、酸素バリア膜１１０よりも絶縁膜の開口部を大きくすることによりキャパシタ面積を大きくできる。

フォトレジストを大きく形成する方法では、隣接パターンと接触しやすくなり、安定してパターンを形成できない。また、パターンが酸素バリア膜より大きくなるため、酸素バリア膜周辺部がオーバーエッチングされ、実質的な酸素バリア膜厚が減少する。パターンをドライエッチングにて形成する場合は、膜厚ばらつき及びエッチングレートのばらつきのため、２０％から３０％のオーバーエッチングが必要なため、膜厚６００ｎｍの場合、酸素バリア膜周辺部に１２０ｎｍから１８０ｎｍと大きなオーバーエッチングが入ることになる。

以上のように本実施の形態によれば、等方的なエッチングにより下部電極パターンの開口部を酸素バリア膜１１０の外側まで拡大するため、隣接の開口部との接触を防止できるとともにキャパシタ面積を大きくできる。また、酸素バリア膜１１０周辺部のオーバーエッチングは、酸素バリア膜１１０の側面と開口部の側面との距離程度に抑制できるため、酸素バリア膜１１０を薄くすることが可能になる。また、ＣＭＰまたはレジストエッチバック法により下部電極１１２ａを形成することにより、隣接キャパシタの分離を容易にできる。

また、容量絶縁膜が強誘電体膜であるため、膜厚が厚くなり開口部拡大の効果が顕著となる。また、容量絶縁膜が強誘電体膜であるため、酸素バリア膜厚が厚くなり酸素バリア膜周辺部のオーバーエッチング抑制の効果が顕著となる。

（第２の実施の形態）
以下、本発明の第２の実施の形態に係る半導体装置の製造方法について、図４（ａ）〜（ｅ）を参照しながら説明する。第１の実施の形態と同様の部分については説明を省略する。

まず、図４（ａ）に示すように、第１の実施の形態と同様に、酸素バリア膜２１０上に酸素バリア膜２１０上の残膜が７００ｎｍになるようにＣＭＰにより平坦化したシリコン酸化膜２１１を形成した後、酸素バリア膜２１０上方に膜厚７００ｎｍで直径３００ｎｍの円状の開口部を有し、その隣接パターンとの距離が３００ｎｍのフォトレジスト２１５を形成する。第２の実施の形態では、酸素バリア膜２１０を構成するうちの酸化イリジウムの膜厚を１００ｎｍとしており、２００ｎｍとした第１の実施の形態とは、その酸化イリジウムの膜厚が１００ｎｍ薄いことのみ異なる。

次に、図４（ｂ）に示すように、Ｃ、Ｈ、Ｆを含むガス及びＯを含むガスによるプラズマを用いたドライエッチングにより、フォトレジスト２１５とほぼ同形状のシリコン酸化膜２１１ａを形成する。この時、シリコン酸化膜２１１ａの開口部は酸素バリア膜２１０に到達させず、１００ｎｍ程度残しておく。

次に、図４（ｃ）に示すように、Ｏを含むガスによるプラズマを用いて、フォトレジスト１１５を除去した後、蒸気状のフッ化水素を用いて、シリコン酸化膜２１１ａを等方的に１００ｎｍエッチングし、酸素バリア膜２１０上の残膜が６００ｎｍで、直径５００ｎｍの円状の開口部を有し、その隣接パターンとの距離が１００ｎｍのシリコン酸化膜２１１ｂを形成する。この時、開口部の側面が後退するとともに底面が下降して酸素バリア膜２１０に達するが、酸素バリア膜２１０の側面のシリコン酸化膜２１１ｂはエッチングされない（理想的な場合で、実際には膜厚ばらつきやエッチングレートばらつきのため、酸素バリア膜２１０の側面のシリコン酸化膜２１１ｂは、ばらつき分エッチングされる。）
次に、図４（ｄ）に示すように、白金膜をスパッタまたはＣＶＤにより３０ｎｍ成膜した後、主表面上の白金膜のみをＣＭＰまたはレジストエッチバックにより除去し、下部電極２１２ａを形成する。次に、図４（ｅ）に示すように、ＭＯＣＶＤによりストロンチウム、ビスマス、タンタル、ニオブを成分とするビスマス層状ペロブスカイト型酸化物からなる強誘電体を６０ｎｍ成膜した後、白金３０ｎｍをスパッタにより成膜し、強誘電体容量絶縁膜２１３、上部電極２１４を形成する。

第２の実施の形態に係る半導体装置及びその製造方法によると、酸素バリア膜２１０周辺部のオーバーエッチングを抑制しながら、パターンを酸素バリア膜２１０の外側まで拡大できる。また、ＣＭＰまたはレジストエッチバック法により下部電極２１２ａを形成することにより、隣接キャパシタの分離を容易にできる。

以上のように本実施の形態によれば、等方的なエッチングにより下部電極パターンの開口部を酸素バリア膜２１０の外側まで拡大するため、隣接の開口部との接触を防止できるとともにキャパシタ面積を大きくできる。またそれと同時に開口部を酸素バリア膜２１０に到達させるため、酸素バリア膜２１０周辺部のオーバーエッチングを抑制でき、酸素バリア膜２１０を薄くすることが可能になる。また、ＣＭＰまたはレジストエッチバック法により下部電極２１２ａを形成することにより、隣接キャパシタの分離を容易にできる。

（第３の実施の形態）
以下、本発明の第３の実施の形態に係る半導体装置について、図５を参照しながら説明する。

プラグ１０９上面を覆うように下層から窒化チタンアルミニウム１００ｎｍ、イリジウム５０ｎｍ、酸化イリジウム１５０ｎｍからなる一辺４００ｎｍの正方形で、その隣接パターンとの距離が２００ｎｍの酸素バリア膜３１０が形成されている。酸素バリア膜３１０上の残膜が６００ｎｍのシリコン酸化膜３１１ｂに、直径５００ｎｍの円状の開口部を有し、その隣接パターンとの距離が１００ｎｍのコンタクトホールが酸素バリア膜３１０上面が露出するように形成されている。酸素バリア膜３１０の側面も上方から５０ｎｍエッチングされている。

コンタクトホール内壁部にシリコン窒化膜３０ｎｍからなるＣＭＰストッパ膜３１２ａが形成され、上方から５０ｎｍエッチングされている酸素バリア膜３１０の側面部は埋め込まれている。その内側に白金３０ｎｍからなる下部電極３１３ａが形成されている。下部電極３１３ａの表面上及びシリコン酸化膜３１１ｂ上にストロンチウム、ビスマス、タンタル、ニオブを成分とするビスマス層状ペロブスカイト型酸化物６０ｎｍからなる強誘電体容量絶縁膜３１４と、白金３０ｎｍからなる上部電極３１５が形成されている。

以下、本発明の第３の実施の形態に係る半導体装置の製造方法について、図６（ａ）〜（ｆ）を参照しながら説明する。第１の実施の形態と同様の部分については説明を省略する。

まず、図６（ａ）に示すように、第１の実施の形態と同様に蒸気状のフッ化水素を用いて、シリコン酸化膜を等方的に１００ｎｍエッチングし、酸素バリア膜３１０上の残膜が６００ｎｍで、直径５００ｎｍの円状の開口部を有し、その隣接パターンとの距離が１００ｎｍのシリコン酸化膜３１１ｂを形成する。第３の実施の形態では、酸素バリア膜３１０を構成するうちの酸化イリジウムの膜厚を１５０ｎｍとしており、２００ｎｍとした第１の実施の形態とは、その酸化イリジウムの膜厚が５０ｎｍ薄いことのみ異なる。酸素バリア膜３１０の側面のシリコン酸化膜３１１ｂも上方から５０ｎｍエッチングされているのは第１の実施の形態と同様である。

次に、図６（ｂ）に示すように、シリコン窒化膜３１２をＣＶＤにより３０ｎｍ成膜する。上方から５０ｎｍエッチングされている酸素バリア膜３１０の側面部は埋め込まれる。

次に、図６（ｃ）に示すように、主表面上のシリコン窒化膜３１２のみをＣＭＰまたはレジストエッチバックにより除去し、ＣＭＰストッパ膜３１２ａを形成する。

次に、図６（ｄ）に示すように、白金膜３１３をスパッタまたはＣＶＤにより３０ｎｍ成膜する。次に、図６（ｅ）に示すように、主表面上の白金膜３１３のみをＣＭＰにより除去し、下部電極３１３ａを形成する。次に、図６（ｆ）に示すように、ＭＯＣＶＤによりストロンチウム、ビスマス、タンタル、ニオブを成分とするビスマス層状ペロブスカイト型酸化物からなる強誘電体を６０ｎｍ成膜した後、白金３０ｎｍをスパッタにより成膜し、強誘電体容量絶縁膜３１４、上部電極３１５を形成する。

以上のように本実施の形態によれば、第１の実施の形態と同様の効果が得られる他、ＣＭＰストッパ膜３１２ａにより、隣接の開口部間の距離が小さくなるに従って顕著になるＣＭＰ時のエロージョン（絶縁膜高さの低下及びキャパシタアレイ位置でのばらつき）を抑制できる。

また、ＣＭＰストッパ膜３１２ａ形成時にＣＭＰを使う場合は、その際にエロージョンが発生する可能性があるが、シリコン窒化膜３１２と白金膜３１３のＣＭＰ時のエロージョンを比較すると、シリコン酸化膜３１１ｂとの選択比を確保しやすいシリコン窒化膜３１２のＣＭＰの方がエロージョンが小さくなる。このＣＭＰストッパ膜３１２ａの膜厚分、キャパシタの面積を決定する開口部の面積は小さくなるが、キャパシタの面積ばらつきを小さくするという効果がある。

また、ＣＭＰストッパ膜３１２ａとして、半導体で使用される一般的な材料であるシリコン窒化膜を用いることにより、製造を容易にできる。

（第４の実施の形態）
以下、本発明の第４の実施の形態に係る半導体装置について、図７を参照しながら説明する。

プラグ１０９上面を覆うように下層から窒化チタンアルミニウム１００ｎｍ、イリジウム５０ｎｍ、酸化イリジウム５０ｎｍからなる一辺４００ｎｍの正方形で、その隣接パターンとの距離が２００ｎｍの酸素バリア膜４１０が形成されている。酸素バリア膜４１０は、下層から膜厚１５０ｎｍのシリコン酸化膜４１１ａと膜厚５０ｎｍのシリコン窒化膜４１２ａとに埋め込まれている。酸素バリア膜４１０及びシリコン窒化膜４１２ａ上に下層から５５０ｎｍのシリコン酸化膜４１３ｂとシリコン窒化膜４１４ａが形成され、その中に直径５００ｎｍの円状の開口部を有し、その隣接パターンとの距離が１００ｎｍのコンタクトホールが酸素バリア膜４１０上面が露出するように形成されている。酸素バリア膜４１０の側面はシリコン窒化膜４１２ａがストッパとなり露出していない。

コンタクトホール内壁部に白金３０ｎｍからなる下部電極４１５ａが形成され、下部電極４１５ａの表面上及びシリコン窒化膜４１４ａ上にストロンチウム、ビスマス、タンタル、ニオブを成分とするビスマス層状ペロブスカイト型酸化物６０ｎｍからなる強誘電体容量絶縁膜４１６と、白金３０ｎｍからなる上部電極４１７が形成されている。

以下、本発明の第４の実施の形態に係る半導体装置の製造方法について、図８（ａ）〜（ｅ）及び図９（ａ）〜（ｄ）を参照しながら説明する。第１の実施の形態と同様の部分については説明を省略する。

まず、図８（ａ）に示すように、第１の実施の形態と同様に酸素バリア膜４１０を形成する。第４の実施の形態では、酸素バリア膜４１０を構成するうちの酸化イリジウムの膜厚を５０ｎｍとしており、２００ｎｍとした第１の実施の形態とは、その酸化イリジウムの膜厚が１５０ｎｍ薄いことのみ異なる。酸素バリア膜４１０上に膜厚６００ｎｍのシリコン酸化膜を成膜し、酸素バリア膜４１０上の残膜が２００ｎｍになるようにＣＭＰにより平坦化したシリコン酸化膜４１１を形成する。

次に、図８（ｂ）に示すように、エッチバックにより酸素バリア膜４１０より下方５０ｎｍまでシリコン酸化膜４１１をエッチングし、シリコン酸化膜４１１ａを形成する。

次に、図８（ｃ）に示すように、シリコン窒化膜４１２を１５０ｎｍ成膜する。次に、図８（ｄ）に示すように、酸素バリア膜４１０上が露出するようにＣＭＰまたはレジストエッチバックにより平坦化したシリコン窒化膜４１２ａを形成する。

次に、図８（ｅ）に示すように、シリコン酸化膜４１３を５５０ｎｍ、シリコン窒化膜４１４を５０ｎｍ成膜した後、酸素バリア膜４１０上方に直径３００ｎｍの円状の開口部を有し、その隣接パターンとの距離が３００ｎｍのフォトレジスト４１７を形成する。

次に、図９（ａ）に示すように、Ｃ、Ｆを含むガス及びＯを含むガスによるプラズマを用いた等方的なドライエッチングにより、直径５００ｎｍの円状の開口部を有し、その隣接パターンとの距離が１００ｎｍのシリコン窒化膜４１４ａを形成する。この時、シリコン酸化膜４１３は一部エッチングされ、シリコン酸化膜４１３ａとなる。

次に、図９（ｂ）に示すように、Ｏを含むガスによるプラズマを用いて、フォトレジスト４１７を除去する。次に、図９（ｃ）に示すように、Ｃ、Ｈ、Ｆを含むガス及びＯを含むガスによるプラズマを用いたドライエッチングにより、シリコン酸化膜４１３ａをエッチングし、酸素バリア膜４１０及びシリコン窒化膜４１２ａの一部を露出させる。この時、シリコン窒化膜４１２ａがエッチングストッパとなり、酸素バリア膜４１０の側面の絶縁膜はエッチングされない。

次に、図９（ｄ）に示すように、白金膜をスパッタまたはＣＶＤにより３０ｎｍ成膜する。次に、主表面上の白金膜のみをＣＭＰまたはレジストエッチバックにより除去し、下部電極４１５ａを形成する。この時、シリコン窒化膜４１４ａがＣＭＰストッパまたはエッチングストッパとなり、開口部周辺の絶縁膜はエッチングされない。次に、ＭＯＣＶＤによりストロンチウム、ビスマス、タンタル、ニオブを成分とするビスマス層状ペロブスカイト型酸化物からなる強誘電体を６０ｎｍ成膜した後、白金３０ｎｍをスパッタにより成膜し、強誘電体容量絶縁膜４１６、上部電極４１７を形成する。

以上のように本実施の形態によれば、レジストマスクではなくシリコン窒化膜４１４ａを用いたハードマスクを使用しているため、隣接の開口部との接触を防止しながら、酸素バリア膜４１０に到達し、その酸素バリア膜４１０より広い開口部を形成することができ、キャパシタ面積を大きくすることができる。

また、シリコン窒化膜４１２ａにより酸素バリア膜４１０周辺部のオーバーエッチングを抑制することにより、酸素バリア膜厚を抑制することができる。

また、ハードマスクやストッパとして半導体で使用される一般的な材料であるシリコン窒化膜（４１２ａ、４１４ａ）を用いることにより、製造を容易にできる。また、容量絶縁膜が強誘電体膜であるため、膜厚が厚くなり開口部拡大の効果が顕著となる。また、容量絶縁膜が強誘電体膜であるため、酸素バリア膜厚が厚くなり酸素バリア膜周辺部のオーバーエッチング抑制の効果が顕著となる。

なお、第４の実施の形態におけるシリコン窒化膜４１２ａを、第１の実施の形態に適用してもよく、これにより、酸素バリア膜１１０周辺部のオーバーエッチングをより抑制でき、酸素バリア膜厚もより薄くすることができる。

上記第１〜第４の実施の形態ではいずれも、キャパシタの下部電極が形成される開口部の直径より、隣接するキャパシタの下部電極間の距離を小さくできる。

また、上記第１〜第４の実施の形態では、容量絶縁膜として、ストロンチウム、ビスマス、タンタル、ニオブを成分とするビスマス層状ペロブスカイト型酸化物からなる強誘電体膜を用いたが、強誘電体膜の代わりに高誘電体膜を用いてもよい。高誘電体膜の材料としては、ペロブスカイト構造をもつＢＳＴ（ＢａＳｒＴｉＯx）や、ＳＴＯ（ＳｒＴｉＯx）がある。さらに、Ｈｉｇｈ−Ｋゲート絶縁膜材料（高誘電体材料）としても有望な、ＴｉＯx，Ｔａ₂Ｏ₅，ＨｆＯ₂，ＺｒＯx，ＰｒＯx，Ｌａ₂Ｏ₅，Ａｌ₂Ｏ₃などがある。

なお、酸素バリア膜（１１０、２１０、３１０、４１０）を形成している理由は、容量絶縁膜となる強誘電体膜または高誘電体膜の結晶化処理を高温酸素雰囲気下で行う必要があり、この熱処理時に下層のプラグ１０９が酸化され高抵抗化することを防止するためである。

本発明にかかる半導体装置及びその製造方法は、隣接パターンと接触することなくキャパシタ面積を確保し、また、酸素バリア膜周辺部のオーバーエッチングを抑制する効果を有し、強誘電体膜または高誘電体膜を容量絶縁膜とするキャパシタを有する半導体装置及びその製造方法等として有用である。

本発明の第１の実施の形態に係る半導体装置を示す断面図本発明の第１の実施の形態に係る半導体装置の製造方法を示す断面図本発明の第１の実施の形態に係る半導体装置の製造方法を示す断面図本発明の第２の実施の形態に係る半導体装置の製造方法を示す断面図本発明の第３の実施の形態に係る半導体装置を示す断面図本発明の第３の実施の形態に係る半導体装置の製造方法を示す断面図本発明の第４の実施の形態に係る半導体装置を示す断面図本発明の第４の実施の形態に係る半導体装置の製造方法を示す断面図本発明の第４の実施の形態に係る半導体装置の製造方法を示す断面図

符号の説明

１０１半導体基板
１０２素子分離層
１０３多結晶シリコン配線
１０４拡散層
１０５シリサイド層
１０６層間膜
１０７タングステン配線
１０８層間膜
１０９プラグ
１１０酸素バリア膜
１１１、１１１ａ、１１１ｂシリコン酸化膜
１１２白金膜
１１２ａ下部電極
１１３強誘電体容量絶縁膜
１１４上部電極
１１５フォトレジスト
２１０酸素バリア膜
２１１、２１１ａ、２１１ｂシリコン酸化膜
２１２ａ下部電極
２１３強誘電体容量絶縁膜
２１４上部電極
２１５フォトレジスト
３１０酸素バリア膜
３１１、３１１ａ、３１１ｂシリコン酸化膜
３１２シリコン窒化膜
３１２ａＣＭＰストッパ膜
３１３白金膜
３１３ａ下部電極
３１４強誘電体容量絶縁膜
３１５上部電極
４１０酸素バリア膜
３１１、４１１ａシリコン酸化膜
４１２、４１２ａシリコン窒化膜
４１３、４１３ａ、４１３ｂシリコン酸化膜
４１４、４１４ａシリコン窒化膜
４１５ａ下部電極
４１６強誘電体容量絶縁膜
４１７上部電極
４１８フォトレジスト

Claims

基板上に形成された導電性の酸素バリア膜と、
前記酸素バリア膜の側面及び上方を覆い、前記酸素バリア膜の上面を露出する開口部を有する第１の絶縁膜と、
前記開口部の底面及び側面に沿って形成された下部電極と、
前記開口部の側面と前記下部電極との間に形成された第２の絶縁膜と、
前記第１、第２の絶縁膜上及び前記下部電極表面に沿って形成された容量絶縁膜と、
前記容量絶縁膜表面に沿って形成された上部電極とを備え、
前記開口部は、前記開口部の底面の少なくとも一部が前記酸素バリア膜の上面からはみ出すように形成され、このはみ出した部分の底面が前記酸素バリア膜の上面よりも下方に位置することで前記酸素バリア膜の上面の周りに前記はみ出した部分からなる溝領域を有しており、
前記溝領域は前記第２の絶縁膜で埋め込まれていることを特徴とする半導体装置。
前記第１の絶縁膜がシリコン酸化膜、前記第２の絶縁膜がシリコン窒化膜であることを特徴とする請求項１に記載の半導体装置。
前記容量絶縁膜が強誘電体膜または高誘電体膜であることを特徴とする請求項１または２に記載の半導体装置。
基板上に形成された酸素バリア膜を覆うように絶縁膜を形成する工程と、
マスクを用いて前記絶縁膜中に前記酸素バリア膜の上面領域内で前記酸素バリア膜に到達する開口部を形成する工程と、
等方的なエッチングにより、前記開口部を前記酸素バリア膜の上面領域の外側まで拡大することで、前記開口部における前記酸素バリア膜からはみ出した部分に溝領域を形成する工程と、
前記溝領域を含む前記開口部の底面及び側面に沿って下部電極を形成する工程と、
前記絶縁膜上及び前記下部電極表面上に沿って容量絶縁膜を形成する工程と、
前記容量絶縁膜表面上に沿って上部電極を形成する工程とを含むことを特徴とする半導体装置の製造方法。
基板上に形成された酸素バリア膜を覆うように絶縁膜を形成する工程と、
マスクを用いて前記絶縁膜中に前記酸素バリア膜の上面領域内で前記酸素バリア膜に到達しない開口部を形成する工程と、
等方的なエッチングにより、前記開口部を前記酸素バリア膜の上面領域の外側まで拡大するとともに、前記開口部を前記酸素バリア膜に到達させる工程と、
前記開口部の底面及び側面に沿って下部電極を形成する工程と、
前記絶縁膜上及び前記下部電極表面上に沿って容量絶縁膜を形成する工程と、
前記容量絶縁膜表面上に沿って上部電極を形成する工程とを含むことを特徴とする半導体装置の製造方法。
前記下部電極を形成する工程は、前記絶縁膜上及び前記開口部の底面及び側面に沿って電極膜を成膜した後、ＣＭＰまたはレジストエッチバック法により前記絶縁膜上における前記電極膜のみを除去することにより形成することを特徴とする請求項４または５に記載の半導体装置の製造方法。
基板上に形成された酸素バリア膜を覆うように第１の絶縁膜を形成する工程と、
マスクを用いて前記第１の絶縁膜中に前記酸素バリア膜の上面領域内で前記酸素バリア膜に到達する開口部を形成する工程と、
等方的なエッチングにより、前記開口部を前記酸素バリア膜の上面領域の外側まで拡大することで、前記開口部における前記酸素バリア膜からはみ出した部分に溝領域を形成する工程と、
前記第１の絶縁膜上と、前記溝領域を含む前記開口部の底面及び側面に沿って第２の絶縁膜を形成する工程と、
前記開口部の側面及び前記溝領域に形成された前記第２の絶縁膜のみを残し、他の部分の前記第２の絶縁膜を除去する工程と、
前記第１の絶縁膜上と、前記開口部の底面及び前記第２の絶縁膜の表面に沿って電極膜を形成する工程と、
ＣＭＰ法により前記開口部内以外の前記電極膜を除去することにより前記開口部内の前記電極膜からなる下部電極を形成する工程と、
前記第１、第２の絶縁膜上及び前記下部電極表面上に沿って容量絶縁膜を形成する工程と、
前記容量絶縁膜表面上に沿って上部電極を形成する工程とを含むことを特徴とする半導体装置の製造方法。
前記第１の絶縁膜がシリコン酸化膜、前記第２の絶縁膜がシリコン窒化膜であることを特徴とする請求項７に記載の半導体装置の製造方法。
基板上に形成された酸素バリア膜を覆うように第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
マスクを用いて前記第２の絶縁膜を等方的にエッチングすることにより、前記第２の絶縁膜に、前記酸素バリア膜の上面領域を含みその上面領域より広い領域に開口部を形成する工程と、
前記第２の絶縁膜をマスクにして前記第１の絶縁膜をエッチングし、前記開口部を前記酸素バリア膜まで到達させる工程と、
前記開口部の底面及び側面に沿って下部電極を形成する工程と、
前記第２の絶縁膜上及び前記下部電極表面上に沿って容量絶縁膜を形成する工程と、
前記容量絶縁膜表面上に沿って上部電極を形成する工程とを含むことを特徴とする半導体装置の製造方法。
前記第１の絶縁膜がシリコン酸化膜、前記第２の絶縁膜がシリコン窒化膜であることを特徴とする請求項９に記載の半導体装置の製造方法。
基板上及び前記基板上に周囲より突出するように形成された酸素バリア膜上に第１の絶縁膜を形成する工程と、
ＣＭＰまたはレジストエッチバック法により、前記酸素バリア膜の上面が露出するように前記第１の絶縁膜を平坦化する工程と、
前記酸素バリア膜及び前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜中に前記酸素バリア膜に到達する開口部を、前記酸素バリア膜の上面領域を含みその上面領域より広い領域にわたって形成する工程と、
前記開口部の底面及び側面に沿って下部電極を形成する工程と、
前記第２の絶縁膜上及び前記下部電極表面上に沿って容量絶縁膜を形成する工程と、
前記容量絶縁膜表面上に沿って上部電極を形成する工程とを含むことを特徴とする半導体装置の製造方法。
前記第１の絶縁膜がシリコン窒化膜、前記第２の絶縁膜がシリコン酸化膜であることを特徴とする請求項１１に記載の半導体装置の製造方法。
前記容量絶縁膜が強誘電体膜または高誘電体膜であることを特徴とする請求項４乃至１２のうちいずれか１つに記載の半導体装置の製造方法。