JP4959979B2

JP4959979B2 - 半導体記憶装置の製造方法

Info

Publication number: JP4959979B2
Application number: JP2005368212A
Authority: JP
Inventors: 啓二黒木
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2005-12-21
Filing date: 2005-12-21
Publication date: 2012-06-27
Anticipated expiration: 2025-12-21
Also published as: JP2007173470A; US20070141782A1; US7439126B2

Description

本発明は、半導体記憶装置の製造方法に関するものである。

半導体記憶装置（DRAM：Dynamic Random Access Memory）は、選択用トランジスタとキャパシタとから構成されているが、微細加工技術の進展によるメモリセルの微細化に伴いキャパシタの電荷蓄積量の減少が問題となった。図１１に、従来製法によって製造されるDRAMの完成前の断面構造を模式的に示す。同図に示すDRAMには、キャパシタの下部電極１１９と、ビット線１０８と、下部電極１１９と不図示の選択用トランジスタとを接続する容量コンタクトのためのポリシリコンプラグ１１６などが既に形成されている。

図１１に示すDRAMでは、上記電荷蓄積量の減少に対応すべく、ＣＯＢ（Capacitor Over Bitline）構造を採用し、コップ型（シリンダ型）のキャパシタをビット線１０８の上方に形成することでキャパシタの高さを大きく取り、下部電極１１９の面積を増大させてある。

また、過去においては、ビット線１０８のシリコン窒化膜マスク及びシリコン窒化膜の絶縁膜１０９に対して高い選択性を有するＳＡＣ（Self Aligned Contact:自己整合コンタクト）エッチング技術を用いてビット線１０８間にコンタクトホールを開口して容量コンタクトのためのポリシリコンプラグ１１６を形成していた。しかし、微細化や細線化に伴ってＳＡＣエッチングが困難になると共に、ポリシリコンプラグ１１６とビット線１０８との間にショートマージンを確保する必要に迫られた。そこで従来は、ポリシリコンプラグ１１６の径を縮小し、非ＳＡＣエッチング技術によってポリシリコンプラグ１１６を形成している。

さらに、下部電極１１９を形成するためには、酸化シリコン膜１１７をドライエッチングしてホールを形成する必要がある。しかし、ポリシリコンプラグ１１６と下部電極１１９とは、互いの中心が一致していない。これは、下部電極１１９を高密度に配置するためであって、下部電極１１９は、不図示のビットコンタクト方向を長径とする略楕円形状に形成される。すなわち、ポリシリコンプラグ１１６と下部電極１１９との間には非重畳領域が存在し、上記ホールも下部電極１１９の上記形状に応じた形状とする必要がある。従って、ドライエッチングによって上記ホールを形成する際に、上記非重畳領域に相当する領域が異常にエッチングされてビット線１０８まで達してしまうことが懸念される。そこで従来は、層間絶縁膜（窒化シリコン膜１１１）を形成し、該窒化シリコン膜１１１をストッパ層としてドライエッチングを行っている。しかし、後工程で窒化シリコン膜１１１を除去する際に、ポリシリコンプラグ１１６の周囲の層間絶縁膜（酸化シリコン膜１１０）もエッチングされるため酸化シリコン膜１１０に段差が生ずる。この結果、図１２に示すように、下部電極１１９の底面にも段差（凹凸）が生じ、下部電極１１９のカバレッジ低下や電解集中によるリーク電流の増加などの虞がある。そこで、ポリシリコンプラグ１１６を形成した後に、該プラグ１１６の上に該プラグ１１６よりも大径のポリシリコン製のパッド（不図示）を形成し、該パットを介してポリシリコンプラグ１１６と下部電極１１９とを導通させている。従来の半導体装置の製造方法のより詳細な内容については、例えば、特許文献１〜３に記載されている。
特開２００２-０７６３０２号公報特開２００１-２３０３８３号公報特開２０００-２７７７１１号公報

従来の半導体記憶装置の製造方法には次のような課題があった。
（１）図１１に示す下部電極１１９を形成するためには、同図に示す酸化シリコン膜１１７をエッチングしてホールを開口する必要があることは既に述べた通りである。しかし、キャパシタの高さを大きく取るために、上記ホールのアスペクト比（深さ／径）を大きくすると、ホール上端の径に対して下端の径が小さくなる。加えて、容量コンタクトのためのポリシリコンプラグ１１６の径が縮小傾向にあることも既述の通りである。この結果、下部電極１１９とポリシリコンプラグ１１６との接触面積が減少し、コンタクト抵抗が増大する。
（２）容量コンタクトのためのポリシリコンプラグ１１６を形成した後に該プラグ１１６上にポリシリコン製のパッドを形成すると工程数が多くなる。

本発明の目的は、上記課題の少なくとも一つを解決することである。

本発明の半導体記憶装置の製造方法は、メモリセル選択用トランジスタとキャパシタとを有する半導体記憶装置の製造方法である。具体的には、半導体基板上に形成されたビット線の周囲に酸化シリコンの第１の絶縁膜を形成する工程と、前記第１の絶縁膜の上に、窒化シリコンの第２の絶縁膜を形成する工程と、前記第２の絶縁膜の上に、酸化シリコンの第３の絶縁膜を形成する工程と、前記第３の絶縁膜の上に、第１のレジストマスクを形成する工程と、前記第１のレジストマスクをマスクとしてエッチングを行って、前記第２及び第３の絶縁膜を貫通して前記第１の絶縁膜に達する第１のホールを形成する工程と、前記第３の絶縁膜の上に、前記第１のホールよりも大径の開口を有するレジストマスクを形成する工程と、前記レジストマスクをマスクとし、かつ、第１及び第３の絶縁膜に対するエッチング速度が前記第２の絶縁膜に対するエッチング速度よりも速くなるエッチング条件でエッチングを行って、前記メモリセル選択用トランジスタの拡散層との電気的接続を得るための第１のプラグに達する第２のホールを形成する工程と、前記第２のホール内にプラグ材料を堆積させて、第２のプラグを形成する工程と、前記第２のプラグの上に、酸化シリコンの第４の絶縁膜を形成する工程と、前記第４の絶縁膜を前記第２のプラグの端面をストッパ層としてエッチングし、第３のホールを形成する工程と、前記第３のホール内部に前記キャパシタの電極となる導電膜を形成する工程と、を少なくとも有することを特徴とする。

本発明によれば、キャパシタ側の電極に対して十分な接触面積を有するコンタクトプラグが少ない工程で形成される。また、コンタクトプラグと接するキャパシタ側の電極の接触面を平坦に形成し、カバレッジ低下や電解集中によるリーク電流の増加などの虞を回避することができる。

以下、本発明の半導体記憶装置の製造方法の実施形態の一例について、図１〜図１０を参照しながら説明する。これらの図は、本例の製造方法の各工程における半導体記憶装置（DRAM）の断面構造を示している。より具体的には、ゲート配線と平行な断面における構造を模式的に示している。

図１は、ビット線形成後の断面構造図を示している。半導体基板にメモリセル選択用トランジスタに用いるゲート電極を形成した後、ゲート層間膜３、該ゲート層間膜３を貫通して上記トランジスタの拡散層との電気的接続を得るためのポリシリコンプラグ４及び層間絶縁膜５を形成する。さらに、ビット線８との電気的接続を得るための金属プラグ６を予め形成した後にビット線８を形成する。具体的には、窒化タングステン膜７及びタングステン膜８を形成し、それら膜７、８をドライエッチングしてビット線８を形成する。次いで、ビット線８の周囲に絶縁膜（窒化シリコン膜）９を形成する。

次に、図２に示すように、層間絶縁膜（酸化シリコン膜）１０を形成し、形成された酸化シリコン膜１０の表面を平坦化する。本例では、ＣＭＰ（Chemical Mechanical Polishing）によって平坦化を行った。平坦化処理終了後における酸化シリコン膜１０の膜厚は３００ｎｍである。その後、酸化シリコン膜１０の上に、層間絶縁膜（窒化シリコン膜１１）を１００ｎｍ形成し、続けて層間絶縁膜（酸化シリコン膜１２）を５０ｎｍ形成する。

次に、図３に示すように、フォトリソグラフィ技術を用いてレジストマスク１３を形成した上で、酸化シリコン膜１０及び窒化シリコン膜１１をドライエッチングして第１のホール１４を開口し、その後、レジストマスク１３を除去する。

次に、図４に示すように、酸化シリコン膜１２の上に、ホール１４よりも大径のレジストマスク１５を形成する。その後、窒化シリコン膜に対する選択比が高い条件でＳＡＣエッチングを行って、図５に示す第２のホール１６を形成する。ここで、酸化シリコン膜１２はドライエッチング開始からエッチング特性が安定するまでの間の犠牲膜であり、ＳＡＣエッチングでの窒化シリコン膜１１の掘り込み量を制御する役割を兼ねる。ＳＡＣエッチングで酸化シリコン膜と窒化シリコン膜の選択比（ＳｉＯ₂／Ｓｉ₃Ｎ₄）を１０前後にすることで両膜に対するエッチング速度を制御し、窒化シリコン膜１１に窪み１７を形成することができる。ＳＡＣドライエッチングの条件は、例えばエッチングガスがＡｒ＋Ｃ₅Ｆ＋Ｏ₂＝１４００ｓｃｃｍ＋２５ｓｃｃｍ＋３２ｓｃｃｍ、処理圧力が４０ｍＴｏｒｒ、ＲＦ電力が２８００Ｗを使用する。尚、形成されたホール１６は、ポリシリコンプラグ４に達している。

次に、ホール１６内及び窒化シリコン膜１１上にポリシリコンを堆積させてポリシリコン膜を成膜し、成膜されたポリシリコン膜をＣＭＰで平坦化するか、ドライエッチングによるエッチバックをするかして、図６に示すポリシリコンプラグ１８を形成する。このとき、窒化シリコン膜１１には、前工程で形成された窪み１７が存在しているため、ポリシリコンプラグ１８の上端（キャパシタ側）には、他の部分よりも径の大きな大径部１８ａが形成され、ポリシリコンプラグ１８は、全体として逆凸形となる。

次に、図７に示すように酸化シリコン膜１９を形成する。その後、図８に示すように、酸化シリコン膜１９に、下部電極２１（図９）を形成するための第３のホール２０をドライエッチングによって開口する。このとき、ポリシリコンプラグ１８の大径部１８ａは、ストッパ層として機能する。次いで、ホール２０内に、ポリシリコンやＴｉＮなどによって図９に示す下部電極２１を形成する。その後、下部電極２１の周囲に誘電体絶縁膜を形成し、その誘電体絶縁膜の外側にキャパシタの上部電極を形成する。

図１０（ａ）に、下部電極２１とポリシリコンプラグ１８との接触部を拡大して示す。同図と図１２とを比較すれば明らかなように、ポリシリコンプラグ１８の上端に大径部１８ａが形成されていることによって、該プラグ１８の径（ｄ1）は図１２に示す従来のポリシリコンプラグ１１６の径（ｄ2）と同一でありながら、下部電極２１との接触面積が十分に確保されている。さらに、図１０（ｂ）に示すように、下部電極２１の底面は、金属プラグ６方向を長径とする略楕円形に形成されており、その中心は、ポリシリコンプラグ１８の中心から変位している。これは、下部電極２１を高密度で配置するためである。もっとも、ポリシリコンプラグ１８の大径部１８ａは、下部電極２１の底面よりも一回り大きな相似形に形成されており、下部電極２１の底面全体がポリシリコンプラグ１８の大径部１８ａと重なっており、大径部１８ａからはみ出してはいない。このことは、大径部１８ａが第３のホール２０（図８）の形成時に完全なストッパ層として機能することを意味し、窒化シリコン膜１１や酸化シリコン膜１２の過剰なエッチングが回避されるという作用効果を奏する。この結果、図１０（ａ）に示すように、下部電極２１の底面が段差のない平坦な形状となる。

以上のように、本発明の半導体記憶装置の製造方法によれば、容量コンタクトのためのプラグの上端に大径部が形成されるので、該プラグとキャパシタの下部電極との接触面積が十分に確保される。また、大径部は、下部電極形成のためのエッチング工程において、ストッパ層として機能する。よって、別途ストッパ層を形成したり、エッチング後にストッパ層を除去したりする必要がない。また、ストッパ層を除去する際に下地層が過剰にエッチングされるなどの不具合も回避される。さらに、上記大径部は、プラグの一部として該プラグと同時に形成されるので、大径部を形成するために工程数が増えることもない。

本発明の半導体記憶装置の製造方法の一工程における半導体記憶装置の断面構造図である。本発明の半導体記憶装置の製造方法の一工程における半導体記憶装置の断面構造図である。本発明の半導体記憶装置の製造方法の一工程における半導体記憶装置の断面構造図である。本発明の半導体記憶装置の製造方法の一工程における半導体記憶装置の断面構造図である。本発明の半導体記憶装置の製造方法の一工程における半導体記憶装置の断面構造図である。本発明の半導体記憶装置の製造方法の一工程における半導体記憶装置の断面構造図である。本発明の半導体記憶装置の製造方法の一工程における半導体記憶装置の断面構造図である。本発明の半導体記憶装置の製造方法の一工程における半導体記憶装置の断面構造図である。本発明の半導体記憶装置の製造方法の一工程における半導体記憶装置の断面構造図である。（ａ）は下部電極とプラグとの接触部の拡大断面図、（ｂ）は下部電極とプラグとの位置関係を示す模式図である。従来の半導体記憶装置の製造方法の一工程における半導体記憶装置の断面構造図である。図１１の下部電極とプラグとの接触部の拡大断面図である。

符号の説明

３ゲート層間膜
４ポリシリコンプラグ
５層間絶縁膜
６金属プラグ
７窒化タングステン膜
８タングステン膜、ビット線
９窒化シリコン膜
１０酸化シリコン膜
１１窒化シリコン膜
１２酸化シリコン膜
１３レジストマスク
１４ホール
１５レジストマスク
１６ホール
１７窪み
１８ポリシリコンプラグ
１８ａ大径部
１９酸化シリコン
２０ホール
２１下部電極

Claims

メモリセル選択用トランジスタとキャパシタとを有する半導体記憶装置の製造方法であって、
半導体基板上に形成されたビット線の周囲に酸化シリコンの第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の上に、窒化シリコンの第２の絶縁膜を形成する工程と、
前記第２の絶縁膜の上に、酸化シリコンの第３の絶縁膜を形成する工程と、
前記第３の絶縁膜の上に、第１のレジストマスクを形成する工程と、
前記第１のレジストマスクをマスクとしてエッチングを行って、前記第２及び第３の絶縁膜を貫通して前記第１の絶縁膜に達する第１のホールを形成する工程と、
前記第３の絶縁膜の上に、前記第１のホールよりも大径の開口を有するレジストマスクを形成する工程と、
前記レジストマスクをマスクとし、かつ、第１及び第３の絶縁膜に対するエッチング速度が前記第２の絶縁膜に対するエッチング速度よりも速くなるエッチング条件でエッチングを行って、前記メモリセル選択用トランジスタの拡散層との電気的接続を得るための第１のプラグに達する第２のホールを形成する工程と、
前記第２のホール内にプラグ材料を堆積させて、第２のプラグを形成する工程と、
前記第２のプラグの上に、酸化シリコンの第４の絶縁膜を形成する工程と、
前記第４の絶縁膜を前記第２のプラグの端面をストッパ層としてエッチングし、第３のホールを形成する工程と、
前記第３のホール内部に前記キャパシタの電極となる導電膜を形成する工程と、を含む、
半導体記憶装置の製造方法。