JP3920501B2 - 不揮発性半導体記憶装置及びそのデータ消去制御方法 - Google Patents
不揮発性半導体記憶装置及びそのデータ消去制御方法 Download PDFInfo
- Publication number
- JP3920501B2 JP3920501B2 JP18224899A JP18224899A JP3920501B2 JP 3920501 B2 JP3920501 B2 JP 3920501B2 JP 18224899 A JP18224899 A JP 18224899A JP 18224899 A JP18224899 A JP 18224899A JP 3920501 B2 JP3920501 B2 JP 3920501B2
- Authority
- JP
- Japan
- Prior art keywords
- erase
- cell array
- block
- blocks
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
- G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、電気的書き換え可能で且つ、ブロック単位で一括消去を可能とした不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係り、特にデータ消去シーケンスの改良に関する。
【０００２】
【従来の技術】
ＮＡＮＤ型ＥＥＰＲＯＭにおいては、メモリセルアレイの一乃至複数のブロックを選択して一括消去を可能とする機能を持つものが一般的である（例えば、特許第２６６７６１７号公報参照）。またこの一括消去可能なＥＥＰＲＯＭでは、データ消去されたブロックのメモリセルが十分消去されているかどうかを判定する消去ベリファイ読み出しを行い、消去が不十分であれば再度その選択ブロックを消去するという機能を持つ。この機能は、チップ内部のシーケンサにより自動的に行われる。
【０００３】
具体的にこの種のＥＥＰＲＯＭのデータ消去を行う場合、ユーザーシステムは、ＥＥＰＲＯＭチップに対して、複数の消去対象の選択ブロックのアドレスと消去実行コマンドを入力する。チップ側はこれによりデータ消去が起動され、その後ベリファイ動作を含めたデータ消去の一連の動作が終了するまで、ビジー信号を出す。ユーザシステム側はその間、チップに対してアクセス不可能であり、消去動作が終了するまで、待ち時間となる。
【０００４】
具体的なデータ消去の動作は、例えばメモリセルアレイが形成されたｐ型ウェルに昇圧された消去電圧を印加し、選択ブロックの全ワード線に０Ｖを与え、非選択ブロックのワード線はフローティングとすることで行われる。このとき選択ブロックのメモリセルでは、浮遊ゲートの電子が基板側に放出され、データが一括消去される。非選択ブロックではワード線は容量結合により電位上昇して、データ消去されない。
【０００５】
内部タイマにより規定の消去時間が経過すると、消去動作が終了し、セルアレイの消去電圧は放電される。この後、ベリファイ動作を行うため、選択ブロックを検索する動作が行われる。即ち、アドレスをインクリメントしながら消去選択ブロックの検索動作を繰り返し、データ消去時に選択されたブロックが検索された場合のみ、その選択ブロックについてベリファイ読み出しが行われる。ベリファイ読み出しの結果、消去が十分と判定された場合には検索動作が続行され、消去アドレスが最終アドレスに達するまで続けられる。最終アドレスに達すると、全体のデータ消去動作が終了する。ベリファイ動作の結果、消去が不十分と判定された場合には、再消去が行われ、再度選択ブロックの検索とベリファイが繰り返される。
【０００６】
【発明が解決しようとする課題】
ところでＥＥＰＲＯＭは、大容量化に伴い、メモリセルアレイが複数のセルアレイ領域に分割される場合が多くなっている。複数のセルアレイ領域は通常、異なるウェルに形成される。この場合にも、データ消去は、複数のセルアレイ領域にまたがって、それらの中の任意のブロックを選択して一括消去することができる。しかし、上述した従来のデータ消去のシーケンスでは、消去ベリファイのための検索動作に大きな時間がかかることが問題になる。選択消去されたブロックのベリファイ動作のために、アドレスレジスタのアドレスをインクリメントしながら、最終アドレスに達するまで検索動作を繰り返すことになるからである。具体的に、メモリセルアレイが二つのセルアレイ領域に分けられ、各セルアレイがそれぞれが１０２４個のブロックを持つ場合、合計２０４８回の検索動作が必要になる。
【０００７】
チップ外部から見た全体のデータ消去動作時間は、消去パルスが印加される正味の消去時間と、選択ブロックの検索動作の時間、及びベリファイ読み出しに要する時間の和である。検索動作１回当たりの時間は、数百ｎｓ程度であるので、全消去ブロックを検索するのに要する時間は、１ｍｓ近くになる。正味のデータ消去に要する時間は１ｍｓから２ｍｓであるから、検索動作の時間が全体の消去時間に占める割合が数１０％に達する。この問題は、ＥＥＰＲＯＭの更なる大容量化により一層顕著になる。
【０００８】
この発明は、データ消去後のベリファイ動作のための選択ブロック検索に要する時間を短縮し、もって全体のデータ消去に要する時間を短縮することを可能としたＥＥＰＲＯＭを提供することを目的としている。
【０００９】
【課題を解決するための手段】
この発明に係る不揮発性半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルが配列され、複数個ずつのブロックを含む複数のセルアレイ領域に分けられたメモリセルアレイと、このメモリセルアレイの一乃至複数のブロックを選択して同時にデータ消去するデータ消去手段と、前記メモリセルアレイのブロック毎に設けられて、データ消去の際に選択されたブロックについて消去フラグを保持する消去フラグ保持手段と、消去されたブロックのメモリセルの消去状態を確認するための消去ベリファイを行い、消去が不十分のブロックのデータ消去を繰り返す消去ベリファイ手段と、消去ベリファイを前記複数のセルアレイ領域の消去されたブロックに対して同時に並行して行うために、前記消去フラグ保持手段に保持された消去フラグを前記複数のセルアレイについて同時に且つブロック毎に順次読み出してブロック検索を行う検索手段とを有することを特徴とする。
【００１０】
この発明に係る不揮発性半導体記憶装置はまた、電気的書き換え可能な不揮発性メモリセルが配列され、複数個ずつのブロックを含む複数のセルアレイ領域に分けられたメモリセルアレイと、このメモリセルアレイの一乃至複数のブロックを選択して同時にデータ消去するデータ消去手段と、前記メモリセルアレイのブロック毎に設けられて、データ消去の際に選択されたブロックについて消去フラグを保持する消去フラグ保持手段と、消去されたブロックのメモリセルの消去状態を確認するための消去ベリファイを行い、消去が不十分のブロックのデータ消去を繰り返す消去ベリファイ手段と、消去ベリファイを前記各セルアレイ領域毎に行うために、前記消去フラグ保持手段に保持された消去フラグを前記複数のセルアレイ領域について順次に且つ各セルアレイ領域について一括して読み出して消去されたブロックの存在を判定し、消去されたブロックが存在するセルアレイ領域について前記消去フラグをブロック毎に順次読み出してブロック検索を行う検索手段とを有することを特徴とする。
【００１１】
この発明に係る不揮発性半導体記憶装置は更に、電気的書き換え可能な不揮発性メモリセルが配列され、複数個ずつのブロックを含む複数のセルアレイ領域に分けられたメモリセルアレイと、このメモリセルアレイの一乃至複数のブロックを選択して同時にデータ消去するデータ消去手段と、前記メモリセルアレイのブロック毎に設けられて、データ消去の際に選択されたブロックについて消去フラグを保持する消去フラグ保持手段と、データ消去時に入力されたアドレスに基づいて選択されたブロックのアレイ選択フラグを保持するアレイ選択フラグ保持手段と、消去されたブロックのメモリセルの消去状態を確認するための消去ベリファイを行い、消去が不十分のブロックのデータ消去を繰り返す消去ベリファイ手段と、消去ベリファイを前記各セルアレイ領域毎に行うために、前記アレイ選択フラグ保持手段に保持されたアレイ選択フラグが消去選択ブロックの存在を示すセルアレイ領域について前記消去フラグをブロック毎に順次読み出してブロック検索を行う検索手段とを有することを特徴とする。
【００１２】
この発明において具体的には、消去時に選択されたブロックをベリファイ時に検索するために、メモリセルアレイの各セルアレイ領域毎には、ブロック選択を検出するためのセンスノードとなる共通バスが配設される。そして、この共通バスの電位を監視することにより、検索手段によるブロック検索時にブロックが選択されているか否かを検知する選択ブロック検知回路が設けられる。
またこの場合、共通バスの電位は、具体的には、各セルアレイ領域のブロック毎に、消去フラグ保持手段の保持データとブロックアドレス及びタイミング制御信号により制御され、データ消去時に選択されたブロックにおいて共通バスを放電する放電経路を備えて、この放電経路のオンオフにより決定されるようにする。
【００１３】
この発明はまた、電気的書き換え可能な不揮発性メモリセルが配列され、複数個ずつのブロックを含む複数のセルアレイ領域に分けられたメモリセルアレイを有する不揮発性半導体記憶装置のデータ消去制御方法であって、前記メモリセルアレイの一乃至複数のブロックを選択し、選択されたブロック毎に消去フラグを保持して、選択されたブロックについて同時にデータ消去するステップと、前記複数のセルアレイ領域に対して同時並行的に、前記消去フラグを順次読み出すことにより消去されたブロックを検索するステップと、消去されたブロックが検索されたときにそのブロックについて、そのブロックが複数のセルアレイ領域に属する場合には複数のセルアレイに対して同時並行的にベリファイ読み出しを行い、消去不十分と判定された場合に再消去を行うステップとを有することを特徴とする。
【００１４】
この発明は更に、電気的書き換え可能な不揮発性メモリセルが配列され、複数個ずつのブロックを含む複数のセルアレイ領域に分けられたメモリセルアレイを有する不揮発性半導体記憶装置のデータ消去制御方法であって、前記メモリセルアレイの一乃至複数のブロックを選択し、選択されたブロック毎に消去フラグを保持して、選択されたブロックについて同時にデータ消去するステップと、前記複数のセルアレイ領域について順次に、且つ各セルアレイ領域内について一括して前記消去フラグを読み出すことにより消去されたブロックがあるセルアレイを検出するステップと、消去されたブロックがあるセルアレイ領域に対して消去されたブロックを順次検索してベリファイ読み出しを行い、消去不十分と判定された場合に再消去を行うステップとを有することを特徴とする。
【００１５】
この発明によると、従来のようにデータ一括消去後のベリファイのための検索を、全アドレスをインクリメントして消去されたブロックを順次検出していく方式に比べて、複数のセルアレイに対して同時並行的に検索することにより、ブロック検索の時間が短縮される。また、ベリファイ動作のためのブロック検索に先立って、セルアレイ毎に、消去時に選択されたブロックがあるか否かを消去フラグの同時読み出しにより判定し、消去されたブロックがあるセルアレイについてブロック検索とベリファイを行うようにすることで、やはりブロック検索に要する時間を短縮することができる。
【００１６】
なおこの発明において、メモリセルアレイの中のブロック検索を同時並行的に行う複数のセルアレイ領域は、例えばウェルにより互いに分離されているものとする。この場合、複数のセルアレイ領域毎にロウデコーダ、カラムデコーダ及びセンスアンプが設けられるから、ブロック検索後のベリファイ読出し動作も、複数のセルアレイ領域について並行的に行うことができる。またこの発明は、メモリセルアレイの複数のセルアレイ領域が一つのウェルに形成されて物理的に分離されず、アドレスの割り当てのみにより区画されるものであってもよい。この場合、複数のセルアレイ領域にまたがってビット線が連続的に配設され、共通のセンスアンプが用いられるとすると、ブロック検索後のベリファイ読出し動作は、複数のセルアレイ領域毎に順次行うことになる。
この発明に係る不揮発性半導体記憶装置の一態様は、電気的書き換え可能な不揮発性メモリセルが配列され、複数個ずつのブロックを含む複数のセルアレイ領域に分けられたメモリセルアレイと、前記メモリセルアレイの前記ブロックの一乃至複数を選択して、消去される消去ブロックとして選択されたブロックのデータを一括消去するデータ消去手段と、前記メモリセルアレイの前記ブロックのそれぞれに備えられ、前記ブロックが前記消去ブロックの一つかを示す消去情報を保持する消去情報保持手段と、前記複数のセルアレイ領域のそれぞれの前記消去情報保持手段により保持される前記消去情報を順次読み出して、各前記ブロックについて前記消去ブロックか検知するための検索手段と、を有し、前記検索手段は、前記検索手段が前記消去情報保持手段から前記消去情報を読み出すとき、前記セルアレイ領域のそれぞれについて同時にブロック毎に前記消去情報を読み出し、さらに、前記検索手段により検知された前記消去ブロックに関して前記メモリセルの消去状態を確認するための消去ベリファイを実行し、消去が不十分な前記消去ブロックについてデータ消去を繰り返す消去ベリファイ手段を有し、前記消去ベリファイ手段は、前記検索手段により同じタイミングで読み出された前記消去情報を基にして検知された前記消去ブロックについて同時並行に消去ベリファイを実行することを特徴とする。
この発明に係る不揮発性半導体記憶装置の他の態様は、電気的書き換え可能な不揮発性メモリセルが配列され、複数個ずつのブロックを含む複数のセルアレイ領域に分けられたメモリセルアレイと、前記メモリセルアレイの前記ブロックの一乃至複数を選択して、消去される消去ブロックとして選択されたブロックのデータを一括消去するデータ消去手段と、前記メモリセルアレイの前記ブロックのそれぞれに備えられ、前記ブロックが前記消去ブロックの一つかを示す消去情報を保持する消去情報保持手段と、前記複数のセルアレイ領域のそれぞれの前記消去情報保持手段により保持される前記消去情報を前記複数のセルアレイ領域について順次に且つ各セルアレイ領域について一括して読み出して、前記セルアレイ領域のそれぞれについて前記消去ブロックが存在するかどうかを検知する検知手段と、前記検知手段により検知された前記消去ブロックが存在する前記セルアレイ領域の前記消去ブロックに関して前記メモリセルの消去状態を確認するための消去ベリファイを実行し、各前記ブロックの前記消去情報を順次読み出すことにより前記消去ブロックに関して消去ベリファイが実行され、消去が不十分な前記消去ブロックについてデータ消去を繰り返す消去ベリファイ手段と、を有することを特徴とする。
この発明に係る不揮発性半導体記憶装置のさらに他の態様は、電気的書き換え可能な不揮発性メモリセルが配列され、複数個ずつのブロックを含む複数のセルアレイ領域に分けられたメモリセルアレイと、前記メモリセルアレイの前記ブロックの一乃至複数を選択して、消去される消去ブロックとして選択されたブロックのデータを一括消去するデータ消去手段と、データ消去時に前記ブロックが選択されたことを示すセルアレイ消去情報を前記セルアレイ領域のそれぞれについて保持する消去情報保持手段と、前記消去情報保持手段から前記セルアレイ消去情報を読み出して、前記セルアレイ領域のそれぞれについて少なくとも一つの前記消去ブロックが存在するかどうかを検知する検知手段と、前記検知手段により検知された前記消去ブロックが存在する前記セルアレイ領域の前記消去ブロックに関して前記メモリセルの消去状態を確認するための消去ベリファイを実行し、各前記ブロックの前記セルアレイ消去情報を順次読み出すことにより前記消去ブロックに関して消去ベリファイが実行され、消去が不十分な前記消去ブロックについてデータ消去を繰り返す消去ベリファイ手段と、を有することを特徴とする。
この発明に係るデータ消去制御方法の一態様は、電気的書き換え可能な不揮発性メモリセルが配列され、複数個ずつのブロックを含む複数のセルアレイ領域に分けられたメモリセルアレイを有する不揮発性半導体記憶装置のデータ消去制御方法であって、前記メモリセルアレイの前記ブロックの一乃至複数を選択して、消去される消去ブロックとして選択されたブロックのデータを一括消去するステップと、前記メモリセルアレイの前記ブロックのそれぞれに備えられ、前記ブロックが前記消去ブロックの一つかを示す消去情報を保持する消去情報保持手段の前記消去情報を保持するステップと、前記複数のセルアレイ領域のそれぞれの前記消去情報保持手段により保持される前記消去情報を順次読み出して、各前記ブロックについて前記消去ブロックか検索するステップと、を有し、前記検索ステップは、前記消去情報保持手段から前記消去情報を読み出すとき、前記セルアレイ領域のそれぞれについて同時にブロック毎に前記消去情報を前記複数のセルアレイ領域について順次に且つ各セルアレイ領域について一括して読み出し、さらに、前記検索ステップにより検知された前記消去ブロックに関して前記メモリセルの消去状態を確認するための消去ベリファイを実行し、消去が不十分な前記消去ブロックについてデータ消去を繰り返す消去ベリファイステップを有し、前記消去ベリファイステップは、前記検索ステップにより同じタイミングで読み出された前記消去情報を基にして検知された前記消去ブロックについて同時並行に消去ベリファイを実行することを特徴とする。
この発明に係るデータ消去制御方法の他の態様は、電気的書き換え可能な不揮発性メモリセルが配列され、複数個ずつのブロックを含む複数のセルアレイ領域に分けられたメモリセルアレイを有する不揮発性半導体記憶装置のデータ消去制御方法であって、前記メモリセルアレイの前記ブロックの一乃至複数を選択して、消去される消去ブロックとして選択されたブロックのデータを一括消去するステップと、前記メモリセルアレイの前記ブロックのそれぞれに備えられ、前記ブロックが前記消去ブロックの一つかを示す消去情報を保持する消去情報保持手段の前記消去情報を保持するステップと、前記複数のセルアレイ領域のそれぞれの前記消去情報保持手段により保持される前記消去情報を読み出して、前記セルアレイ領域のそれぞれについて前記消去ブロックが存在するかどうかを検知するステップと、前記検知ステップにより検知された前記消去ブロックが存在する前記セルアレイ領域の前記消去ブロックに関して前記メモリセルの消去状態を確認するための消去ベリファイを実行し、各前記ブロックの前記セルアレイ消去情報を順次読み出すことにより前記消去ブロックに関して消去ベリファイが実行され、消去が不十分な前記消去ブロックについてデータ消去を繰り返す消去ベリファイステップと、を有することを特徴とする。
この発明に係るデータ消去制御方法のさらに他の態様は、電気的書き換え可能な不揮発性メモリセルが配列され、複数個ずつのブロックを含む複数のセルアレイ領域に分けられたメモリセルアレイを有する不揮発性半導体記憶装置のデータ消去制御方法であって、前記メモリセルアレイの前記ブロックの一乃至複数を選択して、消去される消去ブロックとして選択されたブロックのデータを一括消去するステップと、データ消去時に前記ブロックが選択されたことを示すセルアレイ消去情報を、前記セルアレイ領域のそれぞれの消去情報保持手段で保持するステップと、前記消去情報保持手段から前記セルアレイ消去情報を読み出して、前記セルアレイ領域のそれぞれについて少なくとも一つの前記消去ブロックが存在するかどうかを検知するステップと、前記検知ステップにより検知された前記消去ブロックが存在する前記セルアレイ領域の前記消去ブロックに関して前記メモリセルの消去状態を確認するための消去ベリファイを実行し、各前記ブロックの前記消去情報を順次読み出すことにより前記消去ブロックに関して消去ベリファイが実行され、消去が不十分な前記消去ブロックについてデータ消去を繰り返す消去ベリファイステップと、を有することを特徴とする。
【００１７】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
［実施の形態１］
図１は、実施の形態１による一括消去型のＮＡＮＤ型ＥＥＰＲＯＭ（フラッシュメモリ）のブロック構成を示す。メモリセルアレイ１はこの実施の形態では、左セルアレイ１Ｌと右セルアレイ１Ｒの二つに分割されている。各セルアレイ１Ｌ，１Ｒは、図２に示すように、複数の不揮発性メモリセルＭＣが直列接続されたＮＡＮＤセルにより構成されている。
【００１８】
ＮＡＮＤセルは、その一端が選択ゲート線ＳＧＤにより駆動される選択ゲートトランジスタＳ１を介してビット線ＢＬに接続され、他端が選択ゲート線ＳＧＳにより駆動される選択ゲートトランジスタＳ２を介して共通ソース線に接続されている。ＮＡＮＤセルの範囲、図２の例では８本のワード線ＷＬ０〜ＷＬ７の範囲がデータ消去の単位となるブロックＢ０，Ｂ１，…となる。図１の例では、各セルアレイ１Ｌ，１Ｒが１０２４ブロックからなる場合を示している。
なお、各セルアレイ１Ｌ，１Ｒは別々のｐ型ウェルに形成されている。
【００１９】
各セルアレイ１Ｌ，１Ｒには、ワード線を選択駆動するロウデコーダ２Ｌ，２Ｒが設けられ、また読み出しデータをセンスし書き込みデータをラッチするセンスアンプ３Ｌ，３Ｒが設けられている。コマンドレジスタ４は、外部からのデータ読み出し、書き込み、消去等を指示するコマンドを取り込みこれをデコードする。アドレスレジスタ／カウンタ５は、外部アドレスを取り込む。読み出し制御回路６、書き込み制御回路７及び消去制御回路８はそれぞれ、コマンドレジスタ４に取り込まれたコマンドと、アドレスレジスタ５に取り込まれたアドレスに基づいて、データ読み出し、書き込み及び消去の制御を行う。
【００２０】
ワード線ドライバ１０は、ロウデコーダ２Ｌ，２Ｒにより選択されたワード線に対して、データの読み出し、書き込み及び消去に応じて必要なワード線駆動電圧を供給する。データ書き込み時には、図示しない昇圧回路により発生される昇圧された書き込み電圧ＶＰがワード線に与えられる。またデータ消去時には、図３に示すように、昇圧された消去電圧ＶＥがセルアレイのｐ型ウェルに与えられ、選択ブロック（図３の場合、Ｂ１）のワード線には０Ｖが与えられ、非選択ブロックのワード線はフローティングとされる。
【００２１】
アレイ選択フラグ保持回路１１Ｌ，１１Ｒは、消去コマンドＡＢＥが入力されたときに、左右セルアレイ１Ｌ，１Ｒ共に選択であることを示す選択フラグＬＥＦＴ＝“Ｈ”、ＲＩＧＨＴ＝“Ｈ”を保持する。具体的に、左右セルアレイ１Ｌ，１Ｒは、アドレスａｒ０〜ａｒｎのうち、最上位アドレスａｒｎの“Ｈ”，“Ｌ”により決まるとすると、選択フラグＬＥＦＴ，ＲＩＧＨＴはａｒｎとその補の信号／ａｒｎのオア論理データとして、消去時にＬＥＦＴ＝“Ｈ”、ＲＩＧＨＴ＝“Ｈ”が保持される。この選択フラグＬＥＦＴ，ＲＩＧＨＴは、消去後のベリファイ動作における検索時、消去制御回路８からブロック毎に出力される、そのブロックが所属するセルアレイが非選択であることを示す信号ＵＮＳＥＬＬ，ＵＮＳＥＬＲによって、非選択セルアレイについては“Ｌ”とされる。
【００２２】
選択ブロック検知回路１２は、各セルアレイ１Ｌ，１Ｒのブロック毎の選択、非選択を、各セルアレイ１Ｌ，１Ｒ内に配設された共通バスＢＵＳＬ，ＢＵＳＲを監視して検知する回路である。共通バスＢＵＳＬ，ＢＵＳＲは、各セルアレイ１Ｌ，１Ｒ内にそれぞれの全ブロックに対して共通に配設され、データ消去のブロック選択情報に基づいてその後のベリファイのための選択ブロック検索においてセンスノードとなる信号線である。選択ブロック検知回路１２は、データ消去後の選択ブロック検索時にこれらの共通バスＢＵＳＬ，ＢＵＳＲを監視して、それぞれのセルアレイ１Ｌ，１Ｒの中のブロックの選択、非選択状態を示す信号ＶＢＬＫＬｎ，ＶＢＬＫＲｎを出力する。具体的に、これらの信号ＶＢＬＫＬｎ，ＶＢＬＫＲｎが“Ｈ”のとき、対応ブロックはベリファイ・ディセーブルであることを示す。
【００２３】
図４は、ワード線を選択駆動するロウデコーダ２Ｌ，２Ｒのブロック選択デコーダＲＤｉの構成を示している。ブロックデコード部４０は、ＮＡＮＤゲートＧ１とインバータＩ１により、ロウデコーダ活性化信号ＲＤＥＣＬ／Ｒとプリデコード出力ＰＲＥＤＥＣｉの一致検出を行う。ブロックが選択されるとこのＮＡＮＤゲートＧ１の出力が“Ｌ”となる。インバータＩ２ａ，Ｉ２ｂを逆並列に接続してなるラッチ４１は、データ消去時にそのブロックが選択状態されたことを示す消去フラグを保持するための消去フラグ保持回路である。即ち、ブロック消去を行う前にチップ外部よりアドレスが入力されることにより、選択ブロックについてはラッチ４１のノードＮ１が“Ｈ”になり、これがデータ消去の全期間を通して保持される。
【００２４】
ラッチ４１のノードＮ１により制御されるＮＭＯＳトランジスタＱＮ４、タイミング制御信号ＥＢＳＥＮ１が入るＮＭＯＳトランジスタＱＮ５、及びデコード部４０の出力が入るＮＭＯＳトランジスタＱＮ６の部分は、共通バスＢＵＳＬ／Ｒの放電経路４４を構成している。共通バスＢＵＳＬ，ＢＵＳＲは前述のように各セルアレイ領域に共通に配設され、ベリファイ動作においてデータ消去時にそのブロックが選択されたか否かを検出するためのセンスノードとなっている。この共通バスＢＵＳＬ，ＢＵＳＲは、図１に示すように選択ブロック検知回路１２につながる。ブロックが選択され、タイミング制御信号ＥＢＳＥＮ１が“Ｈ”になると、ＮＭＯＳトランジスタＱＮ４〜ＱＮ６がオンして、放電経路４４は共通バスＢＵＳＬ，Ｒを放電することになる。
【００２５】
ラッチ４１のノードＮ１は、クロックトインバータＩ１１、インバータＩ５、ＤタイプＮＭＯＳトランジスタＱＮ１０，ＱＮ１１を介して駆動電圧転送端子ＴＲに接続される。一方、インバータＩ１の出力は、別のクロックトインバータＩ１２を介した後、インバータＩ５、トランジスタＱＮ１０，ＱＮ１１を介して端子ＴＲに接続される。これら二つの経路のクロックトインバータＩ１１，Ｉ１２は、データ消去時とそれ以外の動作時とで相補的にオンとなるように、活性化信号ＬＥＮ，ＬＥＮｎにより制御される。即ち、データ消去時には、クロックトインバータＩ１１がオンとなり、ラッチ４１の“Ｈ”出力が転送端子ＴＲに転送される。トランジスタＱＮ１０，ＱＮ１１はＤタイプであるため、インバータＩ５の出力ＲＤＥＣＩの“Ｈ”（＝ＶCC）が電位低下することなく、端子ＴＲに転送される。
【００２６】
転送スイッチ回路４２は、データ読み出し及び書込み（ベリファイを含む）のときに動作し、図示しない昇圧回路で昇圧された駆動電圧（或いは電源電圧）ＶＤＲＥＣを端子ＴＲに転送するものである。即ち、ブロックが選択されているとき、インバータＩ５の出力ＲＤＥＣＩが“Ｈ”になり、これがＮＡＮＤゲートＧ２に入る。ＮＡＮＤゲートＧ２のもう一つの入力端子には交流信号ＯＳＣが入る。従って、ブロックが選択されているとき、交流信号がＮＡＮＤゲートＧ２を通って、転送スイッチ回路４２に供給される。これにより、転送スイッチ回路４２はチャージポンプ作用によって、端子ＴＲにＶＲＤＥＣ＋α（α：ＮＭＯＳトランジスタＱＮ９のしきい値電圧）なる電圧を転送する。この端子ＴＲに転送された駆動電圧により、ワード線ドライブ段４３のトランジスタがオン駆動される。これにより、ワード線制御端子ＣＧ０〜ＣＧ７、選択ゲート端子ＳＧＤ，ＳＧＳに与えられる必要な駆動電圧が電位低下することなく、ワード線ＷＬ及び選択ゲート線ＳＧＤ１，ＳＧＤ２に与えられることになる。
【００２７】
図５は、図１に示す選択ブロック検知回路１２の構成を示している。選択ブロック検知回路１２は、各セルアレイ１Ｌ，１Ｒ毎に設けられた同じ構成の検知回路１２Ｌ，１２Ｒを有する。これらの検知回路１２Ｌ，１２Ｒは、セルアレイの各ブロックの共通バスＢＵＳＬ，ＢＵＳＲの放電の有無を検知するＮＭＯＳトランジスタＱＮ２２、及びその検知結果を保持するラッチ５１を有する。各検知回路１２Ｌ，１２Ｒは、データ消去時に消去制御回路８から発生されて検索ループ毎に順次“Ｈ”になるタイミング制御信号ＥＢＳＥＮ０，ＥＢＳＥＮ１，ＥＢＳＥＮ２及び、各ループ毎の最終タイミングで回路を非活性にするためのタイミング制御信号ＥＢＳＥＮＥｎにより制御される。
【００２８】
検索動作の開始を決めるタイミング制御信号ＥＢＳＥＮ０が“Ｈ”になる前、ＰＭＯＳトランジスタＱＰ２１がオンであり、共通バスＢＵＳＬ，ＢＵＳＲは“Ｈ”（＝ＶCC）に充電されている。このときＮＭＯＳトランジスタＱＮ２２はオンである。検索動作の間、制御信号ＥＢＳＥＮＥｎ＝“Ｈ”である。各検索ループで最初にタイミング信号ＥＢＳＥＮ０が“Ｈ”になると、ＰＭＯＳトランジスタＱＰ２１がオフになって、共通バスＢＵＳＬ，ＢＵＳＲの充電動作は停止する。同時に、ＮＯＲゲートＧ１２の出力が“Ｈ”となり、ＮＭＯＳトランジスタＱＮ２３がオンして、ラッチ５１のノードＮ３が“Ｌ”（＝ＶSS）にリセットされる。
【００２９】
次にタイミング制御信号ＥＢＳＥＮ２が“Ｈ”になることにより、ＮＡＮＤゲートＧ１１の出力が“Ｌ”、従ってＮＭＯＳトランジスタＱＮ２１がオンになる。これにより、共通バスＢＵＳＬ，ＢＵＳＲが放電されているか否かに応じて、ラッチ５１のデータが決まる。即ち、そのブロックが非選択であれば、共通バスＢＵＳＬ又はＢＵＳＲは“Ｈ”を保ち、ＮＭＯＳトランジスタＱＮ２１，ＱＮ２２がともにオンして、ラッチ５１のノードＮ３が“Ｈ”となる。これにより、制御信号ＶＢＬＫＬｎ，ＶＢＬＫＲｎが共に“Ｈ”となり、これがブロックが非選択であることを示す。ブロックが選択であれば、ラッチ５１のノードＮ３は“Ｌ”を保持する。
【００３０】
二つの検知回路１２Ｌ，１２Ｒの出力は更に、ＮＡＮＤゲートＧ１３を持つ一致検出回路１２Ｓにより一致検出され、制御信号ＶＢＬＫＬｎ，ＶＢＬＫＲｎが共に“Ｈ”のときに、“Ｈ”となる制御信号ＶＢＬＫＳＵＭｎを出力する。即ち、制御信号ＶＢＬＫＳＵＭｎ＝“Ｈ”は、検索された両方のブロックが共に非選択であることを示す。
【００３１】
この実施の形態では、データ消去後のベリファイ動作における消去対象ブロックの検索を、左右のセルアレイ１Ｌ，１Ｒに対して同時並行的に行う。セルアレイ１Ｌ，１Ｒのアドレスａｒ０，ａｒ１，…，ａｒｎは、最上位アドレスａｒｎの“０”，“１”が左右セルアレイ１Ｌ，１Ｒを示し、それ以下のアドレスａｒ０，ａｒ１，…，ａｒｎ−１は左右に共通であり、最上位アドレスを除く下位アドレスにより左右セルアレイ１Ｌ，１Ｒの消去ブロックの検索を同時に並行的に行う。
【００３２】
図６は、この実施の形態でのデータ消去動作のフローを示している。まず、消去ブロックのアドレスをＢＬＯＣＫ＝０として初期化し（Ｓ１）、通常通りデータ消去を行う（Ｓ２）。即ち消去コマンドに基づいて、外部アドレスにより選択されたブロック単位で一括消去が行われる。所定の消去時間が経過した後、ベリファイ動作のための検索動作を行う（Ｓ３）。
【００３３】
最初のブロックＢＬＯＣＫ＝０について、消去時、左セルアレイ１Ｌのみが選択されたか否かを判定して（Ｓ４）、ＹＥＳであれば、左セルアレイ１Ｌについてベリファイ読み出しを行う（Ｓ７）。左セルアレイ１Ｌのみが選択されていない場合には、右セルアレイ１Ｒのみが選択されたか否かを判定し（Ｓ５）、ＹＥＳであれば、右セルアレイ１Ｒについてベリファイ読み出しを行う（Ｓ８）。
更に、ステップＳ４，Ｓ５の判定結果が共にＮＯであれば、左右セルアレイ１Ｌ，１Ｒが同時に選択されているか否かを判定し（Ｓ６）、ＹＥＳであれば左右セルアレイ１Ｌ，１Ｒについて同時にベリファイ読み出しを行う（Ｓ９）。
【００３４】
ブロックＢＬＯＣＫ＝０が左右セルアレイ１Ｌ，１Ｒのいずれにおいても非選択であれば、消去番地を更新し（Ｓ１２）、以下同様の検索を、最終番地（ブロックＢＬＯＣＫ＝１０２３）に達したことを判定するまで（Ｓ１１）、繰り返す。ベリファイ読み出しでは、消去が十分か否かを判定する（Ｓ１０）。ベリファイ読み出しの判定結果がＯＫであれば、ブロックを更新して、以下同様の検索とベリファイを行う。判定結果がＮＯであれば、設定されたループ数に達したことを判定するまで（Ｓ１３）、再消去とベリファイを繰り返す。一定のループ数に達してなお消去不十分であれば、消去失敗として終了する。
【００３５】
図７Ａ及び図７Ｂは、この実施の形態によるＥＥＰＲＯＭのデータ消去の動作タイミング図である。消去対象のブロック選択アドレスと消去実行のコマンドが入力されると、消去コマンドフラグＡＢＥが“Ｈ”になり、消去の動作が開始される（ｔ１）。即ち、消去ブロックのアドレスカウンタが初期化パルスＲＯＷＲＳＴにより初期化され、アドレスａｒ０，ａｒ１，…，ａｒｎは全て“Ｌ”になる。同時に、消去動作を制御する内部信号ＥＣＬＫ０が“Ｈ”となって消去動作が開始される。
【００３６】
この実施の形態の場合、消去コマンドが入力されると、二つのセルアレイ１Ｌ，１Ｒの選択フラグＬＥＦＴ，ＲＩＧＨＴが共に“Ｈ”となり、正味の消去動作とその後の消去ブロックの検索動作の間、二つのセルアレイが選択状態とされる。そして、制御信号ＬＥＮが“Ｈ”になり、図４のクロックトインバータＩ１１が活性となり、ラッチ４１の保持データにより、ＲＤＥＣＩが選択ブロックにつき“Ｈ”になる。消去時は、図４の信号ＢＳＴＯＮがＶCCであり、トランジスタＱＮ１０，ＱＮ１１を介して端子ＴＲにＶCCが転送される。一方、図１に示したワード線ドライバ１０により、図４の端子ＣＧ０〜７は０Ｖになるため、選択ブロックのワード線は０Ｖに制御され、その中のメモリセルが一括して消去される。
消去動作では二つのセルアレイ１Ｌ，１Ｒ中の選択された任意個数のブロックが一括消去される。所定の消去時間が経過すると、消去動作終了を示すタイミング信号ＥＲＣＶＥｎが発生され、消去動作が終了する（ｔ２）。
【００３７】
消去動作が終了すると、次にベリファイのための消去ブロックの検索動作に入る。この実施の形態の場合、二つのセルアレイ１Ｌ，１Ｒで選択フラグＬＥＦＴ，ＲＩＧＨＴが“Ｈ”であり、アドレスａｒ０〜ａｒｎ−１が同一である左右セルアレイ１Ｌ，１Ｒの二つの消去ブロックが同時に並行して検索される。一回の検索動作が終了すると、タイミング制御信号ＥＢＳＥＮｎに同期して発生されるインクリメント信号ＲＯＷＩＮＣによりアドレスは順次インクリメントされる。
【００３８】
検索の結果、二つのセルアレイの対応するブロックが共に非選択の場合には、タイミング制御信号ＥＢＳＥＮ２により、選択ブロック検知回路１２からの出力制御信号ＶＢＬＫＬｎ，ＶＢＬＫＲｎが共に“Ｈ”となり、これが消去制御回路８にラッチされる。この結果、ベリファイを行うことなく、引き続きアドレスを更新して検索が続けられる。図７Ａの例では、時刻ｔ２〜ｔ３までこの状態が続いていることを示している。
【００３９】
検索の結果、いずれかのセルアレイのブロックが選択状態であることが検知されると、非選択とされた方のセルアレイを非活性とするための制御信号ＵＮＳＥＬＬ，ＵＮＳＥＬＲのいずれかが“Ｈ”となる。図７Ａにおいて、ａｒ１＝“Ｈ”となるアドレスで（ｔ３）、左セルアレイ１Ｌのブロックのみが選択状態であり、共通バスＢＵＳＬが放電している。これにより、タイミング制御信号ＥＢＳＥＮＥｎの立ち下がり（ｔ４）に、右セルアレイ１Ｒを非活性とする信号ＵＮＳＥＬＲ＝“Ｈ”が発生し、その結果、右セルアレイ１Ｒの選択フラグがＲＩＧＨＴ＝“Ｌ”となり、この状態が続く図７Ｂに示す時刻ｔ５までの間、右セルアレイ１Ｒを非活性とする。その間、左セルアレイ１Ｌのブロックの非選択を示す制御信号ＶＢＬＫＬｎが立ち上がらず、左セルアレイ１Ｌでのみベリファイ動作が行われる。
【００４０】
図７Ｂの時刻ｔ５の後のアドレスでは、左右セルアレイ１Ｌ，１Ｒの二つの対応するブロックが同時に選択されていて、双方の共通バスＢＵＳＬ，ＢＵＳＲが放電している。これを受けて、タイミング信号ＥＢＳＥＮＥｎが立ち下がる時刻ｔ６では、制御信号ＶＢＬＫＬｎ，ＶＢＬＫＲｎが共に“Ｌ”、従って制御信号ＶＢＬＫＳＵＭｎも“Ｌ”（即ち選択状態）を保ち、選択フラグＬＥＦＴ，ＲＩＧＨＴともに“Ｈ”を保つ。また、制御信号ＵＮＳＥＬＬ，ＵＮＳＥＬＲは共に“Ｌ”を保ち、ベリファイ・イネーブルであることを示している。これにより、左右セルアレイ１Ｌ，１Ｒで選択ブロックでのベリファイ動作が並行して行われる。
以下、同様の検索とベリファイ動作が、アドレスａｒ０〜ａｒｎ−１が全て“Ｈ”になるまで、即ちこの実施の形態の場合、各セルアレイ１Ｌ，１Ｒでの１０２４個のブロックが選択されるまで繰り返される。
【００４１】
従来は、アドレスａｒ０〜ａｒｎの全てが“Ｈ”になるまで、消去ブロックの検索とベリファイを行って消去動作が終了する。これに対してこの実施の形態では、上述のように、最上位アドレスａｒｎの“Ｈ”，“Ｌ”で選択される左右セルアレイ１Ｌ，１Ｒに対して同時並行的に検索が行われ、アドレスａｒ０〜ａｒｎ−１が全て“Ｈ”になるまでの時間が検索の時間となるから、従来に比べて検索に要する時間は半分に短縮される。これにより、全体のデータ消去の時間を短縮することができる。また、左右セルアレイの対応するブロックが共に消去選択である場合には、これらに対して同時にベリファイ読み出しが行われる。これも、全体の消去時間の短縮につながる。
上の実施の形態では、セルアレイが二つの場合を説明した。しかし、二つに限らず、メモリセルアレイが任意の複数個のセルアレイ領域により構成される場合も、同様の手法で複数のセルアレイ領域に対して同時並行的に検索を行うことができ、同様の効果が得られる。特にセルアレイの数が増加すればするほど、検索に要する時間の短縮の効果は大きい。
【００４２】
［実施の形態２］
図８は、実施の形態２によるデータ消去のフローを示している。この実施の形態では、複数のセルアレイについて、アレイ単位でまず消去ブロックが存在するか否かの検索を先行させる。そして、消去選択ブロックが存在するセルアレイについてのみ、従来と同様に選択ブロックの検索とベリファイを行い、消去選択ブロックが存在しないセルアレイについては選択ブロックの検索動作を行わない。これにより、検索動作の時間短縮を図る。
【００４３】
図８に示すように、まず複数のセルアレイについて、セルアレイの番地をＡＲＲＡＹ＝０として初期化し（Ｓ２１）、データ消去を行う（Ｓ２２）。データ消去は、全セルアレイについて選択されたブロックの一括消去を行うことは、先の実施の形態と同じである。その後、ＡＲＲＡＹ＝０で示される最初のセルアレイについて、選択ブロックの検索を行う（Ｓ２３）。この選択ブロックの検索では、セルアレイ内の各ブロック毎にある図４のラッチ４１の保持された消去フラグを一括して読み出し、セルアレイ中に選択ブロックがあるか否かを判定する。そのセルアレイ内に選択ブロックがない場合には、判定ステップＳ２４でＮＯとなり、この場合セルアレイの番地を更新して（Ｓ２６）、同様のブロック検索を、最終セルアレイの検索が終わるまで（Ｓ２５）、繰り返す。
【００４４】
ステップＳ２４でセルアレイが選択されていることが判定されると、ブロック番地を初期化し（Ｓ２７）、そのセルアレイについて、ブロックアドレスをインクリメントしながら、ブロック検索とベリファイ動作を行う。即ち、選択ブロック検索を行い（Ｓ２８）、検索されたブロックが消去選択であるか否かを判定して（Ｓ２９）、ＹＥＳであればベリファイ読み出しを行う（Ｓ３０）。ブロックが非選択であれば、ブロック番地を更新し（Ｓ３５）、選択ブロック検索ステップＳ２８に戻る。全ブロックの検索の終了を判定すると（Ｓ３４）、ステップＳ２５に行く。
【００４５】
ベリファイ読み出しの結果、消去が十分か否かの判定がなされ（Ｓ３１）、判定結果がＹＥＳであれば、ブロック番地の更新を行って（Ｓ３５）、以下同様の検索とベリファイが繰り返される。ベリファイ判定がＮＯであれば、再消去を行い（Ｓ３３）、繰り返しベリファイ判定を行う。ベリファイ判定がＮＯであって、検索ループ数が設定された最大値まで達したことが判定されると（Ｓ３２）、消去失敗として終了する。
【００４６】
図９Ａ及び図９Ｂは、この実施の形態のデータ消去の動作タイミング図である。図の例では、セルアレイが二つである場合を示しており、ＡＲＲＡＹ０，ＡＲＲＡＹ１が先の実施の形態でアレイ選択フラグＬＥＦＴ，ＲＩＧＨＴに相当する。共通バスＢＵＳ０，ＢＵＳ１は、先の実施の形態の共通バスＢＵＳＬ，ＢＵＳＲに対応する。選択ブロック検知回路１２の構成も、基本的に先の実施の形態と同様である。但し、共通バスＢＵＳ０，ＢＵＳ１を充電制御するＰＭＯＳトランジスタＱＰ２１に入るタイミング制御信号として、先の実施の形態でのＥＢＳＥＮ０に代わって、これより遅く立ち上がるタイミング制御信号ＥＢＳＥＮ１ｄを用いる。その他の信号についても、先の実施の形態で左右を示した“Ｌ”，“Ｒ”に代わり、“０”，“１”が用いられている。
【００４７】
消去対象のブロックのアドレスと消去コマンドが入力されると、コマンドフラグＡＢＥが“Ｈ”になり、消去動作が開始される（ｔ１１）。まず、セルアレイのアドレスが初期化され、次に二つのセルアレイが選択されて消去される。この消去動作は先の実施の形態と同様であり、二つのセルアレイの全選択ブロックについて一括消去がなされる。
【００４８】
時刻ｔ１２で消去動作が終了する。その後、一方のセルアレイが非選択（ＡＲＲＡＹ１＝“Ｌ”）とされ、他方のセルアレイのみを選択状態（ＡＲＲＡＹ０＝“Ｈ”）に保ち、選択状態のセルアレイのなかに消去ブロックがあるか否かの検索を行う。そして、タイミング制御信号ＥＢＳＥＮ１が“Ｈ”になると、選択されたセルアレイの全消去ブロックにおいてロウデコーダが一括選択される。図４の回路では、プリデコード信号ＰＲＥＤＥＣｉが“Ｈ”、ロウデコード活性化信号ＲＤＥＣＬ（図９Ａでは、ＲＤＥＣ０と表示している）が“Ｈ”となる。これにより、ラッチ４１のノードＮ１が共通バスＢＵＳ０に接続される。この回路動作は、セルアレイＡＲＲＡＹ０の全消去ブロックについて同時に行われ、全ブロックの中の消去選択フラグの内容がワイヤド・オアの形で一括して共通バスＢＵＳ０に出力される。
【００４９】
次に、タイミング制御信号ＥＢＳＥＮ１に僅かに遅れて、タイミング制御信号ＥＢＳＥＮ１ｄが“Ｈ”になり、これにより図５に示す消去ブロック選択回路１２内の共通バスプリチャージ用のＰＭＯＳトランジスタＱＰ２１がオフになって、ブロック検出が行われる。即ち、先の実施の形態では、タイミング信号ＥＢＳＥＮ０の“Ｈ”により消去選択フラグの検出を行ったのに対し、この実施の形態ではセルアレイ中の消去選択フラグを一括選択した後、遅れて共通バスの充電用ＰＭＯＳトランジスタＱＰ２１をオフにしている。これは、セルアレイの消去選択フラグを一括選択するために、図４の放電経路４４のトランジスタＱＮ４〜ＱＮ６のチャネル容量により、選択ブロックがないにも拘わらず、共通バスの電位が低下する事態を防止するためである。
【００５０】
タイミング制御信号ＥＢＳＥＮ１ｄが“Ｈ”の間に共通バスＢＵＳ０が放電されれば、セルアレイＡＲＲＡＹ０のなかに消去選択ブロックの存在が検知されたことになる。図９の例では、タイミング制御信号ＥＢＳＥＮ１ｄが“Ｈ”となることにより、共通バスＢＵＳ０が電位低下しており、セルアレイＡＲＲＡＹ０に消去ブロックがあることを示している。消去ブロックがセルアレイに存在することが検知されると、今度はそのセルアレイ中で消去選択ブロックを検索する。これは従来と同様である。
【００５１】
即ち、ブロックのアドレスａｒ０〜ａｒｎ−１を初期化して全て“Ｌ”とした後、そのブロックアドレスをインクリメントして、個別の消去ブロックの選択フラグを読み出し、共通バスＢＵＳ０が放電する場合はそのブロックは選択であると見なす。図９の例では、時刻ｔ１４でａｒ０＝“Ｈ”、ａｒ１〜ａｒｎ−１＝“Ｌ”となるアドレスのブロックが選択であることが検知された場合を示している。このとき、このアドレスの消去選択ブロックについてベリファイ読み出しが行われる。
【００５２】
ベリファイ動作ではまず、チップ内部でデータ読み出し動作を制御するクロック信号ＲＣＬＫ０が“Ｈ”となる（時刻ｔ１４）。そしてベリファイ読み出しが終了すると、終了信号ＲＲＣＶＥｎが“Ｌ”となる（時刻ｔ１５）。ベリファイの結果、このアドレスの消去ブロックの消去が十分であると判定されたとする。この場合、更にブロックアドレスをインクリメントしながら、消去ブロックの検索動作が行われる。ブロックのアドレスがセルアレイの中の最終番地を示すと、セルアレイをインクリメントする信号ＡＲＲＡＹＩＮＣ＝“Ｈ”が出力され、セルアレイＡＲＲＡＹ０が非選択となり、次のセルアレイＡＲＲＡＹ１が選択状態になる（時刻ｔ１６）。以下、セルアレイＡＲＲＡＹ１について同様の検索とベリファイ動作が行われる。図９の例では、アレイＡＲＲＡＹ１では、選択ブロックがあるか否かを見る検索で選択ブロックが検知されない。従ってこの時点で全ての消去動作が終了する。
【００５３】
この実施の形態は、複数の消去選択ブロックが複数のセルアレイに分散せず、あるセルアレイに集中的に存在するような場合に特に有効である。選択ブロックがない方のセルアレイについて、アドレスを更新しながら検索ベリファイを繰り返す無駄がなくなるからである。これにより、ベリファイまで含めた消去動作の時短縮が図られる。またこの効果は、セアレイの数が多いほど大きい。
【００５４】
［実施の形態３］
実施の形態３では、図８で説明した実施の形態２の動作フローと基本的に同じ動作フローを用いるが、選択ブロック検索ステップＳ２３が異なる。複数の消去ブロックについて一括消去を行う動作では、消去対象のブロックアドレスがアドレスレジスタ５に入力される。この実施の形態では、図１０に示すように、選択フラグ保持回路１０１を設けて、消去のブロックアドレス入力時にここに、セルアレイ毎に消去ブロックが存在することを示すアレイ選択フラグを記憶する。そして、選択ブロック検索のステップＳ２３では、セルアレイ内の消去選択フラグを一括して読み出すのではなく、アドレスレジスタ１０をカウントアップして、アレイ選択フラグ保持回路１０１のアレイ選択フラグとの一致検出を一致検出回路１０２により行い、セルアレイの選択があったか否を判定する。その他のシーケンスは、図８と同様である。
この実施の形態によっても、実施の形態２と同様にベリファイまで含めた消去動作の時間短縮が図られる。
【００５５】
［実施の形態４］
ここまでの実施の形態では、メモリセルアレイを構成する複数のセルアレイがウェル分離されている場合を説明したが、この発明はこれに限られない。この実施の形態４では、複数のセルアレイ領域が同じウェル内に形成されている場合を説明する。図１１は、この実施の形態４におけるメモリセルアレイ１とロウデコーダ２の構成を示す。
【００５６】
この実施の形態の場合、メモリセルアレイ１は、ウェルによる物理的な分離はされていないが、ブロックアドレスの上位アドレスによって複数のセルアレイ領域に分けられる。具体的に例えば、アドレスがａｒ０〜ａｒ２４からなる２５６Ｍｂのデバイスの場合を例にとる。このときメモリセルアレイ１は、アドレスａｒ１４〜ａｒ２４がブロックアドレスであるとして、その最上位アドレスａｒ２４の“Ｌ”，“Ｈ”により、図１１に示すように上セルアレイ領域１Ａと下セルアレイ領域１Ｂに分けることができる。ビット線はメモリセルアレイ１内の全ブロックにまたがって連続的に配設される。
【００５７】
この様にアドレスにより分けられた上下セルアレイ領域１Ａ，１Ｂには、データ消去後のブロック検索を上下セルアレイ領域１Ａ，１Ｂに対して同時並行的に行うために利用される共通バスＢＵＳ０，ＢＵＳ１が、各セルアレイ領域１Ａ，１Ｂの全ブロックにまたがって配設される。この共通バスＢＵＳ０，ＢＵＳ１は、実施の形態１の左右セルアレイ領域に配設された共通バスＢＵＳＬ，ＢＵＳＲに相当する。
【００５８】
ロウデコーダ２は、基本的に実施の形態１におけると同様であり、図４のように構成される。ロウデコーダ１の各ブロックデコード部ＲＤ０，ＲＤ１，…には、、消去フラグ保持回路としてのラッチ４１と、このラッチ４１の保持データと入力ブロックアドレス及びタイミング信号により制御されて、共通バスＢＵＳ０，ＢＵＳ１を選択的に放電させるための放電経路４４が設けられる。その具体的な構成は、図４に示した通りである。放電経路４４は、上セルアレイ領域１Ａでは共通バスＢＵＳ０に接続され、下セルアレイ領域１Ｂでは共通バスＢＵＳ１に接続される。
【００５９】
ブロック検索時にこれらの共通バスＢＵＳ０，ＢＵＳ１の“Ｈ”，“Ｌ”を監視するために、実施の形態１と同様に、共通バスＢＵＳ０，ＢＵＳ１に選択ブロック検知回路１２が設けられる。この選択ブロック検知回路１２は、図５と同様に構成されるものとし、その検索結果は、各セルアレイ領域毎に選択ブロックの有無を示す信号ＶＢＬＫＡｎ，ＶＢＬＫＢｎ（それぞれ実施の形態１におけるＶＢＬＫＬｎ，ＶＢＬＫＲｎに対応）として出力される。
【００６０】
この実施の形態においても、消去ブロックの検索以外の動作は、通常通り行われ、例えばデータ消去はブロックを単位としてマルチブロック消去ができる。消去ブロック検索が開始されると、最上位アドレスが多重選択され、ａｒ２４とその補の信号ａｒ２４ｎが同時に“Ｈ”になる。従って、アドレスａｒ０〜ａｒ２３により選択される各セルアレイ領域１Ａ，１Ｂの２つずつブロックの検索が同時並行的に行われる。このブロック検索の結果は、選択ブロック検知回路１２により検知出力される。その出力信号ＶＢＬＫＡ，ＶＢＬＫＢに基づいて、次に消去ベリファイが行われる。
【００６１】
図１２は、具体的にこの実施の形態でのデータ消去動作のフローである。その基本的な動作は、実施の形態１について説明した図６と同様であるので、図６と異なる点を説明する。選択ブロック検索では、実施の形態１での左右セルアレイ選択を判定するステップＳ４〜Ｓ６が、この実施の形態では上下セルアレイ選択を判定するステップＳ４〜Ｓ６となる。ステップＳ６で上下セルアレイ１領域Ａ，１Ｂが同時に選択されたことが判定された場合、ベリファイ動作は、上下セルアレイ１Ａ，１Ｂがビット線及びセンスアンプを共有するため、同時にはできないから、一方ずつ順次に行う。
【００６２】
まず、アドレスａｒ２４＝“Ｌ”のセルアレイ領域１Ａについてベリファイを行い（ステップＳ９１）、そのベリファイ判定をする（ステップＳ９２）。判定がＮＯであれば、ステップＳ１３に行く。判定がＹＥＳの場合には、アドレスａｒ２４＝“Ｈ”の下セルアレイ領域１Ｂについてベリファイを行う（ステップＳ９３）。以下、実施の形態１と同様である。
【００６３】
以上のようにこの実施の形態によれば、メモリセルアレイが単一ウェルに形成される場合にも、そのメモリセルアレイのアドレスにより分けられる複数のセルアレイ領域にそれぞれブロック検索のための共通バスを配設すれば、ブロック検索を複数セルアレイ領域に同時並行的に行うことができ、データ消去動作の高速化を図ることができる。
【００６４】
図１３は、図１１に示す選択ブロック検知回路１２の各共通バス毎の検知回路１２ａ，１２ｂに対して、各セルアレイ領域１Ａ，１Ｂ内の選択ブロックの存在を示すフラグを保持するレジスタ１２２ａ，１２２ｂを設けた例を示している。このようにフラグレジスタ１２２ａ，１２２ｂを設けると、更に効果的なブロック検索が可能になる。即ち、マルチブロック消去では、連続したブロックを消去することが多いため、いずれか一方のセルアレイ領域に消去ブロックが集中する場合が多い。このような場合、消去選択ブロックをロウデコーダにセットする際に、そのブロックを含むセルアレイ領域に対応するフラグレジスタ１２２ａ，１２２ｂの一方にフラグ＝“１”をセットする。この様にすれば、消去ブロックの検索は、フラグ＝“１”が保持されている側のセルアレイ領域だけを対象にすればよい。これにより、無駄なブロック検索が要らなくなり、一層の高速化と消費電力削減が図られる。
【００６５】
この発明は、上記実施の形態に限られない。例えば、複数の消去ブロックを一括して消去できるＥＥＰＲＯＭであれば、ＮＡＮＤ型に限らず、ＮＯＲ型、ＤＩＮＯＲ型、ＡＮＤ型その他のものにも同様にこの発明を適用することができる。
【００６６】
【発明の効果】
以上述べたようにこの発明によれば、データ消去後のベリファイ動作のための選択ブロック検索に要する時間を短縮し、全体のデータ消去に要する時間を短縮することを可能としたＥＥＰＲＯＭを提供することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態によるＮＡＮＤ型ＥＥＰＲＯＭの構成を示す図である。
【図２】同実施の形態におけるメモリセルアレイの等価回路構成を示す図である。
【図３】同実施の形態におけるデータ消去の電位関係を示す図である。
【図４】同実施の形態におけるロウデコーダの構成を示す図である。
【図５】同実施の形態における選択ブロック検知回路の構成を示す図である。
【図６】同実施の形態におけるデータ消去の動作フローを示す図である。
【図７Ａ】同実施の形態におけるデータ消去のタイミング図である。
【図７Ｂ】同実施の形態におけるデータ消去のタイミング図（続き）である。
【図８】別の実施の形態によるデータ消去の動作フローを示す図である。
【図９Ａ】同実施の形態におけるデータ消去のタイミング図（上半分）である。
【図９Ｂ】同実施の形態におけるデータ消去のタイミング図（下半分）である。
【図１０】別の実施の形態におけるアレイ選択フラグ保持回路部の構成を示す図である。
【図１１】別の実施の形態によるメモリセルアレイとロウデコーダ部の構成を示す図である。
【図１２】同実施の形態でのデータ消去の動作フローを示す図である。
【図１３】同実施の形態での選択ブロック検知回路の好ましい構成例を示す図である。
【符号の説明】
１…メモリセルアレイ、１Ｌ…左セルアレイ、１Ｒ…右セルアレイ、２Ｌ，２Ｒ…ロウデコーダ、３Ｌ，３Ｒ…センスアンプ、４…コマンドレジスタ、５…アドレスレジスタ、６…読み出し制御回路、７…書き込み制御回路、８…消去制御回路、９…ベリファイ判定回路、１０…ワード線ドライバ、１１Ｌ，１１Ｒ…アレイ選択フラグ保持回路、１２…選択ブロック検知回路。４１…ラッチ（消去フラグ保持回路）、４４…放電経路。
【発明の属する技術分野】
この発明は、電気的書き換え可能で且つ、ブロック単位で一括消去を可能とした不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係り、特にデータ消去シーケンスの改良に関する。
【０００２】
【従来の技術】
ＮＡＮＤ型ＥＥＰＲＯＭにおいては、メモリセルアレイの一乃至複数のブロックを選択して一括消去を可能とする機能を持つものが一般的である（例えば、特許第２６６７６１７号公報参照）。またこの一括消去可能なＥＥＰＲＯＭでは、データ消去されたブロックのメモリセルが十分消去されているかどうかを判定する消去ベリファイ読み出しを行い、消去が不十分であれば再度その選択ブロックを消去するという機能を持つ。この機能は、チップ内部のシーケンサにより自動的に行われる。
【０００３】
具体的にこの種のＥＥＰＲＯＭのデータ消去を行う場合、ユーザーシステムは、ＥＥＰＲＯＭチップに対して、複数の消去対象の選択ブロックのアドレスと消去実行コマンドを入力する。チップ側はこれによりデータ消去が起動され、その後ベリファイ動作を含めたデータ消去の一連の動作が終了するまで、ビジー信号を出す。ユーザシステム側はその間、チップに対してアクセス不可能であり、消去動作が終了するまで、待ち時間となる。
【０００４】
具体的なデータ消去の動作は、例えばメモリセルアレイが形成されたｐ型ウェルに昇圧された消去電圧を印加し、選択ブロックの全ワード線に０Ｖを与え、非選択ブロックのワード線はフローティングとすることで行われる。このとき選択ブロックのメモリセルでは、浮遊ゲートの電子が基板側に放出され、データが一括消去される。非選択ブロックではワード線は容量結合により電位上昇して、データ消去されない。
【０００５】
内部タイマにより規定の消去時間が経過すると、消去動作が終了し、セルアレイの消去電圧は放電される。この後、ベリファイ動作を行うため、選択ブロックを検索する動作が行われる。即ち、アドレスをインクリメントしながら消去選択ブロックの検索動作を繰り返し、データ消去時に選択されたブロックが検索された場合のみ、その選択ブロックについてベリファイ読み出しが行われる。ベリファイ読み出しの結果、消去が十分と判定された場合には検索動作が続行され、消去アドレスが最終アドレスに達するまで続けられる。最終アドレスに達すると、全体のデータ消去動作が終了する。ベリファイ動作の結果、消去が不十分と判定された場合には、再消去が行われ、再度選択ブロックの検索とベリファイが繰り返される。
【０００６】
【発明が解決しようとする課題】
ところでＥＥＰＲＯＭは、大容量化に伴い、メモリセルアレイが複数のセルアレイ領域に分割される場合が多くなっている。複数のセルアレイ領域は通常、異なるウェルに形成される。この場合にも、データ消去は、複数のセルアレイ領域にまたがって、それらの中の任意のブロックを選択して一括消去することができる。しかし、上述した従来のデータ消去のシーケンスでは、消去ベリファイのための検索動作に大きな時間がかかることが問題になる。選択消去されたブロックのベリファイ動作のために、アドレスレジスタのアドレスをインクリメントしながら、最終アドレスに達するまで検索動作を繰り返すことになるからである。具体的に、メモリセルアレイが二つのセルアレイ領域に分けられ、各セルアレイがそれぞれが１０２４個のブロックを持つ場合、合計２０４８回の検索動作が必要になる。
【０００７】
チップ外部から見た全体のデータ消去動作時間は、消去パルスが印加される正味の消去時間と、選択ブロックの検索動作の時間、及びベリファイ読み出しに要する時間の和である。検索動作１回当たりの時間は、数百ｎｓ程度であるので、全消去ブロックを検索するのに要する時間は、１ｍｓ近くになる。正味のデータ消去に要する時間は１ｍｓから２ｍｓであるから、検索動作の時間が全体の消去時間に占める割合が数１０％に達する。この問題は、ＥＥＰＲＯＭの更なる大容量化により一層顕著になる。
【０００８】
この発明は、データ消去後のベリファイ動作のための選択ブロック検索に要する時間を短縮し、もって全体のデータ消去に要する時間を短縮することを可能としたＥＥＰＲＯＭを提供することを目的としている。
【０００９】
【課題を解決するための手段】
この発明に係る不揮発性半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルが配列され、複数個ずつのブロックを含む複数のセルアレイ領域に分けられたメモリセルアレイと、このメモリセルアレイの一乃至複数のブロックを選択して同時にデータ消去するデータ消去手段と、前記メモリセルアレイのブロック毎に設けられて、データ消去の際に選択されたブロックについて消去フラグを保持する消去フラグ保持手段と、消去されたブロックのメモリセルの消去状態を確認するための消去ベリファイを行い、消去が不十分のブロックのデータ消去を繰り返す消去ベリファイ手段と、消去ベリファイを前記複数のセルアレイ領域の消去されたブロックに対して同時に並行して行うために、前記消去フラグ保持手段に保持された消去フラグを前記複数のセルアレイについて同時に且つブロック毎に順次読み出してブロック検索を行う検索手段とを有することを特徴とする。
【００１０】
この発明に係る不揮発性半導体記憶装置はまた、電気的書き換え可能な不揮発性メモリセルが配列され、複数個ずつのブロックを含む複数のセルアレイ領域に分けられたメモリセルアレイと、このメモリセルアレイの一乃至複数のブロックを選択して同時にデータ消去するデータ消去手段と、前記メモリセルアレイのブロック毎に設けられて、データ消去の際に選択されたブロックについて消去フラグを保持する消去フラグ保持手段と、消去されたブロックのメモリセルの消去状態を確認するための消去ベリファイを行い、消去が不十分のブロックのデータ消去を繰り返す消去ベリファイ手段と、消去ベリファイを前記各セルアレイ領域毎に行うために、前記消去フラグ保持手段に保持された消去フラグを前記複数のセルアレイ領域について順次に且つ各セルアレイ領域について一括して読み出して消去されたブロックの存在を判定し、消去されたブロックが存在するセルアレイ領域について前記消去フラグをブロック毎に順次読み出してブロック検索を行う検索手段とを有することを特徴とする。
【００１１】
この発明に係る不揮発性半導体記憶装置は更に、電気的書き換え可能な不揮発性メモリセルが配列され、複数個ずつのブロックを含む複数のセルアレイ領域に分けられたメモリセルアレイと、このメモリセルアレイの一乃至複数のブロックを選択して同時にデータ消去するデータ消去手段と、前記メモリセルアレイのブロック毎に設けられて、データ消去の際に選択されたブロックについて消去フラグを保持する消去フラグ保持手段と、データ消去時に入力されたアドレスに基づいて選択されたブロックのアレイ選択フラグを保持するアレイ選択フラグ保持手段と、消去されたブロックのメモリセルの消去状態を確認するための消去ベリファイを行い、消去が不十分のブロックのデータ消去を繰り返す消去ベリファイ手段と、消去ベリファイを前記各セルアレイ領域毎に行うために、前記アレイ選択フラグ保持手段に保持されたアレイ選択フラグが消去選択ブロックの存在を示すセルアレイ領域について前記消去フラグをブロック毎に順次読み出してブロック検索を行う検索手段とを有することを特徴とする。
【００１２】
この発明において具体的には、消去時に選択されたブロックをベリファイ時に検索するために、メモリセルアレイの各セルアレイ領域毎には、ブロック選択を検出するためのセンスノードとなる共通バスが配設される。そして、この共通バスの電位を監視することにより、検索手段によるブロック検索時にブロックが選択されているか否かを検知する選択ブロック検知回路が設けられる。
またこの場合、共通バスの電位は、具体的には、各セルアレイ領域のブロック毎に、消去フラグ保持手段の保持データとブロックアドレス及びタイミング制御信号により制御され、データ消去時に選択されたブロックにおいて共通バスを放電する放電経路を備えて、この放電経路のオンオフにより決定されるようにする。
【００１３】
この発明はまた、電気的書き換え可能な不揮発性メモリセルが配列され、複数個ずつのブロックを含む複数のセルアレイ領域に分けられたメモリセルアレイを有する不揮発性半導体記憶装置のデータ消去制御方法であって、前記メモリセルアレイの一乃至複数のブロックを選択し、選択されたブロック毎に消去フラグを保持して、選択されたブロックについて同時にデータ消去するステップと、前記複数のセルアレイ領域に対して同時並行的に、前記消去フラグを順次読み出すことにより消去されたブロックを検索するステップと、消去されたブロックが検索されたときにそのブロックについて、そのブロックが複数のセルアレイ領域に属する場合には複数のセルアレイに対して同時並行的にベリファイ読み出しを行い、消去不十分と判定された場合に再消去を行うステップとを有することを特徴とする。
【００１４】
この発明は更に、電気的書き換え可能な不揮発性メモリセルが配列され、複数個ずつのブロックを含む複数のセルアレイ領域に分けられたメモリセルアレイを有する不揮発性半導体記憶装置のデータ消去制御方法であって、前記メモリセルアレイの一乃至複数のブロックを選択し、選択されたブロック毎に消去フラグを保持して、選択されたブロックについて同時にデータ消去するステップと、前記複数のセルアレイ領域について順次に、且つ各セルアレイ領域内について一括して前記消去フラグを読み出すことにより消去されたブロックがあるセルアレイを検出するステップと、消去されたブロックがあるセルアレイ領域に対して消去されたブロックを順次検索してベリファイ読み出しを行い、消去不十分と判定された場合に再消去を行うステップとを有することを特徴とする。
【００１５】
この発明によると、従来のようにデータ一括消去後のベリファイのための検索を、全アドレスをインクリメントして消去されたブロックを順次検出していく方式に比べて、複数のセルアレイに対して同時並行的に検索することにより、ブロック検索の時間が短縮される。また、ベリファイ動作のためのブロック検索に先立って、セルアレイ毎に、消去時に選択されたブロックがあるか否かを消去フラグの同時読み出しにより判定し、消去されたブロックがあるセルアレイについてブロック検索とベリファイを行うようにすることで、やはりブロック検索に要する時間を短縮することができる。
【００１６】
なおこの発明において、メモリセルアレイの中のブロック検索を同時並行的に行う複数のセルアレイ領域は、例えばウェルにより互いに分離されているものとする。この場合、複数のセルアレイ領域毎にロウデコーダ、カラムデコーダ及びセンスアンプが設けられるから、ブロック検索後のベリファイ読出し動作も、複数のセルアレイ領域について並行的に行うことができる。またこの発明は、メモリセルアレイの複数のセルアレイ領域が一つのウェルに形成されて物理的に分離されず、アドレスの割り当てのみにより区画されるものであってもよい。この場合、複数のセルアレイ領域にまたがってビット線が連続的に配設され、共通のセンスアンプが用いられるとすると、ブロック検索後のベリファイ読出し動作は、複数のセルアレイ領域毎に順次行うことになる。
この発明に係る不揮発性半導体記憶装置の一態様は、電気的書き換え可能な不揮発性メモリセルが配列され、複数個ずつのブロックを含む複数のセルアレイ領域に分けられたメモリセルアレイと、前記メモリセルアレイの前記ブロックの一乃至複数を選択して、消去される消去ブロックとして選択されたブロックのデータを一括消去するデータ消去手段と、前記メモリセルアレイの前記ブロックのそれぞれに備えられ、前記ブロックが前記消去ブロックの一つかを示す消去情報を保持する消去情報保持手段と、前記複数のセルアレイ領域のそれぞれの前記消去情報保持手段により保持される前記消去情報を順次読み出して、各前記ブロックについて前記消去ブロックか検知するための検索手段と、を有し、前記検索手段は、前記検索手段が前記消去情報保持手段から前記消去情報を読み出すとき、前記セルアレイ領域のそれぞれについて同時にブロック毎に前記消去情報を読み出し、さらに、前記検索手段により検知された前記消去ブロックに関して前記メモリセルの消去状態を確認するための消去ベリファイを実行し、消去が不十分な前記消去ブロックについてデータ消去を繰り返す消去ベリファイ手段を有し、前記消去ベリファイ手段は、前記検索手段により同じタイミングで読み出された前記消去情報を基にして検知された前記消去ブロックについて同時並行に消去ベリファイを実行することを特徴とする。
この発明に係る不揮発性半導体記憶装置の他の態様は、電気的書き換え可能な不揮発性メモリセルが配列され、複数個ずつのブロックを含む複数のセルアレイ領域に分けられたメモリセルアレイと、前記メモリセルアレイの前記ブロックの一乃至複数を選択して、消去される消去ブロックとして選択されたブロックのデータを一括消去するデータ消去手段と、前記メモリセルアレイの前記ブロックのそれぞれに備えられ、前記ブロックが前記消去ブロックの一つかを示す消去情報を保持する消去情報保持手段と、前記複数のセルアレイ領域のそれぞれの前記消去情報保持手段により保持される前記消去情報を前記複数のセルアレイ領域について順次に且つ各セルアレイ領域について一括して読み出して、前記セルアレイ領域のそれぞれについて前記消去ブロックが存在するかどうかを検知する検知手段と、前記検知手段により検知された前記消去ブロックが存在する前記セルアレイ領域の前記消去ブロックに関して前記メモリセルの消去状態を確認するための消去ベリファイを実行し、各前記ブロックの前記消去情報を順次読み出すことにより前記消去ブロックに関して消去ベリファイが実行され、消去が不十分な前記消去ブロックについてデータ消去を繰り返す消去ベリファイ手段と、を有することを特徴とする。
この発明に係る不揮発性半導体記憶装置のさらに他の態様は、電気的書き換え可能な不揮発性メモリセルが配列され、複数個ずつのブロックを含む複数のセルアレイ領域に分けられたメモリセルアレイと、前記メモリセルアレイの前記ブロックの一乃至複数を選択して、消去される消去ブロックとして選択されたブロックのデータを一括消去するデータ消去手段と、データ消去時に前記ブロックが選択されたことを示すセルアレイ消去情報を前記セルアレイ領域のそれぞれについて保持する消去情報保持手段と、前記消去情報保持手段から前記セルアレイ消去情報を読み出して、前記セルアレイ領域のそれぞれについて少なくとも一つの前記消去ブロックが存在するかどうかを検知する検知手段と、前記検知手段により検知された前記消去ブロックが存在する前記セルアレイ領域の前記消去ブロックに関して前記メモリセルの消去状態を確認するための消去ベリファイを実行し、各前記ブロックの前記セルアレイ消去情報を順次読み出すことにより前記消去ブロックに関して消去ベリファイが実行され、消去が不十分な前記消去ブロックについてデータ消去を繰り返す消去ベリファイ手段と、を有することを特徴とする。
この発明に係るデータ消去制御方法の一態様は、電気的書き換え可能な不揮発性メモリセルが配列され、複数個ずつのブロックを含む複数のセルアレイ領域に分けられたメモリセルアレイを有する不揮発性半導体記憶装置のデータ消去制御方法であって、前記メモリセルアレイの前記ブロックの一乃至複数を選択して、消去される消去ブロックとして選択されたブロックのデータを一括消去するステップと、前記メモリセルアレイの前記ブロックのそれぞれに備えられ、前記ブロックが前記消去ブロックの一つかを示す消去情報を保持する消去情報保持手段の前記消去情報を保持するステップと、前記複数のセルアレイ領域のそれぞれの前記消去情報保持手段により保持される前記消去情報を順次読み出して、各前記ブロックについて前記消去ブロックか検索するステップと、を有し、前記検索ステップは、前記消去情報保持手段から前記消去情報を読み出すとき、前記セルアレイ領域のそれぞれについて同時にブロック毎に前記消去情報を前記複数のセルアレイ領域について順次に且つ各セルアレイ領域について一括して読み出し、さらに、前記検索ステップにより検知された前記消去ブロックに関して前記メモリセルの消去状態を確認するための消去ベリファイを実行し、消去が不十分な前記消去ブロックについてデータ消去を繰り返す消去ベリファイステップを有し、前記消去ベリファイステップは、前記検索ステップにより同じタイミングで読み出された前記消去情報を基にして検知された前記消去ブロックについて同時並行に消去ベリファイを実行することを特徴とする。
この発明に係るデータ消去制御方法の他の態様は、電気的書き換え可能な不揮発性メモリセルが配列され、複数個ずつのブロックを含む複数のセルアレイ領域に分けられたメモリセルアレイを有する不揮発性半導体記憶装置のデータ消去制御方法であって、前記メモリセルアレイの前記ブロックの一乃至複数を選択して、消去される消去ブロックとして選択されたブロックのデータを一括消去するステップと、前記メモリセルアレイの前記ブロックのそれぞれに備えられ、前記ブロックが前記消去ブロックの一つかを示す消去情報を保持する消去情報保持手段の前記消去情報を保持するステップと、前記複数のセルアレイ領域のそれぞれの前記消去情報保持手段により保持される前記消去情報を読み出して、前記セルアレイ領域のそれぞれについて前記消去ブロックが存在するかどうかを検知するステップと、前記検知ステップにより検知された前記消去ブロックが存在する前記セルアレイ領域の前記消去ブロックに関して前記メモリセルの消去状態を確認するための消去ベリファイを実行し、各前記ブロックの前記セルアレイ消去情報を順次読み出すことにより前記消去ブロックに関して消去ベリファイが実行され、消去が不十分な前記消去ブロックについてデータ消去を繰り返す消去ベリファイステップと、を有することを特徴とする。
この発明に係るデータ消去制御方法のさらに他の態様は、電気的書き換え可能な不揮発性メモリセルが配列され、複数個ずつのブロックを含む複数のセルアレイ領域に分けられたメモリセルアレイを有する不揮発性半導体記憶装置のデータ消去制御方法であって、前記メモリセルアレイの前記ブロックの一乃至複数を選択して、消去される消去ブロックとして選択されたブロックのデータを一括消去するステップと、データ消去時に前記ブロックが選択されたことを示すセルアレイ消去情報を、前記セルアレイ領域のそれぞれの消去情報保持手段で保持するステップと、前記消去情報保持手段から前記セルアレイ消去情報を読み出して、前記セルアレイ領域のそれぞれについて少なくとも一つの前記消去ブロックが存在するかどうかを検知するステップと、前記検知ステップにより検知された前記消去ブロックが存在する前記セルアレイ領域の前記消去ブロックに関して前記メモリセルの消去状態を確認するための消去ベリファイを実行し、各前記ブロックの前記消去情報を順次読み出すことにより前記消去ブロックに関して消去ベリファイが実行され、消去が不十分な前記消去ブロックについてデータ消去を繰り返す消去ベリファイステップと、を有することを特徴とする。
【００１７】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
［実施の形態１］
図１は、実施の形態１による一括消去型のＮＡＮＤ型ＥＥＰＲＯＭ（フラッシュメモリ）のブロック構成を示す。メモリセルアレイ１はこの実施の形態では、左セルアレイ１Ｌと右セルアレイ１Ｒの二つに分割されている。各セルアレイ１Ｌ，１Ｒは、図２に示すように、複数の不揮発性メモリセルＭＣが直列接続されたＮＡＮＤセルにより構成されている。
【００１８】
ＮＡＮＤセルは、その一端が選択ゲート線ＳＧＤにより駆動される選択ゲートトランジスタＳ１を介してビット線ＢＬに接続され、他端が選択ゲート線ＳＧＳにより駆動される選択ゲートトランジスタＳ２を介して共通ソース線に接続されている。ＮＡＮＤセルの範囲、図２の例では８本のワード線ＷＬ０〜ＷＬ７の範囲がデータ消去の単位となるブロックＢ０，Ｂ１，…となる。図１の例では、各セルアレイ１Ｌ，１Ｒが１０２４ブロックからなる場合を示している。
なお、各セルアレイ１Ｌ，１Ｒは別々のｐ型ウェルに形成されている。
【００１９】
各セルアレイ１Ｌ，１Ｒには、ワード線を選択駆動するロウデコーダ２Ｌ，２Ｒが設けられ、また読み出しデータをセンスし書き込みデータをラッチするセンスアンプ３Ｌ，３Ｒが設けられている。コマンドレジスタ４は、外部からのデータ読み出し、書き込み、消去等を指示するコマンドを取り込みこれをデコードする。アドレスレジスタ／カウンタ５は、外部アドレスを取り込む。読み出し制御回路６、書き込み制御回路７及び消去制御回路８はそれぞれ、コマンドレジスタ４に取り込まれたコマンドと、アドレスレジスタ５に取り込まれたアドレスに基づいて、データ読み出し、書き込み及び消去の制御を行う。
【００２０】
ワード線ドライバ１０は、ロウデコーダ２Ｌ，２Ｒにより選択されたワード線に対して、データの読み出し、書き込み及び消去に応じて必要なワード線駆動電圧を供給する。データ書き込み時には、図示しない昇圧回路により発生される昇圧された書き込み電圧ＶＰがワード線に与えられる。またデータ消去時には、図３に示すように、昇圧された消去電圧ＶＥがセルアレイのｐ型ウェルに与えられ、選択ブロック（図３の場合、Ｂ１）のワード線には０Ｖが与えられ、非選択ブロックのワード線はフローティングとされる。
【００２１】
アレイ選択フラグ保持回路１１Ｌ，１１Ｒは、消去コマンドＡＢＥが入力されたときに、左右セルアレイ１Ｌ，１Ｒ共に選択であることを示す選択フラグＬＥＦＴ＝“Ｈ”、ＲＩＧＨＴ＝“Ｈ”を保持する。具体的に、左右セルアレイ１Ｌ，１Ｒは、アドレスａｒ０〜ａｒｎのうち、最上位アドレスａｒｎの“Ｈ”，“Ｌ”により決まるとすると、選択フラグＬＥＦＴ，ＲＩＧＨＴはａｒｎとその補の信号／ａｒｎのオア論理データとして、消去時にＬＥＦＴ＝“Ｈ”、ＲＩＧＨＴ＝“Ｈ”が保持される。この選択フラグＬＥＦＴ，ＲＩＧＨＴは、消去後のベリファイ動作における検索時、消去制御回路８からブロック毎に出力される、そのブロックが所属するセルアレイが非選択であることを示す信号ＵＮＳＥＬＬ，ＵＮＳＥＬＲによって、非選択セルアレイについては“Ｌ”とされる。
【００２２】
選択ブロック検知回路１２は、各セルアレイ１Ｌ，１Ｒのブロック毎の選択、非選択を、各セルアレイ１Ｌ，１Ｒ内に配設された共通バスＢＵＳＬ，ＢＵＳＲを監視して検知する回路である。共通バスＢＵＳＬ，ＢＵＳＲは、各セルアレイ１Ｌ，１Ｒ内にそれぞれの全ブロックに対して共通に配設され、データ消去のブロック選択情報に基づいてその後のベリファイのための選択ブロック検索においてセンスノードとなる信号線である。選択ブロック検知回路１２は、データ消去後の選択ブロック検索時にこれらの共通バスＢＵＳＬ，ＢＵＳＲを監視して、それぞれのセルアレイ１Ｌ，１Ｒの中のブロックの選択、非選択状態を示す信号ＶＢＬＫＬｎ，ＶＢＬＫＲｎを出力する。具体的に、これらの信号ＶＢＬＫＬｎ，ＶＢＬＫＲｎが“Ｈ”のとき、対応ブロックはベリファイ・ディセーブルであることを示す。
【００２３】
図４は、ワード線を選択駆動するロウデコーダ２Ｌ，２Ｒのブロック選択デコーダＲＤｉの構成を示している。ブロックデコード部４０は、ＮＡＮＤゲートＧ１とインバータＩ１により、ロウデコーダ活性化信号ＲＤＥＣＬ／Ｒとプリデコード出力ＰＲＥＤＥＣｉの一致検出を行う。ブロックが選択されるとこのＮＡＮＤゲートＧ１の出力が“Ｌ”となる。インバータＩ２ａ，Ｉ２ｂを逆並列に接続してなるラッチ４１は、データ消去時にそのブロックが選択状態されたことを示す消去フラグを保持するための消去フラグ保持回路である。即ち、ブロック消去を行う前にチップ外部よりアドレスが入力されることにより、選択ブロックについてはラッチ４１のノードＮ１が“Ｈ”になり、これがデータ消去の全期間を通して保持される。
【００２４】
ラッチ４１のノードＮ１により制御されるＮＭＯＳトランジスタＱＮ４、タイミング制御信号ＥＢＳＥＮ１が入るＮＭＯＳトランジスタＱＮ５、及びデコード部４０の出力が入るＮＭＯＳトランジスタＱＮ６の部分は、共通バスＢＵＳＬ／Ｒの放電経路４４を構成している。共通バスＢＵＳＬ，ＢＵＳＲは前述のように各セルアレイ領域に共通に配設され、ベリファイ動作においてデータ消去時にそのブロックが選択されたか否かを検出するためのセンスノードとなっている。この共通バスＢＵＳＬ，ＢＵＳＲは、図１に示すように選択ブロック検知回路１２につながる。ブロックが選択され、タイミング制御信号ＥＢＳＥＮ１が“Ｈ”になると、ＮＭＯＳトランジスタＱＮ４〜ＱＮ６がオンして、放電経路４４は共通バスＢＵＳＬ，Ｒを放電することになる。
【００２５】
ラッチ４１のノードＮ１は、クロックトインバータＩ１１、インバータＩ５、ＤタイプＮＭＯＳトランジスタＱＮ１０，ＱＮ１１を介して駆動電圧転送端子ＴＲに接続される。一方、インバータＩ１の出力は、別のクロックトインバータＩ１２を介した後、インバータＩ５、トランジスタＱＮ１０，ＱＮ１１を介して端子ＴＲに接続される。これら二つの経路のクロックトインバータＩ１１，Ｉ１２は、データ消去時とそれ以外の動作時とで相補的にオンとなるように、活性化信号ＬＥＮ，ＬＥＮｎにより制御される。即ち、データ消去時には、クロックトインバータＩ１１がオンとなり、ラッチ４１の“Ｈ”出力が転送端子ＴＲに転送される。トランジスタＱＮ１０，ＱＮ１１はＤタイプであるため、インバータＩ５の出力ＲＤＥＣＩの“Ｈ”（＝ＶCC）が電位低下することなく、端子ＴＲに転送される。
【００２６】
転送スイッチ回路４２は、データ読み出し及び書込み（ベリファイを含む）のときに動作し、図示しない昇圧回路で昇圧された駆動電圧（或いは電源電圧）ＶＤＲＥＣを端子ＴＲに転送するものである。即ち、ブロックが選択されているとき、インバータＩ５の出力ＲＤＥＣＩが“Ｈ”になり、これがＮＡＮＤゲートＧ２に入る。ＮＡＮＤゲートＧ２のもう一つの入力端子には交流信号ＯＳＣが入る。従って、ブロックが選択されているとき、交流信号がＮＡＮＤゲートＧ２を通って、転送スイッチ回路４２に供給される。これにより、転送スイッチ回路４２はチャージポンプ作用によって、端子ＴＲにＶＲＤＥＣ＋α（α：ＮＭＯＳトランジスタＱＮ９のしきい値電圧）なる電圧を転送する。この端子ＴＲに転送された駆動電圧により、ワード線ドライブ段４３のトランジスタがオン駆動される。これにより、ワード線制御端子ＣＧ０〜ＣＧ７、選択ゲート端子ＳＧＤ，ＳＧＳに与えられる必要な駆動電圧が電位低下することなく、ワード線ＷＬ及び選択ゲート線ＳＧＤ１，ＳＧＤ２に与えられることになる。
【００２７】
図５は、図１に示す選択ブロック検知回路１２の構成を示している。選択ブロック検知回路１２は、各セルアレイ１Ｌ，１Ｒ毎に設けられた同じ構成の検知回路１２Ｌ，１２Ｒを有する。これらの検知回路１２Ｌ，１２Ｒは、セルアレイの各ブロックの共通バスＢＵＳＬ，ＢＵＳＲの放電の有無を検知するＮＭＯＳトランジスタＱＮ２２、及びその検知結果を保持するラッチ５１を有する。各検知回路１２Ｌ，１２Ｒは、データ消去時に消去制御回路８から発生されて検索ループ毎に順次“Ｈ”になるタイミング制御信号ＥＢＳＥＮ０，ＥＢＳＥＮ１，ＥＢＳＥＮ２及び、各ループ毎の最終タイミングで回路を非活性にするためのタイミング制御信号ＥＢＳＥＮＥｎにより制御される。
【００２８】
検索動作の開始を決めるタイミング制御信号ＥＢＳＥＮ０が“Ｈ”になる前、ＰＭＯＳトランジスタＱＰ２１がオンであり、共通バスＢＵＳＬ，ＢＵＳＲは“Ｈ”（＝ＶCC）に充電されている。このときＮＭＯＳトランジスタＱＮ２２はオンである。検索動作の間、制御信号ＥＢＳＥＮＥｎ＝“Ｈ”である。各検索ループで最初にタイミング信号ＥＢＳＥＮ０が“Ｈ”になると、ＰＭＯＳトランジスタＱＰ２１がオフになって、共通バスＢＵＳＬ，ＢＵＳＲの充電動作は停止する。同時に、ＮＯＲゲートＧ１２の出力が“Ｈ”となり、ＮＭＯＳトランジスタＱＮ２３がオンして、ラッチ５１のノードＮ３が“Ｌ”（＝ＶSS）にリセットされる。
【００２９】
次にタイミング制御信号ＥＢＳＥＮ２が“Ｈ”になることにより、ＮＡＮＤゲートＧ１１の出力が“Ｌ”、従ってＮＭＯＳトランジスタＱＮ２１がオンになる。これにより、共通バスＢＵＳＬ，ＢＵＳＲが放電されているか否かに応じて、ラッチ５１のデータが決まる。即ち、そのブロックが非選択であれば、共通バスＢＵＳＬ又はＢＵＳＲは“Ｈ”を保ち、ＮＭＯＳトランジスタＱＮ２１，ＱＮ２２がともにオンして、ラッチ５１のノードＮ３が“Ｈ”となる。これにより、制御信号ＶＢＬＫＬｎ，ＶＢＬＫＲｎが共に“Ｈ”となり、これがブロックが非選択であることを示す。ブロックが選択であれば、ラッチ５１のノードＮ３は“Ｌ”を保持する。
【００３０】
二つの検知回路１２Ｌ，１２Ｒの出力は更に、ＮＡＮＤゲートＧ１３を持つ一致検出回路１２Ｓにより一致検出され、制御信号ＶＢＬＫＬｎ，ＶＢＬＫＲｎが共に“Ｈ”のときに、“Ｈ”となる制御信号ＶＢＬＫＳＵＭｎを出力する。即ち、制御信号ＶＢＬＫＳＵＭｎ＝“Ｈ”は、検索された両方のブロックが共に非選択であることを示す。
【００３１】
この実施の形態では、データ消去後のベリファイ動作における消去対象ブロックの検索を、左右のセルアレイ１Ｌ，１Ｒに対して同時並行的に行う。セルアレイ１Ｌ，１Ｒのアドレスａｒ０，ａｒ１，…，ａｒｎは、最上位アドレスａｒｎの“０”，“１”が左右セルアレイ１Ｌ，１Ｒを示し、それ以下のアドレスａｒ０，ａｒ１，…，ａｒｎ−１は左右に共通であり、最上位アドレスを除く下位アドレスにより左右セルアレイ１Ｌ，１Ｒの消去ブロックの検索を同時に並行的に行う。
【００３２】
図６は、この実施の形態でのデータ消去動作のフローを示している。まず、消去ブロックのアドレスをＢＬＯＣＫ＝０として初期化し（Ｓ１）、通常通りデータ消去を行う（Ｓ２）。即ち消去コマンドに基づいて、外部アドレスにより選択されたブロック単位で一括消去が行われる。所定の消去時間が経過した後、ベリファイ動作のための検索動作を行う（Ｓ３）。
【００３３】
最初のブロックＢＬＯＣＫ＝０について、消去時、左セルアレイ１Ｌのみが選択されたか否かを判定して（Ｓ４）、ＹＥＳであれば、左セルアレイ１Ｌについてベリファイ読み出しを行う（Ｓ７）。左セルアレイ１Ｌのみが選択されていない場合には、右セルアレイ１Ｒのみが選択されたか否かを判定し（Ｓ５）、ＹＥＳであれば、右セルアレイ１Ｒについてベリファイ読み出しを行う（Ｓ８）。
更に、ステップＳ４，Ｓ５の判定結果が共にＮＯであれば、左右セルアレイ１Ｌ，１Ｒが同時に選択されているか否かを判定し（Ｓ６）、ＹＥＳであれば左右セルアレイ１Ｌ，１Ｒについて同時にベリファイ読み出しを行う（Ｓ９）。
【００３４】
ブロックＢＬＯＣＫ＝０が左右セルアレイ１Ｌ，１Ｒのいずれにおいても非選択であれば、消去番地を更新し（Ｓ１２）、以下同様の検索を、最終番地（ブロックＢＬＯＣＫ＝１０２３）に達したことを判定するまで（Ｓ１１）、繰り返す。ベリファイ読み出しでは、消去が十分か否かを判定する（Ｓ１０）。ベリファイ読み出しの判定結果がＯＫであれば、ブロックを更新して、以下同様の検索とベリファイを行う。判定結果がＮＯであれば、設定されたループ数に達したことを判定するまで（Ｓ１３）、再消去とベリファイを繰り返す。一定のループ数に達してなお消去不十分であれば、消去失敗として終了する。
【００３５】
図７Ａ及び図７Ｂは、この実施の形態によるＥＥＰＲＯＭのデータ消去の動作タイミング図である。消去対象のブロック選択アドレスと消去実行のコマンドが入力されると、消去コマンドフラグＡＢＥが“Ｈ”になり、消去の動作が開始される（ｔ１）。即ち、消去ブロックのアドレスカウンタが初期化パルスＲＯＷＲＳＴにより初期化され、アドレスａｒ０，ａｒ１，…，ａｒｎは全て“Ｌ”になる。同時に、消去動作を制御する内部信号ＥＣＬＫ０が“Ｈ”となって消去動作が開始される。
【００３６】
この実施の形態の場合、消去コマンドが入力されると、二つのセルアレイ１Ｌ，１Ｒの選択フラグＬＥＦＴ，ＲＩＧＨＴが共に“Ｈ”となり、正味の消去動作とその後の消去ブロックの検索動作の間、二つのセルアレイが選択状態とされる。そして、制御信号ＬＥＮが“Ｈ”になり、図４のクロックトインバータＩ１１が活性となり、ラッチ４１の保持データにより、ＲＤＥＣＩが選択ブロックにつき“Ｈ”になる。消去時は、図４の信号ＢＳＴＯＮがＶCCであり、トランジスタＱＮ１０，ＱＮ１１を介して端子ＴＲにＶCCが転送される。一方、図１に示したワード線ドライバ１０により、図４の端子ＣＧ０〜７は０Ｖになるため、選択ブロックのワード線は０Ｖに制御され、その中のメモリセルが一括して消去される。
消去動作では二つのセルアレイ１Ｌ，１Ｒ中の選択された任意個数のブロックが一括消去される。所定の消去時間が経過すると、消去動作終了を示すタイミング信号ＥＲＣＶＥｎが発生され、消去動作が終了する（ｔ２）。
【００３７】
消去動作が終了すると、次にベリファイのための消去ブロックの検索動作に入る。この実施の形態の場合、二つのセルアレイ１Ｌ，１Ｒで選択フラグＬＥＦＴ，ＲＩＧＨＴが“Ｈ”であり、アドレスａｒ０〜ａｒｎ−１が同一である左右セルアレイ１Ｌ，１Ｒの二つの消去ブロックが同時に並行して検索される。一回の検索動作が終了すると、タイミング制御信号ＥＢＳＥＮｎに同期して発生されるインクリメント信号ＲＯＷＩＮＣによりアドレスは順次インクリメントされる。
【００３８】
検索の結果、二つのセルアレイの対応するブロックが共に非選択の場合には、タイミング制御信号ＥＢＳＥＮ２により、選択ブロック検知回路１２からの出力制御信号ＶＢＬＫＬｎ，ＶＢＬＫＲｎが共に“Ｈ”となり、これが消去制御回路８にラッチされる。この結果、ベリファイを行うことなく、引き続きアドレスを更新して検索が続けられる。図７Ａの例では、時刻ｔ２〜ｔ３までこの状態が続いていることを示している。
【００３９】
検索の結果、いずれかのセルアレイのブロックが選択状態であることが検知されると、非選択とされた方のセルアレイを非活性とするための制御信号ＵＮＳＥＬＬ，ＵＮＳＥＬＲのいずれかが“Ｈ”となる。図７Ａにおいて、ａｒ１＝“Ｈ”となるアドレスで（ｔ３）、左セルアレイ１Ｌのブロックのみが選択状態であり、共通バスＢＵＳＬが放電している。これにより、タイミング制御信号ＥＢＳＥＮＥｎの立ち下がり（ｔ４）に、右セルアレイ１Ｒを非活性とする信号ＵＮＳＥＬＲ＝“Ｈ”が発生し、その結果、右セルアレイ１Ｒの選択フラグがＲＩＧＨＴ＝“Ｌ”となり、この状態が続く図７Ｂに示す時刻ｔ５までの間、右セルアレイ１Ｒを非活性とする。その間、左セルアレイ１Ｌのブロックの非選択を示す制御信号ＶＢＬＫＬｎが立ち上がらず、左セルアレイ１Ｌでのみベリファイ動作が行われる。
【００４０】
図７Ｂの時刻ｔ５の後のアドレスでは、左右セルアレイ１Ｌ，１Ｒの二つの対応するブロックが同時に選択されていて、双方の共通バスＢＵＳＬ，ＢＵＳＲが放電している。これを受けて、タイミング信号ＥＢＳＥＮＥｎが立ち下がる時刻ｔ６では、制御信号ＶＢＬＫＬｎ，ＶＢＬＫＲｎが共に“Ｌ”、従って制御信号ＶＢＬＫＳＵＭｎも“Ｌ”（即ち選択状態）を保ち、選択フラグＬＥＦＴ，ＲＩＧＨＴともに“Ｈ”を保つ。また、制御信号ＵＮＳＥＬＬ，ＵＮＳＥＬＲは共に“Ｌ”を保ち、ベリファイ・イネーブルであることを示している。これにより、左右セルアレイ１Ｌ，１Ｒで選択ブロックでのベリファイ動作が並行して行われる。
以下、同様の検索とベリファイ動作が、アドレスａｒ０〜ａｒｎ−１が全て“Ｈ”になるまで、即ちこの実施の形態の場合、各セルアレイ１Ｌ，１Ｒでの１０２４個のブロックが選択されるまで繰り返される。
【００４１】
従来は、アドレスａｒ０〜ａｒｎの全てが“Ｈ”になるまで、消去ブロックの検索とベリファイを行って消去動作が終了する。これに対してこの実施の形態では、上述のように、最上位アドレスａｒｎの“Ｈ”，“Ｌ”で選択される左右セルアレイ１Ｌ，１Ｒに対して同時並行的に検索が行われ、アドレスａｒ０〜ａｒｎ−１が全て“Ｈ”になるまでの時間が検索の時間となるから、従来に比べて検索に要する時間は半分に短縮される。これにより、全体のデータ消去の時間を短縮することができる。また、左右セルアレイの対応するブロックが共に消去選択である場合には、これらに対して同時にベリファイ読み出しが行われる。これも、全体の消去時間の短縮につながる。
上の実施の形態では、セルアレイが二つの場合を説明した。しかし、二つに限らず、メモリセルアレイが任意の複数個のセルアレイ領域により構成される場合も、同様の手法で複数のセルアレイ領域に対して同時並行的に検索を行うことができ、同様の効果が得られる。特にセルアレイの数が増加すればするほど、検索に要する時間の短縮の効果は大きい。
【００４２】
［実施の形態２］
図８は、実施の形態２によるデータ消去のフローを示している。この実施の形態では、複数のセルアレイについて、アレイ単位でまず消去ブロックが存在するか否かの検索を先行させる。そして、消去選択ブロックが存在するセルアレイについてのみ、従来と同様に選択ブロックの検索とベリファイを行い、消去選択ブロックが存在しないセルアレイについては選択ブロックの検索動作を行わない。これにより、検索動作の時間短縮を図る。
【００４３】
図８に示すように、まず複数のセルアレイについて、セルアレイの番地をＡＲＲＡＹ＝０として初期化し（Ｓ２１）、データ消去を行う（Ｓ２２）。データ消去は、全セルアレイについて選択されたブロックの一括消去を行うことは、先の実施の形態と同じである。その後、ＡＲＲＡＹ＝０で示される最初のセルアレイについて、選択ブロックの検索を行う（Ｓ２３）。この選択ブロックの検索では、セルアレイ内の各ブロック毎にある図４のラッチ４１の保持された消去フラグを一括して読み出し、セルアレイ中に選択ブロックがあるか否かを判定する。そのセルアレイ内に選択ブロックがない場合には、判定ステップＳ２４でＮＯとなり、この場合セルアレイの番地を更新して（Ｓ２６）、同様のブロック検索を、最終セルアレイの検索が終わるまで（Ｓ２５）、繰り返す。
【００４４】
ステップＳ２４でセルアレイが選択されていることが判定されると、ブロック番地を初期化し（Ｓ２７）、そのセルアレイについて、ブロックアドレスをインクリメントしながら、ブロック検索とベリファイ動作を行う。即ち、選択ブロック検索を行い（Ｓ２８）、検索されたブロックが消去選択であるか否かを判定して（Ｓ２９）、ＹＥＳであればベリファイ読み出しを行う（Ｓ３０）。ブロックが非選択であれば、ブロック番地を更新し（Ｓ３５）、選択ブロック検索ステップＳ２８に戻る。全ブロックの検索の終了を判定すると（Ｓ３４）、ステップＳ２５に行く。
【００４５】
ベリファイ読み出しの結果、消去が十分か否かの判定がなされ（Ｓ３１）、判定結果がＹＥＳであれば、ブロック番地の更新を行って（Ｓ３５）、以下同様の検索とベリファイが繰り返される。ベリファイ判定がＮＯであれば、再消去を行い（Ｓ３３）、繰り返しベリファイ判定を行う。ベリファイ判定がＮＯであって、検索ループ数が設定された最大値まで達したことが判定されると（Ｓ３２）、消去失敗として終了する。
【００４６】
図９Ａ及び図９Ｂは、この実施の形態のデータ消去の動作タイミング図である。図の例では、セルアレイが二つである場合を示しており、ＡＲＲＡＹ０，ＡＲＲＡＹ１が先の実施の形態でアレイ選択フラグＬＥＦＴ，ＲＩＧＨＴに相当する。共通バスＢＵＳ０，ＢＵＳ１は、先の実施の形態の共通バスＢＵＳＬ，ＢＵＳＲに対応する。選択ブロック検知回路１２の構成も、基本的に先の実施の形態と同様である。但し、共通バスＢＵＳ０，ＢＵＳ１を充電制御するＰＭＯＳトランジスタＱＰ２１に入るタイミング制御信号として、先の実施の形態でのＥＢＳＥＮ０に代わって、これより遅く立ち上がるタイミング制御信号ＥＢＳＥＮ１ｄを用いる。その他の信号についても、先の実施の形態で左右を示した“Ｌ”，“Ｒ”に代わり、“０”，“１”が用いられている。
【００４７】
消去対象のブロックのアドレスと消去コマンドが入力されると、コマンドフラグＡＢＥが“Ｈ”になり、消去動作が開始される（ｔ１１）。まず、セルアレイのアドレスが初期化され、次に二つのセルアレイが選択されて消去される。この消去動作は先の実施の形態と同様であり、二つのセルアレイの全選択ブロックについて一括消去がなされる。
【００４８】
時刻ｔ１２で消去動作が終了する。その後、一方のセルアレイが非選択（ＡＲＲＡＹ１＝“Ｌ”）とされ、他方のセルアレイのみを選択状態（ＡＲＲＡＹ０＝“Ｈ”）に保ち、選択状態のセルアレイのなかに消去ブロックがあるか否かの検索を行う。そして、タイミング制御信号ＥＢＳＥＮ１が“Ｈ”になると、選択されたセルアレイの全消去ブロックにおいてロウデコーダが一括選択される。図４の回路では、プリデコード信号ＰＲＥＤＥＣｉが“Ｈ”、ロウデコード活性化信号ＲＤＥＣＬ（図９Ａでは、ＲＤＥＣ０と表示している）が“Ｈ”となる。これにより、ラッチ４１のノードＮ１が共通バスＢＵＳ０に接続される。この回路動作は、セルアレイＡＲＲＡＹ０の全消去ブロックについて同時に行われ、全ブロックの中の消去選択フラグの内容がワイヤド・オアの形で一括して共通バスＢＵＳ０に出力される。
【００４９】
次に、タイミング制御信号ＥＢＳＥＮ１に僅かに遅れて、タイミング制御信号ＥＢＳＥＮ１ｄが“Ｈ”になり、これにより図５に示す消去ブロック選択回路１２内の共通バスプリチャージ用のＰＭＯＳトランジスタＱＰ２１がオフになって、ブロック検出が行われる。即ち、先の実施の形態では、タイミング信号ＥＢＳＥＮ０の“Ｈ”により消去選択フラグの検出を行ったのに対し、この実施の形態ではセルアレイ中の消去選択フラグを一括選択した後、遅れて共通バスの充電用ＰＭＯＳトランジスタＱＰ２１をオフにしている。これは、セルアレイの消去選択フラグを一括選択するために、図４の放電経路４４のトランジスタＱＮ４〜ＱＮ６のチャネル容量により、選択ブロックがないにも拘わらず、共通バスの電位が低下する事態を防止するためである。
【００５０】
タイミング制御信号ＥＢＳＥＮ１ｄが“Ｈ”の間に共通バスＢＵＳ０が放電されれば、セルアレイＡＲＲＡＹ０のなかに消去選択ブロックの存在が検知されたことになる。図９の例では、タイミング制御信号ＥＢＳＥＮ１ｄが“Ｈ”となることにより、共通バスＢＵＳ０が電位低下しており、セルアレイＡＲＲＡＹ０に消去ブロックがあることを示している。消去ブロックがセルアレイに存在することが検知されると、今度はそのセルアレイ中で消去選択ブロックを検索する。これは従来と同様である。
【００５１】
即ち、ブロックのアドレスａｒ０〜ａｒｎ−１を初期化して全て“Ｌ”とした後、そのブロックアドレスをインクリメントして、個別の消去ブロックの選択フラグを読み出し、共通バスＢＵＳ０が放電する場合はそのブロックは選択であると見なす。図９の例では、時刻ｔ１４でａｒ０＝“Ｈ”、ａｒ１〜ａｒｎ−１＝“Ｌ”となるアドレスのブロックが選択であることが検知された場合を示している。このとき、このアドレスの消去選択ブロックについてベリファイ読み出しが行われる。
【００５２】
ベリファイ動作ではまず、チップ内部でデータ読み出し動作を制御するクロック信号ＲＣＬＫ０が“Ｈ”となる（時刻ｔ１４）。そしてベリファイ読み出しが終了すると、終了信号ＲＲＣＶＥｎが“Ｌ”となる（時刻ｔ１５）。ベリファイの結果、このアドレスの消去ブロックの消去が十分であると判定されたとする。この場合、更にブロックアドレスをインクリメントしながら、消去ブロックの検索動作が行われる。ブロックのアドレスがセルアレイの中の最終番地を示すと、セルアレイをインクリメントする信号ＡＲＲＡＹＩＮＣ＝“Ｈ”が出力され、セルアレイＡＲＲＡＹ０が非選択となり、次のセルアレイＡＲＲＡＹ１が選択状態になる（時刻ｔ１６）。以下、セルアレイＡＲＲＡＹ１について同様の検索とベリファイ動作が行われる。図９の例では、アレイＡＲＲＡＹ１では、選択ブロックがあるか否かを見る検索で選択ブロックが検知されない。従ってこの時点で全ての消去動作が終了する。
【００５３】
この実施の形態は、複数の消去選択ブロックが複数のセルアレイに分散せず、あるセルアレイに集中的に存在するような場合に特に有効である。選択ブロックがない方のセルアレイについて、アドレスを更新しながら検索ベリファイを繰り返す無駄がなくなるからである。これにより、ベリファイまで含めた消去動作の時短縮が図られる。またこの効果は、セアレイの数が多いほど大きい。
【００５４】
［実施の形態３］
実施の形態３では、図８で説明した実施の形態２の動作フローと基本的に同じ動作フローを用いるが、選択ブロック検索ステップＳ２３が異なる。複数の消去ブロックについて一括消去を行う動作では、消去対象のブロックアドレスがアドレスレジスタ５に入力される。この実施の形態では、図１０に示すように、選択フラグ保持回路１０１を設けて、消去のブロックアドレス入力時にここに、セルアレイ毎に消去ブロックが存在することを示すアレイ選択フラグを記憶する。そして、選択ブロック検索のステップＳ２３では、セルアレイ内の消去選択フラグを一括して読み出すのではなく、アドレスレジスタ１０をカウントアップして、アレイ選択フラグ保持回路１０１のアレイ選択フラグとの一致検出を一致検出回路１０２により行い、セルアレイの選択があったか否を判定する。その他のシーケンスは、図８と同様である。
この実施の形態によっても、実施の形態２と同様にベリファイまで含めた消去動作の時間短縮が図られる。
【００５５】
［実施の形態４］
ここまでの実施の形態では、メモリセルアレイを構成する複数のセルアレイがウェル分離されている場合を説明したが、この発明はこれに限られない。この実施の形態４では、複数のセルアレイ領域が同じウェル内に形成されている場合を説明する。図１１は、この実施の形態４におけるメモリセルアレイ１とロウデコーダ２の構成を示す。
【００５６】
この実施の形態の場合、メモリセルアレイ１は、ウェルによる物理的な分離はされていないが、ブロックアドレスの上位アドレスによって複数のセルアレイ領域に分けられる。具体的に例えば、アドレスがａｒ０〜ａｒ２４からなる２５６Ｍｂのデバイスの場合を例にとる。このときメモリセルアレイ１は、アドレスａｒ１４〜ａｒ２４がブロックアドレスであるとして、その最上位アドレスａｒ２４の“Ｌ”，“Ｈ”により、図１１に示すように上セルアレイ領域１Ａと下セルアレイ領域１Ｂに分けることができる。ビット線はメモリセルアレイ１内の全ブロックにまたがって連続的に配設される。
【００５７】
この様にアドレスにより分けられた上下セルアレイ領域１Ａ，１Ｂには、データ消去後のブロック検索を上下セルアレイ領域１Ａ，１Ｂに対して同時並行的に行うために利用される共通バスＢＵＳ０，ＢＵＳ１が、各セルアレイ領域１Ａ，１Ｂの全ブロックにまたがって配設される。この共通バスＢＵＳ０，ＢＵＳ１は、実施の形態１の左右セルアレイ領域に配設された共通バスＢＵＳＬ，ＢＵＳＲに相当する。
【００５８】
ロウデコーダ２は、基本的に実施の形態１におけると同様であり、図４のように構成される。ロウデコーダ１の各ブロックデコード部ＲＤ０，ＲＤ１，…には、、消去フラグ保持回路としてのラッチ４１と、このラッチ４１の保持データと入力ブロックアドレス及びタイミング信号により制御されて、共通バスＢＵＳ０，ＢＵＳ１を選択的に放電させるための放電経路４４が設けられる。その具体的な構成は、図４に示した通りである。放電経路４４は、上セルアレイ領域１Ａでは共通バスＢＵＳ０に接続され、下セルアレイ領域１Ｂでは共通バスＢＵＳ１に接続される。
【００５９】
ブロック検索時にこれらの共通バスＢＵＳ０，ＢＵＳ１の“Ｈ”，“Ｌ”を監視するために、実施の形態１と同様に、共通バスＢＵＳ０，ＢＵＳ１に選択ブロック検知回路１２が設けられる。この選択ブロック検知回路１２は、図５と同様に構成されるものとし、その検索結果は、各セルアレイ領域毎に選択ブロックの有無を示す信号ＶＢＬＫＡｎ，ＶＢＬＫＢｎ（それぞれ実施の形態１におけるＶＢＬＫＬｎ，ＶＢＬＫＲｎに対応）として出力される。
【００６０】
この実施の形態においても、消去ブロックの検索以外の動作は、通常通り行われ、例えばデータ消去はブロックを単位としてマルチブロック消去ができる。消去ブロック検索が開始されると、最上位アドレスが多重選択され、ａｒ２４とその補の信号ａｒ２４ｎが同時に“Ｈ”になる。従って、アドレスａｒ０〜ａｒ２３により選択される各セルアレイ領域１Ａ，１Ｂの２つずつブロックの検索が同時並行的に行われる。このブロック検索の結果は、選択ブロック検知回路１２により検知出力される。その出力信号ＶＢＬＫＡ，ＶＢＬＫＢに基づいて、次に消去ベリファイが行われる。
【００６１】
図１２は、具体的にこの実施の形態でのデータ消去動作のフローである。その基本的な動作は、実施の形態１について説明した図６と同様であるので、図６と異なる点を説明する。選択ブロック検索では、実施の形態１での左右セルアレイ選択を判定するステップＳ４〜Ｓ６が、この実施の形態では上下セルアレイ選択を判定するステップＳ４〜Ｓ６となる。ステップＳ６で上下セルアレイ１領域Ａ，１Ｂが同時に選択されたことが判定された場合、ベリファイ動作は、上下セルアレイ１Ａ，１Ｂがビット線及びセンスアンプを共有するため、同時にはできないから、一方ずつ順次に行う。
【００６２】
まず、アドレスａｒ２４＝“Ｌ”のセルアレイ領域１Ａについてベリファイを行い（ステップＳ９１）、そのベリファイ判定をする（ステップＳ９２）。判定がＮＯであれば、ステップＳ１３に行く。判定がＹＥＳの場合には、アドレスａｒ２４＝“Ｈ”の下セルアレイ領域１Ｂについてベリファイを行う（ステップＳ９３）。以下、実施の形態１と同様である。
【００６３】
以上のようにこの実施の形態によれば、メモリセルアレイが単一ウェルに形成される場合にも、そのメモリセルアレイのアドレスにより分けられる複数のセルアレイ領域にそれぞれブロック検索のための共通バスを配設すれば、ブロック検索を複数セルアレイ領域に同時並行的に行うことができ、データ消去動作の高速化を図ることができる。
【００６４】
図１３は、図１１に示す選択ブロック検知回路１２の各共通バス毎の検知回路１２ａ，１２ｂに対して、各セルアレイ領域１Ａ，１Ｂ内の選択ブロックの存在を示すフラグを保持するレジスタ１２２ａ，１２２ｂを設けた例を示している。このようにフラグレジスタ１２２ａ，１２２ｂを設けると、更に効果的なブロック検索が可能になる。即ち、マルチブロック消去では、連続したブロックを消去することが多いため、いずれか一方のセルアレイ領域に消去ブロックが集中する場合が多い。このような場合、消去選択ブロックをロウデコーダにセットする際に、そのブロックを含むセルアレイ領域に対応するフラグレジスタ１２２ａ，１２２ｂの一方にフラグ＝“１”をセットする。この様にすれば、消去ブロックの検索は、フラグ＝“１”が保持されている側のセルアレイ領域だけを対象にすればよい。これにより、無駄なブロック検索が要らなくなり、一層の高速化と消費電力削減が図られる。
【００６５】
この発明は、上記実施の形態に限られない。例えば、複数の消去ブロックを一括して消去できるＥＥＰＲＯＭであれば、ＮＡＮＤ型に限らず、ＮＯＲ型、ＤＩＮＯＲ型、ＡＮＤ型その他のものにも同様にこの発明を適用することができる。
【００６６】
【発明の効果】
以上述べたようにこの発明によれば、データ消去後のベリファイ動作のための選択ブロック検索に要する時間を短縮し、全体のデータ消去に要する時間を短縮することを可能としたＥＥＰＲＯＭを提供することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態によるＮＡＮＤ型ＥＥＰＲＯＭの構成を示す図である。
【図２】同実施の形態におけるメモリセルアレイの等価回路構成を示す図である。
【図３】同実施の形態におけるデータ消去の電位関係を示す図である。
【図４】同実施の形態におけるロウデコーダの構成を示す図である。
【図５】同実施の形態における選択ブロック検知回路の構成を示す図である。
【図６】同実施の形態におけるデータ消去の動作フローを示す図である。
【図７Ａ】同実施の形態におけるデータ消去のタイミング図である。
【図７Ｂ】同実施の形態におけるデータ消去のタイミング図（続き）である。
【図８】別の実施の形態によるデータ消去の動作フローを示す図である。
【図９Ａ】同実施の形態におけるデータ消去のタイミング図（上半分）である。
【図９Ｂ】同実施の形態におけるデータ消去のタイミング図（下半分）である。
【図１０】別の実施の形態におけるアレイ選択フラグ保持回路部の構成を示す図である。
【図１１】別の実施の形態によるメモリセルアレイとロウデコーダ部の構成を示す図である。
【図１２】同実施の形態でのデータ消去の動作フローを示す図である。
【図１３】同実施の形態での選択ブロック検知回路の好ましい構成例を示す図である。
【符号の説明】
１…メモリセルアレイ、１Ｌ…左セルアレイ、１Ｒ…右セルアレイ、２Ｌ，２Ｒ…ロウデコーダ、３Ｌ，３Ｒ…センスアンプ、４…コマンドレジスタ、５…アドレスレジスタ、６…読み出し制御回路、７…書き込み制御回路、８…消去制御回路、９…ベリファイ判定回路、１０…ワード線ドライバ、１１Ｌ，１１Ｒ…アレイ選択フラグ保持回路、１２…選択ブロック検知回路。４１…ラッチ（消去フラグ保持回路）、４４…放電経路。
Claims (15)
- 電気的書き換え可能な不揮発性メモリセルが配列され、複数個ずつのブロックを含む複数のセルアレイ領域に分けられたメモリセルアレイと、
このメモリセルアレイの一乃至複数のブロックを選択して同時にデータ消去するデータ消去手段と、
前記メモリセルアレイのブロック毎に設けられて、データ消去の際に選択されたブロックについて消去フラグを保持する消去フラグ保持手段と、
消去されたブロックのメモリセルの消去状態を確認するための消去ベリファイを行い、消去が不十分のブロックのデータ消去を繰り返す消去ベリファイ手段と、
消去ベリファイを前記複数のセルアレイ領域の消去されたブロックに対して同時に並行して行うために、前記消去フラグ保持手段に保持された消去フラグを前記複数のセルアレイについて同時に且つブロック毎に順次読み出してブロック検索を行う検索手段と
を有することを特徴とする不揮発性半導体記憶装置。 - 電気的書き換え可能な不揮発性メモリセルが配列され、複数個ずつのブロックを含む複数のセルアレイ領域に分けられたメモリセルアレイと、
このメモリセルアレイの一乃至複数のブロックを選択して同時にデータ消去するデータ消去手段と、
前記メモリセルアレイのブロック毎に設けられて、データ消去の際に選択されたブロックについて消去フラグを保持する消去フラグ保持手段と、
消去されたブロックのメモリセルの消去状態を確認するための消去ベリファイを行い、消去が不十分のブロックのデータ消去を繰り返す消去ベリファイ手段と、
消去ベリファイを前記各セルアレイ領域毎に行うために、前記消去フラグ保持手段に保持された消去フラグを前記複数のセルアレイ領域について順次に且つ各セルアレイ領域について一括して読み出して消去されたブロックの存在を判定し、消去されたブロックが存在するセルアレイ領域について前記消去フラグをブロック毎に順次読み出してブロック検索を行う検索手段と
を有することを特徴とする不揮発性半導体記憶装置。 - 電気的書き換え可能な不揮発性メモリセルが配列され、複数個ずつのブロックを含む複数のセルアレイ領域に分けられたメモリセルアレイと、
このメモリセルアレイの一乃至複数のブロックを選択して同時にデータ消去するデータ消去手段と、
前記メモリセルアレイのブロック毎に設けられて、データ消去の際に選択されたブロックについて消去フラグを保持する消去フラグ保持手段と、
データ消去時に入力されたアドレスに基づいて選択されたブロックのアレイ選択フラグを保持するアレイ選択フラグ保持手段と、
消去されたブロックのメモリセルの消去状態を確認するための消去ベリファイを行い、消去が不十分のブロックのデータ消去を繰り返す消去ベリファイ手段と、
消去ベリファイを前記各セルアレイ領域毎に行うために、前記アレイ選択フラグ保持手段に保持されたアレイ選択フラグが消去選択ブロックの存在を示すセルアレイ領域について前記消去フラグをブロック毎に順次読み出してブロック検索を行う検索手段と
を有することを特徴とする不揮発性半導体記憶装置。 - 前記メモリセルアレイの各セルアレイ領域毎に配設された、ブロック選択を検出するためのセンスノードとなる共通バスと、
この共通バスの電位を監視することにより、前記検索手段によるブロック検索時にブロックが選択されているか否かを検知する選択ブロック検知手段と
を有する
ことを特徴とする請求項１乃至３のいずれかに記載の不揮発性半導体記憶装置。 - 前記各セルアレイ領域のブロック毎に設けられて、前記消去フラグ保持手段の保持データとブロックアドレス及びタイミング制御信号により制御され、データ消去時に選択されたブロックにおいて前記共通バスを放電する放電経路を有する
ことを特徴とする請求項４記載の不揮発性半導体記憶装置。 - 前記メモリセルアレイの複数のセルアレイ領域は、ウェルにより互いに分離されている
ことを特徴とする請求項１乃至４のいずれかに記載の不揮発性半導体記憶装置。 - 前記メモリセルアレイの複数のセルアレイ領域は、一つのウェルに形成されてアドレスの割り当てにより区画されている
ことを特徴とする請求項１乃至４のいずれかに記載の不揮発性半導体記憶装置。 - 電気的書き換え可能な不揮発性メモリセルが配列され、複数個ずつのブロックを含む複数のセルアレイ領域に分けられたメモリセルアレイを有する不揮発性半導体記憶装置のデータ消去制御方法であって、
前記メモリセルアレイの一乃至複数のブロックを選択し、選択されたブロック毎に消去フラグを保持して、選択されたブロックについて同時にデータ消去するステップと、
前記複数のセルアレイ領域に対して同時並行的に、前記消去フラグを順次読み出すことにより消去されたブロックを検索するステップと、
消去されたブロックが検索されたときにそのブロックについて、そのブロックが複数のセルアレイ領域に属する場合には複数のセルアレイに対して同時並行的にベリファイ読み出しを行い、消去不十分と判定された場合に再消去を行うステップと
を有することを特徴とする不揮発性半導体記憶装置のデータ消去制御方法。 - 電気的書き換え可能な不揮発性メモリセルが配列され、複数個ずつのブロックを含む複数のセルアレイ領域に分けられたメモリセルアレイを有する不揮発性半導体記憶装置のデータ消去制御方法であって、
前記メモリセルアレイの一乃至複数のブロックを選択し、選択されたブロック毎に消去フラグを保持して、選択されたブロックについて同時にデータ消去するステップと、
前記複数のセルアレイ領域について順次に、且つ各セルアレイ領域内について一括して前記消去フラグを読み出すことにより消去されたブロックがあるセルアレイを検出するステップと、消去されたブロックがあるセルアレイ領域に対して消去されたブロックを順次検索してベリファイ読み出しを行い、消去不十分と判定された場合に再消去を行うステップとを有することを特徴とする不揮発性半導体記憶装置のデータ消去制御方法。 - 電気的書き換え可能な不揮発性メモリセルが配列され、複数個ずつのブロックを含む複数のセルアレイ領域に分けられたメモリセルアレイと、
前記メモリセルアレイの前記ブロックの一乃至複数を選択して、消去される消去ブロックとして選択されたブロックのデータを一括消去するデータ消去手段と、
前記メモリセルアレイの前記ブロックのそれぞれに備えられ、前記ブロックが前記消去ブロックの一つかを示す消去情報を保持する消去情報保持手段と、
前記複数のセルアレイ領域のそれぞれの前記消去情報保持手段により保持される前記消去情報を順次読み出して、各前記ブロックについて前記消去ブロックか検知するための検索手段と、を有し、
前記検索手段は、前記検索手段が前記消去情報保持手段から前記消去情報を読み出すとき、前記セルアレイ領域のそれぞれについて同時にブロック毎に前記消去情報を読み出し、
さらに、
前記検索手段により検知された前記消去ブロックに関して前記メモリセルの消去状態を確認するための消去ベリファイを実行し、消去が不十分な前記消去ブロックについてデータ消去を繰り返す消去ベリファイ手段を有し、
前記消去ベリファイ手段は、前記検索手段により同じタイミングで読み出された前記消去情報を基にして検知された前記消去ブロックについて同時並行に消去ベリファイを実行する
ことを特徴とする不揮発性半導体記憶装置。 - 電気的書き換え可能な不揮発性メモリセルが配列され、複数個ずつのブロックを含む複数のセルアレイ領域に分けられたメモリセルアレイと、
前記メモリセルアレイの前記ブロックの一乃至複数を選択して、消去される消去ブロックとして選択されたブロックのデータを一括消去するデータ消去手段と、
前記メモリセルアレイの前記ブロックのそれぞれに備えられ、前記ブロックが前記消去ブロックの一つかを示す消去情報を保持する消去情報保持手段と、
前記複数のセルアレイ領域のそれぞれの前記消去情報保持手段により保持される前記消去情報を前記複数のセルアレイ領域について順次に且つ各セルアレイ領域について一括して読み出して、前記セルアレイ領域のそれぞれについて前記消去ブロックが存在するかどうかを検知する検知手段と、
前記検知手段により検知された前記消去ブロックが存在する前記セルアレイ領域の前記消去ブロックに関して前記メモリセルの消去状態を確認するための消去ベリファイを実行し、各前記ブロックの前記消去情報を順次読み出すことにより前記消去ブロックに関して消去ベリファイが実行され、消去が不十分な前記消去ブロックについてデータ消去を繰り返す消去ベリファイ手段と、を有する
ことを特徴とする不揮発性半導体記憶装置。 - 電気的書き換え可能な不揮発性メモリセルが配列され、複数個ずつのブロックを含む複数のセルアレイ領域に分けられたメモリセルアレイと、
前記メモリセルアレイの前記ブロックの一乃至複数を選択して、消去される消去ブロックとして選択されたブロックのデータを一括消去するデータ消去手段と、
データ消去時に前記ブロックが選択されたことを示すセルアレイ消去情報を前記セルアレイ領域のそれぞれについて保持する消去情報保持手段と、
前記消去情報保持手段から前記セルアレイ消去情報を読み出して、前記セルアレイ領域のそれぞれについて少なくとも一つの前記消去ブロックが存在するかどうかを検知する検知手段と、
前記検知手段により検知された前記消去ブロックが存在する前記セルアレイ領域の前記消去ブロックに関して前記メモリセルの消去状態を確認するための消去ベリファイを実行し、各前記ブロックの前記セルアレイ消去情報を順次読み出すことにより前記消去ブロックに関して消去ベリファイが実行され、消去が不十分な前記消去ブロックについてデータ消去を繰り返す消去ベリファイ手段と、を有する
ことを特徴とする不揮発性半導体記憶装置。 - 電気的書き換え可能な不揮発性メモリセルが配列され、複数個ずつのブロックを含む複数のセルアレイ領域に分けられたメモリセルアレイを有する不揮発性半導体記憶装置のデータ消去制御方法であって、
前記メモリセルアレイの前記ブロックの一乃至複数を選択して、消去される消去ブロックとして選択されたブロックのデータを一括消去するステップと、
前記メモリセルアレイの前記ブロックのそれぞれに備えられ、前記ブロックが前記消去ブロックの一つかを示す消去情報を保持する消去情報保持手段の前記消去情報を保持するステップと、
前記複数のセルアレイ領域のそれぞれの前記消去情報保持手段により保持される前記消去情報を順次読み出して、各前記ブロックについて前記消去ブロックか検索するステップと、を有し、
前記検索ステップは、前記消去情報保持手段から前記消去情報を読み出すとき、前記セルアレイ領域のそれぞれについて同時にブロック毎に前記消去情報を読み出し、
さらに、
前記検索ステップにより検知された前記消去ブロックに関して前記メモリセルの消去状態を確認するための消去ベリファイを実行し、消去が不十分な前記消去ブロックについてデータ消去を繰り返す消去ベリファイステップを有し、
前記消去ベリファイステップは、前記検索ステップにより同じタイミングで読み出された前記消去情報を基にして検知された前記消去ブロックについて同時並行に消去ベリファイを実行する
ことを特徴とする不揮発性半導体記憶装置のデータ消去制御方法。 - 電気的書き換え可能な不揮発性メモリセルが配列され、複数個ずつのブロックを含む複数のセルアレイ領域に分けられたメモリセルアレイを有する不揮発性半導体記憶装置のデータ消去制御方法であって、
前記メモリセルアレイの前記ブロックの一乃至複数を選択して、消去される消去ブロックとして選択されたブロックのデータを一括消去するステップと、
前記メモリセルアレイの前記ブロックのそれぞれに備えられ、前記ブロックが前記消去ブロックの一つかを示す消去情報を保持する消去情報保持手段の前記消去情報を保持するステップと、
前記複数のセルアレイ領域のそれぞれの前記消去情報保持手段により保持される前記消去情報を前記複数のセルアレイ領域について順次に且つ各セルアレイ領域について一括して読み出して、前記セルアレイ領域のそれぞれについて前記消去ブロックが存在するかどうかを検知するステップと、
前記検知ステップにより検知された前記消去ブロックが存在する前記セルアレイ領域の前記消去ブロックに関して前記メモリセルの消去状態を確認するための消去ベリファイを実行し、各前記ブロックの前記消去情報を順次読み出すことにより前記消去ブロックに関して消去ベリファイが実行され、消去が不十分な前記消去ブロックについてデータ消去を繰り返す消去ベリファイステップと、を有する
ことを特徴とする不揮発性半導体記憶装置のデータ消去制御方法。 - 電気的書き換え可能な不揮発性メモリセルが配列され、複数個ずつのブロックを含む複数のセルアレイ領域に分けられたメモリセルアレイを有する不揮発性半導体記憶装置のデータ消去制御方法であって、
前記メモリセルアレイの前記ブロックの一乃至複数を選択して、消去される消去ブロックとして選択されたブロックのデータを一括消去するステップと、
データ消去時に前記ブロックが選択されたことを示すセルアレイ消去情報を、前記セルアレイ領域のそれぞれの消去情報保持手段で保持するステップと、
前記消去情報保持手段から前記セルアレイ消去情報を読み出して、前記セルアレイ領域のそれぞれについて少なくとも一つの前記消去ブロックが存在するかどうかを検知するステップと、
前記検知ステップにより検知された前記消去ブロックが存在する前記セルアレイ領域の前記消去ブロックに関して前記メモリセルの消去状態を確認するための消去ベリファイを実行し、各前記ブロックの前記セルアレイ消去情報を順次読み出すことにより前記消去ブロックに関して消去ベリファイが実行され、消去が不十分な前記消去ブロックについてデータ消去を繰り返す消去ベリファイステップと、を有する
ことを特徴とする不揮発性半導体記憶装置のデータ消去制御方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18224899A JP3920501B2 (ja) | 1999-04-02 | 1999-06-28 | 不揮発性半導体記憶装置及びそのデータ消去制御方法 |
| US09/539,212 US6512702B1 (en) | 1999-04-02 | 2000-03-30 | Non-volatile semiconductor memory device and data erase controlling method for use therein |
| CN00108883A CN1124618C (zh) | 1999-04-02 | 2000-03-31 | 非易失性半导体存储器件及其中使用的数据擦除控制方法 |
| DE60041376T DE60041376D1 (de) | 1999-04-02 | 2000-03-31 | Nichtflüchtige Halbleiter-Speichereinrichtung und Methode zur Datenlöschkontrolle |
| EP00107016A EP1041577B1 (en) | 1999-04-02 | 2000-03-31 | Non-volatile semiconductor memory device and data erase controlling method for use therein |
| KR1020000017140A KR100344687B1 (ko) | 1999-04-02 | 2000-04-01 | 불휘발성 반도체 기억 장치 및 그 데이터 소거 제어 방법 |
| TW089106150A TW444377B (en) | 1999-04-02 | 2000-04-01 | Non-volatile semiconductor memory device and data erase controlling method for use therein |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9700399 | 1999-04-02 | ||
| JP11-97003 | 1999-04-02 | ||
| JP18224899A JP3920501B2 (ja) | 1999-04-02 | 1999-06-28 | 不揮発性半導体記憶装置及びそのデータ消去制御方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2000348492A JP2000348492A (ja) | 2000-12-15 |
| JP2000348492A5 JP2000348492A5 (ja) | 2005-06-30 |
| JP3920501B2 true JP3920501B2 (ja) | 2007-05-30 |
Family
ID=26438141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18224899A Expired - Fee Related JP3920501B2 (ja) | 1999-04-02 | 1999-06-28 | 不揮発性半導体記憶装置及びそのデータ消去制御方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6512702B1 (ja) |
| EP (1) | EP1041577B1 (ja) |
| JP (1) | JP3920501B2 (ja) |
| KR (1) | KR100344687B1 (ja) |
| CN (1) | CN1124618C (ja) |
| DE (1) | DE60041376D1 (ja) |
| TW (1) | TW444377B (ja) |
Families Citing this family (59)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4366001B2 (ja) * | 2000-08-11 | 2009-11-18 | 株式会社アドバンテスト | 半導体メモリ試験方法・半導体メモリ試験装置 |
| FR2820545B1 (fr) * | 2001-02-02 | 2003-05-30 | St Microelectronics Sa | Procede et dispositif de verification d'un groupe de cellules de memoire non volatile |
| JP3875570B2 (ja) * | 2001-02-20 | 2007-01-31 | 株式会社東芝 | 半導体記憶装置のデータ書き込み方法及び半導体記憶装置 |
| CN100481268C (zh) * | 2001-06-25 | 2009-04-22 | 旺宏电子股份有限公司 | 一种闪存的抹除方法 |
| JP2003031704A (ja) * | 2001-07-17 | 2003-01-31 | Nec Corp | 不揮発性半導体記憶装置 |
| US6614695B2 (en) * | 2001-08-24 | 2003-09-02 | Micron Technology, Inc. | Non-volatile memory with block erase |
| US6708250B2 (en) * | 2001-09-28 | 2004-03-16 | Mosaid Technologies Incorporated | Circuit and method for performing variable width searches in a content addressable memory |
| JP2003151285A (ja) * | 2001-11-08 | 2003-05-23 | Fujitsu Ltd | 半導体メモリ |
| CN100380342C (zh) * | 2001-12-20 | 2008-04-09 | 艾利森电话股份有限公司 | 免除性能恶化的地址解码方案 |
| US6714458B2 (en) * | 2002-02-11 | 2004-03-30 | Micron Technology, Inc. | High voltage positive and negative two-phase discharge system and method for channel erase in flash memory devices |
| CN100421181C (zh) * | 2002-07-30 | 2008-09-24 | 希旺科技股份有限公司 | 可重覆写入的非挥发性储存的储存系统与其写入方法 |
| KR100504696B1 (ko) * | 2003-02-26 | 2005-08-03 | 삼성전자주식회사 | 블록 소거/프로그램 정보를 저장하기 위한 상태 셀들의어레이를 포함한 낸드 플래시 메모리 장치 |
| JP2005108273A (ja) * | 2003-09-26 | 2005-04-21 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US6868009B1 (en) * | 2003-10-20 | 2005-03-15 | Macronix International Co., Ltd. | Flash memory device with byte erase |
| JP2005135466A (ja) * | 2003-10-29 | 2005-05-26 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| US7299314B2 (en) * | 2003-12-31 | 2007-11-20 | Sandisk Corporation | Flash storage system with write/erase abort detection mechanism |
| KR100604561B1 (ko) * | 2004-05-11 | 2006-07-31 | 에스티마이크로일렉트로닉스 엔.브이. | 낸드 플래시 메모리 소자 및 이의 웰 형성 방법 |
| JP2005332148A (ja) * | 2004-05-19 | 2005-12-02 | Keihin Corp | 車載用制御装置の記憶データの書き換えシステム |
| US7009889B2 (en) | 2004-05-28 | 2006-03-07 | Sandisk Corporation | Comprehensive erase verification for non-volatile memory |
| US7151694B2 (en) * | 2004-06-14 | 2006-12-19 | Macronix International Co., Ltd. | Integrated circuit memory with fast page mode verify |
| US7415646B1 (en) * | 2004-09-22 | 2008-08-19 | Spansion Llc | Page—EXE erase algorithm for flash memory |
| KR100568118B1 (ko) | 2004-09-30 | 2006-04-05 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그것을 위한 고속 검증 방법 |
| KR100648254B1 (ko) * | 2004-12-01 | 2006-11-24 | 삼성전자주식회사 | 소거시간을 줄일 수 있는 불휘발성 메모리 장치 및 그것의소거방법 |
| JP2006164408A (ja) * | 2004-12-08 | 2006-06-22 | Toshiba Corp | 不揮発性半導体記憶装置及びそのデータ消去方法。 |
| JP4713143B2 (ja) * | 2004-12-15 | 2011-06-29 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
| KR100672992B1 (ko) | 2005-01-04 | 2007-01-24 | 삼성전자주식회사 | 반도체 메모리 장치의 동작 방법 |
| CN100464375C (zh) * | 2005-10-08 | 2009-02-25 | 晶豪科技股份有限公司 | 降低擦除时间及防止过擦除之擦除方法 |
| US7624239B2 (en) * | 2005-11-14 | 2009-11-24 | Sandisk Corporation | Methods for the management of erase operations in non-volatile memories |
| US7783845B2 (en) * | 2005-11-14 | 2010-08-24 | Sandisk Corporation | Structures for the management of erase operations in non-volatile memories |
| KR100763114B1 (ko) * | 2006-05-10 | 2007-10-04 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 검증 방법 |
| DE602006011451D1 (de) * | 2006-06-21 | 2010-02-11 | Hynix Semiconductor Inc | Verfahren und Vorrichtung zum elektrischen Programmieren von Halbleiterspeicherzellen |
| WO2008010258A1 (fr) | 2006-07-18 | 2008-01-24 | Spansion Llc | Dispositif de stockage non volatil et son procédé de commande d'effacement |
| CN101115246B (zh) * | 2006-07-25 | 2010-06-09 | 中兴通讯股份有限公司 | 一种移动终端的数据存储方法 |
| KR100908526B1 (ko) * | 2006-09-29 | 2009-07-20 | 주식회사 하이닉스반도체 | 플래쉬 메모리 장치 및 그의 소거 방법 |
| KR100769771B1 (ko) | 2006-09-29 | 2007-10-23 | 주식회사 하이닉스반도체 | 플래시 메모리 장치 및 그 소거 방법 |
| US7733706B2 (en) | 2006-09-29 | 2010-06-08 | Hynix Semiconductor Inc. | Flash memory device and erase method thereof |
| JP4908149B2 (ja) * | 2006-10-18 | 2012-04-04 | 株式会社東芝 | Ｎａｎｄ型フラッシュメモリ |
| US7453734B2 (en) * | 2006-11-01 | 2008-11-18 | Macronix International Co., Ltd. | Method and apparatus for fast programming of memory |
| US7414891B2 (en) | 2007-01-04 | 2008-08-19 | Atmel Corporation | Erase verify method for NAND-type flash memories |
| JP2008192271A (ja) * | 2007-02-08 | 2008-08-21 | Nec Electronics Corp | 半導体装置及びそのテスト方法 |
| US8266391B2 (en) * | 2007-06-19 | 2012-09-11 | SanDisk Technologies, Inc. | Method for writing data of an atomic transaction to a memory device |
| US20080320253A1 (en) * | 2007-06-19 | 2008-12-25 | Andrew Tomlin | Memory device with circuitry for writing data of an atomic transaction |
| KR20090061344A (ko) * | 2007-12-11 | 2009-06-16 | 삼성전자주식회사 | 매트 구조를 가지는 반도체 메모리 장치 |
| US8775758B2 (en) * | 2007-12-28 | 2014-07-08 | Sandisk Technologies Inc. | Memory device and method for performing a write-abort-safe firmware update |
| JP2008217993A (ja) * | 2008-06-19 | 2008-09-18 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| US8264891B2 (en) | 2008-08-06 | 2012-09-11 | Samsung Electronics Co., Ltd. | Erase method and non-volatile semiconductor memory |
| JP4926144B2 (ja) * | 2008-09-09 | 2012-05-09 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置 |
| CN102930899B (zh) * | 2009-02-11 | 2015-11-25 | 北京兆易创新科技股份有限公司 | 一种非易失存储器的擦除方法及装置 |
| US8189390B2 (en) * | 2009-03-05 | 2012-05-29 | Mosaid Technologies Incorporated | NAND flash architecture with multi-level row decoding |
| KR101604631B1 (ko) * | 2009-07-21 | 2016-03-18 | 삼성전자주식회사 | 불 휘발성 메모리 장치 및 그것의 프로그램 방법 |
| CN102609334B (zh) * | 2012-01-09 | 2016-05-04 | 晨星软件研发(深圳)有限公司 | 非易失闪存擦除异常存储块修复方法和装置 |
| JP2015176628A (ja) * | 2014-03-17 | 2015-10-05 | 株式会社東芝 | 半導体記憶装置及びメモリコントローラ |
| CN105892951A (zh) * | 2016-04-05 | 2016-08-24 | 柳州定店科技有限公司 | 一种存储器存储方法 |
| US11631465B2 (en) | 2018-07-03 | 2023-04-18 | Samsung Electronics Co., Ltd. | Non-volatile memory device |
| US11164638B2 (en) | 2018-07-03 | 2021-11-02 | Samsung Electronics Co., Ltd. | Non-volatile memory device |
| KR102601213B1 (ko) * | 2018-07-03 | 2023-11-10 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 제조 방법 |
| CN110970076B (zh) * | 2019-12-02 | 2022-03-18 | 武汉新芯集成电路制造有限公司 | 存储结构及其擦除方法 |
| CN110970075A (zh) * | 2019-12-02 | 2020-04-07 | 武汉新芯集成电路制造有限公司 | 存储结构及其擦除方法 |
| JP7461868B2 (ja) * | 2020-12-25 | 2024-04-04 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその制御方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5047981A (en) | 1988-07-15 | 1991-09-10 | Texas Instruments Incorporated | Bit and block erasing of an electrically erasable and programmable read-only memory array |
| KR960002006B1 (ko) | 1991-03-12 | 1996-02-09 | 가부시끼가이샤 도시바 | 2개의 기준 레벨을 사용하는 기록 검증 제어기를 갖는 전기적으로 소거 가능하고 프로그램 가능한 불휘발성 메모리 장치 |
| US5361227A (en) * | 1991-12-19 | 1994-11-01 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and memory system using the same |
| DE69326370T2 (de) | 1992-03-05 | 2000-01-20 | Kabushiki Kaisha Toshiba, Kawasaki | Nichtflüchtige Halbleiterspeicheranordnung |
| JPH07201191A (ja) | 1993-12-28 | 1995-08-04 | Toshiba Corp | 不揮発性半導体メモリ装置 |
| KR970005644B1 (ko) * | 1994-09-03 | 1997-04-18 | 삼성전자 주식회사 | 불휘발성 반도체 메모리장치의 멀티블럭 소거 및 검증장치 및 그 방법 |
| JPH11177071A (ja) * | 1997-12-11 | 1999-07-02 | Toshiba Corp | 不揮発性半導体記憶装置 |
-
1999
- 1999-06-28 JP JP18224899A patent/JP3920501B2/ja not_active Expired - Fee Related
-
2000
- 2000-03-30 US US09/539,212 patent/US6512702B1/en not_active Expired - Fee Related
- 2000-03-31 CN CN00108883A patent/CN1124618C/zh not_active Expired - Fee Related
- 2000-03-31 DE DE60041376T patent/DE60041376D1/de not_active Expired - Fee Related
- 2000-03-31 EP EP00107016A patent/EP1041577B1/en not_active Expired - Lifetime
- 2000-04-01 TW TW089106150A patent/TW444377B/zh not_active IP Right Cessation
- 2000-04-01 KR KR1020000017140A patent/KR100344687B1/ko not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN1270394A (zh) | 2000-10-18 |
| TW444377B (en) | 2001-07-01 |
| KR100344687B1 (ko) | 2002-07-25 |
| JP2000348492A (ja) | 2000-12-15 |
| EP1041577A3 (en) | 2000-10-11 |
| US6512702B1 (en) | 2003-01-28 |
| DE60041376D1 (de) | 2009-03-05 |
| EP1041577A2 (en) | 2000-10-04 |
| KR20010066757A (ko) | 2001-07-11 |
| CN1124618C (zh) | 2003-10-15 |
| EP1041577B1 (en) | 2009-01-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3920501B2 (ja) | 不揮発性半導体記憶装置及びそのデータ消去制御方法 | |
| JP4133166B2 (ja) | 不揮発性半導体記憶装置 | |
| US7907463B2 (en) | Non-volatile semiconductor storage device | |
| KR100609669B1 (ko) | 감지 시간 제어 장치 및 방법 | |
| KR100472741B1 (ko) | 판독 및 기입을 동시에 행할수 있는 비휘발성 메모리용 뱅크 아키 텍춰 | |
| CN101496109B (zh) | 具有多块擦除模式的非易失性存储器及其方法 | |
| US5778440A (en) | Floating gate memory device and method for terminating a program load cycle upon detecting a predetermined address/data pattern | |
| US8995195B2 (en) | Fast-reading NAND flash memory | |
| US6865112B2 (en) | Non-volatile semiconductor memory device in which one page is set for a plurality of memory cell arrays | |
| KR100967007B1 (ko) | 불휘발성 메모리 소자의 프로그램 검증 방법 | |
| US8605512B2 (en) | Nonvolatile semiconductor memory device and method of operating a nonvolatile memory device | |
| JP2003217288A (ja) | リードディスターブを緩和したフラッシュメモリ | |
| CN110914908A (zh) | 半导体存储装置 | |
| JP2002150789A (ja) | 不揮発性半導体記憶装置 | |
| JP2005310347A (ja) | Ｎａｎｄフラッシュメモリ素子及びそのプログラム方法 | |
| JPH076593A (ja) | 不揮発性半導体メモリ装置 | |
| KR20030054076A (ko) | 멀티-페이지 프로그램 동작, 멀티-페이지 읽기 동작,그리고 멀티-블록 소거 동작을 갖는 낸드 플래시 메모리장치 | |
| US7161837B2 (en) | Row decoder circuit of NAND flash memory and method of supplying an operating voltage using the same | |
| JPH11260076A (ja) | 半導体記憶装置 | |
| JP6502538B1 (ja) | 半導体記憶装置および解析システム | |
| US6614691B2 (en) | Flash memory having separate read and write paths | |
| US6075727A (en) | Method and apparatus for writing an erasable non-volatile memory | |
| US20060198188A1 (en) | Method for operating page buffer of nonvolatile memory device | |
| US20170243656A1 (en) | Flash memory device and erase method thereof | |
| JP3501916B2 (ja) | 半導体記憶装置およびその一括消去ベリファイ方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040715 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041014 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060516 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060713 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061010 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061211 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070213 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070215 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100223 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110223 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120223 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120223 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130223 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |