JP4133166B2

JP4133166B2 - 不揮発性半導体記憶装置

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Publication number: JP4133166B2
Application number: JP2002278905A
Authority: JP
Inventors: 良多郎櫻井; 田中　　均; 敏史野田; 孝次重松
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2002-09-25
Filing date: 2002-09-25
Publication date: 2008-08-13
Anticipated expiration: 2022-09-25
Also published as: JP2004118908A; US7808828B2; TW200405355A; US20080253184A1; US20090262581A1; US6912155B2; KR20040027373A; US7426136B2; US20050219904A1; CN1501405A; TWI314737B; KR100939895B1; US7558107B2; US20040105324A1

Description

【０００１】
【発明の属する技術分野】
この発明は、記憶情報を電気的に書込み、消去可能な不揮発性半導体記憶装置における書込みまたは消去動作中に電源遮断が発生した場合の対策技術に関し、例えばデータを所定の単位で一括消去可能なフラッシュメモリに利用して有効な技術に関するものである。
【０００２】
【従来の技術】
フラッシュメモリは、コントロールゲートおよびフローティングゲートを有する２重ゲート構造のＭＯＳＦＥＴからなる不揮発性記憶素子をメモリセルに使用しており、フローティングゲートの蓄積電荷量を変えることでＭＯＳＦＥＴのしきい値電圧を変化させ情報を記憶するようにしている。
【０００３】
かかるフラッシュメモリにおいては、メモリセルへの書込み・消去動作の際にしきい値電圧を低い状態に変化させることがある。この場合、メモリセルの特性バラツキによってしきい値電圧の変化の仕方にばらつきがあり、しきい値電圧が０Ｖ以下に下がってしまう（以下、デプリート状態と称する）ことがある。通常、このようにしきい値電圧が下がり過ぎたメモリセルは書上げもしくは書戻しと呼ばれる動作でしきい値電圧が所定の範囲に入るようにされる。
【０００４】
【発明が解決しようとする課題】
しかしながら、メモリカードなどに使用されるフラッシュメモリにあっては、停電の発生やユーザーがカードをスロットから引き抜くことで書込みや消去動作の途中で電源が遮断されることがある。そのため、電源遮断によりメモリアレイ内の一部のメモリセルがデプリート状態のままになるおそれがある。かかるデプリート状態のメモリセルが発生すると、図３のように複数のメモリセルＭＣがビット線ＢＬとソース線ＳＬとの間に並列に接続されてなるいわゆるＡＮＤ型やＮＯＲ型のフラッシュメモリにあっては、選択されていないデプリート状態のメモリセルを通して電流が流れてしまい、選択メモリセルの記憶データを正確に読み出すことができないデプリート不良が発生する。
【０００５】
そして、デプリート不良を起したメモリセルを含むブロックが、メモリ上のファイルの位置を管理するテーブルデータやフォーマット情報などシステムにとって重要なデータを記憶するシステム領域として使用されていた場合には、メモリの認識ができなくなったりシステムの正常動作が不能になるおそれがある。
【０００６】
この発明の目的は、フラッシュメモリのような電気的に書込み、消去可能な不揮発性半導体記憶装置において、書込みまたは消去動作中に電源遮断が発生した場合にも、デプリート状態のメモリセルが発生しないようにすることにある。
【０００７】
この発明の他の目的は、フラッシュメモリのような電気的に書込み、消去可能な不揮発性半導体記憶装置において、書込みまたは消去動作中に電源遮断が発生した場合には、電源遮断が発生したことを外部装置が認識できるようにすることにある。
【０００８】
この発明のさらに他の目的は、フラッシュメモリのような電気的に書込み、消去可能な不揮発性半導体記憶装置において、書込みまたは消去動作中の電源遮断により、メモリの認識ができなくなったりシステムの正常動作が不能になるのを回避できるようにすることにある。
【０００９】
この発明の前記ならびにほかの目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００１１】
すなわち、本願の第１の発明は、フラッシュメモリのような不揮発性半導体記憶装置において、書込みまたは消去動作中に電源遮断が発生した場合には、実行中の動作を中断してしきい値電圧を高くする方向へ変化させる書戻し処理を行なうように構成したものである。
【００１２】
上記した手段によれば、書込みまたは消去の動作が完全に終了する前に電源遮断が発生してデプリート状態のメモリセルが発生しても、その後の書戻し処理でメモリセルのしきい値電圧が高くされるため、ブロック全体のデータが正しく読めなくなる事態に至るのを回避できるようになる。
【００１３】
また、本願の他の発明は、フラッシュメモリのような不揮発性半導体記憶装置において、少なくとも書込みまたは消去動作中に電源遮断が発生した場合には、電源遮断が発生したことを外部へ知らせるフラグを設けるようにした。また、望ましくは、電源遮断時にアクセスしていたアドレスを出力する機能を設ける。これにより、ホストＣＰＵなどの外部装置は、電源遮断で破損したメモリ内のデータの修復を行なうことができるようになる。
【００１４】
本願のさらに他の発明は、フラッシュメモリのような不揮発性半導体記憶装置において、書込みまたは消去動作中に電源遮断が発生した場合には、実行中の動作を中断してしきい値電圧を高くする方向へ変化させる書戻し処理を行なうとともに、該書戻し処理が行なえるように電源電圧のレベルに応じて内部電源回路（チャージポンプの段数）を切替え可能に構成したものである。これにより、電源遮断によって電源電圧が低下しても内部電源回路がそれに応じて動作電圧を発生することによって、書戻し処理を確実に実行することができるようになる。
【００１５】
【発明の実施の形態】
以下、本発明の一実施例を、図面を用いて説明する。
【００１６】
図１は、本発明を適用して有効な不揮発性半導体記憶装置の一例としてのフラッシュメモリの実施例のブロック図を示す。フラッシュメモリには１つのメモリセルに１ビットのデータを記憶可能な２値メモリがあるが、この実施例のフラッシュメモリは１つのメモリセルに２ビットのデータを記憶可能な４値メモリとして構成され、単結晶シリコンのような１個の半導体チップ上に形成される。
【００１７】
図１において、符号１０は複数の不揮発性記憶素子（メモリセル）がマトリックス状に配置されたメモリアレイ、１１はアドレス（Ｘアドレス）信号をデコードして前記メモリアレイ１０内の対応するワード線ＷＬを選択レベルにするアドレスデコーダで、該アドレスデコーダ１１にはワード線ＷＬを選択レベルに駆動するワードドライバ回路が含まれている。メモリアレイ１０を構成するメモリセルは、フローティングゲートとコントロールゲートを有するＭＯＳＦＥＴからなり、フローティングゲートに注入される電荷の量に応じてしきい値電圧が図２に示すように、４段階のいずかに設定されることにより２ビットの情報を記憶するようにされる。
【００１８】
特に制限されるものでないが、本実施例においては、しきい値電圧が最も高い状態がデータ“０１”に対応し、しきい値電圧が２番目に高い状態がデータ“００”、しきい値電圧が３番目に高い状態がデータ“１０”、しきい値電圧が最も低い状態がデータ“１１”に対応されている。なお、本明細書においては、しきい値電圧が最も低い状態を消去状態と称する。つまり、しきい値電圧を下げる動作を消去と称し、しきい値電圧を上げる動作を書込みもしくは書戻しと称する。本実施例のフラッシュメモリにおいては、メモリアレイ１０内のデータを書き換える際に、メモリセルは一旦消去状態にされてからデータに相当するしきい値電圧になるように書込み電圧の印加が行なわれる。
【００１９】
図１において、符号１２はメモリアレイ１０内のビット線ＢＬに接続され書込みデータを保持したり読出し信号の増幅およびラッチを行なうセンスアンプ、１３は１本のワード線に接続された複数のメモリセルのうちバイト単位で書込みデータや読出しデータを選択するＹゲート（カラムスイッチ）、１４はセンスアンプ１２により増幅されたデータ信号または外部から入力された書き込みデータ信号を増幅するメインアンプ、１５はメインアンプ１４における信号の方向を制御したり外部からのアドレス信号に基づいてもしくは内部でアドレス信号を生成してＹゲート１３を選択制御したりするアクセス制御回路である。
【００２０】
また、１６は外部から入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７を介して入力されたコマンドコードに従って内部の制御信号を生成する制御論理部、１７は該制御論理部１６の制御シーケンスをマイクロプログラムのような形式で記憶するシーケンス用ＲＯＭである。入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７は、上記コマンドの入力の他、書込みデータやアドレスの入力、リードデータの出力にも利用される。書込み時に外部より入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７に入力されたライトデータは前記メインアンプ１４およびセンスアンプ１２を経てメモリアレイ１０に供給され、ライトアドレスは一旦制御論理部１６に取り込まれ電圧変換回路１８にてレベル変換されてからアドレスデコーダ１１に供給される。電圧変換回路１８は、制御論理部１６からアドレスデコーダ１１に供給される書込みパルス幅（＝書込み電圧を印加する時間）や書込み電圧レベルを指定する制御信号もレベル変換する。
【００２１】
さらに、制御論理部１６は、書込みや消去が成功したか失敗したかを示すビットなどを有するステータスレジスタＳＴＲやアクセス中のアドレスを保持するアドレスレジスタＡＤＲを備えており、ステータスレジスタＳＴＲやアドレスレジスタＡＤＲの内容は入出力端子Ｉ／Ｏ０〜７からチップ外部へ出力可能に構成されている。ステータスレジスタＳＴＲには、消去結果を示すビット（消去チェックビット）、書込み結果を示すビット（書込みチェックビット）のほか、チップの内部制御状態を示すビット（以下、Ｒ／Ｂビット）や、後述の動作チェックフラグとして用いられるビットが設けられている。Ｒ／Ｂビットは、それが論理“０”のときはチップが動作状態にあり外部からのアクセスが不能であることを、また“１”のときは、チップ内部は待機状態にあって外部からのアクセスが可能であることを表わすようにされる。
【００２２】
この実施例のフラッシュメモリには、特に制限されないが、電源電圧ＶＣＣのレベルを検出する電源電圧検出回路１９や該電源電圧検出回路１９による電源電圧の立ち上がり検出信号と外部のコントローラから入力されるリセット信号／ＲＥＳに基づいて制御論理部１６に対してパワーオンリセット信号や電源遮断リセット信号などの内部リセット信号を生成するリセット制御部２０、リングオシレータなどからなるクロック発生部２１、発生されたクロック信号を分周するクロック分周部２２、チャージポンプや電圧レギュレータなどからなりアドレスデコーダ１１で必要とされる書込み電圧Ｖｗや消去電圧Ｖｅ、ベリファイ電圧Ｖｗｖ，Ｖｅｖのような高電圧やリファランス電圧Ｖｒｅｆのような低電圧を生成する内部電源回路２３を備えている。
【００２３】
また、この実施例のフラッシュメモリは、書込みまたは消去動作の途中で外部のコントローラから入力されるリセット信号／ＲＥＳに基づいてリセット制御部２０が制御論理部１６に対して電源遮断を知らせる信号が供給されると、制御論理部１６は実行中の動作を中断し、書込みまたは消去対象のメモリセルのしきい値電圧を上げる書戻し処理を実行するように構成されている。
【００２４】
また、この実施例のフラッシュメモリには、外部のコントローラから入力される例えばチップ選択信号／ＣＥ、書込み制御信号／ＷＥ、出力制御信号／ＯＥ、読出し制御信号／ＲＥ等が入力される制御ピンＣ１〜Ｃｎが設けられている。これらの制御ピンに入力された制御信号は制御論理部１６に供給される。ここで、特に制限されるものでないが、符号の前に「／」が付記されている信号は、ロウレベルが有効レベルであること意味する。また、制御論理部１６からはチップにコマンドを入力することが可能な状態にあるか否かを示すレディ／ビジー信号Ｒ／Ｂがチップ外部へ出力されるようにされている。
【００２５】
この実施例のフラッシュメモリのメモリアレイは、図３に示されているように、１２８個のメモリセルＭＣ０〜ＭＣ１２７がビット線ＢＬ１，ＢＬ２……とソース線ＳＬ１，ＳＬ２……との間に並列に接続されたメモリ列が例えば８５１２個ワード線方向に並んで配設されている。本明細書ではこれをメモリブロックと称する。横方向つまり同一行のメモリセルはそれぞれ共通のワード線ＷＬ０，ＷＬ１，……ＷＬ１２７に接続されている。本明細書では、同一のワード線に接続されたメモリセル群をセクタと称する。本実施例のフラッシュメモリは、このセクタを単位として書込みと消去を行なうように構成されている。
【００２６】
次に、上記実施例のフラッシュメモリをメモリカードに使用した場合の構成例を、図４を用いて説明する。
【００２７】
図４に示されているように、メモリカードはフラッシュメモリ１００と該フラッシュメモリ１００にコマンドやアドレスを供給するマイクロプロセッサなどからなるコントローラＬＳＩ２００とがセラミックなどのパッケージ３００に封止されて構成される。
【００２８】
パッケージ３００には、電源電圧ＶＣＣおよびＶＳＳが印加される電源端子Ｔ１，Ｔｎや外部装置と接続される外部端子Ｔ２……が設けられ、電源端子Ｔ１，Ｔｎにはボンディングワイヤやプリント配線基板に形成された配線等を介してコントローラＬＳＩ２００とフラッシュメモリ１００の電源端子が接続され、外部端子Ｔ２……にはコントローラＬＳＩ２００の対応する入出力端子が接続されている。フラッシュメモリ１００の制御ピンやＩ／ＯピンとコントローラＬＳＩ２００の対応する端子との間もプリント配線基板に形成された配線等を介して接続されており、リセット信号／ＲＥＳはコントローラＬＳＩ２００からフラッシュメモリ１００へ入力される。
【００２９】
この実施例のメモリカードにおいては、フラッシュメモリ１００およびコントローラＬＳＩ２００とともに数１０μＦ程度の電源コンデンサ４００がパッケージ３００に内蔵されている。この電源コンデンサ４００は電源端子ＶＣＣとＶＳＳとの間に接続されて、外部からの電源の供給が遮断されてもしばらくの間、フラッシュメモリ１００に電源を供給できるように構成されている。
【００３０】
次に、本実施例のフラッシュメモリにおける消去および書込み動作の手順と、消去または書込み動作中に電源が遮断された場合の処理の手順の一例を、図５のタイミングチャートと図６および図７のフローチャートを用いて説明する。
【００３１】
制御論理部１６は、コントローラから消去を指示する第１コマンド（１ｓｔＣＭＤ）およびそれに付随する上位セクタアドレスＳＡ１と下位セクタアドレスＳＡ２を受信すると、内部電源回路２３に対する起動信号や電圧変換回路１８に対する電圧の指定信号などを生成して消去の準備を行なう（ステップＳ１〜Ｓ３）。それから、コントローラより開始を指示する第２コマンド（２ｎｄＣＭＤ）を受信するとメモリセルに所定の電圧を印加して消去を開始する（ステップＳ４，Ｓ５）。その後、消去ベリファイを行なってしきい値電圧が充分に下がっていなければ再度消去電圧を印加する（ステップＳ６）。
【００３２】
入力アドレスで指示されたすべてのメモリセルのしきい値電圧が所定の電圧以下に下がると、ステップＳ７へ移行してデプリート状態すなわちしきい値電圧が０Ｖ以下のメモリセルがあるか否かの判定が行なわれる。ここで、デプリート状態のメモリセルがなければ消去動作を終了し、デプリート状態のメモリセルがあればステップＳ８へ移行してしきい値電圧が低すぎるメモリセルに対してしきい値電圧を少し上げるためのバイアス電圧を印加する。
【００３３】
その後、ステップＳ９でベリファイを行なってデプリート状態のメモリセルがなくなったか判定し、デプリチャージート状態のメモリセルなくなるまでバイアス電圧の印加を繰り返す。デプリート不良ビットがなくなるとステップＳ１０で、メモリセルがディスターブ状態すなわちしきい値電圧が上がり過ぎた状態になっていないか判定する。そして、しきい値電圧が上がりすぎたものがあればステップＳ５へ戻ってしきい値電圧を下げる方向の電圧を印加する。すべてのメモリセルのしきい値電圧が所定の範囲に入ったことを確認すると消去動作を終了する。
【００３４】
本実施例のフラッシュメモリは、上記ステップＳ１〜Ｓ４の第１コマンド受信から第２コマンド受信までの間に電源遮断▲１▼が発生してコントローラからリセット信号／ＲＥＳが入力されると、直ちに消去動作を終了する。一方、ステップＳ５，Ｓ６の消去のためのバイアス電圧の印加とベリファイを行なっている間に電源遮断▲２▼が発生してコントローラからリセット信号／ＲＥＳが入力されると、消去対象のメモリセルのしきい値電圧を最も高いデータ“０１”に対応したしきい値電圧まで上げる書込み電圧を印加する書戻し処理を行なう。
【００３５】
また、ステップＳ７〜Ｓ９のデプリートチェックと状態のメモリセルの書戻し処理を行なっている間に電源遮断▲３▼が発生してコントローラからリセット信号／ＲＥＳが入力されると、動作を中断してデプリート状態のメモリセルがないかチェックしてなければ消去動作を終了し、デプリート状態のメモリセルがあれば該メモリセルに対してデータ“０１”に対応したしきい値電圧まで上げる書戻し処理を行なう。なお、デプリート状態のメモリセルがないときは破線で示すようにステップＳ１０へ移行するようにしてもよい。ステップＳ１０移行の処理は比較的短時間に終了するからである。
【００３６】
さらに、ステップＳ１０のディスターブ判定を行なっている時に電源遮断▲４▼が発生してコントローラからリセット信号／ＲＥＳが入力された場合には、直ちに動作を終了するように構成されている。
【００３７】
電源遮断後に行なわれる上記書戻し処理は電源コンデンサ４００に蓄積されている電荷がなくなる前に終了するように構成されている。言い換えると、電源遮断後に上記書戻し処理を実行できる程度に電源コンデンサ４００の容量値が設定されている。
【００３８】
以上、消去動作について説明したが、書込み動作も図６のフローチャートとほぼ同様である。書込み動作が消去動作と異なる点は、ステップＳ１で書込みコマンドを受信する点と、ステップＳ９の後で書込みデータに応じた所望のレベルまでしきい値電圧を上げるためのバイアス電圧印加とベリファイ動作を行なう点にある。
【００３９】
ところで、図６のフローチャートは、電源遮断が発生してコントローラからリセット信号／ＲＥＳが入力されたときに、フラッシュメモリ内部がどの状態にあるのか制御論理部１６が分かっていることを前提にしたものである。
【００４０】
図７には、内部がどの状態にあるのか制御論理部１６が容易に判断できるようにした実施例が示されている。この実施例においては、第１コマンド受信後に行なわれる準備動作（初期設定Ｓ１１）が終了した時点で動作チェックフラグを立てる（ステップＳ１２）とともに、書込みまたは消去のためのバイアス電圧を印加（ステップＳ１３）して最後のベリファイ動作（ステップＳ１４）が終了した時点で動作チェックフラグを下げる処理（ステップＳ１５）が設けられている。
【００４１】
このように、動作チェックフラグを上げたり下げたりする処理を設けておけば、電源遮断が発生してコントローラからリセット信号／ＲＥＳが入力されたときに、フラッシュメモリ内部がどの状態にあるのか容易に知ることができるため、その状態に応じた処理が可能になる。具体的には、動作チェックフラグが立つ前や動作チェックフラグが下がった後で電源遮断が発生してコントローラからリセット信号／ＲＥＳが入力された場合には直ちに書込み又は消去動作を終了し、動作チェックフラグが立っている間に電源遮断が発生してコントローラからリセット信号／ＲＥＳが入力された場合には、書込み又は消去動作を中断（ステップＳ１６）し、しきい値電圧を高くする書戻し処理（ステップＳ１７）を実行して終了する。
【００４２】
なお、図７では図６の一部の処理の手順が簡略化して示されている。具体的には、図７のステップＳ１１は図６のステップＳ１〜Ｓ４の処理に相当し、ステップＳ１３はステップＳ５，Ｓ８に、またステップＳ１４はステップＳ６，Ｓ７，Ｓ９に相当する。上記動作チェックフラグは、例えばステータスレジスタＳＴＲの空きビットを利用して設定することができる。また、上記動作チェックフラグは、不揮発性記憶素子を利用して電源が完全に遮断した後も状態を保持するように構成することができる。さらに、上記動作チェックフラグとは別に、以下に述ベるように書込みまたは消去動作中に電源遮断が発生したか否かを電源遮断後も記憶する電源遮断フラグを設けるようにしてもよい。
【００４３】
次に、上記不揮発性メモリの電源遮断フラグの構成例を、図８〜図１１を用いて説明する。このうち、図８はワード線毎に電源遮断フラグを設けて電源遮断時に書込み、消去中であったセクタを識別できるようにしたものである。図８において、ＭＣは不揮発性のメモリセル、ＷＬはワード線、ＷＤＲは図１のアドレスデコーダ１１内に設けられ対応するワード線を選択レベルに駆動するワードドライバである。図８に示されているように、この実施例では、ワード線ＷＬにコントロールゲート端子が接続された不揮発性記憶素子からなるフラグメモリＦＭと、該フラグメモリＦＭのドレイン端子に接続されたセンスアンプＳＡとが設けられているとともに、ワード線ＷＬ上にはスイッチＭＯＳＦＥＴＱｓ１，Ｑｓ２が設けられている。
【００４４】
上記フラグメモリＦＭは、例えば初期設定でしきい値電圧が低い消去状態に設定しておいて、電源遮断時にセンスアンプＳＡに“１”をセットし、ワード線ＷＬに高電圧を印加することによりしきい値電圧を高くすることでフラグがセットされた状態にさせることができる。また、このフラグメモリＦＭの書込みの際にはスイッチＭＯＳＦＥＴＱｓ１をオフ状態、またＱｓ２をオン状態にしてメモリアレイ内のメモリセルＭＣに影響を与えないでフラグの設定を行なうことができる。
【００４５】
上記フラグメモリＦＭの読出しはメモリアレイを構成する記憶素子と同様にプリチャージ方式で行なうようにすることができる。ただし、メモリアレイを構成する記憶素子はしきい値電圧が４段階に設定され２ビットの情報を記憶するため、読出しはワード線に３段階の読出しレベルを設定して行なわれるが、フラグメモリＦＭの読出しは、ワード線に１つの読出しレベルを設定して、電流が流れるか否かを判定する簡易な判定方式とすることができる。
【００４６】
この実施例は、フラグの数は多くなるが電源遮断時に書込みまたは消去中のセクタの判定が容易になるという利点がある。フラグの立ち下げすなわち消去はメモリアレイ内のメモリセルの消去の際にブロック単位で同時に行なうように構成することができる。
【００４７】
図９は、アドレスのデコード処理が階層的なデコード方式になっている場合にメモリアレイの各ブロックに対応した電源遮断フラグＢＦＭと、複数のブロックの同一ワード線に対応した共通の電源遮断フラグＣＦＭとを設けて、電源遮断時に書込み、消去中であったセクタを識別できるようにしたものである。図９において、ＢＬＫはビット線およびソース線を共通にする並列形態のメモリセル列がワード線方向に所定数（例えば８５１２個）配列されてなるメモリブロック、ＷＬはワード線、ＷＤＲはワード線を選択レベルに駆動するワードドライバ、Ｗ−ＤＥＣはブロック内の１本のワード線を選択するワードデコーダ、Ｂ−ＤＥＣは書込みまたは消去対象となるメモリセルを含むブロックを選択するブロックデコーダである。図９には示されていないが、電源遮断フラグＢＦＭとＣＦＭのドレイン端子にはセンスアンプが接続され、書込みと読出しが可能にされる。
【００４８】
この実施例では、電源遮断フラグＢＦＭとＣＦＭを参照することにより、電源遮断時に書込みまたは消去中のセクタを識別することができるとともに、図８の実施例よりもフラグメモリの数が少なくて済むという利点がある。
【００４９】
図１０は、電源遮断時に書込み、消去中であったセクタのアドレスを保持するフラグメモリＡＦＭを設けたものである。図１０において、ＡＣＴは図１の制御論理部１６内に設けられているアドレスカウンタ、１１はアドレスをデコードしてメモリアレイ内のワード線を選択するアドレスデコーダである。この実施例では、アドレスを記憶するためのフラグメモリＡＦＭ１，ＡＦＭ２……と、該フラグメモリのゲート端子に印加する電圧を生成するドライバＤＲＶ１，ＤＲＶ２……と、各フラグメモリのドレイン端子に接続されセンスアンプＳＡ１，ＳＡ２……と、上記ドライバに動作モードに応じて書込み電圧または消去電圧、読出し電圧のいずれかを供給するセレクタＳＥＬとが設けられている。フラグメモリＡＦＭとドライバＤＲＶとセンスアンプＳＡは、アドレスのビット数分だけ設けられる。
【００５０】
この実施例は、図８や図９の実施例に比べてフラグメモリの数を大幅に少なくできるという利点がある。なお、フラグメモリＡＦＭは書込み動作または消去動作が発生するたびに設定を行なってもよいが、電源遮断が発生した時にだけ設定を行なうようにすることもできる。
【００５１】
図１１は、書込み、消去中に電源遮断が発生した場合に電源遮断時の動作モードが書込みモードであったのか消去モードであったのかを記憶するモードフラグメモリＭＦＭ１，ＭＦＭ２を設けたものである。この実施例では、制御論理部１６から動作モードを示すモード信号が出力されるとともに、該モード信号を入力としフラグメモリＭＦＭ１，ＭＦＭ２のゲート端子に印加する電圧を生成するドライバＤＲＶ１，ＤＲＶ２と、各フラグメモリＭＦＭ１，ＭＦＭ２のドレイン端子に接続されセンスアンプＳＡ１，ＳＡ２と、上記ドライバドライバＤＲＶ１，ＤＲＶ２に動作モードに応じて書込み電圧または消去電圧、読出し電圧のいずれかを供給するセレクタＳＥＬとが設けられている。
【００５２】
この実施例は、図１０の実施例よりもさらにフラグメモリの数を少なくできるという利点がある。なお、フラグメモリＭＦＭ１，ＭＦＭ２は書込み動作または消去動作が発生するたびに設定を行なってもよいが、電源遮断が発生した時に行なうようにすることもできる。また、図１１の実施例は、図８〜図１０の実施例と組み合わせて適用することで、より優れた利点が得られる。
【００５３】
次に、図８または図９の実施例と図１１の実施例を組み合わせた場合におけるフラグの読出し方式の一例を、図１２のフローチャートを用いて説明する。
【００５４】
電源が投入されると、制御論理部１６はチップ内部の各種レジスタの初期化を行なう（ステップＳ２１）。続いてトリミングや電源設定等のためのヒューズの状態の読出しを行なってから、内部電源回路２３に起動信号を送って内部電源を立ち上げる（ステップＳ２２，Ｓ２３）。ここまでは、従来のフラッシュメモリと同様の動作である。
【００５５】
この実施例では、内部電源立上げ後に制御論理部１６がフラグサーチ処理を開始して、先ずステップＳ２４で消去遮断フラグＭＦＭ２が立っているか判定し、立っていないときはステップＳ２６へ移行して書込み遮断フラグＭＦＭ１が立っているか判定し、いずれのフラグも立っていないときはそのままフラグサーチ処理を終了する。消去遮断フラグＭＦＭ２または書込み遮断フラグＭＦＭ１が立っているときは、ステップＳ２５，Ｓ２７でそれぞれステータスレジスタＳＴＲに消去中の電源遮断または書込み中の電源遮断があったことを示すビットをセットする。
【００５６】
それから、アドレスカウンタをオールゼロに初期化して先頭アドレスをアドレスデコーダに供給してフラグメモリＦＭの読出しを行なう（ステップＳ２８，Ｓ２９）。次に、読み出したフラグが立っているか判定（ステップＳ３０）し、立っているときはそのときのアドレスカウンタの値を遮断アドレスとしてアドレスレジスタＡＤＲにセットして終了する（ステップＳ３１）。一方、ステップＳ３０でフラグが立っていないと判定した時はステップＳ３２でアドレスカウンタをインクリメント（＋１）してステップＳ２８へ戻り、次のアドレス（セクタ）のフラグメモリの読み出しを行ない、立っているフラグが見つかるまで上記動作を繰り返す。
【００５７】
図１３および図１４には、上記フローチャートに従ってアドレスレジスタＡＤＲにセットされた遮断アドレスを、外部のコントローラが読み出せるようにしたフラッシュメモリの読出しタイミングの例を示す。
【００５８】
図１３は、コントローラがフラッシュメモリに対して所定のコマンドを送って読み出すように構成した場合のタイミングである。
【００５９】
フラッシュメモリは、電源が立ち上がると初期設定およびフラグサーチを行ない、終了するとレディ／ビジー信号Ｒ／Ｂをレディ状態を示すハイレベルに変化させる（タイミングｔ１）。コントローラはこれを検知するとチップイネーブル信号／ＣＥ、出力イネーブル信号／ＯＥをロウレベルに変化させる（タイミングｔ２，ｔ３）。すると、入出力ピンＩ／Ｏ０〜７からステータスレジスタＳＴＲの内容が出力される（タイミングｔ４）。その後、コントローラがコマンドイネーブル信号／ＣＭＤをロウレベルに変化させるとともに、入出力ピンＩ／Ｏ０〜７から遮断アドレスリードコマンドを入力する（タイミングｔ５）。そして、リードイネーブル信号／ＲＥをロウレベルとハイレベルに交互に変化させると、アドレスレジスタＡＤＲに保持されている例えば１６ビットの遮断アドレスが８ビットずつ入出力ピンＩ／Ｏ０〜７から出力される（タイミングｔ６，ｔ７）。
【００６０】
図１４は、コントローラがフラッシュメモリに設けられている所定の外部端子に制御信号を入力することにより、アドレスレジスタＡＤＲに保持されている遮断アドレスを読み出すように構成した場合のタイミングである。
【００６１】
フラッシュメモリは、電源が立ち上がると初期設定およびフラグサーチを行ない、終了するとレディ／ビジー信号Ｒ／Ｂをレディ状態を示すハイレベルに変化させる（タイミングｔ１１）。コントローラは、電源の立ち上がりと同時にフラッシュメモリの所定の外部端子（オートリード）をハイレベルに固定するとともに、レディ／ビジー信号Ｒ／Ｂのハイレベルの変化を検知してチップイネーブル信号／ＣＥに変化させる（タイミングｔ１２）。それから、リードイネーブル信号／ＲＥをロウレベルとハイレベルに交互に変化させると、ステータスレジスタＳＴＲの内容とアドレスレジスタＡＤＲに保持されている遮断アドレスが順次入出力ピンＩ／Ｏ０〜７から出力される（タイミングｔ１３，ｔ１４，ｔ１５）。これにより、パワーオン時における遮断アドレスのオートリードが実行される。
【００６２】
さらに、本実施例のフラッシュメモリは、外部から供給される電源電圧のレベルに応じて内部電源回路２３が動作するように構成されている。
【００６３】
図１５は、内部電源回路２３を構成するチャージポンプの一実施例を示す。この実施例のチャージポンプは、電源電圧端子ＶＣＣとクロック入力端子ＣＫｉｎとの間に直列に接続されたスイッチＳＷ１および容量ＣＢ１と、スイッチＳＷ１と容量ＣＢ１との接続ノードＮ１と出力端子ＯＵＴとの間に直列に接続されたｎ−１個のスイッチＳＷ２〜ＳＷｎと、スイッチＳＷ２〜ＳＷｎの各接続ノードＮ２〜Ｎｎに前記容量ＣＢ１と並列に接続された容量ＣＢ２〜ＣＢｎ-1とを備え、奇数番目のノードに接続された容量ＣＢ１，ＣＢ３，……ＣＢｎ-2の他端にはクロックφ１またはこれと同相のクロックφ２，φ３が印加され、偶数番目のノードに接続された容量ＣＢ２，ＣＢ４，……ＣＢｎ-1の他端にはクロックφ１，φ２，φ３と逆相のクロック／φ１，／φ２，／φ３が印加されている。
【００６４】
また、奇数番目のスイッチＳＷ１，ＳＷ３，……ＳＷｎ-1はクロックφ１によりオン、オフされ、偶数番目のスイッチＳＷ２，ＳＷ４，……ＳＷｎは逆相のクロック／φ１によりオン、オフされる。これにより、スイッチＳＷ１により容量ＣＢ１にチャージされた電荷が容量ＣＢ２〜ＣＢｎ-1を左から右ヘ向って順次転送されて行き昇圧動作が行なわれる。かかる構成のチャージポンプは従来公知のチャージポンプとほぼ同様な構成である。
【００６５】
この実施例のチャージポンプは、上記構成に加え、容量ＣＢｎ-2とスイッチＳＷｎ-1の接続ノードＮｎ-1と出力端子ＯＵＴとの間および容量ＣＢｎ-4とスイッチＳＷｎ-3の接続ノードＮｎ-3と出力端子ＯＵＴとの間にそれぞれ段数切替え用のスイッチＳＷ１１，ＳＷ１２が設けられている。これらのスイッチＳＷ１１，ＳＷ１２はそれぞれ制御論理部１６から供給される切替信号ＥＸＣ１，ＥＸＣ２によりオン状態またはオフ状態にされる。
【００６６】
スイッチＳＷ１１とＳＷ１２が共にオフ状態にされるとＳＷ１１とＳＷ１２がない場合と同じように動作することで図１５の回路は（ｎ−１）段のチャージポンプとして動作し、スイッチＳＷ１１がオン、ＳＷ１２がオフ状態にされるとＳＷ１１を介してノードＮｎ-1の電荷が出力端子ＯＵＴへ供給されることで図１５の回路は（ｎ−３）段のチャージポンプとして動作し、スイッチＳＷ１１がオフ、ＳＷ１２がオン状態にされるとＳＷ１２を介してノードＮｎ-3の電荷が出力端子ＯＵＴへ供給されることで図１５の回路は（ｎ−５）段のチャージポンプとして動作する。つまり、図１５のチャージポンプは昇圧段数が変更可能に構成されている。
【００６７】
図１６（ａ）には図１５の回路を（ｎ−１）段のチャージポンプとして動作させる場合に印加されるクロックφ１〜φ３，／φ１〜／φ３のタイミングを示す。図示されているように、φ１，φ２，φ３は互いに同一のタイミング、／φ１，／φ２，／φ３も互い同一のタイミングでよい。φ１と／φ１は、電荷が逆方向に転送されるのを防止するため、互いにハイレベルの期間が重ならないようにされた逆相のクロックとされる。図１６（ｂ）には図１５の回路を（ｎ−３）段のチャージポンプとして動作させる場合に印加されるクロックφ１，φ２，／φ１，／φ２のタイミングを示す。図示されているように、φ１，φ２は互いに同一のタイミング、／φ１，／φ２も互い同一のタイミングとされる。φ３と／φ３はロウレベルに固定される。図１６（ｃ）には図１５の回路を（ｎ−５）段のチャージポンプとして動作させる場合に印加されるクロックφ１，／φ１のタイミングを示す。φ２とφ２およびφ３と／φ３はロウレベルに固定される。
【００６８】
ところで、図１５のチャージポンプは、スイッチＳＷ１１をオンさせる（ｎ−３）段動作時に、電荷転送用のスイッチＳＷｎ-1はクロックφ３により、またスイッチＳＷｎはクロック／φ３によりオフ状態にさせておいても昇圧動作をする。これに対し、図示されているように、スイッチＳＷ１１がオンの時にもスイッチＳＷｎ-1をクロックφ１により、またスイッチＳＷｎをクロック／φ１によりオン、オフさせることにより、昇圧用容量ＣＢｎ-2，ＣＢｎ-1を平滑容量として利用できるようになる。つまり、平滑容量ＣＤの見かけ上の容量値を増加させることができる。スイッチＳＷ１２をオンさせる（ｎ−５）段動作時についても同様であり、昇圧用容量ＣＢｎ-4，ＣＢｎ-3，ＣＢｎ-2，ＣＢｎ-1を平滑容量として利用できるようになる。
【００６９】
本実施例のフラッシュメモリは、電源電圧ＶＣＣのレベルに応じて上記チャージポンプの段数を変更するような制御を行なう。具体的には、電源電圧ＶＣＣのレベルが高いときは段数の少ない（ｎ−５）段で動作させ、電源電圧ＶＣＣのレベルが少し下がったときは段数を減らして（ｎ−３）段で動作させ、電源電圧ＶＣＣのレベルがさらに下がったときは（ｎ−１）段で動作させるように構成されている。これにより、電源電圧ＶＣＣが高い時も低い時も所望の所望の昇圧電圧が得られるとともに、出力のリップルを小さくすることができる。すなわち、電源電圧ＶＣＣが高い時は段数が少ないため段数が多い場合よりも出力のリップルが大きくなるが、上記実施例のように段数が少ない時は平滑容量ＣＤの容量値が大きくされることによりリップルを抑えることができる。
【００７０】
本発明者らが開発している１２８ＭＢのフラッシュメモリにおいて見積もりを行なったところ、容量ＣＢｎ-4，ＣＢｎ-3，ＣＢｎ-2，ＣＢｎ-1を平滑容量として利用しないでその分平滑容量ＣＤの容量値を大きくしようとすると、平滑容量ＣＤの占有面積は０．１８mm²、チップサイズに対する比率で約０．４％、内部電源回路２３の占有面積に対する比率では約５％も大きくする必要があることが分かった。従って、本実施例を適用することにより、チップサイズを約０．４％小さくすることができる。
【００７１】
図１７は内部電源回路２３を構成するチャージポンプの他の実施例を示す。この実施例のチャージポンプは、スイッチＳＷ１１のオン、オフによりチャージポンプを４段と８段の２段階に切替え可能に構成されている。また、電荷転送用のスイッチ（図１５のＳＷ２〜ＳＷｎ）としてＭＯＳＦＥＴＱＴ１〜ＱＴ８を用いているとともに、このスイッチＭＯＳＦＥＴＱＴ１〜ＱＴ８を充分にオンさせて転送効率を高めるためにブースト用の容量ＣＧが設けられている。ＱＧはこのブースト用容量ＣＧをチャージするためのスイッチＭＯＳＦＥＴである。
【００７２】
さらに、特に制限されるものでないが、この実施例では、各ノードＮ０〜Ｎ７と電源電圧端子ＶＣＣとの間にはダイオードとして動作するＭＯＳＦＥＴＱＢが設けられており、昇圧開始時に各ノードに電荷を直接注入して到達時間を短縮できるように構成されている。なお、ＬＳＦは段数切替えスイッチＳＷ１１をオン、オフ制御する切替え信号ＥＸＣを昇圧電圧ＶＰＰに近いレベルまでシフトするレベルシフト回路である。図１７の実施例では、段数切替えスイッチＳＷ１１にＮチャネルＭＯＳＦＥＴを用いているが、ＰチャネルＭＯＳＦＥＴを用いるようにしてもよい。
【００７３】
図１８（ａ）には図１７の回路を８段のチャージポンプとして動作させる場合に印加されるクロックのタイミングが、また図１８（ｂ）には図１７の回路を４段のチャージポンプとして動作させる場合に印加されるクロックのタイミングが示されている。図において、ＦＢ０１，ＦＢ０２，ＦＢ１１，ＦＢ１２は昇圧動作用のクロック、ＦＣ１，ＦＣ２はブースト用容量ＣＧをたたいて電荷転送用ＭＯＳＦＥＴＱＴ１〜ＱＴ８のゲート電圧を押し上げるクロックである。４段のチャージポンプとして動作させる場合、スイッチＳＷ１１はオン状態とされ、クロックＦＢ１１，ＦＢ１２はロウレベル（０Ｖ）に固定される。この実施例においても、４段のチャージポンプとして動作するときには、後段の昇圧用容量ＣＢは平滑容量として利用されるように電荷転送用ＭＯＳＦＥＴＱＴ５〜ＱＴ８が制御される。
【００７４】
図１９は内部電源回路２３を構成するチャージポンプのさらに他の実施例を示す。この実施例のチャージポンプは、図１７のチャージポンプでは前段と後段でブースト用のクロックを共通に用いていたものを、別々のブースト用クロックＦＣ０１，ＦＣ０２；ＦＣ１１，ＦＣ１２で動作させるようにしたものである。図２０（ａ）には図１９の回路を８段のチャージポンプとして動作させる場合に印加されるクロックのタイミングが、また図２０（ｂ）には図１８の回路を４段のチャージポンプとして動作させる場合に印加されるクロックのタイミングが示されている。図２０のようなクロックによってチャージポンプを動作させることにより、図１８のチャージポンプよりも４段動作時における平滑容量ＣＤの効率をさらに向上させることができる。
【００７５】
次に、本発明の変形例を説明する。この変形例は、図２１に示すように、ヒューズ素子を含む回路などからなり使用する電源電圧に応じて電源を設定する電源設定回路２４を設けるとともに、電源電圧検出回路１９として電源電圧ＶＣＣのレベルを３段階以上に区別して検出し、電源設定状態に応じて電源遮断を検出することができる電源遮断検出回路２５を設けたものである。前記段数切替え可能なチャージポンプは、上記電源設定回路２４の電源設定に応じて段数が設定されるように構成することもできる。
【００７６】
電源遮断検出回路２５は、上記電源電圧検出回路１９からの検出信号ＤＴＣ１，ＤＴＣ２，ＤＴＣ３……を電源設定回路２４の電源設定状態に応じて選択的に通過させるゲートＧ１〜Ｇ５……と、上記検出信号ＤＴＣ１，ＤＴＣ２，ＤＴＣ３……のいずれかを起動信号および停止信号として動作クロックＣＬＫを計数するカウンタＣＮＴと、該カウンタが計時する時間を設定するタイマ設定レジスタＴＭＲと、カウンタＣＮＴの計数値とタイマ設定レジスタＴＭＲの設定値とを比較するコンパレータＣＭＰとから構成されている。タイマ設定レジスタＴＭＲの設定値は電源設定回路２４の電源設定状態に応じて異なる値とされる。
【００７７】
電源設定回路２４の電源設定状態が最も高い状態１に設定されていると、ゲートＧ１とＧ２が開かれて電源電圧検出回路１９からの検出信号ＤＴＣ１を起動信号としてまた検出信号ＤＴＣ２を停止信号としてカウンタＣＮＴに供給する。電源設定回路２４の電源設定状態が２番目に高い状態２に設定されていると、ゲートＧ３とＧ５が開かれて電源電圧検出回路１９からの検出信号ＤＴＣ２を起動信号としてまた検出信号ＤＴＣ３を停止信号としてカウンタＣＮＴに供給する。
【００７８】
図２２には、電源設定回路２４において電源設定状態１が設定されている場合の動作波形が示されている。電源電圧ＶＣＣが低下して検出レベル１に到達すると検出信号ＤＴＣ１がハイレベルからロウレベルに変化し、これに応じてカウンタＣＮＴがクロックの計数を開始する。そして、電源電圧ＶＣＣがさらに低下して検出レベル２に到達すると検出信号ＤＴＣ２がハイレベルからロウレベルに変化し、これに応じてカウンタＣＮＴが計数動作を停止する。このときカウンタＣＮＴに計数された値が設定値よりも大きくなるとコンパレータＣＭＰの出力信号である電源遮断検出信号ＶＣＤがロウレベルからハイレベルに変化される。これによって制御論理部１６は電源遮断が発生したことを知ることができる。
【００７９】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、実施例においては、１つの記憶素子（メモリセル）に２ビットのデータを記憶可能な４値のフラッシュメモリについて説明したが、本発明は１つの記憶素子に１ビットのデータを記憶する２値のフラッシュメモリや３ビット以上のデータを記憶する多値のフラッシュメモリに対しても適用することができる。
【００８０】
また、実施例においてはメモリセルのしきい値電圧が低い状態を消去状態と称し、しきい値電圧が高い状態を書込み状態と称しているが、メモリセルのしきい値電圧が高い状態を消去状態に対応させ、しきい値電圧が低い状態を書込み状態に対応させるようにしたフラッシュメモリに対しても本発明を適用することができる。
【００８１】
さらに、前記実施例においては、複数の記憶素子がビット線とソース線との間に並列に接続されたいわゆるＡＮＤ型もしくはＮＯＲ型のフラッシュメモリについて説明したが、本発明は記憶素子が直列に接続されたいわゆるＮＡＮＤ型のフラッシュメモリや、ＭＯＮＯＳ構造のメモリセルを持つ不揮発性メモリ等に対しても適用することができる。ＮＡＮＤ型等のフラッシュメモリでは、デプリート状態のメモリセルが存在することによりブロック内のデータがすべて不正確になるということはないが、電源遮断でデプリート状態のまま残ったメモリセルがあっても本発明を適用することで修復が可能になる。
【００８２】
即ち、図８から図１４において説明した技術を適用することにより、書込み又は消去途中に電源遮断が生じ、該メモリセルに格納されているデータは不正確であり使用することができない事を知ることができる。これにより該メモリセルに格納されているデータを誤って使用して、望まない結果が生じることを防ぐことができる。またＡＮＤ型若しくはＮＯＲ型のフラッシュメモリではデプリート状態のメモリセルが存在しているとシステム全体として動作できなくなる虞があるため、前記実施例では書込み又は消去途中に電源遮断が生じたか否か確認をする動作を説明したが、ＮＡＮＤ型のフラッシュメモリ等であればデプリート状態のメモリセルが存在していてもシステム全体として動作することは可能であるため、読み出しや書込みを行なう際に、確認の動作を行なうようにしても良い。
【００８３】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるフラッシュメモリに適用した場合について説明したが、この発明はそれに限定されるものでなく、本発明は、電圧を印加してしきい値電圧を変化させて情報の記憶を行なう不揮発性記憶素子を有する半導体メモリに広く利用することができる。
【００８４】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００８５】
すなわち、本発明に従うと、書込みまたは消去の動作が完全に終了する前に電源遮断が発生してデプリート状態のメモリセルが発生しても、その後の書戻し処理でメモリセルのしきい値電圧が高くされるため、ブロック全体のデータが正しく読めなくなる事態に至るのを回避できるようになる。
【００８６】
また、書込みまたは消去の途中で電源遮断が発生したことを外部へ知らせるフラグを設けたことにより、ホストＣＰＵなどの外部装置が、電源遮断で破損したメモリ内のデータの修復を行なうことができるようになる。これによって、電源遮断でシステム領域のデータが破損しても修復を行なうことで、メモリの認識ができなくなったりシステムの正常動作が不能になるのを回避することができる。
【００８７】
さらに、電源電圧のレベルに応じて内部電源（チャージポンプの段数）を切り替えるように構成したので、電源遮断により電源電圧が低下してもそれに応じて内部電源が動作して所望の電圧を発生することによって、書戻し処理を確実に実行することができるようになり、メモリの信頼性が向上するようになる。
【図面の簡単な説明】
【図１】本発明を適用して有効な不揮発性半導体記憶装置の一例としてのフラッシュメモリの実施例を示すブロック図である。
【図２】実施例のフラッシュメモリのメモリセルのしきい値電圧分布を示す説明図である。
【図３】実施例のフラッシュメモリのメモリアレイの構成例を示す回路説明図である。
【図４】実施例のフラッシュメモリを利用したメモリカードの一構成例を示すブロック図である。
【図５】実施例のフラッシュメモリにおける消去および書込み動作と、消去または書込み動作中に電源が遮断された場合の処理の動作タイミングの一例を示すタイミングチャートである。
【図６】実施例のフラッシュメモリにおける消去および書込み動作の手順と、消去または書込み動作中に電源が遮断された場合の処理の手順の一例を示すフローチャートである。
【図７】実施例のフラッシュメモリにおける消去および書込み動作の手順と、消去または書込み動作中に電源が遮断された場合の処理の手順の他の例を示すフローチャートである。
【図８】実施例のフラッシュメモリにおける電源遮断フラグの構成例を示す説明図である。
【図９】実施例のフラッシュメモリにおける電源遮断フラグの他の構成例を示す説明図である。
【図１０】実施例のフラッシュメモリにおける電源遮断時のアドレスを保持するフラグの構成例を示す説明図である。
【図１１】実施例のフラッシュメモリにおける電源遮断時の動作状態を保持するフラグの構成例を示す説明図である。
【図１２】実施例のフラッシュメモリにおける電源投入時におけるフラグサーチ処理の手順の一例を示すフローチャートである。
【図１３】実施例のフラッシュメモリにおける電源投入時における遮断アドレスの外部読出しのタイミングの一例を示すタイミングチャートである。
【図１４】実施例のフラッシュメモリにおける電源投入時における遮断アドレスの外部読出しのタイミングの他の例を示すタイミングチャートである。
【図１５】内部電源回路を構成するチャージポンプの一実施例を示す回路図である。
【図１６】（ａ）は図１５の回路を（ｎ−１）段のチャージポンプとして動作させる場合に印加されるクロックのタイミング、（ｂ）は図１５の回路を（ｎ−３）段のチャージポンプとして動作させる場合に印加されるクロックのタイミング、（ｃ）は図１５の回路を（ｎ−５）段のチャージポンプとして動作させる場合に印加されるクロックのタイミングを示すタイミングチャートである。
【図１７】内部電源回路を構成するチャージポンプの他の実施例を示す回路図である。
【図１８】（ａ）は図１７の回路を８段のチャージポンプとして動作させる場合に印加されるクロックのタイミング、（ｂ）は図１７の回路を４段のチャージポンプとして動作させる場合に印加されるクロックのタイミングを示すタイミングチャートである。
【図１９】図１７のチャージポンプの変形例を示す回路図である。
【図２０】（ａ）は図１９の回路を８段のチャージポンプとして動作させる場合に印加されるクロックのタイミング、（ｂ）は図１９の回路を４段のチャージポンプとして動作させる場合に印加されるクロックのタイミングを示すタイミングチャートである。
【図２１】本発明の変形例としての電源遮断検出回路を備えたフラッシュメモリの電源遮断検出部の構成例を示すブロック図である。
【図２２】図２１の電源遮断検出部の動作波形例を示す波形図である。
【符号の説明】
１０メモリアレイ
１１アドレスデコーダ
１６制御論理部
１９電源検出回路
２３内部電源回路
２５電源遮断検出回路
ＭＣメモリセル
ＷＬワード線
ＢＬビット線
ＳＬソース線
ＳＴＲステータスレジスタ
ＡＤＲアドレスレジスタ
ＷＤＲワードドライバ
ＣＦＭフラグメモリ

Claims

記憶情報を電気的に書込み、消去可能であってしきい値電圧に対応して情報を記憶する複数の不揮発性記憶素子を含むメモリアレイを備え、所定の単位で書込みおよび消去を行なうように構成された不揮発性半導体記憶装置であって、
上記複数の不揮発性記憶素子は書込み動作によってしきい値電圧が高い状態にされる一方、消去動作によってしきい値電圧が低い状態にされる記憶素子であって、
上記消去動作の実行中に電源遮断が発生した場合に、上記実行中の上記消去動作を中断して、上記複数の不揮発性記憶素子のうち中断した上記消去動作の消去対象の記憶素子のしきい値電圧を、高くする方向に変化させる書戻し処理を行なうように構成されてなることを特徴とする不揮発性半導体記憶装置。
所定の制御信号が入力される外部端子を備え、該外部端子へ入力される制御信号の変化に応じて電源遮断の発生を認知し上記書戻し処理を実行するように構成されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
上記消去動作の上記実行中に上記電源遮断が発生した場合に、上記消去対象の上記記憶素子の上記しきい値電圧が所定のレベル以下になっているか否か判定し、しきい値電圧が上記所定のレベル以下の記憶素子のしきい値電圧を上げる方向にバイアス電圧を印加するように構成されていることを特徴とする請求項１または請求項２に記載の不揮発性半導体記憶装置。
上記メモリアレイでの記憶情報の書換えに際して、上記複数の不揮発性記憶素子の選択された記憶素子のしきい値電圧が一旦低い状態にされた後、高い状態に変化されることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
上記メモリアレイは、複数の記憶素子が並列形態に接続されたメモリ列を複数個有するメモリアレイであることを特徴とする請求項１乃至請求項４のいずれかに記載の不揮発性半導体記憶装置。
書込みまたは消去動作の実行中に電源遮断が発生したことを記憶する不揮発性記憶素子からなるフラグを有することを特徴とする請求項１乃至請求項５のいずれかに記載の不揮発性半導体記憶装置。
上記フラグは書込み単位毎に設けられていることを特徴とする請求項６に記載の不揮発性半導体記憶装置。
アドレスのデコードが階層的に行なわれるように構成され、上位のアドレスのデコードにより選択される第１記憶素子群のそれぞれに対応されたフラグからなる第１フラグ群と、
上記第１記憶素子群内の下位アドレスが共通の第２記憶素子群にそれぞれ対応されたフラグからなる第２のフラグ群とを有し、
上記第１フラグ群のフラグと第２フラグ群のフラグは各々対応する第１記憶素子群および第２記憶素子群に対する書込みまたは消去が行なわれているときに電源遮断が発生した場合にセット状態にされることを特徴とする請求項６に記載の不揮発性半導体記憶装置。
電源遮断が発生した時点の書込みまたは消去対象の記憶素子を指定するアドレスを記憶する不揮発性記憶回路を有することを特徴とする請求項１乃至請求項５のいずれかに記載の不揮発性半導体記憶装置。
電源遮断が発生した時点の動作が書込み動作モードまたは消去動作モードである場合にその動作モードを記憶するフラグをさらに有することを特徴とする請求項７乃至請求項９のいずれかに記載の不揮発性半導体記憶装置。
電源立ち上がり時に上記不揮発性記憶回路に記憶されているアドレスを所定のレジスタに読み出すように構成されてなることを特徴とする請求項９に記載の不揮発性半導体記憶装置。
外部からの所定のコマンドコードもしくは制御信号の入力に応じて上記レジスタに保持されているアドレスを外部へ出力するように構成されていることを特徴とする請求項１１に記載の不揮発性半導体記憶装置。
記憶情報を電気的に書込み、消去可能であってしきい値電圧に対応して情報を記憶する複数の不揮発性記憶素子を含むメモリアレイと、外部から供給される外部電源電圧に基づいて内部動作に必要な内部電源電圧を生成する内部電源回路とを備え、所定の単位で書込みおよび消去を行なうように構成された不揮発性半導体記憶装置であって、
上記複数の不揮発性記憶素子は書込み動作によってしきい値電圧が高い状態にされる一方、消去動作によってしきい値電圧が低い状態にされる記憶素子であって、
上記内部電源回路は上記外部電源電圧のレベルに応じて異なる内部電源電圧を生成するように切替え可能に構成され、
書込み動作または消去動作の実行中に電源遮断が発生した場合に、上記実行中の書込み動作または消去動作を中断して、上記複数の不揮発性記憶素子のうち中断した上記消去動作の消去対象の記憶素子のしきい値電圧を、高くする方向に変化させる書戻し処理を行なうように構成されていることを特徴とする不揮発性半導体記憶装置。
上記内部電源回路は、段数を切替え可能なチャージポンプ回路を備え、該チャージポンプ回路は段数が少なくされた状態においては昇圧動作に関与しない昇圧段の昇圧用容量が平滑容量として機能するように構成されていることを特徴とする請求項１３に記載の不揮発性半導体記憶装置。
外部から供給される電源電圧レベルを検出する電源電圧検出回路を備え、上記内部電源回路は、該電源電圧検出回路による検出レベルに応じて上記チャージポンプ回路の段数を切り替えるように構成されていることを特徴とする請求項１４に記載の不揮発性半導体記憶装置。