JP3944838B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP3944838B2 JP3944838B2 JP2002133055A JP2002133055A JP3944838B2 JP 3944838 B2 JP3944838 B2 JP 3944838B2 JP 2002133055 A JP2002133055 A JP 2002133055A JP 2002133055 A JP2002133055 A JP 2002133055A JP 3944838 B2 JP3944838 B2 JP 3944838B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- layer
- film
- wiring
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/071—Manufacture or treatment of dielectric parts thereof
- H10W20/074—Manufacture or treatment of dielectric parts thereof of dielectric parts comprising thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H10W20/075—Manufacture or treatment of dielectric parts thereof of dielectric parts comprising thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers of multilayered thin functional dielectric layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/031—Manufacture or treatment of conductive parts of the interconnections
- H10W20/032—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers
- H10W20/033—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers in openings in dielectrics
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/031—Manufacture or treatment of conductive parts of the interconnections
- H10W20/032—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers
- H10W20/033—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers in openings in dielectrics
- H10W20/037—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers in openings in dielectrics the barrier, adhesion or liner layers being on top of a main fill metal
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/031—Manufacture or treatment of conductive parts of the interconnections
- H10W20/032—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers
- H10W20/042—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers the barrier, adhesion or liner layers being seed or nucleation layers
- H10W20/043—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers the barrier, adhesion or liner layers being seed or nucleation layers for electroplating
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/071—Manufacture or treatment of dielectric parts thereof
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/071—Manufacture or treatment of dielectric parts thereof
- H10W20/081—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts
- H10W20/084—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts for dual-damascene structures
- H10W20/087—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts for dual-damascene structures involving multiple stacked pre-patterned masks
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/071—Manufacture or treatment of dielectric parts thereof
- H10W20/081—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts
- H10W20/084—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts for dual-damascene structures
- H10W20/088—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts for dual-damascene structures involving partial etching of via holes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
- H10W20/42—Vias, e.g. via plugs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
- H10W20/425—Barrier, adhesion or liner layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/45—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their insulating parts
- H10W20/47—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their insulating parts comprising two or more dielectric layers having different properties, e.g. different dielectric constants
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/45—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their insulating parts
- H10W20/48—Insulating materials thereof
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
- H10P14/69—Inorganic materials
- H10P14/694—Inorganic materials composed of nitrides
- H10P14/6943—Inorganic materials composed of nitrides containing silicon
- H10P14/69433—Inorganic materials composed of nitrides containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
- H10W20/44—Conductive materials thereof
- H10W20/4403—Conductive materials thereof based on metals, e.g. alloys, metal silicides
- H10W20/4421—Conductive materials thereof based on metals, e.g. alloys, metal silicides the principal metal being copper
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に半導体基板上の絶縁膜に形成された凹部に導電部材を埋め込んだ配線構造を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路装置（ＬＳＩ）の加工技術の進歩に伴って、個々の半導体素子がますます微細化されている。また、ＬＳＩ内の配線も高密度化、多層化、薄層化され、配線にかかる応力や、配線に流れる電流密度が増加の一途をたどっている。配線に流れる電流密度が増加すると、エレクトロマイグレーション（ＥＭ）と呼ばれる配線の破断現象が生じやすくなる。エレクトロマイグレーションは、配線内を輸送される電子が、配線を構成する金属原子に衝突し、金属原子が移動及び拡散することにより生じると考えられている。半導体素子の微細化に伴い、エレクトロマイグレーションによる素子の劣化現象がますます深刻化するため、高密度の電流を流してもエレクトロマイグレーションの生じにくい信頼性の高い配線材料及び配線構造の開発が必要となっている。
【０００３】
アルミニウムよりもエレクトロマイグレーションの生じにくい配線材料として銅が挙げられる。ところが、銅層は、アルミニウム層に比べて微細加工しにくい。このため、銅配線を作製する有効な手法としてダマシン法が実用化されている。ダマシン法は、絶縁膜内に予め配線用の溝を形成しておき、この溝内に銅を埋め込み、余分な銅を除去することにより配線を形成する方法である。配線用の溝と、上下の配線の接続用のためのビアホールとを形成しておき、配線用の溝とビアホール内に同時に配線部材を埋め込むデュアルダマシン法も知られている。
【０００４】
【発明が解決しようとする課題】
ＬＳＩの高集積化及び微細化に伴って、配線を伝搬する電気信号の遅延が顕在化する。電気信号の伝搬遅延を少なくするために、配線材料の低抵抗化とともに、層間絶縁膜の低誘電率化が重要である。層間絶縁膜の材料として低誘電率のものを使用すると、従来の層間絶縁膜材料であるアンドープドシリケートガラス（酸化シリコン、以下、ＵＳＧと記す）やフッ素ドープドシリケートガラス（ＳｉＯＦ、以下、ＦＳＧと記す）を使用した場合に比べて、配線用溝やビアホールの形成が困難になる。
【０００５】
低誘電率の絶縁膜材料として、炭素を主成分とする有機ポリマ、炭素含有酸化シリコン、及びこれらを多孔質化した材料が知られている。層間絶縁膜にこのような低誘電率絶縁材料を使用すると、以下のような問題が生じ得る。
【０００６】
第１に、エッチング停止層、キャップ層、化学機械研磨（ＣＭＰ）時の犠牲膜、ハードマスク等の絶縁膜やバリアメタル層と、層間絶縁膜との密着性が低下する。このため、ＣＭＰ、熱処理、ボンディング等の工程で熱力学的応力が発生すると、膜の剥がれが生じやすい。
【０００７】
第２に、窒化シリコン、酸化シリコン、炭化シリコン等のエッチング停止層やハードマスクと、層間絶縁膜とのエッチング選択比が小さい。このため、低誘電率絶縁材料からなる層間絶縁膜をパターン加工し難い。
【０００８】
第３に、層間絶縁膜を低誘電率化することによって、絶縁膜自体の機械的強度や熱的安定性が失われる。これにより、製造途中に絶縁膜の破壊が生じる場合がある。
【０００９】
第４に、層間絶縁膜に多孔質材料を用いる場合、大気中の水分の吸収や、細孔を通じた酸化等により、経時変化や劣化が生じやすい。
本発明の目的は、層間絶縁膜を低誘電率化しても、層間絶縁膜を容易に加工することが可能な半導体装置及びその製造方法を提供することである。
【００１０】
【課題を解決するための手段】
本発明の一観点によると、半導体基板の上に形成された第1の絶縁膜と、前記第1の絶縁膜の上に形成され、絶縁性の窒化ジルコニウムからなる第２の絶縁膜と、前記第２の絶縁膜を貫通し、前記第１の絶縁膜の上面よりも深い位置まで達する凹部と、前記凹部内に埋め込まれた導電部材とを有し、前記第１の絶縁膜は、有機ポリマ、炭素含有酸化シリコン、有機ポリマまたは炭素含有酸化シリコンを多孔質化した絶縁物、酸化窒化シリコン、窒化シリコン、フッ化酸化シリコンで形成されており、前記導電部材は、銅または銅を主成分とする合金で形成されている半導体装置が提供される。
【００１１】
窒化ジルコニウムからなる第２の絶縁膜をマスクとして、第１の絶縁膜に凹部を形成することにより、上記構成の半導体装置が得られる。
【００１３】
本発明の他の観点によると、半導体基板の上に、絶縁材料からなる第１の絶縁膜を形成する工程と、前記第１の絶縁膜の上に、絶縁性の窒化ジルコニウムからなる第２の絶縁膜を、ＣＶＤ、スパッタリング、または蒸着により形成する工程と、前記第２の絶縁膜をパターニングする工程と、パターニングされた前記第２の絶縁膜をマスクとして、前記第１の絶縁膜をエッチングする工程とを有し、前記第１の絶縁膜は、有機ポリマ、炭素含有酸化シリコン、有機ポリマまたは炭素含有酸化シリコンを多孔質化した絶縁物、酸化窒化シリコン、窒化シリコン、フッ化酸化シリコンで形成されている半導体装置の製造方法が提供される。
【００１４】
窒化ジルコニウムからなる第２の絶縁膜をマスクとして第１の絶縁膜をエッチングすると、従来の窒化シリコン等のマスクを用いる場合に比べてエッチング選択比を大きくすることができる。
【００１６】
本発明の他の観点によると、半導体基板の上に、少なくとも表層部が絶縁性の窒化ジルコニウムで形成された第１の絶縁膜を、ＣＶＤ、スパッタリング、または蒸着により形成する工程と、前記第１の絶縁膜の上に、シリコンを含む無機絶縁材料からなる第２の絶縁膜を形成する工程と、前記第２の絶縁膜及び第１の絶縁膜の積層構造に凹部を形成する工程と、前記凹部内を埋め込むように、前記第２の絶縁膜の上に導電材料からなる導電膜を堆積させる工程と、前記第２の絶縁膜が露出するまで、前記導電膜を研磨し、前記凹部内に前記導電膜の一部を残す工程とを有する半導体装置の製造方法が提供される。
【００１７】
導電膜を研磨する際に、窒化ジルコニウムからなる第１の絶縁膜が第２の絶縁膜で覆われている。このため、第１の絶縁膜が研磨液等に晒されることを防止できる。
【００１８】
【発明の実施の形態】
図１に、本発明の第１の実施例による半導体装置の断面図を示す。ｐ型シリコンからなる半導体基板１の表面上に素子分離絶縁膜２が形成され、素子分離絶縁膜２によって活性領域が画定されている。活性領域内にＭＯＳトランジスタ３が形成されている。ＭＯＳトランジスタ３は、ゲート絶縁膜３ａ、ゲート電極３ｂ、不純物拡散領域３ｃ及び３ｄを含んで構成される。不純物拡散領域３ｃ及び３ｄの一方がソース領域であり、他方がドレイン領域である。
【００１９】
不純物拡散領域３ｃ及び３ｄは、ゲート電極３ｂの両側の基板表層部に形成され、低濃度ドレイン（ＬＤＤ）構造を有する。ゲート電極３ｂの側面上に絶縁性のサイドウォールスペーサ３ｅが形成されている。サイドウォールスペーサ３ｅは、不純物拡散領域３ｃ及び３ｄの高濃度部にイオン注入する際のマスクとなる。
【００２０】
半導体基板１の上に、ＭＯＳトランジスタ３を覆うように、酸化シリコン（ＳｉＯ2）からなる第１の層間絶縁膜４が形成されている。不純物拡散領域３ｃ及び３ｄに対応する位置に、それぞれ第１の層間絶縁膜４を貫通するコンタクトホール４ａ及び４ｂが形成されている。コンタクトホール４ａ及び４ｂ内に、それぞれ導電性のプラグ５ａ及び５ｂが埋め込まれている。プラグ５ａ及び５ｂは、側面及び底面を被覆する窒化チタン（ＴｉＮ）からなるバリアメタル層と、バリアメタル層の上に形成されたタングステン部材とを含んで構成される。
【００２１】
第１の層間絶縁膜４の上に、アルミニウムからなる第１層目の配線７が形成されている。この配線７は、プラグ５ｂを介してＭＯＳトランジスタ３の不純物拡散領域３ｄに接続されている。
【００２２】
第１の層間絶縁膜４の上に、第１層目の配線７を覆うように第２の層間絶縁膜８が形成されている。第２の層間絶縁膜８は、酸化シリコン、ボロフォスフォシリケートガラス（ＢＰＳＧ）、またはフォスフォシリケートガラス（ＰＳＧ）で形成されている。プラグ５ａに対応する位置に、第２の層間絶縁膜８を貫通するコンタクトホール８ａが形成されている。このコンタクトホール８ａ内に、導電性のプラグ９が埋め込まれている。
【００２３】
ここまでの構造は、周知の薄膜形成技術、フォトリソグラフィ、イオン注入、化学機械研磨（ＣＭＰ）等を用いて作製することができる。
第２の層間絶縁膜８の上に低誘電率絶縁材料からなる第３の層間絶縁膜１０、及び高抵抗窒化ジルコニウムからなる第１のマスク層１１が形成されている。低誘電率絶縁材料として、有機ポリマ、炭素含有酸化シリコン、またはこれらを多孔質化した材料が挙げられる。第３の層間絶縁膜１０及び第１のマスク層１１に、配線用溝１０ａ及び１０ｂが形成されている。配線用溝１０ａ及び１０ｂ内に、それぞれ第２層目の配線１２ａ及び１２ｂが埋め込まれている。
【００２４】
配線１２ａ及び１２ｂは、配線用溝１０ａ及び１０ｂの側面及び底面を覆うバリアメタル層、バリアメタル層の表面を覆うシード層、シード層を覆い配線用溝内に充填された主配線部材の３層構造を有する。バリアメタル層は、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）等で形成されている。なお、バリアメタル層がＴａ層とＴａＮ層との積層構造とされる場合もある。シード層及び主配線部材は、銅または銅を主成分とする合金で形成されている。
【００２５】
配線１２ａ、１２ｂ、及び第１のマスク層１１の上に、エッチングストッパ層１５、第４の層間絶縁膜１６、及び第２のマスク層１７がこの順番に積層されている。エッチングストッパ層１５は、炭化シリコン（ＳｉＣ）または窒化シリコン（ＳｉＮ）で形成されている。第４の層間絶縁膜１６は、低誘電率絶縁材料で形成されている。第２のマスク層１７は、高抵抗窒化ジルコニウムで形成されている。
【００２６】
第２のマスク層１７及び第４の層間絶縁膜１６に、第４の層間絶縁膜１６の厚さ方向の途中まで達する配線用溝１８が形成されている。さらに、第４の層間絶縁膜１６及びエッチングストッパ層１５に、配線用溝１８の底面と第２層目の配線１２ａの上面とを接続するビアホール１９が形成されている。
【００２７】
配線用溝１８及びビアホール１９内に、第３層目の配線２０が埋め込まれている。第３層目の配線２０は、配線用溝１８及びビアホール１９の側面及び底面を覆うバリアメタル層、このバリアメタル層を覆うシード層、及びシード層を覆い配線用溝１８とビアホール１９との内部に充填された主配線部材で構成される。バリアメタル層、シード層、及び主配線部材の材料は、第２層目の配線１２ａのこれらの材料と同じである。
【００２８】
第２のマスク層１７及び第３層目の配線２０の上に、窒化ジルコニウムからなるカバー層２１が形成されている。カバー層２１のうち配線２０の上の部分２１ｂが低抵抗であり、第２のマスク層１７の上の部分２１ａが高抵抗である。このため、低抵抗の部分２１ｂを介して、第３層目の配線２０を、それよりも上層の配線に電気的に接続することができる。
【００２９】
次に、図２〜図５を参照して、上記第１の実施例による半導体装置の製造方法について説明する。
図２（Ａ）に示すように、第２の層間絶縁膜８及びプラグ９の上に、低誘電率絶縁材料からなる第３の層間絶縁膜１０を形成する。低誘電率絶縁材料として有機ポリマを使用する場合には、有機溶媒に溶解させたポリマを基板表面に回転塗布することにより形成することができる。また、低誘電率絶縁材料として炭素含有酸化シリコンを使用する場合には、プラズマ励起化学気相成長（ＰＥ−ＣＶＤ）により第３の層間絶縁膜１０を形成することができる。また、低誘電率絶縁材料として多孔質化した絶縁物を使用する場合には、ゾルゲル法による加水分解と縮重合、不安定成分の熱分解と鋳型中間構造物の形成、及び鋳型中間構造物の熱分解を経て、膜中に中空体を形成することにより第３の層間絶縁膜１０を作製することができる。この熱分解のために、４００℃程度の熱処理が必要となる。
【００３０】
第３の層間絶縁膜１０の上に、窒化ジルコニウムからなる第１のマスク層１１を、ＣＶＤにより形成する。使用する原料は、テトラキスジエチルアミノジルコニウム（Ｚｒ（Ｎ（Ｃ2Ｈ5）2）4）とアンモニア（ＮＨ3）である。成膜温度は３００〜４００℃である。なお、アンモニアは必ずしも添加しなくてもよい。この条件で、窒化酸化シリコン、窒化シリコン、フッ化酸化シリコン、または低誘電率有機ポリマの上に窒化ジルコニウムを成長させると、形成された窒化ジルコニウムは絶縁体になる。なお、後述するように、金属表面の上に、この条件で窒化ジルコニウムを成長させると、形成された窒化ジルコニウムは導電性を示す。
【００３１】
図２（Ｂ）に示すように、第１のマスク層１１に、図１に示した第２層目の配線１２ａ、１２ｂに対応する開口１１ａを形成する。第１のマスク層１１のエッチングは、塩素（Ｃｌ2）系または臭化水素（ＨＢｒ）系のガスを用いたドライエッチングにより行うことができる。
【００３２】
図２（Ｃ）に示すように、第１のマスク層１１をマスクとして、第３の層間絶縁膜１０をエッチングし、配線用溝１０ａを形成する。第３の層間絶縁膜１０が有機ポリマで形成されている場合には、例えば水素と窒素との混合ガスのプラズマを用いて第３の層間絶縁膜１０をエッチングすることができる。
【００３３】
図３（Ｄ）に示すように、配線用溝１０ａの側面、底面、及び第１のマスク層１１の上面を覆うＴａ、ＴａＮ、ＴｉＮ等からなるバリアメタル層１２Ａを、スパッタリングにより形成する。バリアメタル層１２Ａの上に、銅からなるシード層１２Ｂをスパッタリングにより形成する。なお、シード層１２Ｂを、ステップカバレッジの良好な自己イオン化プラズマを用いたスパッタリングにより形成してもよい。シード層１２Ｂの表面に電解めっきを施すことにより、銅層１２Ｃを形成する。
【００３４】
図３（Ｅ）に示すように、ＣＭＰを行って、銅層１２Ｃ、シード層１２Ｂ、及びバリアメタル層１２Ａのうち不要部分を除去する。配線用溝１０ａ内に、バリアメタル層１２Ａ、シード層１２Ｂ、及び主配線部材１２Ｃからなる第２層目の配線１２が残る。
【００３５】
図３（Ｆ）に示すように、第１のマスク層１１及び第２層目の配線１２の上に、エッチングストッパ層１５、第４の層間絶縁膜１６、第２のマスク層１７、及び第３のマスク層２５をこの順番に形成する。
【００３６】
炭化シリコンまたは窒化シリコンからなるエッチングストッパ層１５は、ＰＥ−ＣＶＤにより形成することができる。炭化シリコン膜を形成する場合には、原料ガスとしてメチルシラン系の有機シランを用い、必要に応じてメタン、アンモニア、窒素、ヘリウム等のガスを添加する。窒化シリコン膜を形成する場合には、シリコン原料としてモノシラン、ジシラン、有機シラン等を使用し、窒素原料として窒素ガスまたはアンモニアを使用することができる。
【００３７】
第４の層間絶縁膜１６は、図２（Ａ）を参照して説明した第３の層間絶縁膜１０と同様の方法で形成することができる。窒化ジルコニウムからなる第２のマスク層１７は、図２（Ａ）を参照して説明した第１のマスク層１１と同様の方法で形成することができる。
【００３８】
第３のマスク層２５は、炭化シリコンまたは窒化シリコンで形成されている。第３のマスク層２５の成膜方法は、エッチングストッパ層１５の形成方法と同様である。
【００３９】
図４（Ｇ）に示すように、第３のマスク層２５の上にレジストパターンを形成して第３のマスク層２５を部分的にエッチングすることにより、図１に示した配線用溝１８に対応する開口２５ａを形成する。開口２５ａを形成するためのマスクとして用いたレジストパターンを除去し、新たに第２のマスク層１７及び第３のマスク層２５の上にマスクパターンを形成する。このマスクパターンをマスクとして第２のマスク層１７をエッチングすることにより、図１に示したビアホール１９に対応する開口１７ａを形成する。開口１７ａを形成した後、マスクとして使用したレジストパターンを除去する。
【００４０】
図４（Ｈ）に示すように、第２のマスク層１７及び第３のマスク層２５をマスクとして、開口１７ａの底面に露出した第４の層間絶縁膜１６を、その厚さ方向の途中までエッチングする。これにより、凹部１６ａが形成される。第４の層間絶縁膜１６のエッチングは、図２（Ｃ）を参照して説明した第３の層間絶縁膜１０のエッチングと同様の方法で行うことができる。
【００４１】
図５（Ｉ）に示すように、第３のマスク層２５をマスクとして、開口２５ａの底面に露出している第２のマスク層１７をエッチングする。
図５（Ｊ）に示すように、第３のマスク層２５及び第２のマスク層１７をマスクとして第４の層間絶縁膜１６をエッチングする。図５（Ｉ）に示した凹部１６ａがさらに深くなり、ビアホール１９が形成される。この段階では、ビアホール１９の底面にエッチングストッパ膜１５が残っている。また、凹部１６ａが形成されていなかった領域においては、第４の層間絶縁膜１６の厚さ方向の途中までエッチングが進み、配線用溝１８が形成される。
【００４２】
ビアホール１９の底面に露出したエッチングストッパ膜１５を除去して、第２層目の配線１２の上面を露出させる。エッチングストッパ膜１５の除去は、弗化炭素系ガスを主としたドライエッチングにより行うことができる。このとき、第３のマスク層２５も除去される。
【００４３】
図１に示すように、配線用溝１８及びビアホール１９内に第３層目の配線２０を埋め込む。配線２０の形成は、図３（Ｄ）及び図３（Ｅ）を参照して説明した第２層目の配線１２の形成と同様の方法で行うことができる。
【００４４】
第２のマスク層１７及び第３層目の配線２０の上に、窒化ジルコニウムからなるカバー層２１を形成する。カバー層２１の形成は、図２（Ａ）を参照して説明した第１のマスク層１１の形成と同様の方法で行う。この方法で窒化ジルコニウム膜を形成すると、配線２０の上の部分２１ｂが低抵抗になり、第２のマスク層１７の上の部分２１ａが高抵抗になる。低抵抗の部分２１ｂは実質的に導電性を示し、高抵抗の部分２１ａは実質的に絶縁性を示す。
【００４５】
以下、実際に窒化ジルコニウム膜を形成して電気抵抗を測定した結果について説明する。
原料ガスとしてテトラキスジエチルアミノジルコニウムとアンモニアを使用したＣＶＤにより、酸化シリコン膜及び窒化チタン膜の上に、窒化ジルコニウム膜を形成した。窒化ジルコニウム膜の成長温度は３８０℃とした。
【００４６】
酸化シリコン膜の上に厚さが２０ｎｍ以下になるように窒化ジルコニウム膜を形成すると、その比抵抗が数千μΩｃｍ以上の絶縁膜になった。これに対し、窒化チタン膜上に厚さが２０ｎｍ以下になるように窒化ジルコニウム膜を形成すると、その比抵抗が約３００μΩｃｍ以下の導電膜になった。なお、下地導電層の材料が窒化チタンではなく銅である場合にも、同様に窒化ジルコニウム膜は導電膜になる。この性質は、窒化ジルコニウム膜をＣＶＤではなく、スパッタリングや蒸着等により形成する場合でも同様である。
【００４７】
上記第１の実施例では、図２（Ｃ）を参照して説明した第３の層間絶縁膜１０のエッチング工程で、マスクとして、窒化ジルコニウムからなる第１のマスク層１１が使用される。このため、従来の窒化シリコン等のマスクを使用する場合に比べて、エッチング選択比を大きくすることができる。これにより、低誘電率絶縁材料からなる層間絶縁膜の加工を容易に行うことが可能になる。
【００４８】
従来は、図１に示した第１のマスク層１１の材料として、例えば窒化シリコンが使用されていた。窒化シリコンの比誘電率は酸化シリコンに比べて高い。このため、第３の層間絶縁膜１０を低誘電率絶縁材料で形成する効果が減殺されてしまう。これに対し、ＵＳＧ膜上に形成した厚さ約１５ｎｍ及び約３０ｎｍの窒化ジルコニウム膜の比誘電率は、それぞれ２〜３、及び３.５〜４であった。これは、酸化シリコンの比誘電率相当またはそれ以下である。このため、配線間の寄生容量低減効果を高めることができる。
【００４９】
上記第１の実施例では、第１のマスク層１１を窒化ジルコニウムで形成したが、その外に、ジルコニウム、チタニウム、またはハフニウムを構成元素として含む窒化物で形成してもよい。
【００５０】
図６に、本発明の第２の実施例による半導体装置の断面図を示す。以下、図１に示した第１の実施例による半導体装置との相違点について説明する。
第１の実施例では、第４の層間絶縁膜１６にビアホール１９を形成するときのエッチングストッパ層１５の材料として炭化シリコンまたは窒化シリコンが使用されていた。第２の実施例では、エッチングストッパ層１５の代わりに、窒化ジルコニウムからなるエッチングストッパ層３０が配置されている。エッチングストッパ層３０は、カバー膜２１と同様に、配線１２ａの上の部分３０ｂにおいて低抵抗になり、第１のマスク層１１の上の部分３０ａにおいて高抵抗になる。
【００５１】
第１の実施例では、ビアホール１９の底面に露出したエッチングストッパ層１５が除去されているが、第２の実施例では、ビアホール１９の底面にエッチングストッパ層３０が残されている。配線１２ａの上の部分３０ｂが低抵抗であるため、エッチングストッパ層３０を残した状態でも、第２層目の配線１２ａと第３層目の配線２０とを電気的に接続することができる。
【００５２】
エッチングストッパ層３０を窒化ジルコニウムで形成することにより、低誘電率絶縁材料からなる第４の層間絶縁膜１６とエッチングストッパ層３０とのエッチング選択比を大きくすることができる。
【００５３】
また、第２の実施例では、第２層目の配線１２ａと第４の層間絶縁膜１６との間に、窒化ジルコニウムからなるエッチングストッパ層３０が配置される。このエッチングストッパ層３０が接着層として働き、銅からなる配線１２ａと第４の層間絶縁膜１６との密着性を高めることができる。実際に、銅表面上に厚さ５ｎｍ及び１５ｎｍの窒化ジルコニウム膜を形成し、その上にダウケミカル社製の低誘電率有機ポリマであるＳｉＬＫ（ダウケミカル社の商標）からなる絶縁膜を形成し、テープテストを行ったところ、ＳｉＬＫ絶縁膜の剥がれは生じなかった。なお、ＳｉＬＫ絶縁膜は、ＳｉＬＫの塗布後、真空中において、３２０℃で９０秒間のベーキング及び４００℃で３０分間のキュアを行うことにより形成した。
【００５４】
また、第２の実施例では、第２層目の配線１２ａの上面が窒化ジルコニウムからなるエッチングストッパ層３０で被覆されている。このエッチングストッパ層３０は、配線１２ａを構成する銅が第４の層間絶縁膜１６内へ拡散することを防止するバリア層としても機能する。以下、図１１及び図１２を参照して、窒化ジルコニウム膜のバリア機能について説明する。
【００５５】
図１１に、ＵＳＧ膜、及びＵＳＧ膜と窒化ジルコニウム膜との積層構造の耐圧特性を示す。横軸は電界を単位「ＭＶ／ｃｍ」で表し、縦軸はリーク電流を単位「Ａ」で表す。
【００５６】
シリコン基板上に、ＵＳＧ膜及び銅電極を順番に形成した第１の試料、及びシリコン基板上にＵＳＧ膜、窒化ジルコニウム膜、及び銅電極を順番に形成した第２の試料を準備した。第１の試料のＵＳＧ膜の厚さは４７ｎｍである。第２の試料のＵＳＧ膜の厚さは４７ｎｍであり、窒化ジルコニウム膜の厚さは３．５ｎｍである。図中の黒四角が第１の試料のリーク電流を示し、黒丸が第２の試料のリーク電流を示す。
【００５７】
第１の試料においては、電界が７．４ＭＶ／ｃｍまで増加した時点で絶縁破壊が生じている。なお、電界の増加速度は、０．１ＭＶ／ｃｍ・ｓである。絶縁破壊は、銅電極中の銅原子がＵＳＧ膜中に拡散することにより生ずると考えられる。これに対し、第２の試料では、絶縁破壊の生じる電界が１１．６ＭＶ／ｃｍである。このように、銅電極とＵＳＧ膜との間に窒化ジルコニウム膜を挟むことにより、耐圧を高めることができる。この結果は、窒化ジルコニウム膜が、銅電極からＵＳＧ膜への銅の拡散を抑制していることを示している。
【００５８】
また、窒化ジルコニウム膜を挿入することにより、リーク電流自体を低減させることもできる。
図１２に、第３〜第５の試料で絶縁破壊が生ずるまでの平均時間を示す。第３の試料は、シリコン基板上に厚さ４７ｎｍのＵＳＧ膜、及び銅電極を順番に形成した構造を有する。第４の試料は、シリコン基板上に厚さ１００ｎｍの熱酸化膜（Ｔｏｘ）及び銅電極を順番に形成した構造を有する。第５の試料は、シリコン基板上に厚さ４７ｎｍのＵＳＧ膜、厚さ３．５ｎｍの窒化ジルコニウム膜、及び銅電極を順番に形成した構造を有する。
【００５９】
図１２の横軸は電界を単位「ＭＶ／ｃｍ」で表し、縦軸は絶縁破壊が発生するまでの平均時間を単位「秒」で表す。なお、環境温度は１５０℃とした。ＵＳＧ膜と銅電極との間に窒化ジルコニウム膜を挟むことにより、電界の強さが同一の条件の下で、絶縁破壊までの平均時間が長くなっている。これは、窒化ジルコニウム膜が、銅の拡散を抑制しているためである。
【００６０】
図７に、本発明の第３の実施例による半導体装置の断面図を示す。以下、図１に示した第１の実施例による半導体装置との相違点について説明する。
第１の実施例では、図１に示したように、第１のマスク層１１とエッチングストッパ層１５とが直接接触していた。第３の実施例では第１のマスク層１１とエッチングストッパ層１５との間に、構成元素としてシリコンを含んだ無機絶縁材料、例えばＵＳＧ、炭化シリコン、または窒化シリコン等からなる犠牲膜３５が配置されている。以下、図８及び図９を参照して、第３の実施例による半導体装置の製造方法について説明する。
【００６１】
図８（Ａ）に示すように、図２（Ａ）を参照して説明した第１の実施例による方法と同様の方法で、第１のマスク層１１までを形成する。第１のマスク層１１の上に、ＵＳＧからなる犠牲膜３５を形成する。ＵＳＧ膜の形成は、原料ガスとしてシランまたはテトラエトキシシラン（ＴＥＯＳ）、酸化性ガスとして酸素（Ｏ2）またはＮ2Ｏ、キャリアガスとしてアルゴン（Ａｒ）または窒素（Ｎ2）を使用したＣＶＤにより行うことができる。なお、犠牲膜３５を炭化シリコンまたは窒化シリコンで形成してもよい。
【００６２】
図８（Ｂ）に示すように、犠牲膜３５及び第１のマスク層１１に、配線用溝を形成するための開口１１ａを形成する。
図８（Ｃ）に示すように、犠牲膜３５及び第１のマスク層１１をマスクとして、第３の層間絶縁膜１０をエッチングし、配線用溝１０ａを形成する。
【００６３】
図９（Ｄ）に示すように、配線用溝１０ａの内面上及び犠牲膜３５の表面上に、バリアメタル層１２Ａ、シード層１２Ｂを形成する。配線溝１０ａ内を埋め込むように、シード層１２Ｂの表面上に主配線部材１２Ｃをめっきにより形成する。
【００６４】
図９（Ｅ）に示すように、ＣＭＰを行い、主配線部材１２Ｃ、シード層１２Ｂ、及びバリアメタル層１２Ａの余分な部分を除去する。配線用溝１０ａ内に配線１２が残る。このとき、窒化ジルコニウムからなる第１のマスク層１１が犠牲膜３５で被覆されているため、第１のマスク層１１がＣＭＰの環境に晒されることを防止できる。このとき、第１のマスク層１１は、第３の層間絶縁膜１０と犠牲膜３５との密着性を高める働きをする。
【００６５】
実際に、熱酸化により形成した酸化シリコン膜上に、厚さ１５０ｎｍ及び厚さ４５０ｎｍのＳｉＬＫ絶縁膜を形成した２種類の試料について密着強度試験（ｍＥＬＴ：modified edge lift off test）を行ったところ、Ｋバリューはそれぞれ０．２１及び０．３０程度であった。これに対し、熱酸化による酸化シリコン膜の上に厚さ４ｎｍの窒化ジルコニウム膜を形成し、その上に厚さ２５０ｎｍのＳｉＬＫ絶縁膜を形成した試料のＫバリューは０．４８以上であった。このように、窒化ジルコニウム膜が、酸化シリコン膜とＳｉＬＫ絶縁膜との密着性を高めていることがわかる。
【００６６】
図１０に、本発明の第４の実施例による半導体装置の断面図を示す。第４の実施例による半導体装置の断面形状は、図１に示した第１の実施例による半導体装置の断面形状と同一である。第１の実施例では、第３の層間絶縁膜１０及び第４の層間絶縁膜１６が、ＳｉＬＫ等の低誘電率絶縁材料で形成されていた。第４の実施例では、第３の層間絶縁膜１０及び第４の層間絶縁膜１６が、高抵抗の窒化ジルコニウムで形成されている。
【００６７】
これに伴い、第１のマスク層１１がＵＳＧ、炭化シリコン、または窒化シリコンで形成される。第１のマスク層１１をマスクとして、窒化ジルコニウムからなる第３の層間絶縁膜１０をエッチングすることにより、配線用溝１０ａを形成することができる。窒化ジルコニウムのエッチングは、塩素（Ｃｌ2）系ガスまたは臭化水素（ＨＢｒ）系ガスを用いたドライエッチングにより行うことができる。
【００６８】
第３層目の配線２０は、図４（Ｆ）〜図５（Ｊ）を参照して説明したデュアルダマシン法を用いて形成される。第４の実施例の場合には、図４（Ｆ）〜図５（Ｉ）に示した第３のマスク層２５が、エッチングストッパ層１５と同じ材料で形成され、第２のマスク層１７が、ＵＳＧ、炭化シリコン、及び窒化シリコンのうち、第３のマスク層２５の材料とは異なる材料で形成される。
【００６９】
第４の実施例では、第３及び第４の層間絶縁膜の材料として窒化ジルコニウムが使用されている。窒化ジルコニウムの誘電率は、酸化シリコンの誘電率よりも低くすることができる。このため、配線間の寄生容量の低減を図ることが可能になる。
【００７０】
第２層目の配線１２ａと同じ配線層内に配置された他の配線と、第３層目の配線２０と同じ配線層内に配置された他の配線とが交差する箇所において、両者が、エッチングストッパ層１５及び第３の層間絶縁膜１０の積層により絶縁される。両者の間の十分な寄生容量低減効果を得るために、両者の交差部分において、第３の層間絶縁膜１０が両者の間隔の１／２以上を占めるような構成とすることが好ましい。
【００７１】
また、窒化ジルコニウムは、プラズマを使用しないで成膜することができるため、製造工程を簡略化することができる。窒化ジルコニウム膜の代わりに、ジルコニウム、チタニウム、またはハフニウムを構成元素として含む窒化物からなる膜を使用してもよい。
【００７２】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００７３】
上記実施例から、以下の付記に示された発明が導出される。
（付記１） 半導体基板の上に形成された第1の絶縁膜と、
前記第1の絶縁膜の上に形成され、絶縁性の金属窒化物からなる第２の絶縁膜と、
前記第２の絶縁膜を貫通し、前記第１の絶縁膜の上面よりも深い位置まで達する凹部と、
前記凹部内に埋め込まれた導電部材と
を有する半導体装置。
【００７４】
（付記２） さらに、前記第２の絶縁膜及び前記導電部材の上に形成され、前記導電部材上の部分と、前記第２の絶縁膜上の部分との構成元素が同一であり、かつ前記導電部材上の部分の電気抵抗が前記第２の絶縁膜上の部分の電気抵抗よりも低いキャップ層と、
前記キャップ層の上に形成され、該キャップ層のうち前記導電部材上の部分に電気的に接続された上層配線と
を有する付記１に記載の半導体装置。
【００７５】
（付記３） さらに、前記第２の絶縁膜の上に形成された第３の絶縁膜であって、前記凹部が、前記第３の絶縁膜を貫通しており、構成元素としてシリコンを含む無機絶縁材料からなる第３の絶縁膜を有する付記１または２に記載の半導体装置。
【００７６】
（付記４） 前記第１の絶縁膜が、前記第３の絶縁膜よりも誘電率の低い絶縁材料で形成されており、前記第１の絶縁膜の上に前記第３の絶縁膜を直接配置した場合よりも、該第１の絶縁膜と第３の絶縁膜との間に前記第２の絶縁膜が挿入されている場合の方が、前記第３の絶縁膜の密着強度が高くなるように、前記第１〜第３の絶縁膜の材料が選択されている付記３に記載の半導体装置。
【００７７】
（付記５） 前記第２の絶縁膜が、構成元素として、ジルコニウム、チタニウム、及びハフニウムからなる群より選択された１つの元素を含む窒化物である付記１〜４のいずれかに記載の半導体装置。
【００７８】
（付記６） 前記導電部材が銅または銅を主成分とする合金である付記１〜５のいずれかに記載の半導体装置。
（付記７） 半導体基板の上に形成され、複数の配線を含む下側配線層と、
前記下側配線層の上に配置され、複数の配線を含む上側配線層と、
前記下側配線層と前記上側配線層との間に配置され、絶縁性の金属窒化物からなる層間絶縁膜と
を有する半導体装置。
【００７９】
（付記８） 前記上側配線層の配線と前記下側配線層の配線との交差部分において、両者の間隔の１／２以上を前記層間絶縁膜が占めている付記７に記載の半導体装置。
【００８０】
（付記９） 半導体基板の上に、絶縁材料からなる第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の上に、絶縁性の金属窒化物からなる第２の絶縁膜を形成する工程と、
前記第２の絶縁膜をパターニングする工程と、
パターニングされた前記第２の絶縁膜をマスクとして、前記第１の絶縁膜をエッチングする工程と
を有する半導体装置の製造方法。
【００８１】
（付記１０） 前記第２の絶縁膜が、構成元素として、ジルコニウム、チタニウム、及びハフニウムからなる群より選択された１つの元素を含む窒化物である付記９に記載の半導体装置の製造方法。
【００８２】
（付記１１） 半導体基板の上に、少なくとも表層部が絶縁性の金属窒化物で形成された第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の上に、シリコンを含む無機絶縁材料からなる第２の絶縁膜を形成する工程と、
前記第２の絶縁膜及び第１の絶縁膜の積層構造に凹部を形成する工程と、
前記凹部内を埋め込むように、前記第２の絶縁膜の上に導電材料からなる導電膜を堆積させる工程と、
前記第２の絶縁膜が露出するまで、前記導電膜を研磨し、前記凹部内に前記導電膜の一部を残す工程と
を有する半導体装置の製造方法。
【００８３】
（付記１２） 前記第１の絶縁膜が、前記第２の絶縁膜よりも誘電率の低い絶縁材料で形成された低誘電率膜と、該低誘電率膜の上に形成された絶縁性の金属窒化物からなる窒化物層とを含む付記１１に記載の半導体装置の製造方法。
【００８４】
（付記１３） 前記絶縁性の金属窒化物が、構成元素として、ジルコニウム、チタニウム、及びハフニウムからなる群より選択された１つの元素を含む窒化物である付記１１または１２に記載の半導体装置の製造方法。
【００８５】
【発明の効果】
以上説明したように、本発明によれば、低誘電率絶縁材料からなる絶縁膜をエッチングするときのマスクとして、絶縁性の金属窒化物を使用することにより、エッチング選択比を大きくし、容易に絶縁膜をエッチングすることができる。
【図面の簡単な説明】
【図１】 第１の実施例による半導体装置の断面図である。
【図２】 第１の実施例による半導体装置の製造方法を説明するための基板の断面図（その１）である。
【図３】 第１の実施例による半導体装置の製造方法を説明するための基板の断面図（その２）である。
【図４】 第１の実施例による半導体装置の製造方法を説明するための基板の断面図（その３）である。
【図５】 第１の実施例による半導体装置の製造方法を説明するための基板の断面図（その４）である。
【図６】 第２の実施例による半導体装置の断面図である。
【図７】 第３の実施例による半導体装置の断面図である。
【図８】 第３の実施例による半導体装置の製造方法を説明するための基板の断面図（その１）である。
【図９】 第３の実施例による半導体装置の製造方法を説明するための基板の断面図（その２）である。
【図１０】 第４の実施例による半導体装置の断面図である。
【図１１】 シリコン／ＵＳＧ／銅構造、及びシリコン／ＵＳＧ／ＺｒＮ／銅構造の耐圧特性を示すグラフである。
【図１２】 シリコン／ＵＳＧ／銅構造、シリコン／熱酸化膜／銅構造、及びシリコン／ＵＳＧ／ＺｒＮ／銅構造の絶縁破壊に至るまでの平均時間を示すグラフである。
【符号の説明】
１ 半導体基板
２ 素子分離絶縁膜
３ ＭＯＳトランジスタ
４ 第１の層間絶縁膜
４ａ、４ｂ、８ａ コンタクトホール
５ａ、５ｂ、９ プラグ
７ 第１層目の配線
８ 第２の層間絶縁膜
１０ 第３の層間絶縁膜
１０ａ、１０ｂ、１８ 配線用溝
１１ 第１のマスク層
１２ａ、１２ｂ 第２層目の配線
１５ エッチングストッパ層
１６ 第４の層間絶縁膜
１７ 第２のマスク層
１９ ビアホール
２０ 第３層目の配線
２１ カバー層
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に半導体基板上の絶縁膜に形成された凹部に導電部材を埋め込んだ配線構造を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路装置（ＬＳＩ）の加工技術の進歩に伴って、個々の半導体素子がますます微細化されている。また、ＬＳＩ内の配線も高密度化、多層化、薄層化され、配線にかかる応力や、配線に流れる電流密度が増加の一途をたどっている。配線に流れる電流密度が増加すると、エレクトロマイグレーション（ＥＭ）と呼ばれる配線の破断現象が生じやすくなる。エレクトロマイグレーションは、配線内を輸送される電子が、配線を構成する金属原子に衝突し、金属原子が移動及び拡散することにより生じると考えられている。半導体素子の微細化に伴い、エレクトロマイグレーションによる素子の劣化現象がますます深刻化するため、高密度の電流を流してもエレクトロマイグレーションの生じにくい信頼性の高い配線材料及び配線構造の開発が必要となっている。
【０００３】
アルミニウムよりもエレクトロマイグレーションの生じにくい配線材料として銅が挙げられる。ところが、銅層は、アルミニウム層に比べて微細加工しにくい。このため、銅配線を作製する有効な手法としてダマシン法が実用化されている。ダマシン法は、絶縁膜内に予め配線用の溝を形成しておき、この溝内に銅を埋め込み、余分な銅を除去することにより配線を形成する方法である。配線用の溝と、上下の配線の接続用のためのビアホールとを形成しておき、配線用の溝とビアホール内に同時に配線部材を埋め込むデュアルダマシン法も知られている。
【０００４】
【発明が解決しようとする課題】
ＬＳＩの高集積化及び微細化に伴って、配線を伝搬する電気信号の遅延が顕在化する。電気信号の伝搬遅延を少なくするために、配線材料の低抵抗化とともに、層間絶縁膜の低誘電率化が重要である。層間絶縁膜の材料として低誘電率のものを使用すると、従来の層間絶縁膜材料であるアンドープドシリケートガラス（酸化シリコン、以下、ＵＳＧと記す）やフッ素ドープドシリケートガラス（ＳｉＯＦ、以下、ＦＳＧと記す）を使用した場合に比べて、配線用溝やビアホールの形成が困難になる。
【０００５】
低誘電率の絶縁膜材料として、炭素を主成分とする有機ポリマ、炭素含有酸化シリコン、及びこれらを多孔質化した材料が知られている。層間絶縁膜にこのような低誘電率絶縁材料を使用すると、以下のような問題が生じ得る。
【０００６】
第１に、エッチング停止層、キャップ層、化学機械研磨（ＣＭＰ）時の犠牲膜、ハードマスク等の絶縁膜やバリアメタル層と、層間絶縁膜との密着性が低下する。このため、ＣＭＰ、熱処理、ボンディング等の工程で熱力学的応力が発生すると、膜の剥がれが生じやすい。
【０００７】
第２に、窒化シリコン、酸化シリコン、炭化シリコン等のエッチング停止層やハードマスクと、層間絶縁膜とのエッチング選択比が小さい。このため、低誘電率絶縁材料からなる層間絶縁膜をパターン加工し難い。
【０００８】
第３に、層間絶縁膜を低誘電率化することによって、絶縁膜自体の機械的強度や熱的安定性が失われる。これにより、製造途中に絶縁膜の破壊が生じる場合がある。
【０００９】
第４に、層間絶縁膜に多孔質材料を用いる場合、大気中の水分の吸収や、細孔を通じた酸化等により、経時変化や劣化が生じやすい。
本発明の目的は、層間絶縁膜を低誘電率化しても、層間絶縁膜を容易に加工することが可能な半導体装置及びその製造方法を提供することである。
【００１０】
【課題を解決するための手段】
本発明の一観点によると、半導体基板の上に形成された第1の絶縁膜と、前記第1の絶縁膜の上に形成され、絶縁性の窒化ジルコニウムからなる第２の絶縁膜と、前記第２の絶縁膜を貫通し、前記第１の絶縁膜の上面よりも深い位置まで達する凹部と、前記凹部内に埋め込まれた導電部材とを有し、前記第１の絶縁膜は、有機ポリマ、炭素含有酸化シリコン、有機ポリマまたは炭素含有酸化シリコンを多孔質化した絶縁物、酸化窒化シリコン、窒化シリコン、フッ化酸化シリコンで形成されており、前記導電部材は、銅または銅を主成分とする合金で形成されている半導体装置が提供される。
【００１１】
窒化ジルコニウムからなる第２の絶縁膜をマスクとして、第１の絶縁膜に凹部を形成することにより、上記構成の半導体装置が得られる。
【００１３】
本発明の他の観点によると、半導体基板の上に、絶縁材料からなる第１の絶縁膜を形成する工程と、前記第１の絶縁膜の上に、絶縁性の窒化ジルコニウムからなる第２の絶縁膜を、ＣＶＤ、スパッタリング、または蒸着により形成する工程と、前記第２の絶縁膜をパターニングする工程と、パターニングされた前記第２の絶縁膜をマスクとして、前記第１の絶縁膜をエッチングする工程とを有し、前記第１の絶縁膜は、有機ポリマ、炭素含有酸化シリコン、有機ポリマまたは炭素含有酸化シリコンを多孔質化した絶縁物、酸化窒化シリコン、窒化シリコン、フッ化酸化シリコンで形成されている半導体装置の製造方法が提供される。
【００１４】
窒化ジルコニウムからなる第２の絶縁膜をマスクとして第１の絶縁膜をエッチングすると、従来の窒化シリコン等のマスクを用いる場合に比べてエッチング選択比を大きくすることができる。
【００１６】
本発明の他の観点によると、半導体基板の上に、少なくとも表層部が絶縁性の窒化ジルコニウムで形成された第１の絶縁膜を、ＣＶＤ、スパッタリング、または蒸着により形成する工程と、前記第１の絶縁膜の上に、シリコンを含む無機絶縁材料からなる第２の絶縁膜を形成する工程と、前記第２の絶縁膜及び第１の絶縁膜の積層構造に凹部を形成する工程と、前記凹部内を埋め込むように、前記第２の絶縁膜の上に導電材料からなる導電膜を堆積させる工程と、前記第２の絶縁膜が露出するまで、前記導電膜を研磨し、前記凹部内に前記導電膜の一部を残す工程とを有する半導体装置の製造方法が提供される。
【００１７】
導電膜を研磨する際に、窒化ジルコニウムからなる第１の絶縁膜が第２の絶縁膜で覆われている。このため、第１の絶縁膜が研磨液等に晒されることを防止できる。
【００１８】
【発明の実施の形態】
図１に、本発明の第１の実施例による半導体装置の断面図を示す。ｐ型シリコンからなる半導体基板１の表面上に素子分離絶縁膜２が形成され、素子分離絶縁膜２によって活性領域が画定されている。活性領域内にＭＯＳトランジスタ３が形成されている。ＭＯＳトランジスタ３は、ゲート絶縁膜３ａ、ゲート電極３ｂ、不純物拡散領域３ｃ及び３ｄを含んで構成される。不純物拡散領域３ｃ及び３ｄの一方がソース領域であり、他方がドレイン領域である。
【００１９】
不純物拡散領域３ｃ及び３ｄは、ゲート電極３ｂの両側の基板表層部に形成され、低濃度ドレイン（ＬＤＤ）構造を有する。ゲート電極３ｂの側面上に絶縁性のサイドウォールスペーサ３ｅが形成されている。サイドウォールスペーサ３ｅは、不純物拡散領域３ｃ及び３ｄの高濃度部にイオン注入する際のマスクとなる。
【００２０】
半導体基板１の上に、ＭＯＳトランジスタ３を覆うように、酸化シリコン（ＳｉＯ2）からなる第１の層間絶縁膜４が形成されている。不純物拡散領域３ｃ及び３ｄに対応する位置に、それぞれ第１の層間絶縁膜４を貫通するコンタクトホール４ａ及び４ｂが形成されている。コンタクトホール４ａ及び４ｂ内に、それぞれ導電性のプラグ５ａ及び５ｂが埋め込まれている。プラグ５ａ及び５ｂは、側面及び底面を被覆する窒化チタン（ＴｉＮ）からなるバリアメタル層と、バリアメタル層の上に形成されたタングステン部材とを含んで構成される。
【００２１】
第１の層間絶縁膜４の上に、アルミニウムからなる第１層目の配線７が形成されている。この配線７は、プラグ５ｂを介してＭＯＳトランジスタ３の不純物拡散領域３ｄに接続されている。
【００２２】
第１の層間絶縁膜４の上に、第１層目の配線７を覆うように第２の層間絶縁膜８が形成されている。第２の層間絶縁膜８は、酸化シリコン、ボロフォスフォシリケートガラス（ＢＰＳＧ）、またはフォスフォシリケートガラス（ＰＳＧ）で形成されている。プラグ５ａに対応する位置に、第２の層間絶縁膜８を貫通するコンタクトホール８ａが形成されている。このコンタクトホール８ａ内に、導電性のプラグ９が埋め込まれている。
【００２３】
ここまでの構造は、周知の薄膜形成技術、フォトリソグラフィ、イオン注入、化学機械研磨（ＣＭＰ）等を用いて作製することができる。
第２の層間絶縁膜８の上に低誘電率絶縁材料からなる第３の層間絶縁膜１０、及び高抵抗窒化ジルコニウムからなる第１のマスク層１１が形成されている。低誘電率絶縁材料として、有機ポリマ、炭素含有酸化シリコン、またはこれらを多孔質化した材料が挙げられる。第３の層間絶縁膜１０及び第１のマスク層１１に、配線用溝１０ａ及び１０ｂが形成されている。配線用溝１０ａ及び１０ｂ内に、それぞれ第２層目の配線１２ａ及び１２ｂが埋め込まれている。
【００２４】
配線１２ａ及び１２ｂは、配線用溝１０ａ及び１０ｂの側面及び底面を覆うバリアメタル層、バリアメタル層の表面を覆うシード層、シード層を覆い配線用溝内に充填された主配線部材の３層構造を有する。バリアメタル層は、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）等で形成されている。なお、バリアメタル層がＴａ層とＴａＮ層との積層構造とされる場合もある。シード層及び主配線部材は、銅または銅を主成分とする合金で形成されている。
【００２５】
配線１２ａ、１２ｂ、及び第１のマスク層１１の上に、エッチングストッパ層１５、第４の層間絶縁膜１６、及び第２のマスク層１７がこの順番に積層されている。エッチングストッパ層１５は、炭化シリコン（ＳｉＣ）または窒化シリコン（ＳｉＮ）で形成されている。第４の層間絶縁膜１６は、低誘電率絶縁材料で形成されている。第２のマスク層１７は、高抵抗窒化ジルコニウムで形成されている。
【００２６】
第２のマスク層１７及び第４の層間絶縁膜１６に、第４の層間絶縁膜１６の厚さ方向の途中まで達する配線用溝１８が形成されている。さらに、第４の層間絶縁膜１６及びエッチングストッパ層１５に、配線用溝１８の底面と第２層目の配線１２ａの上面とを接続するビアホール１９が形成されている。
【００２７】
配線用溝１８及びビアホール１９内に、第３層目の配線２０が埋め込まれている。第３層目の配線２０は、配線用溝１８及びビアホール１９の側面及び底面を覆うバリアメタル層、このバリアメタル層を覆うシード層、及びシード層を覆い配線用溝１８とビアホール１９との内部に充填された主配線部材で構成される。バリアメタル層、シード層、及び主配線部材の材料は、第２層目の配線１２ａのこれらの材料と同じである。
【００２８】
第２のマスク層１７及び第３層目の配線２０の上に、窒化ジルコニウムからなるカバー層２１が形成されている。カバー層２１のうち配線２０の上の部分２１ｂが低抵抗であり、第２のマスク層１７の上の部分２１ａが高抵抗である。このため、低抵抗の部分２１ｂを介して、第３層目の配線２０を、それよりも上層の配線に電気的に接続することができる。
【００２９】
次に、図２〜図５を参照して、上記第１の実施例による半導体装置の製造方法について説明する。
図２（Ａ）に示すように、第２の層間絶縁膜８及びプラグ９の上に、低誘電率絶縁材料からなる第３の層間絶縁膜１０を形成する。低誘電率絶縁材料として有機ポリマを使用する場合には、有機溶媒に溶解させたポリマを基板表面に回転塗布することにより形成することができる。また、低誘電率絶縁材料として炭素含有酸化シリコンを使用する場合には、プラズマ励起化学気相成長（ＰＥ−ＣＶＤ）により第３の層間絶縁膜１０を形成することができる。また、低誘電率絶縁材料として多孔質化した絶縁物を使用する場合には、ゾルゲル法による加水分解と縮重合、不安定成分の熱分解と鋳型中間構造物の形成、及び鋳型中間構造物の熱分解を経て、膜中に中空体を形成することにより第３の層間絶縁膜１０を作製することができる。この熱分解のために、４００℃程度の熱処理が必要となる。
【００３０】
第３の層間絶縁膜１０の上に、窒化ジルコニウムからなる第１のマスク層１１を、ＣＶＤにより形成する。使用する原料は、テトラキスジエチルアミノジルコニウム（Ｚｒ（Ｎ（Ｃ2Ｈ5）2）4）とアンモニア（ＮＨ3）である。成膜温度は３００〜４００℃である。なお、アンモニアは必ずしも添加しなくてもよい。この条件で、窒化酸化シリコン、窒化シリコン、フッ化酸化シリコン、または低誘電率有機ポリマの上に窒化ジルコニウムを成長させると、形成された窒化ジルコニウムは絶縁体になる。なお、後述するように、金属表面の上に、この条件で窒化ジルコニウムを成長させると、形成された窒化ジルコニウムは導電性を示す。
【００３１】
図２（Ｂ）に示すように、第１のマスク層１１に、図１に示した第２層目の配線１２ａ、１２ｂに対応する開口１１ａを形成する。第１のマスク層１１のエッチングは、塩素（Ｃｌ2）系または臭化水素（ＨＢｒ）系のガスを用いたドライエッチングにより行うことができる。
【００３２】
図２（Ｃ）に示すように、第１のマスク層１１をマスクとして、第３の層間絶縁膜１０をエッチングし、配線用溝１０ａを形成する。第３の層間絶縁膜１０が有機ポリマで形成されている場合には、例えば水素と窒素との混合ガスのプラズマを用いて第３の層間絶縁膜１０をエッチングすることができる。
【００３３】
図３（Ｄ）に示すように、配線用溝１０ａの側面、底面、及び第１のマスク層１１の上面を覆うＴａ、ＴａＮ、ＴｉＮ等からなるバリアメタル層１２Ａを、スパッタリングにより形成する。バリアメタル層１２Ａの上に、銅からなるシード層１２Ｂをスパッタリングにより形成する。なお、シード層１２Ｂを、ステップカバレッジの良好な自己イオン化プラズマを用いたスパッタリングにより形成してもよい。シード層１２Ｂの表面に電解めっきを施すことにより、銅層１２Ｃを形成する。
【００３４】
図３（Ｅ）に示すように、ＣＭＰを行って、銅層１２Ｃ、シード層１２Ｂ、及びバリアメタル層１２Ａのうち不要部分を除去する。配線用溝１０ａ内に、バリアメタル層１２Ａ、シード層１２Ｂ、及び主配線部材１２Ｃからなる第２層目の配線１２が残る。
【００３５】
図３（Ｆ）に示すように、第１のマスク層１１及び第２層目の配線１２の上に、エッチングストッパ層１５、第４の層間絶縁膜１６、第２のマスク層１７、及び第３のマスク層２５をこの順番に形成する。
【００３６】
炭化シリコンまたは窒化シリコンからなるエッチングストッパ層１５は、ＰＥ−ＣＶＤにより形成することができる。炭化シリコン膜を形成する場合には、原料ガスとしてメチルシラン系の有機シランを用い、必要に応じてメタン、アンモニア、窒素、ヘリウム等のガスを添加する。窒化シリコン膜を形成する場合には、シリコン原料としてモノシラン、ジシラン、有機シラン等を使用し、窒素原料として窒素ガスまたはアンモニアを使用することができる。
【００３７】
第４の層間絶縁膜１６は、図２（Ａ）を参照して説明した第３の層間絶縁膜１０と同様の方法で形成することができる。窒化ジルコニウムからなる第２のマスク層１７は、図２（Ａ）を参照して説明した第１のマスク層１１と同様の方法で形成することができる。
【００３８】
第３のマスク層２５は、炭化シリコンまたは窒化シリコンで形成されている。第３のマスク層２５の成膜方法は、エッチングストッパ層１５の形成方法と同様である。
【００３９】
図４（Ｇ）に示すように、第３のマスク層２５の上にレジストパターンを形成して第３のマスク層２５を部分的にエッチングすることにより、図１に示した配線用溝１８に対応する開口２５ａを形成する。開口２５ａを形成するためのマスクとして用いたレジストパターンを除去し、新たに第２のマスク層１７及び第３のマスク層２５の上にマスクパターンを形成する。このマスクパターンをマスクとして第２のマスク層１７をエッチングすることにより、図１に示したビアホール１９に対応する開口１７ａを形成する。開口１７ａを形成した後、マスクとして使用したレジストパターンを除去する。
【００４０】
図４（Ｈ）に示すように、第２のマスク層１７及び第３のマスク層２５をマスクとして、開口１７ａの底面に露出した第４の層間絶縁膜１６を、その厚さ方向の途中までエッチングする。これにより、凹部１６ａが形成される。第４の層間絶縁膜１６のエッチングは、図２（Ｃ）を参照して説明した第３の層間絶縁膜１０のエッチングと同様の方法で行うことができる。
【００４１】
図５（Ｉ）に示すように、第３のマスク層２５をマスクとして、開口２５ａの底面に露出している第２のマスク層１７をエッチングする。
図５（Ｊ）に示すように、第３のマスク層２５及び第２のマスク層１７をマスクとして第４の層間絶縁膜１６をエッチングする。図５（Ｉ）に示した凹部１６ａがさらに深くなり、ビアホール１９が形成される。この段階では、ビアホール１９の底面にエッチングストッパ膜１５が残っている。また、凹部１６ａが形成されていなかった領域においては、第４の層間絶縁膜１６の厚さ方向の途中までエッチングが進み、配線用溝１８が形成される。
【００４２】
ビアホール１９の底面に露出したエッチングストッパ膜１５を除去して、第２層目の配線１２の上面を露出させる。エッチングストッパ膜１５の除去は、弗化炭素系ガスを主としたドライエッチングにより行うことができる。このとき、第３のマスク層２５も除去される。
【００４３】
図１に示すように、配線用溝１８及びビアホール１９内に第３層目の配線２０を埋め込む。配線２０の形成は、図３（Ｄ）及び図３（Ｅ）を参照して説明した第２層目の配線１２の形成と同様の方法で行うことができる。
【００４４】
第２のマスク層１７及び第３層目の配線２０の上に、窒化ジルコニウムからなるカバー層２１を形成する。カバー層２１の形成は、図２（Ａ）を参照して説明した第１のマスク層１１の形成と同様の方法で行う。この方法で窒化ジルコニウム膜を形成すると、配線２０の上の部分２１ｂが低抵抗になり、第２のマスク層１７の上の部分２１ａが高抵抗になる。低抵抗の部分２１ｂは実質的に導電性を示し、高抵抗の部分２１ａは実質的に絶縁性を示す。
【００４５】
以下、実際に窒化ジルコニウム膜を形成して電気抵抗を測定した結果について説明する。
原料ガスとしてテトラキスジエチルアミノジルコニウムとアンモニアを使用したＣＶＤにより、酸化シリコン膜及び窒化チタン膜の上に、窒化ジルコニウム膜を形成した。窒化ジルコニウム膜の成長温度は３８０℃とした。
【００４６】
酸化シリコン膜の上に厚さが２０ｎｍ以下になるように窒化ジルコニウム膜を形成すると、その比抵抗が数千μΩｃｍ以上の絶縁膜になった。これに対し、窒化チタン膜上に厚さが２０ｎｍ以下になるように窒化ジルコニウム膜を形成すると、その比抵抗が約３００μΩｃｍ以下の導電膜になった。なお、下地導電層の材料が窒化チタンではなく銅である場合にも、同様に窒化ジルコニウム膜は導電膜になる。この性質は、窒化ジルコニウム膜をＣＶＤではなく、スパッタリングや蒸着等により形成する場合でも同様である。
【００４７】
上記第１の実施例では、図２（Ｃ）を参照して説明した第３の層間絶縁膜１０のエッチング工程で、マスクとして、窒化ジルコニウムからなる第１のマスク層１１が使用される。このため、従来の窒化シリコン等のマスクを使用する場合に比べて、エッチング選択比を大きくすることができる。これにより、低誘電率絶縁材料からなる層間絶縁膜の加工を容易に行うことが可能になる。
【００４８】
従来は、図１に示した第１のマスク層１１の材料として、例えば窒化シリコンが使用されていた。窒化シリコンの比誘電率は酸化シリコンに比べて高い。このため、第３の層間絶縁膜１０を低誘電率絶縁材料で形成する効果が減殺されてしまう。これに対し、ＵＳＧ膜上に形成した厚さ約１５ｎｍ及び約３０ｎｍの窒化ジルコニウム膜の比誘電率は、それぞれ２〜３、及び３.５〜４であった。これは、酸化シリコンの比誘電率相当またはそれ以下である。このため、配線間の寄生容量低減効果を高めることができる。
【００４９】
上記第１の実施例では、第１のマスク層１１を窒化ジルコニウムで形成したが、その外に、ジルコニウム、チタニウム、またはハフニウムを構成元素として含む窒化物で形成してもよい。
【００５０】
図６に、本発明の第２の実施例による半導体装置の断面図を示す。以下、図１に示した第１の実施例による半導体装置との相違点について説明する。
第１の実施例では、第４の層間絶縁膜１６にビアホール１９を形成するときのエッチングストッパ層１５の材料として炭化シリコンまたは窒化シリコンが使用されていた。第２の実施例では、エッチングストッパ層１５の代わりに、窒化ジルコニウムからなるエッチングストッパ層３０が配置されている。エッチングストッパ層３０は、カバー膜２１と同様に、配線１２ａの上の部分３０ｂにおいて低抵抗になり、第１のマスク層１１の上の部分３０ａにおいて高抵抗になる。
【００５１】
第１の実施例では、ビアホール１９の底面に露出したエッチングストッパ層１５が除去されているが、第２の実施例では、ビアホール１９の底面にエッチングストッパ層３０が残されている。配線１２ａの上の部分３０ｂが低抵抗であるため、エッチングストッパ層３０を残した状態でも、第２層目の配線１２ａと第３層目の配線２０とを電気的に接続することができる。
【００５２】
エッチングストッパ層３０を窒化ジルコニウムで形成することにより、低誘電率絶縁材料からなる第４の層間絶縁膜１６とエッチングストッパ層３０とのエッチング選択比を大きくすることができる。
【００５３】
また、第２の実施例では、第２層目の配線１２ａと第４の層間絶縁膜１６との間に、窒化ジルコニウムからなるエッチングストッパ層３０が配置される。このエッチングストッパ層３０が接着層として働き、銅からなる配線１２ａと第４の層間絶縁膜１６との密着性を高めることができる。実際に、銅表面上に厚さ５ｎｍ及び１５ｎｍの窒化ジルコニウム膜を形成し、その上にダウケミカル社製の低誘電率有機ポリマであるＳｉＬＫ（ダウケミカル社の商標）からなる絶縁膜を形成し、テープテストを行ったところ、ＳｉＬＫ絶縁膜の剥がれは生じなかった。なお、ＳｉＬＫ絶縁膜は、ＳｉＬＫの塗布後、真空中において、３２０℃で９０秒間のベーキング及び４００℃で３０分間のキュアを行うことにより形成した。
【００５４】
また、第２の実施例では、第２層目の配線１２ａの上面が窒化ジルコニウムからなるエッチングストッパ層３０で被覆されている。このエッチングストッパ層３０は、配線１２ａを構成する銅が第４の層間絶縁膜１６内へ拡散することを防止するバリア層としても機能する。以下、図１１及び図１２を参照して、窒化ジルコニウム膜のバリア機能について説明する。
【００５５】
図１１に、ＵＳＧ膜、及びＵＳＧ膜と窒化ジルコニウム膜との積層構造の耐圧特性を示す。横軸は電界を単位「ＭＶ／ｃｍ」で表し、縦軸はリーク電流を単位「Ａ」で表す。
【００５６】
シリコン基板上に、ＵＳＧ膜及び銅電極を順番に形成した第１の試料、及びシリコン基板上にＵＳＧ膜、窒化ジルコニウム膜、及び銅電極を順番に形成した第２の試料を準備した。第１の試料のＵＳＧ膜の厚さは４７ｎｍである。第２の試料のＵＳＧ膜の厚さは４７ｎｍであり、窒化ジルコニウム膜の厚さは３．５ｎｍである。図中の黒四角が第１の試料のリーク電流を示し、黒丸が第２の試料のリーク電流を示す。
【００５７】
第１の試料においては、電界が７．４ＭＶ／ｃｍまで増加した時点で絶縁破壊が生じている。なお、電界の増加速度は、０．１ＭＶ／ｃｍ・ｓである。絶縁破壊は、銅電極中の銅原子がＵＳＧ膜中に拡散することにより生ずると考えられる。これに対し、第２の試料では、絶縁破壊の生じる電界が１１．６ＭＶ／ｃｍである。このように、銅電極とＵＳＧ膜との間に窒化ジルコニウム膜を挟むことにより、耐圧を高めることができる。この結果は、窒化ジルコニウム膜が、銅電極からＵＳＧ膜への銅の拡散を抑制していることを示している。
【００５８】
また、窒化ジルコニウム膜を挿入することにより、リーク電流自体を低減させることもできる。
図１２に、第３〜第５の試料で絶縁破壊が生ずるまでの平均時間を示す。第３の試料は、シリコン基板上に厚さ４７ｎｍのＵＳＧ膜、及び銅電極を順番に形成した構造を有する。第４の試料は、シリコン基板上に厚さ１００ｎｍの熱酸化膜（Ｔｏｘ）及び銅電極を順番に形成した構造を有する。第５の試料は、シリコン基板上に厚さ４７ｎｍのＵＳＧ膜、厚さ３．５ｎｍの窒化ジルコニウム膜、及び銅電極を順番に形成した構造を有する。
【００５９】
図１２の横軸は電界を単位「ＭＶ／ｃｍ」で表し、縦軸は絶縁破壊が発生するまでの平均時間を単位「秒」で表す。なお、環境温度は１５０℃とした。ＵＳＧ膜と銅電極との間に窒化ジルコニウム膜を挟むことにより、電界の強さが同一の条件の下で、絶縁破壊までの平均時間が長くなっている。これは、窒化ジルコニウム膜が、銅の拡散を抑制しているためである。
【００６０】
図７に、本発明の第３の実施例による半導体装置の断面図を示す。以下、図１に示した第１の実施例による半導体装置との相違点について説明する。
第１の実施例では、図１に示したように、第１のマスク層１１とエッチングストッパ層１５とが直接接触していた。第３の実施例では第１のマスク層１１とエッチングストッパ層１５との間に、構成元素としてシリコンを含んだ無機絶縁材料、例えばＵＳＧ、炭化シリコン、または窒化シリコン等からなる犠牲膜３５が配置されている。以下、図８及び図９を参照して、第３の実施例による半導体装置の製造方法について説明する。
【００６１】
図８（Ａ）に示すように、図２（Ａ）を参照して説明した第１の実施例による方法と同様の方法で、第１のマスク層１１までを形成する。第１のマスク層１１の上に、ＵＳＧからなる犠牲膜３５を形成する。ＵＳＧ膜の形成は、原料ガスとしてシランまたはテトラエトキシシラン（ＴＥＯＳ）、酸化性ガスとして酸素（Ｏ2）またはＮ2Ｏ、キャリアガスとしてアルゴン（Ａｒ）または窒素（Ｎ2）を使用したＣＶＤにより行うことができる。なお、犠牲膜３５を炭化シリコンまたは窒化シリコンで形成してもよい。
【００６２】
図８（Ｂ）に示すように、犠牲膜３５及び第１のマスク層１１に、配線用溝を形成するための開口１１ａを形成する。
図８（Ｃ）に示すように、犠牲膜３５及び第１のマスク層１１をマスクとして、第３の層間絶縁膜１０をエッチングし、配線用溝１０ａを形成する。
【００６３】
図９（Ｄ）に示すように、配線用溝１０ａの内面上及び犠牲膜３５の表面上に、バリアメタル層１２Ａ、シード層１２Ｂを形成する。配線溝１０ａ内を埋め込むように、シード層１２Ｂの表面上に主配線部材１２Ｃをめっきにより形成する。
【００６４】
図９（Ｅ）に示すように、ＣＭＰを行い、主配線部材１２Ｃ、シード層１２Ｂ、及びバリアメタル層１２Ａの余分な部分を除去する。配線用溝１０ａ内に配線１２が残る。このとき、窒化ジルコニウムからなる第１のマスク層１１が犠牲膜３５で被覆されているため、第１のマスク層１１がＣＭＰの環境に晒されることを防止できる。このとき、第１のマスク層１１は、第３の層間絶縁膜１０と犠牲膜３５との密着性を高める働きをする。
【００６５】
実際に、熱酸化により形成した酸化シリコン膜上に、厚さ１５０ｎｍ及び厚さ４５０ｎｍのＳｉＬＫ絶縁膜を形成した２種類の試料について密着強度試験（ｍＥＬＴ：modified edge lift off test）を行ったところ、Ｋバリューはそれぞれ０．２１及び０．３０程度であった。これに対し、熱酸化による酸化シリコン膜の上に厚さ４ｎｍの窒化ジルコニウム膜を形成し、その上に厚さ２５０ｎｍのＳｉＬＫ絶縁膜を形成した試料のＫバリューは０．４８以上であった。このように、窒化ジルコニウム膜が、酸化シリコン膜とＳｉＬＫ絶縁膜との密着性を高めていることがわかる。
【００６６】
図１０に、本発明の第４の実施例による半導体装置の断面図を示す。第４の実施例による半導体装置の断面形状は、図１に示した第１の実施例による半導体装置の断面形状と同一である。第１の実施例では、第３の層間絶縁膜１０及び第４の層間絶縁膜１６が、ＳｉＬＫ等の低誘電率絶縁材料で形成されていた。第４の実施例では、第３の層間絶縁膜１０及び第４の層間絶縁膜１６が、高抵抗の窒化ジルコニウムで形成されている。
【００６７】
これに伴い、第１のマスク層１１がＵＳＧ、炭化シリコン、または窒化シリコンで形成される。第１のマスク層１１をマスクとして、窒化ジルコニウムからなる第３の層間絶縁膜１０をエッチングすることにより、配線用溝１０ａを形成することができる。窒化ジルコニウムのエッチングは、塩素（Ｃｌ2）系ガスまたは臭化水素（ＨＢｒ）系ガスを用いたドライエッチングにより行うことができる。
【００６８】
第３層目の配線２０は、図４（Ｆ）〜図５（Ｊ）を参照して説明したデュアルダマシン法を用いて形成される。第４の実施例の場合には、図４（Ｆ）〜図５（Ｉ）に示した第３のマスク層２５が、エッチングストッパ層１５と同じ材料で形成され、第２のマスク層１７が、ＵＳＧ、炭化シリコン、及び窒化シリコンのうち、第３のマスク層２５の材料とは異なる材料で形成される。
【００６９】
第４の実施例では、第３及び第４の層間絶縁膜の材料として窒化ジルコニウムが使用されている。窒化ジルコニウムの誘電率は、酸化シリコンの誘電率よりも低くすることができる。このため、配線間の寄生容量の低減を図ることが可能になる。
【００７０】
第２層目の配線１２ａと同じ配線層内に配置された他の配線と、第３層目の配線２０と同じ配線層内に配置された他の配線とが交差する箇所において、両者が、エッチングストッパ層１５及び第３の層間絶縁膜１０の積層により絶縁される。両者の間の十分な寄生容量低減効果を得るために、両者の交差部分において、第３の層間絶縁膜１０が両者の間隔の１／２以上を占めるような構成とすることが好ましい。
【００７１】
また、窒化ジルコニウムは、プラズマを使用しないで成膜することができるため、製造工程を簡略化することができる。窒化ジルコニウム膜の代わりに、ジルコニウム、チタニウム、またはハフニウムを構成元素として含む窒化物からなる膜を使用してもよい。
【００７２】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００７３】
上記実施例から、以下の付記に示された発明が導出される。
（付記１） 半導体基板の上に形成された第1の絶縁膜と、
前記第1の絶縁膜の上に形成され、絶縁性の金属窒化物からなる第２の絶縁膜と、
前記第２の絶縁膜を貫通し、前記第１の絶縁膜の上面よりも深い位置まで達する凹部と、
前記凹部内に埋め込まれた導電部材と
を有する半導体装置。
【００７４】
（付記２） さらに、前記第２の絶縁膜及び前記導電部材の上に形成され、前記導電部材上の部分と、前記第２の絶縁膜上の部分との構成元素が同一であり、かつ前記導電部材上の部分の電気抵抗が前記第２の絶縁膜上の部分の電気抵抗よりも低いキャップ層と、
前記キャップ層の上に形成され、該キャップ層のうち前記導電部材上の部分に電気的に接続された上層配線と
を有する付記１に記載の半導体装置。
【００７５】
（付記３） さらに、前記第２の絶縁膜の上に形成された第３の絶縁膜であって、前記凹部が、前記第３の絶縁膜を貫通しており、構成元素としてシリコンを含む無機絶縁材料からなる第３の絶縁膜を有する付記１または２に記載の半導体装置。
【００７６】
（付記４） 前記第１の絶縁膜が、前記第３の絶縁膜よりも誘電率の低い絶縁材料で形成されており、前記第１の絶縁膜の上に前記第３の絶縁膜を直接配置した場合よりも、該第１の絶縁膜と第３の絶縁膜との間に前記第２の絶縁膜が挿入されている場合の方が、前記第３の絶縁膜の密着強度が高くなるように、前記第１〜第３の絶縁膜の材料が選択されている付記３に記載の半導体装置。
【００７７】
（付記５） 前記第２の絶縁膜が、構成元素として、ジルコニウム、チタニウム、及びハフニウムからなる群より選択された１つの元素を含む窒化物である付記１〜４のいずれかに記載の半導体装置。
【００７８】
（付記６） 前記導電部材が銅または銅を主成分とする合金である付記１〜５のいずれかに記載の半導体装置。
（付記７） 半導体基板の上に形成され、複数の配線を含む下側配線層と、
前記下側配線層の上に配置され、複数の配線を含む上側配線層と、
前記下側配線層と前記上側配線層との間に配置され、絶縁性の金属窒化物からなる層間絶縁膜と
を有する半導体装置。
【００７９】
（付記８） 前記上側配線層の配線と前記下側配線層の配線との交差部分において、両者の間隔の１／２以上を前記層間絶縁膜が占めている付記７に記載の半導体装置。
【００８０】
（付記９） 半導体基板の上に、絶縁材料からなる第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の上に、絶縁性の金属窒化物からなる第２の絶縁膜を形成する工程と、
前記第２の絶縁膜をパターニングする工程と、
パターニングされた前記第２の絶縁膜をマスクとして、前記第１の絶縁膜をエッチングする工程と
を有する半導体装置の製造方法。
【００８１】
（付記１０） 前記第２の絶縁膜が、構成元素として、ジルコニウム、チタニウム、及びハフニウムからなる群より選択された１つの元素を含む窒化物である付記９に記載の半導体装置の製造方法。
【００８２】
（付記１１） 半導体基板の上に、少なくとも表層部が絶縁性の金属窒化物で形成された第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の上に、シリコンを含む無機絶縁材料からなる第２の絶縁膜を形成する工程と、
前記第２の絶縁膜及び第１の絶縁膜の積層構造に凹部を形成する工程と、
前記凹部内を埋め込むように、前記第２の絶縁膜の上に導電材料からなる導電膜を堆積させる工程と、
前記第２の絶縁膜が露出するまで、前記導電膜を研磨し、前記凹部内に前記導電膜の一部を残す工程と
を有する半導体装置の製造方法。
【００８３】
（付記１２） 前記第１の絶縁膜が、前記第２の絶縁膜よりも誘電率の低い絶縁材料で形成された低誘電率膜と、該低誘電率膜の上に形成された絶縁性の金属窒化物からなる窒化物層とを含む付記１１に記載の半導体装置の製造方法。
【００８４】
（付記１３） 前記絶縁性の金属窒化物が、構成元素として、ジルコニウム、チタニウム、及びハフニウムからなる群より選択された１つの元素を含む窒化物である付記１１または１２に記載の半導体装置の製造方法。
【００８５】
【発明の効果】
以上説明したように、本発明によれば、低誘電率絶縁材料からなる絶縁膜をエッチングするときのマスクとして、絶縁性の金属窒化物を使用することにより、エッチング選択比を大きくし、容易に絶縁膜をエッチングすることができる。
【図面の簡単な説明】
【図１】 第１の実施例による半導体装置の断面図である。
【図２】 第１の実施例による半導体装置の製造方法を説明するための基板の断面図（その１）である。
【図３】 第１の実施例による半導体装置の製造方法を説明するための基板の断面図（その２）である。
【図４】 第１の実施例による半導体装置の製造方法を説明するための基板の断面図（その３）である。
【図５】 第１の実施例による半導体装置の製造方法を説明するための基板の断面図（その４）である。
【図６】 第２の実施例による半導体装置の断面図である。
【図７】 第３の実施例による半導体装置の断面図である。
【図８】 第３の実施例による半導体装置の製造方法を説明するための基板の断面図（その１）である。
【図９】 第３の実施例による半導体装置の製造方法を説明するための基板の断面図（その２）である。
【図１０】 第４の実施例による半導体装置の断面図である。
【図１１】 シリコン／ＵＳＧ／銅構造、及びシリコン／ＵＳＧ／ＺｒＮ／銅構造の耐圧特性を示すグラフである。
【図１２】 シリコン／ＵＳＧ／銅構造、シリコン／熱酸化膜／銅構造、及びシリコン／ＵＳＧ／ＺｒＮ／銅構造の絶縁破壊に至るまでの平均時間を示すグラフである。
【符号の説明】
１ 半導体基板
２ 素子分離絶縁膜
３ ＭＯＳトランジスタ
４ 第１の層間絶縁膜
４ａ、４ｂ、８ａ コンタクトホール
５ａ、５ｂ、９ プラグ
７ 第１層目の配線
８ 第２の層間絶縁膜
１０ 第３の層間絶縁膜
１０ａ、１０ｂ、１８ 配線用溝
１１ 第１のマスク層
１２ａ、１２ｂ 第２層目の配線
１５ エッチングストッパ層
１６ 第４の層間絶縁膜
１７ 第２のマスク層
１９ ビアホール
２０ 第３層目の配線
２１ カバー層
Claims (5)
- 半導体基板の上に形成された第1の絶縁膜と、
前記第1の絶縁膜の上に形成され、絶縁性の窒化ジルコニウムからなる第２の絶縁膜と、
前記第２の絶縁膜を貫通し、前記第１の絶縁膜の上面よりも深い位置まで達する凹部と、
前記凹部内に埋め込まれた導電部材と
を有し、
前記第１の絶縁膜は、有機ポリマ、炭素含有酸化シリコン、有機ポリマまたは炭素含有酸化シリコンを多孔質化した絶縁物、酸化窒化シリコン、窒化シリコン、フッ化酸化シリコンで形成されており、
前記導電部材は、銅または銅を主成分とする合金で形成されている半導体装置。 - さらに、前記第２の絶縁膜及び前記導電部材の上に、前記導電部材上の部分の電気抵抗が前記第２の絶縁膜上の部分の電気抵抗より低い窒化ジルコニウムで形成されたキャップ層と、
前記キャップ層の上に形成され、該キャップ層のうち前記導電部材上の部分に電気的に接続された上層配線と
を有する請求項１に記載の半導体装置。 - さらに、前記第２の絶縁膜の上に形成された第３の絶縁膜であって、前記凹部が、前記第３の絶縁膜を貫通しており、酸化シリコン、炭化シリコン、または窒化シリコンからなる第３の絶縁膜を有する請求項１または２に記載の半導体装置。
- 半導体基板の上に、絶縁材料からなる第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の上に、絶縁性の窒化ジルコニウムからなる第２の絶縁膜を、ＣＶＤ、スパッタリング、または蒸着により形成する工程と、
前記第２の絶縁膜をパターニングする工程と、
パターニングされた前記第２の絶縁膜をマスクとして、前記第１の絶縁膜をエッチングする工程と
を有し、
前記第１の絶縁膜は、有機ポリマ、炭素含有酸化シリコン、有機ポリマまたは炭素含有酸化シリコンを多孔質化した絶縁物、酸化窒化シリコン、窒化シリコン、フッ化酸化シリコンで形成されている半導体装置の製造方法。 - 半導体基板の上に、少なくとも表層部が絶縁性の窒化ジルコニウムで形成された第１の絶縁膜を、ＣＶＤ、スパッタリング、または蒸着により形成する工程と、
前記第１の絶縁膜の上に、シリコンを含む無機絶縁材料からなる第２の絶縁膜を形成する工程と、
前記第２の絶縁膜及び第１の絶縁膜の積層構造に凹部を形成する工程と、
前記凹部内を埋め込むように、前記第２の絶縁膜の上に導電材料からなる導電膜を堆積させる工程と、
前記第２の絶縁膜が露出するまで、前記導電膜を研磨し、前記凹部内に前記導電膜の一部を残す工程と
を有する半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002133055A JP3944838B2 (ja) | 2002-05-08 | 2002-05-08 | 半導体装置及びその製造方法 |
| US10/352,149 US7042093B2 (en) | 2002-05-08 | 2003-01-28 | Semiconductor device using metal nitride as insulating film |
| US11/362,872 US7256500B2 (en) | 2002-05-08 | 2006-02-28 | Semiconductor device using metal nitride as insulating film |
| US11/822,463 US20070252280A1 (en) | 2002-05-08 | 2007-07-06 | Semiconductor device using metal nitride as insulating film |
| US12/232,944 US8067309B2 (en) | 2002-05-08 | 2008-09-26 | Semiconductor device using metal nitride as insulating film and its manufacture method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002133055A JP3944838B2 (ja) | 2002-05-08 | 2002-05-08 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003332418A JP2003332418A (ja) | 2003-11-21 |
| JP3944838B2 true JP3944838B2 (ja) | 2007-07-18 |
Family
ID=29696260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002133055A Expired - Lifetime JP3944838B2 (ja) | 2002-05-08 | 2002-05-08 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (4) | US7042093B2 (ja) |
| JP (1) | JP3944838B2 (ja) |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3944838B2 (ja) * | 2002-05-08 | 2007-07-18 | 富士通株式会社 | 半導体装置及びその製造方法 |
| JP2004247337A (ja) * | 2003-02-10 | 2004-09-02 | Toshiba Corp | 半導体装置及びその製造方法 |
| US20040245636A1 (en) * | 2003-06-06 | 2004-12-09 | International Business Machines Corporation | Full removal of dual damascene metal level |
| US7365001B2 (en) * | 2003-12-16 | 2008-04-29 | International Business Machines Corporation | Interconnect structures and methods of making thereof |
| US6949457B1 (en) * | 2004-01-21 | 2005-09-27 | Kla-Tencor Technologies Corporation | Barrier enhancement |
| KR20050114784A (ko) * | 2004-06-01 | 2005-12-07 | 동부아남반도체 주식회사 | 반도체 소자의 구리배선 형성방법 |
| JP2005347511A (ja) * | 2004-06-03 | 2005-12-15 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| KR100641553B1 (ko) * | 2004-12-23 | 2006-11-01 | 동부일렉트로닉스 주식회사 | 반도체 소자에서 패턴 형성 방법 |
| US7875547B2 (en) * | 2005-01-12 | 2011-01-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Contact hole structures and contact structures and fabrication methods thereof |
| US8229570B2 (en) * | 2006-01-30 | 2012-07-24 | Medtronic, Inc. | Implantable electrodes having zirconium nitride coatings |
| WO2007094044A1 (ja) * | 2006-02-14 | 2007-08-23 | Fujitsu Limited | 半導体装置の製造方法、及び半導体製造装置 |
| JP2008108860A (ja) * | 2006-10-25 | 2008-05-08 | Elpida Memory Inc | 半導体装置の製造方法 |
| JP2008227360A (ja) * | 2007-03-15 | 2008-09-25 | Elpida Memory Inc | 半導体装置の製造方法 |
| US8313828B2 (en) | 2008-08-20 | 2012-11-20 | Johnson & Johnson Vision Care, Inc. | Ophthalmic lens precursor and lens |
| US8317505B2 (en) | 2007-08-21 | 2012-11-27 | Johnson & Johnson Vision Care, Inc. | Apparatus for formation of an ophthalmic lens precursor and lens |
| US8318055B2 (en) | 2007-08-21 | 2012-11-27 | Johnson & Johnson Vision Care, Inc. | Methods for formation of an ophthalmic lens precursor and lens |
| JP5112794B2 (ja) * | 2007-09-13 | 2013-01-09 | 株式会社アルバック | 半導体装置の製造方法 |
| US7981308B2 (en) | 2007-12-31 | 2011-07-19 | Robert Bosch Gmbh | Method of etching a device using a hard mask and etch stop layer |
| US9417464B2 (en) | 2008-08-20 | 2016-08-16 | Johnson & Johnson Vision Care, Inc. | Method and apparatus of forming a translating multifocal contact lens having a lower-lid contact surface |
| KR20100077535A (ko) * | 2008-12-29 | 2010-07-08 | 주식회사 하이닉스반도체 | 콘택 구조체, 그것의 제조방법, 그것을 구비한 상변화 메모리 장치 및 그 제조방법 |
| WO2011059035A1 (ja) * | 2009-11-12 | 2011-05-19 | 株式会社 アルバック | 半導体装置の製造方法 |
| US8586472B2 (en) * | 2010-07-14 | 2013-11-19 | Infineon Technologies Ag | Conductive lines and pads and method of manufacturing thereof |
| JP2012256671A (ja) * | 2011-06-08 | 2012-12-27 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP5957840B2 (ja) * | 2011-10-04 | 2016-07-27 | ソニー株式会社 | 半導体装置の製造方法 |
| US9645412B2 (en) | 2014-11-05 | 2017-05-09 | Johnson & Johnson Vision Care Inc. | Customized lens device and method |
| US10359643B2 (en) | 2015-12-18 | 2019-07-23 | Johnson & Johnson Vision Care, Inc. | Methods for incorporating lens features and lenses having such features |
| US11069526B2 (en) * | 2018-06-27 | 2021-07-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Using a self-assembly layer to facilitate selective formation of an etching stop layer |
| US10685876B2 (en) * | 2018-09-18 | 2020-06-16 | International Business Machines Corporation | Liner and cap structures for reducing local interconnect vertical resistance without compromising reliability |
| WO2020105433A1 (ja) * | 2018-11-20 | 2020-05-28 | ソニーセミコンダクタソリューションズ株式会社 | 表示装置および表示装置の製造方法、並びに、電子機器 |
| US11227833B2 (en) * | 2019-09-16 | 2022-01-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Interconnect structure and method for forming the same |
| US11364696B2 (en) | 2020-09-18 | 2022-06-21 | Johnson & Johnson Vision Care, Inc | Apparatus for forming an ophthalmic lens |
| KR20230092253A (ko) * | 2021-12-17 | 2023-06-26 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5635423A (en) * | 1994-10-11 | 1997-06-03 | Advanced Micro Devices, Inc. | Simplified dual damascene process for multi-level metallization and interconnection structure |
| JPH09246375A (ja) | 1996-03-07 | 1997-09-19 | Hitachi Ltd | 配線形成方法および半導体装置の製造方法 |
| US6291891B1 (en) * | 1998-01-13 | 2001-09-18 | Kabushiki Kaisha Toshiba | Semiconductor device manufacturing method and semiconductor device |
| US6180514B1 (en) * | 1999-11-12 | 2001-01-30 | Wen-Kuan Yeh | Method for forming interconnect using dual damascene |
| JP4733804B2 (ja) | 2000-02-18 | 2011-07-27 | 富士通セミコンダクター株式会社 | 配線の形成方法 |
| JP4850332B2 (ja) * | 2000-10-18 | 2012-01-11 | 東京エレクトロン株式会社 | デュアルダマシン構造のエッチング方法 |
| JP4350337B2 (ja) * | 2001-04-27 | 2009-10-21 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置 |
| US6605874B2 (en) * | 2001-12-19 | 2003-08-12 | Intel Corporation | Method of making semiconductor device using an interconnect |
| JP3944838B2 (ja) * | 2002-05-08 | 2007-07-18 | 富士通株式会社 | 半導体装置及びその製造方法 |
-
2002
- 2002-05-08 JP JP2002133055A patent/JP3944838B2/ja not_active Expired - Lifetime
-
2003
- 2003-01-28 US US10/352,149 patent/US7042093B2/en not_active Expired - Lifetime
-
2006
- 2006-02-28 US US11/362,872 patent/US7256500B2/en not_active Expired - Lifetime
-
2007
- 2007-07-06 US US11/822,463 patent/US20070252280A1/en not_active Abandoned
-
2008
- 2008-09-26 US US12/232,944 patent/US8067309B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US7042093B2 (en) | 2006-05-09 |
| US20090042386A1 (en) | 2009-02-12 |
| US8067309B2 (en) | 2011-11-29 |
| US20060145348A1 (en) | 2006-07-06 |
| US20040004287A1 (en) | 2004-01-08 |
| US7256500B2 (en) | 2007-08-14 |
| JP2003332418A (ja) | 2003-11-21 |
| US20070252280A1 (en) | 2007-11-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3944838B2 (ja) | 半導体装置及びその製造方法 | |
| JP4118029B2 (ja) | 半導体集積回路装置とその製造方法 | |
| CN100463164C (zh) | 半导体结构及其形成方法 | |
| CN101217136B (zh) | 布线结构及其制造方法 | |
| CN100353542C (zh) | 集成电路与其形成方法与电子组件 | |
| US6309801B1 (en) | Method of manufacturing an electronic device comprising two layers of organic-containing material | |
| TWI291742B (en) | Reliability improvement of SiOC etch stop with trimethylsilane gas passivation in Cu damascene interconnects | |
| CN101241897A (zh) | 集成电路结构及其形成方法 | |
| CN103811414B (zh) | 铜蚀刻集成方法 | |
| JP3780189B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
| JP2006005190A (ja) | 半導体装置 | |
| JP3967196B2 (ja) | 半導体装置及びその製造方法 | |
| JP4878434B2 (ja) | 半導体装置およびその製造方法 | |
| JP2009182000A (ja) | 半導体装置およびその製造方法 | |
| CN100452387C (zh) | 具有多层铜线路层的半导体器件及其制造方法 | |
| JP2000183158A (ja) | 半導体集積回路装置及びその製造方法 | |
| JP3525788B2 (ja) | 半導体装置の製造方法 | |
| JP2004071705A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP2007157959A (ja) | 半導体装置の製造方法および半導体装置 | |
| US7777336B2 (en) | Metal line of semiconductor device and method for forming the same | |
| US12400875B2 (en) | Film deposition for patterning process | |
| US7459388B2 (en) | Methods of forming dual-damascene interconnect structures using adhesion layers having high internal compressive stresses | |
| US6455426B1 (en) | Method for making a semiconductor device having copper conductive layers | |
| JPH1187498A (ja) | 半導体装置およびその製造方法 | |
| KR20010030168A (ko) | 집적 회로에서 낮은 유전 상수를 갖는 로우-케이 층을제조하는 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050324 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061025 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061031 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061228 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070227 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070329 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100420 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110420 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110420 Year of fee payment: 4 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110420 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120420 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130420 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130420 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140420 Year of fee payment: 7 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |