JP3970779B2

JP3970779B2 - Organic EL drive circuit and organic EL display device

Info

Publication number: JP3970779B2
Application number: JP2003005574A
Authority: JP
Inventors: 真一阿部; 淳前出; 昭夫藤川
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2003-01-14
Filing date: 2003-01-14
Publication date: 2007-09-05
Anticipated expiration: 2023-01-14
Also published as: JP2004219624A

Description

【０００１】
【発明の属する技術分野】
この発明は、有機ＥＬ駆動回路および有機ＥＬ表示装置に関し、詳しくは、マトリックス状に配置された有機ＥＬ素子の誤発光を防止しかつ消費電力を低減することができるような有機ＥＬ駆動回路および有機ＥＬ表示装置の改良に関する。
【０００２】
【従来の技術】
有機ＥＬ表示装置は、自発光による高輝度表示が可能であることから、小画面での表示に適し、携帯電話機、ＤＶＤプレーヤ、ＰＤＡ（携帯端末装置）等に搭載される次世代表示装置として現在注目されている。この有機ＥＬ表示装置には、液晶表示装置のように電圧駆動を行うと、輝度ばらつきが大きくなり、かつ、Ｒ（赤），Ｇ（緑），Ｂ（青）に感度差があることから制御が難しくなる問題点がある。
そこで、最近では、電流駆動のドライバを用いた有機ＥＬ表示装置が提案されている。
マトリックス状に配置した有機ＥＬ素子を電流駆動し、かつ、有機ＥＬ素子の陽極と陰極をグランドに落としてリセットする有機ＥＬ素子の駆動回路が公知である（特許文献１参照）。また、ＤＣ−ＤＣコンバータを用いて有機ＥＬ素子を低消費電力で電流駆動する技術が公知である（特許文献２参照）。
【０００３】
【特許文献１】
特開平９−２３２０７４号公報
【特許文献２】
特開２００１−１４３８６７号公報
【０００４】
前記の特開平９−２３２０７４号（特許文献１）に記載されるように、有機ＥＬ表示装置では、カラム側（陽極側）の１ラインが電流吐出し側となり、ロー側（陰極走査側）が電流吸い込み側（シンク側）となって、ロー側の走査に応じてカラム側の電流駆動回路から電流が有機ＥＬ素子（以下ＥＬ素子）の陽極側に出力される。ＥＬ素子の陰極側は、通常、ＣＭＯＳのプッシュプル回路を介してグランドＧＮＤに接続され、この駆動電流をシンクする。ＥＬ素子は、容量性の素子であるので、このとき、駆動電流の一部を電荷として蓄積する。そのためマトリックス状にＥＬ素子を配置する表示装置にあっては、走査対象となっていない周囲のＥＬ素子からの電荷が流れ込み、誤発光する問題がある。
図９は、一般的な有機ＥＬ表示パネルの概要を示す説明図である。１は、マトリックス状に配置されたＥＬ素子４を有する有機ＥＬ表示パネル、２は、カラム側の電流駆動回路、３は、ロー側の駆動回路、４は、ＥＬ素子であって、説明の都合上、コンデンサとして示してある。また、ロー側の駆動回路３のＣＭＯＳのプッシュプル回路はスイッチとして示してある。
【０００５】
有機ＥＬ表示パネル１にあっては、ＥＬ素子４の接合容量で決定された一定期間だけＥＬ素子４を駆動時点であらかじめ充電し、ＥＬ素子４の輝度を向上させ、輝度むらなどを防止している。そのために駆動する前にスイッチ回路ＳＷを一定期間ＯＮにしてＥＬ素子４の電荷を放電してリセットする。このリセットは、ロー側の駆動回路３のロー側の走査対象なるラインがＬｏｗレベル（以下“Ｌ”）になった初期の一定期間、スイッチ回路ＳＷをＯＮにしてカラム側の電流駆動回路２の出力が接続されるＥＬ素子４の陽極接続ライン（カラムライン）Ｘ1，Ｘ2，Ｘ3…をグランドＧＮＤへと落とすことで行われる。これによりＥＬ素子４の残留電荷が放電され、その後にカラム側の電流駆動回路２の出力電流がＥＬ素子４に加えられる。このとき、ロー側の駆動回路３において走査対象以外のＥＬ素子４を逆バイアスしておかないと、走査対象のＥＬ素子４に流れ込む駆動電流が周囲のＥＬ素子４に流れ込み、誤発光の原因になる。そのため、走査対象以外のＥＬ素子４の陰極接続ライン（ローライン）Ｙ1，Ｙ2，Ｙ3…は、Ｈｉｇｈレベル（以下“Ｈ”）に固定される。
【０００６】
【発明が解決しようとする課題】
近年、駆動ピン数は高解像度の要請により増加する傾向にある。そのため、駆動周波数も高くなり、消費電力は増加する傾向にある。しかし、誤発光防止のために走査対象以外のＥＬ素子をロー側において逆バイアスにすると、逆バイアス分の電荷がＥＬ素子に駆動する方向とは逆方に蓄積される。そのため、それが走査対象となったときには、その分を相殺して駆動するだけの大きな過渡電流が流れる。その結果、逆バイアス分の電荷を蓄積する電流による電力消費と、前記の過渡電流とによる駆動電流の増加が駆動ピン数の増加に応じて無視できなくなってきている。
この発明の目的は、このような従来技術の問題点を解決するものであって、マトリックス状に配置されたＥＬ素子の誤発光を防止しかつ消費電力を低減することができる有機ＥＬ駆動回路および有機ＥＬ表示装置を提供することにある。
【０００７】
【課題を解決するための手段】
このような目的を達成するためのこの発明のＥＬ駆動回路およびＥＬ表示装置の特徴は、マトリックス状に配置された複数のＥＬ素子を有し、この複数のＥＬ素子の陽極側にそれぞれ接続される複数の陽極接続ラインに対してそれぞれ設けられ電流を吐出す複数の電流源と、複数のＥＬ素子の陰極側にそれぞれ接続される複数の陰極接続ラインを順次走査してこのラインから流出される電流を走査に応じて所定のバイアスラインにシンクする駆動回路と、一定期間の間所定のバイアスラインに陽極接続ラインを接続してＥＬ素子の電荷を放電する放電回路とを備える有機ＥＬ駆動回路において、
複数の陰極接続ラインのうち、走査対象となる陰極接続ラインの駆動回路が自己が接続されている陰極接続ラインを所定のバイアスラインに接続し、走査対象となる陰極接続ラインより所定数の前に走査したラインに接続される駆動回路がＥＬ素子を逆バイアスにする電圧を自己が接続されている陰極接続ラインに印加し、所定数の前に走査したラインを除いた陰極接続ラインに接続される駆動回路が各駆動回路に対応して発生する所定の駆動信号を受けて自己が接続されている陰極接続ラインを一定期間の間あるいはこれに対応する期間の間、所定のバイアスラインに接続するか、その出力をハイインピーダンス（Ｈｉ−Ｚ）にするものであって、
走査対象となる陰極接続ラインに対してこれより後に走査される後ろに隣接する複数の陰極接続ラインを所定のバイアスラインに接続しかつその接続数を走査対象となる陰極接続ラインの駆動回路が接続されている陰極接続ラインに接続された有機ＥＬ素子の輝度に応じて決定し、残りの陰極接続ラインに接続される駆動回路の出力をハイインピーダンスにするものである。
【０００８】
【発明の実施の形態】
このように、この発明にあっては、ロー側の走査対象の陰極接続ライン以外の任意の陰極接続ラインを各駆動回路に対応して発生する所定の駆動信号に応じて所定のバイアスライン（例えば、グランドＧＮＤ）に接続するか、その出力をハイインピーダンスにするかを選択できるものであり、さらに、走査対象となる陰極接続ラインより少なくとも１つ前に走査した陰極接続ラインに接続されるＥＬ素子は逆バイアスになっている。
このことにより、例えば、走査対象の陰極接続ラインに接続されたＥＬ素子より後続に走査されるＥＬ素子が接続された陰極接続ラインを所定の駆動信号により、選択して、任意の数だけ、同時にリセットすることができ、あるいはハイインピーダンス（Ｈｉ−Ｚ）に設定することができる。
特に、所定の駆動信号をビットデータとして発生してビットデータが“１”および“０”のいずれか一方のときに自己が接続されている陰極接続ラインを所定のバイアスラインに接続し、ビットデータがいずれか他方のときに駆動回路の出力をハイインピーダンスするようにすれば、選択した任意の数だけ、同時にリセットし、それ以外の陰極接続ラインをハイインピーダンス（Ｈｉ−Ｚ）に設定することができる。このときにも、走査が終了した手前の陰極接続ラインのＥＬ素子は、逆バイアスされているので、誤発光が防止される。
特に、後続の陰極接続ラインに接続されるＥＬ素子については、走査対象となる陰極接続ラインに接続されたＥＬ素子の輝度が高いときにはそれに応じて多くなるように選択すれば、現在走査しているラインの輝度が高くても、誤発光を防止でき、発光輝度に応じてダイナミックに消費電力を低減することができる。もちろん、走査対象の陰極接続ラインに隣接するラインとして前側のラインが複数選択されてもよい。
その結果、マトリックス状に配置されたＥＬ素子の誤発光を防止しかつ消費電力を低減することができる有機ＥＬ駆動回路および有機ＥＬ表示装置を容易に実現することができる。
【０００９】
【実施例】
図１は、この発明のＥＬ駆動回路を適用した一実施例のロー側の走査回路のブロック図、図２は、その電流駆動回路のブロック図、図３は、リセットデータがオール“１”のときの表示駆動動作の基本的な動作のタイミングチャート、図４は、リセットデータがオール“０”のときの表示駆動動作の基本的な動作のタイミングチャート、図５は、そのリセットデータ設定に応じた表示駆動動作のタイミングチャート、図７〜図９は、この発明の他の実施例の説明図である。なお、各図において同一の構成要素は同一の符号で示す。
図１において、１０は、ロー側走査回路であって、１１は、フリップフロップ（ＦＦ）１１ａ，１１ｂ，１１ｃ…からなるシフトレジスタである。このシフトレジスタ１１にはロー側の走査ライン数分の段数のフリップフロップが接続されている。フリップフロップ１１ａ，１１ｂ，１１ｃ…は、それぞれデータ端子Ｄに前段のフリップフロップからＱ出力のデータを受け、クロック端子ＣＫにはロー側のクロックであるロークロックＣＬＫを端子ＣＬを介して受けて動作する。
【００１０】
初段のフリップフロップ１１ａは、データ入力端子Ｄinにコントロール回路１６から“１”のデータ（スタートパルス）を受ける。そして各段のフリップフロップの出力としてＱ出力の反転出力である＊Ｑ出力（図面ではＱバー出力）がインバータ１３を介して各段に対応して設けられた電流駆動回路１２，１２，…にそれぞれ送出される。各インバータ１３の出力は、前段のフリップフロップに対応する電流駆動回路１２にもその入力端子１２ｂを介して入力される。
なお、初段のフリップフロップに対応するインバータ１３の出力は、最終段のフリップフロップに対応する電流駆動回路１２に入力される。この場合、最終段のフリップフロップの後に初段のフリップフロップに対応するダミーフリップフロップを設けて、このダミーフリップフロップからの出力をインバータ１３を介して最終段のフリップフロップに対応する電流駆動回路１２に入力するようにしてもよい。このようにすれば、初段のフリップフロップに対応するインバータ１３の出力を最終段の電流駆動回路１２に入力するための引き回し配線は不要となり、配線接続ラインのレイアウトが簡単になる。
【００１１】
１４は、フリップフロップ（ＦＦ）１４ａ，１４ｂ，１４ｃ…からなるシフトレジスタで構成されるデータレジスタであり、ＭＰＵ１７からのリセットのためのデータ（リセットデータ）とクロックエネーブル信号Ｅとを受けて、リセットデータがシリアルに入力され、シフトされて設定される。このデータレジスタ１４もロー側の走査ライン数分の段数のフリップフロップが接続されている。そのフリップフロップ１４ａ，１４ｂ，１４ｃ…は、それぞれデータ端子Ｄに前段のフリップフロップからＱ出力のデータを受け、クロック端子ＣＫにはロー側のクロックより周波数の高いカラムクロックＣＣＫが入力端子ＣＣＬから入力されて、入力されたリセットデータをシフトする動作をする。
なお、クロックエネーブル信号Ｅは、カラムクロックＣＣＫを有効にするものであり、これは、コントロール回路１６からのカラムクロックＣＣＫをＡＮＤゲートを介してデータレジスタ１４の入力端子ＣＣＬに加えておき、このＡＮＤゲートにクロックエネーブル信号Ｅを加えてこのＡＮＤゲートで開くような構成であってもよい。
初段のフリップフロップ１４ａは、データ入力端子ＤinにＭＰＵ１７からリセットデータを受ける。そして各段のフリップフロップの出力としてＱ出力の反転出力である＊Ｑ出力（図面ではＱバー出力）がインバータ１５を介して各段に対応して設けられた電流駆動回路１２，１２，…の各入力端子１２ｄにそれぞれ送出される。
【００１２】
コントロール回路１６は、ロークロックＣＬＫと、カラムクロックＣＣＫと、データ“１”（スタートパルスＳ）を発生して、図示するように、これらをシフトレジスタ１１とデータレジスタ１４とにそれぞれ入力する。また、放電パルスＰｄを発生して各電流駆動回路１２に入力端子１２ｃを介して入力する。さらに、ロークロックＣＬＫとスタートパルスとをＭＰＵ１７に送出する。
電流駆動回路１２の入力端子１２ａ，１２ｂ，１２ｄに入力される信号は、インバータを介すことで各フリップフロップのＱ出力に対応している。
さらに、電流駆動回路１２，１２，１２…は、コントローラ１６から放電パルス（カラムリセットパルス）Ｐｄを入力端子１２ｃに受ける。
【００１３】
シフトレジスタ１１は、ロー側の走査開始時点で初段のフリップフロップ１１ａから最終段のフリップフロップに向かってコントロール回路１６から入力されたビット“１”のデータ（スタートパルスＳ）をロークロックＣＬＫに応じて順次シフトしていく。これによりビット“１”が立ったフリップフロップのＱ出力に対応する電流駆動回路１２は、そのときに走査対象の対象となるローライン（陰極接続ライン）に“Ｌ”の出力を発生して、ローラインＹ1，Ｙ2，Ｙ3…（図９参照）を順次駆動していく。このとき他のフリップフロップは、ビット“０”がセットされているのでその出力に対応する電流駆動回路１２は走査の対象とはならない。
一方、データレジスタ１４の各段には、手前の表示期間に初段のフリップフロップ１４ａから最終段のフリップフロップに向かってＭＰＵ１７から次の表示期間の表示輝度に応じたリセットデータが入力されて、それがコントロール回路１６から送出されるカラムクロックＣＣＫ（クロックエネーブル信号Ｅが発生しているときにこのカラムクロックＣＣＫが有効になる。）に応じてシフトされて、セットされる。そこで、走査対象となるリセット期間には、表示輝度に応じたリセットデータがデータレジスタ１４に記憶される。
【００１４】
各電流駆動回路１２は、図２に示すように論理回路１２１とレベルシフト回路１２２、バッファ１２３，１２４、そしてＣＭＯＳトランジスタＴrp，Ｔrnを有するＣＭＯＳ出力回路１２５とからなる。各電流駆動回路１２のＣＭＯＳ出力回路１２５の出力端子１２ｆは、図１に示すように、それぞれロー側のラインＹ1，Ｙ2，Ｙ3…に接続されている。各電流駆動回路１２は、自己の段に対応するインバータ１５の出力（第１の駆動信号）と、自己の段に対応するインバータ１３の出力（第２の駆動信号）、放電パルスＰｄ、そして次段のインバータ１３の出力（第３の駆動信号）とを受けて、現在走査対象となっている電流駆動回路１２と１つ前に走査対象となっている電流駆動回路１２を除いて、放電動作の一定期間だけローラインＹ1，Ｙ2，Ｙ3…をデータレジスタ１４のリセットデータに応じて“Ｌ”にする。
この電流駆動回路１２について図２を参照して説明すると、インバータ１３の入力端子として自己のフリップフロップの段に対応するインバータ１３の出力信号を入力端子１２ａに受け、次段のフリップフロップに対応するインバータ１３から出力信号を入力端子１２ｂに受ける。そして放電パルスＰｄを入力端子１２ｃに受け、自己の段に対応するインバータ１５の出力信号を入力端子１２ｄに受ける。
論理回路１２１は、２つのＯＲゲート１２１ａ，１２１ｄと３つのＡＮＤゲート１２１ｂ，１２１ｃ，１２１ｅとで構成されている。論理回路１２１は、２入力ＯＲゲート１２１ａを介して入力端子１２ａから自己に対応する段のインバータ１３の出力信号を受けてそれをレベルシフト回路１２２，バッファ１２３を介してＣＭＯＳ出力回路１２５のトランジスタＴrnのゲートへ出力する。この２入力ＯＲゲート１２１ａは、他方の入力として３入力ＡＮＤゲート１２１ｂの出力を受ける。
【００１５】
３入力ＡＮＤゲート１２１ｂは、放電パルスＰｄを阻止するゲートである。入力端子１２ｃから放電パルスＰdを受け、さらに入力端子１２ｂから次段のフリップフロップに接続されたインバータ１３の出力信号を負論理入力に受け、そして自己に対応する段のフリップフロップに接続されたインバータ１３の出力信号を負論理入力に受ける。
３入力ＡＮＤゲート１２１ｂは、前記の２つの負論理入力により、自己の電流駆動回路１２がロー側走査の対象となっているとき、あるいは次段に対応する電流駆動回路１２がロー側走査の対象となっているときの２つの条件のいずれかにおいて、放電パルスＰｄを受けてもこれを阻止する回路となっている。
この３入力ＡＮＤゲート１２１ｂの出力は、２入力ＡＮＤゲート１２１ｅを介して２入力ＯＲゲート１２１ａへ入力されて、これを介して“Ｈ”の信号でＣＭＯＳ出力回路１２５のトランジスタＴrnを駆動してこれをＯＮする。
【００１６】
同様に、２入力ＡＮＤゲート１２１ｃも放電パルスＰｄを阻止するゲートである。入力端子１２ｃから放電パルスＰdを受け、さらに入力端子１２ｂから次段のインバータ１３の出力信号を負論理入力に受ける。そこで、次段のインバータ１３の出力が“Ｈ”のときには、放電パルスＰｄが阻止される。言い換えれば、前記と同様に、次段に対応する電流駆動回路１２がロー側走査の対象となっているときには放電パルスＰｄを阻止する。また、自己の電流駆動回路１２がロー側走査の対象となっているときは、入力端子１２ａに入力された駆動信号（インバータ１３の出力信号）“Ｈ”がＯＲゲート１２１ｄを介してトランジスタＴrpのゲートへ出力されるので、放電パルスＰｄには無関係に動作する。
この２入力ＡＮＤゲート１２１ｃの出力は、放電パルスＰｄを阻止するゲートである。２入力ＯＲゲート１２１ｄへ入力されて、これを介して“Ｌ”の信号でＣＭＯＳ出力回路１２５のトランジスタＴrpを駆動する。“Ｈ”信号のときにはトランジスタＴrpがＯＦＦになる。
２入力ＡＮＤゲート１２１ｅは、放電パルスＰｄを通過させるゲートである。データレジスタ１４のビットデータが“１”のときに開き、３入力ＡＮＤゲート１２１ｂの放電パルスＰｄの“Ｈ”の出力を２入力ＯＲゲート１２１ａを介してトランジスタＴrnのゲートに加えてこれをＯＮさせる。したがって、データレジスタ１４のビットデータが“１”のときには、この２入力ＡＮＤゲート１２１ｅがなく、直接３入力ＡＮＤゲート１２１ｂの出力が２入力ＯＲゲート１２１ａに入力される。
【００１７】
そこで、まず、データレジスタ１４のビットデータが“１”の場合から説明する。
この場合、電流駆動回路１２がロー側走査の対象となっているときと、次段に対応する電流駆動回路１２がロー側走査の対象となっているときの２つの条件のときには、論理回路１２１は、自己に対応する段のインバータ１３の出力信号“Ｈ”，“Ｌ”に応じて“Ｈ”，“Ｌ”の出力信号をＣＭＯＳ出力回路１２５に送出する。
すなわち、このような３入力ＡＮＤゲート１２１ｂと２入力ＡＮＤゲート１２１ｃとにより、ロー側走査の対象となっているＣＭＯＳ出力回路１２５は、その出力端子１２ｆに“Ｌ”を発生し、１つ前にロー側走査の対象となって、いまはロー側走査の対象となっていない前段のＣＭＯＳ出力回路１２５は、その出力端子１２ｆに“Ｈ”を発生し、従来と同様な走査制御になる。
これ以外の場合には、各段のフリップフロップに対応するインバータ１３の出力は、“Ｌ”となっていて、かつ、次段のフリップフロップに対応するインバータ１３の出力も、“Ｌ”となっているので、３入力ＡＮＤゲート１２１ｂと２入力ＡＮＤゲート１２１ｃと２入力ＡＮＤゲート１２１ｅとはそれぞれ開き、“Ｈ”の放電パルスＰｄは、２入力ＯＲゲート１２１ａ、２入力ＯＲゲート１２１ｄへそれぞれ入力されて、レベルシフト回路１２２，バッファ１２４を介してトランジスタＴrn，トランジスタＴrpのゲートへそれぞれ出力される。
【００１８】
その結果、データレジスタ１４のビットデータが“１”の場合には、放電パルスＰｄの“Ｈ”の期間の間、ＣＭＯＳ出力回路１２５のトランジスタＴrnがＯＮになり、トランジスタＴrpがＯＦＦになる。放電パルスＰｄの“Ｈ”の期間の間、トランジスタＴrnがＯＮになると、ロー側走査の対象となっているフリップフロップの前段のフリップフロップに対応する電流駆動回路１２以外の電流駆動回路１２が接続されるローラインは、“Ｌ”になる。
したがって、データレジスタ１４のリセットデータがオール“１”のときには、図３に示すような波形でロー側走査が行われる。なお、図は、ロー側の現在走査対象となっているロー側ラインがライン２であり、これが“Ｌ”のときに、その手前がライン１が“Ｈ”となっている。そして、その他の走査ラインは、放電パルスＰｄがある期間だけ“Ｌ”に維持される。
なお、横軸は、それぞれの波形の時間である。
【００１９】
次に、データレジスタ１４のビットデータが“０”の場合について説明する。このときには、２入力ＡＮＤゲート１２１ｅが閉じるので、３入力ＡＮＤゲート１２１ｂの放電パルスＰｄの“Ｈ”の出力が２入力ＯＲゲート１２１ａに加わらない。したがって、ＣＭＯＳ出力回路１２５のトランジスタＴrnは、走査対象の電流駆動回路１２以外は、すべてＯＦＦになる。
一方、ＣＭＯＳ出力回路１２５のトランジスタＴrpは、走査が終了した直前の電流駆動回路１２以外は、放電パルスＰｄの“Ｈ”の出力がゲートに加えられるので、すべてＯＦＦになる。
その結果、図４に示すような波形でロー側走査が行われる。なお、図４は、図３と同様にロー側の現在走査対象となっているロー側ラインがライン２であり、これが“Ｌ”のときに、その手前のライン１が“Ｈ”となっている。そして、その他の走査ラインは、選択パルスＰｚがある期間だけハイ・インピーダンス（Ｈｉ−Ｚ）になる。
【００２０】
次に、データレジスタ１４のビットデータを現在走査対象となっている陰極接続ラインのＥＬ素子の表示輝度に応じて設定する場合について説明する。
ＭＰＵ１７には、表示輝度／リセットデータ生成プログラム１７ａが設けられている。そこで、次のようなリセットデータをデータレジスタ１４のＭＰＵ１７から設定する。
例えば、ローランの走査開始の手前のリセット期間に発生する“Ｈ”の放電パルスＰｄに対応させて、これから走査するローラインに接続されたカラムライン分（水平１ライン分）のＥＬ素子４の輝度に応じた本数分だけ後続のローラインをリセットするようにする。
まず、表示輝度／リセットデータ生成プログラム１７ａを手前のローラインの表示期間の間にＭＰＵ１７が実行して、次のローラインの走査におけるカラムライン分（水平１ライン分）のＥＬ素子４の輝度を算出する。
すなわち、ＭＰＵ１７は、次にローラインが駆動されるカラムラインの出力電流の平均値を、その表示データ値から算出する。そして、コントロール回路１６からローククロックＣＬＫを受けて、スタートパルスＳが発生した時点からローククロックＣＬＫをカウントすることで、シフトレジスタ１１の現在の走査位置を生成する。これらのデータに応じて、次のようなリセットデータを生成する。なお、シフトレジスタ１１の現在の走査位置のデータはシフトレジスタ１１から直接得てもよい。
【００２１】
このリセットデータは、出力電流の平均値を５段階の輝度に区分けして、その５段階を１本から５本のロー側走査ラインのリセットの本数とする。例えば、走査が終了してリセット期間後の次のカラム１ライン（水平１ライン）の明るさが５のときには、次に来る走査対象のローラインの後ろのローライン５本分の走査ラインを放電期間にグランドＧＮＤへと落としてリセットし、他のラインは、ハイインピーダンス（Ｈｉ−Ｚ）に設定する。明るさが３のときには、次に来る走査対象のローラインの後ろのローライン３本分である。
このとき、ＭＰＵ１７は、リセットラインの本数が５本のときには、次に走査対象となるローラインの位置の次のビット位置から５ビットのデータが“１”となり、他のデータが“０”となるデータを生成してデータレジスタ１４に設定する。
具体的には、シフトレジスタ１１の現在のデータが“０００１００００…”であると、次の走査位置が“００００１００００…”となるので、次の走査位置が５番目のときに、リセットラインの本数が５本のときには（明るさ５のときには）、ＭＰＵ１７は、“０００００１１１１１０００…”のように６番目から５ビット“１”のデータを生成してこれをデータレジスタ１４にセットする。
リセットラインの本数が３本のときには、ＭＰＵ１７は、“０００００１１１０００…”のようなデータを生成してデータレジスタ１４にセットする。
なお、輝度の５段階区分けは、出力電流の総計値に対応させても同様である。
その結果、図５に示すような波形でロー側走査が行われる。
【００２２】
図５は、ロー側の走査対象となっているロー側ラインがライン１から開始して順次進むとし、各ローラン走査におけるカラムラインに接続されたＥＬ素子４の輝度を５段階で区分けする明るさが４、２，１，１の場合を示している。なお、放電パルスＰｄ（カラムリセットパルスＲＳ）が“Ｈ”の期間がリセット期間Ｒであって、通常の水平帰線期間に相当する。このパルスが“Ｌ”の期間が表示期間Ｄであり、通常の水平走査期間に相当する。
図５の２番目に示すパルスは、ロークロックＣＬＫであり、放電パルスＰｄの立上がりから少し遅れた位置で立上がるパルスであり、このパルスに応じてロー側走査の切換え（垂直走査）が行われる。
なお、このリセットデータの設定は、直前に査対象となった陰極接続ラインの表示開始から走査対象となる陰極接続ラインに対する放電パルスＰｄが発生するまでの間に設定されればよい。
図５に示すように、走査対象となるラインとその手前の走査ライン以外は、データレジスタ１４に設定されるリセットデータに応じて放電パルスＰｄが“Ｈ”の放電期間では、ビット“１”がセットされたフリップフロップに対応する電流駆動回路１３が接続されたローラインがグランドＧＮＤに落ち、ビット“０”がセットされたフリップフロップに対応する電流駆動回路１３が接続されたローラインがハイ・インピーダンス（Ｈｉ−Ｚ）になる。これにより、グランドＧＮＤに接続されたローラインの本数分だけ、リセットされる期間が短くなり、走査が終了したラインの残留電荷が残らず放電される。
【００２３】
このような制御をすると、放電パルスＰｄが“Ｈ”の放電期間では、走査対象となるラインとその手前の走査ライン以外では、データレジスタ１４に設定されるリセットデータに応じて選択的にグランドＧＮＤに落したり、ハイ・インピーダンス（Ｈｉ−Ｚ）にすることができる。
１つ手前の走査ライン以外は、放電期間に逆バイアス状態とはならない。そこで、手前の走査ライン以外は、カラム側の電流駆動回路２によるＥＬ素子４の電流駆動時に大きな過渡電流が流れないで済む。
また、１つ手前の走査ラインは、１つ前に駆動され、その駆動電流によりＥＬ素子４に残留電荷が蓄積しているが、このラインが“Ｈ”に設定されて逆バイアス状態になっているので、誤発光が防止される。
これにより、逆バイアス分の電荷を蓄積する電流のラインが手前の１ラインだけとなり、過渡電流とによる駆動電流の増加が低減され、そのときどきの表示輝度に応じて電力消費を抑えることができる。
【００２４】
ところで、放電パルスＰｄは、いわゆる帰線期間に対応するリセットパルスであり、その立上がりは、帰線期間の開始点に対応しているが、ロークロックＣＬＫは、ロー側走査ラインの切換パルスであり、その立上がりは、帰線期間の中で行われ、次の走査ラインについて駆動タイミングとなっている。そこで、ローライン走査の各ラインの立上がり、立下がりタイミングは、ロークロックＣＬＫの立上がりタイミングに一致していることが好ましい。図３〜図５では、ローククロックＣＬＫの立上がりタイミングしか一致していない。
そこで、図６〜図９にローライン走査の各ラインの立上がり、立下がりタイミングがロークロックＣＬＫの立上がりタイミングに一致させた実施例を示す。
【００２５】
図６のロー側の走査回路１００は、図１のロー側の走査回路１０に対応する回路であって、図１の各電流駆動回路１２が各電流駆動回路２２に置き換わっている。電流駆動回路１２がインバータ１３を介した次段のフリップフロップの出力を受けるのに対して、この電流駆動回路２２は、次段に加えて前段の電流駆動回路２２へのインバータ１３の出力を入力端子１２ｅに受ける。この点で相違している。
図６は、電流駆動回路２２の内部回路を示したものであり、その論理回路２２１は、図２の論理回路１２１に換えて設けられている。その他のレベルシフト回路１２２、バッファ１２３，１２４、そしてＣＭＯＳ出力回路１２５は、図２に示す回路である。
論理回路２２１は、３つの２入力ＯＲゲート２２１ａ，２２１ｃ，２２１ｅと２入力ＡＮＤゲート２２１ｂと３入力ＡＮＤゲート２２１ｄとで構成されている。それぞれのＡＮＤゲート２２１ｂ，２２１ｄは、１個の負論理入力を持っている。
論理回路２２１は、２入力ＯＲゲート２２１ａを介して入力端子１２ａから自己に対応する段のインバータ１３の出力信号を受けてそれをレベルシフト回路１２２，バッファ１２３を介してＣＭＯＳ出力回路１２５のトランジスタＴrnのゲートへ出力する。この２入力ＯＲゲート２２１ａは、他方の入力として３入力ＡＮＤゲート２２１ｂの出力を受ける。
３入力ＡＮＤゲート２２１ｂは、放電パルスＰｄを阻止するゲートである。次段のインバータ１３に接続された入力端子１２ｂと前段のインバータ１３に接続された入力端子１２ｅからそれぞれインバータ１３の出力を２入力ＯＲゲート２１ｃを介して負論理で受ける。さらにこれは、入力端子１２ｄにデータレジスタ１４のビットデータをインバータ１５を介して受ける。これら端子からの信号に応じてゲートを開き、放電パルスＰdを２入力ＯＲゲート２２１ａに送出する。
放電パルスＰdを通過させる条件は、前後のインバータ１３の出力が“Ｌ”のときでかつデータレジスタ１４のビットが“１”のときである。したがって、データレジスタ１４のビットが“１”になっている後段の電流駆動回路２２に接続された走査ラインでは、図８に示すように、立下がる手前に細い“Ｌ”のパルスが発生する。
また、走査対象のラインでは、データレジスタ１４のビットが“０”になっているので、ローククロックＣＬＫの立上がり一致して立下がる。
その結果として、ローライン走査の各ラインの立上がり、立下がりタイミングがロークロックＣＬＫの立上がりタイミングに一致した図８に示すようなタイミングチャートが得られる。
【００２６】
以上説明してきたが、実施例では、次段のインバータ１３の駆動信号を直接前段の論理回路１２１あるいは論理回路１２６が受けて動作するようになっているが、これは、次段の論理回路でインバータ１３の駆動信号に応じた駆動を発生してそれを前段の論理回路に送出してもよいことはもちろんである。したがって、前段の論理回路１２１あるいは論理回路１２６の駆動は、次段のインバータ１３の駆動信号そのものを用いる必要はない。
また、実施例では、走査が終了した１つ手前の陰極接続ラインのＥＬ素子は、逆バイアスされるが、例えば、２入力ＡＮＤゲート１２１ｃをｍ入力ＡＮＤゲート１２１ｃ（ただしｍは３以上の整数）として、後段のインバータの出力を入力すれば、ｍ本の走査ラインを放電期間中“Ｈ”に設定することができる。これにより、走査が終了したｍ個手前の陰極接続ラインのＥＬ素子を逆バイアスすることができる。したがって、逆バイアスをするのは手前１走査ラインに限定されない。
【００２７】
【発明の効果】
以上説明してきたように、この発明にあっては、ロー側の走査対象の陰極接続ライン以外の任意の陰極接続ラインを各駆動回路に対応して発生する所定の駆動信号に応じて所定のバイアスライン（例えば、グランドＧＮＤ）に接続するか、その出力をハイインピーダンスするかを選択できるものであり、さらに、走査対象となる陰極接続ラインより少なくとも１つ前に走査した陰極接続ラインに接続されるＥＬ素子は逆バイアスになっている。
このことにより、例えば、走査対象の陰極接続ラインに接続されたＥＬ素子より後続に走査されるＥＬ素子が接続された陰極接続ラインを所定の駆動信号により、選択して、任意の数だけ、同時にリセットすることができ、あるいはハイインピーダンス（Ｈｉ−Ｚ）に設定することができる。
その結果、マトリックス状に配置されたＥＬ素子の誤発光を防止しかつ消費電力を低減することができる有機ＥＬ駆動回路および有機ＥＬ表示装置を容易に実現することができる。
【図面の簡単な説明】
【図１】図１は、この発明のＥＬ駆動回路を適用した一実施例のロー側の走査回路のブロック図である。
【図２】図２は、その電流駆動回路のブロック図である。
【図３】図３は、リセットデータがオール“１”のときの表示駆動動作の基本的な動作のタイミングチャートである。
【図４】図４は、リセットデータがオール“０”のときの表示駆動動作の基本的な動作のタイミングチャートである。
【図５】図５は、そのリセットデータ設定に応じた表示駆動動作のタイミングチャートである。
【図６】図６は、この発明のＥＬ駆動回路を適用した他の実施例のロー側の走査回路の腰部のブロック図である。
【図７】図７は、図６に示すロー側の走査回路の電流駆動回路のブロック図である。
【図８】図８は、図６に示すロー側の走査回路のリセットデータ設定に応じた表示駆動動作のタイミングチャートである。
【図９】図９は、一般的な有機ＥＬ表示パネルの概要を示す説明図である。
【符号の説明】
１…有機ＥＬ表示パネル、２…カラム側の電流駆動回路、
３…ロー側の駆動回路、４…ＥＬ素子、
１０…ロー側の走査回路、１１…シフトレジスタ、
１１ａ，１１ｂ，１１ｃ，１４ａ，１４ｂ，１４ｃ…フリップフロップ、
１２…電流駆動回路、１３，１５…インバータ、
１４…データレジスタ、
１６…コントロール回路、
１２１…論理回路、１２２…レベルシフト回路、
１２３，１２４…バッファ、１２５…ＣＭＯＳ出力回路、
Ｔrp，Ｔrn…ＭＯＳトランジスタ。[0001]
BACKGROUND OF THE INVENTION
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an organic EL drive circuit and an organic EL display device, and more particularly, an organic EL drive circuit and an organic EL device capable of preventing erroneous light emission and reducing power consumption of organic EL elements arranged in a matrix. The present invention relates to an improvement of an EL display device.
[0002]
[Prior art]
Organic EL display devices are capable of high-luminance display by self-light emission, and are therefore suitable for small-screen display and are currently being used as next-generation display devices mounted on mobile phones, DVD players, PDAs (portable terminal devices), etc. Attention has been paid. When this organic EL display device is driven by voltage like a liquid crystal display device, the luminance variation increases, and there is a difference in sensitivity between R (red), G (green), and B (blue). There is a problem that becomes difficult.
Therefore, recently, an organic EL display device using a current-driven driver has been proposed.
A drive circuit for an organic EL element is known in which an organic EL element arranged in a matrix is driven by current and the anode and cathode of the organic EL element are dropped to the ground (see Patent Document 1). Further, a technique for driving an organic EL element with low power consumption using a DC-DC converter is known (see Patent Document 2).
[0003]
[Patent Document 1]
Japanese Patent Application Laid-Open No. 9-232074
[Patent Document 2]
JP 2001-143867 A
[0004]
As described in Japanese Patent Application Laid-Open No. 9-232074 (Patent Document 1), in the organic EL display device, one line on the column side (anode side) is a current discharge side, and the row side (cathode scanning side) is on the side. On the current suction side (sink side), a current is output from the column-side current drive circuit to the anode side of the organic EL element (hereinafter referred to as EL element) in response to scanning on the row side. The cathode side of the EL element is normally connected to the ground GND via a CMOS push-pull circuit and sinks this drive current. Since the EL element is a capacitive element, at this time, a part of the driving current is accumulated as a charge. For this reason, in a display device in which EL elements are arranged in a matrix, there is a problem that charges from surrounding EL elements that are not to be scanned flow in and cause erroneous light emission.
FIG. 9 is an explanatory diagram showing an outline of a general organic EL display panel. 1 is an organic EL display panel having EL elements 4 arranged in a matrix, 2 is a column-side current drive circuit, 3 is a row-side drive circuit, and 4 is an EL element. Above, shown as a capacitor. The CMOS push-pull circuit of the low-side drive circuit 3 is shown as a switch.
[0005]
In the organic EL display panel 1, the EL element 4 is charged in advance at the time of driving for a certain period determined by the junction capacitance of the EL element 4, thereby improving the brightness of the EL element 4 and preventing uneven brightness. Yes. Therefore, before driving, the switch circuit SW is turned on for a certain period to discharge and reset the EL element 4. In this reset, the switch circuit SW is turned ON for an initial fixed period when the line to be scanned on the low side of the low side drive circuit 3 becomes low level (hereinafter “L”), and the current drive circuit 2 on the column side is turned on. This is done by dropping the anode connection lines (column lines) X1, X2, X3... Of the EL element 4 to which the output is connected to the ground GND. As a result, the residual charge of the EL element 4 is discharged, and then the output current of the column-side current drive circuit 2 is applied to the EL element 4. At this time, if the EL element 4 other than the scanning target is not reverse-biased in the driving circuit 3 on the low side, the driving current flowing into the EL element 4 to be scanned flows into the surrounding EL element 4, thereby causing erroneous light emission. Become. Therefore, the cathode connection lines (row lines) Y1, Y2, Y3... Of the EL elements 4 other than the scanning target are fixed at a high level (hereinafter, “H”).
[0006]
[Problems to be solved by the invention]
In recent years, the number of drive pins tends to increase due to the demand for high resolution. For this reason, the drive frequency also increases and the power consumption tends to increase. However, if an EL element other than the scanning target is reverse-biased on the low side in order to prevent erroneous light emission, the charge corresponding to the reverse bias is accumulated in the opposite direction to the driving direction of the EL element. For this reason, when it becomes an object to be scanned, a large transient current that can be driven by offsetting that amount flows. As a result, the power consumption due to the current that accumulates the charge corresponding to the reverse bias and the increase in drive current due to the transient current cannot be ignored as the number of drive pins increases.
An object of the present invention is to solve such problems of the prior art, an organic EL driving circuit capable of preventing erroneous light emission of EL elements arranged in a matrix and reducing power consumption, and The object is to provide an organic EL display device.
[0007]
[Means for Solving the Problems]
  In order to achieve such an object, the EL drive circuit and the EL display device of the present invention have a plurality of EL elements arranged in a matrix and are respectively connected to the anode side of the plurality of EL elements. A plurality of current sources that are respectively provided for a plurality of anode connection lines and discharge a current, and a plurality of cathode connection lines that are respectively connected to the cathode sides of a plurality of EL elements, are sequentially scanned, and currents flow out from the lines In an organic EL drive circuit comprising: a drive circuit that sinks to a predetermined bias line according to scanning; and a discharge circuit that discharges the charge of the EL element by connecting an anode connection line to the predetermined bias line for a predetermined period of time,
  Among the plurality of cathode connection lines, the cathode connection line to which the drive circuit of the cathode connection line to be scanned is connected is connected to a predetermined bias line,A predetermined number ofPreviously scanned lieToA drive circuit to be connected applies a voltage for reverse-biasing the EL element to the cathode connection line to which the drive circuit is connected,Excludes previously scanned linesThe drive circuit connected to the cathode connection line receives a predetermined drive signal generated corresponding to each drive circuit, and determines the cathode connection line to which the drive circuit is connected for a predetermined period or a period corresponding thereto. Or connect its output to high impedance (Hi-Z)And what
The cathode connection lines to be scanned are connected to a predetermined bias line, and the drive circuit of the cathode connection line to be scanned is connected to a predetermined bias line, which is subsequently scanned after the cathode connection line to be scanned. In accordance with the brightness of the organic EL element connected to the cathode connection line, the output of the drive circuit connected to the remaining cathode connection line is set to high impedance.Is.
[0008]
DETAILED DESCRIPTION OF THE INVENTION
  As described above, according to the present invention, a predetermined bias line (for example, an arbitrary cathode connection line other than the low-side scan target cathode connection line) is generated according to a predetermined drive signal generated corresponding to each drive circuit. , Ground GND) or connect its output to high impedanceMakeFurther, the EL element connected to the cathode connection line scanned at least one before the cathode connection line to be scanned is reverse-biased.
  Accordingly, for example, a cathode connection line to which an EL element to be scanned subsequent to an EL element connected to the cathode connection line to be scanned is selected by a predetermined drive signal, and an arbitrary number can be simultaneously selected. It can be reset or set to high impedance (Hi-Z).
  In particular, a predetermined drive signal is generated as bit data, and when the bit data is either “1” or “0”, the cathode connection line to which the self is connected is connected to the predetermined bias line, and the bit data If the output of the drive circuit is made to be high impedance when either is selected, it is possible to simultaneously reset any selected number and set the other cathode connection lines to high impedance (Hi-Z). it can. Also at this time, since the EL element of the cathode connection line just before the scanning is completed is reverse-biased, erroneous light emission is prevented.
  In particular, the EL element connected to the subsequent cathode connection line is currently scanned if the EL element connected to the cathode connection line to be scanned is selected so as to increase when the luminance is high. Even if the brightness of the line is high, erroneous light emission can be prevented, and power consumption can be dynamically reduced according to the light emission brightness. Of course, a plurality of front lines may be selected as lines adjacent to the cathode connection line to be scanned.
  As a result, it is possible to easily realize an organic EL driving circuit and an organic EL display device that can prevent light emission of EL elements arranged in a matrix and reduce power consumption.
[0009]
【Example】
FIG. 1 is a block diagram of a scanning circuit on the low side of an embodiment to which an EL driving circuit of the present invention is applied, FIG. 2 is a block diagram of the current driving circuit, and FIG. 3 is a case where reset data is all “1”. 4 is a timing chart of the basic operation of the display driving operation, FIG. 4 is a timing chart of the basic operation of the display driving operation when the reset data is all “0”, and FIG. 5 is according to the reset data setting. FIGS. 7 to 9 are timing charts of the display driving operation, and are explanatory diagrams of other embodiments of the present invention. In addition, in each figure, the same component is shown with the same code | symbol.
In FIG. 1, 10 is a low-side scanning circuit, and 11 is a shift register composed of flip-flops (FF) 11a, 11b, 11c. The shift register 11 is connected to flip-flops having the same number of stages as the number of scanning lines on the low side. The flip-flops 11a, 11b, 11c,... Operate by receiving the Q output data from the previous flip-flop at the data terminal D and the low clock CLK, which is the low-side clock, via the terminal CL at the clock terminal CK. To do.
[0010]
The first-stage flip-flop 11a receives “1” data (start pulse) from the control circuit 16 at the data input terminal Din. Then, the * Q output (Q bar output in the drawing), which is the inverted output of the Q output, is output to the current drive circuits 12, 12,... Each is sent out. The output of each inverter 13 is also input to the current drive circuit 12 corresponding to the preceding flip-flop via its input terminal 12b.
The output of the inverter 13 corresponding to the first flip-flop is input to the current driving circuit 12 corresponding to the final flip-flop. In this case, a dummy flip-flop corresponding to the first flip-flop is provided after the final flip-flop, and an output from the dummy flip-flop is passed through the inverter 13 to the current driving circuit 12 corresponding to the final flip-flop. You may make it input. This eliminates the need for routing wiring for inputting the output of the inverter 13 corresponding to the flip-flop at the first stage to the current driving circuit 12 at the final stage, and simplifies the layout of the wiring connection lines.
[0011]
14 is a data register composed of a shift register composed of flip-flops (FF) 14a, 14b, 14c,..., Receiving data for reset (reset data) and a clock enable signal E from the MPU 17, Reset data is serially input, shifted and set. The data register 14 is also connected to flip-flops having the number of stages corresponding to the number of scanning lines on the low side. The flip-flops 14a, 14b, 14c,... Each receive Q output data from the preceding flip-flop at the data terminal D, and a column clock CCK having a higher frequency than the low-side clock is input from the input terminal CCL to the clock terminal CK. Then, the input reset data is shifted.
The clock enable signal E is used to validate the column clock CCK. This is because the column clock CCK from the control circuit 16 is added to the input terminal CCL of the data register 14 via the AND gate. A configuration in which a clock enable signal E is added to the AND gate and the AND gate opens is also possible.
The first-stage flip-flop 14a receives the reset data from the MPU 17 at the data input terminal Din. Then, as the output of the flip-flop at each stage, the * Q output (Q bar output in the drawing) which is the inverted output of the Q output is provided for each of the current drive circuits 12, 12,. It is sent to each input terminal 12d.
[0012]
The control circuit 16 generates a row clock CLK, a column clock CCK, and data “1” (start pulse S), and inputs them to the shift register 11 and the data register 14 as shown in the figure. Further, a discharge pulse Pd is generated and input to each current drive circuit 12 via the input terminal 12c. Further, the low clock CLK and the start pulse are sent to the MPU 17.
Signals input to the input terminals 12a, 12b, and 12d of the current drive circuit 12 correspond to the Q output of each flip-flop through an inverter.
Further, the current drive circuits 12, 12, 12... Receive a discharge pulse (column reset pulse) Pd from the controller 16 at the input terminal 12c.
[0013]
The shift register 11 receives the data (start pulse S) of the bit “1” input from the control circuit 16 from the first-stage flip-flop 11a toward the final-stage flip-flop at the start of scanning on the low side according to the low clock CLK. Shift sequentially. As a result, the current drive circuit 12 corresponding to the Q output of the flip-flop in which the bit “1” is set generates an output of “L” on the row line (cathode connection line) to be scanned at that time, The row lines Y1, Y2, Y3... (See FIG. 9) are sequentially driven. At this time, since the bit “0” is set in the other flip-flops, the current driving circuit 12 corresponding to the output is not the target of scanning.
On the other hand, in each stage of the data register 14, reset data corresponding to the display brightness in the next display period is input from the MPU 17 toward the last flip-flop from the first stage flip-flop 14a in the previous display period. Are shifted and set in accordance with the column clock CCK sent from the control circuit 16 (this column clock CCK becomes effective when the clock enable signal E is generated). Therefore, the reset data corresponding to the display luminance is stored in the data register 14 during the reset period to be scanned.
[0014]
  As shown in FIG. 2, each current driving circuit 12 includes a logic circuit 121, a level shift circuit 122, buffers 123 and 124, and a CMOS output circuit 125 having CMOS transistors Trp and Trn. As shown in FIG. 1, the output terminal 12f of the CMOS output circuit 125 of each current drive circuit 12 is connected to the low-side lines Y1, Y2, Y3. Each current drive circuit 12 includes an output of the inverter 15 (first drive signal) corresponding to its own stage, an output of the inverter 13 (second drive signal) corresponding to its own stage, a discharge pulse Pd, and the next In response to the output (third drive signal) of the inverter 13 at the stage, the discharge operation is performed except for the current drive circuit 12 that is the current scan target and the current drive circuit 12 that is the previous scan target. The row lines Y1, Y2, Y3.NoSet to "L" according to the set data.
  The current drive circuit 12 will be described with reference to FIG. 2. The input signal of the inverter 13 corresponding to the stage of its own flip-flop is received at the input terminal 12a as the input terminal of the inverter 13 and corresponds to the flip-flop of the next stage. An output signal from inverter 13 is received at input terminal 12b. The discharge pulse Pd is received at the input terminal 12c, and the output signal of the inverter 15 corresponding to its own stage is received at the input terminal 12d.
  The logic circuit 121 includes two OR gates 121a and 121d and three AND gates 121b, 121c and 121e. The logic circuit 121 receives the output signal of the inverter 13 at the stage corresponding to itself from the input terminal 12a via the two-input OR gate 121a and receives it from the level shift circuit 122 and the buffer 123 to the transistor Trn of the CMOS output circuit 125. Output to the gate. The 2-input OR gate 121a receives the output of the 3-input AND gate 121b as the other input.
[0015]
The 3-input AND gate 121b is a gate that blocks the discharge pulse Pd. An inverter connected to the flip-flop of the stage corresponding to itself, receiving the discharge signal Pd from the input terminal 12c, the negative logic input of the output signal of the inverter 13 connected to the flip-flop of the next stage from the input terminal 12b 13 output signals are received at the negative logic input.
The 3-input AND gate 121b has the above two negative logic inputs so that when the current drive circuit 12 of the three-input AND gate 121 is the target of the low side scan, or the current drive circuit 12 corresponding to the next stage is the target of the low side scan. In either of the two conditions, the circuit prevents the discharge pulse Pd even if it is received.
The output of the 3-input AND gate 121b is input to the 2-input OR gate 121a via the 2-input AND gate 121e, and the transistor Trn of the CMOS output circuit 125 is driven by the “H” signal via this. Turn on.
[0016]
Similarly, the 2-input AND gate 121c is also a gate that prevents the discharge pulse Pd. The discharge pulse Pd is received from the input terminal 12c, and the output signal of the next stage inverter 13 is received from the input terminal 12b to the negative logic input. Therefore, when the output of the inverter 13 at the next stage is “H”, the discharge pulse Pd is blocked. In other words, similarly to the above, the discharge pulse Pd is blocked when the current driving circuit 12 corresponding to the next stage is the target of the low-side scanning. When the current drive circuit 12 of the self is subjected to the low side scan, the drive signal (output signal of the inverter 13) “H” input to the input terminal 12a is supplied to the transistor Trp via the OR gate 121d. Since it is output to the gate, it operates regardless of the discharge pulse Pd.
The output of the 2-input AND gate 121c is a gate for blocking the discharge pulse Pd. The signal is input to the two-input OR gate 121d, and the transistor Trp of the CMOS output circuit 125 is driven by the “L” signal through this. When the signal is “H”, the transistor Trp is turned off.
The 2-input AND gate 121e is a gate that passes the discharge pulse Pd. Opened when the bit data of the data register 14 is “1”, the “H” output of the discharge pulse Pd of the 3-input AND gate 121b is added to the gate of the transistor Trn via the 2-input OR gate 121a to turn it on. . Therefore, when the bit data of the data register 14 is “1”, there is no 2-input AND gate 121e, and the output of the 3-input AND gate 121b is directly input to the 2-input OR gate 121a.
[0017]
First, the case where the bit data of the data register 14 is “1” will be described.
In this case, when there are two conditions when the current driving circuit 12 is a target for low-side scanning and when the current driving circuit 12 corresponding to the next stage is a target for low-side scanning, the logic circuit 121 is used. Sends the output signals of “H” and “L” to the CMOS output circuit 125 in accordance with the output signals “H” and “L” of the inverter 13 at the stage corresponding to itself.
That is, with such a 3-input AND gate 121b and a 2-input AND gate 121c, the CMOS output circuit 125 that is the object of low-side scanning generates “L” at its output terminal 12f. The CMOS output circuit 125 in the previous stage, which is the target of the low-side scanning and is not the target of the low-side scanning, generates “H” at its output terminal 12f, and the scanning control is the same as the conventional one.
In other cases, the output of the inverter 13 corresponding to the flip-flop at each stage is “L”, and the output of the inverter 13 corresponding to the flip-flop at the next stage is also “L”. Therefore, the 3-input AND gate 121b, the 2-input AND gate 121c, and the 2-input AND gate 121e are opened, and the “H” discharge pulse Pd is input to the 2-input OR gate 121a and the 2-input OR gate 121d, respectively. Then, the signals are output to the gates of the transistor Trn and the transistor Trp via the level shift circuit 122 and the buffer 124, respectively.
[0018]
As a result, when the bit data in the data register 14 is “1”, the transistor Trn of the CMOS output circuit 125 is turned on and the transistor Trp is turned off during the “H” period of the discharge pulse Pd. When the transistor Trn is turned on during the “H” period of the discharge pulse Pd, the current driving circuit 12 other than the current driving circuit 12 corresponding to the flip-flop preceding the flip-flop to be subjected to the low-side scanning is connected. The row line to be set becomes “L”.
Therefore, when the reset data of the data register 14 is all “1”, the low-side scanning is performed with a waveform as shown in FIG. In the figure, the row line currently being scanned on the row side is the line 2, and when this is “L”, the line 1 is “H” before this. The other scan lines are maintained at “L” only for a period during which the discharge pulse Pd is present.
The horizontal axis represents the time of each waveform.
[0019]
Next, the case where the bit data of the data register 14 is “0” will be described. At this time, since the 2-input AND gate 121e is closed, the “H” output of the discharge pulse Pd of the 3-input AND gate 121b is not applied to the 2-input OR gate 121a. Therefore, all the transistors Trn of the CMOS output circuit 125 are turned off except for the current drive circuit 12 to be scanned.
On the other hand, the transistors Trp of the CMOS output circuit 125 are all turned OFF because the “H” output of the discharge pulse Pd is applied to the gate except for the current driving circuit 12 immediately before the end of scanning.
As a result, the low-side scanning is performed with a waveform as shown in FIG. In FIG. 4, as in FIG. 3, the row line currently being scanned on the row side is line 2, and when this is “L”, the preceding line 1 is “H”. Yes. The other scanning lines become high impedance (Hi-Z) only during a period when the selection pulse Pz is present.
[0020]
Next, the case where the bit data of the data register 14 is set according to the display brightness of the EL element of the cathode connection line currently being scanned will be described.
The MPU 17 is provided with a display brightness / reset data generation program 17a. Therefore, the following reset data is set from the MPU 17 of the data register 14.
For example, the luminance of the EL element 4 corresponding to the column line (one horizontal line) connected to the row line to be scanned in correspondence with the “H” discharge pulse Pd generated in the reset period before the start of Laurent scanning. Subsequent row lines are reset by the number corresponding to the number of lines.
First, the display luminance / reset data generation program 17a is executed by the MPU 17 during the previous row line display period, and the luminance of the EL elements 4 for the column lines (one horizontal line) in the next row line scan is set. calculate.
That is, the MPU 17 calculates the average value of the output current of the column line that is next driven by the row line from the display data value. The current scan position of the shift register 11 is generated by receiving the roke clock CLK from the control circuit 16 and counting the roke clock CLK from the time when the start pulse S is generated. The following reset data is generated according to these data. Note that the data of the current scanning position of the shift register 11 may be obtained directly from the shift register 11.
[0021]
In this reset data, the average value of the output current is divided into five levels of luminance, and the five levels are the number of resets of one to five low-side scanning lines. For example, when the brightness of the next column 1 line (horizontal 1 line) is 5 after the end of scanning and after the reset period, the scanning lines corresponding to the five row lines after the next row to be scanned are discharged. During the period, reset to ground GND, and the other lines are set to high impedance (Hi-Z). When the brightness is 3, it corresponds to three row lines behind the next row line to be scanned.
At this time, when the number of reset lines is 5, the MPU 17 sets the 5-bit data to “1” from the bit position next to the row line position to be scanned next, and sets the other data to “0”. Is generated and set in the data register 14.
Specifically, if the current data in the shift register 11 is “00010000...”, The next scanning position is “0000010000...”, So that the number of reset lines is set when the next scanning position is fifth. When there are five (when the brightness is five), the MPU 17 generates data of “1” from the sixth to fifth bits such as “000001111000...” And sets it in the data register 14.
When the number of reset lines is three, the MPU 17 generates data such as “00000111000...” And sets it in the data register 14.
It should be noted that the five-level division of luminance is the same even if it corresponds to the total value of the output current.
As a result, the low-side scanning is performed with a waveform as shown in FIG.
[0022]
In FIG. 5, assuming that the row line to be scanned on the row side starts from line 1 and advances sequentially, the brightness of the EL element 4 connected to the column line in each Laurent scan is divided into five levels. Is the case of 4, 2, 1, 1. The period in which the discharge pulse Pd (column reset pulse RS) is “H” is the reset period R and corresponds to a normal horizontal blanking period. The period during which this pulse is “L” is the display period D, which corresponds to a normal horizontal scanning period.
The second pulse shown in FIG. 5 is the low clock CLK, which rises at a position slightly delayed from the rise of the discharge pulse Pd, and the low-side scanning switching (vertical scanning) is performed in accordance with this pulse. .
The reset data may be set between the start of the display of the cathode connection line that is the object of inspection immediately before the discharge pulse Pd for the cathode connection line that is the object of scanning is generated.
As shown in FIG. 5, except for the scanning target line and the preceding scanning line, the bit “1” is set in the discharging period in which the discharging pulse Pd is “H” according to the reset data set in the data register 14. The low line connected to the current drive circuit 13 corresponding to the set flip-flop falls to the ground GND, and the low line connected to the current drive circuit 13 corresponding to the flip-flop set to the bit “0” is high. Impedance (Hi-Z). As a result, the reset period is shortened by the number of row lines connected to the ground GND, and the remaining charges on the line for which scanning has been completed are discharged.
[0023]
When such control is performed, during the discharge period in which the discharge pulse Pd is “H”, the ground GND is selectively selected according to the reset data set in the data register 14 except for the scanning target line and the preceding scanning line. Or high impedance (Hi-Z).
Except for the previous scanning line, the reverse bias state does not occur during the discharge period. Therefore, a large transient current does not flow when the EL element 4 is driven by the column-side current drive circuit 2 except for the previous scanning line.
Also, the previous scanning line is driven the previous time, and the residual electric charge is accumulated in the EL element 4 due to the driving current, but this line is set to “H” and is in a reverse bias state. Therefore, erroneous light emission is prevented.
As a result, the current line for accumulating the charge corresponding to the reverse bias is only one line in front, and the increase in drive current due to the transient current is reduced, and the power consumption can be suppressed according to the display luminance at that time.
[0024]
Incidentally, the discharge pulse Pd is a reset pulse corresponding to a so-called blanking period, and its rising edge corresponds to the starting point of the blanking period, but the low clock CLK is a switching pulse for the low-side scanning line. The rising is performed during the blanking period, and the driving timing is set for the next scanning line. Therefore, it is preferable that the rise and fall timings of each line in the row line scan coincide with the rise timing of the low clock CLK. In FIGS. 3 to 5, only the rising timing of the row clock CLK coincides.
FIG. 6 to FIG. 9 show an embodiment in which the rise and fall timings of each line in the row line scanning are made coincident with the rise timing of the low clock CLK.
[0025]
The low-side scanning circuit 100 in FIG. 6 corresponds to the low-side scanning circuit 10 in FIG. 1, and each current driving circuit 12 in FIG. 1 is replaced with each current driving circuit 22. The current drive circuit 12 receives the output of the next stage flip-flop via the inverter 13, whereas the current drive circuit 22 inputs the output of the inverter 13 to the previous stage current drive circuit 22 in addition to the next stage. Received at terminal 12e. It is different in this respect.
FIG. 6 shows an internal circuit of the current drive circuit 22, and the logic circuit 221 is provided in place of the logic circuit 121 of FIG. The other level shift circuit 122, buffers 123 and 124, and CMOS output circuit 125 are the circuits shown in FIG.
The logic circuit 221 includes three 2-input OR gates 221a, 221c, and 221e, a 2-input AND gate 221b, and a 3-input AND gate 221d. Each AND gate 221b, 221d has one negative logic input.
The logic circuit 221 receives the output signal of the inverter 13 at the stage corresponding to itself from the input terminal 12a through the two-input OR gate 221a and receives it from the level shift circuit 122 and the buffer 123 to the transistor Trn of the CMOS output circuit 125. Output to the gate. The 2-input OR gate 221a receives the output of the 3-input AND gate 221b as the other input.
The 3-input AND gate 221b is a gate that blocks the discharge pulse Pd. From the input terminal 12b connected to the next stage inverter 13 and the input terminal 12e connected to the previous stage inverter 13 respectively, the output of the inverter 13 is received by the negative logic through the two-input OR gate 21c. Furthermore, this receives the bit data of the data register 14 via the inverter 15 at the input terminal 12d. The gate is opened in response to signals from these terminals, and the discharge pulse Pd is sent to the 2-input OR gate 221a.
The condition for passing the discharge pulse Pd is when the output of the preceding and succeeding inverters 13 is “L” and the bit of the data register 14 is “1”. Therefore, in the scanning line connected to the subsequent current drive circuit 22 in which the bit of the data register 14 is “1”, a thin “L” pulse is generated before falling, as shown in FIG.
In the line to be scanned, since the bit of the data register 14 is “0”, the rise of the row clock CLK falls and falls.
As a result, a timing chart as shown in FIG. 8 is obtained in which the rise and fall timings of each line of the row line scan coincide with the rise timing of the low clock CLK.
[0026]
As described above, in the embodiment, the driving signal of the inverter 13 at the next stage is directly received by the logic circuit 121 or the logic circuit 126 at the previous stage and operates. However, this is the logic circuit at the next stage. Of course, it is possible to generate a drive corresponding to the drive signal of the inverter 13 and send it to the preceding logic circuit. Therefore, it is not necessary to drive the logic circuit 121 or the logic circuit 126 in the previous stage using the drive signal itself of the inverter 13 in the next stage.
In the embodiment, the EL element of the cathode connection line immediately before the scanning is completed is reverse-biased. For example, the 2-input AND gate 121c is replaced with the m-input AND gate 121c (where m is an integer of 3 or more). If the output of the subsequent inverter is input, m scanning lines can be set to “H” during the discharge period. As a result, it is possible to reverse-bias the EL elements of the m cathode connection lines that have been scanned. Therefore, reverse biasing is not limited to the preceding one scanning line.
[0027]
【The invention's effect】
As described above, according to the present invention, a predetermined bias is generated according to a predetermined drive signal generated in correspondence with each drive circuit for any cathode connection line other than the low-side scan target cathode connection line. It can select whether to connect to a line (for example, ground GND) or to make its output high impedance, and is further connected to a cathode connection line scanned at least one before the cathode connection line to be scanned. The EL element is reverse biased.
Accordingly, for example, a cathode connection line to which an EL element to be scanned subsequent to an EL element connected to the cathode connection line to be scanned is selected by a predetermined drive signal, and an arbitrary number can be simultaneously selected. It can be reset or set to high impedance (Hi-Z).
As a result, it is possible to easily realize an organic EL driving circuit and an organic EL display device that can prevent light emission of EL elements arranged in a matrix and reduce power consumption.
[Brief description of the drawings]
FIG. 1 is a block diagram of a scanning circuit on a low side according to an embodiment to which an EL driving circuit of the present invention is applied.
FIG. 2 is a block diagram of the current driving circuit.
FIG. 3 is a timing chart of a basic operation of a display driving operation when reset data is all “1”.
FIG. 4 is a timing chart of a basic operation of a display drive operation when reset data is all “0”.
FIG. 5 is a timing chart of a display driving operation according to the reset data setting.
FIG. 6 is a block diagram of a waist portion of a low-side scanning circuit according to another embodiment to which the EL driving circuit of the present invention is applied.
FIG. 7 is a block diagram of a current driving circuit of the low-side scanning circuit shown in FIG. 6;
FIG. 8 is a timing chart of a display driving operation in accordance with reset data setting of the low-side scanning circuit shown in FIG.
FIG. 9 is an explanatory diagram showing an outline of a general organic EL display panel.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Organic EL display panel, 2 ... Current drive circuit on the column side,
3 ... low side drive circuit, 4 ... EL element,
10 ... Low-side scanning circuit, 11 ... Shift register,
11a, 11b, 11c, 14a, 14b, 14c ... flip-flops,
12 ... current drive circuit, 13, 15 ... inverter,
14: Data register,
16 ... Control circuit,
121 ... logic circuit, 122 ... level shift circuit,
123, 124 ... buffer, 125 ... CMOS output circuit,
Trp, Trn: MOS transistors.

Claims

A plurality of organic EL elements arranged in a matrix, and a plurality of current sources for discharging a current provided to a plurality of anode connection lines respectively connected to the anode side of the plurality of organic EL elements; A drive circuit that sequentially scans a plurality of cathode connection lines respectively connected to the cathode sides of the plurality of organic EL elements and sinks a current flowing out from the lines to a predetermined bias line according to the scan; In an organic EL drive circuit comprising a discharge circuit for connecting the anode connection line to the predetermined bias line and discharging the charge of the organic EL element,
Among the plurality of cathode connection lines, the cathode connection line to which the drive circuit of the cathode connection line to be scanned is connected is connected to the predetermined bias line, and from the cathode connection line to be scanned the voltage which the drive circuit is the organic EL element in a reverse bias which is connected to a line that is scanned before the predetermined number is applied to the cathode connection line itself is connected, and scanned before the predetermined number The drive circuit connected to the cathode connection line excluding a line receives a predetermined drive signal generated corresponding to each of the drive circuits, and is connected to the cathode connection line to which the drive circuit is connected for the predetermined period or During the period corresponding to this, it is connected to the predetermined bias line, or its output is set to high impedance ,
A plurality of the cathode connection lines adjacent to the scanning target cathode connection line that are scanned after this are connected to the predetermined bias line, and the number of connections is the number of the cathode connection lines to be scanned. It is determined according to the luminance of the organic EL element connected to the cathode connection line to which the drive circuit is connected, and the output of the drive circuit connected to the remaining cathode connection line is set to high impedance. A characteristic organic EL driving circuit.

A storage circuit for sending the predetermined drive signal as bit data to each drive circuit, and the cathode connection line to which the self is connected when the bit data is either “1” or “0” The organic EL drive circuit according to claim 1, wherein the organic EL drive circuit is connected to the predetermined bias line and makes the output of the drive circuit high impedance when the bit data is the other.

Said predetermined driving signals a memory circuit to be transmitted to the drive circuits as bit data, a plurality of the cathode connecting line said predetermined bias line adjacent to the rear by filtration based on the data stored in the storage circuit 2. The organic EL drive circuit according to claim 1, wherein the drive signal that generates a high impedance to the output of the drive circuit connected to the remaining cathode connection line is generated.

The predetermined bias line is a ground line, and each of the driving circuits includes a logic circuit and a push-pull operation CMOS circuit connected to the cathode connection line, and the driving signal is a first driving signal. The logic circuit receives the first drive signal and a second drive signal for scanning the cathode connection line, drives the CMOS circuit, and outputs the first drive signal and the second drive signal. The organic EL drive circuit according to claim 3 , wherein the output of the CMOS circuit is set to a high impedance when the signal is not received.

The discharge circuit receives a discharge pulse and discharges the charge of the organic EL element to the ground line, and the logic circuit further scans the discharge pulse and the next cathode connection line. When the second drive signal or a signal corresponding thereto is received as a third drive signal for this line, and the second and third drive signals are not received, the discharge pulse and the first drive signal 5. The organic EL drive circuit according to claim 4 , wherein a signal for connecting the cathode connection line to the ground line is sent to the CMOS circuit according to the above and the CMOS circuit is set to high impedance when only the discharge pulse is received.

Further, a shift register for generating the second drive signal is provided, and “1” or “0” of each bit of the data stored in the shift register and the storage circuit corresponds to the drive signal. The data of the first drive signal is externally transferred to the memory circuit from the start of the display of the cathode connection line that has been examined immediately before the discharge pulse is generated for the cathode connection line that is to be scanned. 6. The organic EL drive circuit according to claim 5, which is set.

A plurality of organic EL elements arranged in a matrix, and a plurality of current sources for discharging a current provided to a plurality of anode connection lines respectively connected to the anode side of the plurality of organic EL elements; A drive circuit that sequentially scans a plurality of cathode connection lines respectively connected to the cathode sides of the plurality of organic EL elements and sinks a current flowing out from the lines to a predetermined bias line according to the scan; In an organic EL display device comprising a discharge circuit for connecting the anode connection line to the predetermined bias line and discharging the charge of the organic EL element,
Among the plurality of cathode connection lines, the cathode connection line to which the drive circuit of the cathode connection line to be scanned is connected is connected to the predetermined bias line, and from the cathode connection line to be scanned the voltage which the drive circuit is the organic EL element in a reverse bias which is connected to a line that is scanned before the predetermined number is applied to the cathode connection line itself is connected, and scanned before the predetermined number The drive circuit connected to the cathode connection line excluding a line receives a predetermined drive signal generated corresponding to each of the drive circuits, and is connected to the cathode connection line to which the drive circuit is connected for the predetermined period or During the period corresponding to this, it is connected to the predetermined bias line, or its output is set to high impedance ,
A plurality of the cathode connection lines adjacent to the scanning target cathode connection line that are scanned after this are connected to the predetermined bias line, and the number of connections is the number of the cathode connection lines to be scanned. It is determined according to the luminance of the organic EL element connected to the cathode connection line to which the drive circuit is connected, and the output of the drive circuit connected to the remaining cathode connection line is set to high impedance. A characteristic organic EL display device.

A storage circuit for sending the predetermined drive signal as bit data to each drive circuit; and the cathode connection line to which the self is connected when the bit data is either “1” or “0” The organic EL display device according to claim 7 , wherein the organic EL display device is connected to the predetermined bias line and makes the output of the driving circuit high impedance when the bit data is the other.

Said predetermined driving signals a memory circuit to be transmitted to the drive circuits as bit data, a plurality of the cathode connecting line said predetermined bias line adjacent to the rear by filtration based on the data stored in the storage circuit 8. The organic EL display device according to claim 7, wherein the drive signal is generated to high impedance an output of the drive circuit connected to the other and connected to the remaining cathode connection line.

The predetermined bias line is a ground line, and each of the driving circuits includes a logic circuit and a push-pull operation CMOS circuit connected to the cathode connection line, and the driving signal is a first driving signal. The logic circuit receives the first drive signal and a second drive signal for scanning the cathode connection line, drives the CMOS circuit, and outputs the first drive signal and the second drive signal. The organic EL display device according to claim 9 , wherein the output of the CMOS circuit is set to a high impedance when it is not subjected to light.

The discharge circuit receives a discharge pulse and discharges the charge of the organic EL element to the ground line, and the logic circuit further scans the discharge pulse and the next cathode connection line. When the second drive signal or a signal corresponding thereto is received as a third drive signal for this line, and the second and third drive signals are not received, the discharge pulse and the first drive signal 11. The organic EL display device according to claim 10 , wherein a signal for connecting the cathode connection line to the ground line is sent to the CMOS circuit in response to the above and the CMOS circuit is set to high impedance when only the discharge pulse is received.

Further, a shift register for generating the second drive signal is provided, and “1” or “0” of each bit of the data stored in the shift register and the storage circuit corresponds to the drive signal. The data of the first drive signal is externally transferred to the memory circuit from the start of the display of the cathode connection line that has been examined immediately before the discharge pulse is generated for the cathode connection line that is to be scanned. The organic EL display device according to claim 11, which is set.