Deprecated: The each() function is deprecated. This message will be suppressed on further calls in /home/zhenxiangba/zhenxiangba.com/public_html/phproxy-improved-master/index.php on line 456
JP3977638B2 - Method for calculating feedback current path in printed circuit board, apparatus therefor, computer-readable recording medium and program - Google Patents
[go: Go Back, main page]

JP3977638B2 - Method for calculating feedback current path in printed circuit board, apparatus therefor, computer-readable recording medium and program - Google Patents

Method for calculating feedback current path in printed circuit board, apparatus therefor, computer-readable recording medium and program Download PDF

Info

Publication number
JP3977638B2
JP3977638B2 JP2001395624A JP2001395624A JP3977638B2 JP 3977638 B2 JP3977638 B2 JP 3977638B2 JP 2001395624 A JP2001395624 A JP 2001395624A JP 2001395624 A JP2001395624 A JP 2001395624A JP 3977638 B2 JP3977638 B2 JP 3977638B2
Authority
JP
Japan
Prior art keywords
feedback current
signal line
current path
printed circuit
circuit board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2001395624A
Other languages
Japanese (ja)
Other versions
JP2003196340A (en
Inventor
和之 萩原
政司 野村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zuken Inc
Original Assignee
Zuken Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Zuken Inc filed Critical Zuken Inc
Priority to JP2001395624A priority Critical patent/JP3977638B2/en
Publication of JP2003196340A publication Critical patent/JP2003196340A/en
Application granted granted Critical
Publication of JP3977638B2 publication Critical patent/JP3977638B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Description

【０００１】
【発明の属する技術分野】
本発明は、プリント基板における帰還電流経路の計算方法、その装置、コンピュータ読み取り可能な記録媒体およびプログラムに関し、さらに詳細には、プリント基板におけるＥＭＣ（ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ ｃｏｍｐａｔｉｂｉｌｉｔｙ：電磁的両立性）対策として用いて好適なプリント基板における帰還電流経路の計算方法、その装置、コンピュータ読み取り可能な記録媒体およびプログラムに関し、特に、プリント基板においてＥＭＣを考慮した帰還電流経路を実現する際に用いて好適なプリント基板における帰還電流経路の計算方法、その装置、コンピュータ読み取り可能な記録媒体およびプログラムに関する。
【０００２】
なお、本明細書において、「帰還電流経路」とは、プリント基板に配線される信号線の帰還電流が流れる経路を意味する。
【０００３】
【従来の技術】
従来、プリント基板の設計において、プリント基板における信号線の配置配線を決定する場合には、配線効率や実装密度の観点のみから各信号線の配置配線を決定することが多く、プリント基板における各信号線の配置配線は電気的な影響をあまり考慮せずに決定されていた。
【０００４】
このため、上記のようにして信号線の配置配線を決定されたプリント基板においては、結果的にＥＭＣの点で問題を生ずることが多かった。
【０００５】
即ち、プリント基板の設計において、電気的な影響を考慮せずに信号線の配置配線を決定すると、信号線の配線下において、プリント基板に形成される電源／ＧＮＤ（ｇｒｏｕｎｄ：グランド）のパターンのスリットにより、電源／ＧＮＤのパターンが連続せずに分断する部分が発生することがある。
【０００６】
こうした場合に、信号線の帰還電流が流れる帰還電流経路の構造によっては、意図しない不要なスロットアンテナが基板の物理構造のためにできてしまうことがあり、この意図しない不要なスロットアンテナはＥＭＣの点で不具合を大きくすることがある。
【０００７】
また、信号線に沿って帰還電流が流れることができずに、帰還電流経路の迂回距離が長くなるような場合には、こうした帰還電流経路の不要な迂回経路がプリント基板上に発生するノイズ源となり、プリント基板全体についてＥＭＣの点で問題を悪化させることとなっていた。
【０００８】
このため、プリント基板上に形成される信号線の帰還電流経路は、不要な迂回経路がなく、シンプルにする必要があった。
【０００９】
ところで、従来においては、上記したようなＥＭＣに関する問題については、実際にプリント基板を作成してからでないと判らない点があった。
【００１０】
従って、従来においては、プリント基板の作成後にＥＭＣの点で問題が生じると、その問題が解決されるまで何度でも設計を繰り返し行う必要があり、開発費や製造費などのコストが増大する一方であるという問題点があった。
【００１１】
【発明が解決しようとする課題】
本発明は、上記したような従来の技術の有する問題点に鑑みてなされたものであり、その目的とするところは、プリント基板の作成に伴う開発費や製造費などのコストの低減を図りながら、ＥＭＣに関する問題の発生を抑制することができるようにしたプリント基板における帰還電流経路の計算方法、その装置、コンピュータ読み取り可能な記録媒体およびプログラムを提供しようとするものである。
【００１２】
また、本発明の目的とするところは、ＥＭＣの点で障害が起こらないようにする指標やガイダンスを表示することのできるようにしたプリント基板における帰還電流経路の計算方法、その装置、コンピュータ読み取り可能な記録媒体およびプログラムを提供しようとするものである。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、本発明によるプリント基板における帰還電流経路の計算方法、その装置、コンピュータ読み取り可能な記録媒体およびプログラムは、プリント基板の設計データのみを用いて計算処理を行うことでＥＭＣに関する問題の発生を予測し、プリント基板の作成に伴う開発費や製造費などのコストの低減を図りながら、ＥＭＣに関する問題の発生を抑制することができるようにしたものである。
【００１４】
こうした本発明によるプリント基板における帰還電流経路の計算方法、その装置、コンピュータ読み取り可能な記録媒体およびプログラムを用いることによって、プリント基板における帰還電流経路を不要な迂回経路がなくシンプルにすることが可能となり、意図しない不要なスロットアンテナが基板上に形成されることが防止されて、ＥＭＣに関する問題の発生を確実に抑止することができるようになる。
【００１５】
また、本発明によるプリント基板における帰還電流経路の計算方法、その装置、コンピュータ読み取り可能な記録媒体およびプログラムを用いることによって、帰還電流経路の不要な迂回経路がプリント基板上に発生するノイズ源となるようなこともないので、プリント基板全体についてＥＭＣの点で問題が悪化するようなことがなくなる。
【００１６】
ここで、本発明のうち請求項１に記載の発明は、拡大手段と、検出手段と、探索手段と、計算手段と、表示手段とを有するプリント基板に配線されている信号線の帰還電流経路を計算するプリント基板における帰還電流経路の計算装置のプリント基板における帰還電流経路の計算方法において、上記拡大手段が信号線の線幅を第１の配線幅係数で拡大する第１のステップと、上記検出手段が上記第１のステップにより線幅が拡大された信号線の領域と上記信号線に接続される信号源部品と信号受信部品とに共通のグランド領域とが重なる重なり領域を検出する第２のステップと、上記第２のステップにより検出された重なり領域が上記第１のステップにより線幅が拡大された信号線の領域内において連続している場合に、上記探索手段が上記第１のステップにより線幅が拡大された信号線の領域内を通る帰還電流経路を探索する第３のステップと、上記計算手段が上記第３のステップにより探索された帰還電流経路と所定の条件との適合割合を計算する第４のステップとを有するようにしたものである。
【００１７】
また、本発明のうち請求項２に記載の発明は、拡大手段と、検出手段と、探索手段と、計算手段と、表示手段とを有するプリント基板に配線されている信号線の帰還電流経路を計算するプリント基板における帰還電流経路の計算装置のプリント基板における帰還電流経路の計算方法において、上記拡大手段が信号線の線幅を第１の配線幅係数で拡大する第１のステップと、上記検出手段が上記第１のステップにより線幅が拡大された信号線の領域と上記信号線に接続される信号源部品と信号受信部品とに共通のグランド領域とが重なる重なり領域を検出する第２のステップと、上記第２のステップにより検出された重なり領域が上記第１のステップにより線幅が拡大された信号線の領域内において不連続である場合に、上記探索手段が上記不連続な部分においては上記第１の配線幅係数より大きい第２の配線幅係数の範囲で迂回し、上記第１のステップにより線幅が拡大された信号線の領域内を通る帰還電流経路を探索する第３のステップと、上記計算手段が上記第３のステップにより探索された帰還電流経路と所定の条件との適合割合を計算する第４のステップとを有するようにしたものである。
【００１８】
また、本発明のうち請求項３に記載の発明は、本発明のうち請求項１または請求項２のいずれか１項に記載の発明において、さらに、上記表示手段が上記第４のステップの計算結果に応じたガイダンスを表示するステップとを有するようにしたものである。
【００１９】
また、本発明のうち請求項４に記載の発明は、プリント基板に配線されている信号線の帰還電流経路を計算するプリント基板における帰還電流経路の計算装置において、信号線の線幅を第１の配線幅係数で拡大する拡大手段と、上記拡大手段により線幅が拡大された信号線の領域と上記信号線に接続される信号源部品と信号受信部品とに共通のグランド領域とが重なる重なり領域を検出する検出手段と、上記検出手段により検出された重なり領域が上記拡大手段により線幅が拡大された信号線の領域内において連続している場合に、上記拡大手段により線幅が拡大された信号線の領域内を通る帰還電流経路を探索する探索手段と、上記探索手段により探索された帰還電流経路と所定の条件との適合割合を計算する計算手段とを有するようにしたものである。
【００２０】
また、本発明のうち請求項５に記載の発明は、プリント基板に配線されている信号線の帰還電流経路を計算するプリント基板における帰還電流経路の計算装置において、信号線の線幅を第１の配線幅係数で拡大する拡大手段と、上記拡大手段により線幅が拡大された信号線の領域と上記信号線に接続される信号源部品と信号受信部品とに共通のグランド領域とが重なる重なり領域を検出する検出手段と、上記検出手段により検出された重なり領域が上記拡大手段により線幅が拡大された信号線の領域内において不連続である場合に、上記不連続な部分においては上記第１の配線幅係数より大きい第２の配線幅係数の範囲で迂回し、上記拡大手段により線幅が拡大された信号線の領域内を通る帰還電流経路を探索する探索手段と、上記探索手段により探索された帰還電流経路と所定の条件との適合割合を計算する計算手段とを有するようにしたものである。
【００２１】
また、本発明のうち請求項６に記載の発明は、本発明のうち請求項４または請求項５のいずれか１項に記載の発明において、さらに、上記計算手段の計算結果に応じたガイダンスを表示する表示手段とを有するようにしたものである。
【００２２】
また、本発明のうち請求項７に記載の発明は、プリント基板に配線されている信号線の帰還電流経路の計算を、コンピュータに実行させるためのプログラムを記録したコンピュータ読み取り可能な記録媒体において、信号線の線幅を第１の配線幅係数で拡大する第１の処理と、上記第１の処理により線幅が拡大された信号線の領域と上記信号線に接続される信号源部品と信号受信部品とに共通のグランド領域とが重なる重なり領域を検出する第２の処理と、上記第２の処理により検出された重なり領域が上記第１の処理により線幅が拡大された信号線の領域内において連続している場合に、上記第１の処理により線幅が拡大された信号線の領域内を通る帰還電流経路を探索する第３の処理と、上記第３の処理により探索された帰還電流経路と所定の条件との適合割合を計算する第４の処理とを、コンピュータに実行させるためのプログラムを記録したコンピュータ読み取り可能な記録媒体としたものである。
【００２３】
また、本発明のうち請求項８に記載の発明は、プリント基板に配線されている信号線の帰還電流経路の計算を、コンピュータに実行させるためのプログラムを記録したコンピュータ読み取り可能な記録媒体において、信号線の線幅を第１の配線幅係数で拡大する第１の処理と、上記第１の処理により線幅が拡大された信号線の領域と上記信号線に接続される信号源部品と信号受信部品とに共通のグランド領域とが重なる重なり領域を検出する第２の処理と、上記第２の処理により検出された重なり領域が上記第１の処理により線幅が拡大された信号線の領域内において不連続である場合に、上記不連続な部分においては上記第１の配線幅係数より大きい第２の配線幅係数の範囲で迂回し、上記第１の処理により線幅が拡大された信号線の領域内を通る帰還電流経路を探索する第３の処理と、上記第３の処理により探索された帰還電流経路と所定の条件との適合割合を計算する第４の処理とを、コンピュータに実行させるためのプログラムを記録したコンピュータ読み取り可能な記録媒体としたものである。
【００２４】
また、本発明のうち請求項９に記載の発明は、請求項７または請求項８のいずれか１項に記載のコンピュータに実行させるためのプログラムを記録したコンピュータ読み取り可能な記録媒体において、さらに、上記第４の処理の計算結果に応じたガイダンスを表示する処理とを、コンピュータに実行させるためのプログラムを記録したコンピュータ読み取り可能な記録媒体としたものである。
【００２５】
また、本発明のうち請求項１０に記載の発明は、プリント基板に配線されている信号線の帰還電流経路を計算するプリント基板における帰還電流経路の計算装置に用いるプログラムであって、コンピュータを、信号線の線幅を第１の配線幅係数で拡大する拡大手段、上記拡大手段により線幅が拡大された信号線の領域と上記信号線に接続される信号源部品と信号受信部品とに共通のグランド領域とが重なる重なり領域を検出する検出手段、上記検出手段により検出された重なり領域が上記拡大手段により線幅が拡大された信号線の領域内において連続している場合に、上記拡大手段により線幅が拡大された信号線の領域内を通る帰還電流経路を探索する探索手段、上記探索手段により探索された帰還電流経路と所定の条件との適合割合を計算する計算手段、として機能させるためのプログラムとしたものである。
【００２６】
また、本発明のうち請求項１１に記載の発明は、プリント基板に配線されている信号線の帰還電流経路を計算するプリント基板における帰還電流経路の計算装置に用いるプログラムであって、コンピュータを、信号線の線幅を第１の配線幅係数で拡大する拡大手段、上記拡大手段により線幅が拡大された信号線の領域と上記信号線に接続される信号源部品と信号受信部品とに共通のグランド領域とが重なる重なり領域を検出する検出手段、上記検出手段により検出された重なり領域が上記拡大手段により線幅が拡大された信号線の領域内において不連続である場合に、上記不連続な部分においては上記第１の配線幅係数より大きい第２の配線幅係数の範囲で迂回し、上記拡大手段により線幅が拡大された信号線の領域内を通る帰還電流経路を探索する探索手段、上記探索手段により探索された帰還電流経路と所定の条件との適合割合を計算する計算手段、として機能させるためのプログラムとしたものである。
【００２７】
また、本発明のうち請求項１２に記載の発明は、請求項１０または請求項１１のいずれか１項に記載のプログラムにおいて、さらに、コンピュータを、上記計算手段の計算結果に応じたガイダンスを表示する表示手段、として機能させるためのプログラムとしたものである。
【００２８】
【発明の実施の形態】
以下、添付の図面を参照しながら、本発明によるプリント基板における帰還電流経路の計算方法およびその装置の実施の形態の一例を詳細に説明する。
【００２９】
図１には、本発明によるプリント基板における帰還電流経路の計算装置の実施の形態の一例のシステム構成を表すブロック構成図が示されている。
【００３０】
即ち、この本発明によるプリント基板における帰還電流経路の計算装置（以下、単に「計算装置」と称する。）は、その全体の動作を中央処理装置（ＣＰＵ）１０を用いて制御するように構成されている。
【００３１】
このＣＰＵ１０には、バス１２を介して、ＣＰＵ１０の制御のためのプログラムや後述する各種の情報などを記憶するリードオンリメモリ（ＲＯＭ）やＣＰＵ１０のワーキングエリアとして用いられる記憶領域などを備えたランダムアクセスメモリ（ＲＡＭ）などから構成される内部記憶装置１４と、ＣＰＵ１０の制御に基づいて各種の表示を行うＣＲＴや液晶パネルなどの画面を備えた表示装置１６と、表示装置１６の画面上における任意の位置を指定するマウスなどのポインティングデバイス１８と、任意の文字を入力するためのキーボードなどの文字入力デバイス２０と、ＣＰＵ１０の制御により各種の情報を記憶させることができるとともに記憶した各種の情報を読み出して内部記憶装置１４に転送可能とされたハードディスクなどの外部記憶装置２２とが接続されている。
【００３２】
なお、上記したように外部記憶装置２２は各種の情報を記憶しているものであるが、本発明の実施に関連する情報としては、プリント基板の設計データたるレイアウト設計データが記憶されている。
【００３３】
ここで、レイアウト設計データは、各種の部品に関する情報である部品情報、各種の部品間の配線状態を示す配線情報ならびに後述する許容値ならびに後述する閾値の指定値などから構成されている。
【００３４】
また、部品情報には、部品の配置位置を示す配置位置情報と、部品の端子に関する情報である端子情報とが含まれている。
【００３５】
一方、配線情報には、配線の配置位置を示す配線レイアウト情報と、帰還電流経路を計算させる信号線に対して設定されて帰還電流経路を計算させる信号線を指定する指定フラグたる計算対象フラグとが含まれている。
【００３６】
以上の構成において、図２と図３とに示すフローチャートならびに図４以下の各図を参照しながら、この計算装置によって実行される処理の内容について説明する。
【００３７】
なお、この計算装置においては、ポインティングデバイス１８や文字入力デバイス２０をユーザーが操作することにより、所望の指示を入力することができるようになされている。
【００３８】
そして、ユーザーがポインティングデバイス１８や文字入力デバイス２０を操作して、外部記憶装置２２からレイアウト設計データの読み出しを指示すると、レイアウト設計データが外部記憶装置２２から読み出されて内部記憶装置１４へ転送される。
【００３９】
そうすると、ＣＰＵ１０は、内部記憶装置１４へ転送されて記憶されたレイアウト設計データから所定の情報を読み出して、以下に説明する処理をタイムシェアリングにより並列して同時に実行することになる。
【００４０】
即ち、ＣＰＵ１０は、レイアウト設計データから配線情報を読み込み（ステップＳ２０２）、配線情報から配線レイアウト情報を取得する（ステップＳ２０４）とともに、配線情報から計算対象フラグを取得する（ステップＳ２０６）。
【００４１】
その一方で、ＣＰＵ１０は、レイアウト設計データから部品情報を読み込み（ステップＳ２０８）、部品情報から配置位置情報を取得する（ステップＳ２１０）とともに、部品情報から端子情報（ステップＳ２１２）を取得する。
【００４２】
それから、計算対象フラグによって指定される信号線を処理対象配線として確定し（ステップＳ２１４）、ステップＳ２１０とステップＳ２１２から引き渡された配置位置情報と端子情報とに基づいて、処理対象配線につながる部品と端子とを確定する（ステップＳ２１６）。
【００４３】
そして、配線レイアウト情報に基づいて対象部品に共通のグランドネットの抽出処理を行い（ステップＳ２１８）、帰還電流ネットの確定処理を行う（ステップＳ２２０）。
【００４４】
ここで、上記したステップＳ２０２乃至ステップＳ２２０の処理、特に、グランドネットの抽出処理（ステップＳ２１８）と帰還電流ネットの確定処理（ステップＳ２２０）について、図４ならびに図５を参照しながら詳細に説明する。
【００４５】
図４ならびに図５には、説明のためのプリント基板の一例が示されており、このプリント基板１１０は、部品が配置され配線がなされる第１層１１０−１と、グランドパターン１２０が形成された第２層１１０−２と、グランドパターン１２２が形成された第３層１１０−３とからなるものである。
【００４６】
こうしたプリント基板１１０に対して、ステップＳ２１４の処理により、計算対象フラグによって処理対象配線となる信号線として第１層１１０−１の信号ライン１１２が指定されて確定される。そして、ステップＳ２１６の処理により、信号ライン１１２につながる部品１１４と部品１１６とが確定される。
【００４７】
ここで、部品１１４は信号源部品であり、端子１１４ａにより信号ライン１１２に接続し、グランド端子１１４ｂによりグランドパターン１２２に接続している。また、部品１１６は信号受信部品であり、端子１１６ａにより信号ライン１１２に接続し、グランド端子１１６ｂによりグランドパターン１２０に接続している。こうした場合には、部品１１４と部品１１６とをつなぐ信号ライン１１２の帰還電流（図６における破線矢印参照）は、グランドパターン１２０やグランドパターン１２２のように、部品１１４と部品１１６とに共通のグランドネットを流れる。
【００４８】
このため、ステップＳ２１８のグランドネットの抽出処理においては、部品１１４と部品１１６とに共通のグランドネットとして、グランドパターン１２０とグランドパターン１２２とに対応するグランドネットが抽出される。
【００４９】
そして、抽出されたグランドネットは、図６に示すようにして部品１１４と部品１１６とをつなぐ信号ライン１１２の帰還電流が流れるネット、即ち、帰還電流ネットとして帰還電流ネットの確定処理（ステップＳ２２０）により確定される。
【００５０】
従って、確定された帰還電流ネットは、図７に示すように第２層１１０−２のグランドパターン１２０の領域に対応する帰還電流ネット図形１００と、第３層１１０−３のグランドパターン１２２の領域に対応する帰還電流ネット図形１０２とから構成される。
【００５１】
一方、図８ならびに図９には、図４ならびに図５に示したプリント基板１１０とは異なるタイプのプリント基板１１０−ｔｙｐｅＡが示されている。このプリント基板１１０−ｔｙｐｅＡと上記したプリント基板１１０とは、第２層１１０−２に形成されたグランドパターンの領域が異なっている。
【００５２】
即ち、このプリント基板１１０−ｔｙｐｅＡの第２層１１０−２に形成されたグランドパターン１２０−ｔｙｐｅＡの領域は、プリント基板１１０の第２層１１０−２に形成されたグランドパターン１２０の領域に比べて広い。
【００５３】
ここで、上記と同様に、部品１１４と部品１１６とをつなぐ信号ライン１１２の帰還電流（図６における破線矢印参照）は、グランドパターン１２０−ｔｙｐｅＡのような部品１１４と部品１１６とに共通のグランドネットを流れることになる。
【００５４】
そして、プリント基板１１０−ｔｙｐｅＡの場合には、ステップＳ２１８のグランドネットの抽出処理においては、部品１１４と部品１１６とに共通のグランドネットとして、グランドパターン１２０−ｔｙｐｅＡとグランドパターン１２２とに対応するグランドネットが抽出される。
【００５５】
そして、抽出されたグランドネットはステップＳ２２０において帰還電流ネットとして確定される。従って、プリント基板１１０−ｔｙｐｅＡの場合に確定される帰還電流ネットは、図１０に示すように、第２層１１０−２のグランドパターン１２０−ｔｙｐｅＡの領域に対応する帰還電流ネット図形１００−ｔｙｐｅＡと、第３層１１０−３のグランドパターン１２２の領域に対応する帰還電流ネット図形１０２−ｔｙｐｅＡとから構成される。
【００５６】
また、対象配線の配線幅を拡大する処理（ステップＳ２２４）において用いる第１配線幅係数の指定値の読み込みを行い（ステップＳ２２２）、読み込んだ第１配線幅係数の指定値を対象配線の配線幅を拡大する処理（ステップＳ２２４）へ送る。この第１配線幅係数は、信号線に沿って帰還電流が最も多く流れるエリアを指定し、帰還電流経路が通る範囲を示すものである。
【００５７】
そして、対象配線の配線幅を拡大する処理（ステップＳ２２４）においては、処理対象配線の配線幅を第１配線幅係数の指定値で拡大する。この際、第１配線幅係数の指定値が大きいほど対象配線は太くなる。
【００５８】
こうして配線幅が拡大された配線の内部データとプリント基板の各層の帰還電流ネット図形との重なりの計算処理（ステップＳ２２６）を行い、次に、当該重なりの計算処理により検出された重なり図形の連続性計算処理を行う（ステップＳ２２８）。
【００５９】
そして、この重なり図形の連続性計算処理（ステップＳ２２８）の結果から、重なり図形に連続性があるか否かを判断し（ステップＳ２３０）、重なり図形に連続性があると判断した場合には連続距離値を取得し（ステップＳ２３２）、一方、重なり図形に連続性があるとは判断されなかった場合には重なり図形の不連続箇所を抽出する（ステップＳ２３４）。
【００６０】
ここで、上記したステップＳ２２２乃至ステップＳ２３４の処理、特に、重なり図形の連続性計算処理（ステップＳ２２８）について、図４ならびに図５に示すプリント基板１１０の場合を例にして詳細に説明する。
【００６１】
まず、ステップＳ２２４の処理により、プリント基板１１０の処理対象配線たる信号ライン１１２の配線幅が、第１配線幅係数の指定値で拡大される（図１１参照）。こうして配線幅が拡大された信号ライン１１２の内部データの領域２００（図１１においてハッチングで示された領域）と帰還電流ネット図形１００ならびに帰還電流ネット図形１０２との重なりが計算される（ステップＳ２２６）。
【００６２】
こうした計算処理の結果、信号ライン１１２の内部データの領域２００と帰還電流ネット図形１００とが重なる領域に対応する重なり図形３００と、信号ライン１１２の内部データの領域２００と帰還電流ネット図形１０２とが重なる領域に対応する重なり図形３０２とが検出される。図１２においては、重なり図形３００と重なり図形３０２との内部領域が網掛けで示されている。
【００６３】
そして、ステップＳ２３０の処理により、重なり図形３００と重なり図形３０２とのそれぞれについて、信号ライン１１２の内部データの領域２００において連続性があるか否かの判断がなされる。
【００６４】
この際、図１２に示す場合には、検出された重なり図形３００の内部領域と重なり図形３０２の内部領域とはいずれも、信号ライン１１２の内部データの領域２００と一致していない。こうした場合には、重なり図形３００と重なり図形３０２とはいずれも、信号ライン１１２の内部データの領域２００内において不連続であり、重なり図形に連続性があるとは判断されず、ステップＳ２３０→ステップＳ２３４と処理が進む。
【００６５】
ステップＳ２３４の処理により、第１配線幅係数の示すエリア内、即ち、信号ライン１１２の内部データの領域２００において、帰還電流ネット図形１００と帰還電流ネット図形１０２とから構成されている帰還電流ネットに対して連続性が切断された部分が、内部データの寸断箇所たる不連続箇所として抽出される。具体的には、信号ライン１１２の内部データの領域２００の部品１１６近傍の不連続箇所４００と、帰還電流ネット図形１００と帰還電流ネット図形１０２とが隣接する付近の不連続箇所４０２との２箇所の不連続箇所が抽出される（図１３参照）。
【００６６】
ここで、図１４には、帰還電流ネット図形１００が帰還電流ネット図形１００’であり、帰還電流ネット図形１０２が帰還電流ネット図形１０２’である場合が示されている。
【００６７】
図１４に示すような場合には、帰還電流ネット図形１００’ならびに帰還電流ネット図形１０２’と配線幅が拡大された信号ライン１１２の内部データの領域２００との重なりが計算されると（ステップＳ２２６）、重なり図形３００’と重なり図形３０２’とが検出される。
【００６８】
そして、ステップＳ２３０の判断処理により、重なり図形３００’と重なり図形３０２’とのそれぞれについて、信号ライン１１２の内部データの領域２００において連続性があるか否かの判断がなされる。
【００６９】
この際、重なり図形３００’の内部領域と重なり図形３０２’の内部領域とはいずれも、信号ライン１１２の内部データの領域２００と一致していない。このため、重なり図形３００’と重なり図形３０２’とはいずれも、信号ライン１１２の内部データの領域２００内において不連続であり、重なり図形に連続性があるとは判断されず、ステップＳ２３０→ステップＳ２３４と処理が進む。
【００７０】
一方、上記したプリント基板１１０（図４ならびに図５参照）とは異なるタイプのプリント基板１１０−ｔｙｐｅＡ（図８ならびに図９参照）の場合には、ステップＳ２２０において、グランドパターン１２０−ｔｙｐｅＡの領域に対応する帰還電流ネット図形１００−ｔｙｐｅＡとグランドパターン１２２の領域に対応する帰還電流ネット図形１０２−ｔｙｐｅＡと（図１０参照）から構成される帰還電流ネットが確定されている。
【００７１】
その結果、ステップＳ２２６の処理においては、帰還電流ネット図形１００−ｔｙｐｅＡならびに帰還電流ネット図形１０２−ｔｙｐｅＡと信号ライン１１２の内部データの領域２００との重なりが計算され、重なり図形３００−ｔｙｐｅＡと重なり図形３０２−ｔｙｐｅＡとが検出される（図１５参照）。
【００７２】
ここで、プリント基板１１０−ｔｙｐｅＡの場合（図９参照）には、部品１１４と部品１１６とに共通するグランドパターン１２０−ｔｙｐｅＡが同一層である第２層１１０−２に存在している。また、第１層１１０−１の信号ライン１１２から層方向で距離が近いのは、第２層１１０−２のグランドパターン１２０−ｔｙｐｅＡであって第３層１１０−３のグランドパターン１２２ではない。さらに、部品１１４のグランド端子１１４ｂと部品１１６のグランド端子１１６ｂとはいずれも、グランドパターン１２０−ｔｙｐｅＡに接続している。
【００７３】
こうした場合には、ステップＳ２２６において検出された２つの重なり図形（即ち、図１５に示す重なり図形３００−ｔｙｐｅＡと重なり図形３０２−ｔｙｐｅＡ）のうち、グランドパターン１２０−ｔｙｐｅＡに対応する重なり図形３００−ｔｙｐｅＡのみがステップＳ２２８の重なり図形の連続性計算処理の対象となる。つまり、グランドパターン１２２に対応する重なり図形３０２−ｔｙｐｅＡは、ステップＳ２２８の重なり図形の連続性計算処理の対象とはならない。
【００７４】
その結果、ステップＳ２３０の判断処理においては、重なり図形３００−ｔｙｐｅＡのみについて、信号ライン１１２の内部データの領域２００において連続性があるか否かの判断がなされる。
【００７５】
この際、重なり図形３００−ｔｙｐｅＡの内部領域と信号ライン１１２の内部データの領域２００とは一致している。こうした場合には、重なり図形３００−ｔｙｐｅＡは信号ライン１１２の内部データの領域２００内において連続しているので、重なり図形に連続性があると判断されて、ステップＳ２３０→ステップＳ２３２と処理が進む。
【００７６】
つまり、図１２や図１４に示すように重なり図形が２以上検出され、当該検出された２以上の重なり図形がステップＳ２２８の処理の対象とされる場合には、信号ライン１１２の内部データの領域２００内において重なり図形の領域は不連続であり、ステップＳ２３０→ステップＳ２３４と処理が進む。一方、図１５に示すように重なり図形が２以上検出されても、当該検出された２以上の重なり図形のうち１つだけがステップＳ２２８の処理の対象とされる場合には、信号ライン１１２の内部データの領域２００において重なり図形の領域は連続しており、ステップＳ２３０→ステップＳ２３２と処理が進む。
【００７７】
即ち、ステップＳ２３０の処理において、重なり図形に連続性があると判断されるのは、図８ならびに図９に示すプリント基板１１０−ｔｙｐｅＡのような場合、即ち、信号源部品と信号受信部品とに共通するグランドパターンが同一層にあり、ステップＳ２２８の処理において対象とされる重なり図形が１つだけの場合である。
【００７８】
そして、重なり図形に連続性があると判断された場合には、ステップＳ２３２の処理により、信号ライン１１２に沿った最短距離で重なり図形３００−ｔｙｐｅＡの領域内、即ち、信号ライン１１２の内部データの領域２００内を通る帰還電流経路が探索される。そして、信号ライン１１２に接続される部品１１６のグランド端子１１６ｂと部品１１４のグランド端子１１４ｂとを間を結ぶ一連の帰還電流経路７００（図１５ならびに図１６における太線参照）の総延長距離が得られる。以下、この発明の実施の形態の項においては、「ステップＳ２３２の処理により得られる帰還電流経路の総延長距離」を、単に「連続距離値」と適宜に称する。
【００７９】
一方、重なり図形に連続性があるとは判断されなかった場合には、探索領域の確定処理（ステップＳ２３８）において用いる第２配線幅係数の指定値の読み込みを行い（ステップＳ２３６）、読み込んだ第２配線幅係数の指定値を探索領域の確定処理（ステップＳ２３８）へ送る。この第２配線幅係数は、第１配線幅係数の示すエリア内において不連続箇所があった場合に経路探索を行うエリアを指定し、迂回経路の探索の範囲を示すものである。
【００８０】
そして、探索領域の確定処理（ステップＳ２３８）においては、ステップＳ２３４において抽出された不連続箇所に対して第２配線幅係数の指定値の範囲を探索領域として確定する。それから、不連続箇所の迂回経路探索計算処理を行う（ステップＳ２４０）。
【００８１】
この不連続箇所の迂回経路探索計算処理（ステップＳ２４０）の結果から、迂回経路の探索ができたか否かを判断し（ステップＳ２４２）、迂回経路の探索ができたと判断した場合には迂回距離値を取得し（ステップＳ２４６）、一方、迂回経路の探索ができたとは判断されなかった場合には不連続箇所数を取得する（ステップＳ２４８）。
【００８２】
ここで、上記したステップＳ２３８乃至ステップＳ２４８の処理、特に、不連続箇所の迂回経路探索計算処理（ステップＳ２４０）について、図４ならびに図５に示すプリント基板１１０の場合を例にして詳細に説明する。
【００８３】
まず、ステップＳ２３８の処理により、ステップＳ２３４の処理によって抽出された不連続箇所４００と不連続箇所４０２との２箇所に対して、第２配線幅係数の指定値の幅に迂回経路の探索の範囲５００（図１７においてハッチングで示された領域）が確定される。
【００８４】
そして、ステップＳ２４０の処理により、確定された迂回経路の探索の範囲５００内において、不連続箇所４００の不連続点６０１と不連続点６０２との間ならびに不連続箇所４０２の不連続点６０３と不連続点６０４との間で迂回経路の探索を行う。この際、迂回経路は信号ライン１１２に沿った最短距離で探索される（図１８参照）。
【００８５】
ここで、不連続点（６０１〜６０４）は、処理対象配線の内部データの寸断箇所の各箇所、即ち、不連続箇所において、配線レイアウト情報（即ち、信号ライン１１２の配線データ）と近い２点である。
【００８６】
具体的には、処理対象配線の内部データの寸断箇所と配線データとの交点（例えば、不連続点６０３ならびに不連続点６０４）や、処理対象配線の内部データの寸断箇所で配線データに近くかつ先端である点（例えば、不連続点６０２）や、処理対象配線に接続されるグランド端子（不連続点６０１）などが不連続点とされる。
【００８７】
そして、図１８に示す場合には、ステップＳ２４０の処理により、不連続点６０１と不連続点６０２との間において迂回経路８００ａが探索でき、不連続点６０３と不連続点６０４との間において迂回経路８００ｂが探索できるので、ステップＳ２４２→ステップＳ２４６と処理が進む。
【００８８】
ステップＳ２４６の処理においては、不連続点６０１と不連続点６０２との間において探索できた迂回経路８００ａの総延長距離と、不連続点６０３と不連続点６０４との間において探索できた迂回経路８００ｂの総延長距離とが得られる。
【００８９】
さらに、このステップＳ２４６の処理においては、不連続点６０２と不連続点６０３との間において、信号ライン１１２に沿った最短距離で重なり図形３００の領域内、即ち、信号ライン１１２の内部データの領域２００内を通る連続経路８００ｃが探索される。また、不連続点６０４と部品１１４のグランド端子１１４ｂとの間においては、信号ライン１１２に沿った最短距離で重なり図形３０２の領域内、即ち、信号ライン１１２の内部データの領域２００内を通る連続経路８００ｄが探索される（図１９参照）。
【００９０】
その結果、迂回経路８００ａと迂回経路８００ｂとを含む一連の帰還電流経路８００（図１９における太線参照）、即ち、信号ライン１１２に接続される部品１１６のグランド端子１１６ｂと部品１１４のグランド端子１１４ｂとを間を結ぶ迂回経路８００ａと迂回経路８００ｂと連続経路８００ｃと連続経路８００ｄとからなる帰還電流経路８００の総延長距離を得ることができる。以下、この発明の実施の形態の項においては、「迂回経路を含む帰還電流経路の総延長距離」を、単に「迂回距離値」と適宜に称する。
【００９１】
一方、仮に、不連続点６０１と不連続点６０２との間、あるいは、不連続点６０３と不連続点６０４との間のいずれか一方において迂回経路が探索できなかった場合には、ステップＳ２４２→ステップＳ２４８と処理が進む。
【００９２】
例えば、不連続点６０１と不連続点６０２との間においては迂回経路が探索できたものの、不連続点６０３と不連続点６０４との間においては迂回経路が探索できなかった場合には、ステップＳ２４８の処理において不連続点６０３と不連続点６０４との間たる不連続箇所４０２がカウントされ、不連続箇所の総数を示す不連続箇所数は「１」となる。この際、迂回距離値は、迂回経路８００ａと連続経路８００ｃと連続経路８００ｄとからなる帰還電流経路の総延長距離となる。
【００９３】
また、不連続点６０１と不連続点６０２との間ならびに不連続点６０３と不連続点６０４との間のいずれにおいても迂回経路が探索できなかった場合には、ステップＳ２４８の処理において不連続箇所４００と不連続箇所４０２とがカウントされ、不連続箇所の総数を示す不連続箇所数は「２」となる。この際、迂回距離値は、連続経路８００ｃと連続経路８００ｄとからなる帰還電流経路の総延長距離となる。
【００９４】
次に、上記の処理により得られた連続距離値、迂回距離値ならびに不連続箇所数を用いて、後述する準拠度が許容値内であるか否かを判定する許容値の計算処理（ステップＳ２５２）において用いる閾値の読み込みを行い（ステップＳ２５０）、読み込んだ閾値を許容値の計算処理（ステップＳ２５２）へ送る。
【００９５】
ここで、閾値としては、閾値１たる警告設定値（％）と閾値２たる注意設定値（％）との２種類が設定されており、これら２種類の閾値を読み込むものである。
【００９６】
なお、警告設定値（％）と注意設定値（％）との２種類の閾値はそれぞれ、ユーザーが文字入力デバイス２０などを用いて任意の値に設定することができるものである。
【００９７】
上記した許容値の計算処理（ステップＳ２５２）について、図２０を参照しながら詳細に説明する。
【００９８】
まず、許容値の計算処理（ステップＳ２５２）において使用する計算式は、「ネット評価値＝信号線の総配線長／リターン経路探索総配線長−ネット重み」によって定義されるものとする。
【００９９】
また、「ネット評価値×１００［％］」を準拠度（「準拠度」とは、最適帰還電流経路に対する適合率を意味する。）として定義するものである。
【０１００】
ここで、信号線の総配線長とは、計算対象フラグを与えた処理対象配線たる信号線の長さ（総延長距離）である。リターン経路探索総配線長とは、帰還電流経路を探索した距離の総和であり、連続距離値あるいは迂回距離値のいずれかである。
【０１０１】
また、ネットの重みとは、「ネットの重み＝（周波数×スリット数）／ＭＡＸ（周波数×スリット数）×（１／Ｎ）」により定義されるものであり、処理対象配線のネットである対象ネット全体において、帰還電流経路を考慮すべき重要度を示す。
【０１０２】
なお、周波数とは、処理対象配線のネットである対象ネットが有する信号周波数であり、スリット数とは、不連続箇所の総数である。従って、周波数が高くスリット数の大きい場合に、ネットの重みが大きくなる。
【０１０３】
また、「Ｎ」は、１００％満点で結果（準拠度）を算出する上で、１００％のうちどのぐらいの範囲をネット重みで可変させるかの係数であり、Ｎの値が大きいほど準拠度に反映される度合は小さくなる。
【０１０４】
具体的に、Ｎ＝２の場合には１／Ｎ＝１／２となり、５０％の範囲で準拠度が可変し、Ｎ＝５の場合には１／Ｎ＝１／５となり、２０％の範囲で準拠度が可変するようになる。
【０１０５】
また、「ＭＡＸ（周波数×スリット数）」とは、全ての処理対象配線のネットに関する「周波数×スリット数」の値の最大値を意味する。
【０１０６】
そして、ネット評価値とは、この計算装置で実際に探索された対象ネットの帰還電流経路をＥＭＣの点で評価したものである。換言すれば、この計算装置で実際に探索された対象ネットの帰還電流経路とＥＭＣに関する問題が考慮された理想的な帰還電流経路との適合割合を表すものであり、最大値を「１」とする。
【０１０７】
従って、「ネット評価値＝１」のときに、この計算装置で実際に探索された対象ネットの帰還電流経路はＥＭＣに関する問題の発生の可能性が低いものであり、部品評価値が「１」より小さくなればなるほどそのＥＭＣに関する問題の発生の可能性は高くなる。
【０１０８】
なお、上記したスリット数が１以上の場合、即ち、不連続箇所が１つでもあった場合に、上記したネット評価値を算出する「ネット評価値＝信号線の総配線長／リターン経路探索総配線長−ネット重み」という評価式を無視して、「ネット評価値＝０」とするようにしてもよい。
【０１０９】
そして、許容値の計算処理（ステップＳ２５２）においては、準拠度が「警告」に該当するか、「注意」に該当するか、あるいは「合格」に該当するか判定するために、準拠度と閾値との比較処理を行う（図２１参照）。
【０１１０】
ここで、「準拠度（％）＜警告設定値（％）」の場合には「警告範囲」に該当し、「警告設定値（％）≦準拠度（％）＜注意設定値（％）」の場合には「注意範囲」に該当し、「注意設定値（％）≦準拠度（％）」の場合には「許容値内」に該当するものとする。
【０１１１】
次に、上記した比較処理の結果が警告範囲であるか否かを判断し（ステップＳ２５４）、上記した比較処理の結果が警告範囲であると判断された場合には、表示装置１６の画面に信号線を表示する際に強調表示させる強調表示処理（ステップＳ２６０）を行い、上記した比較処理の結果が警告範囲ではないと判断された場合には、上記した比較処理の結果が注意範囲であるか否かを判断する（ステップＳ２５６）。
【０１１２】
さらに、上記した比較処理の結果が注意範囲であると判断された場合には、表示装置１６の画面に信号線を表示する際に強調表示させる強調表示処理（ステップＳ２６０）を行い、上記した比較処理の結果が注意範囲ではないと判断された場合には、上記した比較処理の結果は許容値内にあり合格とする（ステップＳ２５８）。
【０１１３】
そして、強調表示処理（ステップＳ２６０）の処理結果に基づいて、表示装置１６における画面が画面表示される（ステップＳ２６６）。
【０１１４】
ここで、警告設定値ならびに注意設定値の設定と連動して、「警告」、「注意」ならびに「合格」の場合に表示装置１６の画面に表示する際の表示色を任意設定することが可能である。
【０１１５】
例えば、警告設定値を７０％とするとともに警告の表示色を赤色とし、注意設定値を８０％とするとともに注意の表示色を黄色とし、合格の表示色を緑色とした場合には、図２１に示すように、準拠度が５０％の場合には警告が赤色表示（図２１においてハッチングで示したＬｉｎｅ１参照）され、準拠度が７５％の場合には注意が黄色表示（図２１において塗りつぶしで示したＬｉｎｅ２参照）され、準拠度が８５％の場合には注意が緑色表示（図２１において白抜きで示したＬｉｎｅ３参照）される。
【０１１６】
そして、図２２は、許容値の計算処理（ステップＳ２５２）の結果を示す画面表示の表示例であり、各ネット（対象ネットの名称）毎に、ピンｔｏピン（対象配線に接続している信号源部品の端子番号と信号受信部品の端子番号）、ネット長（信号線の総配線長）、リターン経路長（リターン経路探索総配線長であり帰還電流経路を探索した距離の総和）、周波数（対象ネットが有する信号周波数）、スリット数（不連続箇所の総数）、準拠度（最適帰還電流経路に対する適合率）および評価（準拠度の判定結果を「警告」、「注意」あるいは「合格」で表す。）が表示される。
【０１１７】
さらに、改善手法のガイダンスが読み込まれて（ステップＳ２６２）、帰還電流経路の改善手法のガイダンスの処理（ステップＳ２６４）に送られる。
【０１１８】
また、帰還電流経路の改善手法のガイダンスの処理（ステップＳ２６４）には、許容値の計算処理（ステップＳ２５２）の処理結果が送られる。
【０１１９】
そして、帰還電流経路の改善手法のガイダンスの処理（ステップＳ２４６）の結果として、表示装置１６にガイダンスの画面表示が行われる。
【０１２０】
これにより、設計者に設計の変更を促すことができるものであり、設計者はこのガイダンスの表示を確認することにより、容易に設計の変更を行うことができる。このため、プリント基板上に形成される信号線の帰還電流経路の連続性を検証して、不要な迂回経路のないシンプルな帰還電流経路を実現することのできるようになる。
【０１２１】
図２３には、帰還電流経路の改善手法のガイダンスの処理による画面表示の一例が示されている。この図２３に示す例においては、帰還電流経路のルールとしては、クロック配線に代表されるようなＳＩ＆ＥＭＣで重要な配線において、帰還電流経路が適正であるか否かをチェックしている。
【０１２２】
そして、信号線下で電源／ＧＮＤのパターンがスリットにより連続せずに分断しているため、表示装置１６の画面にはガイダンスの表示として、「対策」について「１．対象ネットに適切な帰還電流経路を確保して下さい。２．面にスリットなどは極力設けないで下さい。」とのテキスト表示がなされるとともに、スリットをなくすことを指示する図形表示がなされる。
【０１２３】
また、表示装置１６の画面には、「ルール内容」ならびに「ＳＩ＆ＥＭＣの問題点」も合わせてテキスト表示される。
【０１２４】
なお、図２４ならびに図２５には、表示装置１６の画面に実際の表示される表示例が示されている。
【０１２５】
図２４は、各ルールの設定を行う画面表示の表示例であり、「帰還電流経路」は「Ｚ−１」の項において指定することができる。
【０１２６】
また、「表示色」の項において「警告」、「注意」および「合格」に関する表示色を指定することができ、例えば、「警告」として「赤色」を指定し、「注意」として「黄色」を指定し、「合格」として「緑色」を指定することができる。
【０１２７】
図２５は、各ルール毎に出力された計算結果を示す画面表示の表示例であり、「Ｚ−１」の項の「帰還電流経路」に関しては、「警告」が「２」となり、「注意」が「１」となり、「合格」が「３」となっている。
【０１２８】
また、図４ならびに図５に示したプリント基板１１０とは異なるタイプのプリント基板１１０−ｔｙｐｅＢが図２６ならびに図２７に示されている。
【０１２９】
このプリント基板１１０−ｔｙｐｅＢと上記したプリント基板１１０とは、プリント基板１１０−ｔｙｐｅＢが同層シールドガード１３０，１３２を備えている点において、両者は互いに異なっている。
【０１３０】
即ち、このプリント基板１１０−ｔｙｐｅＢは、第１層１１０−１の信号ライン１１２に沿って第１層１１０−１に配設された同層シールドガード１３０と同層シールドガード１３２とを備えている。
【０１３１】
これら同層シールドガード１３０ならびに同層シールドガード１３２は、信号ライン１１２に対して漏れ磁束などによるノイズ発生を、グランドなどの安定電位にてシールドするためのものであり、信号ライン１１２が配線されている第１層と同一の層のグランド配線である。
【０１３２】
こうした同層シールドガード１３０，１３２を備えたプリント基板１１０−ｔｙｐｅＢの場合には、同層シールドガード１３０，１３２が帰還電流経路の探索範囲として優先されるようにしてもよい。即ち、同層シールドガード１３０が位置している重なり図形３００の領域内においては、重なり図形３００の領域内で帰還電流経路が探索されるのではなく、同層シールドガード１３０に沿って帰還電流経路の探索がなされるようにしてもよい。
【０１３３】
その結果、プリント基板１１０−ｔｙｐｅＢの場合に探索された帰還電流経路９００Ｂは、図２８ならびに図２９おいて太線で示すように、信号ライン１１２の内部データの領域２００において、グランドパターン１２０が形成された第２層１１０−２（シールドプレーン）を通らずに、同層シールドガード１３０を通るようになる。
【０１３４】
また、図４ならびに図５に示したプリント基板１１０とは異なるタイプのプリント基板１１０−ｔｙｐｅＣが図３０ならびに図３１には示されている。
【０１３５】
このプリント基板１１０−ｔｙｐｅＣと上記したプリント基板１１０とは、プリント基板１１０の信号ライン１１２が第１層１１０−１にのみ配線されているのに対して、プリント基板１１０−ｔｙｐｅＣの信号ライン１１２−ｔｙｐｅＣが多層にわたって配線されている点において、両者は互いに異なっている。
【０１３６】
即ち、このプリント基板１１０−ｔｙｐｅＣにおいては、第１層１１０−１に配置された部品１１６と第４層１１０−４に配置された部品１１４とをつなぐ信号ライン１１２−ｔｙｐｅＣは、第１層１１０−１から第２層１１０−２ならびに第３層１１０−３を経て第４層１１０−４までの４層にわたって配線されている。
【０１３７】
このプリント基板１１０−ｔｙｐｅＣのように、ネットが単一の層ではなく複数の層にわたって移動するような場合には、信号ラインが層間移動するのに伴って帰還電流経路の層も移動するようにしてもよい（図３２参照）。
【０１３８】
即ち、探索された帰還電流経路９００Ｃは、図３３ならびに図３４において太線で示すように、対象ネットのビアＶＩから最も近くに位置するビアＩＩを経由して、第２層１１０−２のグランドパターン１２０−ｔｙｐｅＣから第３層１１０−３のグランドパターン１２２−ｔｙｐｅＣに至るようになる。これにより、帰還電流経路９００Ｃは、多層にわたる信号ライン１１２−ｔｙｐｅＣに沿ったものとなる。
【０１３９】
なお、上記した実施の形態は、以下に示す（１）〜（５）のように変形してもよい。
【０１４０】
（１）上記した実施の形態においては、改善手法のガイダンスの処理（ステップＳ２６４）において、テキスト表示と図形表示との双方を行うようにしたが、これに限られることなしに、テキスト表示と図形表示とのいずれか一方のみを行うようにしてもよい。
【０１４１】
（２）上記した実施の形態においては、改善手法のガイダンスの処理（ステップＳ２６４）において、改善手法のガイダンスを表示することにより、設計者に設計の変更を促すようにしたが、これに限られることなしに、自動的に設計変更を行うようにして、その変更内容を表示するようにしてもよい。
【０１４２】
（３）上記した実施の形態においては、配線幅が拡大された配線の内部データとプリント基板の各層の帰還電流ネット図形との重なりの計算処理（ステップＳ２２６）が、プリント基板の各層の帰還電流ネット図形の全てを対象として行われるようになされている。
【０１４３】
つまり、部品が配置され配線がなされる層（例えば、図５に示すプリント基板１１０の第１層１１０−１）の断面上下１層のように隣接する層（例えば、図５に示すプリント基板１１０の第２層１１０−２）のみを処理対象とするのではなく、断面上下２層以上の隣接しない層（例えば、図５に示すプリント基板１１０の第３層１１０−３）についても処理対象とすることができる。
【０１４４】
このため、本発明による計算装置は、層構成が多層化し複雑化したプリント基板の作成に伴う開発費や製造費などのコストの低減を図りながら、ＥＭＣに関する問題の発生を抑制することができ、ＥＭＣの点で障害が起こらないようにする指標やガイダンスを表示することのできる。
【０１４５】
また、処理対象とする層の数をユーザーが文字入力デバイス２０などを用いて任意の値に設定することができるようにしてもよい。つまり、対象とする層数として「１」が設定された場合には断面上下１層を処理対象とし、対象とする層数として「２」が設定された場合には断面上下２層を対象とするようにしてもよい。このようにするとプログラムの高速性を上げることができる。
【０１４６】
具体的には、図４ならびに図５に示すタイプのプリント基板１１０の場合に、対象とする層数として「１」が設定されると、ステップＳ２２６の処理により、配線幅が拡大された信号ライン１１２の内部データの領域２００と帰還電流ネット図形１００との重なりは計算されて重なり図形３００（図１２参照）は検出されるが、信号ライン１１２の内部データの領域２００と帰還電流ネット図形１０２との重なりは計算されずに重なり図形３０２（図１２参照）は検出されなくなる。
【０１４７】
さらにまた、連続距離値や迂回距離値の算出に際しては、ビアの長さ、即ち、プリント基板の断面方向におけるビアの全長を、連続距離値や迂回距離値に含めるようにしてもよいし、あるいは、含めなくてもよい。なお、ビアの長さを連続距離値や迂回距離値に含める場合には、ビアの長さをグランドパターンまでの距離としたり、あるいは、プリント基板全体の厚みとしてもよい。
【０１４８】
具体的には、図１５ならびに図１６に示した一連の帰還電流経路７００の連続距離値は、ビアの長さを含めない場合には、図１５において太線で示した帰還電流経路７００、即ち、プリント基板の表面に投影された帰還電流経路の総延長距離が連続距離値となる。一方、ビアの長さを含める場合には、図１６において太線で示した帰還電流経路７００、即ち、プリント基板の断面に投影された帰還電流経路の総延長距離が連続距離値となる。
【０１４９】
（４）上記した実施の形態において、第１配線幅係数の指定値内、即ち、信号ライン１１２の内部データの領域２００内に、対象配線に対して同一層のグランド配線（例えば、上記した同層シールドガード１３０，１３２）と、対象配線の層とは異なる層に形成されたグランドパターン（例えば、上記したグランドパターン１２０，１２２）とが存在する場合（図３５参照）には、対象配線から同一層のグランド配線までの距離と、対象配線からグランドパターンの形成されている層までの距離（即ち、層の厚み）とを比較して、短い方を優先して帰還電流経路の探索を行うようにしてもよい。
【０１５０】
また、第１配線幅係数の指定値内の対象配線の層の上下２層において、帰還電流ネット図形と信号ライン１１２の内部データの領域２００との重なり（即ち、重なり図形）が多数検出された場合においても、対象配線からより近い層を優先して帰還電流経路の探索を行うようにしてもよい。
【０１５１】
ただし、こうして対象配線から層方向で距離が近い方を優先的して帰還電流経路を探索するようにしても、結果的に探索する距離が長くなってしまうような場合には、対象配線から層方向で距離が遠い方を選択することが好ましい。
【０１５２】
（５）上記した実施の形態ならびに上記した（１）〜（４）に示す変形例は、適宜に組み合わせるようにしてもよい。
【０１５３】
【発明の効果】
本発明は、以上説明したように構成されているので、プリント基板の作成に伴う開発費や製造費などのコストの低減を図りながら、ＥＭＣに関する問題の発生を抑制することができるようになるという優れた効果を奏する。
【０１５４】
また、本発明は、以上説明したように構成されているので、ＥＭＣの点で障害が起こらないようにする指標やガイダンスを表示することのできるようになるという優れた効果を奏する。
【図面の簡単な説明】
【図１】本発明によるプリント基板における帰還電流経路の計算装置の実施の形態の一例のシステム構成を表すブロック構成図である。
【図２】本発明によるプリント基板における帰還電流経路の計算装置によって実行される処理の内容を示すフローチャートである。
【図３】本発明によるプリント基板における帰還電流経路の計算装置によって実行される処理の内容を示すフローチャートである。
【図４】本発明によるプリント基板における帰還電流経路の計算装置によって実行される処理の説明のためのプリント基板の一例を示す説明図である。
【図５】図４に示すプリント基板の断面方向における説明図である。
【図６】帰還電流に関する説明図である。
【図７】帰還電流ネット図形に関する説明図である。
【図８】プリント基板の他の例を示す説明図である。
【図９】図８に示すプリント基板の断面方向における説明図である。
【図１０】図８ならびに図９に示すプリント基板の帰還電流ネット図形に関する説明図である。
【図１１】配線幅が拡大された信号ラインの内部データの領域に関する説明図である。
【図１２】重なり図形に関する説明図である。
【図１３】不連続箇所に関する説明図である。
【図１４】重なり図形の他の例を示す説明図である。
【図１５】重なり図形が連続する場合に探索された帰還電流経路を示す説明図である。
【図１６】図１５に示す帰還電流経路のプリント基板の断面方向における説明図である。
【図１７】迂回経路の探索の範囲に関する説明図である。
【図１８】迂回経路に関する説明図である。
【図１９】迂回経路を含む帰還電流経路を示す説明図である。
【図２０】許容値の計算処理に関する説明図である。
【図２１】閾値ならびに許容値に関する説明図である。
【図２２】許容値の計算結果を示す画面表示の表示例である。
【図２３】帰還電流経路の改善手法のガイダンスの処理による画面表示の一例を示す説明図である。
【図２４】各ルールの設定を行う画面表示の表示例である。
【図２５】各ルール毎の計算結果を示す画面表示の表示例である。
【図２６】同層シールドガードを備えたプリント基板の一例を示す説明図である。
【図２７】図２６に示すプリント基板の断面方向における説明図である。
【図２８】図２６に示す場合に探索された帰還電流経路を示す説明図である。
【図２９】図２８に示す帰還電流経路のプリント基板の断面方向における説明図である。
【図３０】多層にわたる配線を備えたプリント基板の一例を示す説明図である。
【図３１】図３０に示すプリント基板の断面方向における説明図である。
【図３２】プリント基板の断面方向における帰還電流経路に関する説明図である。
【図３３】図３０に示す場合に探索された帰還電流経路を示す説明図である。
【図３４】図３３に示す帰還電流経路のプリント基板の断面方向における説明図である。
【図３５】同一層のグランド配線と異なる層のグランドパターンとに関するプリント基板の断面方向の説明図である。
【符号の説明】
１０ 中央処理装置（ＣＰＵ）
１２ バス
１４ 内部記憶装置
１６ 表示装置
１８ ポインティングデバイス
２０ 文字入力デバイス
２２ 外部記憶装置
１１０ プリント基板
１１０−１ 第１層
１１０−２ 第２層
１１０−３ 第３層
１１０−４ 第４層
１１２ 信号ライン
１１４，１１６ 部品
１１４ａ，１１６ａ 端子
１１４ｂ，１１６ｂ グランド端子
１２０，１２２ グランドパターン
１３０，１３２ 同層シールドガード
１００，１０２，１００’，１０２’ 帰還電流ネット図形
２００ 信号ラインの内部データの領域
３００，３０２，３００’，３０２’ 重なり図形
４００，４０２ 不連続箇所
５００ 迂回経路の探索の範囲
６０１，６０２，６０３，６０４ 不連続点
７００，８００，９００Ｂ，９００Ｃ 帰還電流経路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for calculating a feedback current path in a printed circuit board, an apparatus therefor, a computer-readable recording medium, and a program, and more particularly, suitable for use as an EMC (electromagnetic compatibility) countermeasure in a printed circuit board. TECHNICAL FIELD The present invention relates to a method for calculating a feedback current path in a simple printed circuit board, an apparatus thereof, a computer-readable recording medium, and a program, and in particular, a feedback current in a printed circuit board suitable for realizing a feedback current path in consideration of EMC The present invention relates to a route calculation method, an apparatus thereof, a computer-readable recording medium, and a program.
[0002]
In this specification, the “feedback current path” means a path through which a feedback current of a signal line wired to the printed circuit board flows.
[0003]
[Prior art]
Conventionally, when designing the placement and wiring of signal lines on a printed circuit board in designing a printed circuit board, the placement and wiring of each signal line is often determined only from the viewpoint of wiring efficiency and mounting density. The layout and wiring of the lines were determined without much consideration of electrical effects.
[0004]
For this reason, in the printed circuit board in which the arrangement and wiring of the signal lines are determined as described above, a problem often occurs in terms of EMC.
[0005]
In other words, in the design of the printed circuit board, when the arrangement and wiring of the signal lines are determined without considering the electrical influence, the pattern of the power supply / GND (ground) pattern formed on the printed circuit board under the wiring of the signal lines. Due to the slit, there may be a portion where the power supply / GND pattern is divided without being continuous.
[0006]
In such a case, depending on the structure of the feedback current path through which the feedback current of the signal line flows, an unintended unnecessary slot antenna may be formed due to the physical structure of the substrate. In some respects, the problem may be increased.
[0007]
In addition, when the feedback current cannot flow along the signal line and the detour distance of the feedback current path becomes long, an unnecessary detour path of the feedback current path is generated on the printed circuit board. As a result, the entire printed circuit board was exacerbated in terms of EMC.
[0008]
For this reason, the feedback current path of the signal line formed on the printed circuit board has no unnecessary detour path and needs to be simplified.
[0009]
By the way, in the related art, there has been a problem that the above-described problems related to EMC cannot be understood unless a printed circuit board is actually created.
[0010]
Therefore, in the past, when a problem occurs in EMC after the printed circuit board is created, it is necessary to repeat the design as many times as necessary until the problem is solved, which increases costs such as development costs and manufacturing costs. There was a problem that.
[0011]
[Problems to be solved by the invention]
The present invention has been made in view of the problems of the conventional techniques as described above, and its object is to reduce costs such as development costs and manufacturing costs associated with the production of printed circuit boards. An object of the present invention is to provide a method for calculating a feedback current path in a printed circuit board, an apparatus thereof, a computer-readable recording medium, and a program capable of suppressing the occurrence of problems relating to EMC.
[0012]
Further, the object of the present invention is to provide a calculation method of a feedback current path in a printed circuit board which can display an index and guidance for preventing a failure in terms of EMC, its apparatus, and computer-readable A non-transitory recording medium and program are provided.
[0013]
[Means for Solving the Problems]
In order to achieve the above object, a method for calculating a feedback current path in a printed circuit board according to the present invention, an apparatus therefor, a computer-readable recording medium, and a program can be obtained by performing a calculation process using only printed circuit board design data. The occurrence of problems related to EMC can be suppressed while the costs such as development costs and manufacturing costs associated with the production of printed circuit boards are reduced.
[0014]
By using the method for calculating the feedback current path in the printed circuit board according to the present invention, the apparatus, the computer-readable recording medium, and the program, the feedback current path in the printed circuit board can be simplified without an unnecessary bypass path. Unnecessary unnecessary slot antennas can be prevented from being formed on the substrate, and the occurrence of problems relating to EMC can be reliably suppressed.
[0015]
Further, by using the calculation method of the feedback current path in the printed circuit board according to the present invention, the apparatus, the computer-readable recording medium, and the program, an unnecessary detour path of the feedback current path becomes a noise source generated on the printed circuit board. Since this is not the case, the problem with respect to EMC of the entire printed circuit board is not worsened.
[0016]
Here, the invention described in claim 1 of the present invention is Magnification means, detection means, search means, calculation means, and display means Calculate the feedback current path of the signal line wired to the printed circuit board Of the calculation device of the feedback current path in the printed circuit board In the calculation method of the feedback current path in the printed circuit board, The expansion means The first line width of the signal line is increased by the first wiring width coefficient. Step When, The detection means The first Step A second region for detecting an overlapping region in which a signal line region whose line width has been expanded by the above and a ground region common to a signal source component and a signal receiving component connected to the signal line overlap. Step And the second Step The overlap area detected by Step If the line width is continuous in the signal line area expanded by Search means The first Step To search for a feedback current path that passes through the signal line area whose line width has been expanded by Step When, The above calculation means The third Step Calculating a matching ratio between the feedback current path searched for by the above and a predetermined condition; Step It is made to have.
[0017]
Moreover, invention of Claim 2 among this invention is the following. Magnification means, detection means, search means, calculation means, and display means Calculate the feedback current path of the signal line wired to the printed circuit board Of the calculation device of the feedback current path in the printed circuit board In the calculation method of the feedback current path in the printed circuit board, The expansion means The first line width of the signal line is increased by the first wiring width coefficient. Step When, The detection means The first Step A second region for detecting an overlapping region in which a signal line region whose line width has been expanded by the above and a ground region common to a signal source component and a signal receiving component connected to the signal line overlap. Step And the second Step The overlap area detected by Step If the line width is discontinuous in the region of the signal line expanded by The search means In the discontinuous portion, a detour is made within a range of a second wiring width coefficient larger than the first wiring width coefficient, and the first Step To search for a feedback current path that passes through the region of the signal line whose line width has been expanded by Step When, The above calculation means The third Step Calculating a matching ratio between the feedback current path searched for by the above and a predetermined condition; Step It is made to have.
[0018]
The invention according to claim 3 of the present invention is the invention according to any one of claims 1 and 2, further comprising: The display means 4th above Step Display guidance according to the calculation result of Step It is made to have.
[0019]
According to a fourth aspect of the present invention, in the calculation device for the feedback current path in the printed circuit board for calculating the feedback current path of the signal line wired to the printed circuit board, the line width of the signal line is the first. An overlapping means for expanding by a wiring width coefficient, an overlap of a signal line area whose line width is expanded by the expanding means, and a common ground area for a signal source component and a signal receiving component connected to the signal line When the detection means for detecting the area and the overlapping area detected by the detection means are continuous in the area of the signal line whose line width is enlarged by the enlargement means, the line width is enlarged by the enlargement means. A search means for searching for a feedback current path passing through the area of the signal line, and a calculation means for calculating a matching ratio between the feedback current path searched by the search means and a predetermined condition. It is intended.
[0020]
According to a fifth aspect of the present invention, in the calculation device for the feedback current path in the printed circuit board for calculating the feedback current path of the signal line wired on the printed circuit board, the line width of the signal line is set to the first. An overlapping means for expanding by a wiring width coefficient, an overlap of a signal line area whose line width is expanded by the expanding means, and a common ground area for a signal source component and a signal receiving component connected to the signal line A detecting means for detecting an area; and an overlapping area detected by the detecting means is discontinuous in a signal line area whose line width is enlarged by the enlarging means. Search means for making a detour within a range of a second wiring width coefficient larger than one wiring width coefficient and searching for a feedback current path passing through a signal line area whose line width is expanded by the expansion means; and the search means Is obtained so as to have a calculation means for calculating the adaptation rate of more searched feedback current path and a predetermined condition.
[0021]
Moreover, the invention according to claim 6 of the present invention is the invention according to any one of claims 4 or 5 of the present invention, and further provides guidance according to the calculation result of the calculation means. Display means for displaying.
[0022]
The invention according to claim 7 of the present invention is a computer-readable recording medium recording a program for causing a computer to execute calculation of a feedback current path of a signal line wired to a printed circuit board. A first process for expanding a line width of a signal line by a first wiring width coefficient; a signal line area whose line width is expanded by the first process; a signal source component connected to the signal line; and a signal A second process for detecting an overlapping area where a common ground area overlaps with a receiving component, and an overlapping area detected by the second process is a signal line area whose line width has been expanded by the first process. A third process for searching for a feedback current path that passes through the signal line area whose line width has been expanded by the first process, and a feedback searched by the third process. Current path and A fourth process for calculating the compliance ratio between the constant conditions, is obtained by a computer-readable recording medium storing a program to be executed by a computer.
[0023]
The invention according to claim 8 of the present invention is a computer-readable recording medium recording a program for causing a computer to execute calculation of a feedback current path of a signal line wired to a printed circuit board. A first process for expanding a line width of a signal line by a first wiring width coefficient; a signal line area whose line width is expanded by the first process; a signal source component connected to the signal line; and a signal A second process for detecting an overlapping area where a common ground area overlaps with a receiving component, and an overlapping area detected by the second process is a signal line area whose line width has been expanded by the first process. When the signal is discontinuous, the signal is detoured in the range of the second wiring width coefficient larger than the first wiring width coefficient in the discontinuous portion, and the line width is expanded by the first processing. Line area For causing the computer to execute a third process for searching for a feedback current path that passes through and a fourth process for calculating a matching ratio between the feedback current path searched for by the third process and a predetermined condition. This is a computer-readable recording medium on which the program is recorded.
[0024]
The invention according to claim 9 of the present invention is a computer-readable recording medium storing a program to be executed by the computer according to any one of claims 7 and 8, The process of displaying guidance according to the calculation result of the fourth process is a computer-readable recording medium on which a program for causing a computer to execute is recorded.
[0025]
The invention according to claim 10 of the present invention is a program used for a feedback current path calculation device in a printed circuit board for calculating a feedback current path of a signal line wired to the printed circuit board, wherein the computer is Common to the enlargement means for expanding the line width of the signal line by the first wiring width coefficient, the signal line area whose line width is enlarged by the enlargement means, and the signal source component and the signal reception component connected to the signal line Detecting means for detecting an overlapping area overlapping with the ground area, and when the overlapping area detected by the detecting means is continuous in the area of the signal line whose line width is enlarged by the enlarging means, the enlarging means The search means for searching for the feedback current path passing through the signal line area whose line width has been expanded by the above, and the ratio of the feedback current path searched by the search means and the predetermined condition is calculated. That calculating means, in which a program for functioning as a.
[0026]
The invention according to claim 11 of the present invention is a program used in a calculation device for a feedback current path in a printed circuit board for calculating a feedback current path of a signal line wired to the printed circuit board, Common to the enlargement means for expanding the line width of the signal line by the first wiring width coefficient, the signal line area whose line width is enlarged by the enlargement means, and the signal source component and the signal reception component connected to the signal line Detecting means for detecting an overlapping area that overlaps with the ground area, and when the overlapping area detected by the detecting means is discontinuous in the area of the signal line whose line width is enlarged by the enlarging means, In such a portion, a return current path that bypasses within the range of the second wiring width coefficient larger than the first wiring width coefficient and passes through the signal line area whose line width is expanded by the expansion means is provided. Search searching means, in which a program for functioning as a calculating means, for calculating a suitability ratio between searched feedback current path and a predetermined condition by said searching means.
[0027]
The invention according to claim 12 of the present invention is the program according to any one of claims 10 or 11, and further displays a guidance according to a calculation result of the calculation means in the computer. This is a program for functioning as display means.
[0028]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, an example of an embodiment of a method and apparatus for calculating a feedback current path in a printed circuit board according to the present invention will be described in detail with reference to the accompanying drawings.
[0029]
FIG. 1 is a block diagram showing a system configuration of an example of an embodiment of a calculation device for a feedback current path in a printed circuit board according to the present invention.
[0030]
That is, the calculation device for the feedback current path in the printed circuit board according to the present invention (hereinafter simply referred to as “calculation device”) is configured to control the overall operation using the central processing unit (CPU) 10. ing.
[0031]
The CPU 10 has a random access via the bus 12 including a read-only memory (ROM) for storing a program for controlling the CPU 10 and various information described later, a storage area used as a working area for the CPU 10, and the like. An internal storage device 14 composed of a memory (RAM), a display device 16 having a screen such as a CRT or a liquid crystal panel for performing various displays based on the control of the CPU 10, and an arbitrary on the screen of the display device 16 A pointing device 18 such as a mouse for designating a position, a character input device 20 such as a keyboard for inputting an arbitrary character, and various information can be stored under the control of the CPU 10, and various stored information is read out. Hard disk that can be transferred to the internal storage device 14 And an external storage device 22 is connected.
[0032]
As described above, the external storage device 22 stores various types of information, but as information related to the implementation of the present invention, layout design data as design data of a printed circuit board is stored.
[0033]
Here, the layout design data is composed of component information, which is information relating to various components, wiring information indicating the wiring state between various components, an allowable value described later, and a threshold specified value described later.
[0034]
Further, the component information includes arrangement position information indicating the arrangement position of the component, and terminal information that is information related to the terminal of the component.
[0035]
On the other hand, the wiring information includes wiring layout information indicating the layout position of the wiring, a calculation target flag that is a designation flag that specifies a signal line that is set for the signal line that calculates the feedback current path and calculates the feedback current path, and It is included.
[0036]
In the above configuration, the contents of the processing executed by the calculation apparatus will be described with reference to the flowcharts shown in FIGS. 2 and 3 and FIGS.
[0037]
In this calculation apparatus, a user can input a desired instruction by operating the pointing device 18 or the character input device 20.
[0038]
When the user operates the pointing device 18 or the character input device 20 to instruct to read layout design data from the external storage device 22, the layout design data is read from the external storage device 22 and transferred to the internal storage device 14. Is done.
[0039]
Then, the CPU 10 reads predetermined information from the layout design data transferred to and stored in the internal storage device 14, and simultaneously executes the processes described below in parallel by time sharing.
[0040]
That is, the CPU 10 reads the wiring information from the layout design data (step S202), acquires the wiring layout information from the wiring information (step S204), and acquires the calculation target flag from the wiring information (step S206).
[0041]
On the other hand, the CPU 10 reads the component information from the layout design data (step S208), acquires the arrangement position information from the component information (step S210), and acquires the terminal information (step S212) from the component information.
[0042]
Then, the signal line designated by the calculation target flag is determined as the processing target wiring (step S214), and the components connected to the processing target wiring are determined based on the arrangement position information and the terminal information delivered from step S210 and step S212. The terminal is determined (step S216).
[0043]
Then, based on the wiring layout information, a ground net extraction process common to the target components is performed (step S218), and a feedback current net determination process is performed (step S220).
[0044]
Here, the processing of steps S202 to S220 described above, in particular, the ground net extraction processing (step S218) and the feedback current net determination processing (step S220) will be described in detail with reference to FIG. 4 and FIG. .
[0045]
4 and 5 show an example of a printed circuit board for explanation. The printed circuit board 110 is formed with a first layer 110-1 on which components are arranged and wired, and a ground pattern 120 is formed. The second layer 110-2 and the third layer 110-3 on which the ground pattern 122 is formed.
[0046]
With respect to such a printed circuit board 110, the signal line 112 of the first layer 110-1 is designated and determined by the calculation target flag as a signal line to be processed by the calculation target flag. Then, the component 114 and the component 116 connected to the signal line 112 are determined by the process of step S216.
[0047]
Here, the component 114 is a signal source component, which is connected to the signal line 112 through a terminal 114a and connected to the ground pattern 122 through a ground terminal 114b. The component 116 is a signal receiving component, and is connected to the signal line 112 through a terminal 116a and connected to the ground pattern 120 through a ground terminal 116b. In such a case, the feedback current of the signal line 112 connecting the component 114 and the component 116 (see the broken line arrow in FIG. 6) is the same as the ground pattern 120 and the ground pattern 122. Flowing through the net.
[0048]
For this reason, in the ground net extraction process in step S218, the ground net corresponding to the ground pattern 120 and the ground pattern 122 is extracted as a common ground net for the component 114 and the component 116.
[0049]
Then, as shown in FIG. 6, the extracted ground net is a net through which the feedback current of the signal line 112 that connects the component 114 and the component 116 flows, that is, a determination process of the feedback current net as a feedback current net (step S220). Determined.
[0050]
Therefore, as shown in FIG. 7, the confirmed feedback current net includes the feedback current net figure 100 corresponding to the area of the ground pattern 120 of the second layer 110-2 and the area of the ground pattern 122 of the third layer 110-3. And a feedback current net figure 102 corresponding to.
[0051]
On the other hand, in FIG. 8 and FIG. 9, a printed board 110-typeA of a type different from the printed board 110 shown in FIG. 4 and FIG. 5 is shown. The printed circuit board 110-typeA and the printed circuit board 110 described above are different in the area of the ground pattern formed in the second layer 110-2.
[0052]
That is, the area of the ground pattern 120-typeA formed on the second layer 110-2 of the printed board 110-typeA is compared with the area of the ground pattern 120 formed on the second layer 110-2 of the printed board 110. wide.
[0053]
Here, as described above, the feedback current of the signal line 112 that connects the component 114 and the component 116 (see the broken line arrow in FIG. 6) is the same as the ground pattern 120 -typeA. It will flow through the net.
[0054]
In the case of the printed circuit board 110-type A, in the ground net extraction processing in step S218, the ground corresponding to the ground pattern 120-type A and the ground pattern 122 is used as a common ground net for the component 114 and the component 116. A net is extracted.
[0055]
The extracted ground net is determined as a feedback current net in step S220. Therefore, the feedback current net determined in the case of the printed circuit board 110-typeA is a feedback current net figure 100-typeA corresponding to the area of the ground pattern 120-typeA of the second layer 110-2, as shown in FIG. The feedback current net figure 102-typeA corresponding to the area of the ground pattern 122 of the third layer 110-3.
[0056]
Further, the designated value of the first wiring width coefficient used in the process of expanding the wiring width of the target wiring (step S224) is read (step S222), and the designated value of the read first wiring width coefficient is used as the wiring width of the target wiring. Is sent to the process of enlarging (step S224). The first wiring width coefficient designates an area where the feedback current flows most along the signal line, and indicates a range through which the feedback current path passes.
[0057]
In the process of expanding the wiring width of the target wiring (step S224), the wiring width of the processing target wiring is increased by the designated value of the first wiring width coefficient. At this time, the larger the specified value of the first wiring width coefficient, the thicker the target wiring.
[0058]
The overlap calculation processing (step S226) between the internal data of the wiring whose wiring width is expanded in this way and the feedback current net pattern of each layer of the printed circuit board is performed, and then the continuation of the overlapping graphic detected by the overlap calculation processing is performed. A sex calculation process is performed (step S228).
[0059]
Then, it is determined from the result of the continuity calculation process (step S228) of the overlapping figure whether or not the overlapping figure has continuity (step S230). A distance value is acquired (step S232). On the other hand, if it is not determined that the overlapping graphic has continuity, a discontinuous portion of the overlapping graphic is extracted (step S234).
[0060]
Here, the processing in steps S222 to S234 described above, in particular, the overlapping figure continuity calculation processing (step S228) will be described in detail by taking the case of the printed circuit board 110 shown in FIGS. 4 and 5 as an example.
[0061]
First, by the process of step S224, the wiring width of the signal line 112, which is the processing target wiring of the printed circuit board 110, is enlarged by the designated value of the first wiring width coefficient (see FIG. 11). Thus, the overlap between the internal data area 200 (the area shown by hatching in FIG. 11) of the signal line 112 whose wiring width is expanded and the feedback current net graphic 100 and the feedback current net graphic 102 is calculated (step S226). .
[0062]
As a result of such calculation processing, an overlapping graphic 300 corresponding to an area where the internal data area 200 of the signal line 112 and the feedback current net graphic 100 overlap, and an internal data area 200 of the signal line 112 and the feedback current net graphic 102 are obtained. An overlapping figure 302 corresponding to the overlapping area is detected. In FIG. 12, the internal area of the overlapping graphic 300 and the overlapping graphic 302 is indicated by shading.
[0063]
Then, through the process of step S230, it is determined whether or not there is continuity in the internal data area 200 of the signal line 112 for each of the overlapping graphic 300 and the overlapping graphic 302.
[0064]
At this time, in the case shown in FIG. 12, neither the detected internal area of the overlapping graphic 300 nor the internal area of the overlapping graphic 302 coincides with the internal data area 200 of the signal line 112. In such a case, the overlapping graphic 300 and the overlapping graphic 302 are both discontinuous in the internal data area 200 of the signal line 112, and it is not determined that the overlapping graphic has continuity, and step S230 → step Processing proceeds to S234.
[0065]
By the process of step S234, in the area indicated by the first wiring width coefficient, that is, in the internal data area 200 of the signal line 112, the feedback current net composed of the feedback current net graphic 100 and the feedback current net graphic 102 is changed. On the other hand, the portion where the continuity is cut is extracted as a discontinuous portion that is a cut portion of the internal data. Specifically, the discontinuous portion 400 in the vicinity of the component 116 in the internal data area 200 of the signal line 112 and the discontinuous portion 402 in the vicinity where the feedback current net graphic 100 and the feedback current net graphic 102 are adjacent to each other. Are extracted (see FIG. 13).
[0066]
Here, FIG. 14 shows a case where the feedback current net graphic 100 is a feedback current net graphic 100 ′ and the feedback current net graphic 102 is a feedback current net graphic 102 ′.
[0067]
In the case shown in FIG. 14, the overlap between the feedback current net graphic 100 ′ and the feedback current net graphic 102 ′ and the internal data area 200 of the signal line 112 whose wiring width is expanded is calculated (step S226). ), An overlapping figure 300 ′ and an overlapping figure 302 ′ are detected.
[0068]
Then, whether or not there is continuity in the internal data area 200 of the signal line 112 for each of the overlapping figure 300 ′ and the overlapping figure 302 ′ by the determination process in step S230. of Judgment is made.
[0069]
At this time, neither the internal area of the overlapping graphic 300 ′ nor the internal area of the overlapping graphic 302 ′ coincides with the internal data area 200 of the signal line 112. For this reason, both the overlapping figure 300 ′ and the overlapping figure 302 ′ are discontinuous in the internal data area 200 of the signal line 112, and it is not determined that the overlapping figure has continuity, and step S230 → step Processing proceeds to S234.
[0070]
On the other hand, in the case of a printed board 110-typeA (see FIGS. 8 and 9) of a type different from the above-described printed board 110 (see FIGS. 4 and 5), in step S220, a region of the ground pattern 120-typeA is formed. A feedback current net composed of a corresponding feedback current net graphic 100-typeA and a feedback current net graphic 102-typeA corresponding to the area of the ground pattern 122 (see FIG. 10) is determined.
[0071]
As a result, in the process of step S226, the overlap between the feedback current net figure 100-typeA and the feedback current net figure 102-typeA and the internal data area 200 of the signal line 112 is calculated, and the overlap figure 300-typeA and the overlap figure are calculated. 302-type A is detected (see FIG. 15).
[0072]
Here, in the case of the printed circuit board 110-type A (see FIG. 9), the ground pattern 120-type A common to the component 114 and the component 116 exists in the second layer 110-2 which is the same layer. Further, the distance from the signal line 112 of the first layer 110-1 in the layer direction is the ground pattern 120-typeA of the second layer 110-2, not the ground pattern 122 of the third layer 110-3. Further, the ground terminal 114b of the component 114 and the ground terminal 116b of the component 116 are both connected to the ground pattern 120-typeA.
[0073]
In such a case, of the two overlapping figures detected in step S226 (that is, the overlapping figure 300-typeA and the overlapping figure 302-typeA shown in FIG. 15), the overlapping figure 300-typeA corresponding to the ground pattern 120-typeA. Only the overlapping graphic continuity calculation process in step S228 is performed. That is, the overlapping figure 302-typeA corresponding to the ground pattern 122 is not a target of the overlapping figure continuity calculation processing in step S228.
[0074]
As a result, in the determination process of step S230, it is determined whether or not there is continuity in the internal data area 200 of the signal line 112 only for the overlapping graphic 300-typeA.
[0075]
At this time, the internal area of the overlapped graphic 300-typeA and the internal data area 200 of the signal line 112 coincide with each other. In such a case, since the overlapping graphic 300-typeA is continuous in the internal data area 200 of the signal line 112, it is determined that the overlapping graphic has continuity, and the process proceeds from step S230 to step S232.
[0076]
That is, as shown in FIGS. 12 and 14, when two or more overlapping figures are detected and the detected two or more overlapping figures are to be processed in step S228, the internal data area of the signal line 112 is detected. The area of the overlapping graphic in 200 is discontinuous, and the process proceeds from step S230 to step S234. On the other hand, as shown in FIG. 15, even if two or more overlapping figures are detected, if only one of the two or more detected overlapping figures is to be processed, the signal line 112 In the internal data area 200, the overlapping graphic areas are continuous, and the process proceeds from step S230 to step S232.
[0077]
That is, in the process of step S230, it is determined that the overlapped figure has continuity in the case of the printed circuit board 110-typeA shown in FIGS. 8 and 9, that is, in the signal source component and the signal receiving component. This is a case where the common ground pattern is in the same layer and there is only one overlapping figure to be processed in the process of step S228.
[0078]
If it is determined that the overlapping figure has continuity, the processing of step S232 causes the shortest distance along the signal line 112 within the area of the overlapping figure 300-type A, that is, the internal data of the signal line 112. A return current path through region 200 is searched. Then, the total extension distance of a series of feedback current paths 700 (see thick lines in FIGS. 15 and 16) connecting the ground terminal 116b of the component 116 connected to the signal line 112 and the ground terminal 114b of the component 114 is obtained. . Hereinafter, in the section of the embodiment of the present invention, “the total extension distance of the feedback current path obtained by the process of step S232” is simply referred to as “continuous distance value” as appropriate.
[0079]
On the other hand, if it is not determined that the overlapped figure has continuity, the specified value of the second wiring width coefficient used in the search area determination process (step S238) is read (step S236), and the read first 2 The designated value of the wiring width coefficient is sent to the search area determination process (step S238). The second wiring width coefficient designates an area for performing a route search when there is a discontinuous portion in the area indicated by the first wiring width coefficient, and indicates a range of a search for a detour route.
[0080]
In the search area determination process (step S238), the range of the designated value of the second wiring width coefficient is determined as the search area for the discontinuous portion extracted in step S234. Then, a detour route search calculation process for the discontinuous portion is performed (step S240).
[0081]
From the result of the detour route search calculation processing (step S240) of the discontinuous portion, it is determined whether or not the detour route has been searched (step S242), and when it is determined that the detour route has been searched, the detour distance value is determined. On the other hand, if it is not determined that the detour route has been searched, the number of discontinuous points is acquired (step S248).
[0082]
Here, the processes in steps S238 to S248 described above, in particular, the detour route search calculation process (step S240) for discontinuous portions will be described in detail by taking the case of the printed circuit board 110 shown in FIGS. 4 and 5 as an example. .
[0083]
First, by the process of step S238, the search range of the detour route is set to the width of the designated value of the second wiring width coefficient with respect to the two places of the discontinuous part 400 and the discontinuous part 402 extracted by the process of step S234. 500 (the area indicated by hatching in FIG. 17) is determined.
[0084]
Then, by the processing of step S240, within the determined detour route search range 500, between the discontinuous point 601 and the discontinuous point 602 of the discontinuous point 400 and the discontinuous point 603 of the discontinuous point 402. A search for a detour route with respect to the continuous point 604 is performed. At this time, the detour path is searched for at the shortest distance along the signal line 112 (see FIG. 18).
[0085]
Here, the discontinuous points (601 to 604) are two points close to the wiring layout information (that is, the wiring data of the signal line 112) in each portion of the internal data of the processing target wiring, that is, the discontinuous portion. It is.
[0086]
Specifically, it is close to the wiring data at the intersection (for example, the discontinuous point 603 and the discontinuous point 604) of the internal data of the processing target wiring and the internal data of the processing target wiring. A point at the tip (for example, a discontinuous point 602), a ground terminal (discontinuous point 601) connected to the processing target wiring, or the like is a discontinuous point.
[0087]
In the case shown in FIG. 18, the detour path 800 a can be searched between the discontinuous point 601 and the discontinuous point 602 and the detour point 603 and the discontinuous point 604 can be detoured by the process of step S <b> 240. Since the route 800b can be searched, the process proceeds from step S242 to step S246.
[0088]
In the process of step S246, the total extended distance of the detour path 800a that can be searched between the discontinuous points 601 and 602, and the detour path that can be searched between the discontinuous points 603 and 604. A total extension distance of 800b is obtained.
[0089]
Further, in the processing of step S246, the area of the overlapping graphic 300 at the shortest distance along the signal line 112 between the discontinuous points 602 and 603, that is, the internal data area of the signal line 112 is shown. A continuous path 800c passing through the 200 is searched. In addition, between the discontinuous point 604 and the ground terminal 114 b of the component 114, it is continuous through the area of the overlapping graphic 302, that is, the internal data area 200 of the signal line 112 at the shortest distance along the signal line 112. A route 800d is searched (see FIG. 19).
[0090]
As a result, a series of feedback current paths 800 including the detour path 800a and the detour path 800b (see the thick line in FIG. 19), that is, the ground terminal 116b of the component 116 connected to the signal line 112 and the ground terminal 114b of the component 114 The total extension distance of the feedback current path 800 including the detour path 800a, the detour path 800b, the continuous path 800c, and the continuous path 800d can be obtained. Hereinafter, in the section of the embodiment of the present invention, the “total extension distance of the feedback current path including the detour path” is simply referred to as “detour distance value” as appropriate.
[0091]
On the other hand, if a detour path cannot be searched for either between the discontinuous point 601 and the discontinuous point 602 or between the discontinuous point 603 and the discontinuous point 604, step S242 → The process proceeds with step S248.
[0092]
For example, when a detour path can be searched between the discontinuous point 601 and the discontinuous point 602, but a detour path cannot be searched between the discontinuous point 603 and the discontinuous point 604, a step is performed. In the process of S248, the discontinuous points 402 between the discontinuous points 603 and 604 are counted, and the number of discontinuous points indicating the total number of discontinuous points is “1”. At this time, the detour distance value is the total extension distance of the feedback current path including the detour path 800a, the continuous path 800c, and the continuous path 800d.
[0093]
If no detour path can be searched between the discontinuous point 601 and the discontinuous point 602 and between the discontinuous point 603 and the discontinuous point 604, the discontinuous point is determined in the process of step S248. 400 and discontinuous portions 402 are counted, and the number of discontinuous portions indicating the total number of discontinuous portions is “2”. At this time, the detour distance value is the total extension distance of the feedback current path composed of the continuous path 800c and the continuous path 800d.
[0094]
Next, using the continuous distance value, the detour distance value, and the number of discontinuous points obtained by the above processing, an allowable value calculation process for determining whether or not the compliance level described later is within the allowable value (step S252). ) Is read (step S250), and the read threshold is sent to an allowable value calculation process (step S252).
[0095]
Here, as the threshold value, two types of warning setting value (%) as threshold value 1 and attention setting value (%) as threshold value 2 are set, and these two types of threshold values are read.
[0096]
Note that the two types of threshold values of the warning setting value (%) and the caution setting value (%) can be set to arbitrary values by the user using the character input device 20 or the like.
[0097]
The above-described allowable value calculation process (step S252) will be described in detail with reference to FIG.
[0098]
First, the calculation formula used in the allowable value calculation process (step S252) is defined by “net evaluation value = total signal line length / return path search total wire length−net weight”.
[0099]
Further, “net evaluation value × 100 [%]” is defined as the compliance level (“compliance level” means the conformity rate with respect to the optimum feedback current path).
[0100]
Here, the total wiring length of the signal line is the length (total extension distance) of the signal line that is the processing target wiring to which the calculation target flag is given. The return path search total wiring length is a sum of distances searched for the feedback current path, and is either a continuous distance value or a detour distance value.
[0101]
The net weight is defined by “net weight = (frequency × number of slits) / MAX (frequency × number of slits) × (1 / N)”, and is an object that is the net of the processing target wiring. Indicates the importance of considering the feedback current path in the entire net.
[0102]
The frequency is the signal frequency of the target net that is the net of the processing target wiring, and the number of slits is the total number of discontinuous portions. Therefore, when the frequency is high and the number of slits is large, the net weight becomes large.
[0103]
In addition, “N” is a coefficient indicating how much of 100% of the range can be varied by the net weight when calculating the result (compliance) with a perfect score of 100%. The degree reflected in is small.
[0104]
Specifically, when N = 2, 1 / N = 1/2, and the degree of compliance is variable in a range of 50%. When N = 5, 1 / N = 1/5, and 20% The degree of compliance will vary depending on the range.
[0105]
“MAX (frequency × number of slits)” means the maximum value of “frequency × number of slits” regarding nets of all processing target wirings.
[0106]
The net evaluation value is obtained by evaluating the feedback current path of the target net actually searched by this calculation apparatus in terms of EMC. In other words, it represents the matching ratio between the feedback current path of the target net actually searched by this computing device and the ideal feedback current path in consideration of the problem related to EMC, and the maximum value is “1”. To do.
[0107]
Therefore, when “net evaluation value = 1”, the feedback current path of the target net actually searched by this calculation apparatus has a low possibility of occurrence of a problem related to EMC, and the component evaluation value is “1”. The smaller it is, the more likely it is that a problem with the EMC will occur.
[0108]
When the number of slits is 1 or more, that is, when there is even one discontinuous portion, the above-described net evaluation value is calculated. “Net evaluation value = total wiring length of signal line / total return path search” The evaluation formula “wiring length−net weight” may be ignored and “net evaluation value = 0”.
[0109]
In the allowable value calculation process (step S252), in order to determine whether the compliance level corresponds to “warning”, “caution”, or “pass”, the compliance level and threshold value are determined. Is compared (see FIG. 21).
[0110]
Here, if “compliance (%) <warning setting value (%)”, it corresponds to “warning range” and “warning setting value (%) ≦ compliance (%) <caution setting value (%)” In the case of “Caution range”, “Caution set value (%) ≦ Compliance level (%)” corresponds to “Within allowable value”.
[0111]
Next, it is determined whether or not the result of the comparison process is within the warning range (step S254). If the result of the comparison process is determined to be within the warning range, the screen of the display device 16 is displayed. When highlighting processing (step S260) for highlighting when displaying a signal line is performed, and it is determined that the result of the above comparison processing is not within the warning range, the result of the above comparison processing is the attention range. Whether or not (step S256).
[0112]
Further, when it is determined that the result of the comparison process is within the caution range, the highlighting process (step S260) for highlighting when displaying the signal line on the screen of the display device 16 is performed, and the above comparison is performed. If it is determined that the result of the process is not within the caution range, the result of the comparison process described above is within the allowable value and is passed (step S258).
[0113]
Based on the processing result of the highlighting process (step S260), the screen on the display device 16 is displayed on the screen (step S266).
[0114]
Here, it is possible to arbitrarily set the display color when displaying on the screen of the display device 16 in the case of “Warning”, “Caution” and “Pass” in conjunction with the setting of the warning setting value and the caution setting value. It is.
[0115]
For example, when the warning setting value is 70%, the warning display color is red, the caution setting value is 80%, the caution display color is yellow, and the acceptable display color is green, FIG. As shown in FIG. 21, when the compliance level is 50%, a warning is displayed in red (see Line 1 indicated by hatching in FIG. 21), and when the compliance level is 75%, attention is displayed in yellow (filled in FIG. 21). When the compliance is 85%, attention is displayed in green (see Line 3 shown in white in FIG. 21).
[0116]
FIG. 22 is a display example of a screen display showing the result of the allowable value calculation process (step S252). For each net (name of the target net), a pin-to-pin (signal connected to the target wiring) is displayed. Terminal number of source part and terminal number of signal receiving part), net length (total wiring length of signal line), return path length (return path search total wiring length and sum of distance searched for return current path), frequency ( The signal frequency of the target net), the number of slits (total number of discontinuous parts), compliance (compliance rate with respect to the optimal feedback current path), and evaluation (compliance judgment result is “Warning”, “Caution” or “Pass”) Is displayed).
[0117]
Further, the improvement method guidance is read (step S262) and sent to the feedback current path improvement method guidance process (step S264).
[0118]
In addition, the processing result of the allowable value calculation process (step S252) is sent to the guidance process (step S264) of the feedback current path improvement method.
[0119]
Then, as a result of the guidance process (step S246) for improving the feedback current path, guidance screen display is performed on the display device 16.
[0120]
This can prompt the designer to change the design. of The design can be easily changed by confirming the guidance display. For this reason, the continuity of the feedback current path of the signal line formed on the printed circuit board is verified, and a simple feedback current path without an unnecessary detour path can be realized.
[0121]
FIG. 23 shows an example of a screen display by guidance processing for a feedback current path improvement method. In the example shown in FIG. 23, as a rule of the feedback current path, it is checked whether or not the feedback current path is appropriate in an important wiring in SI & EMC represented by a clock wiring.
[0122]
Since the pattern of the power supply / GND is divided without being continuous by the slit under the signal line, “1. Feedback current appropriate for the target net” is displayed on the screen of the display device 16 as guidance display. Please secure a route.2. Please do not provide slits on the surface as much as possible. "And a graphic display instructing to eliminate the slits.
[0123]
In addition, “rule contents” and “SI & EMC problems” are also displayed in text on the screen of the display device 16.
[0124]
24 and 25 show display examples that are actually displayed on the screen of the display device 16.
[0125]
FIG. 24 is a display example of a screen display for setting each rule, and “feedback current path” can be specified in the section “Z−1”.
[0126]
In addition, in the “Display color” section, display colors for “Warning”, “Caution” and “Pass” can be specified. For example, “Red” is specified as “Warning” and “Yellow” is set as “Caution”. And “green” can be designated as “pass”.
[0127]
FIG. 25 is a display example of a screen display showing the calculation result output for each rule. With regard to “feedback current path” in the section “Z−1”, “warning” becomes “2” and “caution” "Is" 1 "and" Pass "is" 3 ".
[0128]
A printed board 110-typeB of a type different from the printed board 110 shown in FIGS. 4 and 5 is shown in FIGS.
[0129]
The printed board 110-typeB and the printed board 110 described above are different from each other in that the printed board 110-typeB includes the same-layer shield guards 130 and 132.
[0130]
That is, the printed circuit board 110-typeB includes the same-layer shield guard 130 and the same-layer shield guard 132 disposed on the first layer 110-1 along the signal line 112 of the first layer 110-1. .
[0131]
The same-layer shield guard 130 and the same-layer shield guard 132 are for shielding noise generation due to leakage magnetic flux from the signal line 112 with a stable potential such as ground, and the signal line 112 is wired. The ground wiring of the same layer as the first layer.
[0132]
In the case of the printed circuit board 110-typeB including the same-layer shield guards 130 and 132, the same-layer shield guards 130 and 132 may be given priority as a search range for the feedback current path. That is, in the area of the overlapping figure 300 where the same-layer shield guard 130 is located, the feedback current path is not searched in the area of the overlapping figure 300 but the feedback current path along the same-layer shield guard 130. The search may be made.
[0133]
As a result, in the feedback current path 900B searched in the case of the printed circuit board 110-typeB, the ground pattern 120 is formed in the internal data region 200 of the signal line 112, as shown by the thick lines in FIGS. Instead of passing through the second layer 110-2 (shield plane), the same layer shield guard 130 is passed.
[0134]
A printed board 110-typeC of a type different from the printed board 110 shown in FIGS. 4 and 5 is shown in FIGS.
[0135]
The printed circuit board 110-typeC and the printed circuit board 110 described above are configured such that the signal line 112 of the printed circuit board 110 is wired only to the first layer 110-1, whereas the signal line 112- of the printed circuit board 110-typeC. They are different from each other in that typeC is wired over multiple layers.
[0136]
That is, in this printed circuit board 110-typeC, the signal line 112-typeC that connects the component 116 arranged in the first layer 110-1 and the component 114 arranged in the fourth layer 110-4 is the first layer 110. -1 to the fourth layer 110-4 through the second layer 110-2 and the third layer 110-3.
[0137]
When the net moves across a plurality of layers instead of a single layer as in this printed circuit board 110-typeC, the layer of the feedback current path also moves as the signal line moves between the layers. (See FIG. 32).
[0138]
That is, the searched feedback current path 900C is connected to the ground pattern of the second layer 110-2 via the via II located closest to the via VI of the target net, as indicated by a thick line in FIGS. From 120-typeC to the ground pattern 122-typeC of the third layer 110-3. Accordingly, the feedback current path 900C is along the signal line 112-typeC extending over multiple layers.
[0139]
The embodiment described above may be modified as shown in (1) to (5) below.
[0140]
(1) In the above-described embodiment, both the text display and the graphic display are performed in the guidance of the improvement technique (step S264). However, the present invention is not limited to this, and the text display and the graphic display are not limited to this. Only one of the display and the display may be performed.
[0141]
(2) In the above embodiment, the improvement method guidance is displayed in the improvement method guidance process (step S264) to prompt the designer to change the design. However, the present invention is not limited to this. It is also possible to automatically change the design and display the contents of the change.
[0142]
(3) In the embodiment described above, the calculation process (step S226) of the overlap between the internal data of the wiring whose wiring width is expanded and the feedback current net pattern of each layer of the printed circuit board is performed as the feedback current of each layer of the printed circuit board. This is done for all net figures.
[0143]
That is, adjacent layers (for example, the printed circuit board 110 shown in FIG. 5) such as one layer above and below the cross section of the layer in which the components are arranged and wiring is performed (for example, the first layer 110-1 of the printed circuit board 110 shown in FIG. 5). The second layer 110-2) is not a target to be processed, but a non-adjacent layer (for example, the third layer 110-3 of the printed circuit board 110 shown in FIG. 5) having two or more upper and lower cross sections is also a target to be processed. can do.
[0144]
For this reason, the computing device according to the present invention can suppress the occurrence of problems related to EMC while reducing costs such as development costs and manufacturing costs associated with the creation of a printed circuit board having a multilayered and complicated layer structure. It is possible to display an index or guidance for preventing a failure in terms of EMC.
[0145]
The number of layers to be processed can be arbitrarily set by the user using the character input device 20 or the like. of It may be set to a value. That is, when “1” is set as the target number of layers, the upper and lower layers of the cross section are processed, and when “2” is set as the target number of layers, the upper and lower layers of the cross section are targeted. You may make it do. In this way, the program speed can be increased.
[0146]
Specifically, in the case of the printed circuit board 110 of the type shown in FIGS. 4 and 5, when “1” is set as the target number of layers, the signal line whose wiring width is expanded by the process of step S226. The overlap between the internal data area 200 of 112 and the feedback current net figure 100 is calculated and the overlap figure 300 (see FIG. 12) is detected, but the internal data area 200 of the signal line 112 and the feedback current net figure 102 are The overlap figure 302 (see FIG. 12) is no longer detected without being calculated.
[0147]
Furthermore, when calculating the continuous distance value or the bypass distance value, the length of the via, that is, the total length of the via in the cross-sectional direction of the printed circuit board may be included in the continuous distance value or the bypass distance value. , It does not have to be included. When the via length is included in the continuous distance value or the detour distance value, the via length may be the distance to the ground pattern or the thickness of the entire printed circuit board.
[0148]
Specifically, when the continuous distance value of the series of feedback current paths 700 shown in FIGS. 15 and 16 does not include the length of the via, the feedback current path 700 indicated by a thick line in FIG. The total extension distance of the feedback current path projected on the surface of the printed circuit board is a continuous distance value. On the other hand, when the length of the via is included, the total extension distance of the feedback current path 700 shown by a bold line in FIG. 16, that is, the feedback current path projected on the cross section of the printed circuit board becomes the continuous distance value.
[0149]
(4) In the above-described embodiment, within the designated value of the first wiring width coefficient, that is, in the internal data area 200 of the signal line 112, the ground wiring of the same layer with respect to the target wiring (for example, the same wiring as described above). Layer shield guards 130 and 132) and a ground pattern (for example, the ground patterns 120 and 122 described above) formed in a layer different from the layer of the target wiring (see FIG. 35), Compare the distance to the ground wiring of the same layer and the distance from the target wiring to the layer where the ground pattern is formed (that is, the thickness of the layer), and search for the feedback current path with priority on the shorter one. You may do it.
[0150]
In addition, in the upper and lower layers of the target wiring layer within the specified value of the first wiring width coefficient, a large number of overlaps (that is, overlapping figures) of the feedback current net figure and the internal data area 200 of the signal line 112 were detected. Even in this case, the search for the feedback current path may be performed by giving priority to a layer closer to the target wiring.
[0151]
However, even if the return current path is searched with priority given to the direction closer to the layer in the layer direction from the target wiring in this way, if the search distance becomes long as a result, the layer from the target wiring to the layer It is preferable to select a direction that is far in the direction.
[0152]
(5) You may make it combine suitably the embodiment shown above and the modification shown in said (1)-(4).
[0153]
【The invention's effect】
Since the present invention is configured as described above, it is possible to suppress the occurrence of problems relating to EMC while reducing costs such as development costs and manufacturing costs associated with the production of printed circuit boards. Excellent effect.
[0154]
In addition, since the present invention is configured as described above, there is an excellent effect that it is possible to display an index or guidance for preventing a failure in terms of EMC.
[Brief description of the drawings]
FIG. 1 is a block diagram illustrating a system configuration of an example of an embodiment of a calculation device for a feedback current path in a printed circuit board according to the present invention.
FIG. 2 is a flowchart showing the contents of processing executed by a calculation device for a feedback current path in a printed circuit board according to the present invention.
FIG. 3 is a flowchart showing the contents of processing executed by a calculation device for a feedback current path in a printed circuit board according to the present invention.
FIG. 4 is an explanatory diagram showing an example of a printed circuit board for explaining processing executed by the feedback current path calculation device in the printed circuit board according to the present invention;
FIG. 5 is an explanatory diagram in a cross-sectional direction of the printed circuit board shown in FIG.
FIG. 6 is an explanatory diagram relating to a feedback current.
FIG. 7 is an explanatory diagram relating to a feedback current net diagram.
FIG. 8 is an explanatory diagram showing another example of a printed circuit board.
9 is an explanatory diagram in a cross-sectional direction of the printed board shown in FIG.
10 is an explanatory diagram relating to a feedback current net pattern of the printed circuit board shown in FIGS. 8 and 9. FIG.
FIG. 11 is an explanatory diagram relating to an internal data area of a signal line in which a wiring width is enlarged.
FIG. 12 is an explanatory diagram relating to overlapping figures.
FIG. 13 is an explanatory diagram regarding discontinuous portions.
FIG. 14 is an explanatory diagram showing another example of overlapping figures.
FIG. 15 is an explanatory diagram showing a feedback current path searched when overlapping figures continue.
16 is an explanatory diagram of the feedback current path shown in FIG. 15 in the cross-sectional direction of the printed board.
FIG. 17 is an explanatory diagram relating to a search range of a detour route.
FIG. 18 is an explanatory diagram regarding a detour route.
FIG. 19 is an explanatory diagram showing a feedback current path including a detour path.
FIG. 20 is an explanatory diagram regarding a calculation process of an allowable value.
FIG. 21 is an explanatory diagram regarding a threshold value and an allowable value.
FIG. 22 is a display example of a screen display showing calculation results of allowable values.
FIG. 23 is an explanatory diagram illustrating an example of a screen display by guidance processing for a feedback current path improvement method;
FIG. 24 is a display example of a screen display for setting each rule.
FIG. 25 is a display example of a screen display showing a calculation result for each rule.
FIG. 26 is an explanatory diagram showing an example of a printed board including the same layer shield guard.
FIG. 27 is an explanatory diagram in a cross-sectional direction of the printed board shown in FIG. 26;
28 is an explanatory diagram showing a feedback current path searched in the case shown in FIG.
29 is an explanatory diagram of the feedback current path shown in FIG. 28 in the cross-sectional direction of the printed board.
FIG. 30 is an explanatory diagram illustrating an example of a printed board including wirings extending in multiple layers.
31 is an explanatory diagram in a cross-sectional direction of the printed board shown in FIG. 30;
FIG. 32 is an explanatory diagram relating to a feedback current path in the cross-sectional direction of the printed board.
33 is an explanatory diagram showing a feedback current path searched in the case shown in FIG. 30. FIG.
34 is an explanatory diagram of the feedback current path shown in FIG. 33 in the cross-sectional direction of the printed circuit board.
FIG. 35 is an explanatory diagram of the printed circuit board in the cross-sectional direction regarding the ground wiring of the same layer and the ground pattern of a different layer.
[Explanation of symbols]
10 Central processing unit (CPU)
12 Bus
14 Internal storage
16 Display device
18 pointing devices
20 character input device
22 External storage device
110 Printed circuit board
110-1 1st layer
110-2 2nd layer
110-3 3rd layer
110-4 4th layer
112 signal lines
114,116 parts
114a, 116a terminals
114b, 116b Ground terminal
120, 122 Ground pattern
130,132 Same-layer shield guard
100, 102, 100 ', 102' feedback current net figure
200 Internal area of signal line
300, 302, 300 ', 302' Overlapping figures
400, 402 Discontinuous points
500 Scope of search for detour routes
601 602 603 604 discontinuity
700, 800, 900B, 900C Feedback current path

Claims (12)

拡大手段と、
検出手段と、
探索手段と、
計算手段と、
表示手段と
を有するプリント基板に配線されている信号線の帰還電流経路を計算するプリント基板における帰還電流経路の計算装置のプリント基板における帰還電流経路の計算方法において、
前記拡大手段が信号線の線幅を第１の配線幅係数で拡大する第１のステップと、
前記検出手段が前記第１のステップにより線幅が拡大された信号線の領域と前記信号線に接続される信号源部品と信号受信部品とに共通のグランド領域とが重なる重なり領域を検出する第２のステップと、
前記第２のステップにより検出された重なり領域が前記第１のステップにより線幅が拡大された信号線の領域内において連続している場合に、前記探索手段が前記第１のステップにより線幅が拡大された信号線の領域内を通る帰還電流経路を探索する第３のステップと、
前記計算手段が前記第３のステップにより探索された帰還電流経路と所定の条件との適合割合を計算する第４のステップと
を有することを特徴とするプリント基板における帰還電流経路の計算方法。 Enlargement means,
Detection means;
Search means;
A calculation means;
Display means and
In the calculation method of the feedback current path in the printed circuit board of the calculation device of the feedback current path in the printed circuit board for calculating the feedback current path of the signal line wired to the printed circuit board having
A first step in which the expanding means expands the line width of the signal line by a first wiring width coefficient;
The detecting means detects an overlapping region where a signal line region whose line width has been expanded by the first step and a ground region common to a signal source component and a signal receiving component connected to the signal line overlap. Two steps ,
If the line width is continuous in the region of the enlarged signal line by which the second of the first step is detected overlapping area by step, the search unit line width by said first step A third step of searching for a feedback current path through the area of the enlarged signal line;
A calculation method of a feedback current path in a printed circuit board, wherein the calculation means includes a fourth step of calculating a matching ratio between the feedback current path searched in the third step and a predetermined condition. 拡大手段と、
検出手段と、
探索手段と、
計算手段と、
表示手段と
を有するプリント基板に配線されている信号線の帰還電流経路を計算するプリント基板における帰還電流経路の計算装置のプリント基板における帰還電流経路の計算方法において、
前記拡大手段が信号線の線幅を第１の配線幅係数で拡大する第１のステップと、
前記検出手段が前記第１のステップにより線幅が拡大された信号線の領域と前記信号線に接続される信号源部品と信号受信部品とに共通のグランド領域とが重なる重なり領域を検出する第２のステップと、
前記第２のステップにより検出された重なり領域が前記第１のステップにより線幅が拡大された信号線の領域内において不連続である場合に、前記探索手段が前記不連続な部分においては前記第１の配線幅係数より大きい第２の配線幅係数の範囲で迂回し、前記第１のステップにより線幅が拡大された信号線の領域内を通る帰還電流経路を探索する第３のステップと、
前記計算手段が前記第３のステップにより探索された帰還電流経路と所定の条件との適合割合を計算する第４のステップと
を有することを特徴とするプリント基板における帰還電流経路の計算方法。 Enlargement means,
Detection means;
Search means;
A calculation means;
Display means and
In the calculation method of the feedback current path in the printed circuit board of the calculation device of the feedback current path in the printed circuit board for calculating the feedback current path of the signal line wired to the printed circuit board having
A first step in which the expanding means expands the line width of the signal line by a first wiring width coefficient;
The detecting means detects an overlapping region where a signal line region whose line width has been expanded by the first step and a ground region common to a signal source component and a signal receiving component connected to the signal line overlap. Two steps ,
When the overlapping region detected by the second step is discontinuous in the signal line region whose line width is expanded by the first step , the search means is the first in the discontinuous portion. A third step of detouring in a range of the second wiring width coefficient larger than the first wiring width coefficient and searching for a feedback current path passing through the area of the signal line whose line width is expanded by the first step ;
A calculation method of a feedback current path in a printed circuit board, wherein the calculation means includes a fourth step of calculating a matching ratio between the feedback current path searched in the third step and a predetermined condition. 請求項１または請求項２のいずれか１項に記載のプリント基板における帰還電流経路の計算方法において、さらに、
前記表示手段が前記第４のステップの計算結果に応じたガイダンスを表示するステップと
を有することを特徴とするプリント基板における帰還電流経路の計算方法。In the calculation method of the feedback current path in the printed circuit board according to any one of claims 1 and 2,
Calculation of the feedback current path in the printed circuit board, characterized in that it comprises a step of displaying a guidance which the display means in accordance with the calculation result of the fourth step. プリント基板に配線されている信号線の帰還電流経路を計算するプリント基板における帰還電流経路の計算装置において、
信号線の線幅を第１の配線幅係数で拡大する拡大手段と、
前記拡大手段により線幅が拡大された信号線の領域と前記信号線に接続される信号源部品と信号受信部品とに共通のグランド領域とが重なる重なり領域を検出する検出手段と、
前記検出手段により検出された重なり領域が前記拡大手段により線幅が拡大された信号線の領域内において連続している場合に、前記拡大手段により線幅が拡大された信号線の領域内を通る帰還電流経路を探索する探索手段と、
前記探索手段により探索された帰還電流経路と所定の条件との適合割合を計算する計算手段と
を有するプリント基板における帰還電流経路の計算装置。In the calculation device of the feedback current path in the printed circuit board for calculating the feedback current path of the signal line wired to the printed circuit board,
Enlarging means for enlarging the line width of the signal line by the first wiring width coefficient;
A detecting means for detecting an overlapping area where a signal line area whose line width is enlarged by the enlarging means, a signal source component connected to the signal line, and a ground area common to the signal receiving component overlap;
When the overlapping area detected by the detecting means continues in the signal line area whose line width has been expanded by the expanding means, it passes through the signal line area whose line width has been expanded by the expanding means. Search means for searching for a feedback current path;
An apparatus for calculating a feedback current path in a printed circuit board, comprising: calculation means for calculating a matching ratio between a feedback current path searched by the search means and a predetermined condition. プリント基板に配線されている信号線の帰還電流経路を計算するプリント基板における帰還電流経路の計算装置において、
信号線の線幅を第１の配線幅係数で拡大する拡大手段と、
前記拡大手段により線幅が拡大された信号線の領域と前記信号線に接続される信号源部品と信号受信部品とに共通のグランド領域とが重なる重なり領域を検出する検出手段と、
前記検出手段により検出された重なり領域が前記拡大手段により線幅が拡大された信号線の領域内において不連続である場合に、前記不連続な部分においては前記第１の配線幅係数より大きい第２の配線幅係数の範囲で迂回し、前記拡大手段により線幅が拡大された信号線の領域内を通る帰還電流経路を探索する探索手段と、
前記探索手段により探索された帰還電流経路と所定の条件との適合割合を計算する計算手段と
を有するプリント基板における帰還電流経路の計算装置。In the calculation device of the feedback current path in the printed circuit board for calculating the feedback current path of the signal line wired to the printed circuit board,
Enlarging means for enlarging the line width of the signal line by the first wiring width coefficient;
A detecting means for detecting an overlapping area where a signal line area whose line width is enlarged by the enlarging means, a signal source component connected to the signal line, and a ground area common to the signal receiving component overlap;
When the overlapping area detected by the detecting means is discontinuous in the area of the signal line whose line width has been enlarged by the enlarging means, the discontinuous portion has a larger number than the first wiring width coefficient. Search means for making a detour in the range of the wiring width coefficient of 2, and searching for a feedback current path passing through the signal line area whose line width is enlarged by the enlargement means;
An apparatus for calculating a feedback current path in a printed circuit board, comprising: calculation means for calculating a matching ratio between a feedback current path searched by the search means and a predetermined condition. 請求項４または請求項５のいずれか１項に記載のプリント基板における帰還電流経路の計算装置において、さらに、
前記計算手段の計算結果に応じたガイダンスを表示する表示手段と
を有するプリント基板における帰還電流経路の計算装置。In the calculation apparatus of the feedback current path in the printed circuit board according to any one of claims 4 and 5,
An apparatus for calculating a feedback current path in a printed board having display means for displaying guidance according to a calculation result of the calculation means. プリント基板に配線されている信号線の帰還電流経路の計算を、コンピュータに実行させるためのプログラムを記録したコンピュータ読み取り可能な記録媒体において、
信号線の線幅を第１の配線幅係数で拡大する第１の処理と、
前記第１の処理により線幅が拡大された信号線の領域と前記信号線に接続される信号源部品と信号受信部品とに共通のグランド領域とが重なる重なり領域を検出する第２の処理と、
前記第２の処理により検出された重なり領域が前記第１の処理により線幅が拡大された信号線の領域内において連続している場合に、前記第１の処理により線幅が拡大された信号線の領域内を通る帰還電流経路を探索する第３の処理と、
前記第３の処理により探索された帰還電流経路と所定の条件との適合割合を計算する第４の処理と
を、コンピュータに実行させるためのプログラムを記録したコンピュータ読み取り可能な記録媒体。In a computer-readable recording medium recording a program for causing a computer to execute calculation of a feedback current path of a signal line wired to a printed circuit board,
A first process of expanding the line width of the signal line by a first wiring width coefficient;
A second process for detecting an overlapping area in which a signal line area whose line width has been expanded by the first process and a ground area common to a signal source component and a signal receiving component connected to the signal line overlap each other; ,
A signal whose line width is expanded by the first process when the overlapping area detected by the second process is continuous in the area of the signal line whose line width is expanded by the first process. A third process for searching for a return current path through the region of the line;
A computer-readable recording medium storing a program for causing a computer to execute a fourth process for calculating a matching ratio between a feedback current path searched by the third process and a predetermined condition. プリント基板に配線されている信号線の帰還電流経路の計算を、コンピュータに実行させるためのプログラムを記録したコンピュータ読み取り可能な記録媒体において、
信号線の線幅を第１の配線幅係数で拡大する第１の処理と、
前記第１の処理により線幅が拡大された信号線の領域と前記信号線に接続される信号源部品と信号受信部品とに共通のグランド領域とが重なる重なり領域を検出する第２の処理と、
前記第２の処理により検出された重なり領域が前記第１の処理により線幅が拡大された信号線の領域内において不連続である場合に、前記不連続な部分においては前記第１の配線幅係数より大きい第２の配線幅係数の範囲で迂回し、前記第１の処理により線幅が拡大された信号線の領域内を通る帰還電流経路を探索する第３の処理と、
前記第３の処理により探索された帰還電流経路と所定の条件との適合割合を計算する第４の処理と
を、コンピュータに実行させるためのプログラムを記録したコンピュータ読み取り可能な記録媒体。In a computer-readable recording medium recording a program for causing a computer to execute calculation of a feedback current path of a signal line wired to a printed circuit board,
A first process of expanding the line width of the signal line by a first wiring width coefficient;
A second process for detecting an overlapping area in which a signal line area whose line width has been expanded by the first process and a ground area common to a signal source component and a signal receiving component connected to the signal line overlap each other; ,
When the overlap region detected by the second processing is discontinuous in the signal line region whose line width is enlarged by the first processing, the first wiring width is in the discontinuous portion. A third process of searching for a feedback current path that bypasses the range of the second wiring width coefficient larger than the coefficient and passes through the signal line area whose line width is expanded by the first process;
A computer-readable recording medium storing a program for causing a computer to execute a fourth process for calculating a matching ratio between a feedback current path searched by the third process and a predetermined condition. 請求項７または請求項８のいずれか１項に記載のコンピュータに実行させるためのプログラムを記録したコンピュータ読み取り可能な記録媒体において、さらに、
前記第４の処理の計算結果に応じたガイダンスを表示する処理と
を、コンピュータに実行させるためのプログラムを記録したコンピュータ読み取り可能な記録媒体。A computer-readable recording medium storing a program to be executed by the computer according to claim 7 or 8, further comprising:
A computer-readable recording medium storing a program for causing a computer to execute a process of displaying guidance according to a calculation result of the fourth process. プリント基板に配線されている信号線の帰還電流経路を計算するプリント基板における帰還電流経路の計算装置に用いるプログラムであって、
コンピュータを、
信号線の線幅を第１の配線幅係数で拡大する拡大手段、
前記拡大手段により線幅が拡大された信号線の領域と前記信号線に接続される信号源部品と信号受信部品とに共通のグランド領域とが重なる重なり領域を検出する検出手段、
前記検出手段により検出された重なり領域が前記拡大手段により線幅が拡大された信号線の領域内において連続している場合に、前記拡大手段により線幅が拡大された信号線の領域内を通る帰還電流経路を探索する探索手段、
前記探索手段により探索された帰還電流経路と所定の条件との適合割合を計算する計算手段、
として機能させるためのプログラム。A program used for a calculation device of a feedback current path in a printed circuit board for calculating a feedback current path of a signal line wired to the printed circuit board,
Computer
An enlarging means for enlarging the line width of the signal line by the first wiring width coefficient;
Detecting means for detecting an overlapping area in which a signal line area whose line width is enlarged by the enlarging means, and a ground area common to a signal source component and a signal receiving component connected to the signal line overlap;
When the overlapping area detected by the detecting means continues in the signal line area whose line width has been expanded by the expanding means, it passes through the signal line area whose line width has been expanded by the expanding means. Search means for searching a feedback current path;
Calculating means for calculating a matching ratio between the feedback current path searched by the searching means and a predetermined condition;
Program to function as. プリント基板に配線されている信号線の帰還電流経路を計算するプリント基板における帰還電流経路の計算装置に用いるプログラムであって、
コンピュータを、
信号線の線幅を第１の配線幅係数で拡大する拡大手段、
前記拡大手段により線幅が拡大された信号線の領域と前記信号線に接続される信号源部品と信号受信部品とに共通のグランド領域とが重なる重なり領域を検出する検出手段、
前記検出手段により検出された重なり領域が前記拡大手段により線幅が拡大された信号線の領域内において不連続である場合に、前記不連続な部分においては前記第１の配線幅係数より大きい第２の配線幅係数の範囲で迂回し、前記拡大手段により線幅が拡大された信号線の領域内を通る帰還電流経路を探索する探索手段、
前記探索手段により探索された帰還電流経路と所定の条件との適合割合を計算する計算手段、
として機能させるためのプログラム。A program used for a calculation device of a feedback current path in a printed circuit board for calculating a feedback current path of a signal line wired to the printed circuit board,
Computer
An enlarging means for enlarging the line width of the signal line by the first wiring width coefficient;
Detecting means for detecting an overlapping area in which a signal line area whose line width is enlarged by the enlarging means, and a ground area common to a signal source component and a signal receiving component connected to the signal line overlap;
When the overlapping area detected by the detecting means is discontinuous in the area of the signal line whose line width has been enlarged by the enlarging means, the discontinuous portion has a larger number than the first wiring width coefficient. Search means for making a detour in the range of the wiring width coefficient of 2 and searching for a feedback current path passing through the signal line area whose line width is expanded by the expansion means;
Calculating means for calculating a matching ratio between the feedback current path searched by the searching means and a predetermined condition;
Program to function as. 請求項１０または請求項１１のいずれか１項に記載のプログラムにおいて、さらに、
コンピュータを、
前記計算手段の計算結果に応じたガイダンスを表示する表示手段、
として機能させるためのプログラム。The program according to claim 10, further comprising:
Computer
Display means for displaying guidance according to the calculation result of the calculation means;
Program to function as.
JP2001395624A 2001-12-27 2001-12-27 Method for calculating feedback current path in printed circuit board, apparatus therefor, computer-readable recording medium and program Expired - Fee Related JP3977638B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001395624A JP3977638B2 (en) 2001-12-27 2001-12-27 Method for calculating feedback current path in printed circuit board, apparatus therefor, computer-readable recording medium and program

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001395624A JP3977638B2 (en) 2001-12-27 2001-12-27 Method for calculating feedback current path in printed circuit board, apparatus therefor, computer-readable recording medium and program

Publications (2)

Publication Number Publication Date
JP2003196340A JP2003196340A (en) 2003-07-11
JP3977638B2 true JP3977638B2 (en) 2007-09-19

Family

ID=27601947

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001395624A Expired - Fee Related JP3977638B2 (en) 2001-12-27 2001-12-27 Method for calculating feedback current path in printed circuit board, apparatus therefor, computer-readable recording medium and program

Country Status (1)

Country Link
JP (1) JP3977638B2 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8832637B2 (en) 2011-01-25 2014-09-09 Canon Kabushiki Kaisha Support apparatus and information processing method thereof

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4585467B2 (en) * 2006-02-23 2010-11-24 富士通株式会社 Return route search device, circuit design device, return route search program, and circuit design program
JP4676911B2 (en) * 2006-03-15 2011-04-27 富士通株式会社 Crosstalk analysis program, recording medium, crosstalk analysis method, and crosstalk analysis apparatus
JP4633666B2 (en) * 2006-03-30 2011-02-16 富士通株式会社 Board design support apparatus and board design support program
JP4890950B2 (en) * 2006-06-06 2012-03-07 株式会社図研 Method for calculating pattern loop shape on printed circuit board, apparatus therefor, computer-readable recording medium and program
JP4915803B2 (en) * 2007-05-22 2012-04-11 シャープ株式会社 Substrate layout check apparatus, method thereof and computer program thereof
JP4993742B2 (en) * 2007-12-17 2012-08-08 シャープ株式会社 Substrate evaluation apparatus, substrate evaluation method, substrate evaluation program, and recording medium storing substrate evaluation program
CN103250154A (en) * 2010-12-01 2013-08-14 日本电气株式会社 Wiring inspection device and wiring inspection system
WO2012161333A1 (en) * 2011-05-24 2012-11-29 日本電気株式会社 Wiring check device and wiring check system
JP6349871B2 (en) * 2014-03-31 2018-07-04 富士通株式会社 Substrate design support program, substrate design support method, and substrate design support apparatus

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8832637B2 (en) 2011-01-25 2014-09-09 Canon Kabushiki Kaisha Support apparatus and information processing method thereof

Also Published As

Publication number Publication date
JP2003196340A (en) 2003-07-11

Similar Documents

Publication Publication Date Title
JP3977638B2 (en) Method for calculating feedback current path in printed circuit board, apparatus therefor, computer-readable recording medium and program
JP5309878B2 (en) Wiring method, automatic wiring apparatus, and program
US6446246B1 (en) Method and apparatus for detail routing using obstacle carving around terminals
CN116029254A (en) A method and system for automatic routing of integrated circuit layout based on path optimization
CN101963651B (en) Printed circuit board test assisting apparatus and printed circuit board test assisting method
US8065649B2 (en) Method and apparatus for routing
JPH07321211A (en) Wiring method for semiconductor integrated circuit
JP3608832B2 (en) Automatic wiring method and automatic wiring apparatus
JP2013037451A (en) Layout design device, layout design method, and layout design program
JP5731837B2 (en) Design support apparatus and information processing method thereof
CN113987996B (en) Analog chip circuit winding method
JPH09282354A (en) Delay error improvement method
JP4451575B2 (en) WIRING BOARD DESIGN SUPPORT DEVICE, DESIGN SUPPORT METHOD, PROGRAM RECORDING MEDIUM, AND PROGRAM
JP4993742B2 (en) Substrate evaluation apparatus, substrate evaluation method, substrate evaluation program, and recording medium storing substrate evaluation program
US8250514B1 (en) Localized routing direction
US20060253817A1 (en) Checks for signal lines
JP5241371B2 (en) Wiring display device for multilayer printed circuit board
JP3229235B2 (en) Wiring shaping method and apparatus, prohibited area radius determining method and apparatus
JP6349871B2 (en) Substrate design support program, substrate design support method, and substrate design support apparatus
JP4633666B2 (en) Board design support apparatus and board design support program
JP2004192618A (en) Layout check system
JP4585467B2 (en) Return route search device, circuit design device, return route search program, and circuit design program
JP2007287023A (en) Wiring design method and design apparatus therefor
CN118504519B (en) HV circuit inspection method
JP4575326B2 (en) Substrate layout check system and method

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070320

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070403

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070523

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070619

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070621

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100629

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 3977638

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130629

Year of fee payment: 6

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees