JP3983704B2 - Output buffer circuit - Google Patents

Description

【００１０】
次に、図２の出力バッファ回路で出力端子部６から５Ｖの高電圧が印加された場合につき説明する。図２の回路は出力バッファ回路であるので、出力端子部６から信号が入力された際、自身出力信号をドライブすることは無いので、ＰＩノードはＨ（３Ｖ）、ＮＩノードはＬ（０Ｖ）となっている。
【００１１】
まず、ＮＭＯＳトランジスタ側では、ＮＭＯＳトランジスタ５５があるために、１つずつのＮＭＯＳトランジスタのソース・ドレイン間電圧が低くなり、信頼性が確保される。
【００１２】
次に、ＰＭＯＳトランジスタ側では、ＰＭＯＳトランジスタ５３がオフ（ＯＦＦ）し、代わりに出力用ＰＭＯＳトランジスタ５２及びＰＭＯＳトランジスタ５４のドレインからバックゲートへ電流が流入する。この結果、ＰＭＯＳトランジスタの基板電位（Ｎ−ｗｅｌｌ電位）が５Ｖとなり、ＰＭＯＳトランジスタ５１、５３の信頼性が確保される。更に、ＰＭＯＳトランジスタ５４が設けられているために、出力ＰＭＯＳトランジスタ５２のゲート電位も５Ｖとなり、ＰＭＯＳトランジスタ５２の信頼性も確保される。加えて、ＰＭＯＳトランジスタ５１がＯＦＦ状態のため、５Ｖの電位がＰＩノード側へは伝わらず（ＮＭＯＳトランジスタ５６により３Ｖ−Ｖｔｈ（閾値電圧）となるため）、ＰＩノードの先に繋がる回路の信頼性も確保される。
【００１３】
しかしながら、図２の出力バッファ回路を内蔵する半導体装置を実機に搭載し、評価を行ったところ、出力端子部６に外付けのプルダウン（ｐｕｌｌ−ｄｏｗｎ）抵抗を設ける構成の場合に問題が発生した。すなわち、出力端子部６が通常使用（０〜３Ｖ使用）の出力Ｈから出力バッファ回路５を不使用にするＨｉ−Ｚ（ハイインピーダンス）、即ち、端子フローティングに変更する時にＡＣ特性に問題があることが判明した。尚、最終的には、ｐｕｌｌ−ｄｏｗｎ抵抗で出力端子部６はＬ（０Ｖ）へ落ちる。
【００１４】
具体的には、図２に示すように、出力端子部６がＨからＨｉ−Ｚ（端子フローティング時）になった時、アナログスイッチとしてのＰＭＯＳトランジスタ５１が完全にオン（ＯＮ）しないため、出力用ＰＭＯＳトランジスタ５２のゲート電位が３Ｖ−Ｖｔｈ（トランジスタの閾値電圧）程度となり、ＰＭＯＳトランジスタ５２のソース─ドレイン間にリーク電流が流れる。
【０００１】
この結果、図３に示すように、ＰＭＯＳトランジスタ５２の不完全なＯＦＦ状態が存在することになる。例えば、トランジスタの閾値電圧（Ｖｔｈ）が−０．６Ｖ程度とすると、出力端子部６がＨからＨｉ−Ｚになった時、ＰＭＯＳトランジスタ５１がＶｔｈ（−０．６Ｖ程度）を越えて完全にオン（ＯＮ）するまでの遷移時間が長い。また、この期間は、出力用ＰＭＯＳトランジスタ５２のゲート電位が３Ｖ−Ｖｔｈ（２．４Ｖ程度）となり、ＰＭＯＳトランジスタ５２に流れるリーク電流も多い。このことから、図３に示されるＰＭＯＳトランジスタ５２の不完全ＯＦＦ時間がどうしても長くなるという問題がある。最後は出力端子部６に接続されたｐｕｌｌ−ｄｏｗｎ抵抗が勝ち、Ｌ（０Ｖ）となるが、そのＡＣ特性が問題となった。
【００１５】
この不具合は、ｐｕｌｌ−ｄｏｗｎ抵抗が出力端子部６に付いた場合という条件ではあるが、従来回路のままでは、システム上重大な欠陥を招くこととなる。
【０００１】
上記した問題点に鑑み、ＡＣ特性を改善する出力バッファ回路を本出願人は先に出願した（特願２００２−６７２１８号）。この出力バッファ回路を説明する。
【０００１】
上記の出力バッファ回路を図４に示す。図４に示す出力バッファ回路（以下、参考例１という）は、図２に示すものと同様に、出力用ＰＭＯＳトランジスタ５２のゲートとＰＩノード間にトレラントを構成するトランジスタが設けられている。ＰＩノードと出力用ＰＭＯＳトランジスタ５２との間には３つのＰＭＯＳトランジスタ５１，５３，５４と１つのＮＭＯＳトランジスタ５６が設けられている。ＮＭＯＳトランジスタ５６、ＰＭＯＳトランジスタ５４のゲート及びＰＭＯＳトランジスタ５３のドレインには内部電源電圧（ｉｎｔＶＣＣ）が与えられる。また、ＰＭＯＳトランジスタ５１，５３のゲートはＮウェル抵抗５８を介して出力ノードに接続される。ＰＭＯＳトランジスタ５４のドレインが出力ノードに接続される。
【０００１】
ＰＭＯＳトランジスタ５１のノードとなる出力用ＰＭＯＳトランジスタ５２のゲートには、プルアップ（ｐｕｌｌ−ｕｐ）抵抗６０が設けられる。このプルアップ抵抗６０は、一端に内部電源電圧が与えられ、他端がＰＭＯＳトランジスタ５１のノードと出力用ＰＭＯＳトランジスタ５２のゲートとの間に接続される。
【０００１】
また、出力用ＰＭＯＳトランジスタ５２と出力用ＮＭＯＳトランジスタ５７の間にはＮＭＯＳトランジスタ５５が設けられ、このＮＭＯＳトランジスタ５５のゲートには、内部電源電圧（ｉｎｔＶＣＣ）が与えられる。
【０００１】
一方、出力用ＰＭＯＳトランジスタ５２のソースには、内部電源電圧が与えられ、出力用ＮＭＯＳトランジスタ５７のソースは接地されている。ＮＭＯＳトランジスタ５５と出力用ＰＭＯＳトランジスタ５２との接続ノード（出力ノード）が出力端子６に接続されている。
【０００１】
上記した図４に示す出力回路においても表１に示す信号関係となる。出力端子６は、Ｈ、Ｌ、及び出力回路を不使用にするＨｉ−Ｚ状態となる。
【０００１】
図２で示した従来の出力回路では、端子６がＨ（３Ｖ）からＨｉ−Ｚになった時、ＰＭＯＳトランジスタ５１が完全にＯＮしないため、ＰＭＯＳトランジスタ５２のゲート電位が３Ｖ−Ｖｔｈ程度となり、図３に示すように不完全なＯＦＦ状態となっていた。これに対し、図４に示すこの参考例１の回路では、同ノードとなるＰＭＯＳトランジスタ５２のゲートに付いたｐｕｌｌ−ｕｐ抵抗６０により、ゲート電位が３Ｖ（内部電源電位）に引き上げられ、ソース─ドレイン間にリーク電流が流れない。
【０００１】
従って、図５に示すように、端子６は、外付けのｐｕｌｌ−ｄｏｗｎ抵抗により、内部の抵抗遅延のみで即座にＬ（０Ｖ）へ落ち着くこととなる。図２に示した回路に比べると１０³オーダー程度早くなり、瞬時に切り替わる。なお、この抵抗６０は５Ｖトレラントとして入出力バッファセルが機能する場合のことを考えて、十分に高い抵抗値を持つ。
【０００１】
上記した図４に示す参考例１においては、ＰＩノードがＬ（０Ｖ）の状態では、内部電源からプルアップ抵抗を経てＰＩノードへ常時微小ではあるが電流が流れることとなる。この弊害を無くすために更に改良を加えたものを、参考例２として図６に示す。
【０００１】
図６は、参考例２としての出力バッファ回路を示す回路図である。尚、図４の構成と同じ構成部分に同じ符号を付し、ここでは異なる構成につき説明する。
【０００１】
図６に示す参考例２のものでは、プルアップ抵抗６０とＰＭＯＳトランジスタ５１ノードと出力用ＰＭＯＳトランジスタ５２のゲートとの間にコントロール用ＰＭＯＳトランジスタ６１を設けたものである。このコントロール用ＰＭＯＳトランジスタ６１は、ＰＩノードがＬ（０Ｖ）、端子（Ａ）６がＨ（３Ｖ）の時にはＯＦＦになる。
【０００１】
このコントロール用ＰＭＯＳトランジスタ６１により、ＰＩ＝０Ｖ、端子（Ａ）＝３Ｖの際には、ｐｕｌｌ−ｕｐ抵抗６１が効かずに、電流は流れない。追加したコントロール用ＰＭＯＳトランジスタ６１により、ｐｕｌｌ−ｕｐ抵抗６０のＯＮ／ＯＦＦを制御できるので、消費電流を小さく押さえることができる。
【０００１】
また、このコントロールＰＭＯＳトランジスタ６１の５Ｖトレラント時信頼性は、他のＭＯＳ同様に確保されている。
【０００１】
一方、トレラント回路を備えた入力回路については、種々の回路が提案されている。例えば、入力バッファの消費電力を低減し、且つ信頼性を向上させた５Ｖトレラント入力回路が提案されている（例えば、特許文献１参照）。
【０００１】
しかしながら、これら入力回路においては、端子にｐｕｌｌ−ｄｏｗｎ抵抗が付いた場合の不具合については何ら言及されていない。
【０００１】
【発明が解決しようとする課題】
上記したように、従来のトレラント回路を備えた出力バッファ回路においては、ｐｕｌｌ−ｄｏｗｎ抵抗が端子に付いた場合という条件ではあるが、システム上重大な結果を招くこととなる。
【０００１】
上記した参考例１及び２においては、ＡＣ特性が改善できるが、参考例１においては、消費電流が多くなるという難点があり、また、参考例２においては、消費電流については参考例１より改善されるが、ＰＩノード側への逆流電流及び５Ｖトラレント時のコントロール用ＰＭＯＳトランジスタを介したＶＣＣへの逆流電流の問題があり、ＡＣ特性が参考例１に比べると落ちるという難点がある。
【０００１】
このように、消費電流・ＡＣ特性の双方に完全なものではなく、さらなる改善が要望されていた。
【０００１】
この発明は、上記した問題点に鑑みなされたものにして、ｐｕｌｌ−ｄｏｗｎ抵抗が出力端子部に設けられている場合においても、消費電流・ＡＣ特性の双方を改善し、不具合の発生を抑制することを目的とする。
【００１６】
【課題を解決するための手段】
この発明は、端子部に接続される出力用バッファセルの出力用ＰＭＯＳトランジスタとこの出力用ＰＭＯＳトランジスタに与える信号出力ノードとの間に、トレラント回路が設けられるとともに、前記出力用ＰＭＯＳトランジスタのゲートに制御用トランジスタを介してプルアップ用素子を接続し、前記制御用トランジスタは、出力バッファ回路を不使用にする端子部のハイインピーダンス状態への遷移時にワンショットパルスを発生する回路によりオンされ、前記端子部のハイインピーダンス状態時に前記出力用ＰＭＯＳトランジスタがオフされることを特徴とする。
【０００１】
前記プルアップ用素子が複数のＰＭＯＳトランジスタで構成してもよい。
【００１７】
上記した構成によれば、制御用トランジスタは、端子部がＨからＨｉ−Ｚになった時にワンショットパルスが与えられ、オン（ＯＮ）する。そして、出力用ＰＭＯＳトランジスタのゲートに付いたｐｕｌｌ−ｕｐ素子により、ゲート電位が内部電源電位に引き上げられ、ソース─ドレイン間にリーク電流が流れない。この結果、端子部は、外付けのｐｕｌｌ−ｄｏｗｎ抵抗により、内部の抵抗遅延のみで即座にＬ（０Ｖ）へ落ち着く。
【０００１】
また、ｐｕｌｌ−ｕｐ素子に接続した制御用トランジスタと、これを制御するワンショットパルスのＯＮ／ＯＦＦロジックにより、ｐｕｌｌ−ｕｐ素子に電流が流れている期間が短いため、信号出力ノード側への逆流電流及び５Ｖトレラント時の制御用トランジスタを介した内部電源電圧への逆流電流も無視でき、抵抗値を気にしなくてもよく、消費電流が小さくできる。
【００２０】
【発明の実施の形態】
以下、この発明の実施の形態につき図面を参照して説明する。図７は、この発明の第１の実施形態にかかる出力バッファ回路を示す回路図である。尚、図６の構成と同じ構成部分に同じ符号を付す。
【００２１】
この発明の出力バッファ回路５も図７に示すように、出力用ＰＭＯＳトランジスタ５２のゲートとＰＩノード間にトレラントを構成するトランジスタが設けられている。すなわち、ＰＩノードと出力用ＰＭＯＳトランジスタ５２との間には３つのＰＭＯＳトランジスタ５１ａ、５３、５４と１つのＮＭＯＳトランジスタ５６が設けられている。ＮＭＯＳトランジスタ５６、ＰＭＯＳトランジスタ５４のゲート及びＰＭＯＳトランジスタ５３のドレインには内部電源電圧（ｉｎｔＶＣＣ）が与えられる。ＰＭＯＳトランジスタ５１、５３のゲートはＮウェル抵抗５８を介して出力ノードに接続される。ＰＭＯＳトランジスタ５４のドレインが出力ノードに接続される。ＰＭＯＳトランジスタ５１がアナログスイッチとして機能する。
【００２２】
また、出力用ＰＭＯＳトランジスタ５２と出力用ＮＭＯＳトランジスタ５７の間にはＮＭＯＳトランジスタ５５が設けられ、このＮＭＯＳトランジスタ５５のゲートには、内部電源電圧（ｉｎｔＶＣＣ）が与えられる。出力用ＰＭＯＳトランジスタ５２のソースには、内部電源電圧が与えられ、出力用ＮＭＯＳトランジスタ５７のソースは接地されている。ＮＭＯＳトランジスタ５５と出力用ＰＭＯＳトランジスタ５２との接続ノード（出力ノード）が出力端子部６に接続されている。
【０００１】
さて、この発明においては、ＰＭＯＳトランジスタ５１のノードと出力用ＰＭＯＳトランジスタ５２のゲートとの間に制御用ＰＭＯＳトランジスタ６５を設け、この制御用ＰＭＯＳトランジスタ６５を介してｐｕｌｌ−ｕｐ抵抗６０を設けている。ｐｕｌｌ−ｕｐ抵抗６０は内部電源電圧（ｉｎｔＶｃｃ）が与えられる。
【０００１】
この制御用ＰＭＯＳトランジスタ６５のゲートには、出力バッファ回路を不使用にする端子部のハイインピーダンス状態への遷移時にワンショットパルスを発生するワンショットパルス発生回路７０からの出力信号（ＰＵＬＳＥ）が与えら
れる。
【０００１】
このワンショットパルス発生回路７０は、ＯＥＢノードにＰＩノードと同じ出力が与えられ、この出力の立ち上がり時に、ワンショットパルスを発生する。図８に示しように、ワンショットパルス発生回路７０は、ナンド回路７２と奇数段のインバータ７１…で構成され、ＰＩノードの出力と同期して与えられるＯＥＢノードの信号と、ＯＥＢノード信号を奇数段のインバータ６２…を介して与えられる出力とをそれぞれナンド回路６２に与え、ＯＥＢノード信号の立ち上がり時にワンショットパルスを発生する。
【０００１】
この制御用ＰＭＯＳトランジスタ６５は、ワンショットパルス発生回路７０よりパルスが与えられた時、即ち、端子部６がＨからＨｉ−Ｚにになった時に、オン（ＯＮ）する。そして、ＰＭＯＳトランジスタ５２のゲートに付いたｐｕｌｌ−ｕｐ抵抗６０により、ゲート電位が３Ｖ（内部電源電位）に引き上げられ、ソース─ドレイン間にリーク電流が流れない。
【０００１】
従って、端子６は、外付けのｐｕｌｌ−ｄｏｗｎ抵抗により、内部の抵抗遅延のみで即座にＬ（０Ｖ）へ落ち着くこととなる。
【０００１】
制御用ＰＭＯＳトランジスタ６５は、ワンショットパルス発生回路７０よりパルスが与えられない時には、オフ（ＯＦＦ）し、ｐｕｌｌ−ｕｐ抵抗６０が効かずに、電流は流れない。
【０００１】
上記したように、この発明では、ｐｕｌｌ−ｕｐ抵抗６０に接続した制御用ＰＭＯＳトランジスタ６５と、これを制御するワンショットパルス発生回路７０のＯＮ／ＯＦＦロジックにより、ｐｕｌｌ−ｕｐ抵抗６０に電流が流れている期間が短いため、ＰＩノード側への逆流電流及び５Ｖトレラントじの制御用ＰＭＯＳトランジスタ６５を介した内部電源電圧への逆流電流も無視でき、抵抗値を気にしなくてもよく、消費電流が小さくできる。
【０００１】
表２に、本発明と従来例、参考例１，２との消費電流並びにＡＣ特性の比較した結果を示す。
【０００１】
【表２】

【０００１】
表２より、本発明によれば、消費電流、ＡＣ特性双方に良好な結果が得られる。
【０００１】
また、この制御用ＰＭＯＳトランジスタ６５の５Ｖトレラント時信頼性は、他のＭＯＳ同様に確保されている。
【０００１】
尚、御用ＰＭＯＳトランジスタ６５をオンさせる時間は、外部ｐｕｌｌ−ｄｏｗｎ抵抗値等によって決定し、奇数段のインバータ６２…の段数で時間調整を行う。
【０００１】
尚、上記した実施形態は、制御用ＰＭＯＳトランジスタとプルアップ抵抗とを、直列に接続したが、プルアップ抵抗の代わりに、同一設計ルールの複数のＰＭＯＳトランジスタを用いて回路を構成することができる。
【０００１】
尚、上記した実施形態では、内部電源電圧として３Ｖが用いられ、Ｈレベルの信号として３Ｖ又は５Ｖが用いられているが、３Ｖの代わりに３．３Ｖが用いられても良いなど電圧が具体的に限定されることはない。
【００３０】
【発明の効果】
以上説明したように、この発明によれば、、ｐｕｌｌ−ｄｏｗｎ抵抗が出力端子部に設けられている場合においても、消費電流・ＡＣ特性の双方を改善し、不具合の発生を抑制することができる。
【図面の簡単な説明】
【図１】入出力回路の全体構成を示すブロック図である。
【図２】従来のトレラントを備えた出力バッファ回路を示す回路図である。
【図３】図２に示す回路において、端子にプルダウン抵抗が付いたときのＨからＨｉ−ｚに変化するときの特性図である。
【図４】参考例１に係るトレラントを備えた出力バッファ回路を示す回路図である。
【図５】参考例１の出力バッファ回路と従来の出力バッファ回路において、出力端子部にプルダウン抵抗が付いたときのＨからＨｉ−ｚに変化するときの特性図である。
【図６】参考例２に係るトレラントを備えた出力バッファ回路を示す回路図である。
【図７】この発明の第１の実施形態に係るトレラントを備えた出力バッファ回路を示す回路図である。
【図８】この発明の第１の実施形態の動作を示す波形図である。
【符号の説明】
６ 端子
５１、５３、５４ ＰＭＯＳトランジスタ
５２ 出力用ＰＭＯＳトランジスタ
５５、５６ ＮＭＯＳトランジスタ
５７ 出力用ＮＭＯＳトランジスタ
６１ ｐｕｌｌ−ｕｐ抵抗
６５ 制御用ＰＭＯＳトランジスタ
７０ ワンショットパルス発生回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an output buffer circuit, and more particularly to an output buffer circuit portion of an input / output circuit including a tolerant circuit capable of handling an internal power supply voltage, for example, an external power supply voltage higher than a 3V power supply specification, for example, a 5V input.
[0002]
[Prior art]
The power supply voltage of the semiconductor integrated circuit is changing from 5V to 3V or 3.3V, but in the transition period, 5V drive elements and 3V drive elements are mixed. In such a case, even if the element itself is driven at 3V, a voltage of 5V may be applied from the outside, and in this case, the reliability of the MOS transistor constituting the output buffer circuit of the input / output circuit is increased. There is a problem that it is not secured.
[0003]
In order to solve such a problem, an input / output circuit (3V / 5V tolerant circuit) with a protection circuit as shown in FIGS. 1 and 2 is conventionally known.
[0004]
FIG. 1 shows the overall configuration of an output buffer circuit portion of an input / output circuit, and a control signal is applied to one input of a NAND circuit 1 via an inverter 3. An output signal I1 is given to the other input of the NAND circuit 1. A PI signal to be output from the NAND circuit 1 to an output P-channel MOS (PMOS) transistor constituting the high (Hi) side output circuit section of the output circuit 5 incorporating the tolerant is output.
[0005]
On the other hand, a control signal is given to one input of the NOR circuit 2. An output signal I1 is given to the other input of the NOR circuit 2. The NOR circuit 1 outputs an NI signal to be supplied to an output N-channel MOS (NMOS) transistor that constitutes a low-side output circuit section of the output buffer circuit 5 incorporating a tolerant. Then, an output from the output buffer circuit 5 is given to the output terminal unit 6.
[0006]
FIG. 2 shows a specific configuration example of the output buffer circuit 5 of the input / output circuit including the tolerant circuit. As shown in FIG. 2, a transistor constituting a tolerant is provided between the gate of the output PMOS transistor 52 and the PI node. That is, three PMOS transistors 51, 53, and one NMOS transistor 56 are provided between the PI node and the output PMOS transistor 52. An internal power supply voltage (intVCC) is applied to the gates of the NMOS transistor 56 and the PMOS transistor 54 and to the drain of the PMOS transistor 53. The gates of the PMOS transistors 51 and 53 are connected to the output node via an N-well resistor 58. The drain of the PMOS transistor 54 is connected to the output node. The PMOS transistor 51 functions as an analog switch.
[0007]
An NMOS transistor 55 is provided between the output PMOS transistor 52 and the output NMOS transistor 57, and an internal power supply voltage (intVCC) is applied to the gate of the NMOS transistor 55. An internal power supply voltage is applied to the source of the output PMOS transistor 52, and the source of the output NMOS transistor 57 is grounded. A connection node (output node) between the NMOS transistor 55 and the output PMOS transistor 52 is connected to the output terminal unit 6.
[0008]
Table 1 shows the relationship between the control signal of the input / output circuit shown in FIGS. 1 and 2 and the output of each node. The output terminal unit 6 is in a Hi-Z (high impedance) state in which the Hi (H), Low (L), and output buffer circuits are not used. In Table 1, H indicates a state of 3V and L indicates a state of 0V.
[0009]
[Table 1]

[0010]
Next, the case where a high voltage of 5 V is applied from the output terminal section 6 in the output buffer circuit of FIG. Since the circuit of FIG. 2 is an output buffer circuit, when a signal is input from the output terminal unit 6, the output signal itself is not driven, so that the PI node is H (3V) and the NI node is L (0V). It has become.
[0011]
First, since the NMOS transistor 55 is provided on the NMOS transistor side, the voltage between the source and drain of each NMOS transistor is lowered, and reliability is ensured.
[0012]
Next, on the PMOS transistor side, the PMOS transistor 53 is turned off, and current flows from the drains of the output PMOS transistor 52 and the PMOS transistor 54 to the back gate instead. As a result, the substrate potential (N-well potential) of the PMOS transistor becomes 5V, and the reliability of the PMOS transistors 51 and 53 is ensured. Further, since the PMOS transistor 54 is provided, the gate potential of the output PMOS transistor 52 becomes 5V, and the reliability of the PMOS transistor 52 is ensured. In addition, since the PMOS transistor 51 is in the OFF state, the potential of 5V is not transmitted to the PI node side (because it becomes 3V-Vth (threshold voltage) by the NMOS transistor 56), and the reliability of the circuit connected to the tip of the PI node. Is also secured.
[0013]
However, when the semiconductor device incorporating the output buffer circuit of FIG. 2 was mounted on an actual machine and evaluated, there was a problem in a configuration in which an external pull-down resistor was provided in the output terminal section 6. . That is, there is a problem in the AC characteristics when the output terminal 6 is changed from the normal output (0 to 3V use) output H to Hi-Z (high impedance) which does not use the output buffer circuit 5, that is, the terminal floating. It has been found. In the end, the output terminal section 6 drops to L (0 V) due to a pull-down resistance.
[0014]
Specifically, as shown in FIG. 2, when the output terminal unit 6 changes from H to Hi-Z (when the terminal is floating), the PMOS transistor 51 as an analog switch is not completely turned on (ON). The gate potential of the PMOS transistor 52 becomes about 3V-Vth (transistor threshold voltage), and a leak current flows between the source and drain of the PMOS transistor 52.
[0001]
As a result, an incomplete OFF state of the PMOS transistor 52 exists as shown in FIG. For example, if the threshold voltage (Vth) of the transistor is about −0.6 V, the PMOS transistor 51 exceeds Vth (about −0.6 V) completely when the output terminal 6 changes from H to Hi-Z. The transition time until turning on (ON) is long. Further, during this period, the gate potential of the output PMOS transistor 52 becomes 3 V-Vth (about 2.4 V), and the leakage current flowing through the PMOS transistor 52 is also large. Therefore, there is a problem that the incomplete OFF time of the PMOS transistor 52 shown in FIG. Finally, the pull-down resistor connected to the output terminal unit 6 wins and becomes L (0 V), but its AC characteristic becomes a problem.
[0015]
This defect is a condition that a pull-down resistor is attached to the output terminal unit 6, but if the conventional circuit is used as it is, a serious defect in the system is caused.
[0001]
In view of the above problems, the present applicant has previously filed an output buffer circuit for improving AC characteristics (Japanese Patent Application No. 2002-67218). This output buffer circuit will be described.
[0001]
The above output buffer circuit is shown in FIG. The output buffer circuit (hereinafter referred to as reference example 1) shown in FIG. 4 is provided with a transistor that constitutes a tolerant between the gate of the output PMOS transistor 52 and the PI node, as in the case shown in FIG. Between the PI node and the output PMOS transistor 52, three PMOS transistors 51, 53, 54 and one NMOS transistor 56 are provided. An internal power supply voltage (intVCC) is applied to the gates of the NMOS transistor 56 and the PMOS transistor 54 and to the drain of the PMOS transistor 53. The gates of the PMOS transistors 51 and 53 are connected to the output node via the N well resistor 58. The drain of the PMOS transistor 54 is connected to the output node.
[0001]
A pull-up resistor 60 is provided at the gate of the output PMOS transistor 52 serving as a node of the PMOS transistor 51. The pull-up resistor 60 has one end supplied with an internal power supply voltage and the other end connected between the node of the PMOS transistor 51 and the gate of the output PMOS transistor 52.
[0001]
An NMOS transistor 55 is provided between the output PMOS transistor 52 and the output NMOS transistor 57, and an internal power supply voltage (intVCC) is applied to the gate of the NMOS transistor 55.
[0001]
On the other hand, an internal power supply voltage is applied to the source of the output PMOS transistor 52, and the source of the output NMOS transistor 57 is grounded. A connection node (output node) between the NMOS transistor 55 and the output PMOS transistor 52 is connected to the output terminal 6.
[0001]
Also in the output circuit shown in FIG. 4, the signal relationship shown in Table 1 is obtained. The output terminal 6 is in a Hi-Z state that disables H, L, and the output circuit.
[0001]
In the conventional output circuit shown in FIG. 2, when the terminal 6 changes from H (3 V) to Hi-Z, the PMOS transistor 51 is not completely turned on, so the gate potential of the PMOS transistor 52 is about 3 V-Vth. As shown in FIG. 3, it was in an incomplete OFF state. On the other hand, in the circuit of this reference example 1 shown in FIG. 4, the gate potential is raised to 3 V (internal power supply potential) by the pull-up resistor 60 attached to the gate of the PMOS transistor 52 which is the same node, and the source − Leakage current does not flow between drains.
[0001]
Therefore, as shown in FIG. 5, the terminal 6 is immediately settled to L (0 V) by only an internal resistance delay by the external pull-down resistor. Compared to the circuit shown in FIG. 2, it is about 10 ³ orders faster and switches instantaneously. The resistor 60 has a sufficiently high resistance value in consideration of the case where the input / output buffer cell functions as 5V tolerant.
[0001]
In the reference example 1 shown in FIG. 4 described above, when the PI node is in the L (0 V) state, a small amount of current always flows from the internal power supply to the PI node via the pull-up resistor. FIG. 6 shows Reference Example 2 in which further improvements are made in order to eliminate this harmful effect.
[0001]
FIG. 6 is a circuit diagram showing an output buffer circuit as a second reference example. In addition, the same code | symbol is attached | subjected to the same component as the structure of FIG. 4, and a different structure is demonstrated here.
[0001]
In the reference example 2 shown in FIG. 6, a control PMOS transistor 61 is provided between the pull-up resistor 60, the PMOS transistor 51 node, and the output PMOS transistor 52 gate. The control PMOS transistor 61 is OFF when the PI node is L (0 V) and the terminal (A) 6 is H (3 V).
[0001]
With this control PMOS transistor 61, when PI = 0V and terminal (A) = 3V, the pull-up resistor 61 does not work and no current flows. Since the ON / OFF of the pull-up resistor 60 can be controlled by the added control PMOS transistor 61, the current consumption can be reduced.
[0001]
The reliability of the control PMOS transistor 61 at the time of 5V tolerance is ensured in the same manner as other MOSs.
[0001]
On the other hand, various circuits have been proposed for an input circuit including a tolerant circuit. For example, a 5V tolerant input circuit that reduces the power consumption of the input buffer and improves the reliability has been proposed (see, for example, Patent Document 1).
[0001]
However, in these input circuits, there is no mention of a problem when a pull-down resistor is attached to a terminal.
[0001]
[Problems to be solved by the invention]
As described above, in the output buffer circuit including the conventional tolerant circuit, although a condition that the pull-down resistor is attached to the terminal is used, a serious result is caused on the system.
[0001]
In the reference examples 1 and 2 described above, the AC characteristics can be improved. However, in the reference example 1, there is a problem that the current consumption increases, and in the reference example 2, the current consumption is improved compared to the reference example 1. However, there is a problem of a backflow current to the PI node side and a backflow current to VCC via the control PMOS transistor at the time of 5V tolerance, and there is a problem that the AC characteristics are lower than that of the reference example 1.
[0001]
Thus, both current consumption and AC characteristics are not perfect, and further improvements have been desired.
[0001]
The present invention has been made in view of the above-described problems, and even when a pull-down resistor is provided at the output terminal portion, it improves both current consumption and AC characteristics and suppresses the occurrence of defects. For the purpose.
[0016]
[Means for Solving the Problems]
In the present invention, a tolerant circuit is provided between the output PMOS transistor of the output buffer cell connected to the terminal section and the signal output node applied to the output PMOS transistor, and the gate of the output PMOS transistor is provided. A pull-up element is connected via a control transistor, and the control transistor is turned on by a circuit that generates a one-shot pulse at the time of transition to a high impedance state of a terminal portion that does not use an output buffer circuit, The output PMOS transistor is turned off when the terminal portion is in a high impedance state.
[0001]
The pull-up element may be composed of a plurality of PMOS transistors.
[0017]
According to the configuration described above, the control transistor is turned on (ON) when a one-shot pulse is applied when the terminal portion changes from H to Hi-Z. Then, the pull-up element attached to the gate of the output PMOS transistor raises the gate potential to the internal power supply potential, and no leak current flows between the source and drain. As a result, the terminal portion immediately settles to L (0 V) with only an internal resistance delay due to the external pull-down resistor.
[0001]
In addition, the control transistor connected to the pull-up element and the ON / OFF logic of the one-shot pulse that controls the control transistor make the current flow through the pull-up element short, so the backflow to the signal output node side The current and the backflow current to the internal power supply voltage via the control transistor at the time of 5 V tolerant can also be ignored, the resistance value does not have to be taken care of, and the current consumption can be reduced.
[0020]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings. FIG. 7 is a circuit diagram showing an output buffer circuit according to the first embodiment of the present invention. In addition, the same code | symbol is attached | subjected to the same component as the structure of FIG.
[0021]
As shown in FIG. 7, the output buffer circuit 5 of the present invention is provided with a transistor constituting a tolerant between the gate of the output PMOS transistor 52 and the PI node. That is, three PMOS transistors 51a, 53, and 54 and one NMOS transistor 56 are provided between the PI node and the output PMOS transistor 52. An internal power supply voltage (intVCC) is applied to the gates of the NMOS transistor 56 and the PMOS transistor 54 and to the drain of the PMOS transistor 53. The gates of the PMOS transistors 51 and 53 are connected to the output node via the N well resistor 58. The drain of the PMOS transistor 54 is connected to the output node. The PMOS transistor 51 functions as an analog switch.
[0022]
An NMOS transistor 55 is provided between the output PMOS transistor 52 and the output NMOS transistor 57, and an internal power supply voltage (intVCC) is applied to the gate of the NMOS transistor 55. An internal power supply voltage is applied to the source of the output PMOS transistor 52, and the source of the output NMOS transistor 57 is grounded. A connection node (output node) between the NMOS transistor 55 and the output PMOS transistor 52 is connected to the output terminal unit 6.
[0001]
In the present invention, the control PMOS transistor 65 is provided between the node of the PMOS transistor 51 and the gate of the output PMOS transistor 52, and the pull-up resistor 60 is provided via the control PMOS transistor 65. . The pull-up resistor 60 is supplied with an internal power supply voltage (intVcc).
[0001]
An output signal (PULSE) from a one-shot pulse generation circuit 70 that generates a one-shot pulse at the time of transition to a high impedance state of a terminal portion that does not use the output buffer circuit is applied to the gate of the control PMOS transistor 65. It is done.
[0001]
The one-shot pulse generation circuit 70 is supplied with the same output as the PI node at the OEB node, and generates a one-shot pulse when the output rises. As shown in FIG. 8, the one-shot pulse generation circuit 70 includes a NAND circuit 72 and odd-numbered inverters 71..., And outputs an OEB node signal and an OEB node signal which are given in synchronization with the output of the PI node. Each of the outputs given via the inverters 62 of the stage is given to the NAND circuit 62, and a one-shot pulse is generated when the OEB node signal rises.
[0001]
The control PMOS transistor 65 is turned on when a pulse is given from the one-shot pulse generation circuit 70, that is, when the terminal section 6 changes from H to Hi-Z. The gate potential is raised to 3 V (internal power supply potential) by the pull-up resistor 60 attached to the gate of the PMOS transistor 52, and no leak current flows between the source and the drain.
[0001]
Therefore, the terminal 6 immediately settles to L (0 V) by only an internal resistance delay due to the external pull-down resistor.
[0001]
The control PMOS transistor 65 is turned off when no pulse is given from the one-shot pulse generation circuit 70, the pull-up resistor 60 does not work, and no current flows.
[0001]
As described above, in the present invention, current flows through the pull-up resistor 60 by the control PMOS transistor 65 connected to the pull-up resistor 60 and the ON / OFF logic of the one-shot pulse generation circuit 70 that controls the PMOS transistor 65. Therefore, the backflow current to the PI node side and the backflow current to the internal power supply voltage via the control PMOS transistor 65 that is 5V tolerant can be ignored, and the resistance value does not have to be taken into consideration. Can be reduced.
[0001]
Table 2 shows a comparison result of current consumption and AC characteristics between the present invention, the conventional example, and Reference Examples 1 and 2.
[0001]
[Table 2]

[0001]
From Table 2, according to the present invention, good results can be obtained in both current consumption and AC characteristics.
[0001]
Further, the reliability at the time of 5V tolerance of the control PMOS transistor 65 is ensured similarly to other MOSs.
[0001]
Note that the time for turning on the control PMOS transistor 65 is determined by the external pull-down resistance value or the like, and the time is adjusted by the number of stages of the odd number of inverters 62.
[0001]
In the above-described embodiment, the control PMOS transistor and the pull-up resistor are connected in series, but a circuit can be configured using a plurality of PMOS transistors having the same design rule instead of the pull-up resistor. .
[0001]
In the above-described embodiment, 3V is used as the internal power supply voltage, and 3V or 5V is used as the H level signal. However, a voltage such as 3.3V may be used instead of 3V. It is not limited to.
[0030]
【The invention's effect】
As described above, according to the present invention, even when a pull-down resistor is provided in the output terminal portion, it is possible to improve both current consumption and AC characteristics and suppress the occurrence of defects. .
[Brief description of the drawings]
FIG. 1 is a block diagram showing an overall configuration of an input / output circuit.
FIG. 2 is a circuit diagram showing an output buffer circuit having a conventional tolerant.
FIG. 3 is a characteristic diagram when the circuit shown in FIG. 2 changes from H to Hi-z when a pull-down resistor is attached to the terminal.
4 is a circuit diagram illustrating an output buffer circuit including a tolerant according to Reference Example 1. FIG.
FIG. 5 is a characteristic diagram when the output buffer circuit of Reference Example 1 and the conventional output buffer circuit change from H to Hi-z when a pull-down resistor is attached to the output terminal portion;
6 is a circuit diagram showing an output buffer circuit including a tolerant according to Reference Example 2. FIG.
FIG. 7 is a circuit diagram showing an output buffer circuit including a tolerant according to the first embodiment of the present invention.
FIG. 8 is a waveform diagram showing the operation of the first embodiment of the present invention.
[Explanation of symbols]
6 terminals 51, 53, 54 PMOS transistor 52 output PMOS transistors 55, 56 NMOS transistor 57 output NMOS transistor 61 pull-up resistor 65 control PMOS transistor 70 one-shot pulse generation circuit

Claims (2)

A tolerant circuit is provided between the output PMOS transistor of the output buffer cell connected to the terminal section and a signal output node applied to the output PMOS transistor, and a control transistor is provided at the gate of the output PMOS transistor. A pull-up element is connected to the control transistor, and the control transistor is turned on by a circuit that generates a one-shot pulse at the time of transition to a high-impedance state of the terminal portion that does not use the output buffer circuit. An output buffer circuit, wherein the output PMOS transistor is turned off in an impedance state. 2. The output buffer circuit according to claim 1, wherein the pull-up element includes a plurality of PMOS transistors.

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