JP4004052B2 - 論理回路装置、プログラマブル論理回路の動作方法 - Google Patents

Description

本発明は、実現する機能を動作中に変更可能なプログラマブル論理回路を利用した論理回路装置に関する。

複数の工程からなる一連の処理を行う回路を一つの集積回路で構成すると、集積回路全体の処理速度を最も高い処理能力を必要とする工程に合わせる必要がある。しかし、実際には、低い処理能力で十分な工程も多く存在するため、集積回路全体としては処理能力が余剰する。

近年、実現する機能を動作中に変更可能なプログラマブル論理回路が提案されている。このプログラマブル論理回路は、
回路の動作中に回路全体若しくは一部分の論理構成を変更することが可能な回路である。例えば、論理構成を高速に変更可能になるように構成したフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）等が挙げられる。尚、以下では単に「プログラマブル論理回路」と表記する。

従来、プログラマブル論理回路上で実現する機能を時分割的に変更する手法が提案されている。この手法では、各工程が必要とする処理能力に応じて、予め各工程の処理時間の配分を決めておく。そして、プログラマブル論理回路で実現する、各工程の処理を行う為の機能をその処理時間の配分に従って変更する。
特開２００１−２０２２３６公報

従来の手法では、高い処理能力が必要な工程に配分する処理時間を長くし、そして、低い処理能力で十分な工程に配分する処理時間を短くするように、処理時間の配分を予め決めておく必要がある。そのため、各工程が必要とする処理能力の動的な変化に対応して適切な処理時間を割り当てることはできない。

そこで本発明は、各工程の処理に必要な処理能力に応じて、処理時間を自動的に調整することが可能な汎用論理回路を提供することを目的とする。

上記課題を解決する為に本発明の論理回路装置は、複数の回路の各々に関する回路構成情報を記憶する回路構成情報メモリと、動作中に、前記回路構成情報を用いて回路構成を再構成可能なプログラマブル論理回路と、前記各回路の処理に関する入力データ及び出力データを、前記各回路ごとに蓄積する処理データメモリと、前記処理データメモリへの前記入力又は出力データの少なくとも一方の蓄積量を前記各回路毎に監視し、これらの蓄積量がある条件を満たした場合に、前記プログラマブル論理回路の回路構成を変更する制御部とを備える。

本発明によれば、各工程の処理に必要な処理能力に応じて、処理時間を自動的に調整することができる。

（概要）本発明の各実施形態では、実現する機能を動作中に変更可能なプログラマブル論理回路が用いられる。このようなプログラマブル論理回路は、回路の動作中に回路全体若しくは一部分の論理構成を再構成することにより実現する機能を変更することが可能な回路である。例えば、論理構成の再構成を高速に実行可能なように構成したフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）やプログラマブル・ロジック・デバイス（ＰＬＤ）等が挙げられる。尚、以下では単に「プログラマブル論理回路」と表記する。

図１はプログラマブル論理回路を用いた論理回路装置の概要を示す。図１では、ステップＡからステップＤまでの４個のステップからなる処理を一つのプログラマブル論理回路１２１で実行する例である。説明を簡単にするために、プログラマブル論理回路が一つの場合を示している。

一般にこのような処理は、ステップＡ、Ｂ、Ｃ及びＤの各々の処理を行う専用回路Ａ、Ｂ、Ｃ及びＤと、各専用回路への入力及び各専用回路からの出力を一時記憶するＦＩＦＯ型メモリ１００、１０１、１０２、１０３及び１０４とを用いることで実現可能である。

これに対し図１の論理回路装置は、４個の専用回路の代わりに、プログラマブル論理回路１２１と、４種類の回路情報Ａ、Ｂ、Ｃ及びＤと、ＦＩＦＯ切替部１２２と、プログラマブル論理回路１２１及びＦＩＦＯ切替部１２２の動作制御を行う制御部１２３とを備える。

プログラマブル論理回路１２１は、外部から与えられる回路情報に従って様々な論理回路を実現する。例えば、プログラマブル論理回路１２１に回路情報Ａが与えられるとプログラマブル論理回路１２１は回路Ａとして動作する。プログラマブル論理回路１２１に回路情報Ｂを与えられるとプログラマブル論理回路１２１は回路Ｂとして動作する。

また、プログラマブル論理回路１２１は回路構成を再構成可能という性質を持つ。すなわち、プログラマブル論理回路１２１は、外部から与える回路情報を変更することにより、回路構成を変更することができる。例えば、図２に示すように、回路情報Ａに基づいて回路Ａとして動作しているプログラマブル論理回路１２１に回路情報Ｂを与えると、図３に示すようにプログラマブル論理回路１２１は回路Ｂとして動作するようになる。

本実施形態の論理回路装置１２０は、プログラマブル論理回路１２１の再構成可能という性質を利用する。そして、図２から図５に示すように、ある時刻ではプログラマブル論理回路１２１を回路Ａとして動作させ、別の時刻では回路Ｂとして動作させ、また別の時刻では回路Ｃとして動作させ、さらに別の時刻では回路Ｄとして動作させる。従って、ある時刻では回路Ａの処理のみが行われ、その他の回路（Ｂ〜Ｄ）の処理は停止した状態になる。このように、プログラマブル論理回路１２１で実現する回路の種類を時々刻々と変化させながらステップＡ、Ｂ、Ｃ及びＤの処理を行っていく。

プログラマブル論理回路１２１の回路構成を再構成する時、ＦＩＦＯ切替部１２２はプログラマブル論理回路１２１に接続するＦＩＦＯ型メモリを変更する。例えば、プログラマブル論理回路１２１を回路Ｃとして動作させる時には、図４に示すように、プログラマブル論理回路１２１の入力側にＦＩＦＯ１０２を接続し、出力側にＦＩＦＯ１０３を接続する。プログラマブル論理回路１２１を回路Ｄとして動作させる時には、図５に示すように、プログラマブル論理回路１２１の入力側にＦＩＦＯ１０３を接続し、出力側にＦＩＦＯ１０４を接続する。

上述したプログラマブル論理回路１２１の回路構成の再構成動作及びＦＩＦＯ切替部１２２の接続ＦＩＦＯ切替動作は、制御部１２３の制御により行われる。本発明の各実施形態では、制御部１２３は、プログラマブル論理回路に再構成を行わせるタイミングを決定する。制御部１２３はＦＩＦＯ１０００、１００１、１００２、１００３及び１００４が蓄えているデータ量を監視する。そして、制御部１２３はデータ量に基づいてプログラマブル論理回路が再構成を行うか否かを決定する。すなわち、制御部１２３は各単位回路の動作のスケジューリングを行う。

図６はプログラマブル論理回路１２１の内部構成の概要を示す。プログラマブル論理回路１２１は複数の単位ブロック６００と、これら単位ブロック６００相互の接続を行う複数の単位ブロック間接続部６１０とを備える。単位ブロック６００は、入力されたデータに対して論理演算を行うＬＵＴ６０１と、ＬＵＴ６０１の演算結果を他の単位ブロックに出力する際の出力の同期をとるためのＤ−ＦｌｉｐＦｌｏｐ６０２とを備える。単位ブロック６００は、複数の回路情報を記憶しておくＲＡＭ６０３と、ＬＵＴ６０１に与える回路情報を切り替える切替部６０４とを備える。単位ブロック６００は、ＬＵＴ６０１に与える回路情報を切り替える際にＤ−ＦｌｉｐＦｌｏｐ６０２の状態情報を退避・復元するためのＲＡＭ６０５と、退避・復元する状態情報を切り替える切替部６０６とを備える。

単位ブロック間接続部６１０は、単位ブロック間の接続関係に関する回路情報に基づいて単位ブロック６００からの出力を別の単位ブロック６００に出力する接続部６１１と、単位ブロック間の接続関係を規定する複数の回路情報を記憶するＲＡＭ６１２と、接続部６１１に与える回路情報を切り替える切替部６１３とを備える。

ＲＡＭ６０３は、外部から論理演算に関する回路情報を受け取り、記憶する。ＲＡＭ６１２は、外部から単位ブロック間の接続関係に関する回路情報を受け取り、記憶する。ＲＡＭ６０５は、外部と状態情報の受け渡しを行う。切替部６０４及び６０６は、制御部１２３から制御信号を受けてＬＵＴ６０１及び単位ブロック間接続部６１０に与える回路情報の切替動作を行う。切替部６１３は、外部から制御信号を受けてＤ−ＦｌｉｐＦｌｏｐ６０２の状態情報をＲＡＭ６０５に退避させるとともに、Ｄ−ＦｌｉｐＦｌｏｐ６０２に、次に動作させる回路に関する状態情報を与える。

尚、ここではＬＵＴ６０１は論理演算を行うと説明したが、算術演算や簡単なプログラムを実行可能なものであっても良い。

図７は、プログラマブル論理回路１２１の動作中に再構成を行う手順のフローチャートである。

（ステップＳ７０１）制御部１２３は、次に動作させる回路に対応する回路情報６０３−２及び回路情報６１２−２を外部からＲＡＭ６０３及びＲＡＭ６１２に供給する。また、次に動作させる回路に対応する状態情報６０５−２を外部からＲＡＭ６０５に供給する。尚、既にＲＡＭ６０３、６０５及び６１２に必要なデータが記憶されている場合は、このステップの処理は省略されることができる。

（ステップＳ７０２）制御部１２３は、図示しないクロック信号供給部に制御信号を送る。クロック信号供給部はプログラマブル論理回路１２１へのクロック信号の供給を停止して処理を停止させる。

（ステップＳ７０３）制御部１２３は、ＦＩＦＯ切替部１２２に制御信号を送り、次に動作させる回路に対応するＦＩＦＯ（図示せず）をプログラマブル論理回路１２１に接続させる。

（ステップＳ７０４）制御部１２３は、切替部６０６に制御信号を送る。切替部６０６はＤ−ＦｌｉｐＦｌｏｐ６０２が保持する状態情報をＲＡＭ６０５に退避する。退避された状態情報は状態情報６０５−１としてＲＡＭ６０５に記憶される。

（ステップＳ７０５）制御部１２３は、切替部６０４に制御信号を送る。切替部６０４は次に動作させる回路の構成に関する回路情報６０３−２をＲＡＭ６０３からＬＵＴ６０１へコピーする。また、制御部１２３は、切替部６１３に制御信号を送る。切替部６１３は、次に動作させる回路の接続関係に関する回路情報６１２−２を、ＲＡＭ６１２から接続部６１１へコピーする。さらに、制御部１２３は、切替部６０６に制御信号を送る。切替部６０６は、次に動作させる回路に対応する状態情報６０５−２をＤ−ＦｌｉｐＦｌｏｐ６０２上に復元する。

（ステップＳ７０７）制御部１２３は、クロック信号供給部に制御信号を送る。クロック信号供給部はプログラマブル論理回路１２１へクロック信号の供給を再開する。また、必要があれば、制御部１２３は切替部６０６に制御信号を送り、ステップＳ７０４でＲＡＭ６１２に退避された状態情報６０５−１を図示しない外部のメモリに保存しても良い。

プログラマブル論理回路１２１の回路構成は、以上に説明した手順に従って再構成される。

ＲＡＭ６０３、６０５及び６１２の効果により、回路情報をプログラマブル論理回路１２１にロードする時間を遮蔽することが可能となる。従って、プログラマブル論理回路１２１は回路構成の再構成を高速に行うことができる。尚、各実施形態ではＲＡＭ６０３、６０５及び６１２を設けた構成になっているが、これらのＲＡＭ６０３は必須ではない。プログラマブル論理回路１２１の外部から回路情報や状態情報を高速に送受信可能な構成にしても実現可能である。

また、図６ではＲＡＭ６０３、６０５及び６１２に記憶されている回路情報及び状態情報は２つであるが、２つより多くの回路情報及び状態情報を記憶しても構わない。ＲＡＭ６０３、６０５及び６１２に記憶可能な回路情報及び状態情報の数は、外部との状態情報及び状態情報の送受信速度に応じて決定されても構わない。

（第１の実施形態）図８は本発明の第１の実施形態の、プログラマブル論理回路を用いた論理回路装置８００のブロック図である。この論理回路装置８００は、図６の単位ブロック６００及び単位ブロック間接続部６１０が複数集まって構成されるプログラマブル論理回路８０１と、プログラマブル論理回路８０１に回路情報を供給する回路情報供給部８０２と、回路情報を記憶しておく回路情報記憶部８０３とを備える。この回路情報は、プログラマブル論理回路８０１が各単位回路を構成する際に用いる、回路構成情報である。

本実施形態の論理回路装置８００は、プログラマブル論理回路８０１で実現される各単位回路間を接続するＦＩＦＯ８０６と、ＦＩＦＯ８０６からプログラマブル論理回路８０１で実現される各単位回路の入力側に接続するものを選択する入力ＦＩＦＯ選択部８０４と、ＦＩＦＯ８０６からプログラマブル論理回路８０１で実現される各単位回路の出力側に接続するものを選択する出力ＦＩＦＯ選択部８０５とを備える。入力ＦＩＦＯ選択部８０４及び出力ＦＩＦＯ選択部８０５は、上述のＦＩＦＯ切替部１２２に対応する。

本実施形態の論理回路装置８００はプログラマブル論理回路８０１の状態情報を管理する状態情報管理部８０８と、状態情報を記憶しておく状態情報記憶部８０９とを備える。

プログラマブル論理回路８０１は、時々刻々と回路構成をＮ個の単位回路のいずれかに再構成しながら動作する。プログラマブル論理回路８０１によって実現される各単位回路は、各単位回路の処理に必要なデータを入力ＦＩＦＯ選択部８０４を介してＦＩＦＯ８０６から読み出し、各単位回路による処理結果のデータを出力ＦＩＦＯ選択部８０５を介してＦＩＦＯ８０６に書き込む。プログラマブル論理回路８０１は、制御部８０７からの制御信号を受けて回路構成を変更する。尚、説明を簡単にするために以下の前提条件を設ける。
（Ａ１）全ての単位回路は直列に接続されている。
（Ａ２）全ての単位回路は１入力１出力である。
（Ａ３）論理回路装置８００全体としては、１入力１出力である。

回路情報供給部８０２は、制御部８０７に指定された単位回路の回路情報を回路情報記憶部８０３から読み出して、プログラマブル論理回路８０１に供給する。

回路情報記憶部８０３は、Ｎ個の単位回路に相当する回路情報８０３−１、８０３−２、・・・、８０３−Ｎを記憶する。以下、回路情報８０３−ｋを用いてプログラマブル論理回路８０１が実現する単位回路を、単位回路８０３−ｋと呼ぶこととする。また、説明を簡単にする為に、さらに次の前提条件を設ける。
（Ａ４）本実施形態の論理回路装置８００では、論理回路装置８００全体の入力側からｋ番目にある単位回路は、単位回路８０３−ｋである（ｋ＝１、２、・・・、Ｎ）。従って、論理回路装置８００全体の出力側に最も近い単位回路は、単位回路８０３−Ｎである。

ＦＩＦＯ８０６は、Ｎ個の単位回路間を接続するＮ−１個のＦＩＦＯ（ＦＩＦＯ８０６−１、８０６−２、・・・、８０６−（Ｎ−１））と、回路全体の入力側ＦＩＦＯであるＦＩＦＯ８０６−ａと、回路全体の出力側ＦＩＦＯであるＦＩＦＯ８０６−ｂとを有する。尚、説明を簡単にする為に、さらに次の前提条件を設ける。
（Ａ５）単位回路８０３−ｋの出力側に接続されるＦＩＦＯは、ＦＩＦＯ８０６−ｋである。
（Ａ６）単位回路８０３−（ｋ＋１）の入力側に接続されるＦＩＦＯは、ＦＩＦＯ８０６−ｋである。
（Ａ７）各ＦＩＦＯの容量は同一である。

尚、ＦＩＦＯ８０６は先入れ先出し型の専用メモリに限らず、先入れ先出しが可能なように構成（もしくは制御）されたＤＲＡＭなどの汎用メモリ素子でも構わない。

入力ＦＩＦＯ選択部８０４は、制御部８０７によって指定された単位回路に接続されるべき入力ＦＩＦＯをＦＩＦＯ８０６から選択する。そして、入力ＦＩＦＯ選択部８０４は、選択された入力ＦＩＦＯからプログラマブル論理回路８０１へデータを供給する。

出力ＦＩＦＯ選択部８０５は、制御部８０７によって指定された単位回路に接続されるべき出力ＦＩＦＯをＦＩＦＯ８０６から選択する。そして、出力ＦＩＦＯ選択部８０５は、プログラマブル論理回路１０１から出力されるデータを選択された出力ＦＩＦＯに記憶させる。

状態情報管理部８０８は、制御部８０７によって指定された単位回路の状態情報を状態情報記憶部８０９から読み出して、プログラマブル論理回路８０１に供給する。また、状態情報管理部８０８は、制御部８０７によって指定された単位回路の状態情報をプログラマブル論理回路８０１から読み出して、状態情報記憶部８０９に記憶させる。

状態情報記憶部８０９は、Ｎ個の単位回路のそれぞれに対応する状態情報８０９−１、８０９−２、・・・、８０９−Ｎを記憶する。以下、回路情報８０３−ｋに対応する状態情報を、状態情報８０９−ｋと記述する。

制御部８０７は、各ＦＩＦＯ（ＦＩＦＯ８０６−１、８０６−２、・・・、８０６−（Ｎ−１）、８０６−ａ、８０６−ｂ）が保持しているデータの量の監視と、プログラマブル論理回路８０１で実現する単位回路の選択と、プログラマブル論理回路８０１で実現する単位回路を切り替える際の制御を行う。また、制御部８０７は、プログラマブル論理回路８０１で動作中の単位回路の識別子を記憶している。以下、図９を参照して制御部８０７の動作を説明する。

（Ｓ９０１）制御部８０７は、ＦＩＦＯ１０６の各ＦＩＦＯが保持しているデータ量を、ある時間間隔で監視する。本実施形態では説明を簡単にする為にこの時間間隔を一定であるとするが、可変であっても良い。例えば、時間間隔の上限を設けた上でプログラマブル論理回路１０１の動作時間が長くなるにつれて時間間隔を長くしても良い。あるいは、時間間隔の上限を設けた上で各ＦＩＦＯが保持しているデータ量の平均値若しくは合計値が大きくなるにつれて時間間隔を長くしても良い。または、各ＦＩＦＯに読み書きが行われる度、若しくは、所定回数各ＦＩＦＯに読み書きが行われる毎に監視するようにしても良い。

（Ｓ９０２）制御部８０７は、各ＦＩＦＯが保持しているデータ量に基づいて、プログラマブル論理回路１０１で実現する単位回路の選択を行う。制御部８０７は、各ＦＩＦＯの容量と各ＦＩＦＯが保持しているデータ量から求めた各単位回路の入力ＦＩＦＯのデータ量と出力ＦＩＦＯの空き容量に基づいて、単位回路を選択する。

入力ＦＩＦＯが空の状態では入力データがないので、各単位回路は処理を行うことができない。また、出力ＦＩＦＯの満杯の状態では、新たに生成された処理結果が失われることになる。

そこで、制御部８０７は各ＦＩＦＯの監視結果に基づいて、入力ＦＩＦＯが保持するデータ量が予め定めておいた閾値Ｔ_in以上で、かつ、出力ＦＩＦＯの空き容量が予め定めておいた閾値Ｔ_out以上となる単位回路を選択する。

（Ｓ９０３）制御部８０７は、選択された単位回路と、プログラマブル論理回路８０１で現在動作中の単位回路とが同一か否かを調べる。制御部８０７は、プログラマブル論理回路８０１で現在動作中の単位回路の識別子と、ステップＳ９０２で制御部８０７が選択した単位回路の識別子とを比較する。２つの識別子が同一である場合は、切替は不要であるのでＳ９０１の処理に戻る。２つの識別子が異なる場合は切替が必要なので次のステップの処理を行う。

（Ｓ９０４）制御部８０７は、選択された単位回路の回路情報及び状態情報を、プログラマブル論理回路８０１へ供給する。制御部８０７は、選択された単位回路の識別子を回路情報供給部８０２と状態情報管理部８０８とに通知する。

回路情報供給部８０２は制御部８０７から識別子を通知されると、回路情報記憶部８０３から識別子に対応する単位回路の回路情報を読み出して、プログラマブル論理回路８０１に供給する。そして、回路情報をプログラマブル論理回路８０１のＲＡＭ６０３に記憶させる。回路情報供給部８０２は回路情報の供給が完了したら制御部８０７へ通知する。

状態情報管理部８０８は制御部８０７から識別子を通知されると、状態情報記憶部８０９から識別子に対応する単位回路の状態情報を読み出して、プログラマブル論理回路８０１に供給する。そして、プログラマブル論理回路８０１のＲＡＭ６０５に記憶させる。状態情報供給部８０８は状態情報の供給が完了したら制御部８０７へ通知する。

制御部８０７は、回路情報供給部８０２及び状態情報供給部８０８の両方から通知を受けたら、次のステップの処理を行う。

（Ｓ９０５）制御部８０７は、プログラマブル論理回路８０１の動作を停止させる。制御部８０７は、図示しないクロック信号供給部を制御して、クロック信号の供給を停止させる。

（Ｓ９０６）制御部８０７は、選択された単位回路の識別子を、入力ＦＩＦＯ選択部８０４と出力ＦＩＦＯ選択部８０５とに選択された単位回路の識別子を通知する。入力ＦＩＦＯ選択部８０４及び出力ＦＩＦＯ選択部８０５は、制御部８０７から通知された識別子に対応するＦＩＦＯをプログラマブル論理回路８０１に接続する。

（Ｓ９０７）制御部８０７は、プログラマブル論理回路８０１の切替部６０６を制御して、現在のＤ−ＦｌｉｐＦｌｏｐ６０２の状態をＲＡＭ６０５に記憶させる。

（Ｓ９０８）制御部８０７は、プログラマブル論理回路８０１の切替部６０４を制御して、ＲＡＭ６０３に記憶させた、次に動作させる単位回路の回路情報をＬＵＴ２０１に供給する。制御部８０７は、プログラマブル論理回路８０１の切替部６１３を制御して、ＲＡＭ６１２に記憶させた、次に動作させる単位回路の回路情報を接続部６１１に供給する。制御部８０７は、プログラマブル論理回路８０１の切替部６０６を制御して、ＲＡＭ６０５に記憶させた、次に動作させる単位回路の状態情報をＤ−ＦｌｉｐＦｌｏｐ６０２に供給する。

（Ｓ９０９）制御部８０８は、プログラマブル論理回路８０１の動作を再開させる。すなわち、制御部８０８は図示しないクロック信号供給部を制御してクロック信号の供給を再開させる。

（Ｓ９１０）制御部８０８は、プログラマブル論理回路８０１の切替部６０６を制御して、ステップＳ９０７でＲＡＭ６０５に記憶させた状態情報を状態情報管理部８０８に供給させる。制御部８０７は、状態情報管理部８０８に直前まで動作していた単位回路の識別子を通知して、当該単位回路の状態情報を保存させる。状態情報管理部１０８は、切替部６０６から供給された状態情報を、状態情報記憶部８０９に記憶させる。

以上、本実施形態の論理回路装置ならば、各単位回路が必要とする処理能力が動的に変化する場合にも対応可能である。

（第２の実施形態）以下、本発明の第２の実施形態の論理回路装置について説明する。論理回路装置８００の構成は第１の実施形態と同様であるので説明を省略する。本実施形態では、制御部８０７によって行われる単位回路の選択処理（ステップＳ９０２）が第１の実施形態と異なる。

本実施形態では各単位回路の優先度を優先度１から優先度４までの４段階で評価する。優先度１は最高の優先度である。優先度４は処理不能な状態を表す。本実施形態の制御部８０７は最も優先度が高い単位回路を選択する。

図１０は本実施形態の制御部８０７による単位回路の優先度決定処理のフローチャートである。以下、図面を参照して優先度決定処理について説明する。制御部８０７は、下記のフローチャートに基づいて、全ての単位回路の優先度を設定する。

（Ｓ１００１）入力ＦＩＦＯが保持するデータ量が０である場合、若しくは、出力ＦＩＦＯが満杯の場合。
その単位回路は、処理を行うのに相応しい状態ではない。なぜならば、入力ＦＩＦＯにデータが無ければ処理を行えず、また、出力ＦＩＦＯが満杯であれば処理結果が失われる可能性が高いからである。よって、制御部８０７は、その単位回路の優先度を最低、すなわち優先度４に設定する。

（Ｓ１００２）入力ＦＩＦＯが保持するデータ量が閾値Ｔ_inより多い場合。
その単位回路の入力ＦＩＦＯは溢れそうになっている可能性がある。よって、制御部８０７は、その単位回路の優先度を最高、すなわち優先度１に設定する。

（Ｓ１００３）出力ＦＩＦＯが保持するデータ量が閾値Ｔ_outより少ない場合。
その単位回路の出力ＦＩＦＯには十分な空き容量があると考えられる。よって、制御部８０７は、その単位回路の優先度を優先度２に設定する。

（Ｓ１００４）上記以外の場合。
制御部８０７は、その単位回路の優先度を優先度３に設定する。

尚、本実施形態のステップＳ１００１では、入力ＦＩＦＯが保持するデータ量が０、若しくは、出力ＦＩＦＯが満杯の場合を対象としているが、何らかの閾値を基準にして対象とする条件を定めても構わない。例えば、入力ＦＩＦＯが保持するデータ量が閾値Ｔ_minより少ない場合、若しくは、出力ＦＩＦＯが保持するデータ量が閾値Ｔ_maxより多い場合としても構わない。このとき、必ずしもＴ_min≦Ｔ_in、Ｔ_max≧Ｔ_outでなくても構わない。

全ての単位回路の優先度を設定した後、制御部８０７は最も高い優先度を有する単位回路を選択する。しかし、制御部８０７は、最も高い優先度を有する単位回路が複数ある場合でも、その中から一つの単位回路を選択する必要がある。そのような場合は、制御部８０７は、図１１に示す処理により、単位回路を選択する。

（Ｓ１１０１）制御部８０７は、その優先度に分類された単位回路の中にプログラマブル論理回路８０１で現在動作中の単位回路が存在するかを調べる。制御部８０７は現在動作中の単位回路の識別子を記憶しているので、記憶している識別子と同一の識別子を持つ単位回路をその優先度に分類された単位回路の中から探せばよい。現在動作中の単位回路が存在する場合は、その単位回路を選択する。

（Ｓ１１０２）制御部８０７は、現在動作中の単位回路が存在しない場合は、各単位回路の連続処理可能量を求める。制御部８０７は、連続処理可能量が最も高い単位回路を選択する。尚、連続処理可能量は、入力ＦＩＦＯが保持するデータ量と出力ＦＩＦＯの空き容量とのうちで小さいものの値、として定義される。従って、制御部８０７は、以下のように連続処理可能量を求める。
（Ｓ１１０２−１）制御部８０７は、入力ＦＩＦＯが保持するデータ量と出力ＦＩＦＯの空き容量とを比較する。
（Ｓ１１０２−２）入力ＦＩＦＯが保持するデータ量の方が多ければ、制御部８０７は出力ＦＩＦＯの空き容量を連続処理可能量とする。
（Ｓ１１０２−１）出力ＦＩＦＯの空き容量の方が多ければ、制御部８０７は入力ＦＩＦＯが保持するデータ量を連続処理可能量とする。

連続処理可能量の算出の際には、各単位回路が１回の処理で使用する入力データの量と各単位回路が１回の処理で出力する出力データの量との比に応じて、入力ＦＩＦＯが保持するデータ量と出力ＦＩＦＯの空き容量とのそれぞれに係数を乗じて調整してもよい。 例えば、データの圧縮処理を行う単位回路であれば、出力データの量は入力データの量よりも平均して少なくなるはずである。その場合、例えば入力ＦＩＦＯが保持するデータ量に平均的な圧縮率に相当する係数を乗じて調整した上で比較を行うことが考えられる。そして、調整後の入力ＦＩＦＯが保持するデータ量が多ければ、連続処理可能量も調整後の値を採用すればよい。

以上に説明したように、本実施形態の論理回路装置は、各単位回路の入力ＦＩＦＯのデータ量と出力ＦＩＦＯのデータ量とに応じて優先度を求めた上で回路を選択する。入力ＦＩＦＯのデータ量と出力ＦＩＦＯのデータ量は、各単位回路が必要とする処理能力を反映していると考えられる。従って、本実施形態の論理回路装置は、各単位回路が必要とする処理能力に応じて自動的に処理時間を配分することが可能となる。

また、本実施形態の論理回路装置は、現在動作中の単位回路をなるべく長い時間動作させるようにしている。従って、本実施形態の論理回路装置は、回路切替に伴う動作停止回数を減らすことができる。これにより、本実施形態の論理回路装置は、論理回路装置全体の処理能力減少を抑えることができる。

尚、上述の図１１の処理（同一優先度の複数の単位回路から一つを選ぶ処理）では、さらに次のような判定を行っても良い。すなわち、動作中の単位回路がある場合に、その単位回路の動作時間が閾値Ｔ_exeより短ければその回路を選択し、そうでない場合はステップＳ１１０２の処理を行っても良い。

（第３の実施形態）以下、本発明の第３の実施形態の論理回路装置について説明する。本実施形態が第１、第２の実施形態と異なるのは、プログラマブル論理回路の個数である。本実施形態ではプログラマブル論理回路が複数個ある。図１２は本実施形態の論理回路装置の構成を示している。

この場合は、同時に複数の単位回路を動作させることができる。どのプログラマブル論理回路８０１−１、８０１−２、・・・、８０１−ｍで、どの単位回路を動作させるかは、本実施形態では制御部８０７が決定する。ただし、論理回路装置に回路情報を与える際に、人間が指定しても良い。人間が指定した場合は、プログラマブル論理回路の各々について第１、第２の実施形態と同様にして切替を行えばよい。

また、制御部８０７が決定する場合も、第２の実施形態と同様にして各単位回路の優先度を決定し、優先度の高い順にｍ個の単位回路を選択すればよい。実行可能な回路がｍ個未満の場合は、一部のプログラマブル論理回路を休止させておいても良い。

図１３は、７個の工程（工程１、２、・・・、７）からなる一連の処理を４個のプログラマブル論理回路（プログラマブル論理回路Ａ、Ｂ、Ｃ、Ｄ）を有する論理回路装置で実行した場合のタイムチャートである。工程１は、７個の工程のうち最も入力側の工程である。工程７は７個の工程のうち最も出力側の工程である。工程２から工程６までの工程は番号順に一列に接続されている。７個の工程はそれぞれに対応する７個の単位回路で実現される。図１３は、各工程がどのプログラマブル論理回路で行われているかの時間変化の一例を示している。

本実施形態の論理回路装置ならば、一つの単位回路を、複数のプログラマブル論理回路にまたがって実行させることもできる。すなわち、あるプログラマブル論理回路で実行できなくても他のプログラマブル論理回路で実行できる可能性があるので、プログラマブル論理回路の処理能力を有効に活用することができる。従って、各単位回路に処理能力を必要なだけ割り当てやすい。

尚、本実施形態ではプログラマブル論理回路が複数あるとしているが、代わりに大きなプログラマブル論理回路を一つ用意して、それを分割して用いても同様である。

（変形例）単位回路の選択にあたっては、各単位回路の入力ＦＩＦＯのデータ量、出力ＦＩＦＯの空き容量、動作時間などから、例えば関数を用いて評価値を求め、評価値が最高の単位回路を選択するようにしても良い。

また、単位回路が動作中か否か、動作時間、及び、連続処理可能量は、優先度を求める段階で評価しても良い。例えば、単位回路が動作中か否かで優先度が１段階異なるようにしても良い。

また、上記ステップＳ１００１では、「入力ＦＩＦＯのデータ量が０若しくは出力ＦＩＦＯが満杯」としたが、閾値で判定しても良い。例えば「入力ＦＩＦＯのデータ量が閾値Ｔ_empty以下、若しくは、出力ＦＩＦＯの空き容量が閾値Ｔ_full以下」のようにしても良い。すなわち、入力ＦＩＦＯが空あるいはそれに準ずる状態にある場合、或いは、出力ＦＩＦＯが満杯かそれに準ずる状態にある場合に処理が行われないようにすれば良い。

（応用例）以下、図面を参照して本発明の一実施形態の論理回路装置を無線受信機のデジタル回路に適用した一例を説明する。図１４は無線受信機のブロック図である。

この無線受信機は、電波を受けるアンテナ１４００と、受けた電波から特定の周波数帯の信号を抽出するバンドパスフィルタ１４０１と、発振器１４０３と、発振器１４０３からの信号とバンドパスフィルタ１４０１からの出力信号とを乗算する乗算器１４０２と、乗算器１４０２からの出力信号をＡＤ変換するＡＤ変換器１４０４とを備える。

この無線受信機は、ＡＤ変換機１４０４からの出力信号に直交変換を施す直交変換部１４０５と、直交変換部１４０５で直交変換された信号を復調して符号化データを出力する復調器１４０６と、符号化データの誤りを訂正するエラー訂正器１４０７と、エラー訂正器１４０７から出力された符号化データを復号化して音声データを出力するデコーダ１４０８とを備える。

この無線受信機は、デコーダ１４０８から出力された音声データにＤＡ変換を施して音声信号を出力するＤＡ変換器１４０９と、音声信号に基づいて音声を発するスピーカ１４１０とを備える。

バンドパスフィルタ１４０１と乗算器１４０２と発振器１４０３とＡＤ変換器１４０４とＤＡ変換器１４０９とは、いずれもアナログ回路である。直交変換部１４０５と復調器１４０６とエラー訂正器１４０７とデコーダ１４０８とは、いずれもデジタル回路である。

直交変換部１４０５は、ＡＤ変換器１４０４からの出力データのうち特定の周波数成分のデータを通過させるバンドパスフィルタ１４０５−１と、発振器１４０５−３と、発振器１４０５−３からの信号に基づく値とバンドパスフィルタ１４０５−１からのデータとを乗算する乗算器１４０５−２と、乗算器１４０５−２からのデータのうち特定の周波数以下の成分のデータを通過させるローパスフィルタ１４０５−４とを備える。

直交変換部１４０５は、発振器１４０５−３からの信号の位相をπ／２シフトさせる位相シフト部１４０５−６と、位相シフト部１４０５−６からの信号に基づく値とバンドパスフィルタ１４０５−１からのデータとを乗算する乗算器１４０５−５と、乗算器１４０５−５からのデータのうち特定の周波数以下の成分のデータを通過させるローパスフィルタ１４０５−７とを備える。ローパスフィルタ１４０５−４及びローパスフィルタ１４０５−７の出力は、直交変換部１４０５の出力となる。

この無線受信機のデジタル回路部分に本発明の一実施形態の論理回路装置を適用する。図１５は論理回路装置の適用の概要を説明する図である。

デジタル回路１５０１には、直交変換部１４０５と復調器１４０６とエラー訂正器１４０７とデコーダ１４０８とが含まれる。デジタル回路１５０１の各回路の入出力をＦＩＦＯ１００、１０１、１０２、１０３、１０４を介して接続する。

そして、デジタル回路１５０１を、本実施形態の一実施形態の論理回路装置１５００で置き換える。本実施形態の一実施形態の論理回路装置１５００は、直交変換部１４０５に対応する回路情報１５０１と、復調器１４０６に対応する回路情報１５０２と、エラー訂正器１４０７に対応する回路情報１５０３と、デコーダ１４０８に対応する回路情報１５０４とを有する。デジタル回路１５０１の各々を動作させる代わりに、本実施形態の一実施形態の論理回路装置１５００を動作させる。本実施形態の一実施形態の論理回路装置１５００は、図２から図５までと同様に、動作する。すなわち、制御部１２３はプログラム論理回路１２１に回路構成を再構成させるとともに、ＦＩＦＯ切り替え部１２２に接続するＦＩＦＯを切り替えさせる。

図１６は、デジタル回路１５０１を動作させた場合と、論理回路装置１５００を動作させた場合との、処理能力と時間との関係の一例である。図１６では、処理能力の軸の方向に幅が広いほど処理能力が高いことを表す。デジタル回路１５０１を動作させる場合は各回路を並列に動かすことになる。これに対し論理回路装置１５００を動作させる場合は各回路に相当する処理は時分割的に行われる。デジタル回路１５０１と論理回路装置１５００とのいずれを動作させた場合でも行われる処理量は変わらない。すなわち、論理回路装置１５００でもデジタル回路１５０１と同様な処理を実行することが可能となる。

尚、図１６は、直交変換部、復調器、エラー訂正器、デコーダの順に論理回路装置１５００が動作している場合を例示している。しかし、各回路間のＦＩＦＯに蓄積されるデータ量に応じて動作する順番は様々に変化するので、必ずしもこの順番どおりに動くとは限らない。

本応用例は、本発明の一実施形態の論理回路装置を無線受信機に適用する例を説明した。無線受信機に限らず、無線送信機でも全く同様な考え方により適用させることが可能である。また、この他のデジタル回路、例えば動画像や音声の符号化や復号化などにも適用することができることは言うまでもない。

この応用例の利点は、複数の通信方式や複数の符号化方式に対応する必要がある無線受信機であっても、回路情報を用意するだけで済むという点にある。デジタル回路１５０１を用いる場合は方式ごとに回路を用意する必要がある。しかし、論理回路装置１５００ならばその必要は無い。高い処理能力が要求される場合は、第３の実施形態に説明したように、論理回路装置１５００に複数のプログラマブル論理回路１２１を持たせれば良い。

本発明の各実施形態の論理回路装置の概念を説明する図。 論理回路装置の動作例。 論理回路装置の動作例。 論理回路装置の動作例。 論理回路装置の動作例。 プログラマブル論理回路の内部構成のブロック図。 プログラマブル論理回路の回路構成の再構成動作のフローチャート。 第１の実施形態の論理回路装置のブロック図。 第１の実施形態の論理回路装置による、単位回路切替動作のフローチャート。 第１の実施形態の論理回路装置による、各単位回路の優先度を算出処理のフローチャート。 第１の実施形態の論理回路装置による、同一優先度の単位回路が複数ある場合の単位回路選択処理のフローチャート。 第３の実施形態の論理回路装置のブロック図。 第３の実施形態の論理回路装置を動作させた際の、各単位回路の動作状況を表すタイミングチャートの一例。 無線受信機のブロック図。 本発明の一実施形態の論理回路装置を無線受信機のデジタル回路部分に適用する例の概要を説明する図。 本発明の一実施形態の論理回路装置を無線受信機のデジタル回路部分に適用した場合の、各単位回路の動作状況を表すタイミングチャートの一例。

符号の説明

８０１ プログラマブル論理回路
８０２ 回路情報供給部
８０３ 回路情報記憶部
８０４ 入力ＦＩＦＯ選択部
８０５ 出力ＦＩＦＯ選択部
８０６ ＦＩＦＯ
８０７ 制御部
８０８ 状態情報管理部
８０９ 状態情報記憶部
６０１ ＬＵＴ
６０２ Ｄ−ＦｌｉｐＦｌｏｐ
６０３、６０５、６１２ ＲＡＭ
６０４、６０６、６１３ 切替部
６１１ 接続部

Claims (20)

1. 複数の回路の各々に関する回路構成情報を記憶する回路構成情報メモリと、
   動作中に前記回路構成情報を用いて回路構成を再構成可能なプログラマブル論理回路と、
   前記各回路の処理に関する入力データ及び出力データを、前記各回路ごとに蓄積する処理データメモリと、
   前記処理データメモリへの前記入力又は出力データの少なくとも一方の蓄積量を前記各回路毎に監視し、これらの蓄積量がある条件を満たした場合に、前記プログラマブル論理回路の回路構成を変更する制御部と、
   を備える論理回路装置。
2. 前記制御部は、前記処理データメモリへの前記入力データの蓄積量を監視し、
   （Ａ）ある回路の処理に関する入力データの蓄積量が第１の閾値を超える、及び、
   （Ｂ）当該回路は、前記プログラマブル論理回路が構成中の回路とは異なる、
   のいずれの条件も満たす場合には、前記プログラマブル論理回路の回路構成を当該回路の回路構成に変更する、
   請求項１記載の論理回路装置。
3. 前記制御部は、前記処理データメモリへの前記出力データの蓄積量を監視し、
   （Ａ）ある回路の処理に関する出力データの蓄積量が第２の閾値を下回る、及び、
   （Ｂ）当該回路は、前記プログラマブル論理回路が構成中の回路とは異なる、
   のいずれの条件も満たす場合には、前記プログラマブル論理回路の回路構成を当該回路の回路構成に変更する、
   請求項１記載の論理回路装置。
4. 前記制御部は、前記処理データメモリへの前記入力及び出力データの蓄積量を監視し、
   前記プログラマブル論理回路が構成中の回路に関して、
   （Ａ）当該回路に関する処理の入力データの蓄積量が第３の閾値を下回る、及び、
   （Ｂ）当該回路に関する処理の出力データの蓄積量が第４の閾値を超える、
   のうちのいずれかの条件を満たした場合には、前記プログラマブル論理回路の回路構成を他の回路の回路構成に変更する、
   請求項１記載の論理回路装置。
5. 前記制御部は、前記処理データメモリへの前記入力及び出力データの蓄積量を監視し、
   前記プログラマブル論理回路が構成中の回路の処理に関して、
   （Ａ）当該回路に関する処理の入力データの蓄積量が第３の閾値を下回る、及び、
   （Ｂ）当該回路に関する処理の出力データの蓄積可能量が第４の閾値を下回る、
   のうちのいずれかの条件を満たした場合には、前記プログラマブル論理回路の回路構成を他の回路の回路構成に変更する、
   請求項１記載の論理回路装置。
6. 前記制御部は、前記処理データメモリへの前記入力及び出力データの蓄積量を監視し、
   前記制御部は、前記入力及び出力データの蓄積量を用いて、前記各回路の優先度を求める優先度算出部を備え、
   前記制御部は、最も高い優先度を有する回路と前記プログラマブル論理回路が構成中の回路とが異なっている場合に、前記プログラマブル論理回路の回路構成を前記最も高い優先度を有する回路の回路構成に変更する、
   請求項１記載の汎用論理回路。
7. 前記制御部は、
   （Ａ）前記最も高い優先度を有する回路が複数ある、及び、
   （Ｂ）前記複数の最も高い優先度を有する回路は、前記プログラマブル論理回路が構成中の回路を含んでいる、
   のいずれの条件も満たす場合には、前記プログラマブル論理回路の回路構成を変更しない、
   請求項６記載の論理回路装置。
8. 前記制御部は、
   前記最も高い優先度を有する回路が複数ある場合には、前記入力及び出力データの蓄積量を用いて前記各最も高い優先度を有する回路の連続処理可能量を見積り、前記プログラマブル論理回路の回路構成をこの連続処理可能量が最大になる回路の回路構成に変更する、
   請求項６記載の論理回路装置。
9. 前記優先度算出部は、
   ある回路の処理に関する入力データの蓄積量が第１の閾値を超える場合には、当該回路に最高の優先度を割り当てる、
   請求項６記載の論理回路装置。
10. 前記優先度算出部は、
    （Ａ）ある回路の処理に関する入力データの蓄積量が第１の閾値以下である、及び、
    （Ｂ）当該回路の処理に関する出力データの蓄積量が第２の閾値を下回る、
    のいずれの条件も満たす場合には、当該回路に前記最高の優先度より低い優先度を割り当てる、
    請求項９記載の論理回路装置。
11. 前記優先度算出部は、
    ある回路に関して、
    （Ａ）当該回路の処理に関する入力データの蓄積量が第１の閾値を下回る、及び、
    （Ｂ）当該回路の処理に関する出力データの蓄積量が第２の閾値を超える、
    のうちのいずれかの条件を満たす場合には、当該回路の優先度を最低にする、
    請求項６記載の論理回路装置。
12. 前記優先度算出部は、
    ある回路に関して、
    （Ａ）当該回路の処理に関する入力データの蓄積量が第１の閾値を下回る、及び、
    （Ｂ）当該回路の処理に関する出力データの蓄積可能量が第２の閾値を下回る、
    のうちのいずれかの条件を満たす場合には、当該回路の優先度を最低にする、
    請求項６記載の論理回路装置。
13. 前記処理データメモリは先入れ先出し型のメモリである、
    請求項１記載の論理回路装置。
14. 動作中に回路構成を変更可能なプログラマブル論理回路を用いて、前記プログラマブル論理回路上で時分割的に複数の単位回路を動作させる方法であって、
    前記各単位回路による処理に用いられる入力データ及び前記各単位回路からの出力データをメモリに蓄積し、
    前記入力又は前記出力データの少なくとも一方の蓄積量を前記各単位回路毎に監視し、
    前記蓄積量に基づいて、前記複数の単位回路から前記プログラマブル論理回路で動作させる単位回路を選択し、
    選択された単位回路の回路情報を用いて、前記プログラマブル論理回路で動作させる単位回路を変更する、
    プログラマブル論理回路の動作方法。
15. 前記監視では、前記入力データの蓄積量を監視し、
    前記単位回路の選択では、
    （Ａ）前記入力データの蓄積量が第１の閾値を超える、及び、
    （Ｂ）前記プログラマブル論理回路が構成中の単位回路とは異なる、
    のいずれの条件も満たす単位回路を選択する、
    請求項１４記載のプログラマブル論理回路の動作方法。
16. 前記監視では、前記出力データの蓄積量を監視し、
    前記単位回路の選択では、
    （Ａ）前記出力データの蓄積量が第２の閾値を下回る、及び、
    （Ｂ）前記プログラマブル論理回路が構成中の単位回路とは異なる、
    のいずれの条件も満たす単位回路を選択する、
    請求項１４記載のプログラマブル論理回路の動作方法。
17. 前記監視では、前記入力及び出力データの蓄積量を監視し、
    前記単位回路の選択では、前記プログラマブル論理回路が構成中の単位回路に関して、
    （Ａ）当該単位回路の処理に用いる入力データの蓄積量が第３の閾値を下回る、及び、
    （Ｂ）当該単位回路からの出力データの蓄積量が第４の閾値を超える、
    のうちのいずれかの条件を満たす場合には、前記プログラマブル論理回路が構成中の単位回路とは異なる他の単位回路を選択する、
    請求項１４記載のプログラマブル論理回路の動作方法。
18. 前記監視では、前記入力データの蓄積量及び出力データの蓄積可能量を監視し、
    前記単位回路の選択では、前記プログラマブル論理回路が構成中の単位回路に関して、
    （Ａ）当該単位回路の処理に用いる入力データの蓄積量が第３の閾値を下回る、及び、
    （Ｂ）当該単位回路からの出力データの蓄積可能量が第４の閾値を下回る、
    のうちのいずれかの条件を満たす場合には、前記プログラマブル論理回路が構成中の単位回路とは異なる他の単位回路を選択する、
    請求項１４記載のプログラマブル論理回路の動作方法。
19. 前記監視では、前記入力データの蓄積量及び前記出力データの蓄積量を監視し、
    前記単位回路の選択では、前記入力データの蓄積量と前記出力データの蓄積量とを用いて前記各単位回路の優先度を求めて、前記複数の単位回路から前記優先度が最も高い単位回路を選択する、
    請求項１４記載のプログラマブル論理回路の動作方法。
20. 前記単位回路の選択では、
    （Ａ）前記最も高い優先度を有する単位回路が複数ある、及び、
    （Ｂ）前記複数の最も高い優先度を有する単位回路は、前記プログラマブル論理回路が構成中の単位回路を含んでいる、
    のいずれの条件も満たす場合には、前記プログラマブル論理回路が構成中の単位回路を選択し、
    前記単位回路の変更は、前記プログラマブル論理回路で動作させる単位回路を変更しない、
    請求項１９記載のプログラマブル論理回路の動作方法。

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